JP4261863B2

JP4261863B2 - Semiconductor integrated circuit and nonvolatile semiconductor memory

Info

Publication number: JP4261863B2
Application number: JP2002288227A
Authority: JP
Inventors: 裕樹大久; 義和永井; 邦伸下瀬
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-10-01
Filing date: 2002-10-01
Publication date: 2009-04-30
Anticipated expiration: 2022-10-01
Also published as: JP2004127394A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路技術、特に電気的に書換え可能な不揮発性半導体メモリに利用して有用な技術に関する。
【０００２】
【従来の技術】
電気的に書換え可能な不揮発性メモリとして、メモリ素子にＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタを用いたＭＯＮＯＳ型の不揮発性メモリや、ポリシリコン等のフローティングゲートを有するトランジスタを用いたフローティングゲート型のフラッシュメモリなどがある。このような不揮発性メモリにおいては、データの消去時や書込み時に電荷を酸化膜を隔ててＭＯＮＯＳトランジスタのナイトライド層やトランジスタのフローティングゲートに注入したり或いは引き抜かなくてはならないため、比較的大きな書込み電圧（例えば１３Ｖ）が必要となる。
【０００３】
このような書込み電圧はＬＳＩの内部に設けた昇圧回路により発生するのが一般的である。また、急激な高電位の印加はメモリ素子の負担となり素子の劣化を早めてしまうため、正の書込み電圧であればその立ち上がり、負の書込み電圧であればその立ち下がりがある程度緩やかになるように設計される。
【０００４】
また、上記のような不揮発性メモリでは、データの消去と書込み時にメモリ素子の基板電位又はウェル電位を変化させるため、データの消去や書込みは個々のメモリセルごとに行うのではなく、複数のメモリセルをまとめてブロック化し、ブロックごとに行うのが一般的である。また、一度に消去・書込みを行うブロック数を、そのデータ量に応じて、例えば１バイト単位で変更可能にしたものもある。
【０００５】
消去・書込みを行うブロック数を変更可能にした不揮発性メモリの場合、消去・書込みを行うブロック数が変われば昇圧回路により生成した書込み電圧を印加する負荷容量が大きく変化する。これは、容量の比較的大きな基板やウェルが負荷となっているからである。そのため、昇圧回路の能力すなわち出力電圧の立下り時に出力端子に電流を引き抜く能力（負電位を生成する昇圧回路の場合）が一定である場合、消去・書込みを行うブロック数に応じて書込み電圧の立下り時間が変化してしまい、条件によってはメモリ素子に急激な書込み電圧が印加されてメモリ素子の劣化を早めてしまうと云った不具合が生じる。
【０００６】
そこで、従来、消去・書込みを行うブロック数にあわせて昇圧回路の能力を段階的に切り替える制御を行うものがあった。例えば、図４に示すように、昇圧回路１０とクロック発生回路２０との間に周波数選択回路３０を設け、昇圧回路１０に供給する動作クロックφｍの周波数を１倍、１／２倍、１／４倍と切り替えることで、昇圧回路の能力を１倍、１／２倍、１／４倍と切り替えるなどである。
【０００７】
また、図４の回路では、制御信号に基づきスイッチＭＯＳトランジスタＱ１１がオンに，スイッチＭＯＳトランジスタＱ１２がオフに切り換えられることで、ＭＯＳトランジスタＱ１０のゲート電位が電源電圧Ｖｃｃから昇圧回路１０の出力電圧ＶＰＰＭ（負電位）に切り換わり、それによりＭＯＳトランジスタＱ１０がオンして、昇圧回路１０の出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻すようになっているが、ＭＯＳトランジスタＱ１０のゲート端子に容量Ｃ１を付加することで、ＭＯＳトランジスタＱ１０のスイッチング動作を緩やかにすることで出力電圧ＶＰＰＭの立上りが過度に急峻にならないように構成されるものもあった。
【０００８】
【発明が解決しようとする課題】
不揮発性メモリを主体としたＬＳＩの場合、近年、電源電圧Ｖｃｃの許容幅を例えば１．８Ｖ〜５．５Ｖなどと広くして、異なる電源電圧Ｖｃｃで動作する複数種類の製品に対応できるようにしたものが開発されている。
【０００９】
電源電圧Ｖｃｃが異なってくるとこの電源電圧Ｖｃｃを受けて動作する昇圧回路の能力も異なってくることから、昇圧回路に接続されている負荷容量が一定の場合、電源電圧Ｖｃｃが変化することで出力電圧ＶＰＰＭの立下り時間（負電位を生成する昇圧回路の場合）は変化する。例えば、電源電圧Ｖｃｃが高ければ出力電圧の立下り時間は短く、電源電圧Ｖｃｃが低ければ出力電圧の立下り時間は長くなる。
【００１０】
しかしながら、従来の不揮発性メモリでは、電源電圧Ｖｃｃの大きさに応じて昇圧回路の能力を調整することは行われていないため、高い電源電圧で使用される場合と、低い電源電圧で使用される場合とで、メモリ素子に印加される書込み電圧の立ち上がり（正電圧の場合）或いは立ち下がり（負電圧の場合）が一定しないという課題を有している。
【００１１】
書込み電圧の立ち上がり或いは立ち下がりを一定にするために、従来の不揮発性メモリで用いられていた図４の周波数選択回路を利用して電源電圧Ｖｃｃの大きさに応じて昇圧回路の能力を調整することも考えられる。しかしながら、図４のような周波数選択回路による制御では、昇圧回路の能力を段階的にしか制御できないため最適な調整は難しく、また、最適な調整を可能とするべくクロック周波数を細かく選択可能なようにしようとすると、周波数選択回路の構成が大きくなる他、周波数を選択するための回路構成や論理構成も複雑なものになってしまう。
【００１２】
この発明の目的は、複雑な論理構成や大きな回路構成を必要とせずに、負荷容量の変化や電源電圧の変化に対して作動時における昇圧回路の立ち上がり（正電圧の場合）或いは立ち下がり（負電圧の場合）の勾配を一定の範囲に抑えることの出来る昇圧回路を提供することにある。
【００１３】
この発明の他の目的は、一度に消去・書込みを行うブロック数が変化したり電源電圧の大きさが一定でない半導体不揮発性メモリにおいて、動作条件が異なることでメモリ素子に急激な書込み電圧が印加されてメモリ素子の劣化を早めてしまうと云った不具合を解決することにある。
【００１４】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１６】
すなわち、データ消去および書込み時にメモリセルアレイの基板電位（ウェル電位を含む）を生成する昇圧回路と、この昇圧回路の出力電圧の立上り時間又は立下り時間を調整する時定数制御回路とを備えた不揮発性半導体メモリであって、上記時定数制御回路として、昇圧回路の出力端子に電流を供給可能に接続された第１ＭＯＳトランジスタと、昇圧回路の出力端子と第１ＭＯＳトランジスタのゲート端子とを結ぶ電流パスを開閉する第２ＭＯＳトランジスタと、この電流パスに流れる電流を制限する電流制限用トランジスタとを備えたものである。
【００１７】
このような手段によれば、昇圧回路の出力電圧の立下りスピードが第１ＭＯＳトランジスタを介した電流の流入により調整されるとともに、電流制限用トランジスタの作用により動作条件に応じて昇圧回路の出力端子と第１ＭＯＳトランジスタのゲート端子との間に適宜電位差が生じることとなって、動作条件に拘らず出力電圧の立ち下がりのスピードをほぼ一定に保つことが出来る。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１９】
図１は、本発明の実施例に係る昇圧回路周辺の回路構成を示す図である。
【００２０】
この実施例に係る昇圧回路およびその周辺回路は、例えば、ＭＯＮＯＳトランジスタをメモリ素子に使用したＥＥＰＲＯＭ（electrically erasable programmable read only memory）のＬＳＩに搭載されるもので、データの消去・書込み時に出力電圧ＶＰＰＭとして比較的大きな負の書込み電圧（例えばＶｃｃ−１３Ｖ）を生成するものである。
【００２１】
図１において、１０は逆向きの昇圧動作により負の電位を発生させる昇圧回路、２０は昇圧回路１０に動作クロックを供給するクロック発生回路、Ｃ０は出力電圧ＶＰＰＭの供給先である負荷容量、Ｑ１０は昇圧回路１０の出力端子と第２電源電圧Ｖｓｓとの間の接続を開閉するＭＯＳトランジスタ、Ｑ１１，Ｑ１２は図示しない制御回路からの制御信号を受けてＭＯＳトランジスタＱ１０のゲート電圧を切り換えるスイッチＭＯＳトランジスタ、Ｃ１はＭＯＳトランジスタＱ１０のゲート電圧の切り換えを緩やかにするための容量でＭＯＳトランジスタのゲート容量を利用したもの、Ｑ１３は昇圧回路１０の出力端子とＭＯＳトランジスタＱ１０のゲート端子間の電流パスに流れる電流を一定量以下に制限する定電流トランジスタである。
【００２２】
上記の昇圧回路１０は、例えば電源電圧Ｖｃｃ，Ｖｓｓに基づき動作クロックに従ってチャージポンプ等を動作させて負電位を生成し、この生成した負電位を平滑回路等を通して出力するものである。昇圧回路１０の後段には出力電圧を所定電位でクランプするツェナーダイオード等が接続されており、安定状態において出力電圧は“Ｖｃｃ−１３Ｖ”となるように設定されている。
【００２３】
負荷容量Ｃ０は、データの消去・書込み時に消去・書込みを行わないブロックのウェル領域の容量が大きな割合を占める。従って、一度に消去・書込みを行うブロック数に応じて容量値は大きく変化するものである。
【００２４】
ＭＯＳトランジスタＱ１０は、ソース端子が昇圧回路１０の出力端子に、ドレイン端子が第２電源電圧Ｖｓｓに接続されたＮチャネル形のＭＯＳトランジスタである。ＭＯＳトランジスタＱ１０は、昇圧回路１０がオフされたときにオンされてその出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻すのと、出力電圧ＶＰＰＭの立ち上がり時や立ち下がり時に緩やかにスイッチングして出力電圧ＶＰＰＭの立ち上がりや立ち下がりの勾配が緩やかになるように作用するものである。
【００２５】
スイッチＭＯＳトランジスタＱ１１，Ｑ１２は、一方がオンに他方がオフにされて、ＭＯＳトランジスタＱ１０のゲート端子を電源電圧Ｖｃｃ側或いは昇圧回路の出力電圧ＶＰＰＭ側に接続させるものである。これらスイッチＭＯＳトランジスタＱ１１，Ｑ１２は、昇圧回路１０の停止時には電源電圧Ｖｃｃ側のＭＯＳトランジスタＱ１１がオンに、出力電圧ＶＰＰＭ側のＭＯＳトランジスタＱ１２がオフにされ、昇圧回路１０の動作時にはその逆に切り換えられる。
【００２６】
定電流トランジスタＱ１３は、ＭＯＮＯＳトランジスタのゲート・ソース間を結合させたもので、ソース・ドレイン間に一定以上の電圧が印加されている状態で飽和してほぼ一定の電流を流す。なお、ここではメモリ素子と同一の製造プロセスで形成することの出来るＭＯＮＯＳトランジスタを用いているが、その他、ゲート・ソース間を結合させたデプレションＭＯＳトランジスタにより構成することも出来る。
【００２７】
次に、上記構成の昇圧回路１０とその周辺回路の動作の説明を行う。
【００２８】
図２には、消去・書込み時のメモリ素子の基板電位ＶＰＰＭを表わす電位波形図を示す。
【００２９】
上記の昇圧回路１０は、メモリ素子のデータの消去と書込みとを行う際に、所定の制御信号等に基づき負の書込み電圧を生成して必要なブロックに供給する。図２に示すように、昇圧回路１０は消去サイクルの始めに作動して出力電圧ＶＰＰＭを書込み電圧“Ｖｃｃ−１３Ｖ”まで降下させ、その後、消去サイクルの終りに停止して出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓまで戻す。そして、再び書込みサイクルの始めに作動して出力電圧ＶＰＰＭを書込み電圧まで降下させ、書込みサイクルの終りに出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻す。
【００３０】
消去サイクルや書込みサイクルの開始時、昇圧回路１０が作動すると、それと同時に制御信号によりスイッチＭＯＳトランジスタＱ１１がオフに、スイッチＭＯＳトランジスタＱ１２がオンにされ、それによりＭＯＳトランジスタＱ１０のゲート端子が第１電源電圧Ｖｃｃ側から昇圧回路１０の出力端子側に接続が切り換えられる。
【００３１】
そして、昇圧回路１０の作動により、昇圧回路１０へ電流が引き抜かれて出力電圧ＶＰＰＭが降下していくとともに、スイッチＭＯＳトランジスタＱ１１，Ｑ１２のスイッチングにより、ＭＯＳトランジスタＱ１０のゲート電位も第１電源電圧Ｖｃｃから降下していく。このとき、ＭＯＳトランジスタＱ１０のゲート電位は、容量Ｃ１の容量値と定電流トランジスタＱ１３に流れる電流量とで決定される時定数に従って、昇圧回路１０の出力電圧ＶＰＰＭより遅れて降下していく。一方、出力電圧ＶＰＰＭはＭＯＳトランジスタＱ１０のソース端子に直接印加されているため、ＭＯＳトランジスタＱ１０のゲート・ソース間には電圧が生じて、ＭＯＳトランジスタＱ１０は僅かにオンされる。そして、そのソース・ドレイン間に飽和電流Ｉｂが流れる。
【００３２】
従って、出力電圧ＶＰＰＭの立下り時においては、昇圧回路１０へ負荷容量Ｃ０から引き抜かれる電流Ｉａに加えて、ＭＯＳトランジスタＱ１０を介して第２電源電圧Ｖｓｓからの電流Ｉｂも流入されるため、この電流Ｉｂの流入がない場合に比較して出力電圧ＶＰＰＭの立ち下がりは緩やかなものになる。
【００３３】
また、ここでＭＯＳトランジスタＱ１０を介して第２電源電圧Ｖｓｓから流入される電流Ｉｂの量は、電源電圧Ｖｃｃや負荷容量Ｃ０の変化に伴って増減され、さらに、その変化の方向が出力電圧ＶＰＰＭの立下りスピードの増減を抑える方向になっているため、電源電圧Ｖｃｃや負荷容量Ｃ０が変化しても、昇圧回路１０の出力電圧ＶＰＰＭの立下りスピードは余り変化せず、一定の範囲内に収まるようになっている。次に、このことの詳細を表１を参照しながら説明する。
【００３４】
【表１】

【００３５】
先ず、表１の１行目にあるように電源電圧Ｖｃｃが高い場合、チャージポンプに１回の充電で発生させられる電位差が大きくなる分、昇圧回路１０の能力は高くなる。従って、昇圧回路１０の作動により出力電圧ＶＰＰＭは早いスピードで降下しようとする。
【００３６】
一方、ＭＯＳトランジスタＱ１０のゲート端子から昇圧回路１０の出力端子へ流れる電流は定電流トランジスタＱ１３により定電流に制限されているため、ＭＯＳトランジスタＱ１０のゲート電圧の降下スピードはほぼ一定となる。そのため、上記のように出力電圧ＶＰＰＭの降下スピードが速くなると、ＭＯＳトランジスタＱ１０のゲート・ソース間電圧Ｖｇｓが大きくなって、ＭＯＳトランジスタＱ１０を介して第２電源電圧Ｖｓｓから流入される電流Ｉｂは大きくなる。
【００３７】
その結果、昇圧回路１０に引き抜かれる電流Ｉａの増加と、第２電源電圧Ｖｓｓから流入される電流Ｉｂの増加との両方の作用が相殺されて、負荷容量Ｃ０から引き抜かれる電流はほぼ一定となり、それゆえ、出力電圧ＶＰＰＭの立下りスピードはあまり変化しないことになる。
【００３８】
逆に電源電圧Ｖｃｃが低い場合には、表１の２行目にあるように上記の場合と逆になって、昇圧回路の能力は低く、ＭＯＳトランジスタＱ１０のゲート・ソース間電圧Ｖｇｓが小さくなって、第２電源電圧Ｖｓｓから流入される電流Ｉｂは小さくなる。そして、両方の作用が相殺されて、出力電圧ＶＰＰＭの立下りスピードはあまり変化しないことになる。
【００３９】
次に、表１の３行目にあるように負荷容量Ｃ０が大きくなった場合、出力電圧ＶＰＰＭを下げるのに必要な電流量が増す分、昇圧回路の能力が一定であれば出力電圧ＶＰＰＭの降下スピードは遅くなる。一方、ＭＯＳトランジスタＱ１０のゲート電圧は出力電圧ＶＰＰＭの降下スピードに拘らずほぼ一定のスピードで降下するため、ＭＯＳトランジスタＱ１０のゲート・ソース間電圧Ｖｇｓは小さくなって、第２電源電圧Ｖｓｓから流入される電流Ｉｂは小さくなる。この電流Ｉｂの低減は出力電圧ＶＰＰＭの降下スピードを早くする方へ作用するため、両者の作用が相殺されて出力電圧ＶＰＰＭの立下りスピードはあまり変化しないことになる。
【００４０】
逆に負荷容量Ｃ０が小さくなった場合には、表１の４行目にあるように上記の場合と逆になって、ＭＯＳトランジスタＱ１０のゲート・ソース間電圧Ｖｇｓが大きくなり、第２電源電圧Ｖｓｓから流入される電流Ｉｂが大きくなる。そして、上記の負荷容量Ｃ０の減少に基づき出力電圧ＶＰＰＭの降下スピードを速くする方への作用と、第２電源電圧Ｖｓｓからの流入電流の増加に基づき出力電圧ＶＰＰＭの降下スピードを遅くする方への作用とが相殺されて、出力電圧ＶＰＰＭの立下りスピードはあまり変化しないことになる。
【００４１】
図２の消去や書込みサイクルの終りには、昇圧回路１０の動作が停止されるとともに、スイッチＭＯＳトランジスタＱ１１，Ｑ１２の状態が切り換えられることで、ＭＯＳトランジスタＱ１０のゲート端子に電源電圧Ｖｃｃが印加され、それによりＭＯＳトランジスタＱ１０がオンされて出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻す。ここで、ＭＯＳトランジスタＱ１０は容量Ｃ１の作用により緩やかにスイッチングされ、出力電圧ＶＰＰＭの立ち上がりを緩やかにする。また、ここで、定電流トランジスタＱ１３はスイッチＭＯＳトランジスタＱ１１がオフ状態にされることで回路から切り離され作用しない。
【００４２】
以上のように、この実施例の昇圧回路１０およびその出力側に設けられた回路によれば、昇圧回路１０を作動させて出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓから負の書込み電圧に切り換える際に、負荷容量Ｃ０や電源電圧Ｖｃｃの大きさが大きく異なる場合であっても出力電圧ＶＰＰＭの立ち下がりの勾配が余り変化せず、一定の範囲内に収まるようにすることが出来る。それにより、メモリ素子に書込み電圧が印加される際の負担を動作条件に拘らずほぼ一定の範囲に抑えることが出来る。
【００４３】
従って、電源電圧Ｖｃｃの異なる複数種の製品に対応可能なように適用可能な電源電圧Ｖｃｃの幅が例えば１．８Ｖ〜５．５Ｖなどと広く、且つ、一度に消去・書込みを行うメモリセルのブロック数が可変に構成された不揮発性メモリにおいて、上記ブロック数が変化したり、使用される電源電圧Ｖｃｃが異なる場合でも、書込み電圧の立ち下がりの勾配を最適なものに保ち、それによりデータ書換え時のメモリ素子の負担を一定以下として書換え可能回数の向上を図ることが出来る。
【００４４】
図３には、上記昇圧回路とその周辺回路を適用して好適な実施例の不揮発性メモリの全体構成図の一例を示す。
【００４５】
同図において、１００は不揮発性のメモリセルがマトリクス状に配列されたメモリセルアレイ、１１０は外部入力されたアドレス信号をデコードして指定のワード線ＷＬとメモリゲート線ＧＬとを選択する選択回路、１２０はリードサイクルにおけるメモリセルアレイの各データ線ＤＬのプリチャージとリードデータの検出とを行うプリチャージ＆センスアンプ回路、１３０はデータバスＤＢとの間でライトデータとリードデータの入出力を行うＩＯ回路である。
【００４６】
この不揮発性メモリのメモリセルは、例えば、ナイトライド層に電化を蓄積して閾値電圧を変化させるＭＯＮＯＳトランジスタからなる不揮発性のメモリ素子ＭＱと、このメモリ素子ＭＱをデータ線ＤＬと接続するためのスイッチＭＯＳトランジスタＳＷとの２つのトランジスタにより構成されたものである。
【００４７】
メモリセルアレイ１００は複数のブロックＢＬ１，ＢＬ２〜ＢＬＮに分割され、各メモリセルのウェル領域は１つのブロック内において共通に、異なるブロック間では分離されて形成されている。従って、消去はブロックＢＬ１，ＢＬ２〜ＢＬＮ単位にまとめて行われることになる。
【００４８】
図３において、１４０は上記のブロックＢＬ１，ＢＬ２〜ＢＬＮのうちウェル領域に出力電圧ＶＰＰＭを供給するブロックを選択するウェル選択回路、１０は消去や書込みに必要な負電圧ＶＰＰＭを生成する上述の昇圧回路、５０は図１のトランジスタＱ１０〜Ｑ１３や緩衝用の容量Ｃ１を有する時定数制御回路である。
【００４９】
この不揮発性メモリにおいて昇圧回路１０の出力電圧ＶＰＰＭは、プリチャージ＆センスアンプ回路１２０、ワード線・メモリゲート線選択回路１１０、並びに、ウェル選択回路１４０を介してメモリセルアレイ１００の選択ブロックのウェル領域にそれぞれ供給されるが、これらのうち、負荷容量として大きな割り合いを占めるのはメモリブロックＢＬ１〜ＢＬＮのウェル領域であり、ここで選択されるブロックＢＬ１〜ＢＬＮの数は書込みデータのデータ量等に応じて変化されるものである。
【００５０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
例えば、上記実施例では、負の電位を生成する昇圧回路について説明したが、正の高電位を生成する昇圧回路に対しても同様の構成を適用することで、同様の作用・効果を得ることが出来る。この場合、ＭＯＳトランジスタＱ１０〜Ｑ１２および定電流トランジスタＱ１３をＰチャネル形のものはＮチャネル形に、Ｎチャネル形のものはＰチャネル形に変更するとともに、ＭＯＳトランジスタＱ１０，Ｑ１１に接続される電源電圧Ｖｃｃ，Ｖｓｓの極性を入れ替えることで適用可能である。
【００５２】
また、実施例では、ＭＯＳトランジスタＱ１０により、出力電圧ＶＰＰＭを第２電源電圧Ｖｓｓに戻すためのスイッチ素子としての役割と、出力電圧ＶＰＰＭの立ち下がり時に第２電源電圧Ｖｓｓから電流を流入させてその立下りのスピードを調整する素子としての役割とを担わせているが、上記スイッチ素子としての役割をなす素子を別途設け、ＭＯＳトランジスタＱ１０には出力電圧ＶＰＰＭの立下りスピードを調整する動作のみ行わせるようにすることも出来る。
【００５３】
また、ＭＯＳトランジスタＱ１０のゲート容量や配線容量を大きくしてゲート端子に接続された容量Ｃ１の素子を省略することも可能である。
【００５４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＭＯＮＯＳトランジスタをメモリ素子に用いた不揮発性メモリについて説明したがこの発明はそれに限定されるものでなく、その他同様の不揮発性メモリや不揮発性メモリ以外で昇圧回路を備えた種々の半導体集積回路に広く利用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５６】
すなわち、本発明に従うと、複雑な論理や規模の大きな回路を必要とせずに、昇圧回路の能力や負荷容量の大きさが変化した場合でも、昇圧回路の出力電圧の立上り或いは立下りの勾配を余り変化しないようにすることが出来る。それにより、昇圧電圧の出力先の素子に過度な負担をかけないような最適な勾配を設定したときに、動作条件が変化してもこの最適な勾配を維持することが出来るという効果がある。
【００５７】
また、本発明の不揮発性半導体メモリに従うと、例えば、大きさの異なる電源電圧を使用可能としたり、一度に消去・書込みを行うメモリセルのブロック数を可変に構成した場合でも、書込み電圧の立上り或いは立下りの勾配を動作条件に拘らず最適な勾配に保つことが可能で、それによりメモリ素子への過度な負担を防いでデータ書換え可能回数を向上することが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例に係る昇圧回路周辺の回路構成を示す図である。
【図２】実施例の不揮発性メモリの消去・書込み時の基板電位を表わす電位波形図である。
【図３】本発明の実施例の不揮発性メモリの全体構成を示すブロック図である。
【図４】従来の不揮発性メモリに備わる昇圧回路周辺の回路構成を示す図である。
【符号の説明】
１０昇圧回路
Ｃ０負荷容量
Ｃ１容量
Ｑ１０ＭＯＳトランジスタ（第１ＭＯＳトランジスタ）
Ｑ１１スイッチＭＯＳトランジスタ
Ｑ１２スイッチＭＯＳトランジスタ（第２ＭＯＳトランジスタ）
Ｑ１３定電流トランジスタ（電流制限用トランジスタ）
５０時定数制御回路
１００メモりセルアレイ
１４０ウェル選択回路
ＢＬ１〜ＢＬＮメモリブロック[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit technology, and more particularly to a technology useful for an electrically rewritable nonvolatile semiconductor memory.
[0002]
[Prior art]
As an electrically rewritable nonvolatile memory, a MONOS nonvolatile memory using a MONOS (Metal Oxide Nitride Oxide Semiconductor) transistor as a memory element, or a floating gate type using a transistor having a floating gate such as polysilicon. Flash memory etc. In such a nonvolatile memory, when data is erased or written, charges must be injected into or extracted from the nitride layer of the MONOS transistor or the floating gate of the transistor across the oxide film. A voltage (for example, 13V) is required.
[0003]
Such a write voltage is generally generated by a booster circuit provided in the LSI. In addition, sudden application of a high potential imposes a burden on the memory element and accelerates the deterioration of the element. Therefore, the rising of the positive writing voltage and the falling of the negative writing voltage are moderate to some extent. Designed.
[0004]
In the nonvolatile memory as described above, since the substrate potential or the well potential of the memory element is changed at the time of data erasing and writing, the data erasing and writing are not performed for each individual memory cell, but a plurality of memories In general, cells are grouped into blocks and performed for each block. In addition, there is a type in which the number of blocks to be erased / written at a time can be changed, for example, in units of 1 byte according to the data amount.
[0005]
In the case of a nonvolatile memory in which the number of blocks to be erased / written can be changed, if the number of blocks to be erased / written changes, the load capacitance to which the write voltage generated by the booster circuit changes greatly. This is because a substrate or well having a relatively large capacity is a load. Therefore, if the capacity of the booster circuit, that is, the ability to draw current to the output terminal when the output voltage falls (in the case of a booster circuit that generates a negative potential) is constant, the write voltage depends on the number of blocks to be erased / written. The fall time changes, and depending on the conditions, there is a problem that an abrupt write voltage is applied to the memory element to accelerate the deterioration of the memory element.
[0006]
Therefore, conventionally, there has been a control that switches the booster circuit in a stepwise manner in accordance with the number of blocks to be erased / written. For example, as shown in FIG. 4, a frequency selection circuit 30 is provided between the booster circuit 10 and the clock generation circuit 20, and the frequency of the operation clock φm supplied to the booster circuit 10 is 1 time, 1/2 time, 1 / By switching to 4 times, the capability of the booster circuit is switched to 1 time, 1/2 time, 1/4 time, and the like.
[0007]
In the circuit of FIG. 4, the switch MOS transistor Q11 is switched on and the switch MOS transistor Q12 is switched off based on the control signal, so that the gate potential of the MOS transistor Q10 is changed from the power supply voltage Vcc to the output voltage VPPM of the booster circuit 10. Thus, the MOS transistor Q10 is turned on, and the output voltage VPPM of the booster circuit 10 is returned to the second power supply voltage Vss. However, the capacitor C1 is connected to the gate terminal of the MOS transistor Q10. In some cases, the rise of the output voltage VPPM is not excessively steep by slowing the switching operation of the MOS transistor Q10.
[0008]
[Problems to be solved by the invention]
In the case of LSIs mainly composed of non-volatile memories, in recent years, the allowable range of the power supply voltage Vcc has been widened to, for example, 1.8 V to 5.5 V so as to be able to cope with a plurality of types of products operating at different power supply voltages Vcc. What has been developed.
[0009]
When the power supply voltage Vcc varies, the ability of the booster circuit to operate in response to the power supply voltage Vcc also varies. Therefore, when the load capacitance connected to the booster circuit is constant, the power supply voltage Vcc changes. The fall time of the output voltage VPPM (in the case of a booster circuit that generates a negative potential) changes. For example, when the power supply voltage Vcc is high, the output voltage fall time is short, and when the power supply voltage Vcc is low, the output voltage fall time is long.
[0010]
However, in the conventional non-volatile memory, the capacity of the booster circuit is not adjusted according to the magnitude of the power supply voltage Vcc, so that it is used at a high power supply voltage or at a low power supply voltage. In some cases, there is a problem that the rise (in the case of a positive voltage) or the fall (in the case of a negative voltage) of the write voltage applied to the memory element is not constant.
[0011]
In order to make the rise or fall of the write voltage constant, the capacity of the booster circuit is adjusted according to the magnitude of the power supply voltage Vcc using the frequency selection circuit of FIG. 4 used in the conventional nonvolatile memory. It is also possible. However, in the control by the frequency selection circuit as shown in FIG. 4, the ability of the booster circuit can be controlled only in steps, so that the optimum adjustment is difficult, and the clock frequency can be finely selected to enable the optimum adjustment. If it is going to do, besides the structure of a frequency selection circuit will become large, the circuit structure and logic structure for selecting a frequency will also become complicated.
[0012]
The object of the present invention is to make the boost circuit rise (in the case of a positive voltage) or fall (negative) in response to a change in load capacity or a change in power supply voltage without requiring a complicated logic configuration or a large circuit configuration. It is an object of the present invention to provide a booster circuit that can suppress the gradient of voltage) in a certain range.
[0013]
Another object of the present invention is to apply an abrupt write voltage to a memory element due to different operating conditions in a semiconductor non-volatile memory in which the number of blocks to be erased / written at a time changes or the power supply voltage is not constant. This is to solve the problem that the deterioration of the memory element is accelerated.
[0014]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0015]
[Means for Solving the Problems]
Outlines of representative ones of the inventions disclosed in the present application will be described as follows.
[0016]
That is, a nonvolatile circuit including a booster circuit that generates a substrate potential (including a well potential) of the memory cell array at the time of data erasing and writing, and a time constant control circuit that adjusts the rise time or fall time of the output voltage of the booster circuit. And a current path connecting the output terminal of the booster circuit and the gate terminal of the first MOS transistor as the time constant control circuit, wherein the first MOS transistor is connected so as to be able to supply current to the output terminal of the booster circuit. And a current limiting transistor for limiting the current flowing in the current path.
[0017]
According to such means, the falling speed of the output voltage of the booster circuit is adjusted by the inflow of current through the first MOS transistor, and the output terminal of the booster circuit according to the operating condition by the action of the current limiting transistor. As a result, a potential difference is appropriately generated between the first MOS transistor and the gate terminal of the first MOS transistor, so that the falling speed of the output voltage can be kept substantially constant regardless of the operating conditions.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Preferred embodiments of the present invention will be described below with reference to the drawings.
[0019]
FIG. 1 is a diagram showing a circuit configuration around a booster circuit according to an embodiment of the present invention.
[0020]
The booster circuit and its peripheral circuit according to this embodiment are mounted on, for example, an EEPROM (electrically erasable programmable read only memory) LSI using a MONOS transistor as a memory element, and output voltage VPPM at the time of erasing / writing data. A relatively large negative write voltage (for example, Vcc-13V) is generated.
[0021]
In FIG. 1, 10 is a booster circuit that generates a negative potential by a reverse boost operation, 20 is a clock generation circuit that supplies an operation clock to the booster circuit 10, C0 is a load capacitance that is a supply destination of the output voltage VPPM, and Q10 Is a MOS transistor for opening and closing the connection between the output terminal of the booster circuit 10 and the second power supply voltage Vss, and Q11 and Q12 are switch MOS transistors for switching the gate voltage of the MOS transistor Q10 in response to a control signal from a control circuit (not shown). , C1 is a capacity for gradual switching of the gate voltage of the MOS transistor Q10, which uses the gate capacity of the MOS transistor, and Q13 flows in a current path between the output terminal of the booster circuit 10 and the gate terminal of the MOS transistor Q10. It is a constant current transistor that limits the current to a certain amount or less.
[0022]
The booster circuit 10 generates a negative potential by operating a charge pump or the like according to an operation clock based on the power supply voltages Vcc and Vss, for example, and outputs the generated negative potential through a smoothing circuit or the like. A zener diode or the like that clamps the output voltage at a predetermined potential is connected to the subsequent stage of the booster circuit 10, and the output voltage is set to be “Vcc−13V” in a stable state.
[0023]
The load capacitance C0 occupies a large proportion of the capacity of the well region of a block that is not erased / written at the time of data erasing / writing. Therefore, the capacitance value changes greatly according to the number of blocks to be erased / written at a time.
[0024]
The MOS transistor Q10 is an N-channel MOS transistor having a source terminal connected to the output terminal of the booster circuit 10 and a drain terminal connected to the second power supply voltage Vss. The MOS transistor Q10 is turned on when the booster circuit 10 is turned off to return the output voltage VPPM to the second power supply voltage Vss. When the output voltage VPPM rises or falls, the MOS transistor Q10 is gently switched to output the output voltage VPPM. It acts so that the slope of the rise and fall of the slope becomes gentle.
[0025]
One of the switch MOS transistors Q11 and Q12 is turned on and the other is turned off, and the gate terminal of the MOS transistor Q10 is connected to the power supply voltage Vcc side or the output voltage VPPM side of the booster circuit. The switch MOS transistors Q11 and Q12 are switched on when the booster circuit 10 is stopped, the MOS transistor Q11 on the power supply voltage Vcc side is turned on, and the MOS transistor Q12 on the output voltage VPPM side is turned off. It is done.
[0026]
The constant current transistor Q13 is formed by coupling the gate and the source of the MONOS transistor, and saturates in a state where a voltage of a certain level or more is applied between the source and the drain and allows a substantially constant current to flow. Here, a MONOS transistor that can be formed by the same manufacturing process as that of the memory element is used. However, a depletion MOS transistor in which a gate and a source are coupled can also be used.
[0027]
Next, the operation of the booster circuit 10 having the above configuration and its peripheral circuits will be described.
[0028]
FIG. 2 shows a potential waveform diagram representing the substrate potential VPPM of the memory element at the time of erasing / writing.
[0029]
The above booster circuit 10 generates a negative write voltage based on a predetermined control signal or the like and supplies it to a necessary block when erasing and writing data in the memory element. As shown in FIG. 2, the booster circuit 10 operates at the beginning of the erase cycle to lower the output voltage VPPM to the write voltage “Vcc−13V”, and then stops at the end of the erase cycle to reduce the output voltage VPPM to the second voltage. Return to power supply voltage Vss. Then, it operates again at the beginning of the write cycle to lower the output voltage VPPM to the write voltage, and returns the output voltage VPPM to the second power supply voltage Vss at the end of the write cycle.
[0030]
When the booster circuit 10 is activated at the start of the erase cycle or the write cycle, at the same time, the switch MOS transistor Q11 is turned off and the switch MOS transistor Q12 is turned on by the control signal, whereby the gate terminal of the MOS transistor Q10 is connected to the first power supply. The connection is switched from the voltage Vcc side to the output terminal side of the booster circuit 10.
[0031]
The operation of the booster circuit 10 draws current into the booster circuit 10 and the output voltage VPPM drops. The switching MOS transistors Q11 and Q12 switch the gate potential of the MOS transistor Q10 to the first power supply voltage Vcc. Descent from. At this time, the gate potential of the MOS transistor Q10 drops with a delay from the output voltage VPPM of the booster circuit 10 in accordance with a time constant determined by the capacitance value of the capacitor C1 and the amount of current flowing through the constant current transistor Q13. On the other hand, since the output voltage VPPM is directly applied to the source terminal of the MOS transistor Q10, a voltage is generated between the gate and source of the MOS transistor Q10, and the MOS transistor Q10 is slightly turned on. A saturation current Ib flows between the source and drain.
[0032]
Therefore, when the output voltage VPPM falls, in addition to the current Ia drawn from the load capacitor C0, the current Ib from the second power supply voltage Vss also flows into the booster circuit 10 through the MOS transistor Q10. The fall of the output voltage VPPM becomes gradual as compared with the case where the current Ib does not flow.
[0033]
Here, the amount of the current Ib flowing from the second power supply voltage Vss through the MOS transistor Q10 is increased or decreased with the change of the power supply voltage Vcc or the load capacitance C0, and the direction of the change is the output voltage VPPM. Therefore, even if the power supply voltage Vcc and the load capacitance C0 change, the falling speed of the output voltage VPPM of the booster circuit 10 does not change so much and falls within a certain range. It comes to fit. Next, details of this will be described with reference to Table 1.
[0034]
[Table 1]

[0035]
First, as shown in the first row of Table 1, when the power supply voltage Vcc is high, the potential difference generated by one charge in the charge pump is increased, so that the capability of the booster circuit 10 is enhanced. Therefore, the output voltage VPPM tends to drop at a high speed by the operation of the booster circuit 10.
[0036]
On the other hand, the current flowing from the gate terminal of the MOS transistor Q10 to the output terminal of the booster circuit 10 is limited to a constant current by the constant current transistor Q13, so that the gate voltage drop speed of the MOS transistor Q10 is substantially constant. For this reason, when the output voltage VPPM drops faster as described above, the gate-source voltage Vgs of the MOS transistor Q10 increases, and the current Ib flowing from the second power supply voltage Vss via the MOS transistor Q10 increases. Become.
[0037]
As a result, the effects of both the increase in the current Ia drawn to the booster circuit 10 and the increase in the current Ib flowing from the second power supply voltage Vss are offset, and the current drawn from the load capacitance C0 becomes substantially constant. Therefore, the falling speed of the output voltage VPPM does not change much.
[0038]
On the other hand, when the power supply voltage Vcc is low, as shown in the second row of Table 1, the booster circuit has low capability and the gate-source voltage Vgs of the MOS transistor Q10 becomes small, as shown in the second row of Table 1. Thus, the current Ib flowing from the second power supply voltage Vss becomes small. Then, both actions are canceled out, and the falling speed of the output voltage VPPM does not change much.
[0039]
Next, as shown in the third row of Table 1, when the load capacitance C0 increases, the amount of current necessary for lowering the output voltage VPPM increases, and if the booster circuit has a constant capability, the output voltage VPPM The descent speed will be slower. On the other hand, since the gate voltage of the MOS transistor Q10 drops at a substantially constant speed regardless of the drop speed of the output voltage VPPM, the gate-source voltage Vgs of the MOS transistor Q10 becomes small and flows from the second power supply voltage Vss. Current Ib becomes smaller. The reduction of the current Ib acts to increase the drop speed of the output voltage VPPM. Therefore, both actions are canceled and the falling speed of the output voltage VPPM does not change much.
[0040]
On the contrary, when the load capacitance C0 becomes small, the gate-source voltage Vgs of the MOS transistor Q10 becomes large and the second power supply voltage is reversed, as shown in the fourth row of Table 1. The current Ib flowing from Vss increases. Then, to the effect of increasing the decreasing speed of the output voltage VPPM based on the decrease of the load capacitance C0 and to decreasing the decreasing speed of the output voltage VPPM based on the increase of the inflow current from the second power supply voltage Vss. Thus, the falling speed of the output voltage VPPM does not change much.
[0041]
At the end of the erase or write cycle in FIG. 2, the operation of the booster circuit 10 is stopped and the states of the switch MOS transistors Q11 and Q12 are switched, so that the power supply voltage Vcc is applied to the gate terminal of the MOS transistor Q10. Thereby, the MOS transistor Q10 is turned on to return the output voltage VPPM to the second power supply voltage Vss. Here, the MOS transistor Q10 is gently switched by the action of the capacitor C1, and the rising of the output voltage VPPM is moderated. Here, the constant current transistor Q13 is disconnected from the circuit and does not act when the switch MOS transistor Q11 is turned off.
[0042]
As described above, according to the booster circuit 10 of this embodiment and the circuit provided on the output side thereof, when the booster circuit 10 is operated to switch the output voltage VPPM from the second power supply voltage Vss to the negative write voltage. Even when the load capacitance C0 and the power supply voltage Vcc are greatly different, the falling gradient of the output voltage VPPM does not change so much and can be kept within a certain range. Thereby, the burden when the write voltage is applied to the memory element can be suppressed to a substantially constant range regardless of the operating conditions.
[0043]
Therefore, the width of the power supply voltage Vcc applicable so as to be compatible with a plurality of types of products having different power supply voltages Vcc is as wide as, for example, 1.8 V to 5.5 V, and the memory cell to be erased / written at a time is used. In a non-volatile memory with a variable number of blocks, even if the number of blocks changes or the power supply voltage Vcc used is different, the gradient of the falling edge of the write voltage is maintained at an optimum value, thereby rewriting data. The number of rewritable times can be improved by reducing the load on the memory element at a certain time.
[0044]
FIG. 3 shows an example of an overall configuration diagram of a nonvolatile memory according to a preferred embodiment to which the booster circuit and its peripheral circuits are applied.
[0045]
In the figure, reference numeral 100 denotes a memory cell array in which nonvolatile memory cells are arranged in a matrix, 110 denotes a selection circuit that decodes an externally input address signal and selects a designated word line WL and memory gate line GL; Reference numeral 120 denotes a precharge & sense amplifier circuit for precharging each data line DL of the memory cell array and detecting read data in a read cycle. Reference numeral 130 denotes an IO for inputting / outputting write data and read data to / from the data bus DB. Circuit.
[0046]
The memory cell of this nonvolatile memory includes, for example, a nonvolatile memory element MQ composed of a MONOS transistor that accumulates electrification in a nitride layer and changes a threshold voltage, and for connecting the memory element MQ to a data line DL. The switch MOS transistor SW is composed of two transistors.
[0047]
The memory cell array 100 is divided into a plurality of blocks BL1, BL2 to BLN, and the well regions of the memory cells are formed in common in one block and separated between different blocks. Therefore, erasure is performed in units of blocks BL1, BL2 to BLN.
[0048]
In FIG. 3, reference numeral 140 denotes a well selection circuit that selects a block that supplies the output voltage VPPM to the well region among the blocks BL1 and BL2 to BLN. Reference numeral 10 denotes the above-described booster that generates the negative voltage VPPM necessary for erasing and writing. A circuit 50 is a time constant control circuit having the transistors Q10 to Q13 and the buffering capacitor C1 of FIG.
[0049]
In this nonvolatile memory, the output voltage VPPM of the booster circuit 10 is supplied to the well region of the selected block of the memory cell array 100 via the precharge & sense amplifier circuit 120, the word line / memory gate line selection circuit 110, and the well selection circuit 140. Of these, the well regions of the memory blocks BL1 to BLN occupy a large proportion of the load capacity, and the number of blocks BL1 to BLN selected here is the amount of write data, etc. It is changed according to.
[0050]
The invention made by the present inventor has been specifically described on the basis of the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Nor.
[0051]
For example, in the above-described embodiments, the booster circuit that generates a negative potential has been described. However, by applying the same configuration to a booster circuit that generates a positive high potential, the same operation and effect can be obtained. I can do it. In this case, the MOS transistors Q10 to Q12 and the constant current transistor Q13 are changed to the N-channel type for the P-channel type and to the P-channel type for the N-channel type, and the power supply voltage connected to the MOS transistors Q10 and Q11 It can be applied by switching the polarities of Vcc and Vss.
[0052]
In the embodiment, the MOS transistor Q10 serves as a switching element for returning the output voltage VPPM to the second power supply voltage Vss, and a current is caused to flow from the second power supply voltage Vss when the output voltage VPPM falls. Although it plays a role as an element that adjusts the falling speed, an element that functions as the switching element is provided separately, and the MOS transistor Q10 performs only an operation for adjusting the falling speed of the output voltage VPPM. You can also make it.
[0053]
It is also possible to increase the gate capacity and wiring capacity of the MOS transistor Q10 and omit the element of the capacity C1 connected to the gate terminal.
[0054]
In the above description, a nonvolatile memory using a MONOS transistor as a memory element, which is a field of use based on the invention made by the present inventor, has been described. However, the present invention is not limited thereto, and the other is the same. The present invention can be widely used in various semiconductor integrated circuits including a booster circuit other than the nonvolatile memory and the nonvolatile memory.
[0055]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
[0056]
That is, according to the present invention, the rising or falling slope of the output voltage of the booster circuit can be changed even when the capacity of the booster circuit or the load capacity changes without requiring complicated logic or a large-scale circuit. It is possible not to change so much. As a result, when an optimum gradient is set so as not to place an excessive burden on the output voltage output element, this optimum gradient can be maintained even if the operating condition changes.
[0057]
In addition, according to the nonvolatile semiconductor memory of the present invention, for example, even when power supply voltages having different sizes can be used or the number of blocks of memory cells to be erased / written at a time is variably configured, Alternatively, the falling gradient can be maintained at an optimum gradient regardless of the operating conditions, thereby preventing an excessive burden on the memory element and improving the number of times data can be rewritten.
[Brief description of the drawings]
FIG. 1 is a diagram showing a circuit configuration around a booster circuit according to an embodiment of the present invention.
FIG. 2 is a potential waveform diagram showing a substrate potential at the time of erasing / writing of the nonvolatile memory according to the embodiment.
FIG. 3 is a block diagram showing an overall configuration of a nonvolatile memory according to an embodiment of the present invention.
FIG. 4 is a diagram showing a circuit configuration around a booster circuit provided in a conventional nonvolatile memory.
[Explanation of symbols]
10 Booster Circuit C0 Load Capacitance C1 Capacitance Q10 MOS Transistor (First MOS Transistor)
Q11 switch MOS transistor Q12 switch MOS transistor (second MOS transistor)
Q13 Constant current transistor (current limiting transistor)
50 Time constant control circuit 100 Memory cell array 140 Well selection circuit BL1 to BLN Memory block

Claims

A semiconductor integrated circuit comprising a booster circuit and a time constant control circuit that adjusts the rising or falling speed of the output voltage of the booster circuit,
The time constant control circuit is
A capacitive element;
A first MOS transistor connected between the output terminal and a ground voltage so that a gate terminal is connected to the capacitive element, and current can flow into or out of the output terminal of the booster circuit;
A first 2MOS transistor receives a control signal to the gate terminal to open and close a current path between said gate terminal of said output terminal and said first 1MOS transistor of the step-up circuit,
A current limiting third transistor for limiting the current flowing in the current path ;
A fourth MOS transistor that receives the control signal at a gate terminal and opens and closes between the operating voltage and the capacitive element;
The second MOS transistor and the fourth MOS transistor are controlled to be turned off and on in response to the control signal during the non-operation period of the booster circuit, whereby the capacitive element and the gate terminal of the first MOS transistor are controlled. Is set to the operating voltage, the first MOS transistor is controlled to be turned on, and the output terminal of the booster circuit is set to the ground voltage.
The second MOS transistor and the fourth MOS transistor are controlled to be turned on and off in response to the control signal during the operation period of the booster circuit, so that the output terminal of the booster circuit and the first MOS transistor of the first MOS transistor are controlled. When the current path is formed between the gate terminal and the first MOS transistor is controlled to be turned off, the current flowing in the current path is limited by the third transistor for current limitation, thereby A semiconductor integrated circuit characterized in that the gradient of the change in voltage of the output terminal of the circuit is set within a certain range .

2. The semiconductor integrated circuit according to claim 1, wherein the channel conductivity type of the fourth MOS transistor is a conductivity type opposite to the channel conductivity type of the first MOS transistor, the second MOS transistor, and the third MOS transistor .

3. The semiconductor integrated circuit according to claim 1 , wherein the third current limiting transistor is a transistor in which a gate and a source are coupled and a saturation current flows in a channel.

4. The semiconductor integrated circuit according to claim 1, wherein the booster circuit generates a negative voltage as the output voltage during the operation period.

A memory cell array in which a plurality of MONOS type or floating gate type nonvolatile memory cells are arranged;
A booster circuit for generating a substrate potential of the memory cell array when erasing and writing data of the memory cell array;
A non-volatile semiconductor memory comprising a time constant control circuit for adjusting the rising or falling speed of the output voltage of the booster circuit,
The time constant control circuit is
A capacitive element;
A first MOS transistor connected between the output terminal and a ground voltage so that a gate terminal is connected to the capacitive element, and current can flow into or out of the output terminal of the booster circuit;
Upon receiving a control signal at the gate terminal, the output terminal of the booster circuit and the first MOS transistor A second MOS transistor that opens and closes a current path to and from the gate terminal of the star;
A current limiting third transistor for limiting the current flowing in the current path;
A fourth MOS transistor that receives the control signal at a gate terminal and opens and closes between the operating voltage and the capacitive element;
The second MOS transistor and the fourth MOS transistor are controlled to be turned off and on in response to the control signal during the non-operation period of the booster circuit, whereby the capacitive element and the gate terminal of the first MOS transistor are controlled. Is set to the operating voltage, the first MOS transistor is controlled to be turned on, and the output terminal of the booster circuit is set to the ground voltage.
The second MOS transistor and the fourth MOS transistor are controlled to be turned on and off in response to the control signal during the operation period of the booster circuit, so that the output terminal of the booster circuit and the first MOS transistor of the first MOS transistor are controlled. When the current path is formed between the gate terminal and the first MOS transistor is controlled to be turned off, the current flowing in the current path is limited by the third transistor for current limitation, thereby A non-volatile semiconductor memory characterized in that a gradient of a change in voltage of the output terminal of the circuit is set within a certain range.

6. The nonvolatile semiconductor memory according to claim 5, wherein the channel conductivity type of the fourth MOS transistor is a conductivity type opposite to the channel conductivity type of the first MOS transistor, the second MOS transistor, and the third MOS transistor.

7. The nonvolatile semiconductor memory according to claim 5, wherein the third current limiting transistor is a transistor in which a gate and a source are coupled and a saturation current flows in a channel.

8. The non-volatile semiconductor memory according to claim 5, wherein the booster circuit generates a negative voltage as the output voltage during the operation period.

9. The nonvolatile semiconductor memory according to claim 8, wherein the current limiting third transistor is composed of a MONOS transistor.