JP4260295B2

JP4260295B2 - Synchronization signal generator and demodulator using the same

Info

Publication number: JP4260295B2
Application number: JP20367299A
Authority: JP
Inventors: 和生朝見
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-07-16
Filing date: 1999-07-16
Publication date: 2009-04-30
Anticipated expiration: 2019-07-16
Also published as: JP2001036513A

Description

【０００１】
【発明の属する技術分野】
この発明は入力信号と周期および位相が同期する同期信号を生成する同期信号生成装置およびこれを用いた復調装置に係り、特に、データ変調成分と電力供給成分とが重畳された波を受信してこの電力およびデータを用いてデータ処理を行う電池レス型非接触ＩＣカードなどにおいて好適に用いることができる同期信号生成装置およびこれを用いた復調装置に関するものである。
【０００２】
【従来の技術】
図１２は従来の同期信号生成装置を用いた復調装置の構成を示すブロック図である。図において、３６は入力された電圧レベルに応じた周波数で発振する電圧制御発振器、３７はこの電圧制御発振器３６の出力と図示外のアンテナが受信した受信波とが入力され、これら２つの入力信号の差分信号を出力する位相比較回路、３８はこの差分信号をフィルタリングするローパスフィルタ、３９は上記受信電波と電圧制御発振器３６の出力との排他論理和値を出力する排他論理和回路である。
【０００３】
次に動作について説明する。
電圧制御発振器３６が入力電圧レベルに応じた周波数で発振している状態で受信波が入力されると、位相比較回路３７がこれら２つの入力信号の差分信号を出力し、ローパスフィルタ３８がこの差分信号をフィルタリングし、上記差分に応じたレベルの電圧が電圧制御発振器３６に入力される。電圧制御発振器３６はこの新たな入力電圧のレベルに応じた周波数で発振し、この出力と受信波との位相が複数の周期にわたってそろった状態、つまり電圧制御発振器３６の出力と受信波の周波数および位相がそろった状態で安定する。そして、この安定した周波数の電圧制御発振器３６の出力と受信波との排他論理和値が排他論理和回路３９から復調したデータとして出力される。
【０００４】
つまり、この従来の復調装置は、位相比較回路３７、ローパスフィルタ３８および電圧制御発振器３６によって受信波に同期したデータ搬送波を生成し、更に、これと受信波との排他論理和演算を行うことで受信波のデータ変調成分からデータ搬送波を取り除き、これによりデータを再生するものである。
【０００５】
【発明が解決しようとする課題】
従来の復調装置は以上のように構成されているので、データ変調成分と電力供給成分とが重畳された受信波が入力された場合のように、受信波自体に電力供給成分などによる波形の乱れが存在する場合、その受信波の波形乱れに起因して位相比較回路３７の出力も乱れてしまう。その結果、これに基づいて生成される電圧制御発振器３６の出力、つまりデータ搬送波とデータ変調成分との同期がずれてしまい、排他論理和回路３９は誤ったデータを復調してしまうことになるなどの課題があった。
【０００６】
特に、データに基づいてＰＳＫ変調などを行った場合のように、受信波における立ち上がりエッジや立ち下がりエッジの位相がデータ値に応じてずれるような場合には、位相比較回路３７に入力される受信波の位相がデータ値に応じて変化し続けるので、このように受信波に基づいてデータ搬送波を生成し、それと受信波との排他論理和に基づいてデータを復調するような構成の場合には、データ変調成分の同期信号を完全に安定化させることはほとんどできない。
【０００７】
また、従来の復調装置は、データ搬送波を生成する同期信号生成装置が位相比較回路３７、ローパスフィルタ３８および電圧制御発振器３６にて構成されているので、例えば電圧制御発振器３６に入力される制御電圧などのようにその一部にアナログ信号が使用されており、回路が複雑で大規模となってしまうので、集積回路として形成するのに適していないなどの課題もあった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、電力供給成分が重畳されたままのデータ変調成分が入力されたとしても安定したデータ変調成分の同期信号（データ搬送波）を生成することができる新たな回路構成に基づく同期信号生成装置およびこれを用いた復調装置を得ることを目的とする。
【０００９】
また、これと同時に、回路が比較的簡便で大規模とならず、集積化に適した同期信号生成装置およびこれを用いた復調装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る同期信号生成装置は、入力信号と周期および位相が同期する同期信号を生成する同期信号生成装置において、クロック信号が入力され、このクロック信号を分周して上記入力信号と同一周期の出力信号を生成する出力信号生成回路と、この出力信号の立ち上がりエッジタイミングおよび立ち下がりエッジタイミングにおいて上記入力信号をサンプリングした値にて変化するエッジタイミングサンプリング信号、および、このエッジサンプリング信号の位相を９０度遅らせた中間タイミングサンプリング信号を生成するサンプリング回路と、上記入力信号の所定の位相タイミングにおける上記エッジタイミングサンプリング信号と中間タイミングサンプリング信号との信号レベルの組み合わせに応じて位相補正信号を生成する位相補正回路とを備え、上記出力信号生成回路は当該位相補正信号に基づいて出力信号の位相を制御し、この出力信号を上記同期信号として出力するものである。
【００１１】
この発明に係る同期信号生成装置は、位相補正回路が、入力信号のエッジタイミングにおいて、エッジタイミングサンプリング信号のレベルと中間タイミングサンプリング信号のレベルとが異なれば出力信号の位相を遅らせる位相補正信号を出力し、エッジタイミングサンプリング信号のレベルと中間タイミングサンプリング信号のレベルとが揃っていれば出力信号の位相を進ませる位相補正信号を出力するものである。
【００１２】
この発明に係る同期信号生成装置は、位相補正回路が、エッジタイミングサンプリング信号のレベルと中間タイミングサンプリング信号のレベルとの関係が、入力信号の複数回のエッジタイミングにわたって同様の関係にあったら初めて位相補正信号を出力するものである。
【００１３】
この発明に係る同期信号生成装置は、出力信号生成回路が、クロック信号を入力信号よりも長い周期に分周することができる多段接続された複数個のフリップフロップを有し、出力信号の位相を進める位相補正信号が入力された場合にはこのクロック信号の分周比を下げ、出力信号の位相を遅らせる位相補正信号が入力された場合にはクロック信号の分周比を上げるものである。
【００１４】
この発明に係る復調装置は、データ変調成分と電力供給成分とが重畳された受信波からデータ変調成分を抽出するデータ抽出回路と、上記受信波から電力供給成分を抽出する電力抽出回路と、上記データ変調成分が入力信号として且つ上記電力供給成分がクロック信号として入力され、このデータ変調成分と周期および位相が同期するデータ変調成分の同期信号をデータ搬送波として出力する上記同期信号生成装置と、当該データ搬送波と上記データ変調成分とに基づいてデータを復号する復号回路とからなるものである。
【００１５】
この発明に係る復調装置は、データ抽出回路および電力抽出回路にはデータ変調成分の１乃至複数周期分が同一データに基づいて変調された受信波が入力されるとともに、復号回路は、データ変調成分およびデータ搬送波が入力され、これらの排他論理値を再生データ信号として出力する排他論理和回路と、上記同一データに基づいて変調された期間ごとに上記再生データ信号におけるハイレベル期間とローレベル期間とを比較し、より長い期間のレベルを出力データとして出力する判定回路とを備えるものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による復調装置を用いた電池レス型非接触ＩＣカードの構成を示すブロック図である。図において、１は電池レス型非接触ＩＣカード、２はデータ変調成分と電力供給成分とが重畳された電波（Ｗ１）を受信する送受信アンテナ（アンテナ）、３は半導体集積回路である。また、半導体集積回路３において、４は中央処理装置、５はこの中央処理装置４の処理情報などを記憶する不揮発性メモリ、６は特殊処理を実施し上記中央処理装置４の動作を助けるコ・プロセッサ、７は上記送受信アンテナ２に対して送信波を出力する変調回路、８は上記送受信アンテナ２の受信波（Ｗ１）が入力される復調回路、９はこの変調回路７および復調回路８と中央処理装置４との間に配設されてシリアル信号とパラレル信号との変換を行う変換回路、１０は送受信アンテナ２に入力された電波のエネルギーを直流電力エネルギーに変換して、この半導体集積回路３の各部に供給する整流回路である。
【００１７】
図２はこの発明の実施の形態１による復調回路８の構成を示すブロック図である。図において、１１は送受信アンテナ２の受信波（Ｗ１）からデータ変調成分（Ｗ３）を抽出する第一コンパレータ（データ抽出回路）、１２は上記受信波（Ｗ１）から電力供給成分（Ｗ４）を抽出する第二コンパレータ（電力抽出回路）、１３は上記電力供給成分（Ｗ４）およびデータ変調成分（Ｗ３）が入力され、これらに基づいてデータ変調成分（Ｗ３）と周期および位相が同期するデータ搬送波（データ変調成分の同期信号，Ｗ５）を生成する同期信号生成装置、１４はこのデータ変調成分（Ｗ５）およびデータ搬送波（Ｗ３）が入力され、これらの排他論理値を再生データ信号（Ｗ６）として出力する第一排他論理和回路（排他論理和回路、復号回路）、１５は同一データに基づいて変調された期間ごとに上記再生データ信号（Ｗ６）におけるハイレベル期間とローレベル期間とを比較し、より長い期間のレベルを出力データ（Ｗ２）として出力する１ビット幅カウンタ（判定回路、復号回路）である。
【００１８】
図３から図５はこの発明の実施の形態１による同期信号生成装置１３の構成を示すブロック図である。図３はデータ搬送波（Ｗ５）を生成する出力信号生成部（出力信号生成回路）、図４はデータ変調成分（Ｗ３）をサンプリングするサンプリング部（サンプリング回路）、図５は出力信号生成部に対してデータ搬送波（Ｗ４）の位相を補正するためのキャリー信号（Ｗ１４）およびボロー信号（Ｗ１５）を出力する位相補正部（位相補正回路）である。これらの図において、１６は第一Ｄフリップフロップ、１７は第一Ｄフリップフロップ１６の出力が入力される第二Ｄフリップフロップ、１８は第二Ｄフリップフロップ１７の出力が入力される第三Ｄフリップフロップ、１９は第二Ｄフリップフロップ１７の出力と第三Ｄフリップフロップ１８の出力との反転論理和演算を行って、その演算結果を第一Ｄフリップフロップ１６に入力する第二反転論理和回路であり、上記３つのＤフリップフロップ１６，１７，１８には電力供給成分（Ｗ４）がトリガ信号として入力されている。従って、例えば第一Ｄフリップフロップ１６の入力がハイレベルである状態で電力供給成分（Ｗ４）の立ち上がりエッジが入力されると第一Ｄフリップフロップ１６の出力がハイレベルに変化し、更にもう一度電力供給成分（Ｗ４）の立ち上がりエッジが入力されると第二Ｄフリップフロップ１７の出力がハイレベルに変化して第一Ｄフリップフロップ１６の入力がローレベルに変化するので、第一Ｄフリップフロップ１６の入力および出力は電力供給成分の４周期を１周期として変化する。そして、この第一Ｄフリップフロップ１６の出力が上記データ搬送波（Ｗ５）として出力される。
【００１９】
２０は第二Ｄフリップフロップ１７の出力と第三Ｄフリップフロップ１８の入力との間に配設され、上記ボロー信号（Ｗ１５）が入力される第一論理積回路である。そして、このボロー信号（Ｗ１５）がハイレベルである状態では、第二Ｄフリップフロップ１７よりも電力供給成分（Ｗ４）の１周期分遅れて第三Ｄフリップフロップ１８の出力が変化することになるので、第一Ｄフリップフロップ１６の入力レベルが変化するタイミングがこの電力供給成分（Ｗ４）の１周期分遅れることになり、第一Ｄフリップフロップ１６の出力（データ搬送波）は電力供給成分の５周期を１周期として変化する（分周比を上げる）。
【００２０】
２１は第一Ｄフリップフロップ１６の出力と第二Ｄフリップフロップ１７の入力との間に配設された第二論理積回路、２２は一方に第二Ｄフリップフロップ１７の出力、他方に上記キャリー信号（Ｗ１４）が入力され、これらの反転論理積値を上記第二論理積回路２１に出力する第一反転論理積回路である。そして、このキャリー信号（Ｗ１４）がハイレベルである状態では、第一Ｄフリップフロップ１６の出力がハイレベルに変化すると電力供給成分（Ｗ４）の次の周期において第二Ｄフリップフロップ１７の入力はローレベルに変化することになるので、第一Ｄフリップフロップ１６の入力レベルが変化するタイミングがこの電力供給成分（Ｗ４）の１周期分進むことになり、第一Ｄフリップフロップ１６の出力（データ搬送波）は電力供給成分（Ｗ４）の３周期を１周期として変化する（分周比を下げる）。
【００２１】
図４のサンプリング部において、２３はデータ搬送波（Ｗ３）が入力され、このデータ搬送波（Ｗ３）と立ち下がりエッジタイミングが一致する２倍の周波数の２倍周波数信号（Ｗ８）および４倍の周波数の４倍周波数信号（Ｗ７）を出力する倍周波数信号生成回路、２４は４倍周波数信号（Ｗ７）を反転させて反転４倍周波数信号（Ｗ７−）を出力する第一反転回路、２５は２倍周波数信号（Ｗ８）と４倍周波数信号（Ｗ７）との反転論理和値を第一トリガ信号（Ｗ９）として出力する第三反転論理和回路、２６は２倍周波数信号（Ｗ８）と反転４倍周波数信号（Ｗ７−）との論理積値を第二トリガ信号（Ｗ１０）として出力する第三論理積回路である。図６はこの発明の実施の形態１のサンプリング部におけるタイミングチャート（その１）である。図において、（ａ）はデータ搬送波（Ｗ５）、（ｂ）は２倍周波数信号（Ｗ８）、（ｃ）は４倍周波数信号（Ｗ７）、（ｄ）は反転４倍周波数信号（Ｗ７−）、（ｅ）は第一トリガ信号（Ｗ９）、（ｆ）は第二トリガ信号（Ｗ１０）である。そして、同図に示すように、第一トリガ信号（Ｗ９）および第二トリガ信号（Ｗ１０）はそれぞれ、データ搬送波（Ｗ５）のハイレベル期間あるいはローレベル期間を４分割した場合に、その最初の期間および三番目の期間においてハイレベルになる。
【００２２】
また、２７は第一トリガ信号（Ｗ９）の立ち上がりエッジタイミングにおいてデータ変調成分（Ｗ３）をサンプリングして同相エッジタイミングサンプリング信号（Ｗ１１）を出力する第四Ｄフリップフロップ、２８は上記第二トリガ信号（Ｗ１０）の立ち上がりエッジタイミングにおいてこの同相エッジタイミングサンプリング信号（Ｗ１１）をサンプリングして中間タイミングサンプリング信号（Ｗ１２）を出力する第五Ｄフリップフロップ、２９は上記第一トリガ信号（Ｗ９）の立ち上がりエッジタイミングにおいてこの中間タイミングサンプリング信号（Ｗ１２）をサンプリングして逆相エッジタイミングサンプリング信号（Ｗ１３）を出力する第六Ｄフリップフロップである。図７はこの発明の実施の形態１のサンプリング部におけるタイミングチャート（その２）である。図において、（ａ）はデータ変調成分（Ｗ３）、（ｂ）はデータ搬送波（Ｗ５）、（ｃ）は第一トリガ信号（Ｗ９）、（ｄ）は第二トリガ信号（Ｗ１０）、（ｅ）は同相エッジタイミングサンプリング信号（エッジタイミングサンプリング信号，Ｗ１１）、（ｆ）は中間タイミングサンプリング信号（Ｗ１２）、（ｇ）は逆相エッジタイミングサンプリング信号（Ｗ１３）である。
【００２３】
図５の位相補正部において、３０は逆相エッジタイミングサンプリング信号（Ｗ１３）と中間タイミングサンプリング信号（Ｗ１２）との排他論理和値を出力する第二排他論理和回路、３１はこの排他論理和値をデータ変調成分（Ｗ３）の立ち上りエッジタイミングでラッチし、これを上記キャリー信号（Ｗ１４）として出力する第七Ｄフリップフロップ、３２は同相エッジタイミングサンプリング信号（Ｗ１１）と中間タイミングサンプリング信号（Ｗ１２）との排他論理和値を出力する第三排他論理和回路、３３はこの排他論理和値をデータ変調成分（Ｗ３）の立ち上りエッジタイミングでラッチし、これを上記ボロー信号（Ｗ１５）として出力する第八Ｄフリップフロップである。
【００２４】
図８はこの発明の実施の形態１において、データ変調成分（Ｗ３）よりもデータ搬送波（Ｗ５）の位相が遅れている場合における位相補正部のタイミングチャートである。図９はこの発明の実施の形態１において、データ変調成分（Ｗ３）よりもデータ搬送波（Ｗ５）の位相が進んでいる場合における位相補正部のタイミングチャートである。これらの図において、（ａ）はデータ変調成分（Ｗ３）、（ｂ）はデータ搬送波（Ｗ５）、（ｃ）は同相エッジタイミングサンプリング信号（Ｗ１１）、（ｄ）は中間タイミングサンプリング信号（Ｗ１２）、（ｅ）は逆相エッジタイミングサンプリング信号（Ｗ１３）、（ｆ）はボロー信号（Ｗ１５）、（ｇ）はキャリー信号（Ｗ１４）である。そして、同図に示すように、データ変調成分（Ｗ３）よりもデータ搬送波（Ｗ５）の位相が遅れている場合にはキャリー信号（Ｗ１４）のみがハイレベルに制御され、データ変調成分（Ｗ３）よりもデータ搬送波（Ｗ５）の位相が進んでいる場合にはボロー信号（Ｗ１５）のみがハイレベルに制御される。
【００２５】
次に動作について説明する。
送受信アンテナ２にデータ変調成分（Ｗ３）と電力供給成分（Ｗ４）とが重畳された電波（Ｗ１）が入力されると、整流回路１０はこの電波のエネルギーを直流電力エネルギーに変換し、半導体集積回路３がこの電力に基づいて動作を開始する。具体的には、復調回路８が送受信アンテナ２の受信波（Ｗ１）に基づいてシリアルデータ（Ｗ５）を復調し、変換回路９がこれをパラレルデータに変換し、中央処理装置４がこの入力データと不揮発性メモリ５に記憶されたプログラムなどとに従って所定の信号処理を実施し、場合によってはこの処理結果を当該不揮発性メモリ５に記憶させたり、コ・プロセッサ６において特殊処理を実施させたりするとともに、所定の情報をパラレルデータとして出力する。更に、変換回路９がこのパラレルデータをシリアルデータに変換し、変調回路７を介して当該データが送受信アンテナ２から放射される。
【００２６】
次にこのような電池レス型非接触ＩＣカードの一連の動作において復調回路８が実施するデータ復調動作について詳しく説明する。
【００２７】
送受信アンテナ２から受信波（Ｗ１）が出力されると、第一コンパレータ１１はデータ変調成分（Ｗ３）を抽出し、第二コンパレータ１２は電力供給成分（Ｗ４）を抽出し、出力信号生成部はこの電力供給成分（Ｗ４）を予め定められた分周比で分周してデータ変調成分（Ｗ３）と同一周期のデータ搬送波（Ｗ５）を出力する。図１０はこの発明の実施の形態１による受信波（Ｗ１）とその成分（Ｗ３），（Ｗ４）との関係を示す波形図である。図において、（ａ）は受信波（Ｗ１）、（ｂ）は電力供給成分（Ｗ４）、（ｃ）はデータ変調成分（Ｗ３）である。また、ここではデータ変調成分（Ｗ３）の１周期が各データで変調されているものとする。
【００２８】
このようにデータ搬送波（Ｗ３）が出力されると、倍周波数信号生成回路２３から２倍周波数信号（Ｗ８）および４倍周波数信号（Ｗ７）が出力され、これに基づいて第一トリガ信号（Ｗ９）および第二トリガ信号（Ｗ１０）が生成される。なお、この第一トリガ信号（Ｗ９）および第二トリガ信号（Ｗ１０）はそれぞれ、既述したように、データ搬送波（Ｗ５）のハイレベル期間あるいはローレベル期間４分割した場合においてその第一番目あるいは第三番目の期間においてハイレベルとなる。そして、この第一トリガ信号（Ｗ９）および第二トリガ信号（Ｗ１０）を用いて、データ変調成分（Ｗ３）をデータ搬送波（Ｗ５）の上記第一番目の期間においてラッチした同相エッジタイミングサンプリング信号（Ｗ１１）、これを９０度遅らせた中間タイミングサンプリング信号（Ｗ１２）、更に９０度遅らせた逆相エッジタイミングサンプリング信号（Ｗ１３）が生成され、サンプリング部から出力される。
【００２９】
そして、この３つのサンプリング信号（Ｗ１１），（Ｗ１２），（Ｗ１３）を用いて位相補正部の第七Ｄフリップフロップ３１および第八Ｄフリップフロップ３３からキャリー信号（Ｗ１４）およびボロー信号（Ｗ１５）が出力され、このキャリー信号（Ｗ１４）がハイレベルであると出力信号生成部は分周比を下げ、ボロー信号（Ｗ１５）がハイレベルであると出力信号生成部は分周比を上げる。
【００３０】
つまり、データ変調成分（Ｗ３）よりもデータ搬送波（Ｗ５）の位相が遅れている場合にはキャリー信号（Ｗ１４）に基づいて出力信号生成部が分周比を下げ、データ搬送波（Ｗ５）の次の周期の開始タイミングを早めることができ、これによりデータ変調成分（Ｗ３）に対するデータ搬送波（Ｗ５）の位相遅れ量を削減することができる。逆に、データ変調成分（Ｗ３）よりもデータ搬送波（Ｗ５）の位相が進んでいる場合にはボロー信号（Ｗ１５）に基づいて出力信号生成部が分周比を上げ、データ搬送波（Ｗ５）の次の周期の開始タイミングを遅らせることができ、これによりデータ変調成分（Ｗ３）に対するデータ搬送波（Ｗ５）の位相進み量を削減することができる。
【００３１】
そして、この位相制御はキャリー信号（Ｗ１４）およびボロー信号（Ｗ１５）がともにハイレベルとならないような状態となるまで繰り返され、その結果、データ変調成分（Ｗ３）の周期の開始タイミングとデータ搬送波（Ｗ５）の周期の開始タイミングとがそろった状態、つまりデータ変調成分（Ｗ３）とデータ搬送波（Ｗ５）との位相がそろった状態に収束させることができる。
【００３２】
このようにデータ変調成分（Ｗ３）と位相および周期がそろったデータ搬送波（Ｗ５）が同期信号生成装置１３から出力されると、第一排他論理和回路１４からこのデータ搬送波（Ｗ５）とデータ変調成分（Ｗ３）との排他論理値が再生データ信号（Ｗ６）として出力され、１ビット幅カウンタ１５は、データ搬送波（Ｗ３）の１周期ごとに、この再生データ信号（Ｗ６）のハイレベル期間とローレベル期間とを比較し、より長い期間のレベルを出力データ（Ｗ２）として出力する。
【００３３】
なお、この実施の形態１では、データ変調成分（Ｗ３）の１周期ごとに同一データに基づいて変調されているが、これが複数周期ごとに同一データに基づいて変調されていてもかまわない。そして、このように複数周期ごとに同一データに基づいて変調されている場合には、上記１ビット幅カウンタ１５は、データ搬送波（Ｗ５）の当該複数周期ごとに、この再生データ信号（Ｗ６）のハイレベル期間とローレベル期間とを比較し、より長い期間のレベルを出力データ（Ｗ２）として出力すればよい。これにより、よりノイズなどの影響を受けないようにすることができる。
【００３４】
また、データ変調成分（Ｗ３）に周期的にエッジが発生しないようなＰＳＫ変調である場合であっても安定したデータ搬送波（Ｗ５）を生成し、これに基づいてデータを復調する（Ｗ２）ことができる。
【００３５】
以上のように、この実施の形態１によれば、データ変調成分（Ｗ３）と周期および位相が同期するデータ搬送波（Ｗ５）を生成する同期信号生成装置１３において、電力供給成分（Ｗ４）が入力され、この電力供給成分（Ｗ４）を分周して上記データ変調成分（Ｗ３）と同一周期のデータ搬送波（Ｗ５）を生成する出力信号生成部と、このデータ搬送波（Ｗ５）の立ち上がりエッジタイミングおよび立ち下がりエッジタイミングにおいて上記データ変調成分（Ｗ３）をサンプリングした値にて変化する同相エッジタイミングサンプリング信号（Ｗ１１）、および、この同相エッジサンプリング信号（Ｗ１１）の位相を９０度遅らせた中間タイミングサンプリング信号（Ｗ１２）を生成するサンプリング部と、上記データ変調成分（Ｗ３）の立ち上がりエッジタイミングにおける上記同相エッジタイミングサンプリング信号（Ｗ１１）と中間タイミングサンプリング信号（Ｗ１２）との信号レベルの組み合わせに応じてキャリー信号（Ｗ１４）およびボロー信号（Ｗ１５）を生成する位相補正部とを備え、上記出力信号生成部は当該キャリー信号（Ｗ１４）およびボロー信号（Ｗ１５）に基づいてデータ搬送波（Ｗ５）の位相を制御するので、電力供給成分（Ｗ４）に基づいて出力信号生成部が暫定的に生成したデータ搬送波（Ｗ５）の位相をキャリー信号（Ｗ１４）やボロー信号（Ｗ１５）で補正し、これによりデータ変調成分（Ｗ３）と周期および位相が揃ったデータ搬送波（Ｗ５）を生成することができる効果がある。
【００３６】
また、暫定的に発生させたデータ搬送波（Ｗ５）でデータ変調成分（Ｗ３）をサンプリングしてきれいな波形の同相エッジタイミングサンプリング信号（Ｗ１１）および中間タイミングサンプリング信号（Ｗ１２）を生成し、データ変調成分（Ｗ３）の立ち上がりエッジタイミングにおけるこの２つのサンプリング信号（Ｗ１１），（Ｗ１２）の信号レベルの組み合わせに応じてキャリー信号（Ｗ１４）およびボロー信号（Ｗ１５）を生成するとともに、上述したようにデータ搬送波（Ｗ５）自体はデータ変調成分（Ｗ３）とは別に発生させるようにしているので、データ変調成分（Ｗ３）の波形がどんなに乱れていたとしても、それをフィルタリングした上記２つのサンプリング信号（Ｗ１１），（Ｗ１２）に基づいてデータ搬送波（Ｗ５）とデータ変調成分（Ｗ３）との位相差を判定することができるので、このデータ搬送波（Ｗ５）の周期および位相を安定させることができる効果がある。
【００３７】
従って、例え電力供給成分（Ｗ４）が重畳されたままの電波（Ｗ１）がデータ変調成分（Ｗ３）として入力されたとしても、特にＰＳＫ変調などによってこの電波の立ち上がりエッジや立ち下がりエッジが必ずしも周期的に現れないような場合であったとしても、それをフィルタリングした信号に基づいてデータ搬送波（Ｗ５）の位相を補正することができるので、データ搬送波（Ｗ５）がこの電力供給成分などによる変調によって乱れてしまうことはない。
【００３８】
また、この同期信号生成装置１３は、データ変調成分（Ｗ３）をサンプリングし、それに基づいて各部を動作させているので、その全体をデジタル信号にて処理することが可能であり、回路が比較的簡便で大規模とならず、集積化に適している効果がある。
【００３９】
そして、このようなデータ搬送波（Ｗ５）を出力する同期信号生成装置１３とともに、受信波（Ｗ１）からデータ変調成分（Ｗ３）を抽出する第一コンパレータ１１と、上記受信波（Ｗ１）から電力供給成分（Ｗ４）を抽出する第二コンパレータ１２と、データ搬送波（Ｗ５）とデータ変調成分（Ｗ３）とに基づいてデータを復号（Ｗ２）する第一排他論理和回路１４および１ビット幅カウンタ１５とを用いて復調装置８を構成することで、安定したデータ搬送波（Ｗ５）に基づいてデータを復調し、従来の位相比較回路、ローパスフィルタ、電圧制御発振器からなる同期信号生成装置を用いた場合よりも格段に正確にデータを復調することができる効果がある。
【００４０】
特に、第一コンパレータ１１および第二コンパレータ１２にはデータ変調成分（Ｗ３）の１乃至複数周期分が同一データに基づいて変調された受信波（Ｗ１）が入力されるとともに、第一排他論理回路１４がデータ変調成分（Ｗ３）とデータ搬送波（Ｗ５）との排他論理値を再生データ信号（Ｗ６）として出力し、１ビット幅カウンタ１５が上記同一データに基づいて変調された期間ごとに上記再生データ信号（Ｗ６）におけるハイレベル期間とローレベル期間とを比較し、より長い期間のレベルを出力データ（Ｗ２）として出力するので、ノイズが重畳されたり、十分な同期が確保されていないような状態であっても、正確にデータを復号することができる効果がある。
【００４１】
この実施の形態１によれば、位相補正部が、データ変調成分（Ｗ３）の立ち上がりエッジタイミングにおいて、同相エッジタイミングサンプリング信号（Ｗ１１）のレベルと中間タイミングサンプリング信号（Ｗ１２）のレベルとが異なればデータ搬送波（Ｗ５）の位相を遅らせるボロー信号（Ｗ１５）を出力し、同相エッジタイミングサンプリング信号（Ｗ１１）のレベルと中間タイミングサンプリング信号（Ｗ１２）のレベルとが揃っていれば（逆送エッジタイミングサンプリング信号（Ｗ１３）のレベルと中間タイミングサンプリング信号（Ｗ１２）のレベルとが異なれば）データ搬送波（Ｗ５）の位相を進ませるキャリー信号（Ｗ１４）を出力するので、これによりデータ変調成分（Ｗ３）の立ち上がりエッジタイミングとデータ搬送波（Ｗ５）の立ち上がりエッジタイミングとを揃えるように制御し、それらの位相差を安定させることができる効果がある。
【００４２】
この実施の形態１によれば、出力信号生成部が、電力供給成分（Ｗ４）をデータ変調成分（Ｗ３）よりも長い周期に分周することができる多段接続された複数個のフリップフロップ１６，１７，１８を有し、データ搬送波（Ｗ５）の位相を進めるキャリー信号（Ｗ１４）が入力された場合にはこの電力供給成分（Ｗ４）の分周比を下げ、データ搬送波（Ｗ５）の位相を遅らせるボロー信号（Ｗ１５）が入力された場合には電力供給成分（Ｗ４）の分周比を上げるので、電力供給成分（Ｗ４）の１周期の範囲内でデータ変調成分（Ｗ３）と位相が揃ったデータ搬送波（Ｗ５）を生成することができる効果がある。
【００４３】
実施の形態２．
図１１はこの発明の実施の形態２による位相補正部（位相補正回路）を示すブロック図である。図において、３４は第七Ｄフリップフロップ３１の出力とともに電力供給成分（Ｗ４）が入力され、データ変調成分（Ｗ３）の１周期に相当する期間以上にわたって当該出力がハイレベルであったらキャリー信号（Ｗ１４）を出力する第一カウンタ、３５は第八Ｄフリップフロップ３３の出力とともに電力供給成分（Ｗ４）が入力され、データ変調成分（Ｗ４）の１周期に相当する期間以上にわたって当該出力がハイレベルであったらボロー信号（Ｗ１５）を出力する第二カウンタである。これ以外の構成は実施の形態１と同様であり説明を省略する。
【００４４】
次に動作について説明する。
第七Ｄフリップフロップ３１の出力がハイレベルに変化すると、第一カウンタ３４は電力供給成分（Ｗ４）に基づいてそのハイレベル期間がデータ変調成分（Ｗ３）の１周期に相当する期間以上にわたっているか否かを判断し、その判断が正しい場合にはキャリー信号（Ｗ１４）を出力する。したがって、第七Ｄフリップフロップ３１の出力がハイレベルに変化してから上記データ変調成分（Ｗ３）の１周期に相当する期間以上おくれてからキャリー信号（Ｗ１４）が出力され、これによりデータ搬送波（Ｗ５）の位相が電力供給成分の１周期分だけ進むことになる。
【００４５】
第八Ｄフリップフロップ３３の出力がハイレベルに変化すると、第二カウンタ３５は電力供給成分（Ｗ４）に基づいてそのハイレベル期間がデータ変調成分（Ｗ３）の１周期に相当する期間以上にわたっているか否かを判断し、その判断が正しい場合にはボロー信号（Ｗ１５）を出力する。したがって、第八Ｄフリップフロップ３３の出力がハイレベルに変化してから上記データ変調成分（Ｗ３）の１周期に相当する期間以上おくれてからボロー信号（Ｗ１５）が出力され、これによりデータ搬送波（Ｗ５）の位相が電力供給成分（Ｗ４）の１周期分だけ遅れることになる。
【００４６】
そして、このようなデータ搬送波（Ｗ５）の位相制御は、データ変調成分（Ｗ３）とデータ搬送波（Ｗ５）との位相差がなくなるまで続けられる。
【００４７】
以上のように、この実施の形態２によれば、位相補正部が、第七Ｄフリップフロップ３１の出力がデータ変調成分（Ｗ３）の１周期に相当する期間以上にわたってハイレベルであったら第一カウンタ３４がキャリー信号（Ｗ１４）を出力し、第八Ｄフリップフロップ３３の出力がデータ変調成分（Ｗ３）の１周期に相当する期間以上にわたってハイレベルであったら第二カウンタ３５がボロー信号（Ｗ１５）を出力するので、同相エッジタイミングサンプリング信号（Ｗ１１）のレベルと中間タイミングサンプリング信号（Ｗ１２）のレベルとの関係が複数回にわたって同様の関係にあったら初めてキャリー信号（Ｗ１４）やボロー信号（Ｗ１５）が出力されることとなり、データ変調成分（Ｗ３）などに一時的なノイズが重畳されてしまったような場合であったとしても、その影響を受けること無くキャリー信号（Ｗ１４）やボロー信号（Ｗ１５）を発生させてデータ搬送波（Ｗ５）の位相変動を抑制することができる効果がある。
【００４８】
【発明の効果】
以上のように、この発明によれば、入力信号と周期および位相が同期する同期信号を生成する同期信号生成装置において、クロック信号が入力され、このクロック信号を分周して上記入力信号と同一周期の出力信号を生成する出力信号生成回路と、この出力信号の立ち上がりエッジタイミングおよび立ち下がりエッジタイミングにおいて上記入力信号をサンプリングした値にて変化するエッジタイミングサンプリング信号、および、このエッジサンプリング信号の位相を９０度遅らせた中間タイミングサンプリング信号を生成するサンプリング回路と、上記入力信号の所定の位相タイミングにおける上記エッジタイミングサンプリング信号と中間タイミングサンプリング信号との信号レベルの組み合わせに応じて位相補正信号を生成する位相補正回路とを備え、上記出力信号生成回路は当該位相補正信号に基づいて出力信号の位相を制御し、この出力信号を上記同期信号として出力するので、クロック信号に基づいて出力信号生成回路が暫定的に生成した出力信号の位相を位相補正信号で補正し、これにより入力信号と周期および位相が揃った出力信号を生成し、これを当該入力信号の同期信号として出力することができる効果がある。
【００４９】
また、暫定的に発生させた出力信号で入力信号をサンプリングしてきれいな波形のエッジタイミングサンプリング信号および中間タイミングサンプリング信号を生成し、入力信号の所定の位相タイミングにおけるこの２つのサンプリング信号の信号レベルの組み合わせに応じて位相補正信号を生成するとともに、上述したように出力信号自体は入力信号とは別に発生させるようにしているので、入力信号の波形がどんなに乱れていたとしても、それをフィルタリングした上記２つのサンプリング信号に基づいて出力信号（同期信号）と入力信号との位相差を判定することができるので、この出力信号（同期信号）の周期および位相を安定させることができる効果がある。
【００５０】
従って、例え電力供給成分が重畳されたままの波が入力信号として入力されたとしても、特にＰＳＫ変調などによってこの電波の立ち上がりエッジや立ち下がりエッジが必ずしも周期的に現れないような場合であったとしても、それをフィルタリングした信号に基づいて位相を補正することができるので、出力信号（同期信号）がこの電力供給成分などによる変調によって乱れてしまうことはない。
【００５１】
また、この同期信号生成装置は、入力信号をサンプリングし、それに基づいて各部を動作させているので、その全体をデジタル信号にて処理することが可能であり、回路が比較的簡便で大規模とならず、集積化に適している効果がある。
【００５２】
そして、このような同期信号生成装置の出力をデータ搬送波とするとともに、データ変調成分と電力供給成分とが重畳された受信波からデータ変調成分を抽出するデータ抽出回路と、上記受信波から電力供給成分を抽出する電力抽出回路と、データ搬送波とデータ変調成分とに基づいてデータを復号する復号回路とを用いて復調装置を構成することで、安定した同期信号に基づいてデータを復調し、従来の位相比較回路、ローパスフィルタ、電圧制御発振器からなる同期信号生成装置を用いた場合よりも格段に正確にデータを復調することができる効果がある。
【００５３】
特に、データ抽出回路および電力抽出回路にはデータ変調成分の１乃至複数周期分が同一データに基づいて変調された受信波が入力されるとともに、復号回路は、データ変調成分およびデータ搬送波が入力され、これらの排他論理値を再生データ信号として出力する排他論理和回路と、上記同一データに基づいて変調された期間ごとに上記再生データ信号におけるハイレベル期間とローレベル期間とを比較し、より長い期間のレベルを出力データとして出力する判定回路とを備えることで、ノイズが重畳されたり十分な同期が確保されていないような状態であっても、正確にデータを復号することができる効果がある。
【００５４】
この発明によれば、位相補正回路が、入力信号のエッジタイミングにおいて、エッジタイミングサンプリング信号のレベルと中間タイミングサンプリング信号のレベルとが異なれば出力信号の位相を遅らせる位相補正信号を出力し、エッジタイミングサンプリング信号のレベルと中間タイミングサンプリング信号のレベルとが揃っていれば出力信号の位相を進ませる位相補正信号を出力するので、これにより入力信号のエッジタイミングと同期信号（出力信号）のエッジタイミングとを揃えるように制御し、それらの位相差を安定させることができる効果がある。
【００５５】
この発明によれば、位相補正回路が、エッジタイミングサンプリング信号のレベルと中間タイミングサンプリング信号のレベルとの関係が、入力信号の複数回のエッジタイミングにわたって同様の関係にあったら初めて位相補正信号を出力するので、入力信号などに一時的なノイズが重畳されてしまった場合であったとしても、その影響を受けること無く同期信号の位相を発生させてその位相変動を抑制することができる効果がある。
【００５６】
この発明によれば、出力信号生成回路が、クロック信号を入力信号よりも長い周期に分周することができる多段接続された複数個のフリップフロップを有し、出力信号の位相を進める位相補正信号が入力された場合にはこのクロック信号の分周比を下げ、出力信号の位相を遅らせる位相補正信号が入力された場合にはクロック信号の分周比を上げるので、クロック信号の１周期の範囲内で入力信号と位相が揃った同期信号（出力信号）を生成することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による復調装置を用いた電池レス型非接触ＩＣカードの構成を示すブロック図である。
【図２】この発明の実施の形態１による復調回路の構成を示すブロック図である。
【図３】この発明の実施の形態１による同期信号生成装置の出力信号生成部の構成を示すブロック図である。
【図４】この発明の実施の形態１による同期信号生成装置のサンプリング部の構成を示すブロック図である。
【図５】この発明の実施の形態１による同期信号生成装置の位相補正部の構成を示すブロック図である。
【図６】この発明の実施の形態１のサンプリング部におけるタイミングチャート（その１）である。
【図７】この発明の実施の形態１のサンプリング部におけるタイミングチャート（その２）である。
【図８】この発明の実施の形態１において、データ変調成分よりもデータ搬送波の位相が遅れている場合における位相補正部のタイミングチャートである。
【図９】この発明の実施の形態１において、データ変調成分よりもデータ搬送波の位相が進んでいる場合における位相補正部のタイミングチャートである。
【図１０】この発明の実施の形態１による受信波とその成分との関係を示す波形図である。
【図１１】この発明の実施の形態２による同期信号生成装置の位相補正部の構成を示すブロック図である。
【図１２】従来の同期信号生成装置を用いた復調装置の構成を示すブロック図である。
【符号の説明】
１１第一コンパレータ（データ抽出回路）、１２第二コンパレータ（電力抽出回路）、１３同期信号生成装置、１４第一排他論理和回路（排他論理和回路、復号回路）、１５１ビット幅カウンタ（判定回路、復号回路）、１６第一Ｄフリップフロップ（出力信号生成回路）、１７第二Ｄフリップフロップ（出力信号生成回路）、１８第三Ｄフリップフロップ（出力信号生成回路）、１９第二反転論理和回路（出力信号生成回路）、２０第一論理積回路（出力信号生成回路）、２１第二論理積回路（出力信号生成回路）、２２第一反転論理積回路（出力信号生成回路）、２３倍周波数信号生成回路（サンプリング回路）、２４第一反転回路（サンプリング回路）、２５第三反転論理和回路（サンプリング回路）、２６第三論理積回路（サンプリング回路）、２７第四Ｄフリップフロップ（サンプリング回路）、２８第五Ｄフリップフロップ（サンプリング回路）、２９第六Ｄフリップフロップ（サンプリング回路）、３０第二排他論理和回路（位相補正回路）、３１第七Ｄフリップフロップ（位相補正回路）、３２第三排他論理和回路（位相補正回路）、３３第八Ｄフリップフロップ（位相補正回路）、３４第一カウンタ（位相補正回路）、３５第二カウンタ（位相補正回路）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a synchronization signal generation device that generates a synchronization signal whose period and phase are synchronized with an input signal, and a demodulation device using the same, and in particular, receives a wave in which a data modulation component and a power supply component are superimposed. The present invention relates to a synchronization signal generating device that can be suitably used in a battery-less non-contact IC card that performs data processing using the power and data, and a demodulating device using the same.
[0002]
[Prior art]
FIG. 12 is a block diagram showing a configuration of a demodulator using a conventional sync signal generator. In the figure, 36 is a voltage controlled oscillator that oscillates at a frequency corresponding to the input voltage level, 37 is input with an output of this voltage controlled oscillator 36 and a received wave received by an unillustrated antenna, and these two input signals. Is a phase comparison circuit that outputs the difference signal, 38 is a low-pass filter that filters the difference signal, and 39 is an exclusive OR circuit that outputs an exclusive OR value of the received radio wave and the output of the voltage controlled oscillator.
[0003]
Next, the operation will be described.
When a received wave is input while the voltage controlled oscillator 36 oscillates at a frequency corresponding to the input voltage level, the phase comparison circuit 37 outputs a difference signal between these two input signals, and the low-pass filter 38 outputs this difference. The signal is filtered, and a voltage having a level corresponding to the difference is input to the voltage controlled oscillator 36. The voltage controlled oscillator 36 oscillates at a frequency corresponding to the level of the new input voltage, and the output and the received wave are in phase with each other over a plurality of periods, that is, the output of the voltage controlled oscillator 36 and the frequency of the received wave. Stable in phase. Then, the exclusive OR value of the output of the voltage-controlled oscillator 36 having a stable frequency and the received wave is output as demodulated data from the exclusive OR circuit 39.
[0004]
In other words, this conventional demodulator generates a data carrier synchronized with the received wave by the phase comparison circuit 37, the low-pass filter 38, and the voltage controlled oscillator 36, and further performs an exclusive OR operation between this and the received wave. The data carrier is removed from the data modulation component of the received wave, thereby reproducing the data.
[0005]
[Problems to be solved by the invention]
Since the conventional demodulator is configured as described above, the waveform disturbance due to the power supply component or the like is received in the received wave itself as in the case where the received wave in which the data modulation component and the power supply component are superimposed is input. Is present, the output of the phase comparison circuit 37 is also disturbed due to the waveform disturbance of the received wave. As a result, the output of the voltage controlled oscillator 36 generated based on this, that is, the data carrier wave and the data modulation component are out of synchronization, and the exclusive OR circuit 39 demodulates erroneous data. There was a problem.
[0006]
In particular, when the phase of the rising edge or the falling edge in the received wave is shifted according to the data value as in the case where PSK modulation is performed based on the data, the reception input to the phase comparison circuit 37 is performed. Since the phase of the wave continues to change according to the data value, a data carrier is generated based on the received wave and the data is demodulated based on the exclusive OR of the received data and the received wave. The synchronization signal of the data modulation component can hardly be stabilized completely.
[0007]
Further, in the conventional demodulating device, since the synchronizing signal generating device for generating the data carrier is composed of the phase comparison circuit 37, the low-pass filter 38, and the voltage controlled oscillator 36, for example, the control voltage input to the voltage controlled oscillator 36 As described above, analog signals are used for some of them, and the circuit becomes complicated and large-scale. Therefore, there is a problem that it is not suitable for forming as an integrated circuit.
[0008]
The present invention has been made to solve the above-described problems, and generates a stable synchronization signal (data carrier) of a data modulation component even when a data modulation component with the power supply component superimposed is input. An object of the present invention is to obtain a synchronization signal generation device based on a new circuit configuration that can be performed and a demodulation device using the same.
[0009]
At the same time, it is an object of the present invention to obtain a synchronization signal generating apparatus suitable for integration and a demodulating apparatus using the same, because the circuit is relatively simple and does not have a large scale.
[0010]
[Means for Solving the Problems]
The synchronization signal generation device according to the present invention is a synchronization signal generation device which generates a synchronization signal whose period and phase are synchronized with the input signal. The synchronization signal generation device receives the clock signal and divides the clock signal to have the same period as the input signal. Output signal generation circuit for generating the output signal, an edge timing sampling signal that changes at a value obtained by sampling the input signal at a rising edge timing and a falling edge timing of the output signal, and a phase of the edge sampling signal A sampling circuit that generates an intermediate timing sampling signal delayed by 90 degrees, and a phase correction signal that is generated according to a combination of signal levels of the edge timing sampling signal and the intermediate timing sampling signal at a predetermined phase timing of the input signal. And a correction circuit, the output signal generation circuit controls the phase of the output signal based on the phase correction signal, the output signal is output as the synchronization signal.
[0011]
In the synchronization signal generation device according to the present invention, the phase correction circuit outputs a phase correction signal that delays the phase of the output signal if the level of the edge timing sampling signal is different from the level of the intermediate timing sampling signal at the edge timing of the input signal. If the level of the edge timing sampling signal is equal to the level of the intermediate timing sampling signal, a phase correction signal for advancing the phase of the output signal is output.
[0012]
In the synchronization signal generation device according to the present invention, the phase correction circuit is the first phase when the relationship between the level of the edge timing sampling signal and the level of the intermediate timing sampling signal is similar over a plurality of edge timings of the input signal. A correction signal is output.
[0013]
In the synchronization signal generation device according to the present invention, the output signal generation circuit has a plurality of flip-flops connected in multiple stages that can divide the clock signal in a cycle longer than the input signal, and the phase of the output signal is adjusted. When a phase correction signal to be advanced is input, the frequency division ratio of the clock signal is lowered, and when a phase correction signal for delaying the phase of the output signal is input, the frequency division ratio of the clock signal is increased.
[0014]
A demodulator according to the present invention includes a data extraction circuit that extracts a data modulation component from a received wave on which a data modulation component and a power supply component are superimposed, a power extraction circuit that extracts a power supply component from the received wave, The synchronization signal generating device that receives a data modulation component as an input signal and the power supply component as a clock signal, and outputs a synchronization signal of the data modulation component whose period and phase are synchronized with the data modulation component as a data carrier; It comprises a data carrier and a decoding circuit for decoding data based on the data modulation component.
[0015]
In the demodulating device according to the present invention, the data extraction circuit and the power extraction circuit receive a received wave in which one or more periods of the data modulation component are modulated based on the same data, and the decoding circuit includes the data modulation component And an exclusive OR circuit that inputs a data carrier and outputs these exclusive logical values as a reproduction data signal, and a high level period and a low level period in the reproduction data signal for each period modulated based on the same data. And a determination circuit that outputs a level of a longer period as output data.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of a battery-less non-contact IC card using a demodulator according to Embodiment 1 of the present invention. In the figure, 1 is a battery-less non-contact IC card, 2 is a transmission / reception antenna (antenna) for receiving a radio wave (W1) on which a data modulation component and a power supply component are superimposed, and 3 is a semiconductor integrated circuit. In the semiconductor integrated circuit 3, 4 is a central processing unit, 5 is a non-volatile memory that stores processing information of the central processing unit 4, and 6 is a coprocessor that performs special processing to assist the operation of the central processing unit 4. A processor, 7 is a modulation circuit that outputs a transmission wave to the transmission / reception antenna 2, 8 is a demodulation circuit to which the reception wave (W1) of the transmission / reception antenna 2 is input, and 9 is the center of the modulation circuit 7 and the demodulation circuit 8 A conversion circuit 10 is provided between the processor 4 and converts a serial signal and a parallel signal. The conversion circuit 10 converts radio wave energy input to the transmitting / receiving antenna 2 into DC power energy. It is the rectifier circuit supplied to each part.
[0017]
FIG. 2 is a block diagram showing the configuration of the demodulation circuit 8 according to the first embodiment of the present invention. In the figure, 11 is a first comparator (data extraction circuit) that extracts a data modulation component (W3) from the received wave (W1) of the transmitting / receiving antenna 2, and 12 is a power supply component (W4) that is extracted from the received wave (W1). The second comparator (power extraction circuit) 13 receives the power supply component (W4) and the data modulation component (W3), and based on these, the data carrier wave (cycle and phase are synchronized with the data modulation component (W3)) A synchronization signal generator 14 for generating a data modulation component synchronization signal, W5), receives the data modulation component (W5) and the data carrier wave (W3), and outputs these exclusive logical values as a reproduction data signal (W6). The first exclusive OR circuit (exclusive OR circuit, decoding circuit) 15 performs the reproduction data signal (W6) for each period modulated based on the same data. Comparing the high-level period and low level period in a longer period level output to one bit wide counter as output data (W2) of (decision circuit, a decoding circuit).
[0018]
3 to 5 are block diagrams showing the configuration of the synchronization signal generating device 13 according to the first embodiment of the present invention. 3 shows an output signal generation unit (output signal generation circuit) that generates a data carrier wave (W5), FIG. 4 shows a sampling unit (sampling circuit) that samples a data modulation component (W3), and FIG. 5 shows an output signal generation unit. A phase correction unit (phase correction circuit) for outputting a carry signal (W14) and a borrow signal (W15) for correcting the phase of the data carrier wave (W4). In these figures, 16 is a first D flip-flop, 17 is a second D flip-flop to which the output of the first D flip-flop 16 is input, and 18 is a third D to which the output of the second D flip-flop 17 is input. The flip-flop 19 performs an inverted OR operation on the output of the second D flip-flop 17 and the output of the third D flip-flop 18 and inputs the operation result to the first D flip-flop 16. A power supply component (W4) is input as a trigger signal to the three D flip-flops 16, 17, and 18. Therefore, for example, when the rising edge of the power supply component (W4) is input in a state where the input of the first D flip-flop 16 is at the high level, the output of the first D flip-flop 16 changes to the high level, and again the power is supplied. When the rising edge of the supply component (W4) is input, the output of the second D flip-flop 17 changes to a high level and the input of the first D flip-flop 16 changes to a low level. The input and output of the power supply vary with four periods of the power supply component as one period. The output of the first D flip-flop 16 is output as the data carrier wave (W5).
[0019]
A first AND circuit 20 is provided between the output of the second D flip-flop 17 and the input of the third D flip-flop 18 and receives the borrow signal (W15). When the borrow signal (W15) is at a high level, the output of the third D flip-flop 18 changes with a delay of one cycle of the power supply component (W4) from the second D flip-flop 17. Therefore, the timing at which the input level of the first D flip-flop 16 changes is delayed by one cycle of the power supply component (W4), and the output (data carrier wave) of the first D flip-flop 16 is 5 of the power supply component. The period is changed as one period (the frequency division ratio is increased).
[0020]
21 is a second AND circuit disposed between the output of the first D flip-flop 16 and the input of the second D flip-flop 17, 22 is one output of the second D flip-flop 17, and the other is the carry circuit. This is a first inverted AND circuit that receives the signal (W14) and outputs these inverted AND values to the second AND circuit 21. In the state where the carry signal (W14) is at the high level, when the output of the first D flip-flop 16 changes to the high level, the input of the second D flip-flop 17 is in the next cycle of the power supply component (W4). Since the input level of the first D flip-flop 16 is changed to a low level, the timing at which the input level of the first D flip-flop 16 changes is advanced by one cycle of the power supply component (W4), and the output (data The carrier wave changes with the three cycles of the power supply component (W4) as one cycle (lowering the frequency division ratio).
[0021]
In the sampling unit of FIG. 4, a data carrier wave (W3) 23 is input, and the data carrier wave (W3) has a double frequency signal (W8) having a doubled frequency that coincides with the falling edge timing and a quadruple frequency signal. A double frequency signal generation circuit that outputs a quadruple frequency signal (W7), 24 is a first inversion circuit that inverts the quadruple frequency signal (W7) and outputs an inverted quadruple frequency signal (W7−), and 25 is double. A third inverted OR circuit that outputs an inverted OR value of the frequency signal (W8) and the quadruple frequency signal (W7) as a first trigger signal (W9), and 26 is a double frequency signal (W8) and an inverted quadruple It is a 3rd AND circuit which outputs a logical product value with a frequency signal (W7-) as a 2nd trigger signal (W10). FIG. 6 is a timing chart (part 1) in the sampling unit according to the first embodiment of the present invention. In the figure, (a) is a data carrier wave (W5), (b) is a double frequency signal (W8), (c) is a quadruple frequency signal (W7), and (d) is an inverted quadruple frequency signal (W7-). , (E) is the first trigger signal (W9), and (f) is the second trigger signal (W10). As shown in the figure, each of the first trigger signal (W9) and the second trigger signal (W10) is divided into four when the high level period or low level period of the data carrier wave (W5) is divided into four. Goes high in period and third period.
[0022]
27 is a fourth D flip-flop that samples the data modulation component (W3) at the rising edge timing of the first trigger signal (W9) and outputs an in-phase edge timing sampling signal (W11), and 28 is the second trigger signal. A fifth D flip-flop that samples the in-phase edge timing sampling signal (W11) and outputs an intermediate timing sampling signal (W12) at the rising edge timing of (W10), 29 is the rising edge of the first trigger signal (W9) This is a sixth D flip-flop that samples the intermediate timing sampling signal (W12) at timing and outputs a reverse phase edge timing sampling signal (W13). FIG. 7 is a timing chart (part 2) in the sampling unit according to the first embodiment of the present invention. In the figure, (a) is a data modulation component (W3), (b) is a data carrier wave (W5), (c) is a first trigger signal (W9), (d) is a second trigger signal (W10), (e ) Is an in-phase edge timing sampling signal (edge timing sampling signal, W11), (f) is an intermediate timing sampling signal (W12), and (g) is an anti-phase edge timing sampling signal (W13).
[0023]
In the phase correction unit of FIG. Reverse Phase edge timing sampling signal (W1 3 ) And the intermediate timing sampling signal (W12) and a second exclusive OR circuit 31 that outputs the exclusive OR value, latches this exclusive OR value at the rising edge timing of the data modulation component (W3), The seventh D flip-flop, 32, which outputs as a carry signal (W14) same Phase edge timing sampling signal (W1 1 ) And the intermediate timing sampling signal (W12) and a third exclusive OR circuit 33 that outputs the exclusive OR value latches the exclusive OR value at the rising edge timing of the data modulation component (W3). It is an eighth D flip-flop that outputs as a borrow signal (W15).
[0024]
FIG. 8 is a timing chart of the phase correction unit when the phase of the data carrier wave (W5) is delayed from the data modulation component (W3) in the first embodiment of the present invention. FIG. 9 is a timing chart of the phase correction unit when the phase of the data carrier wave (W5) is ahead of the data modulation component (W3) in the first embodiment of the present invention. In these figures, (a) is a data modulation component (W3), (b) is a data carrier wave (W5), (c) is an in-phase edge timing sampling signal (W11), and (d) is an intermediate timing sampling signal (W12). , (E) is the anti-phase edge timing sampling signal (W13), (f) is Borough Signal (W1 5 ), (G) carry Signal (W1 4 ). As shown in the figure, when the phase of the data carrier wave (W5) is delayed from the data modulation component (W3), only the carry signal (W14) is controlled to a high level, and the data modulation component (W3) When the phase of the data carrier wave (W5) is advanced, only the borrow signal (W15) is controlled to the high level.
[0025]
Next, the operation will be described.
When the radio wave (W1) on which the data modulation component (W3) and the power supply component (W4) are superimposed is input to the transmission / reception antenna 2, the rectifier circuit 10 converts the energy of the radio wave into DC power energy, and the semiconductor integrated The circuit 3 starts operating based on this power. Specifically, the demodulation circuit 8 demodulates the serial data (W5) based on the received wave (W1) of the transmission / reception antenna 2, the conversion circuit 9 converts this into parallel data, and the central processing unit 4 receives this input data. Predetermined signal processing is performed in accordance with the program stored in the nonvolatile memory 5 and the processing result is stored in the nonvolatile memory 5 in some cases, or special processing is performed in the co-processor 6. At the same time, predetermined information is output as parallel data. Further, the conversion circuit 9 converts the parallel data into serial data, and the data is radiated from the transmission / reception antenna 2 via the modulation circuit 7.
[0026]
Next, a data demodulation operation performed by the demodulation circuit 8 in a series of operations of such a battery-less non-contact IC card will be described in detail.
[0027]
When the received wave (W1) is output from the transmission / reception antenna 2, the first comparator 11 extracts the data modulation component (W3), the second comparator 12 extracts the power supply component (W4), and the output signal generation unit The power supply component (W4) is divided by a predetermined frequency division ratio, and a data carrier wave (W5) having the same period as the data modulation component (W3) is output. FIG. 10 is a waveform diagram showing the relationship between the received wave (W1) and its components (W3) and (W4) according to Embodiment 1 of the present invention. In the figure, (a) is a received wave (W1), (b) is a power supply component (W4), and (c) is a data modulation component (W3). Here, it is assumed that one period of the data modulation component (W3) is modulated by each data.
[0028]
When the data carrier wave (W3) is output in this way, the double frequency signal generation circuit 23 outputs the double frequency signal (W8) and the quadruple frequency signal (W7), and based on this, the first trigger signal (W9) is output. ) And a second trigger signal (W10) are generated. As described above, each of the first trigger signal (W9) and the second trigger signal (W10) is the first or second when the data carrier (W5) is divided into the high level period or the low level period. High level in the third period. Then, using the first trigger signal (W9) and the second trigger signal (W10), the in-phase edge timing sampling signal (in which the data modulation component (W3) is latched in the first period of the data carrier wave (W5) ( W11), an intermediate timing sampling signal (W12) delayed by 90 degrees and an anti-phase edge timing sampling signal (W13) delayed by 90 degrees are generated and output from the sampling unit.
[0029]
Then, by using these three sampling signals (W11), (W12), and (W13), the carry signal (W14) and the borrow signal (W15) from the seventh D flip-flop 31 and the eighth D flip-flop 33 of the phase correction unit. When the carry signal (W14) is at a high level, the output signal generation unit lowers the frequency division ratio, and when the borrow signal (W15) is at a high level, the output signal generation unit increases the frequency division ratio.
[0030]
That is, when the phase of the data carrier wave (W5) is delayed from the data modulation component (W3), the output signal generation unit lowers the frequency division ratio based on the carry signal (W14), and the data carrier wave (W5) is next to the data carrier wave (W5). , The phase delay amount of the data carrier wave (W5) with respect to the data modulation component (W3) can be reduced. Conversely, when the phase of the data carrier wave (W5) is ahead of the data modulation component (W3), the output signal generator increases the frequency division ratio based on the borrow signal (W15), and the data carrier wave (W5) The start timing of the next cycle can be delayed, whereby the phase advance amount of the data carrier wave (W5) with respect to the data modulation component (W3) can be reduced.
[0031]
This phase control is repeated until both the carry signal (W14) and the borrow signal (W15) are not brought to a high level. As a result, the start timing of the period of the data modulation component (W3) and the data carrier ( It is possible to converge to a state where the start timings of the periods of W5) are aligned, that is, a state where the phases of the data modulation component (W3) and the data carrier wave (W5) are aligned.
[0032]
When the data carrier wave (W5) having the same phase and period as the data modulation component (W3) is output from the synchronization signal generator 13, the data carrier (W5) and the data modulation are output from the first exclusive OR circuit. An exclusive logical value with respect to the component (W3) is output as a reproduction data signal (W6), and the 1-bit width counter 15 generates a high-level period of the reproduction data signal (W6) for each cycle of the data carrier wave (W3). Compared with the low level period, the level of the longer period is output as output data (W2).
[0033]
In the first embodiment, the data modulation component (W3) is modulated on the basis of the same data for each cycle. However, this may be modulated on the basis of the same data for a plurality of cycles. When the modulation is performed based on the same data for each of a plurality of periods as described above, the 1-bit width counter 15 generates the reproduction data signal (W6) for each of the plurality of periods of the data carrier wave (W5). What is necessary is just to compare a high level period and a low level period, and to output the level of a longer period as output data (W2). Thereby, it is possible to avoid the influence of noise and the like.
[0034]
Further, even when the PSK modulation is such that no edge occurs periodically in the data modulation component (W3), a stable data carrier wave (W5) is generated, and data is demodulated based on this (W2). Can do.
[0035]
As described above, according to the first embodiment, the power supply component (W4) is input to the synchronization signal generation device 13 that generates the data carrier wave (W5) whose period and phase are synchronized with the data modulation component (W3). An output signal generator that divides the power supply component (W4) to generate a data carrier wave (W5) having the same period as the data modulation component (W3), a rising edge timing of the data carrier wave (W5), and An in-phase edge timing sampling signal (W11) that changes at a value obtained by sampling the data modulation component (W3) at the falling edge timing, and an intermediate timing sampling signal in which the phase of the in-phase edge sampling signal (W11) is delayed by 90 degrees A sampling unit that generates (W12) and the rise of the data modulation component (W3) A phase correction unit that generates a carry signal (W14) and a borrow signal (W15) according to a combination of signal levels of the in-phase edge timing sampling signal (W11) and the intermediate timing sampling signal (W12) at the rising edge timing. Since the output signal generator controls the phase of the data carrier wave (W5) based on the carry signal (W14) and the borrow signal (W15), the output signal generator is provisionally based on the power supply component (W4). The phase of the generated data carrier wave (W5) is corrected by the carry signal (W14) or the borrow signal (W15), thereby generating the data carrier wave (W5) having the same period and phase as the data modulation component (W3). There is an effect that can.
[0036]
Further, the data modulation component (W3) is sampled with the temporarily generated data carrier wave (W5) to generate the in-phase edge timing sampling signal (W11) and the intermediate timing sampling signal (W12) having clean waveforms, and the data modulation component A carry signal (W14) and a borrow signal (W15) are generated according to the combination of the signal levels of the two sampling signals (W11) and (W12) at the rising edge timing of (W3), and the data carrier wave is used as described above. Since (W5) itself is generated separately from the data modulation component (W3), no matter how distorted the waveform of the data modulation component (W3) is, the two sampling signals (W11) obtained by filtering it are filtered. , (W12) based on the data carrier (W5 It is possible to determine the phase difference between the data modulation component (W3) and the period and phase of the data carrier (W5) is effective can be stabilized.
[0037]
Therefore, even if the radio wave (W1) on which the power supply component (W4) is superimposed is input as the data modulation component (W3), the rising edge and the falling edge of the radio wave are not necessarily periodic due to the PSK modulation or the like. Even if the data carrier does not appear, the phase of the data carrier wave (W5) can be corrected based on the filtered signal, so that the data carrier wave (W5) is modulated by this power supply component or the like. There will be no disturbance.
[0038]
In addition, since the synchronization signal generation device 13 samples the data modulation component (W3) and operates each unit based on the data modulation component (W3), it can process the whole with a digital signal, and the circuit is relatively There is an effect suitable for integration without being simple and large-scale.
[0039]
Then, together with the synchronization signal generator 13 that outputs such a data carrier wave (W5), the first comparator 11 that extracts the data modulation component (W3) from the received wave (W1), and the power supply from the received wave (W1) A second comparator 12 for extracting the component (W4), a first exclusive OR circuit 14 for decoding (W2) data based on the data carrier wave (W5) and the data modulation component (W3), and a 1-bit width counter 15; Is used to demodulate data based on a stable data carrier wave (W5) and to use a synchronous signal generator comprising a conventional phase comparison circuit, a low-pass filter, and a voltage-controlled oscillator. There is an effect that data can be demodulated much more accurately.
[0040]
In particular, the first comparator 11 and the second comparator 12 receive a received wave (W1) in which one or more periods of the data modulation component (W3) are modulated based on the same data, and the first exclusive logic circuit. 14 outputs an exclusive logical value of the data modulation component (W3) and the data carrier wave (W5) as a reproduction data signal (W6), and the reproduction is performed for each period when the 1-bit width counter 15 is modulated based on the same data. Since the high level period and the low level period in the data signal (W6) are compared and the level of the longer period is output as the output data (W2), noise is superimposed or sufficient synchronization is not ensured. Even in the state, there is an effect that data can be accurately decoded.
[0041]
According to the first embodiment, if the phase correction unit has different levels of the in-phase edge timing sampling signal (W11) and the intermediate timing sampling signal (W12) at the rising edge timing of the data modulation component (W3). A borrow signal (W15) that delays the phase of the data carrier wave (W5) is output, and if the level of the in-phase edge timing sampling signal (W11) and the level of the intermediate timing sampling signal (W12) are aligned (reverse edge timing sampling) If the level of the signal (W13) and the level of the intermediate timing sampling signal (W12) are different, a carry signal (W14) for advancing the phase of the data carrier wave (W5) is output, so that the data modulation component (W3) Rising edge timing and data loading Controlled so as to align the rising edge timing of the wave (W5), there is an effect that it is possible to stabilize their phase difference.
[0042]
According to the first embodiment, the output signal generation unit can divide the power supply component (W4) into a longer cycle than the data modulation component (W3), and the plurality of flip-flops 16 connected in multiple stages, When the carry signal (W14) that advances the phase of the data carrier wave (W5) is input, the frequency division ratio of the power supply component (W4) is lowered and the phase of the data carrier wave (W5) is changed. When a delay borrow signal (W15) is input, the frequency division ratio of the power supply component (W4) is increased, so that the phase of the data modulation component (W3) is aligned within the range of one cycle of the power supply component (W4). There is an effect that a data carrier wave (W5) can be generated.
[0043]
Embodiment 2. FIG.
FIG. 11 is a block diagram showing a phase correction unit (phase correction circuit) according to Embodiment 2 of the present invention. In the figure, reference numeral 34 denotes a power supply component (W4) input together with the output of the seventh D flip-flop 31. If the output is at a high level for a period corresponding to one cycle of the data modulation component (W3), a carry signal ( The first counter 35 outputs the power supply component (W4) together with the output of the eighth D flip-flop 33, and the output is at a high level over a period corresponding to one cycle of the data modulation component (W4). Is a second counter that outputs a borrow signal (W15). The other configuration is the same as that of the first embodiment, and the description is omitted.
[0044]
Next, the operation will be described.
When the output of the seventh D flip-flop 31 changes to the high level, the first counter 34 is based on the power supply component (W4), and whether the high level period is longer than a period corresponding to one cycle of the data modulation component (W3). If the determination is correct, a carry signal (W14) is output. Accordingly, the carry signal (W14) is output after a period corresponding to one period of the data modulation component (W3) after the output of the seventh D flip-flop 31 has changed to a high level. The phase of W5) advances by one cycle of the power supply component.
[0045]
When the output of the eighth D flip-flop 33 changes to a high level, the second counter 35 is based on the power supply component (W4), and whether the high level period is longer than a period corresponding to one cycle of the data modulation component (W3). If the determination is correct, a borrow signal (W15) is output. Therefore, the borrow signal (W15) is output after a period corresponding to one period of the data modulation component (W3) after the output of the eighth D flip-flop 33 changes to high level, and thereby the data carrier ( The phase of W5) is delayed by one cycle of the power supply component (W4).
[0046]
Such phase control of the data carrier wave (W5) is continued until the phase difference between the data modulation component (W3) and the data carrier wave (W5) is eliminated.
[0047]
As described above, according to the second embodiment, if the phase correction unit is at a high level for a period equal to or longer than one period of the data modulation component (W3), the first D flip-flop 31 outputs the first level. If the counter 34 outputs a carry signal (W14) and the output of the eighth D flip-flop 33 is at a high level for a period corresponding to one period of the data modulation component (W3), the second counter 35 outputs a borrow signal (W15). ) Is output, the carry signal (W14) and the borrow signal (W15) are not used until the relationship between the level of the in-phase edge timing sampling signal (W11) and the level of the intermediate timing sampling signal (W12) is the same for a plurality of times. ) Will be output, and temporary noise will be superimposed on the data modulation component (W3) etc. Even a was the case in, there is an effect that it is possible to suppress the phase variation of no carry signal (W14) and a borrow signal (W15) to generate the data carrier (W5) being affected.
[0048]
【The invention's effect】
As described above, according to the present invention, in the synchronization signal generation device that generates the synchronization signal whose period and phase are synchronized with the input signal, the clock signal is input, and the clock signal is divided to be the same as the input signal. An output signal generation circuit that generates an output signal having a period, an edge timing sampling signal that changes according to a value obtained by sampling the input signal at a rising edge timing and a falling edge timing of the output signal, and a phase of the edge sampling signal A phase correction signal is generated according to a combination of signal levels of the edge timing sampling signal and the intermediate timing sampling signal at a predetermined phase timing of the input signal, and a sampling circuit that generates an intermediate timing sampling signal delayed by 90 degrees phase And the output signal generation circuit controls the phase of the output signal based on the phase correction signal and outputs the output signal as the synchronization signal. Therefore, the output signal generation circuit is provisionally based on the clock signal. The phase of the generated output signal is corrected with the phase correction signal, thereby generating an output signal having the same period and phase as the input signal, which can be output as a synchronization signal of the input signal. .
[0049]
In addition, the input signal is sampled with the temporarily generated output signal to generate an edge timing sampling signal and an intermediate timing sampling signal having clean waveforms, and the signal levels of the two sampling signals at a predetermined phase timing of the input signal are generated. The phase correction signal is generated according to the combination, and the output signal itself is generated separately from the input signal as described above. Therefore, no matter how distorted the waveform of the input signal is, the above filtered signal is used. Since the phase difference between the output signal (synchronization signal) and the input signal can be determined based on the two sampling signals, the cycle and phase of the output signal (synchronization signal) can be stabilized.
[0050]
Therefore, even if a wave with the power supply component superimposed is input as an input signal, the rising edge or falling edge of the radio wave does not always appear periodically due to PSK modulation or the like. However, since the phase can be corrected based on the filtered signal, the output signal (synchronization signal) is not disturbed by the modulation by the power supply component or the like.
[0051]
In addition, since the synchronization signal generation device samples the input signal and operates each unit based on the input signal, it can process the whole with a digital signal, and the circuit is relatively simple and large-scale. There is an effect suitable for integration.
[0052]
A data extraction circuit that extracts the data modulation component from the reception wave on which the data modulation component and the power supply component are superimposed, and supplies power from the reception wave, while using the output of the synchronization signal generation device as a data carrier wave. By constructing a demodulator using a power extraction circuit that extracts components and a decoding circuit that decodes data based on a data carrier and a data modulation component, data is demodulated based on a stable synchronization signal, There is an effect that data can be demodulated much more accurately than in the case of using a synchronization signal generating device comprising a phase comparison circuit, a low pass filter, and a voltage controlled oscillator.
[0053]
In particular, the data extraction circuit and the power extraction circuit receive a received wave in which one or more periods of the data modulation component are modulated based on the same data, and the decoding circuit receives the data modulation component and the data carrier wave. The exclusive OR circuit that outputs these exclusive logical values as a reproduction data signal and the high-level period and the low-level period in the reproduction data signal for each period modulated based on the same data are compared and longer. By providing a determination circuit that outputs the level of the period as output data, there is an effect that data can be accurately decoded even in a state where noise is superimposed or sufficient synchronization is not ensured. .
[0054]
According to the present invention, the phase correction circuit outputs a phase correction signal that delays the phase of the output signal when the level of the edge timing sampling signal and the level of the intermediate timing sampling signal are different at the edge timing of the input signal, and the edge timing If the level of the sampling signal and the level of the intermediate timing sampling signal are the same, a phase correction signal that advances the phase of the output signal is output, so that the edge timing of the input signal and the edge timing of the synchronization signal (output signal) The phase difference is controlled and the phase difference can be stabilized.
[0055]
According to the present invention, the phase correction circuit outputs the phase correction signal for the first time when the relationship between the level of the edge timing sampling signal and the level of the intermediate timing sampling signal is the same over a plurality of edge timings of the input signal. Therefore, even if temporary noise is superimposed on the input signal or the like, there is an effect that the phase variation of the synchronization signal can be generated and the phase fluctuation can be suppressed without being affected by the noise. .
[0056]
According to this invention, the output signal generation circuit has a plurality of flip-flops connected in multiple stages that can divide the clock signal in a longer cycle than the input signal, and a phase correction signal that advances the phase of the output signal When a signal is input, the frequency division ratio of the clock signal is lowered, and when a phase correction signal that delays the phase of the output signal is input, the frequency division ratio of the clock signal is increased. It is possible to generate a synchronization signal (output signal) that is in phase with the input signal.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a battery-less non-contact IC card using a demodulator according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram showing a configuration of a demodulation circuit according to the first embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of an output signal generation unit of the synchronization signal generation device according to Embodiment 1 of the present invention;
FIG. 4 is a block diagram showing a configuration of a sampling unit of the synchronization signal generation device according to Embodiment 1 of the present invention.
FIG. 5 is a block diagram showing a configuration of a phase correction unit of the synchronization signal generation device according to Embodiment 1 of the present invention;
FIG. 6 is a timing chart (part 1) in the sampling unit according to the first embodiment of the present invention;
FIG. 7 is a timing chart (part 2) in the sampling unit according to the first embodiment of the present invention;
FIG. 8 is a timing chart of the phase correction unit when the phase of the data carrier is delayed from the data modulation component in the first embodiment of the present invention.
FIG. 9 is a timing chart of the phase correction unit when the phase of the data carrier is ahead of the data modulation component in the first embodiment of the present invention.
FIG. 10 is a waveform diagram showing a relationship between a received wave and its components according to the first embodiment of the present invention.
FIG. 11 is a block diagram showing a configuration of a phase correction unit of a synchronization signal generation device according to Embodiment 2 of the present invention;
FIG. 12 is a block diagram showing a configuration of a demodulator using a conventional synchronization signal generator.
[Explanation of symbols]
11 first comparator (data extraction circuit), 12 second comparator (power extraction circuit), 13 synchronization signal generator, 14 first exclusive OR circuit (exclusive OR circuit, decoding circuit), 15 1-bit width counter (determination) Circuit, decoding circuit), 16 first D flip-flop (output signal generation circuit), 17 second D flip-flop (output signal generation circuit), 18 third D flip-flop (output signal generation circuit), 19 second inversion logic Sum circuit (output signal generation circuit), 20 First logical product circuit (output signal generation circuit), 21 Second logical product circuit (output signal generation circuit), 22 First inverted logical product circuit (output signal generation circuit), 23 Double frequency signal generation circuit (sampling circuit), 24 1st inversion circuit (sampling circuit), 25 3rd inversion OR circuit (sampling circuit), 26 3rd AND circuit (Sampling circuit), 27 4th D flip-flop (sampling circuit), 28 5th D flip-flop (sampling circuit), 29 6th D flip-flop (sampling circuit), 30 2nd exclusive OR circuit (phase correction circuit) , 31 7th D flip-flop (phase correction circuit), 32 3rd exclusive OR circuit (phase correction circuit), 33 8th D flip-flop (phase correction circuit), 34 1st counter (phase correction circuit), 35 Two counter (phase correction circuit).

Claims

In a synchronization signal generation device that generates a synchronization signal whose period and phase are synchronized with an input signal,
An output signal generation circuit that receives a clock signal and divides the clock signal to generate an output signal having the same cycle as the input signal;
Sampling that generates an edge timing sampling signal that changes at a value obtained by sampling the input signal at a rising edge timing and a falling edge timing of the output signal, and an intermediate timing sampling signal in which the phase of the edge sampling signal is delayed by 90 degrees Circuit,
A phase correction circuit that generates a phase correction signal according to a combination of signal levels of the edge timing sampling signal and the intermediate timing sampling signal at a predetermined phase timing of the input signal;
The output signal generation circuit controls the phase of the output signal based on the phase correction signal, and outputs the output signal as the synchronization signal.

The phase correction circuit is used at the edge timing of the input signal.
If the level of the edge timing sampling signal and the level of the intermediate timing sampling signal are different, a phase correction signal that delays the phase of the output signal is output,
2. The synchronization signal generating apparatus according to claim 1, wherein a phase correction signal for advancing the phase of the output signal is output if the level of the edge timing sampling signal is equal to the level of the intermediate timing sampling signal.

The phase correction circuit outputs a phase correction signal for the first time when the relationship between the level of the edge timing sampling signal and the level of the intermediate timing sampling signal is the same over a plurality of edge timings of the input signal. The synchronization signal generation device according to claim 2.

The output signal generation circuit has a plurality of flip-flops connected in multiple stages that can divide the clock signal into a longer cycle than the input signal, and when a phase correction signal that advances the phase of the output signal is input 3. The synchronizing signal generating apparatus according to claim 2, wherein when the phase correction signal for delaying the phase of the output signal is input, the frequency signal dividing ratio of the clock signal is increased.

A data extraction circuit for extracting the data modulation component from the received wave on which the data modulation component and the power supply component are superimposed;
A power extraction circuit for extracting a power supply component from the received wave;
The synchronization signal according to claim 1, wherein the data modulation component is input as an input signal and the power supply component is input as a clock signal, and a synchronization signal of the data modulation component whose period and phase are synchronized with the data modulation component is output as a data carrier wave. A generating device;
A demodulator comprising a data carrier and a decoding circuit for decoding data based on the data modulation component.

The data extraction circuit and the power extraction circuit receive a received wave in which one or more periods of the data modulation component are modulated based on the same data,
The decoding circuit
An exclusive OR circuit that receives a data modulation component and a data carrier and outputs these exclusive logical values as a reproduction data signal;
And a determination circuit that compares a high level period and a low level period in the reproduction data signal for each period modulated based on the same data and outputs a level of a longer period as output data. The demodulator according to claim 5.