JP4239875B2

JP4239875B2 - Image signal processing apparatus and image signal transfer method

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Publication number: JP4239875B2
Application number: JP2004096182A
Authority: JP
Inventors: 治久倉根
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-29
Filing date: 2004-03-29
Publication date: 2009-03-18
Anticipated expiration: 2024-03-29
Also published as: JP2005286597A

Description

本発明は、デジタルデータとして入力された画像信号に基づいて画像を形成する処理部を有する画像信号処理装置及び画像信号の入力部から処理部に画像信号を転送する画像信号転送方法に関する。 The present invention relates to an image signal processing apparatus having a processing unit for forming an image based on an image signal input as digital data, and an image signal transfer method for transferring an image signal from the image signal input unit to the processing unit.

ID1204デジタル式のビデオカメラ等の画像処理装置は、基本的に対象物を撮像して画像データを生成する構成と、この画像データを処理して画像表示可能なデータ（表示画像データ）を生成する構成とを有する。図６は、ビデオカメラの画像データを生成する構成（映像信号源）６１と、表示画像データを生成する構成（映像処理・表示部）６２とを示す図である。図示したビデオカメラでは、撮像で得られた信号がＹ，Ｕ，Ｖ信号に変換され、Ｙ信号とＵＶ信号とがそれぞれ８ビットで映像処理・表示部６２に転送される。映像信号源６１と映像処理・表示部６２とは信号線で接続され、画像データは、この信号線を使って転送される。 An image processing apparatus such as an ID1204 digital video camera basically captures an object and generates image data, and processes the image data to generate image displayable data (display image data). Configuration. FIG. 6 is a diagram showing a configuration (video signal source) 61 for generating image data of a video camera and a configuration (video processing / display unit) 62 for generating display image data. In the illustrated video camera, signals obtained by imaging are converted into Y, U, and V signals, and the Y signal and the UV signal are each transferred to the video processing / display unit 62 in 8 bits. The video signal source 61 and the video processing / display unit 62 are connected by a signal line, and the image data is transferred using this signal line.

図７は、映像信号源６１の構成をより詳細に説明するための図である。映像信号源６１は、電子カメラ・プリプロセス部７１と、画像データ生成部７２とで構成される。電子カメラ・プリプロセス部７１のイメージセンサ７３は、図示しないレンズを介して入力された光を受光し、光電変換してアナログの電気信号を生成する。生成された電気信号は、アンプ７４で増幅されてＡＤＣ（Analog-to-Digital Converter）７５でデジタル信号に変換される。この信号をＲＡＷ信号と記す。 FIG. 7 is a diagram for explaining the configuration of the video signal source 61 in more detail. The video signal source 61 includes an electronic camera / preprocess unit 71 and an image data generation unit 72. The image sensor 73 of the electronic camera / preprocess unit 71 receives light input through a lens (not shown) and photoelectrically converts it to generate an analog electrical signal. The generated electric signal is amplified by an amplifier 74 and converted into a digital signal by an ADC (Analog-to-Digital Converter) 75. This signal is referred to as a RAW signal.

ＲＡＷ信号は、画像データ生成部７２に出力される。画像データ生成部７２は、ＲＡＷ信号をデジタル映像処理部８４においてデジタル処理し、画像データがカラーの場合にはＲ，Ｇ，Ｂ信号あるいはＹ，Ｕ，Ｖ信号を生成する。生成されたＹ，Ｕ，Ｖ信号等は、図６に示した映像処理・表示部６２に転送される。この転送は、例えば３０ｆｐｓ（frame/s）の実時間で行われる。このため、図７に示した構成は、Ｙ信号用に８ビットのポート、ＵＶ信号用に８ビットのポート、また、画素同期信号を出力するためのポートの３ポートを使い、高速な画像データ転送を実現している。３ポートを使って各信号をパラレルに転送する場合、映像信号源６１と映像処理・表示部６２とを接続する映像信号線が１６本になる。 The RAW signal is output to the image data generation unit 72. The image data generation unit 72 digitally processes the RAW signal in the digital video processing unit 84, and generates R, G, B signals or Y, U, V signals when the image data is color. The generated Y, U, V signals, etc. are transferred to the video processing / display unit 62 shown in FIG. This transfer is performed in real time of, for example, 30 fps (frame / s). For this reason, the configuration shown in FIG. 7 uses high speed image data by using an 8-bit port for the Y signal, an 8-bit port for the UV signal, and a port for outputting the pixel synchronization signal. Transfer is realized. When each signal is transferred in parallel using three ports, there are 16 video signal lines connecting the video signal source 61 and the video processing / display unit 62.

ところで、デジタルカメラやムービーには、カメラ部分（筒頭）を可動とし、映像信号源６１を搭載した筐体と映像処理・表示部６２を搭載した筐体との位置関係を変更可能にしたものがある。カメラ部分を可動とすることは、ユーザにとって撮影位置を変更することなく撮影角度を変更できる使い有用な機能である。
しかし、前記したように映像信号源６１から映像処理・表示部６２に信号をパラレルに転送する構成では、筐体間を多くの信号線が結ぶことになる。このため、信号線が筐体同士の位置関係を変える自由度を制限する可能性がある。また、筐体間を多くの信号線が結ぶことは、デジタルカメラ等の小型化にも不利である。 By the way, in digital cameras and movies, the camera part (cylinder head) is movable, and the positional relationship between the housing in which the video signal source 61 is mounted and the housing in which the video processing / display unit 62 is mounted can be changed. There is. Making the camera portion movable is a useful function that allows the user to change the shooting angle without changing the shooting position.
However, in the configuration in which signals are transferred in parallel from the video signal source 61 to the video processing / display unit 62 as described above, many signal lines are connected between the casings. For this reason, there is a possibility that the degree of freedom in which the signal line changes the positional relationship between the casings may be limited. In addition, connecting many signal lines between the housings is disadvantageous for downsizing of a digital camera or the like.

上記した点を解決するため、Ｙ，Ｕ，Ｖ信号等の画像データをシリアライズし、映像処理・表示部６２にシリアル転送する技術がある。図８は、図７に示した映像信号源が画像データを映像処理・表示部６２にシリアル転送する構成を説明するための図である。図８に示した映像信号源は、図７に示した電子カメラ・プリプロセス部７１と、画像データ生成部７２がＵＶ信号多重部を備えない構成の画像データ生成部８２と、映像データ・シリアル転送部８３とで構成される。 In order to solve the above-described point, there is a technique of serializing image data such as Y, U, and V signals and serially transferring them to the video processing / display unit 62. FIG. 8 is a diagram for explaining a configuration in which the video signal source shown in FIG. 7 serially transfers image data to the video processing / display unit 62. The video signal source shown in FIG. 8 includes an electronic camera / preprocess unit 71 shown in FIG. 7, an image data generation unit 82 in which the image data generation unit 72 does not include a UV signal multiplexing unit, and a video data serial And a transfer unit 83.

図９（ａ）〜（ｃ）は、映像データ・シリアル転送部８３の構成を説明するための図である。映像データ・シリアル転送部８３は、図９（ａ）に示したＰＬＬ回路９１、（ｂ）に示した同期信号分離部９２、（ｃ）に示したパラレル・シリアル変換部９３及びＵＶ多重部９４を有している。映像データ・シリアル転送部８３のＰＬＬ回路９１は、映像処理・表示部６２から同期クロック信号を入力し、画素の信号に同期するＰＣＬＫとシリアル通信のためのＳＣＬＫとを画像データ生成部８２に出力する。ＳＣＬＫは、ＰＣＬＫのレートの１６倍のレートを持つ信号である。 FIGS. 9A to 9C are diagrams for explaining the configuration of the video data / serial transfer unit 83. The video data / serial transfer unit 83 includes a PLL circuit 91 shown in FIG. 9A, a synchronization signal separation unit 92 shown in FIG. 9B, and a parallel / serial conversion unit 93 and a UV multiplexing unit 94 shown in FIG. have. The PLL circuit 91 of the video data / serial transfer unit 83 receives the synchronization clock signal from the video processing / display unit 62 and outputs PCLK synchronized with the pixel signal and SCLK for serial communication to the image data generation unit 82. To do. SCLK is a signal having a rate 16 times the rate of PCLK.

また、同期信号分離回路９２は、映像処理・表示部６２から複合同期信号を入力すると共にＰＬＬ回路９１が出力したＰＣＬＫ、ＳＣＬＫを入力する。そして、入力された信号に基づいて水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを生成し、出力する。生成されたＨＳＹＮＣ、ＶＳＹＮＣは、ＰＣＬＫと共に画像データ生成部８２に出力される。なお、水平同期信号は、画像のラインの始まりを示す信号であり、垂直同期信号は、画像のフレームの始まりを示す信号である。 The synchronization signal separation circuit 92 receives the composite synchronization signal from the video processing / display unit 62 and also receives the PCLK and SCLK output from the PLL circuit 91. Based on the input signal, a horizontal synchronization signal HSYNC and a vertical synchronization signal VSYNC are generated and output. The generated HSYNC and VSYNC are output to the image data generation unit 82 together with PCLK. The horizontal synchronization signal is a signal indicating the start of an image line, and the vertical synchronization signal is a signal indicating the start of an image frame.

また、パラレル・シリアル変換部９３にはＹ信号及びＳＣＬＫ、ＰＣＬＫ、ＵＶ多重部９４で生成されたＵＶ信号が入力する。パラレル・シリアル変換部９３は、ＳＣＬＫ、ＰＣＬＫに基づいてＹ，Ｕ，Ｖ信号をシリアライズし、複合シリアル映像信号を生成して映像処理・表示部６２に出力する。このような処理により、パラレル転送時には１６本の信号線を使って転送していた画像データを、１本の信号線で転送することができる。 Further, the Y signal and the SCLK, PCLK, and the UV signal generated by the UV multiplexing unit 94 are input to the parallel / serial conversion unit 93. The parallel / serial conversion unit 93 serializes the Y, U, and V signals based on SCLK and PCLK, generates a composite serial video signal, and outputs the composite serial video signal to the video processing / display unit 62. By such processing, image data transferred using 16 signal lines at the time of parallel transfer can be transferred using one signal line.

以上述べた画像データのシリアル転送（１６本の映像信号線）は、パラレル・シリアル変換の結果、少なくともパラレル転送の１６倍以上の転送速度が要求される。さて、シリアル転送にＣＭＯＳレベル伝送を用いた場合を考える。ＣＭＯＳレベル伝送は、送信側出力段のＩＯドライバ用トランジスタをスイッチングして出力レベルを決め、信号を伝送する。このため、伝送速度はＩＯドライバのスイッチング速度に制限される。また、ＣＭＯＳレベル伝送には、物理的な信号線において信号の反射による波形歪みが生じる。ＣＭＯＳレベル伝送の伝送速度は、この波形歪みによっても制限される。 The serial transfer (16 video signal lines) of the image data described above requires a transfer speed at least 16 times that of parallel transfer as a result of parallel-serial conversion. Consider a case where CMOS level transmission is used for serial transfer. In the CMOS level transmission, an IO driver transistor in a transmission side output stage is switched to determine an output level and a signal is transmitted. For this reason, the transmission speed is limited to the switching speed of the IO driver. Further, in CMOS level transmission, waveform distortion occurs due to signal reflection in a physical signal line. The transmission speed of CMOS level transmission is also limited by this waveform distortion.

さらに、このような制限を解消して充分な画像データの転送速度が得られた場合にも、ＣＭＯＳレベル伝送には、転送速度が高まると消費電力が増加するという特性がある。このため、デジタルカメラ等の電池で駆動する構成において、高速なＣＭＯＳレベル転送を使ったシリアル転送を利用した場合、電池寿命がかえって短くなる恐れがある。
信号を高速に転送できるシリアル伝送の方式として、ＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕｃｔｏｒ社（ＮＳ社）がＣｈａｎｎｅｌＬｉｎｋ（登録商標）を提案している（例えば非特許文献１）。ＦＰＤＬｉｎｋ（Flat Panel Display Link）は、ＣｈａｎｎｅｌＬｉｎｋ（登録商標）を利用してディスプレイとコンピュータとを接続するＮＳ社の規格である。 Further, even when such a restriction is removed and a sufficient transfer rate of image data is obtained, CMOS level transmission has a characteristic that power consumption increases as the transfer rate increases. For this reason, in a configuration driven by a battery such as a digital camera, when serial transfer using high-speed CMOS level transfer is used, the battery life may be shortened.
National Semiconductor (NS) has proposed Channel Link (registered trademark) as a serial transmission method capable of transferring signals at high speed (for example, Non-Patent Document 1). FPD Link (Flat Panel Display Link) is a standard of NS that connects a display and a computer by using Channel Link (registered trademark).

図１０、１１は、ＦＰＤＬｉｎｋを説明するための図である。ＦＰＤＬｉｎｋによれば、図１０に示したように、シリアル同期クロック信号のための１チャンネル、画像データ（例えばＲ，Ｇ，Ｂ各８ビット）ＨＳＹＮＣ、ＶＳＹＮＣ等が多重された信号用の４チャンネルの合計５チャンネルで映像信号源９５から画像データを映像処理・表示装置９７へ転送することができる
図１１は、シリアル送信部９６の構成を示す図である。Ｒ，Ｇ，Ｂの各画像データ及び各同期信号は各７ビットの信号としてビット分配部１００で４チャンネルに分配される。各信号は各々パラシリ変換部９８ａ〜ｄでシリアルデータに変換され、専用のドライバ回路９９ａ〜ｄで映像処理・表示装置９７に伝送される。ドライバ回路９９ａ〜ｄと図示しないレシーバ回路との間の物理的な規格にはＬＶＤＳ（Low Voltage Differential Signaling）が用いられている。 10 and 11 are diagrams for explaining the FPD Link. According to FPD Link, as shown in FIG. 10, one channel for a serial synchronous clock signal, four channels for signals multiplexed with image data (for example, 8 bits each for R, G, B) HSYNC, VSYNC, etc. The image data can be transferred from the video signal source 95 to the video processing / display device 97 with a total of 5 channels. FIG. 11 is a diagram showing the configuration of the serial transmission unit 96. The R, G, and B image data and the synchronization signals are distributed to the four channels by the bit distributor 100 as 7-bit signals. Each signal is converted into serial data by the parallel-serial converters 98a to 98d and transmitted to the video processing / display device 97 by the dedicated driver circuits 99a to 99d. LVDS (Low Voltage Differential Signaling) is used as a physical standard between the driver circuits 99a to 99d and a receiver circuit (not shown).

ＬＶＤＳによる信号の伝送は、１チャンネルの信号を差動信号として伝送するもので、１チャンネルあたり２本の信号線を使う。したがって、図１０に示した構成では信号線は１０本必要である。従来のバス全線接続時では２８本必要であったことから、ＬＶＤＳは、映像信号源と映像処理・表示装置とを接続する信号線の数を低減することが可能であるといえる。 Signal transmission by LVDS transmits a signal of one channel as a differential signal, and uses two signal lines per channel. Therefore, in the configuration shown in FIG. 10, ten signal lines are required. Since 28 lines are necessary when all the conventional bus lines are connected, it can be said that LVDS can reduce the number of signal lines connecting the video signal source and the video processing / display device.

また、ＬＶＤＳは、物理的信号線のインピーダンスの整合に関して考慮されており、信号の反射による波形歪みが生じない。また、差動対の信号線にバイアス電圧をかけ、両者の信号レベルを変化させることによって信号を伝送する。このため、ＣＭＯＳレベル伝送のようにドライバをスイッチングさせる必要がない。以上の点から、ＬＶＤＳは、高速な伝送速度が実現できる伝送方式であり、充分な伝送速度が得られるものといえる。なお、現在、ＬＶＤＳでは６００Ｍｂｐｓ程度の速度が保証されている。 Further, LVDS is considered with respect to impedance matching of physical signal lines, and waveform distortion due to signal reflection does not occur. Further, a signal is transmitted by applying a bias voltage to the signal lines of the differential pair and changing the signal levels of both. For this reason, it is not necessary to switch a driver like CMOS level transmission. From the above points, LVDS is a transmission method that can realize a high transmission rate, and it can be said that a sufficient transmission rate can be obtained. Currently, LVDS guarantees a speed of about 600 Mbps.

さらに、ＬＶＤＳの方式は、消費電力が伝送速度に依存しない。このため、充分な信号の伝送速度を得た場合にも消費電力が大きくなることがなく、デジタルカメラ等に搭載することに適するものといえる。
http://www.pulnix.co.jp/tech/tech_note/magazine_01.pdf Furthermore, in the LVDS method, the power consumption does not depend on the transmission speed. For this reason, even when a sufficient signal transmission speed is obtained, power consumption does not increase, and it can be said that this is suitable for mounting in a digital camera or the like.
http://www.pulnix.co.jp/tech/tech_note/magazine_01.pdf

しかしながら、ＬＶＤＳによる信号の伝送は、常に差動対の信号線にバイアス（差動バイアス）をかけて行われる。このため、ＬＶＤＳの方式の消費電力は、差動対の信号線を流れる差動バイアス電流（終端抵抗は１００Ω程度）とバイアス電流によって発生するドライバ回路での消費電力によって決定する。このバイアス電流は、３．５ｍＡと比較的小さく抑えられているものの、デジタルカメラ等電池を使って動作する装置に適用する場合にはさらに改善の余地がある。 However, signal transmission by LVDS is always performed by applying a bias (differential bias) to the signal lines of the differential pair. Therefore, the power consumption of the LVDS method is determined by the power consumption in the driver circuit generated by the differential bias current (termination resistor is about 100Ω) flowing through the differential pair of signal lines and the bias current. Although this bias current is suppressed to a relatively small value of 3.5 mA, there is room for further improvement when applied to a device that uses a battery such as a digital camera.

また、ＬＶＤＳによる信号の伝送方式は、映像信号源と映像処理・表示装置とをつなぐ信号線の数を従来よりも少なくすることができるものの、信号線の数は少ないほど望ましい。このため、ＬＶＤＳには、画像データの転送に必要な信号線の本数についてもいっそうの改善の余地がある。
本発明は、以上の点に鑑みてなされたものであり、ＬＶＤＳ方式の高速データ伝送の長所を生かしながら、より消費電力が低く、画像データの転送に必要な信号線本数の少ない画像信号処理装置及び画像信号転送方法を提供することを目的とする。 Further, the signal transmission method by LVDS can reduce the number of signal lines connecting the video signal source and the video processing / display apparatus as compared with the conventional one, but the smaller the number of signal lines, the better. For this reason, LVDS has room for further improvement in the number of signal lines necessary for transferring image data.
The present invention has been made in view of the above points, and is an image signal processing device that consumes the advantages of LVDS high-speed data transmission, consumes less power, and requires fewer signal lines for transferring image data. And an image signal transfer method.

以上の課題を解決するため、本発明の画像信号処理装置は、画像信号を取得する画像信号取得手段と、前記画像信号取得手段によって取得された画像信号を蓄積する画像信号蓄積手段と、前記画像信号蓄積手段に蓄積された画像信号を、該画像信号を処理して表示画像を生成する画像処理手段に転送する画像信号転送手段と、前記画像信号蓄積手段に所定の量の画像信号が蓄積される間、前記画像信号転送手段に対する電力供給を停止すると共に、所定量の画像信号が蓄積された場合に電力供給を開始する電力供給制御手段とを備えることを特徴とする。 In order to solve the above problems, an image signal processing apparatus according to the present invention includes an image signal acquisition unit that acquires an image signal, an image signal storage unit that stores the image signal acquired by the image signal acquisition unit, and the image An image signal transfer unit that transfers the image signal stored in the signal storage unit to an image processing unit that processes the image signal to generate a display image, and a predetermined amount of the image signal is stored in the image signal storage unit. Power supply control means for stopping power supply to the image signal transfer means and starting power supply when a predetermined amount of image signals are accumulated.

このような発明によれば、入力された画像信号をいったん蓄積して画像処理手段に転送する。そして、転送を行う画像信号転送手段に対し、画像信号蓄積手段に所定の量の画像信号が蓄積される間は電力供給を停止する。また、所定量の画像信号が蓄積された場合に電力供給を開始することができる。このため、画像信号の転送にかかる消費電力を低減することができる。そして、このような本発明をＬＶＤＳ方式のデータ伝送に適用することにより、ＬＶＤＳ方式の長所（データ転送が高速にできる）を生かしながら、より消費電力を低減することができる。 According to such an invention, the input image signal is temporarily accumulated and transferred to the image processing means. Then, the power supply to the image signal transfer unit that performs the transfer is stopped while a predetermined amount of the image signal is stored in the image signal storage unit. Further, power supply can be started when a predetermined amount of image signal is accumulated. For this reason, it is possible to reduce the power consumption for transferring the image signal. By applying the present invention to LVDS data transmission, power consumption can be further reduced while taking advantage of the LVDS method (data transfer can be performed at high speed).

また、本発明の画像信号処理装置は、前記画像信号蓄積手段と前記画像信号転送手段とが、前記画像信号を速度変換し、前記画像信号取得手段によって取り込まれた速度よりも高速で前記画像処理手段に転送することによって画像信号が前記画像信号蓄積手段に所定の量蓄積される期間は画像信号の転送を停止させることを特徴とする。
このような発明によれば、画像信号転送期間（時間）を画像取得期間に対して短くすることができ、よって画像転送手段に対する電力供給期間を短縮できる。すなわち更に消費電力を削減することができる。 In the image signal processing apparatus of the present invention, the image signal storage means and the image signal transfer means convert the speed of the image signal and perform the image processing at a speed higher than the speed captured by the image signal acquisition means. The transfer of the image signal is stopped during a period in which a predetermined amount of the image signal is stored in the image signal storage means by transferring to the means.
According to such an invention, the image signal transfer period (time) can be shortened with respect to the image acquisition period, and therefore the power supply period for the image transfer means can be shortened. That is, power consumption can be further reduced.

また、本発明の画像信号処理装置は、前記画像信号蓄積手段に蓄積された画像信号がパラレルで読み出される場合、パラレルの画像信号をシリアルに変換して前記画像転送手段に転送させるシリアル変換手段をさらに備えることを特徴とする。
このような発明によれば、画像信号をシリアル化して画像処理手段に転送することができるので、極力少ない本数の信号線で画像信号を転送することができる。 The image signal processing apparatus according to the present invention further includes serial conversion means for converting the parallel image signal into serial data and transferring it to the image transfer means when the image signals stored in the image signal storage means are read out in parallel. It is further provided with the feature.
According to such an invention, since the image signal can be serialized and transferred to the image processing means, the image signal can be transferred with as few signal lines as possible.

また、本発明の画像信号処理装置は、前記画像信号蓄積手段が、少なくとも１ライン分の画像信号を蓄積するラインメモリであることを特徴とする。
このような発明によれば、画像信号をライン単位に蓄積し、転送することができる。このため、ライン単位で画像データを送受信でき、同期がとり易く、かつ画像処理もし易くなる。 In the image signal processing apparatus of the present invention, the image signal storage means is a line memory for storing image signals for at least one line.
According to such an invention, image signals can be stored and transferred in units of lines. For this reason, image data can be transmitted and received in line units, synchronization is easy, and image processing is easy.

また、本発明の画像信号処理装置は、前記電力供給制御手段が、前記画像信号転送手段に電力を供給した後、所定の時間の経過後に画像信号の転送を開始することを特徴とする。
このような発明によれば、画像信号転送手段の動作が安定してから画像信号の転送を開始することができる。このため、画像信号をより確実に転送し、転送動作の信頼性を高めることができる。 The image signal processing apparatus of the present invention is characterized in that the power supply control means starts transferring the image signal after a predetermined time has elapsed after supplying power to the image signal transfer means.
According to such an invention, the transfer of the image signal can be started after the operation of the image signal transfer means is stabilized. For this reason, the image signal can be transferred more reliably and the reliability of the transfer operation can be improved.

また、本発明の画像信号処理装置は、前記画像信号取得手段が、受光した光を光電変換してアナログ電気信号を生成するイメージセンサと、生成されたアナログ電気信号をデジタル信号に変換するＡＤ変換器とを少なくとも含み、前記ＡＤ変換器によって変換されたデジタル信号を画像信号として取得することを特徴とする。
このような発明によれば、画像信号のデータ量が一般的な画像信号（ＲＧＢやＹＵＶ）のデータ量よりも少ないため、シリアル転送時間を短縮することができる。 In the image signal processing apparatus of the present invention, the image signal acquisition unit photoelectrically converts received light to generate an analog electric signal, and AD conversion to convert the generated analog electric signal into a digital signal A digital signal converted by the AD converter is acquired as an image signal.
According to such an invention, since the data amount of the image signal is smaller than the data amount of a general image signal (RGB or YUV), the serial transfer time can be shortened.

また、本発明の画像信号転送方法は、取得された画像信号を蓄積する画像信号蓄積ステップと、前記画像信号蓄積ステップにおいて所定の量の画像信号が蓄積される間、前記画像信号を転送する画像信号転送手段に対する電力の供給を停止する電力供給停止ステップと、前記画像信号蓄積ステップにおいて所定の量の画像信号が蓄積された場合に電力供給を開始する電力供給開始ステップと、を含むことを特徴とする。 The image signal transfer method of the present invention includes an image signal accumulation step for accumulating the acquired image signal, and an image for transferring the image signal while a predetermined amount of image signal is accumulated in the image signal accumulation step. A power supply stop step for stopping power supply to the signal transfer means; and a power supply start step for starting power supply when a predetermined amount of image signal is stored in the image signal storage step. And

このような発明によれば、入力された画像信号をいったん蓄積して転送する。そして、転送を行う画像信号転送手段に対し、所定の量の画像信号が蓄積される間は電力供給を停止する。また、所定量の画像信号が蓄積された場合に電力供給を開始することができる。このため、画像信号の転送にかかる消費電力を低減することができる。そして、このような本発明をＬＶＤＳ方式のデータ伝送に適用することにより、ＬＶＤＳ方式の長所（データ転送が高速にできる）を生かしながら、より消費電力を低減することができる。 According to such an invention, the input image signal is once accumulated and transferred. Then, the power supply is stopped while a predetermined amount of the image signal is accumulated in the image signal transfer means that performs the transfer. Further, power supply can be started when a predetermined amount of image signal is accumulated. For this reason, it is possible to reduce the power consumption for transferring the image signal. By applying the present invention to LVDS data transmission, power consumption can be further reduced while taking advantage of the LVDS method (data transfer can be performed at high speed).

以下、図を参照して本発明に係る画像信号処理装置の実施の形態を説明する。図１は、本実施形態の画像信号処理装置の構成を説明するための図である。本実施形態の画像信号処理装置は、映像信号源１と、映像処理・表示装置２とを備えている。なお、本実施形態は、動画を撮影してデジタルデータとして処理するカムコーダに本発明の画像信号処理装置を適用したものである。 Embodiments of an image signal processing apparatus according to the present invention will be described below with reference to the drawings. FIG. 1 is a diagram for explaining a configuration of an image signal processing apparatus according to the present embodiment. The image signal processing apparatus of this embodiment includes a video signal source 1 and a video processing / display apparatus 2. In the present embodiment, the image signal processing apparatus of the present invention is applied to a camcorder that captures a moving image and processes it as digital data.

図１に示した映像信号源１は、カムコーダのカメラ部分であって、撮影されたカラー画像を加工して画像信号を取得する画像信号取得手段である。また、映像処理・表示装置２は、画像信号を処理して表示画像を生成する画像処理部である。映像信号源１からは、各色の画像データが複合した複合映像信号として映像処理・表示装置２にシリアル転送される。また、映像処理・表示装置２からは複合同期信号及びシリアル同期クロックが映像信号源１に出力し、映像信号源１は、複合同期信号及びシリアル同期クロックに基づいて動作する。 A video signal source 1 shown in FIG. 1 is a camera portion of a camcorder and is an image signal acquisition unit that processes a captured color image and acquires an image signal. The video processing / display device 2 is an image processing unit that generates a display image by processing an image signal. From the video signal source 1, the image data of each color is serially transferred to the video processing / display device 2 as a composite video signal. The video processing / display device 2 outputs a composite sync signal and a serial sync clock to the video signal source 1, and the video signal source 1 operates based on the composite sync signal and the serial sync clock.

映像信号源１はシリアル送信部１０１を有し、映像処理・表示装置２はシリアル送信部１０１が送信した画像信号を受信するシリアル受信部１０２を有する。映像信号源１が出力する画像信号は、Ｒ，Ｇ，Ｂ信号、Ｙ，Ｕ，Ｖ信号、ＲＡＷ信号のいずれでもよく、本実施形態では、ＹＵＶ信号とする。なお、図１中に示していないが、映像信号源１は、図７に示した電子カメラ・プリプロセス部や画像データ生成部と同様の機能を備えている。そして、電子カメラ・プリプロセス部のイメージセンサで読み取った信号をアンプで増幅し、ＡＤＣでデジタル変換し、デジタル映像処理してＹ，Ｕ，Ｖ信号を生成している。 The video signal source 1 includes a serial transmission unit 101, and the video processing / display device 2 includes a serial reception unit 102 that receives an image signal transmitted by the serial transmission unit 101. The image signal output from the video signal source 1 may be any of R, G, B signals, Y, U, V signals, and RAW signals. In this embodiment, the image signals are YUV signals. Although not shown in FIG. 1, the video signal source 1 has the same functions as those of the electronic camera / preprocess unit and image data generation unit shown in FIG. Then, the signal read by the image sensor of the electronic camera / preprocess unit is amplified by an amplifier, digitally converted by the ADC, and digital video processing is performed to generate Y, U, and V signals.

図２は、シリアル送信部１０１の構成を説明するための図である。シリアル送信部１０１は、画素データ生成部２１０からＹ，Ｕ，Ｖ信号を入力する。なお、本実施形態では、画素データ生成部２１０を図示しない電子カメラ・プリプロセス部からＹ，Ｕ，Ｖ信号をそれぞれ8ビットのＹ信号とＵＶ信号として入力し、入力したＹ信号とＵＶ信号とを多重して１６ビットで表される画像データ（以降画素データと記す）を生成する構成とする。 FIG. 2 is a diagram for explaining the configuration of the serial transmission unit 101. The serial transmission unit 101 inputs Y, U, and V signals from the pixel data generation unit 210. In this embodiment, the pixel data generation unit 210 inputs Y, U, and V signals as 8-bit Y signal and UV signal from an electronic camera / preprocessing unit (not shown), respectively. Are multiplexed to generate image data represented by 16 bits (hereinafter referred to as pixel data).

シリアル送信部１０１は、入力した画像信号を蓄積する画像信号蓄積手段であるＦＩＦＯ（First-In First-Out）メモリ２０１、ＦＩＦＯメモリ２０１に蓄積された画素データを映像処理・表示装置２に転送する画像信号転送手段である電源制御機能付ドライバ回路２０９、ＦＩＦＯメモリ２０１に所定の量の画素データが蓄積される間、電源制御機能付ドライバ回路２０９に対する電力供給を停止すると共に、所定量の画像信号が蓄積された場合に電力供給を開始するシリアル転送制御部２０２を備えている。 The serial transmission unit 101 transfers the pixel data stored in the FIFO (First-In First-Out) memory 201, which is an image signal storage unit that stores the input image signal, to the video processing / display device 2. While a predetermined amount of pixel data is accumulated in the power supply control function driver circuit 209 and the FIFO memory 201 as image signal transfer means, power supply to the power supply control function driver circuit 209 is stopped and a predetermined amount of image signal Is provided with a serial transfer control unit 202 that starts power supply when the data is stored.

また、シリアル送信部１０１は、映像処理・表示装置２から複合同期信号及びシリアル同期クロックを入力するためのレシーバ回路２０７ａ及び２０７ｂ、ＦＩＦＯメモリ２０１に蓄積された後、読み出された１６ビットで表される画素データを１ビットのデータに変換するパラレル・シリアル変換部２０８を備えている。
図２に示したＦＩＦＯメモリ２０１は、少なくとも１ライン分の画素データを蓄積するラインメモリであり、本実施形態では、１ライン分の画素データ（１６ビットで表される）を蓄積（本実施形態では書き込まれるとも記す）する。ＦＩＦＯメモリ２０１は、書き込まれたデータが書き込まれた順に読み出されるメモリである。本実施形態では、ＦＩＦメモリ２０１が、画素データの転送速度（レート）をシリアル転送のレートに速度変換する。 In addition, the serial transmission unit 101 stores the receiver synchronization circuits 207a and 207b for inputting the composite synchronization signal and the serial synchronization clock from the video processing / display device 2, and the 16 bits read out after being stored in the FIFO memory 201. A parallel / serial conversion unit 208 is provided for converting the pixel data to be converted into 1-bit data.
The FIFO memory 201 shown in FIG. 2 is a line memory that accumulates pixel data for at least one line. In this embodiment, the FIFO memory 201 accumulates pixel data (represented by 16 bits) for one line (this embodiment). (It will also be written). The FIFO memory 201 is a memory that is read in the order in which written data is written. In the present embodiment, the FIF memory 201 converts the transfer rate (rate) of pixel data to a serial transfer rate.

パラレル・シリアル変換部２０８は、１６ビットでＦＩＦＯメモリ２０１からパラレルに読み出される画素データを１ビットのシリアルデータに変換する構成であり、電源制御機能付ドライバ回路２０９は、外部から入力された制御信号によってオン、オフし、オン状態であるときに画素データを外部に伝送するドライバである。
シリアル転送制御部２０２は、ＦＩＦＯメモリ２０１における画素データの書き込みを制御するＦＩＦＯ書込コントローラ２０３、ＦＩＦＯ書込コントローラ２０３の制御によってＦＩＦＯ２０１から画素データを読み出して転送するシリアル転送コントローラ２０４、映像処理・表示装置２から複合同期信号及び同期クロックを入力してＦＩＦＯ書込コントローラ２０３とシリアル転送コントローラ２０４とに動作タイミングを指示する同期信号を生成する目的の、レシーバ回路２０７ａ及び２０７ｂ、ＰＬＬ回路２０６、同期信号分離回路２０５を備えている。 The parallel-serial conversion unit 208 is configured to convert pixel data read in parallel from the FIFO memory 201 in 16 bits into 1-bit serial data, and the driver circuit with power control function 209 receives a control signal input from the outside. This is a driver that is turned on and off and transmits pixel data to the outside when in the on state.
The serial transfer control unit 202 includes a FIFO write controller 203 that controls writing of pixel data in the FIFO memory 201, a serial transfer controller 204 that reads and transfers pixel data from the FIFO 201 under the control of the FIFO write controller 203, video processing / display Receiver circuits 207a and 207b, a PLL circuit 206, and a synchronization signal for generating a synchronization signal for instructing the operation timing to the FIFO write controller 203 and the serial transfer controller 204 by inputting a composite synchronization signal and a synchronization clock from the apparatus 2 A separation circuit 205 is provided.

シリアル転送制御部２０２における同期信号の生成は、以下のように行われる。映像処理・表示装置２は、複合同期信号及びシリアル同期クロックを映像信号源１のシリアル送信部１０１に出力する。シリアル送信部１０１は、レシーバ回路２０７ａで複合同期信号を入力し、レシーバ回路２０７ｂでシリアル同期クロックを入力する。入力された複合同期信号は、さらに同期信号分離回路２０５にされる。 The generation of the synchronization signal in the serial transfer control unit 202 is performed as follows. The video processing / display device 2 outputs the composite synchronization signal and the serial synchronization clock to the serial transmission unit 101 of the video signal source 1. In the serial transmission unit 101, the composite synchronization signal is input by the receiver circuit 207a, and the serial synchronization clock is input by the receiver circuit 207b. The input composite sync signal is further sent to the sync signal separation circuit 205.

一方、シリアル同期クロックは、レシーバ回路２０７ｂを介してシリアル転送制御部２０２に入力され、ＰＬＬ回路２０６に入力される。ＰＬＬ回路２０６は、シリアル同期クロックに基づいてＰＣＬＫ（画素ＣＬＫ、図中にはＰＸＬＣＬＫと記す）とＳＣＬＫ（シリアルクロック）とを生成する。生成されたＰＣＬＫとＳＣＬＫとは、同期信号分離回路２０５に入力される。同期信号分離回路２０５は、入力された各同期信号からＶＳＹＮＣ、HＳＹＮＣを生成し、ＦＩＦＯ書込コントローラ２０３に出力する。 On the other hand, the serial synchronous clock is input to the serial transfer control unit 202 via the receiver circuit 207 b and input to the PLL circuit 206. The PLL circuit 206 generates PCLK (pixel CLK, indicated as PXLCLK in the drawing) and SCLK (serial clock) based on the serial synchronous clock. The generated PCLK and SCLK are input to the synchronization signal separation circuit 205. The synchronization signal separation circuit 205 generates VSYNC and HSYNC from the input synchronization signals, and outputs them to the FIFO write controller 203.

ＦＩＦＯ書込コントローラ２０３には、ＶＳＹＮＣ、ＨＳＹＮＣと共にＰＣＬＫが入力される。そして、ＶＳＹＮＣ、ＨＳＹＮＣ、ＰＣＬＫを使ってＦＩＦＯメモリ２０１の書込制御信号（ＦＩＦＯ＿ＷＲＩＴＥ）と書込許可信号（ＥＮＡＢＬＥ＿Ｗｒｉｔｅ）とを生成する。書込制御信号、書込許可信号は、ＦＩＦＯメモリ２０１に所定のタイミングで出力される。 PCLK is input to the FIFO write controller 203 together with VSYNC and HSYNC. Then, the write control signal (FIFO_WRITE) and the write enable signal (ENABLE_Write) of the FIFO memory 201 are generated using VSYNC, HSYNC, and PCLK. The write control signal and the write permission signal are output to the FIFO memory 201 at a predetermined timing.

書込制御信号はＦＩＦＯメモリ２０１に画素データの書込タイミングを指示する信号である。画素データのうちＦＩＦＯメモリ２０１に書き込むべき画素データ（有効画素を示す画素データ）が転送されてくるタイミング（有効範囲）で書込許可信号がＥＮＡＢＬＥの状態になり、ＥＮＡＢＬＥ状態の間は書込制御信号が出力されてＦＩＦＯメモリ２０１における書き込みが行われる。 The write control signal is a signal that instructs the FIFO memory 201 to write pixel data. Of the pixel data, the write enable signal is in the ENABLE state at the timing (effective range) when the pixel data (pixel data indicating the effective pixel) to be written into the FIFO memory 201 is transferred, and the write control is performed during the ENABLE state. A signal is output and writing in the FIFO memory 201 is performed.

さらに、ＦＩＦＯ書込コントローラ２０３は、ＦＩＦＯメモリ２０１に書き込まれる画素及びライン数をカウントするカウンタ（図示せず）を有している。そして、このカウンタでＦＩＦＯメモリ２０１に書き込まれる画素データの数をカウントする。カウントにより、ＦＩＦＯ書込コントローラ２０３は、ＦＩＦＯメモリ２０１に書き込まれた画素データの量を検出することができる。 Furthermore, the FIFO write controller 203 has a counter (not shown) that counts the number of pixels and lines written to the FIFO memory 201. Then, the counter counts the number of pixel data written to the FIFO memory 201. Based on the count, the FIFO write controller 203 can detect the amount of pixel data written in the FIFO memory 201.

ＦＩＦＯ書込コントローラ２０３は、ＦＩＦＯメモリ２０１に所定の量の画素データが書き込まれたことを検出すると、書込終了信号（ＦＩＦＯ＿ＦＵＬＬ）をシリアル転送コントローラ２０４に出力する。なお、本実施形態では、ＦＩＦＯメモリ２０１に１ライン分の画素データが書き込まれたタイミングで書込終了信号が出力されるものとして以降の説明を行う。なお、本実施形態は画素データを１ライン分書き込む構成に限定されるものでなく、ライン単位で１ライン以上の画素データを書き込むものであればよい。また、ライン単位の数（整数倍）でなく、ＦＩＦＯとして機能できる数でよい。 When the FIFO write controller 203 detects that a predetermined amount of pixel data has been written to the FIFO memory 201, it outputs a write end signal (FIFO_FULL) to the serial transfer controller 204. In the present embodiment, the following description will be made assuming that a write end signal is output at the timing when pixel data for one line is written in the FIFO memory 201. Note that the present embodiment is not limited to a configuration in which pixel data is written for one line, and any pixel data that writes one line or more in units of lines may be used. Further, it is not limited to the number of line units (integer multiple) but may be a number that can function as a FIFO.

また、ＰＬＬ回路２０６によって生成されたＰＣＬＫ及びＳＣＬＫは、シリアル転送コントローラ２０４に出力される。シリアル転送コントローラ２０４は、ＰＣＬＫ、ＳＣＬＫ及び書込終了信号に基づいてＦＩＦＯメモリ２０１に書き込まれている画素データを読み出すことを指示する読み出し制御信号（ＦＩＦＯ＿ＲＥＡＤ）を生成する。この読み出し制御信号（ＦＩＦＯ＿ＲＥＡＤ）を前述の書込制御信号（ＦＩＦＯ＿ＷＲＩＴＥ）よりも高速化することで速度変換を行う。読み出し制御信号は、ＦＩＦＯメモリ２０１と共にパラレル・シリアル変換部２０８に入力される。 The PCLK and SCLK generated by the PLL circuit 206 are output to the serial transfer controller 204. The serial transfer controller 204 generates a read control signal (FIFO_READ) instructing to read pixel data written in the FIFO memory 201 based on PCLK, SCLK, and a write end signal. Speed conversion is performed by making the read control signal (FIFO_READ) faster than the write control signal (FIFO_WRITE). The read control signal is input to the parallel / serial conversion unit 208 together with the FIFO memory 201.

さらに、シリアル転送コントローラ２０４は、ＰＣＬＫ、ＳＣＬＫ及び書込終了信号からＳＣＬＫと読み出し許可信号（ＥＮＡＢＬＥ＿Ｓｈｉｆｔ）を生成し、パラレル・シリアル変換部２０８に出力する。パラレル・シリアル変換部２０８は、読み出し制御信号が入力されたタイミングでＦＩＦＯメモリ２０１に書き込まれている画素データを読み出す。読み出し制御信号は、読み出し許可信号がＥＮＡＢＬＥの状態になったタイミングで出力される。 Further, the serial transfer controller 204 generates SCLK and a read permission signal (ENABLE_Shift) from PCLK, SCLK and the write end signal, and outputs them to the parallel / serial conversion unit 208. The parallel / serial conversion unit 208 reads the pixel data written in the FIFO memory 201 at the timing when the read control signal is input. The read control signal is output at the timing when the read permission signal becomes ENABLE.

また、シリアル転送コントローラ２０４は、ＰＣＬＫ、ＳＣＬＫ及び書込終了信号に基づいて電源制御信号を生成し、電源制御機能付ドライバ回路２０９に出力する。電源制御信号は、電源制御機能付ドライバ回路２０９をオンまたはオフするための制御信号である。
以上の構成は、以下のように動作する。すなわち、画素データ生成部２１０は、Ｙ，Ｕ，Ｖの画素データを、１６ビットを１単位としてパックする。パックされた画素データ（１６ビット画素データ）はＦＩＦＯメモリ２０１に入力され、１ライン分の画素データ（６４０画素）がＦＩＦＯメモリ２０１に書き込まれる。この書き込みは、ＰＣＬＫと等しいレートの書込制御信号に基づいて行われる。 The serial transfer controller 204 generates a power control signal based on PCLK, SCLK and the write end signal, and outputs the power control signal to the driver circuit 209 with a power control function. The power control signal is a control signal for turning on or off the driver circuit 209 with a power control function.
The above configuration operates as follows. That is, the pixel data generation unit 210 packs the Y, U, and V pixel data in units of 16 bits. The packed pixel data (16-bit pixel data) is input to the FIFO memory 201, and pixel data for one line (640 pixels) is written to the FIFO memory 201. This writing is performed based on a write control signal at a rate equal to PCLK.

ＦＩＦＯ書込コントローラ２０３は、カウンタでＦＩＦＯメモリ２０１に書き込まれる画素数をカウントし、１ライン分の画素、すなわち６４０画素をカウントするとシリアル転送コントローラ１０４に書込終了信号を出力する。シリアル転送コントローラ２０４は、書込終了信号が入力されたことによってＦＩＦＯメモリ２０１とパラレル・シリアル変換部２０８に読み出し制御信号を出力する。 The FIFO write controller 203 counts the number of pixels written to the FIFO memory 201 by a counter, and outputs a write end signal to the serial transfer controller 104 when counting one line of pixels, that is, 640 pixels. The serial transfer controller 204 outputs a read control signal to the FIFO memory 201 and the parallel / serial conversion unit 208 when the write end signal is input.

パラレル・シリアル変換部２０８は、読み出し制御信号が入力されるとＦＩＦＯメモリ２０１から１ライン分の画素データを読み出す。この読み出しは、読み出し制御信号（ＦＩＦＯ＿ＲＥＡＤ）の１６倍のレートを持つＳＣＬＫに基づいて行われる。読み出された画素データは、シリアルデータとなって１ビットずつ電源制御付ドライバ回路２０９に入力される。パラレル・シリアル変換部２０８は、例えば図３のように構成することができる。 The parallel / serial conversion unit 208 reads pixel data for one line from the FIFO memory 201 when a read control signal is input. This reading is performed based on SCLK having a rate 16 times the read control signal (FIFO_READ). The read pixel data is converted into serial data and input to the driver circuit with power supply control 209 bit by bit. The parallel / serial conversion unit 208 can be configured as shown in FIG. 3, for example.

図３に示した例では、パラレル・シリアル変換部２０８は、複数（１６個）の内部バッファ２０３と、ＦＩＦＯメモリ２０１から読み出された１６ビットの画素データを各内部バッファに分配するビット分配部３０２、画素データの内部バッファへ３０３の格納のタイミングを制御するロード許可信号、格納された画素データの内部バッファ３０３間のシフトのタイミングを制御するシフト許可信号を生成する制御部３０１とで構成している。ロード許可信号、シフト許可信号は、いずれも内部バッファ３０３が空にならないよう、オーバーライトがなされないよう制御部が出力する制御信号である。 In the example illustrated in FIG. 3, the parallel / serial conversion unit 208 includes a plurality of (16) internal buffers 203 and a bit distribution unit that distributes 16-bit pixel data read from the FIFO memory 201 to each internal buffer. 302, a control unit 301 that generates a load permission signal for controlling the timing of storing pixel data in the internal buffer 303 and a shift permission signal for controlling the timing of shifting of the stored pixel data between the internal buffers 303. ing. Both the load permission signal and the shift permission signal are control signals output by the control unit so that the internal buffer 303 is not emptied and overwriting is not performed.

パラレル・シリアル変換部２０８は、１６ビットの画素データを入力し、各内部バッファ３０３に格納する。格納は、ロード許可信号に同期して行われる。格納された画素データは、シフト許可信号に同期して順次後段の内部バッファにシフトされ、１ビットずつシリアルデータとして電源制御機能付ドライバ回路２０９に転送される。ロード許可信号は、読み出し制御信号（ＦＩＦＯ＿ＲＥＡＤ）に同期し、シフト許可信号は読み出し制御信号の１６倍のレートのＳＣＬＫに同期している。読み出し制御信号の速度をＰＣＬＫの速度よりも十分に速くすることで、ＦＩＦＯメモリ２０１から読み込まれた１６ビットの画素データは、書き込みにかかった時間よりも短時間のうちにシリアルデータとして転送することができる。このような変換を本実施形態では速度変換という。 The parallel / serial conversion unit 208 inputs 16-bit pixel data and stores it in each internal buffer 303. The storage is performed in synchronization with the load permission signal. The stored pixel data is sequentially shifted to the subsequent internal buffer in synchronization with the shift permission signal, and transferred to the driver circuit 209 with a power supply control function bit by bit as serial data. The load permission signal is synchronized with the read control signal (FIFO_READ), and the shift permission signal is synchronized with SCLK at a rate 16 times that of the read control signal. By making the speed of the read control signal sufficiently faster than the speed of PCLK, the 16-bit pixel data read from the FIFO memory 201 is transferred as serial data in a shorter time than the time required for writing. Can do. Such conversion is referred to as speed conversion in this embodiment.

また、シリアル転送コントローラ２０４は、書込終了信号を受け取って電源制御機能付ドライバ回路２０９に電源制御信号を出力する。電源制御機能付ドライバ回路２０９は、電源制御信号が入力されたことによって電源オンし、画素データを複合映像信号として映像処理・表示装置２にシリアル転送する。本実施形態では、この転送を、従来技術で述べたＶＬＤＳの方式によって行うものとする。 The serial transfer controller 204 receives the write end signal and outputs a power control signal to the driver circuit with power control function 209. The power supply control function-equipped driver circuit 209 is turned on when a power supply control signal is input, and serially transfers pixel data to the video processing / display device 2 as a composite video signal. In this embodiment, this transfer is performed by the VLDS method described in the prior art.

ＦＩＦＯメモリ２０１に書き込まれた１ライン分の画素データの読み出しが終了すると、シリアル転送コントローラ２０４は、読み出し制御信号の出力を停止する。また、電源制御信号を出力して電源制御機能付ドライバ回路２０９を電源オフする。そして、シリアル転送コントローラ２０４は、次に書込終了信号が入力されるまで待機する。
次に、以上述べた本実施形態の画像信号処理装置の動作を、タイミングチャートを使って説明する。図４（ａ）〜（ｉ）は、シリアル送信部１０１の動作を説明するためのタイミングチャートである。画素データのシリアル送信部１０１への入力にあたり、映像処理・表示装置２から複合同期信号がシリアル送信部１０１に入力する。シリアル送信部１０１では複合同期信号を分離してＨＳＹＮＣが生成され、シリアル送信部１０１は画像のラインの開始を検出する（ｃ）。 When the reading of the pixel data for one line written in the FIFO memory 201 is completed, the serial transfer controller 204 stops outputting the read control signal. Further, the power supply control signal is output to turn off the power supply control function-equipped driver circuit 209. Then, the serial transfer controller 204 stands by until the next write end signal is input.
Next, the operation of the image signal processing apparatus of the present embodiment described above will be described using a timing chart. 4A to 4I are timing charts for explaining the operation of the serial transmission unit 101. FIG. When inputting pixel data to the serial transmission unit 101, a composite synchronization signal is input from the video processing / display device 2 to the serial transmission unit 101. The serial transmission unit 101 separates the composite synchronization signal to generate HSYNC, and the serial transmission unit 101 detects the start of an image line (c).

ＦＩＦＯ書込コントローラは、水平同期信号の入力からカウンタでカウントを開始し、１ラインのうち書き込むべき画素が入力されてくるタイミング（画素データ有効期間）を検出する。そして、画素データ有効期間を示す書込許可信号をＦＩＦＯメモリ２０１に出力する（ｄ）。また、書込許可信号と共にＰＣＬＫに同期する書込制御信号をＦＩＦＯメモリ２０１に出力する（ｅ）。ＦＩＦＯメモリ２０１は、ＰＣＬＫ（ａ）に同期して入力される画素データ（ｂ）を書込制御信号に同期して書き込む。 The FIFO write controller starts counting with the counter from the input of the horizontal synchronization signal, and detects the timing (pixel data valid period) at which the pixel to be written in one line is input. Then, a write permission signal indicating the pixel data valid period is output to the FIFO memory 201 (d). In addition, a write control signal synchronized with PCLK is output to the FIFO memory 201 together with the write permission signal (e). The FIFO memory 201 writes pixel data (b) input in synchronization with PCLK (a) in synchronization with the write control signal.

本実施形態では、１ライン分の画素６４０個に相当する画素データが書き込まれたタイミングでＦＩＦＯ書込コントローラ２０３が書込制御信号の出力を停止し（ｅ）、ＦＩＦＯメモリ２０１に書込を終了させる。また、ＦＩＦＯ書込コントローラ２０３は、書込制御信号のうち最後のパルス信号出力のタイミングで、書込終了信号をシリアル転送コントローラ２０４に出力する（ｆ）。 In this embodiment, the FIFO write controller 203 stops outputting the write control signal at the timing when the pixel data corresponding to 640 pixels for one line is written (e), and the writing to the FIFO memory 201 is finished. Let The FIFO write controller 203 outputs a write end signal to the serial transfer controller 204 at the timing of the last pulse signal output in the write control signal (f).

シリアル転送コントローラ２０４は、電源制御機能付ドライバ回路２０９に対する電源制御信号を、書込終了信号入力のタイミングでＯＮにする（ｇ）。電源制御信号は電源制御機能付ドライバ回路２０９の電源をオンする信号であり、電源制御信号の入力によって電源制御機能付ドライバ回路２０９に電力が供給される。本実施形態では、電源制御機能付ドライバ回路２０９に電力を供給した後、所定の時間の経過後に画像信号の転送を開始する。このため、シリアル転送コントローラ２０４は、電源制御信号の出力から所定の時間（ウェイト期間）経過後に読み出し許可信号をパラレル・シリアル変換部２０８に出力する（ｈ）。 The serial transfer controller 204 turns on the power control signal for the driver circuit 209 with a power control function at the timing of writing end signal input (g). The power control signal is a signal for turning on the power of the driver circuit with power control function 209, and power is supplied to the driver circuit with power control function 209 by the input of the power control signal. In the present embodiment, after power is supplied to the driver circuit with power supply control function 209, transfer of an image signal is started after a predetermined time has elapsed. Therefore, the serial transfer controller 204 outputs a read permission signal to the parallel / serial conversion unit 208 after a predetermined time (wait period) has elapsed from the output of the power control signal (h).

以上の動作により、シリアル転送データは、電源制御機能付ドライバ回路２０９への電力供給からウェイト期間経過後に転送を開始される（ｉ）。このような動作により、本実施形態の画像信号処理装置は、電源制御機能付ドライバ回路２０９の動作状態が安定してから画素データの転送を開始し、画素データを確実に映像処理・表示装置２に転送することができる。 With the above operation, the transfer of the serial transfer data is started after the wait period elapses from the power supply to the power supply control function-equipped driver circuit 209 (i). By such an operation, the image signal processing apparatus according to the present embodiment starts the transfer of pixel data after the operation state of the driver circuit 209 with the power supply control function is stabilized, and the pixel data is reliably transferred to the video processing / display apparatus 2. Can be transferred to.

図５（ａ）〜（ｄ）は、パラレル・シリアル変換部２０８の動作タイミングを説明するためのタイミングチャートである。パラレル・シリアル変換部２０８は、前記したように、ＦＩＦＯメモリ２０１から画素データを読み出す。この読み出しは、シリアル転送コントローラ２０４から入力するＳＣＬＫ（ｃ）を１６分周したレートの読み出し制御信号（ａ）に同期して行われる。すなわち、画素データは、図５（ｂ）に示すように、ＳＣＬＫが１６パルス出力される間に１６ビット分パラレル・シリアル変換部２０８に読み込まれる。 5A to 5D are timing charts for explaining the operation timing of the parallel / serial conversion unit 208. FIG. The parallel / serial conversion unit 208 reads out the pixel data from the FIFO memory 201 as described above. This reading is performed in synchronization with a read control signal (a) at a rate obtained by dividing SCLK (c) input from the serial transfer controller 204 by 16. That is, as shown in FIG. 5B, the pixel data is read into the parallel / serial conversion unit 208 for 16 bits while 16 SCLK pulses are output.

パラレル・シリアル変換部２０８に読み込まれた１６ビットの画素データは、１ビットずつ内部バッファ３０３に格納される。そして、ＳＣＬＫに同期して順次後段の内部バッファ３０３にシフトされて１ビットずつ映像処理・表示部２にシリアル転送される（ｄ）。なお、画素データがシリアル転送されている期間をシリアル転送期間といい、電源制御機能付ドライバ回路２０９が画素データを転送していない期間をアイドル期間という。 The 16-bit pixel data read into the parallel / serial conversion unit 208 is stored in the internal buffer 303 bit by bit. Then, it is sequentially shifted to the subsequent internal buffer 303 in synchronization with SCLK and serially transferred to the video processing / display unit 2 bit by bit (d). Note that a period in which pixel data is serially transferred is referred to as a serial transfer period, and a period in which the driver circuit with power control function 209 is not transferring pixel data is referred to as an idle period.

以下、本実施形態によって得られる消費電力低減の効果を具体的な例を挙げて説明する。なお、この例は、次の条件を想定している。
ピクセルクロック：１３．５ＭＨｚ
シリアル転送速度：１３．５×４４＝５９４ＭＢｐｓ
ＣＣＩＲ（ComiteConsultatif International des Radio Communication）６０１規格に準拠
１ラインあたり８５８画素（８５８画素／１Ｈ）ただし、有効画素は６４０／１Ｈ
１フレームあたり５２５ライン（５２５ライン／１Ｖ、６０フィールド／ｓeｃ）
以上の条件で１H分の画素データを転送する期間にシリアル転送期間が占める割合を計算すると、以下の計算式が示すように０．２７の値が得られる。 Hereinafter, the effect of the power consumption reduction obtained by the present embodiment will be described with a specific example. This example assumes the following conditions.
Pixel clock: 13.5MHz
Serial transfer speed: 13.5 × 44 = 594MBps
Compliant with CCIR (ComiteConsultatif International des Radio Communication) 601 standard 858 pixels per line (858 pixels / 1H) However, effective pixels are 640 / 1H
525 lines per frame (525 lines / 1V, 60 fields / sec)
When the ratio of the serial transfer period to the period for transferring the pixel data for 1H under the above conditions is calculated, a value of 0.27 is obtained as shown in the following calculation formula.

（６４０×１６／（１３．５×４４））／（８５８／１３．５）＝０．２７
ただし、本実施形態は、上記したように、電源制御機能付ドライバ回路２０９の動作状態が安定するまでウェイト期間を設けている。ウェイト期間を０．０６Hとすると、実際に電源制御機能付ドライバ回路２０９に電力が供給される時間は０．３３Hである。従来のＬＶＤＳが１H中常に３．５ｍＡのバイアス電流を流し続けて画素データを転送していたことに比べ、本実施形態は、消費電流を１／３の約１ｍＡにすることができる。 (640 × 16 / (13.5 × 44)) / (858 / 13.5) = 0.27
However, in this embodiment, as described above, a wait period is provided until the operation state of the driver circuit with power supply control function 209 is stabilized. When the wait period is 0.06H, the time during which power is actually supplied to the driver circuit with power control function 209 is 0.33H. Compared to the conventional case where the conventional LVDS continuously supplies a bias current of 3.5 mA during 1H and transfers pixel data, this embodiment can reduce the current consumption to about 1 mA, which is 1/3.

また、本発明は上記した実施形態のように画素データをＹ，Ｕ，Ｖの形で転送することに限定されるものではなく、ＲＡＷデータの形で転送するものであってもよい。このようにした場合、ＲＡＷデータのデータ量がＹ，Ｕ，Ｖのデータ量よりも少ないため、いっそうシリアル転送時間が１Ｈ中に占める割合が小さくなる。すなわち、ＹＵＶデータを１０ビットとすると、シリアル転送期間が１Ｈの期間に占める割合は、
（６４０×１０／（１３．５×４４））／（８５８／１３．５）＝０・１７
これにウェイト期間の０．０６Ｈを加えても電源制御機能付ドライバ回路２０９への給電時間は０．２３となり、本実施形態の画素データ転送にかかる消費電流は、従来のＶＬＤＳの消費電流の１／４となる。 Further, the present invention is not limited to transferring pixel data in the form of Y, U, and V as in the above-described embodiment, and may be transferred in the form of RAW data. In this case, since the amount of RAW data is smaller than the amount of Y, U, and V data, the ratio of serial transfer time in 1H is further reduced. That is, assuming that the YUV data is 10 bits, the ratio of the serial transfer period to the 1H period is:
(640 × 10 / (13.5 × 44)) / (858 / 13.5) = 0 · 17
Even if a wait period of 0.06H is added to this, the power supply time to the driver circuit with power control function 209 is 0.23, and the current consumption for pixel data transfer in this embodiment is 1 of the current consumption of the conventional VLDS. / 4.

以上述べたように、本実施形態によれば、ＦＩＦＯメモリ２０１に１ライン分の画素データを書き込み、書き込まれた画像データを一挙に転送することで、画像信号を転送しない期間を設け、この期間間電源制御機能付ドライバ回路２０９に対して電力を供給しないことが可能となる。このため、常に差動バイアスをかけて画素データを転送する従来のＬＶＤＳよりも消費電力を低減することができる。 As described above, according to the present embodiment, by writing pixel data for one line into the FIFO memory 201 and transferring the written image data all at once, a period in which no image signal is transferred is provided. It becomes possible not to supply power to the driver circuit 209 with the inter-power supply control function. For this reason, power consumption can be reduced as compared with the conventional LVDS in which pixel data is always transferred with a differential bias applied.

また、本実施形態は、書き込まれた画素データをシリアル信号として映像処理・表示装置２に転送することができる。このため、映像信号源１から映像処理・表示装置２へ画素データを転送するための信号線が１チャンネルでよく、同期信号等を伝送する信号線と合わせて合計２チャンネルの信号線で映像信号源１と映像処理・表示装置２とを接続することができる。したがって、本実施形態は、従来のＦＰＤに比べて信号線本数をより低減できるものといえる。 In the present embodiment, the written pixel data can be transferred to the video processing / display device 2 as a serial signal. Therefore, the signal line for transferring the pixel data from the video signal source 1 to the video processing / display device 2 may be one channel, and the video signal is composed of a total of two channel signal lines including the signal line for transmitting the synchronization signal and the like. The source 1 and the video processing / display device 2 can be connected. Therefore, it can be said that this embodiment can further reduce the number of signal lines as compared with the conventional FPD.

本発明の一実施形態の画像信号処理装置の構成を説明するための図である。It is a figure for demonstrating the structure of the image signal processing apparatus of one Embodiment of this invention. 図１に示したシリアル送信部の構成を説明するための図である。It is a figure for demonstrating the structure of the serial transmission part shown in FIG. 図２に示したパラレル・シリアル変換部の構成を説明するための図である。It is a figure for demonstrating the structure of the parallel-serial conversion part shown in FIG. 図２に示したシリアル送信部の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the serial transmission unit shown in FIG. 2. 図２に示したパラレル・シリアル変換部の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the parallel / serial converter shown in FIG. 2. 一般的な従来の映像信号源と映像処理・表示部の構成を示した図である。It is the figure which showed the structure of the general conventional video signal source and a video processing / display part. 図６に示した映像信号源の構成をより詳細に説明するための図である。It is a figure for demonstrating in detail the structure of the video signal source shown in FIG. 図７に示した映像信号源が画像データを映像処理・表示部にシリアル転送する構成を説明するための図である。FIG. 8 is a diagram for explaining a configuration in which the video signal source shown in FIG. 7 serially transfers image data to a video processing / display unit. 図８に示した映像データ・シリアル転送部の構成を説明するための図である。It is a figure for demonstrating the structure of the video data serial transfer part shown in FIG. 一般的なＦＰＤＬｉｎｋを説明するための図である。It is a figure for demonstrating general FPD Link. 一般的なＦＰＤＬｉｎｋを説明するための他の図である。It is another figure for demonstrating general FPD Link.

Explanation of symbols

１映像信号源、２映像処理・表示装置、１０１シリアル送信部、２０１ＦＩＦＯメモリ、２０２シリアル転送制御部、２０３ＦＩＦＯ書込コントローラ、２０４シリアル転送コントローラ、２０５同期信号分離回路、２０６ＰＬＬ回路、２０８パラレル・シリアル変換部、２０９電源制御機能付ドライバ回路、２１０画素データ生成部２１０、３０１制御部、３０２ビット分配部、３０３内部バッファ DESCRIPTION OF SYMBOLS 1 Video signal source, 2 Video processing / display apparatus, 101 Serial transmission part, 201 FIFO memory, 202 Serial transfer control part, 203 FIFO write controller, 204 Serial transfer controller, 205 Synchronization signal separation circuit, 206 PLL circuit, 208 Parallel Serial conversion unit, 209 Driver circuit with power control function, 210 Pixel data generation unit 210, 301 Control unit, 302 bit distribution unit, 303 Internal buffer

Claims

Image signal acquisition means for acquiring an image signal;
Image signal storage means for storing the image signal acquired by the image signal acquisition means;
Image signal transfer means for transferring the image signal stored in the image signal storage means to image processing means for processing the image signal to generate a display image;
Power supply control for stopping power supply to the image signal transfer means while a predetermined amount of image signal is stored in the image signal storage means and starting power supply when a predetermined amount of image signal is stored Means,
An image signal processing apparatus comprising:

The image signal storage means and the image signal transfer means convert the speed of the image signal, and transfer the image signal to the image processing means at a speed higher than the speed captured by the image signal acquisition means. 2. The image signal processing apparatus according to claim 1, wherein transfer of the image signal is stopped during a period in which a predetermined amount is accumulated in the signal accumulation means.

2. The image processing apparatus according to claim 1, further comprising serial conversion means for converting the parallel image signal into serial data and transferring it to the image transfer means when the image signals stored in the image signal storage means are read in parallel. 3. The image signal processing device according to 2.

4. The image signal processing apparatus according to claim 1, wherein the image signal storage means is a line memory that stores an image signal for at least one line.

The said power supply control means starts the transfer of an image signal after progress of predetermined time, after supplying electric power to the said image signal transfer means, The any one of Claim 1 to 4 characterized by the above-mentioned. Image signal processing device.

The image signal acquisition means includes at least an image sensor that photoelectrically converts received light to generate an analog electric signal, and an AD converter that converts the generated analog electric signal into a digital signal, and the AD converter The image signal processing apparatus according to claim 1, wherein the converted digital signal is acquired as an image signal.

An image signal accumulating step for accumulating the acquired image signal;
A power supply stop step of stopping the supply of power to the image signal transfer unit that transfers the image signal while a predetermined amount of the image signal is stored in the image signal storage step;
A power supply start step for starting power supply when a predetermined amount of image signal is stored in the image signal storage step;
An image signal transfer method comprising: