JP4232250B2

JP4232250B2 - Fault check method for digital computer circuit.

Info

Publication number: JP4232250B2
Application number: JP00917799A
Authority: JP
Inventors: 正樹橋爪; 浩之四柳; 建臣為貞; 敏広茅原; 英司田坂
Original assignee: Miura Co Ltd
Current assignee: Miura Co Ltd
Priority date: 1999-01-18
Filing date: 1999-01-18
Publication date: 2009-03-04
Anticipated expiration: 2019-01-18
Also published as: JP2000207239A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル電子計算機を構成する電子回路に発生する信号線の故障の検査方法に関するものである。
【０００２】
【従来の技術】
近年、ディジタル電子計算機回路の小型化が進み、回路内の隣り合う信号線間の短絡故障が回路製造時に非常に発生しやすくなっている。この種短絡故障の検査方法として、ディジタル電子計算機回路内の信号線の電圧値、つまり論理値を測定し、前記回路内に短絡故障が発生しているか否かを判定する検査方法（以下、従来方法という。）が知られている。
【０００３】
この従来方法は、次の原理に基づく。図１及び図２に示すように、電子計算機回路１，２間の短絡信号線３，４に相異なる電圧レベルＨ，Ｌを出力することでその故障の影響が現れる。すなわち、一対の信号線間に短絡故障を生じている場合、一方の信号線にＨレベル出力を、他方の信号線にＬレベル出力をすると、論理値に異常が発生する。そこで現れた異常論理値を、論理値測定可能な出力端子まで伝搬して故障を検出するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記の従来方法によれば、つぎのような課題を有している。一般にディジタル電子計算機の回路は複雑で大規模であることから、その出力端子まで異常論理値を伝搬させることが非常に難しい。また、図１及び図２に示すように論理値に発生する異常がＨレベルになるのかＬレベルになるのか正確に予測できない。さらに、ディジタル電子計算機回路は回路規模が大きく、発生する可能性のある故障すべてに対し発生しているかどうかを調べることは現実には不可能となっている。また、その回路は内部構造が非常に複雑なＩＣを用いて実現されているので、検査時間が著しく長くなる。
【０００５】
これらの理由から、信号線の論理値を測定し検査する従来方法は、ディジタル電子計算機回路に発生する可能性のある短絡故障の検査に有効ではなく、これまでは実用化されていない。
【０００６】
それに対し、一対の故障信号線に異なる電圧レベルを出力すれば、図１及び図２のいずれの場合でもその故障信号線間に過電流Ｉｆｓが流れ、電源電流が異常となることから、その異常電源電流により故障を検出することが可能である。その電源電流を測定することで短絡故障を検査する方法がＣＭＯＳ論理ＩＣに対してはすでに提案され、その有効性が明らかにされている。
【０００７】
しかしながら、ＣＭＯＳ論理ＩＣに対して行われる電源電流を測定して検査する方法を、ディジタル電子計算機回路に対して単に適用しても短絡故障を検出できないものである。すなわち、ディジタル電子計算機回路の動作はプログラムによって決まる。そのため故障の発生する可能性のある信号線間に異なる電圧レベルを出力するプログラムを作成し実行させることで、電源電流の異常を生起させることができる。しかしながら、通常、電子計算機回路は高速なクロックに従って動作するため、異なる電圧レベルを電源電流に異常が現れるまで保持することができない。それを解決するには、クロックの周波数を電源電流に異常が現れる程度まで下げるという方法が考えられる。しかしながら、その方法では検査時間が著しく長くなることから、現実問題として電子計算機回路の検査方法として使用することができない。
【０００８】
本発明は、ディジタル電子計算機回路に電源から流れる電源電流を測定し、その回路内に発生した信号線の故障を検出する新規な検査法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明は、前記課題を解決するためになされたものであって、請求項１に記載の発明は、マイクロプロセッサと、このマイクロプロセッサに接続され、一対の信号線間の短絡故障による影響が検出可能な電源電流に現れるまで、異なる論理値を出力し続けられない信号線間の短絡故障を検出するための検査プログラムを格納した検査用ＲＯＭとを備えるディジタル電子計算機回路の故障検査方法であって、前記検査プログラムは、故障発生時には正常回路時にアクセスする第一のメモリセル以外の第二のメモリセルにアクセスする前記短絡故障を検出するプログラムであって、前記第二検査プログラムは、故障発生時には正常回路時にアクセスする第一のメモリセル以外の第二のメモリセルにアクセスする前記短絡故障を検出するプログラムであって、正常回路時には前記第一のメモリセルにアクセスして前記第一のメモリセルに格納した命令が読み出され、最終的にホールト命令が実行されて前記マイクロプロセッサを実行停止状態とするとともに、故障が一つでも発生している場合は前記第二のメモリセルにアクセスして前記第二のメモリセルに格納した命令が繰り返し読み出されてホールト命令が実行されないプログラムで構成され、前記マイクロプロセッサにより実際に使用する周波数クロックで前記第二検査プログラムを実行させ、実行停止状態の電源電流値より大きな電流が測定されれば前記信号線の短絡故障と判定することを特徴とし、
また、請求項２に記載の発明は、マイクロプロセッサと、このマイクロプロセッサに接続され、一対の信号線間の短絡故障による影響が検出可能な電源電流として現れるまで異なる論理値を出力し続けられる信号線間の短絡故障を検出するための第一検査プログラムを格納した検査用ＲＯＭと、一対の信号線間の短絡故障による影響が検出可能な電源電流に現れるまで、異なる論理値を出力し続けられない信号線間の短絡故障を検出するための第二検査プログラムを格納した検査用ＲＯＭとを備えるディジタル電子計算機回路の故障検査方法であって、
前記第一検査プログラムは、前記一対の信号線間の短絡故障による影響が検出可能な電源電流として現れるまで異なる論理値を出力し続ける信号を出力した後、時間待ちルーチンを実行するプログラムで構成され、前記マイクロプロセッサにより前記第一検査プログラムを実行させ、電源電流のピーク値が設定値以上となると、前記信号線の短絡故障と判定するとともに、
前記第二検査プログラムは、故障発生時には正常回路時にアクセスする第一のメモリセル以外の第二のメモリセルにアクセスする前記短絡故障を検出するプログラムであって、正常回路時には前記第一のメモリセルにアクセスして前記第一のメモリセルに格納した命令が読み出され、最終的にホールト命令が実行されて前記マイクロプロセッサを実行停止状態とするとともに、故障が一つでも発生している場合は前記第二のメモリセルにアクセスして前記第二のメモリセルに格納した命令が繰り返し読み出されてホールト命令が実行
されないプログラムで構成され、前記マイクロプロセッサにより実際に使用する周波数クロックで前記第二検査プログラムを実行させ、実行停止状態の電源電流値より大きな電流が測定されれば前記信号線の短絡故障と判定することを特徴とし、
さらに、請求項３に記載の発明は、請求項１または請求項２において、前記第二のメモリセルに格納した命令が、前記マイクロプロセッサの同じ命令を繰り返し実行する命令であることを特徴としている。
【００１０】
本願発明は、より具体的には、次の二つの検査方法を含む。
その一つは、信号線の故障による影響を検出可能な電源電流の変化として現れるまで、異なる論理値を出力し続けられる信号線の故障に有効な検査方法であって、検査時に信号線の故障による影響が検出可能な電源電流の変化として現れるまで、検査信号を前記信号線に出力させ続ける検査プログラムを中央処理装置に実行させ、電源電流の測定により前記信号線の故障を検出する。
【００１１】
他の一つは、信号線の故障による影響が検出可能な電源電流の変化として現れるまで異なる論理値を出力し続けられない信号線の故障に有効な検査方法であって、検査時に故障による異常信号に基づき実行停止状態とさせない検査プログラムを中央処理装置に実行させ、電源電流の測定により前記信号線の故障を検出する。
【００１２】
この場合、検査用プログラムを、その回路を実際に使用する場合の周波数のクロックで実行させ、その時の電源電流の異常を検出して故障が発生していないかどうかを検査する。すなわち、ほとんどの商用のディジタル電子計算機回路は省電力設計が行われており、実行停止状態ではほとんど電源電流が流れないように作られている。それに対し、実行停止状態以外の状態では実行停止状態時の電源電流値よりも大きな電源電流が流れるように作られている。そこで、検査時に故障による異常信号に基づき実行停止状態とさせない検査プログラムを実行させ、電源電流を測定する。測定された故障時の電源電流値と回路の実行停止状態時に流れる電源電流値とを比較し、前者が後者より大きければ故障回路と判定する。
【００１３】
【発明の実施の形態】
本発明の実施の形態を以下に図３乃至図１３に従い説明する。図３は、一般的なディジタル電子計算機回路の構成図を示す。図３において、５はマイクロプロセッサの中央処理装置、６はＲＯＭなどのメモリ、７はＩ／Ｏポート、８はＩ／Ｏディバイス、９はアドレスラッチを示す。
【００１４】
電子計算機回路に発生する可能性のある短絡故障は、信号線の種類により、短絡故障による電源電流波形への影響を検査プログラムを工夫することで出し続けることができる第一の故障（一対の信号線間の短絡故障による影響が検出可能な電源電流として現れるまで、異なる論理値を出力し続けられる信号線ＦＡ間の短絡故障）と、短絡故障による電源電流波形への影響を検査プログラムを工夫することで出し続けることができない第二の故障（一対の信号線間の短絡故障による影響が検出可能な電源電流に現れるまで、異なる論理値を出力し続けられない信号線ＦＢ，ＦＣ間の短絡故障）に分類できる。それぞれの短絡故障に対応した実施の形態を以下に説明する。
【００１５】
先ず、第一の故障に対する実施の形態を図４乃至図７に従い説明する。図４において、マイクロプロセッサ１０は、図３の中央処理装置５とＩ／Ｏポート７を含む。また、信号線１２，１３は図３の信号線ＦＡに相当し、短絡故障の電源電流波形への影響を、検査プログラムを工夫することで出し続けることができる。その場合、検査対象電子計算機回路のマイクロプロセッサ１０に実行させる第一の検査プログラムは、図５に示すように短絡故障の影響を発生する信号を出力した後、時間待ちルーチンを実行するプログラムで構成され、第一検査用ＲＯＭ１１（図３ではメモリ６に相当）に格納される。１４は、アドレスラッチ（図３のアドレスラッチに相当）である。
【００１６】
検査の前準備として、第一検査用ＲＯＭ１１を検査対象のマイクロプロセッサ１０に接続し、マイクロプロセッサ１０に電源電流のピーク値を保持するピークホールド回路、ピークホールド回路の出力をＡ／Ｄ変換するＡ／Ｄ変換回路、このＡ／Ｄ変換回路の出力を入力して短絡故障を判定する判定用マイクロプロセッサ（いずれも図示しない）を接続しておく。
【００１７】
そして、一対の信号線１２、１３間を短絡させ、第一の検査プログラムを実行させると、図５に示すように先ず故障が励起され、その後時間待ちルーチンが挿入される。故障が励起されると、電源電流は、正常時は図６に示すような静的電源電流であるのに対して、図７に示すような電流となる。この電源電流のピーク値を前記ピークホールド回路にて保持する。保持されたピーク値が設定値以上となると、電源電流に異常が発生したと判定し、短絡故障と判定する。
【００１８】
前記検査プログラムの時間待ちルーチンの待ち時間は、短絡故障により生じた電源電流の異常のピーク値を前記ピークホールド回路が保持し、このピーク値を前記Ａ／Ｄ変換回路が確実にＡ／Ｄ変換して前記設定値以上と判定できる長さの時間に設定される。
【００１９】
次に、第二の故障の検査方法につき、図８乃至図１３に従い説明する。図１１乃至図１３における信号線１５，１６は、図３の信号線ＦＢに相当し、短絡故障による電源電流波形への影響を、検査プログラムを工夫することで出し続けることができないものである。すなわち、この故障の場合は、前もって決められたクロック信号に比例した時間しか故障の影響を発生しない。それは図８に示すように、計算機自体は自分自身のクロック信号に従って高速に動作しており、信号線ＦＢ、ＦＣの短絡故障はそのクロック信号によって決まる短い時間しか故障が励起されないためである。そして、図７のような大きな異常電流として故障の影響が現れる前にその異常電流が消滅し、その異常を検出できない。
【００２０】
そのような故障に対して検査対象電子計算機回路の中央処理装置に実行させる第二の検査プログラムは、正常回路の時のみホールト命令が実行されて実行停止状態となり、故障が一つでも発生している場合はその命令が実行されないようにさせるプログラムで構成される。
【００２１】
この第二の検査プログラムは、第二検査用ＲＯＭ１７に格納され、このプログラムをマイクロプロセッサ１０の中央処理装置に実行させ、実行停止状態の電流値より大きな電流が測定されれば故障回路と判定する。図９に正常回路の電源電流波形例を、図１０にそのような短絡故障が発生した回路の電源電流波形例を示す。第二の検査プログラムによる検査方法では、図９と図１０の電源電流波形の違いにより短絡故障を検出し、検査する。
【００２２】
第二の検査方法を図１１乃至図１３に従いより詳細に説明する。マイクロプロセッサ１０は図４と同様に、ＮＥＣ製８ビットマイクロプロセッサを用いている。このマイクロプロセッサではアドレスバスの下位アドレスとデータバスが同じピンを共有しており、時分割でそれらのピンを使用している。この回路において図３の信号線ＦＢの故障を検出するための第二の検査プログラムを図１１に示す。図１１の第二検査用ＲＯＭ１７内には故障を生じていない時に読み出されるメモリセル以外にはマイクロプロセッサ１０のＪＲ−１命令、つまり同じ命令を繰り返し実行する命令の機械語０ＦＦＨを格納しておく。正常時にはマイクロプロセッサ１０に対してＲＥＳＥＴ信号が印加された後、００００Ｈ番地からの命令が読み出され実行されるので、図１２に示す順序で第二検査用ＲＯＭ１７内の命令が読み出され実行され、最終的にホールト命令が実行される。
【００２３】
それに対し、回路に故障が発生した場合、本第二の検査プログラムでは決してホールト命令が実行されない。図１３に図１１の回路において信号線１５，１６間が短絡した場合のプログラムの実行過程を示す。この故障は図３の信号線ＦＢ故障に対応する故障の一つである。
【００２４】
図１３において、ＲＥＳＥＴ信号が印加された後、００００Ｈ番地からの命令が順に読み出され実行され、マイクロプロセッサ１０が０ＤＦＦＨ番地の内容を読み出すためにＰＦ０＝１，ＰＦ１＝０を出力した際に図１、図２の状況が発生する。今の場合、ＰＦ０＝１，ＰＦ１＝０をマイクロプロセッサ１０が出力した際に第二検査用ＲＯＭ１７にＰＦ１＝ＰＦ０＝１として伝わるものとしている。この場合、この故障発生により正しく第二検査用ＲＯＭ１７に０ＤＦＦＨ番地というアドレス情報が伝わらない。
【００２５】
マイクロプロセッサ１０が０ＤＦＦＨ番地の内容を読み出すためにＰＦ０＝１，ＰＦ１＝０を出力した際、第二検査用ＲＯＭ１７には０ＣＦＦＨもしくは０ＦＦＦＨのいずれかが伝わり、その内容をマイクロプロセッサ１０が読み出してしまう。第二検査用ＲＯＭの０ＣＦＦＨ番地、０ＦＦＦＨ番地には０ＦＦＨという再度同じ命令を実行するというＪＲ−１命令が格納されていることから、マイクロプロセッサ１０は、常に０ＤＦＦＨを実行しようとして０ＦＦＨを読み出すという動作を繰り返すことになり、ホールト命令が実行されることはない。そのため図９に示すホールト命令実行時のときのみ流れる電源電流より大きな電源電流が回路に流れ続けることになり、故障を検出できることになる。
【００２６】
次に、前記の第一の検査プログラム及び第二の検査プログラムによる検査を実施した結果を説明する。ディジタル電子計算機回路の一つであり、商品化されている三浦工業株式会社製ボイラ制御用マイクロコンピュータ回路ＢＥ１−２００に対し第一検査プログラム及び第二検査プログラムを作成し、隣り合う信号線間すべてに短絡故障を挿入し、どの程度の故障が検出できるか調べてみた。その結果、検査時間が326msecで、98.7％の短絡故障を検出できることがわかった．検出できなかった故障はマイクロコンピュータ回路がまったく動作しない故障で、その故障に関しては検査するまでもなく検出できる故障であり、検出する必要のない故障である。
【００２７】
【発明の効果】
上記の如く構成される本発明によれば、装置の小型化要求によりその回路自体が小型化される結果発生し易く、かつこれまで検出が困難で、現実には十分検査できていないマイクロプロセッサを含むディジタル電子計算機回路の故障を、出荷時などに容易かつ確実に検出することができるなどきわめて産業的価値の多大なる検査方法を提供できる効果を奏するものである。
【図面の簡単な説明】
【図１】短絡故障が発生し異なる電圧値が出力された場合に発生する２種類の故障の影響のうちの一つを示す図である。
【図２】短絡故障が発生し異なる電圧値が出力された場合に発生する２種類の故障の影響のうちのもう一つ示す図である。
【図３】一般的なディジタル電子計算機回路の内部構造を示す図である。
【図４】本発明の一実施例の検査プログラムを格納したＲＯＭを接続したディジタル電子計算機回路の一例を示す図である。
【図５】本発明の一実施例の故障の影響を発生しつづけられる故障の検査方法とその時に実行させるプログラムの内容を示す図である。
【図６】ディジタル電子計算機回路の正常時電源電流波形例を示す図である。
【図７】ある短絡故障が発生したディジタル電子計算機回路に対し、本発明の一実施例の図５に示すような検査方法で検査した時の電源電流波形を示す図である。
【図８】ディジタル電子計算機回路の動作時の一般的なタイミングチャートを示す図である。図は、信号線間が短絡しても最大４ステートの間しか異なる出力値を出力し続けられなく、故障の影響を図７のように長い時間発生させ続けられないことを表している。
【図９】短絡故障が発生していないディジタル電子計算機回路に対し本検査法を適用した時に現れる電源電流波形例を示す図である。
【図１０】故障の影響を発生し続けられない故障が発生したディジタル電子計算機回路に対し本発明他の実施例の検査方法を適用した時に現れる電源電流波形例を示す図である。
【図１１】本発明の他の実施例の検査プログラムを格納したＲＯＭを接続したディジタル電子計算機回路の一例及び検査プログラムを示す図である。
【図１２】図１１の回路に故障が発生していない場合のプログラムの実行過程を示す図である。
【図１３】図１１の回路に図３の信号線ＦＢの故障に相当する故障が発生した場合のプログラムの実行過程を示している。
【符号の説明】
５中央処理装置
６メモリ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for inspecting a failure of a signal line occurring in an electronic circuit constituting a digital electronic computer.
[0002]
[Prior art]
In recent years, miniaturization of digital electronic computer circuits has progressed, and short circuit faults between adjacent signal lines in the circuit are very likely to occur during circuit manufacture. As an inspection method for this kind of short-circuit fault, an inspection method for measuring whether or not a short-circuit fault has occurred in the circuit by measuring the voltage value of the signal line in the digital computer circuit, that is, the logical value (hereinafter, conventional) Known as the method).
[0003]
This conventional method is based on the following principle. As shown in FIGS. 1 and 2, the influence of the failure appears by outputting different voltage levels H and L to the short-circuit signal lines 3 and 4 between the computer circuits 1 and 2. That is, when a short-circuit failure occurs between a pair of signal lines, an abnormality occurs in the logic value if an H level output is output on one signal line and an L level output is output on the other signal line. The abnormal logic value that appears is propagated to an output terminal capable of measuring the logic value to detect a failure.
[0004]
[Problems to be solved by the invention]
However, the conventional method has the following problems. In general, since a circuit of a digital electronic computer is complicated and large-scale, it is very difficult to propagate an abnormal logic value to its output terminal. Further, as shown in FIGS. 1 and 2, it cannot be accurately predicted whether the abnormality occurring in the logical value becomes the H level or the L level. Further, the digital electronic computer circuit is large in circuit scale, and it is impossible in reality to check whether or not it has occurred for all possible failures. In addition, since the circuit is realized by using an IC having an extremely complicated internal structure, the inspection time is significantly increased.
[0005]
For these reasons, the conventional method of measuring and inspecting the logical value of a signal line is not effective for inspecting a short circuit fault that may occur in a digital computer circuit, and has not been put into practical use until now.
[0006]
On the other hand, if different voltage levels are output to the pair of fault signal lines, the overcurrent Ifs flows between the fault signal lines in both cases of FIG. 1 and FIG. A failure can be detected by the power supply current. A method for inspecting a short-circuit fault by measuring the power supply current has already been proposed for a CMOS logic IC, and its effectiveness has been clarified.
[0007]
However, even if a method of measuring and inspecting a power supply current performed on a CMOS logic IC is simply applied to a digital computer circuit, a short-circuit fault cannot be detected. That is, the operation of the digital electronic computer circuit is determined by the program. Therefore, it is possible to cause an abnormality in the power supply current by creating and executing a program that outputs different voltage levels between signal lines that may cause a failure. However, since an electronic computer circuit normally operates according to a high-speed clock, it cannot hold different voltage levels until an abnormality appears in the power supply current. In order to solve this, a method of reducing the frequency of the clock to such an extent that an abnormality appears in the power supply current can be considered. However, since this method significantly increases the inspection time, it cannot be used as an inspection method for an electronic computer circuit as a real problem.
[0008]
It is an object of the present invention to provide a novel inspection method for measuring a power supply current flowing from a power supply to a digital electronic computer circuit and detecting a failure of a signal line generated in the circuit.
[0009]
[Means for Solving the Problems]
The present invention has been made to solve the above problems, and the invention according to claim 1 detects the influence of a microprocessor and a short-circuit fault connected to the microprocessor and a pair of signal lines. A fault inspection method for a digital electronic computer circuit comprising a test ROM storing a test program for detecting a short-circuit fault between signal lines that cannot continue to output different logic values until they appear in a possible power supply current. The inspection program is a program for detecting the short-circuit fault that accesses a second memory cell other than the first memory cell that is accessed in a normal circuit when a fault occurs , and the second inspection program is used when the fault occurs. A program for detecting the short-circuit fault for accessing a second memory cell other than the first memory cell accessed in a normal circuit There are instructions stored in said first memory cell to access the normal circuit sometimes said first memory cell is read out, together with a final halt instruction is executed and execution stop state the microprocessor , failure if you are also generated one is constituted by the second accesses memory cells instruction stored in said second memory cell is repeatedly read out and not halt instruction execution programs, the micro The second inspection program is executed with a frequency clock actually used by a processor, and if a current larger than the power supply current value in the execution stopped state is measured, it is determined that the signal line is short-circuited,
According to a second aspect of the present invention, there is provided a microprocessor and a signal connected to the microprocessor and capable of continuing to output different logical values until the influence of a short-circuit fault between a pair of signal lines appears as a detectable power supply current. The test ROM that stores the first test program for detecting short-circuit faults between lines and the output of different logic values until the effects of short-circuit faults between the pair of signal lines appear in the detectable power supply current. A method for inspecting a failure of a digital electronic computer circuit comprising an inspection ROM storing a second inspection program for detecting a short-circuit failure between no signal lines,
The first inspection program is a program that executes a time waiting routine after outputting a signal that continues to output different logical values until the influence of a short circuit failure between the pair of signal lines appears as a detectable power supply current. When the first inspection program is executed by the microprocessor and the peak value of the power supply current is equal to or higher than a set value, it is determined that the signal line is short-circuited,
The second test program, at the time of failure a program that detects the short-circuit failure to access the second memory cells other than the first memory cell to be accessed in the normal circuit, the normal circuit and sometimes the first memory cell When the instruction stored in the first memory cell is read and the halt instruction is finally executed to put the microprocessor into the execution stop state, and at least one failure has occurred An instruction stored in the second memory cell by accessing the second memory cell is repeatedly read and a halt instruction is not executed. The second clock is actually used by the microprocessor with the frequency clock. If the test program is executed and a current greater than the power supply current value in the execution stopped state is measured, the signal line short It characterized by determining malfunction,
The invention described in claim 3 is characterized in that, in claim 1 or 2, the instruction stored in the second memory cell is an instruction for repeatedly executing the same instruction of the microprocessor. .
[0010]
More specifically, the present invention includes the following two inspection methods.
One of them is an effective inspection method for signal line failure that can continue to output different logic values until it appears as a change in power supply current that can detect the influence of the signal line failure. The central processing unit is caused to execute an inspection program that continues to output the inspection signal to the signal line until the influence of is detected as a change in the detectable power supply current, and the failure of the signal line is detected by measuring the power supply current.
[0011]
The other is an effective inspection method for signal line failures that cannot continue to output different logic values until the influence of the signal line failure appears as a detectable change in power supply current. Based on the signal, the central processing unit is caused to execute an inspection program that does not stop execution, and the failure of the signal line is detected by measuring the power supply current.
[0012]
In this case, the test program is executed with a clock having a frequency when the circuit is actually used, and an abnormality in the power supply current at that time is detected to check whether a failure has occurred. That is, most commercial digital computer circuits are designed to save power, and are designed so that almost no power supply current flows when the execution is stopped. On the other hand, in a state other than the execution stop state, a power supply current larger than the power supply current value in the execution stop state flows. Therefore, an inspection program that does not stop execution is executed based on an abnormal signal due to a failure during inspection, and the power supply current is measured. The measured power supply current value at the time of failure is compared with the power supply current value that flows when the circuit is stopped, and if the former is larger than the latter, it is determined as a failure circuit.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to FIGS. FIG. 3 shows a block diagram of a general digital electronic computer circuit. In FIG. 3, 5 is a central processing unit of a microprocessor, 6 is a memory such as a ROM, 7 is an I / O port, 8 is an I / O device, and 9 is an address latch.
[0014]
The short-circuit fault that may occur in the electronic computer circuit is the first fault (a pair of signals) that can continue to be generated by devising the inspection program, depending on the type of signal line, to the influence of the short-circuit fault on the power supply current waveform. Devise the inspection program to determine the effect of the short-circuit failure on the power supply current waveform and the short-circuit failure between the signal lines FA until the influence of the short-circuit failure between the lines appears as a detectable power supply current. The second failure that cannot continue to occur (short-circuit failure between the signal lines FB and FC that cannot continue to output different logic values until the effect of the short-circuit failure between the pair of signal lines appears in the detectable power supply current. ). Embodiments corresponding to each short-circuit failure will be described below.
[0015]
First, an embodiment for the first failure will be described with reference to FIGS. In FIG. 4, the microprocessor 10 includes the central processing unit 5 and the I / O port 7 of FIG. 3. Further, the signal lines 12 and 13 correspond to the signal line FA of FIG. 3, and the influence of the short-circuit failure on the power supply current waveform can be continued by devising the inspection program. In this case, the first inspection program to be executed by the microprocessor 10 of the electronic computer circuit to be inspected is composed of a program for executing a time waiting routine after outputting a signal causing the influence of a short-circuit fault as shown in FIG. And stored in the first inspection ROM 11 (corresponding to the memory 6 in FIG. 3). Reference numeral 14 denotes an address latch (corresponding to the address latch in FIG. 3).
[0016]
As a preparation for the inspection, the first inspection ROM 11 is connected to the microprocessor 10 to be inspected, a peak hold circuit for holding the peak value of the power supply current in the microprocessor 10, and A / D conversion of the output of the peak hold circuit A / D conversion circuit and a determination microprocessor (both not shown) for determining a short circuit failure by inputting the output of the A / D conversion circuit are connected.
[0017]
When the pair of signal lines 12 and 13 are short-circuited and the first inspection program is executed, a failure is first excited as shown in FIG. 5, and then a time waiting routine is inserted. When a failure is excited, the power supply current is a static power supply current as shown in FIG. 6 in a normal state, but a current as shown in FIG. The peak value of the power supply current is held by the peak hold circuit. When the held peak value is equal to or greater than the set value, it is determined that an abnormality has occurred in the power supply current, and it is determined that there is a short circuit failure.
[0018]
In the waiting time of the inspection program time waiting routine, the peak hold circuit holds the peak value of the abnormality of the power supply current caused by the short-circuit failure, and the A / D conversion circuit reliably performs the A / D conversion. Thus, it is set to a length of time that can be determined to be equal to or greater than the set value.
[0019]
Next, a second failure inspection method will be described with reference to FIGS. The signal lines 15 and 16 in FIGS. 11 to 13 correspond to the signal line FB in FIG. 3, and the influence on the power supply current waveform due to the short-circuit failure cannot be continued by devising the inspection program. That is, in the case of this failure, the influence of the failure occurs only for a time proportional to a predetermined clock signal. This is because, as shown in FIG. 8, the computer itself operates at high speed according to its own clock signal, and the short circuit failure of the signal lines FB and FC is excited only for a short time determined by the clock signal. Then, before the influence of the failure appears as a large abnormal current as shown in FIG. 7, the abnormal current disappears, and the abnormality cannot be detected.
[0020]
The second test program to be executed by the central processing unit of the computer circuit to be inspected for such a failure is in a halt state because the halt instruction is executed only when the circuit is normal, and even one failure occurs. If so, it is composed of a program that prevents the instruction from being executed.
[0021]
This second inspection program is stored in the second inspection ROM 17, and this program is executed by the central processing unit of the microprocessor 10. If a current larger than the current value in the execution stop state is measured, it is determined as a fault circuit. . FIG. 9 shows an example of a power supply current waveform of a normal circuit, and FIG. 10 shows an example of a power supply current waveform of a circuit in which such a short circuit failure has occurred. In the inspection method using the second inspection program, a short-circuit fault is detected and inspected based on the difference between the power supply current waveforms in FIGS.
[0022]
The second inspection method will be described in more detail with reference to FIGS. The microprocessor 10 uses an NEC 8-bit microprocessor as in FIG. In this microprocessor, the lower address of the address bus and the data bus share the same pins, and these pins are used in a time division manner. FIG. 11 shows a second inspection program for detecting a failure of the signal line FB in FIG. 3 in this circuit. In the second inspection ROM 17 of FIG. 11, the JR-1 instruction of the microprocessor 10, that is, the machine language 0FFH of the instruction for repeatedly executing the same instruction, is stored in addition to the memory cell read when no failure has occurred. . Since the instruction from address 0000H is read and executed after the RESET signal is applied to the microprocessor 10 in the normal state, the instructions in the second inspection ROM 17 are read and executed in the order shown in FIG. Finally, a halt instruction is executed.
[0023]
On the other hand, when a failure occurs in the circuit, the halt instruction is never executed in the second inspection program. FIG. 13 shows a program execution process when the signal lines 15 and 16 are short-circuited in the circuit of FIG. This failure is one of the failures corresponding to the signal line FB failure in FIG.
[0024]
In FIG. 13, after the RESET signal is applied, instructions from address 0000H are read out and executed in order, and the microprocessor 10 outputs PF0 = 1 and PF1 = 0 to read the contents of address 0DFFFH. 1. The situation of FIG. 2 occurs. In this case, when the microprocessor 10 outputs PF0 = 1 and PF1 = 0, it is transmitted to the second inspection ROM 17 as PF1 = PF0 = 1. In this case, the address information of address 0DFFH is not properly transmitted to the second inspection ROM 17 due to the occurrence of this failure.
[0025]
When the microprocessor 10 outputs PF0 = 1 and PF1 = 0 in order to read the contents of the address 0DFFH, either 0CFFH or 0FFFH is transmitted to the second inspection ROM 17, and the microprocessor 10 reads the contents. . Since the JR-1 instruction for executing the same instruction 0FFH again is stored in the addresses 0CFFH and 0FFFH of the second inspection ROM, the microprocessor 10 always reads 0FFH in an attempt to execute 0DFFH. The halt command is not executed. Therefore, a power supply current larger than the power supply current that flows only when the halt command shown in FIG. 9 is executed continues to flow through the circuit, and a failure can be detected.
[0026]
Next, the results of the inspection performed by the first inspection program and the second inspection program will be described. A first inspection program and a second inspection program are created for a microcomputer circuit BE1-200 for boiler control manufactured by Miura Kogyo Co., Ltd., which is one of the digital electronic computer circuits, and between all adjacent signal lines. I inserted a short-circuit fault into the, and examined how much fault can be detected. As a result, it was found that 98.7% of short-circuit faults can be detected with an inspection time of 326 msec. The failure that could not be detected is a failure in which the microcomputer circuit does not operate at all. The failure is a failure that can be detected without inspection and is a failure that does not need to be detected.
[0027]
【The invention's effect】
According to the present invention configured as described above, a microprocessor that is likely to be generated as a result of miniaturization of the circuit itself due to a demand for miniaturization of the device and that has been difficult to detect so far and has not been sufficiently tested in practice. the failure of the digital computer circuitry including one in which an effect that can provide tremendous inspection method very industrial value, such as can be easily and reliably detected, such as during shipping.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating one of the effects of two types of faults that occur when a short-circuit fault occurs and different voltage values are output.
FIG. 2 is a diagram illustrating another effect of two types of faults that occur when a short-circuit fault occurs and different voltage values are output.
FIG. 3 is a diagram showing an internal structure of a general digital electronic computer circuit.
FIG. 4 is a diagram showing an example of a digital electronic computer circuit to which a ROM storing an inspection program according to an embodiment of the present invention is connected.
FIG. 5 is a diagram showing a failure inspection method capable of continuously generating the influence of a failure according to an embodiment of the present invention and the contents of a program executed at that time.
FIG. 6 is a diagram showing an example of a normal power supply current waveform of a digital electronic computer circuit.
FIG. 7 is a diagram showing a power supply current waveform when a digital electronic computer circuit in which a short-circuit fault has occurred is inspected by an inspection method as shown in FIG. 5 of an embodiment of the present invention.
FIG. 8 is a diagram showing a general timing chart at the time of operation of the digital electronic computer circuit. The figure shows that even if the signal lines are short-circuited, different output values can only be output for a maximum of four states, and the influence of the failure cannot be continuously generated for a long time as shown in FIG.
FIG. 9 is a diagram showing an example of a power supply current waveform that appears when the present inspection method is applied to a digital computer circuit in which no short-circuit fault has occurred.
FIG. 10 is a diagram showing an example of a power supply current waveform that appears when an inspection method according to another embodiment of the present invention is applied to a digital electronic computer circuit in which a failure that cannot continue to be affected by the failure has occurred.
FIG. 11 is a diagram showing an example of a digital electronic computer circuit connected to a ROM storing an inspection program according to another embodiment of the present invention and an inspection program.
12 is a diagram showing a program execution process when no failure has occurred in the circuit of FIG.
13 shows a program execution process when a failure corresponding to the failure of the signal line FB of FIG. 3 occurs in the circuit of FIG.
[Explanation of symbols]
5 Central processing unit 6 Memory

Claims

To detect a short-circuit fault between a microprocessor and a signal line connected to this microprocessor that cannot output different logic values until the effect of a short-circuit fault between a pair of signal lines appears in a detectable power supply current A failure inspection method for a digital electronic computer circuit comprising an inspection ROM storing an inspection program of
The inspection program is a program for detecting the short-circuit fault that accesses a second memory cell other than the first memory cell that is accessed during a normal circuit when a failure occurs, and that accesses the first memory cell during a normal circuit. and instructions stored in the first memory cell is read out, as well as execution stops the microprocessor finally halt instruction is executed, if the failure has also occurred in one the first An instruction stored in the second memory cell by accessing the second memory cell is repeatedly read and the halt instruction is not executed;
A digital electronic computer characterized in that the inspection program is executed by a frequency clock actually used by the microprocessor, and that a short-circuit fault of the signal line is determined when a current larger than a power supply current value in an execution stopped state is measured. Circuit fault inspection method.

A first circuit for detecting a short-circuit fault between a microprocessor and a signal line connected to the microprocessor and capable of continuously outputting different logic values until the influence of a short-circuit fault between a pair of signal lines appears as a detectable power supply current. To detect short-circuit faults between signal lines that cannot output different logic values until the effect of the short-circuit fault between a pair of signal lines and a detectable power supply current appears in a test ROM that stores one test program A failure inspection method for a digital computer circuit comprising an inspection ROM storing a second inspection program of
The first inspection program is a program that executes a time waiting routine after outputting a signal that continues to output different logical values until the influence of a short circuit failure between the pair of signal lines appears as a detectable power supply current. When the first inspection program is executed by the microprocessor and the peak value of the power supply current is equal to or higher than a set value, it is determined that the signal line is short-circuited,
The second test program, at the time of failure a program that detects the short-circuit failure to access the second memory cells other than the first memory cell to be accessed in the normal circuit, the normal circuit and sometimes the first memory cell When the instruction stored in the first memory cell is read and the halt instruction is finally executed to put the microprocessor into the execution stop state, and at least one failure has occurred Access to the second memory cell
The instruction stored in the second memory cell is repeatedly read and the halt instruction is not executed, and the second inspection program is executed with the frequency clock actually used by the microprocessor. A fault inspection method for a digital computer circuit, characterized in that if a current larger than a power supply current value in a stopped state is measured, it is determined that the signal line is short-circuited.

3. The fault inspection method for a digital electronic computer circuit according to claim 1, wherein the instruction stored in the second memory cell is an instruction for repeatedly executing the same instruction of the microprocessor.