JP4226175B2

JP4226175B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP4226175B2
Application number: JP35198399A
Authority: JP
Inventors: 高志三村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-12-10
Filing date: 1999-12-10
Publication date: 2009-02-18
Anticipated expiration: 2019-12-10
Also published as: JP2001168342A

Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に歪みＳｉ活性層を有する高速半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
周知の如く、通常のＳｉ結晶ではその対称性に起因して、第１ブリュアン領域中に、伝導帯下端近傍に対応して図１に示す六つの結晶学的に等価（逆格子空間において）な、しかし結晶運動量の異なる状態が存在し、伝導帯上において電子はこれらの状態のいずれをもとることができる。その結果、従来のＳｉを活性領域として使った半導体装置では、電子がこれらの結晶学的に等価な状態の間で散乱することに起因して、動作速度に限界が生じていた。
【０００３】
これに対し、従来より、Ｓｉ活性層に引っ張り歪みを与えることにより図１に矢印で示すように結晶の対称性を低下させ、電子が散乱できる状態の数を制限することにより電子の移動度が増大し、Ｓｉを活性層として使う半導体装置の動作速度を向上できることが認識されていた。例えば特開平９−８２９４４号公報、あるいは特開平５- ８２５５８号公報を参照。さらに、歪みＳｉＧｅ層を活性層としたｐ型ＭＯＳＦＥＴ（S.Verdonckt-Vandebroek et al., IEEE Trans. Electron Devices, vol.12, no.8, 1991, pp.447-449 ）、あるいはＣＭＯＳ回路装置（A. Sadek, et al., IEEE Trans. Electron Devices, vol.43, no.8, 1996, pp.1224-1232）も提案されている。
【０００４】
一方、従来のＳｉ活性層を使った半導体装置の動作速度を向上させるために、ＳＯＩ（silicon-on-insulator）構造の採用が有効であることが認識されている。ＳＯＩ構造を採用することにより、配線の寄生容量に起因する信号遅延の問題が軽減される。そこで、かかるＳＯＩ構造においてＳｉ層を歪ませたＳＳＯＩ（strained-Si-on-insulator) 構造により、より高速な半導体装置を提供することが提案されている(Powell, A.R., Appl. Phys. Lett. vol.64, no.14, pp.1856-1858, 1994) 。
【０００５】
図２は、前記従来技術によるＳＳＯＩ構造の構造を示す。
図２を参照するに、単結晶Ｓｉ基板１１上にはＳＩＭＯＸ法によりＳｉＯ₂層１２が形成され、さらに前記ＳｉＯ₂層１２上には単結晶Ｓｉ層１３が前記Ｓｉ基板１１に対してエピタキシャルな関係を保って形成される。さらに前記単結晶Ｓｉ層１３上にはＳｉＧｅ層１４がエピタキシャルに形成され、前記ＳｉＧｅ層１４上に、前記半導体装置の活性層を構成するＳｉ層１５がエピタキシャルに形成される。
【０００６】
図２の構成では前記Ｓｉ活性層１５に所望の歪みを与えるために前記ＳｉＧｅ層１４を前記活性層１５よりも厚く形成し、また前記ＳｉＧｅ層１４の下のＳｉ単結晶層１３の厚さを前記ＳｉＧｅ層１４の厚さよりも薄く形成する。その結果、前記Ｓｉ単結晶層１３中には転位およびこれに沿ったすべりが発生し前記ＳｉＧｅ層１４は実質的に無歪み状態となる。そこで、前記ＳｉＧｅ層１４上に薄いＳｉ層１５を形成すると、ＳｉとＳｉＧｅとの間の格子定数差に起因する歪みが、かかるＳｉ層１５に付与される。
【０００７】
【発明が解決しようとする課題】
図２の積層構造は、Ｓｉ単結晶基板中にＳＩＭＯＸ法により前記ＳｉＯ₂層１２およびＳｉ層１３よりなるＳＯＩ構造を形成し、かかるＳｉ層１３の上に、前記ＳｉＧｅ層１４およびＳｉ層１５をエピタキシャルに成長させることにより得ることができる。あるいは、前記ＳＯＩ構造を形成した後で、前記Ｓｉ層１３上に薄いＳｉ層をエピタキシャルに形成した後で前記ＳｉＧｅ層１４の成長を行なってもよい。
【０００８】
しかし、図２の従来の技術では前記ＳｉＧｅ層１４を既存のＳｉ層１３の表面に再成長させる必要があるため、前記Ｓｉ層１３とＳｉＧｅ層１４との間に、あるいは前記Ｓｉ層１３の内部に結晶成長界面が形成されるのを回避することができない。かかる結晶成長界面は欠陥を含むことが多く、その結果かかる欠陥が前記ＳｉＧｅ層１４を介して転位の形で前記歪みＳｉ活性層１５に伝達される実質的な危険が存在する。
【０００９】
さらに、先にも述べたように、前記従来のＳＳＯＩ構造では、前記ＳｉＧｅ層１４を実質的に無歪み状態とするために、前記ＳｉＧｅ層１４の下方のＳｉ層１３を臨界膜厚以上の厚さとし、前記Ｓｉ層１３中に転位を誘起し、かかる転位に沿ってＳｉ層１３中にすべり、すなわち塑性変形を誘起している。この塑性変形が起こるのは、前記Ｓｉ層１３と下地ＳｉＯ₂層１２との界面がすべりを起こすためである。この結果、前記従来技術では、かかるＳｉ層１３中に誘起された転位が観察されている。かかるＳｉ層１３中のすべりに伴って前記ＳｉＧｅ層１４の歪みは緩和され、ＳｉＧｅ層１４は実質的に無歪み状態となる。その結果、前記ＳｉＧｅ層１４上の薄いＳｉ活性層１５には、前記ＳｉＧｅ層１４から強い引っ張り応力が印加される。
【００１０】
しかしながら、このようなＳＳＯＩ構成では、前記転位を前記Ｓｉ層１３中に完全に閉じ込めるのは困難で、その結果、図２の従来のＳＳＯＩ構造を活性領域に有する半導体装置では、前記Ｓｉ層１３中の転位が前記ＳｉＧｅ層１４を貫通して前記歪みＳｉ活性層１５に到達する危険があり、前記歪みＳｉ活性層１５中におけるキャリアの散乱は避けられないと考えられる。
【００１１】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、ＳＳＯＩ構造を活性領域中に有する半導体装置において、歪みＳｉ層中の欠陥を実質的に除去することによりキャリア散乱を最小化し、所望の高速動作を実現することにある。
【００１２】
【課題を解決するための手段】
本発明は上記の課題を、
Ｓｉ基板と、
前記Ｓｉ基板上に形成された酸化膜と、
前記酸化膜上に形成された活性層とよりなる半導体装置において、
前記活性層は、
前記酸化膜上に形成された第１の歪みＳｉ層と、
前記第１の歪みＳｉ層上に結晶格子が整合して形成され、臨界膜厚よりも小さい厚さを有するＳｉＧｅ混晶層と、
前記ＳｉＧｅ混晶層上に結晶格子が整合して形成された第２の歪みＳｉ層とよりなり、
前記ＳｉＧｅ混晶層は無歪みであり、
前記第１および第２の歪みＳｉ層は引張歪みを有し、
前記第１および第２の歪みＳｉ層の厚さの合計が前記ＳｉＧｅ混晶層の厚さよりも小さいことを特徴とする半導体装置により、解決する。
【００１５】
また本発明は上記の課題を、
ＳｉＧｅ混晶に隣接して歪みＳｉ層を有する半導体装置の製造方法において、
第１のＳｉ基板上に、第１のＳｉ層と臨界膜厚以下の厚さのＳｉＧｅ混晶層と前記ＳｉＧｅ混晶層よりも薄い第２のＳｉ層とを、順次エピタキシャルに堆積する工程と、
前記第２のＳｉ層上に第１の絶縁膜を形成し、第１の積層構造体を形成する工程と、
第２のＳｉ基板上に第２の絶縁膜を形成し、第２の積層構造体を形成する工程と、
前記第１の積層構造体と前記第２の積層構造体とを、前記第１の絶縁膜と前記第２の絶縁膜が密接するように貼りあわせ、第３の積層構造体を形成する工程と、
前記第３の積層構造体において、前記第１のＳｉ基板および前記第１のＳｉ層の一部を除去することにより、前記第１のＳｉ層の厚さと前記第２のＳｉ層の厚さとの総和が前記ＳｉＧｅ混晶層の厚さよりも小さくする工程と、
その後、前記第３の積層構造体を熱処理することにより、前記ＳｉＧｅ混晶層の歪みを緩和し、前記第１のＳｉ層及び前記第２のＳｉ層により、引張歪みを蓄積した歪みＳｉ層を含む活性層を形成する工程を含むことを特徴とする半導体装置の製造方法により、解決する。
【００１８】
［作用］
図３（Ａ）〜（Ｃ）は、本発明の原理を示す。
【００１９】
図３（Ａ）を参照するに、本発明ではＳｉ基板２１上にＳｉ層２２をエピタキシャルに成長させ、さらにその上にＳｉＧｅ混晶層２３を臨界膜厚以下の厚さにエピタキシャル成長させる。前記Ｓｉ層２２とＳｉＧｅ混晶層２３との間の格子定数差により、前記ＳｉＧｅ混晶層２３には圧縮歪みが蓄積する。ただし、前記ＳｉＧｅ混晶層２３は臨界膜厚以下の厚さに形成されているため、転位は発生しない。さらに、前記ＳｉＧｅ層２３上には薄いＳｉ層２４がエピタキシャルに形成され、さらに前記Ｓｉ層２４上には絶縁膜２５が形成される。
【００２０】
図３（Ａ）の工程と同時に、あるいはこれに相前後して、図３（Ｂ）の工程において別のＳｉ基板２６上に絶縁膜２７が形成され、図３（Ｃ）の工程において図３（Ｂ）の構造上に前記図３（Ａ）の構造を上下反転させた状態で、前記絶縁膜２５が前記Ｓｉ基板２６上の絶縁膜２７に密接するように貼り合わせる。
さらに図３（Ｃ）の工程において、前記ＳｉＧｅ層２３上に位置するＳｉ基板２１およびＳｉ層２２が、図３（Ａ）中のラインＡ−Ａ’に対応する位置まで除去され、その結果、前記ＳｉＧｅ層２３上に、薄いＳｉ層２３Ａが形成される。その際、本発明では前記ＳｉＧｅ層２３の下のＳｉ層２４と前記ＳｉＧｅ層２３上のＳｉ層２２Ａの厚さの合計が、前記ＳｉＧｅ層２３の厚さよりも薄くなるように設定され、その結果、図３（Ｃ）の状態では、熱処理により前記絶縁膜２５を特に前記ＳｉＧｅ層２３との界面近傍において塑性変形させることにより、図３（Ａ）の状態において前記ＳｉＧｅ層２３中に蓄積されていた歪みが前記Ｓｉ層２２Ａおよび２４に移される。換言すると、図３（Ｃ）の状態では、前記ＳｉＧｅ層２３において実質的に歪みが緩和され、前記Ｓｉ層２２Ａおよび２４には引っ張り歪みが蓄積する。
【００２１】
先にも図１で説明したように、このように引っ張り歪みを蓄積したＳｉ層２２Ａあるいは２４では移動度が増大し、このためかかる歪みＳｉ層２２Ａあるいは２４を電子走行層として使うことにより、高速で動作する半導体装置を実現することが可能になる。その際、図２の従来の構造と異なり、図３（Ｃ）のＳＳＯＩ構造では前記ＳｉＧｅ層２３の下のＳｉ層２４は臨界膜厚以下の厚さを有し、実質的に転位を含まない。
【００２２】
図４は、図３（Ｃ）のＳＳＯＩ構造に対応するバンド構造図を示す。図４中、Ｅｃは伝導帯を、またＥｖは価電子帯を示す。
図４を参照するに、このような構造を正電圧によりバイアスすると、反転状態において前記歪みＳｉ層２４中に、前記ＳｉＧｅ層２３との界面に沿って電子のチャネルが反転層として形成される。その際、前記Ｓｉ層２４は引っ張り歪みを蓄積しているため、電子はかかる反転層中を、散乱の少ない、大きな移動度で輸送される。すなわち、前記歪みＳｉ層２４を電子走行層として使ったｎチャネル型ＭＯＳ半導体装置は、従来の通常のＳｉ半導体装置を上回る高速動作が可能である。その際前記歪みＳｉ層２４は厚い絶縁膜２５，２７に隣接しているため、寄生容量に起因する信号遅延も最小化される。
【００２３】
また図４のＳＳＯＩ構造を負電圧によりバイアスすると、前記ＳｉＧｅ層２３中に、前記歪みＳｉ層２２Ａとの界面に沿って、ホールのチャネルが反転層として形成される。すなわち、かかるＳＳＯＩ構造は、ｐチャネル型ＭＯＳ半導体装置としても使うことができる。ただし図４は概念図であり、上記の正電圧あるいは負電圧バイアスに伴うバンドの変形は示していない。
【００２４】
【発明の実施の形態】
［第１実施例］
図５（Ａ）〜図６（Ｅ）は、本発明の第１実施例によるＳＳＯＩ構造の形成方法を示す。
図５（Ａ）を参照するに、比抵抗が約０．０１ｃｍ／Ｓの低抵抗Ｓｉ基板３１上に通常のＭＢＥ法により、比抵抗が約０．０１ｃｍ／ＳのＳｉ層３２Ａを約２００ｎｍの厚さに形成し、さらにその上に比抵抗が約１０ｃｍ／Ｓ以上の高抵抗非ドープＳｉ層３２Ｂを、同じくＭＢＥ法により約５ｎｍの厚さに形成する。
【００２５】
さらに、図５（Ｂ）の工程において、前記非ドープＳｉ層３２Ｂ上に、組成が例えばＳｉ_0.5Ｇｅ_0.5で表されるＳｉＧｅ混晶層３３をＭＢＥ法により、約２５ｎｍの厚さに形成し、さらにその上に非ドープＳｉ層３４を約５ｎｍ、ＭＢＥ法により堆積した後、前記Ｓｉ層３４上にＳｉＯ₂膜３５を通常の熱ＣＶＤ法により、約１００ｎｍの厚さに形成する。
【００２６】
このようにして形成されたＳｉＧｅ混晶層３３はＳｉよりも実質的に大きい格子定数を有するため、前記Ｓｉ基板３１およびＳｉエピタキシャル層３２Ａ，３２Ｂを含む厚いＳｉ単結晶層から歪みを受け、実質的な圧縮歪みを蓄積する。一方、前記Ｓｉ単結晶層は厚いため、歪みを蓄積することはほとんどない。一方、前記ＳｉＧｅ混晶層３３の厚さは、前記ＳｉＧｅ組成のＳｉＧｅ混晶層の、Ｓｉ単結晶に対する臨界膜厚以下の厚さに設定されているため、前記ＳｉＧｅ混晶層３３中に転位が発生することはない。前記ＳｉＧｅ混晶層３３において、Ｇｅの組成を０．５を超えて大きくすることも可能であるが、その場合には、前記ＳｉＧｅ混晶層３３中に蓄積される圧縮歪みは大きくなるものの、前記臨界膜厚も減少するため、転位の発生を回避するために層３３の膜厚を小さく設定することが必要である。前記ＳｉＧｅ混晶層の実用的な組成範囲は、Ｇｅ組成が０．１〜０．６（１０〜６０％）程度と考えられる。
【００２７】
さらに、前記図５（Ａ），（Ｂ）の工程とは別に、図５（Ｃ）の工程において、比抵抗が約１０ｃｍ／Ｓのｐ型Ｓｉ基板４１上に別のＳｉＯ₂膜４２が、熱酸化法により約３００ｎｍの厚さに形成され、次に図６（Ｄ）の工程で、図５（Ｂ）の構造が前記図５（Ｃ）の構造上に、上下反転した状態で、すなわち前記ＳｉＯ₂膜３５が前記ＳｉＯ₂膜４２に密接するように、約１３．３Ｐａ（０．１Ｔｏｒｒ）程度の真空中で貼り合わせられ、約３００°Ｃの温度で熱処理することにより、前記ＳｉＯ₂膜３５およびＳｉＯ₂膜４２が強固に接合される。
【００２８】
さらに図６（Ｅ）の工程において、前記図６（Ｄ）の構造に対してＨＦ水溶液中において電解エッチングを施し、前記高抵抗Ｓｉ層３２Ｂを残し、前記低抵抗Ｓｉ基板３１および低抵抗Ｓｉ層３２Ａを選択的に除去する。かかる電解エッチングでは、比抵抗が約０．１ｃｍ／Ｓ以下の低抵抗Ｓｉ層が、選択的にエッチング除去される。その結果、先に図３（Ｃ）で説明した構造に対応する、歪みＳｉ層３２Ｂが鏡面で画成されたＳＳＯＩ構造が得られる。
【００２９】
図６（Ｅ）の工程では、前記低抵抗Ｓｉ基板３１および低抵抗Ｓｉ層３２Ａを除去する際に、先に説明した電解エッチング工程の代わりにＨＦとＨＮＯ₃とＣＨ₃ＣＯＯＨの混合液をエッチャントとしたウェットエッチング法を使うこともできる。この場合にも、前記低抵抗Ｓｉ基板３１あるいは低抵抗Ｓｉ層３２Ａの比抵抗が０．１ｃｍ／Ｓ以下である場合に、高抵抗Ｓｉ層３２Ｂに対して１０００倍を超える選択比が実現できる（Sumitomo, Y. et al., Electrochem. Soc., Extended Abstracts, vol.72, no.1, pp.74-76, 1972) 。
【００３０】
最後に図６（Ｅ）の構造に対して約５００°Ｃで１時間程度の熱処理を行なうことにより、前記絶縁膜３５とＳｉ層３４との界面にすべりが発生し、その結果前記ＳｉＧｅ混晶層３３の歪み状態が実質的に緩和すると同時に、歪みが前記Ｓｉ層３４および３２Ｂに移され、Ｓｉ層３４および３２Ｂが、当初の無歪み状態から、引っ張り歪みを蓄積した状態に遷移する。その際、前記ＳｉＧｅ混晶層３３の厚さが、前記Ｓｉ層３４および３２Ｂを合計した厚さよりも大きいため、前記ＳｉＧｅ混晶層３３は、前記実質的に歪みが緩和した状態を維持する。
【００３１】
なお、本実施例において前記ＳｉＯ₂膜３５および４２の代わりに、ＳｉＮ膜を使うことも可能である。さらに、それ以外にも、前記Ｓｉ層３４との間の界面において熱処理により塑性変形が生じるものであれば、他のアモルファス絶縁体膜を使うことも可能である。
［第２実施例］
図７（Ａ），（Ｂ）は、本発明の第２実施例によるＳＳＯＩ構造を示す。ただし図７（Ａ）は先に図５（Ｂ）の構造に対応し、図７（Ｂ）は図６（Ｅ）の構造に対応する。図７（Ａ），（Ｂ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３２】
図７（Ａ）を参照するに、本実施例においては先の実施例の図５（Ｂ）に対応する工程において、前記Ｓｉ層３４上に、前記歪みＳｉＧｅ混晶層３３と実質的に同じ組成を有する別の歪みＳｉＧｅ混晶層３３Ａを、約２０ｎｍの厚さに堆積し、前記ＣＶＤ−ＳｉＯ₂膜３５を前記ＳｉＧｅ混晶層３３Ａ上に形成している。
【００３３】
また図６（Ｅ）に対応する図７（Ｂ）の構造では、前記歪みＳｉ層３４が前記ＳｉＧｅ混晶３３Ａと３３との間に形成されるが、かかる構造では半導体装置の活性層として使われる歪みＳｉ層３４がＳｉＯ₂膜３５に対して離間して形成されるため、前記歪みＳｉ層３４中を走行する電子が前記ＳｉＯ₂膜３５界面の凹凸により散乱される問題が軽減される。このため、前記歪みＳｉ層３４を活性層に使うことにより、電子の移動度をさらに向上させることが可能になる。
［第３実施例］
図８（Ａ）〜図１２（Ｉ）は、本発明の第８実施例によるＣＭＯＳインバータ５０の製造方法を示す。
【００３４】
図８（Ａ）を参照するに、図５（Ｃ）に対応する工程によりＳｉ基板５１上にＳｉＯ₂膜５２が形成され、さらに図８（Ｂ）の工程において、図５（Ｂ）の工程に対応してｐ型Ｓｉ基板６１上にｐ型Ｓｉ層６２Ａと、非ドープＳｉ層６２Ｂと、非ドープＳｉＧｅ層６３と、非ドープＳｉ層６４とを順次エピタキシャルに積層し、さらに前記非ドープＳｉ層６４上にＣＶＤ−ＳｉＯ₂膜６５を堆積した構造が形成される。
【００３５】
次に図９（Ｃ）の工程において、先の図６（Ｄ）の工程に対応して前記図８（Ｂ）の構造が上下反転した状態で図８（Ａ）の構造上に接合され、図９（Ｄ）の工程において、図９（Ｃ）のｐ型Ｓｉ基板６１およびｐ型Ｓｉ層６２Ａが選択的電解エッチングにより除去される。さらに図９（Ｄ）の工程においては熱処理を行なうことにより、前記ＳｉＯ₂膜５２および６５中に塑性変形を誘起し、前記ＳｉＧｅ層６３中の圧縮歪みを緩和させると同時に、隣接するＳｉ層６２Ｂおよび６４中に引っ張り歪みを誘起する。
【００３６】
次に図１０（Ｅ）の工程において前記歪みＳｉ層６２Ｂ上に熱酸化膜６６を形成し、さらに前記熱酸化膜６６上にポリシリコンあるいはＷ等よりなる導電層６７を一様に形成する。
さらに図１０（Ｆ）の工程において前記導電層６７をパターニングしてゲート電極６７Ａおよび６７Ｂを形成し、前記ゲート電極６７Ｂを含む領域をレジストパターン６８Ａで保護しながら、前記ゲート電極６７Ａを含む領域中に、Ａｓ⁺あるいはＰ⁺等のｎ型不純物をイオン注入により導入する。
【００３７】
さらに、図１１（Ｇ）の工程において前記ゲート電極６７Ａを含む領域をレジストパターン６８Ｂにより保護しながら前記ゲート電極６７Ｂを含む領域中にＢ⁺あるいはＢＦ₂ ⁺等のｐ型不純物をイオン注入し、図１１（Ｈ）の工程において先に図１０（Ｆ）および図１１（Ｇ）の工程で導入された不純物を活性化させる。その結果、前記エピタキシャル層６４，６３，６２Ｂよりなる活性層６９中、前記ゲート電極６７Ａの両側に、ｎ⁺型の拡散領域６９Ａおよび６９Ｂが、また前記ゲート電極６７Ｂの両側にｐ⁺型の拡散領域６９Ｃおよび６９Ｄが形成される。
【００３８】
さらに図１２（Ｉ）の工程において、図１１（Ｈ）の構造をＳｉＮよりなるパッシベーション膜７０により覆い、さらに前記パッシベーション膜７０中に前記拡散領域６９Ａ，６９Ｂ，６９Ｃおよび６９Ｄをそれぞれ露出するコンタクトホール７０Ａ，７０Ｂ，７０Ｃおよび７０Ｄを形成する。さらに、前記コンタクトホール７０Ａを介して前記拡散領域６９Ａにコンタクトするように電極７１Ａを形成し、前記コンタクトホール７０Ｂを介して前記拡散領域６９Ｂにコンタクトするように、また前記コンタクトホール７０Ｃを介して前記拡散領域６９Ｃにコンタクトするように電極７１Ｂを形成し、さらに前記コンタクトホール７０Ｄを介して前記拡散領域６９Ｄにコンタクトするように電極７１Ｃを形成することにより、所望のＣＭＯＳインバータ５０が得られる。
【００３９】
先にも図４で説明したように、かかるＣＭＯＳ構造では、電子のチャネル６４ＣＨが前記ゲート電極６７Ａ直下の歪みＳｉ層６４中に、またホールのチャネル６３ＣＨが、前記ゲート電極６７Ｂ直下のＳｉＧｅ混晶層６３中に形成される。
図１２（Ｉ）のＣＭＯＳインバータはＳＯＩ構造を有し、しかも電子のチャネル６４ＣＨが、電子移動度の大きい歪みＳｉ層６４中に形成されるため、高速で動作する。さらに前記歪みＳｉ層６４は欠陥を含むことがなく、キャリア電子の散乱も最小化される。
【００４０】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００４１】
【発明の効果】
本発明の特徴によれば、欠陥の少ない良質の歪みＳｉ層を容易に、かつ確実に形成することが可能で、その結果電子移動度の非常に大きい活性層を有する高速半導体装置を実現することが可能になる。
【図面の簡単な説明】
【図１】歪みＳｉ層を使った高速半導体装置の原理を説明する図である。
【図２】従来の歪みＳｉ層を含む積層半導体構造を示す図である。
【図３】（Ａ）〜（Ｃ）は、本発明の原理を示す図である。
【図４】本発明の原理を示す別の図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第１実施例によるＳＳＯＩ構造の製造方法を示す図（その１）である。
【図６】（Ｄ），（Ｅ）は、本発明の第１実施例によるＳＳＯＩ構造の製造方法を示す図（その２）である。
【図７】（Ａ），（Ｂ）は、本発明の第２実施例によるＳＳＯＩ構造を示す図である。
【図８】（Ａ），（Ｂ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その１）である。
【図９】（Ｃ），（Ｄ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その２）である。
【図１０】（Ｅ），（Ｆ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その３）である。
【図１１】（Ｇ），（Ｈ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その４）である。
【図１２】（Ｉ）は、本発明の第３実施例によるＣＭＯＳインバータの製造方法を示す図（その５）である。
【符号の説明】
１１，２１，３１，４１，５１，６１Ｓｉ基板
１２，２５，２７，３５，４２，５２，６５絶縁膜
１３，１５，２２，２２Ａ，２４，３２Ａ，３２Ｂ，３４，６２Ａ，６２Ｂ，６４Ｓｉ層
１４，２３，３３，６３ＳｉＧｅ混晶層
６６熱酸化膜
６７導体層
６７Ａ，６７Ｂゲート電極
６８Ａ，６８Ｂレジストパターン
６９Ａ，６９Ｂｎ⁺型拡散領域
６９Ｃ，６９Ｄｐ⁺型拡散領域
７０パッシベーション膜
７０Ａ，７０Ｂ，７０Ｃ，７０Ｄコンタクトホール
７１Ａ，７１Ｂ，７１Ｃ電極パターン[0001]
BACKGROUND OF THE INVENTION
The present invention generally relates to semiconductor devices, and more particularly to a high-speed semiconductor device having a strained Si active layer and a method for manufacturing the same.
[0002]
[Prior art]
As is well known, due to the symmetry of a normal Si crystal, six crystallographically equivalent (in the reciprocal lattice space) shown in FIG. 1 corresponding to the vicinity of the lower end of the conduction band in the first Brillouin region. However, there are states with different crystal momentum, and electrons can take any of these states on the conduction band. As a result, in conventional semiconductor devices using Si as the active region, the operating speed is limited due to the scattering of electrons between these crystallographically equivalent states.
[0003]
On the other hand, conventionally, by applying tensile strain to the Si active layer, the symmetry of the crystal is lowered as shown by the arrow in FIG. 1, and the number of states in which electrons can be scattered is limited, thereby reducing the mobility of electrons. It has been recognized that the operating speed of a semiconductor device using Si as an active layer can be improved. For example, see JP-A-9-82944 or JP-A-5-82558. Furthermore, a p-type MOSFET having a strained SiGe layer as an active layer (S. Verdonckt-Vandebroek et al., IEEE Trans. Electron Devices, vol. 12, no. 8, 1991, pp. 447-449) or a CMOS circuit device (A. Sadek, et al., IEEE Trans. Electron Devices, vol. 43, no. 8, 1996, pp. 1224-1232) has also been proposed.
[0004]
On the other hand, it has been recognized that the adoption of an SOI (silicon-on-insulator) structure is effective for improving the operation speed of a semiconductor device using a conventional Si active layer. By adopting the SOI structure, the problem of signal delay due to the parasitic capacitance of the wiring is reduced. Therefore, it has been proposed to provide a higher-speed semiconductor device by using a strained-Si-on-insulator (SSOI) structure in which the Si layer is distorted in such an SOI structure (Powell, AR, Appl. Phys. Lett. vol.64, no.14, pp.1856-1858, 1994).
[0005]
FIG. 2 shows the structure of the SSOI structure according to the prior art.
Referring to FIG. 2, a SiO ₂ layer 12 is formed on a single crystal Si substrate 11 by a SIMOX method, and a single crystal Si layer 13 is epitaxially formed on the SiO ₂ layer 12 with respect to the Si substrate 11. Formed in a relationship. Further, a SiGe layer 14 is formed epitaxially on the single crystal Si layer 13, and a Si layer 15 constituting an active layer of the semiconductor device is formed epitaxially on the SiGe layer 14.
[0006]
In the configuration of FIG. 2, the SiGe layer 14 is formed thicker than the active layer 15 in order to give a desired strain to the Si active layer 15, and the thickness of the Si single crystal layer 13 below the SiGe layer 14 is set. The SiGe layer 14 is formed thinner than the thickness. As a result, dislocations and slips along the Si single crystal layer 13 occur, and the SiGe layer 14 becomes substantially unstrained. Therefore, when a thin Si layer 15 is formed on the SiGe layer 14, strain due to a lattice constant difference between Si and SiGe is imparted to the Si layer 15.
[0007]
[Problems to be solved by the invention]
In the stacked structure of FIG. 2, an SOI structure composed of the SiO ₂ layer 12 and the Si layer 13 is formed in a Si single crystal substrate by the SIMOX method, and the SiGe layer 14 and the Si layer 15 are formed on the Si layer 13. It can be obtained by growing epitaxially. Alternatively, after forming the SOI structure, a Si layer may be epitaxially formed on the Si layer 13 and then the SiGe layer 14 may be grown.
[0008]
However, in the conventional technique shown in FIG. 2, the SiGe layer 14 needs to be regrown on the surface of the existing Si layer 13, and therefore, between the Si layer 13 and the SiGe layer 14 or inside the Si layer 13. It is impossible to avoid the formation of a crystal growth interface. Such crystal growth interfaces often contain defects, so that there is a substantial danger that such defects are transferred to the strained Si active layer 15 through the SiGe layer 14 in the form of dislocations.
[0009]
Furthermore, as described above, in the conventional SSOI structure, in order to make the SiGe layer 14 substantially in an unstrained state, the Si layer 13 below the SiGe layer 14 is thicker than a critical thickness. It is assumed that dislocations are induced in the Si layer 13 and slip in the Si layer 13 along the dislocations, that is, plastic deformation is induced. This plastic deformation occurs because the interface between the Si layer 13 and the underlying SiO ₂ layer 12 slips. As a result, in the prior art, dislocations induced in the Si layer 13 are observed. As the Si layer 13 slips, the strain of the SiGe layer 14 is relaxed, and the SiGe layer 14 is substantially in a non-strained state. As a result, a strong tensile stress is applied from the SiGe layer 14 to the thin Si active layer 15 on the SiGe layer 14.
[0010]
However, in such an SSOI configuration, it is difficult to completely confine the dislocations in the Si layer 13, and as a result, in the semiconductor device having the conventional SSOI structure of FIG. The dislocations may penetrate the SiGe layer 14 and reach the strained Si active layer 15, and carrier scattering in the strained Si active layer 15 is inevitable.
[0011]
SUMMARY OF THE INVENTION Accordingly, it is a general object of the present invention to provide a new and useful semiconductor device and a method for manufacturing the same that solve the above-described problems.
A more specific problem of the present invention is to realize a desired high-speed operation in a semiconductor device having an SSOI structure in an active region by minimizing carrier scattering by substantially removing defects in the strained Si layer. It is in.
[0012]
[Means for Solving the Problems]
The present invention solves the above problems .
A Si substrate;
An oxide film formed on the Si substrate;
In a semiconductor device comprising an active layer formed on the oxide film,
The active layer is
A first strained Si layer formed on the oxide film;
A SiGe mixed crystal layer having a thickness smaller than a critical film thickness and having a crystal lattice aligned on the first strained Si layer;
A second strained Si layer formed by matching the crystal lattice on the SiGe mixed crystal layer,
The SiGe mixed crystal layer is unstrained,
The first and second strained Si layers have tensile strain;
The semiconductor device total thickness of the first and second strained Si layer is equal to or smaller again than the thickness of the SiGe mixed crystal layer, resolve.
[0015]
The present invention also solves the above problems.
In a method for manufacturing a semiconductor device having a strained Si layer adjacent to a SiGe mixed crystal,
A step of sequentially epitaxially depositing a first Si layer, a SiGe mixed crystal layer having a thickness equal to or less than a critical thickness, and a second Si layer thinner than the SiGe mixed crystal layer on a first Si substrate; ,
Forming a first insulating film on the second Si layer and forming a first stacked structure;
Forming a second insulating film on the second Si substrate and forming a second stacked structure;
Bonding the first stacked structure and the second stacked structure so that the first insulating film and the second insulating film are in close contact with each other, and forming a third stacked structure; ,
In the third laminated structure, by removing a part of the first Si substrate and the first Si layer, the thickness of the first Si layer and the thickness of the second Si layer are reduced. A step of making the sum smaller than the thickness of the SiGe mixed crystal layer;
Then, the strain of the SiGe mixed crystal layer is relaxed by heat-treating the third laminated structure, and a strained Si layer in which tensile strain is accumulated is formed by the first Si layer and the second Si layer. the method of manufacturing a semiconductor device which comprises a more Engineering forming an active layer comprising, resolving.
[0018]
[ Action]
3A to 3C show the principle of the present invention.
[0019]
Referring to FIG. 3A, in the present invention, the Si layer 22 is epitaxially grown on the Si substrate 21, and the SiGe mixed crystal layer 23 is epitaxially grown on the Si layer 22 to a thickness equal to or less than the critical film thickness. Due to the lattice constant difference between the Si layer 22 and the SiGe mixed crystal layer 23, compressive strain is accumulated in the SiGe mixed crystal layer 23. However, since the SiGe mixed crystal layer 23 is formed with a thickness equal to or less than the critical film thickness, dislocation does not occur. Further, a thin Si layer 24 is formed epitaxially on the SiGe layer 23, and an insulating film 25 is formed on the Si layer 24.
[0020]
At the same time as or along with the step of FIG. 3A, an insulating film 27 is formed on another Si substrate 26 in the step of FIG. 3B, and in FIG. In the state where the structure of FIG. 3A is turned upside down on the structure of FIG. 3B, the insulating film 25 is bonded so as to be in close contact with the insulating film 27 on the Si substrate.
Further, in the step of FIG. 3C, the Si substrate 21 and the Si layer 22 located on the SiGe layer 23 are removed to the position corresponding to the line AA ′ in FIG. A thin Si layer 23A is formed on the SiGe layer 23. At this time, in the present invention, the total thickness of the Si layer 24 under the SiGe layer 23 and the Si layer 22A on the SiGe layer 23 is set to be thinner than the thickness of the SiGe layer 23, and as a result, In the state of FIG. 3C, the insulating film 25 is plastically deformed particularly in the vicinity of the interface with the SiGe layer 23 by heat treatment, so that it is accumulated in the SiGe layer 23 in the state of FIG. The strain is transferred to the Si layers 22A and 24. In other words, in the state of FIG. 3C, strain is substantially relaxed in the SiGe layer 23, and tensile strain accumulates in the Si layers 22A and 24.
[0021]
As described above with reference to FIG. 1, the mobility increases in the Si layer 22A or 24 in which tensile strain is accumulated as described above. Therefore, by using the strained Si layer 22A or 24 as an electron transit layer, high speed is achieved. It becomes possible to realize a semiconductor device operating in At this time, unlike the conventional structure of FIG. 2, in the SSOI structure of FIG. 3C, the Si layer 24 under the SiGe layer 23 has a thickness equal to or less than the critical film thickness and substantially does not include dislocations. .
[0022]
FIG. 4 shows a band structure diagram corresponding to the SSOI structure of FIG. In FIG. 4, Ec represents a conduction band, and Ev represents a valence band.
Referring to FIG. 4, when such a structure is biased by a positive voltage, an electron channel is formed as an inversion layer in the strained Si layer 24 along the interface with the SiGe layer 23 in the inversion state. At that time, since the Si layer 24 accumulates tensile strain, electrons are transported through the inversion layer with high mobility with little scattering. That is, an n-channel MOS semiconductor device using the strained Si layer 24 as an electron transit layer can operate at a higher speed than a conventional ordinary Si semiconductor device. At that time, since the strained Si layer 24 is adjacent to the thick insulating films 25 and 27, signal delay due to parasitic capacitance is also minimized.
[0023]
When the SSOI structure of FIG. 4 is biased by a negative voltage, a hole channel is formed as an inversion layer in the SiGe layer 23 along the interface with the strained Si layer 22A. That is, such an SSOI structure can also be used as a p-channel MOS semiconductor device. However, FIG. 4 is a conceptual diagram and does not show the deformation of the band accompanying the positive voltage or negative voltage bias.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
[First embodiment]
5A to 6E show a method for forming an SSOI structure according to the first embodiment of the present invention.
Referring to FIG. 5A, an Si layer 32A having a specific resistance of about 0.01 cm / S is formed on a low resistance Si substrate 31 having a specific resistance of about 0.01 cm / S by an ordinary MBE method. Further, a high resistance undoped Si layer 32B having a specific resistance of about 10 cm / S or more is formed to a thickness of about 5 nm by the MBE method.
[0025]
5B, a SiGe mixed crystal layer 33 having a composition represented by, for example, Si _0.5 Ge _0.5 is formed on the undoped Si layer 32B to a thickness of about 25 nm by the MBE method. Further, an undoped Si layer 34 is deposited thereon by about 5 nm by the MBE method, and then an SiO ₂ film 35 is formed on the Si layer 34 by a normal thermal CVD method to a thickness of about 100 nm.
[0026]
Since the SiGe mixed crystal layer 33 formed in this manner has a lattice constant substantially larger than that of Si, the SiGe mixed crystal layer 33 receives strain from the thick Si single crystal layer including the Si substrate 31 and the Si epitaxial layers 32A and 32B, and substantially Accumulative compression distortion. On the other hand, since the Si single crystal layer is thick, the strain hardly accumulates. On the other hand, the thickness of the SiGe mixed crystal layer 33 is set to a thickness equal to or less than the critical film thickness of the SiGe mixed crystal layer having the SiGe composition with respect to the Si single crystal. Will not occur. In the SiGe mixed crystal layer 33, it is possible to increase the composition of Ge beyond 0.5. In that case, although the compressive strain accumulated in the SiGe mixed crystal layer 33 increases, Since the critical film thickness also decreases, it is necessary to set the film thickness of the layer 33 small in order to avoid the occurrence of dislocations. The practical composition range of the SiGe mixed crystal layer is considered that the Ge composition is about 0.1 to 0.6 (10 to 60%).
[0027]
Further, in addition to the steps of FIGS. 5A and 5B, in the step of FIG. 5C, another SiO ₂ film 42 is formed on the p-type Si substrate 41 having a specific resistance of about 10 cm / S. In the process of FIG. 6D, the structure of FIG. 5B is vertically inverted with respect to the structure of FIG. as the SiO ₂ film 35 is in close contact with the SiO ₂ film 42, they are bonded in a vacuum of about 13.3 Pa (0.1 Torr), by a heat treatment at a temperature of about 300 ° C, the SiO ₂ The film 35 and the SiO ₂ film 42 are firmly bonded.
[0028]
Further, in the step of FIG. 6E, the structure of FIG. 6D is subjected to electrolytic etching in an aqueous HF solution, leaving the high resistance Si layer 32B, and the low resistance Si substrate 31 and the low resistance Si layer. 32A is selectively removed. In such electrolytic etching, a low resistance Si layer having a specific resistance of about 0.1 cm / S or less is selectively etched away. As a result, an SSOI structure in which the strained Si layer 32B is defined by a mirror surface corresponding to the structure described above with reference to FIG.
[0029]
In the step of FIG. 6E, when removing the low-resistance Si substrate 31 and the low-resistance Si layer 32A, a mixed solution of HF, HNO ₃ and CH ₃ COOH is used as an etchant instead of the electrolytic etching step described above. Wet etching method can be used. Also in this case, when the specific resistance of the low-resistance Si substrate 31 or the low-resistance Si layer 32A is 0.1 cm / S or less, a selection ratio exceeding 1000 times with respect to the high-resistance Si layer 32B can be realized ( Sumitomo, Y. et al., Electrochem. Soc., Extended Abstracts, vol.72, no.1, pp.74-76, 1972).
[0030]
Finally, by subjecting the structure of FIG. 6E to a heat treatment at about 500 ° C. for about 1 hour, slippage occurs at the interface between the insulating film 35 and the Si layer 34. As a result, the SiGe mixed crystal At the same time that the strain state of the layer 33 is substantially relaxed, strain is transferred to the Si layers 34 and 32B, and the Si layers 34 and 32B transition from the initial unstrained state to a state in which tensile strain is accumulated. At this time, since the thickness of the SiGe mixed crystal layer 33 is larger than the total thickness of the Si layers 34 and 32B, the SiGe mixed crystal layer 33 maintains the state in which the strain is substantially relaxed.
[0031]
In this embodiment, it is also possible to use a SiN film instead of the SiO ₂ films 35 and 42. In addition, other amorphous insulator films can be used as long as plastic deformation is caused by heat treatment at the interface with the Si layer 34.
[Second Embodiment]
7A and 7B show an SSOI structure according to the second embodiment of the present invention. However, FIG. 7A corresponds to the structure of FIG. 5B first, and FIG. 7B corresponds to the structure of FIG. In FIGS. 7A and 7B, the same reference numerals are given to the portions described above, and description thereof is omitted.
[0032]
Referring to FIG. 7A, in this embodiment, in the step corresponding to FIG. 5B of the previous embodiment, substantially the same as the strained SiGe mixed crystal layer 33 on the Si layer. Another strained SiGe mixed crystal layer 33A having a composition is deposited to a thickness of about 20 nm, and the CVD-SiO ₂ film 35 is formed on the SiGe mixed crystal layer 33A.
[0033]
In the structure of FIG. 7B corresponding to FIG. 6E, the strained Si layer 34 is formed between the SiGe mixed crystals 33A and 33. In this structure, the strained Si layer 34 is used as an active layer of a semiconductor device. since the strained Si layer 34 dividing are formed apart from the the SiO ₂ film 35, a problem that electrons traveling middle the strained Si layer 34 is scattered by the unevenness of the SiO ₂ film 35 interface is reduced. For this reason, by using the strained Si layer 34 as an active layer, the mobility of electrons can be further improved.
[Third embodiment]
8A to 12I show a method for manufacturing a CMOS inverter 50 according to an eighth embodiment of the present invention.
[0034]
Referring to FIG. 8A, the SiO ₂ film 52 is formed on the Si substrate 51 by the process corresponding to FIG. 5C, and in the process of FIG. 8B, the process of FIG. Corresponding to the above, a p-type Si layer 62A, an undoped Si layer 62B, an undoped SiGe layer 63, and an undoped Si layer 64 are sequentially epitaxially stacked on the p-type Si substrate 61, and the undoped Si layer A structure in which a CVD-SiO ₂ film 65 is deposited on the layer 64 is formed.
[0035]
Next, in the step of FIG. 9C, the structure of FIG. 8B is joined to the structure of FIG. 8A in a state where the structure of FIG. In the step of FIG. 9D, the p-type Si substrate 61 and the p-type Si layer 62A of FIG. 9C are removed by selective electrolytic etching. Further, in the step of FIG. 9D, by performing a heat treatment, plastic deformation is induced in the SiO ₂ films 52 and 65, and the compressive strain in the SiGe layer 63 is relieved, and at the same time, the adjacent Si layer 62B. And 64 induce tensile strain.
[0036]
Next, in the step of FIG. 10E, a thermal oxide film 66 is formed on the strained Si layer 62B, and a conductive layer 67 made of polysilicon or W is uniformly formed on the thermal oxide film 66.
Further, in the step of FIG. 10F, the conductive layer 67 is patterned to form gate electrodes 67A and 67B, and the region including the gate electrode 67B is protected by the resist pattern 68A, while the region including the gate electrode 67A is protected. In addition, an n-type impurity such as As ⁺ or P ^{+ is} introduced by ion implantation.
[0037]
Further, in the step of FIG. 11G, a p-type impurity such as B ⁺ or BF ₂ ⁺ is ion-implanted into the region including the gate electrode 67B while protecting the region including the gate electrode 67A with the resist pattern 68B. In the step of FIG. 11H, the impurities previously introduced in the steps of FIG. 10F and FIG. 11G are activated. As a result, in the active layer 69 composed of the epitaxial layers 64, 63, 62B, n ⁺ type diffusion regions 69A and 69B are formed on both sides of the gate electrode 67A, and p ⁺ type diffusion is formed on both sides of the gate electrode 67B. Regions 69C and 69D are formed.
[0038]
Further, in the step of FIG. 12I, the structure of FIG. 11H is covered with a passivation film 70 made of SiN, and contact holes that expose the diffusion regions 69A, 69B, 69C, and 69D in the passivation film 70, respectively. 70A, 70B, 70C and 70D are formed. Furthermore, an electrode 71A is formed so as to contact the diffusion region 69A via the contact hole 70A, and the electrode 71A is contacted to the diffusion region 69B via the contact hole 70B and also via the contact hole 70C. The desired CMOS inverter 50 is obtained by forming the electrode 71B so as to contact the diffusion region 69C and further forming the electrode 71C so as to contact the diffusion region 69D via the contact hole 70D.
[0039]
As described above with reference to FIG. 4, in this CMOS structure, the electron channel 64CH is in the strained Si layer 64 immediately below the gate electrode 67A, and the hole channel 63CH is in the SiGe mixed crystal immediately below the gate electrode 67B. Formed in layer 63;
The CMOS inverter of FIG. 12 (I) has an SOI structure and operates at a high speed because the electron channel 64CH is formed in the strained Si layer 64 having a high electron mobility. Further, the strained Si layer 64 does not include defects, and carrier electron scattering is minimized.
[0040]
Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope described in the claims.
[0041]
【The invention's effect】
According to the features of the present invention, a high-quality strained Si layer with few defects can be easily and reliably formed, and as a result, a high-speed semiconductor device having an active layer with very high electron mobility can be realized. Is possible.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining the principle of a high-speed semiconductor device using a strained Si layer.
FIG. 2 is a diagram showing a conventional laminated semiconductor structure including a strained Si layer.
FIGS. 3A to 3C are diagrams illustrating the principle of the present invention.
FIG. 4 is another diagram illustrating the principle of the present invention.
FIGS. 5A to 5C are views (No. 1) showing the method for manufacturing the SSOI structure according to the first embodiment of the invention. FIGS.
6D and 6E are views (No. 2) illustrating the method for manufacturing the SSOI structure according to the first embodiment of the invention. FIG.
FIGS. 7A and 7B are diagrams showing an SSOI structure according to a second embodiment of the present invention. FIGS.
FIGS. 8A and 8B are views (No. 1) showing a method for manufacturing a CMOS inverter according to a third embodiment of the invention. FIGS.
FIGS. 9C and 9D are views (No. 2) showing the method for manufacturing the CMOS inverter according to the third embodiment of the invention. FIGS.
FIGS. 10E and 10F are views (No. 3) showing the method for manufacturing the CMOS inverter according to the third embodiment of the invention. FIGS.
FIGS. 11G and 11H are views (No. 4) showing a method for manufacturing a CMOS inverter according to a third embodiment of the invention. FIGS.
FIG. 12I is a diagram (No. 5) for illustrating a method of manufacturing the CMOS inverter according to the third embodiment of the present invention;
[Explanation of symbols]
11, 21, 31, 41, 51, 61 Si substrate 12, 25, 27, 35, 42, 52, 65 Insulating film 13, 15, 22, 22A, 24, 32A, 32B, 34, 62A, 62B, 64 Si Layers 14, 23, 33, 63 SiGe mixed crystal layer 66 Thermal oxide film 67 Conductive layers 67A, 67B Gate electrodes 68A, 68B Resist patterns 69A, 69B n ⁺ type diffusion regions 69C, 69D p ⁺ type diffusion regions 70 Passivation film 70A, 70B, 70C, 70D Contact hole 71A, 71B, 71C Electrode pattern

Claims

A Si substrate;
An oxide film formed on the Si substrate;
In a semiconductor device comprising an active layer formed on the oxide film,
The active layer is
A first strained Si layer formed on the oxide film;
A SiGe mixed crystal layer having a thickness smaller than a critical film thickness and having a crystal lattice aligned on the first strained Si layer;
A second strained Si layer formed by matching the crystal lattice on the SiGe mixed crystal layer,
The SiGe mixed crystal layer is unstrained,
The first and second strained Si layers have tensile strain;
A semiconductor device, wherein a total thickness of the first and second strained Si layers is smaller than a thickness of the SiGe mixed crystal layer.

Furthermore, a gate oxide film formed on the active layer,
The semiconductor device according to claim 1, further comprising: a gate electrode formed on the gate oxide film; and first and second diffusion regions respectively formed on both sides of the gate electrode in the active layer. .

3. The semiconductor device according to claim 2, wherein the first and second diffusion regions are p-type, and the SiGe mixed crystal layer forms a p-type channel immediately below the gate electrode.

3. The semiconductor device according to claim 2, wherein the first and second diffusion regions are n-type, and the first strained Si layer forms an n-type channel immediately below the gate electrode.

In a method for manufacturing a semiconductor device having a strained Si layer adjacent to a SiGe mixed crystal,
A step of sequentially epitaxially depositing a first Si layer, a SiGe mixed crystal layer having a thickness equal to or less than a critical thickness, and a second Si layer thinner than the SiGe mixed crystal layer on a first Si substrate; ,
Forming a first insulating film on the second Si layer and forming a first stacked structure;
Forming a second insulating film on the second Si substrate and forming a second stacked structure;
Bonding the first stacked structure and the second stacked structure so that the first insulating film and the second insulating film are in close contact with each other, and forming a third stacked structure; ,
In the third laminated structure, by removing a part of the first Si substrate and the first Si layer, the thickness of the first Si layer and the thickness of the second Si layer are reduced. A step of making the sum smaller than the thickness of the SiGe mixed crystal layer;
Then, the strain of the SiGe mixed crystal layer is relaxed by heat-treating the third laminated structure, and a strained Si layer in which tensile strain is accumulated is formed by the first Si layer and the second Si layer. the method of manufacturing a semiconductor device which comprises a more Engineering forming an active layer containing.

Wherein the step of removing the manufacturing method of a semiconductor device according to claim 5, characterized in that it is executed by electrolytic etching.

Wherein the step of removing the manufacturing method of a semiconductor device according to claim 5, characterized in that it is performed by selective etching.

Depositing a first Si layer of the first Si layer, according to claim 6 or 7, characterized in that it comprises a step of imparting conductivity to a portion to be left in the step of the removal A method for manufacturing a semiconductor device.