JP4224738B2 - Brushless motor control device - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、ブラシレスモータの制御装置に関し、さらに詳しくは、モータディレイ回路を使用してモータの加速及び減速制御を可能にしたブラシレスモータ制御装置に関するものである。
【0002】
【従来の技術】
ハードディスクドライブのスピンドルモータには3相ブラシレスモータが使用され、この3相ブラシレスモータの回転を制御する制御装置には、一般的にマイクロコンピュータにより構成されるモータディレイ回路が使用されている。
従来、このような3相ブラシレスモータの制御装置に用いられるモータディレイ回路においては、3相ブラシレスモータの各相の逆起電圧をコンパレータを通して検出し、このコンパレータで検出した各相の信号をモータディレイ回路に入力することにより、モータディレイ回路から、入力信号に対して所定の位相(例えば、30°)を遅らせた各相の出力信号を取り出す。その後、この各相の出力信号を変換器により、ブラシレスモータの各相のスイッチング素子をオン・オフ制御する信号に変換した後、このスイッチング信号で各相のスイッチング素子をオン・オフ制御して各相のコイルに駆動電流を流すことにより回転磁界を発生させ、これによりロータを回転させて、ハードディスク等を一定の角速度(一定線速度)に制御するようにしている。
【0003】
【発明が解決しようとする課題】
上記のような従来のブラシレスモータ制御装置に使用されるモータディレイ回路では、マイクロコンピュータの制御下においてブラシレスモータの加速制御が比較的容易に行うことができるが、マイクロコンピュータのみによる減速制御は不可能である。
そこで、従来におけるブラシレスモータの減速制御に際しては、各相のコイルに供給される電圧を一時的に停止するなどのハードウエア要素を付加し、このハードウエア要素を利用して減速制御を行うようにしている。
しかし、このような従来の制御方式は、マイクロコンピュータを利用して制御するにも関わらず、ブラシレスモータの負荷変動や電圧変動、あるいは外乱等の状況に応じた最適な加速、減速制御ができないという問題がある。
【0004】
本発明は上記のような点に鑑みなされたもので、本発明の目的は、モータディレイ回路を用いてブラシレスモータの加速、減速制御を可能にするとともに、モータの状況に応じた最適なモータ制御を可能にしたブラシレスモータ制御装置を提供することにある。
【0005】
【課題を解決するための手段】
上記の目的を達成するために本発明は、円周方向に等間隔に配置した複数のコイルを複数の相に接続してなるステータと、前記ステータのコイルに相対向して回転可能に配置され、前記各相に対応する複数の極に着磁されたマグネットからなるロータと、前記各相の各コイルに供給される電流をオン、オフ制御する各相毎のスイッチング素子を備え、前記各相のスイッチング素子をオン、オフ制御して前記各相のコイルに駆動電流を流すことにより回転磁界を発生させて前記ロータを回転させるブラシレスモータの制御装置であって、前記各相のコイルに誘起される逆起電圧と基準値とを比較して基準値を越えるレベルの電圧をディレイ入力信号として抽出するコンパレータと、前記抽出された各相のディレイ入力信号をそれぞれサンプリングしてディレイ入力信号と相似の信号を出力する各相毎のサンプリング回路と、前記各相のサンプリング回路から出力されたそれぞれの信号の立ち上がりエッジ及び立ち下がりエッジを検出する各相毎のエッジ検出回路と、前記各相のエッジ検出回路毎に設けられ、該各エッジ検出回路で検出された信号のエッジの立ち上がり信号及び立ち下がり信号の一方を加速または減速制御処理に応じ選択して各相毎のモータディレイ割り込み要求信号として出力する各相毎のセレクタと、前記各相のモータディレイ割り込み要求信号に基づき信号パターンを加速から減速に切り替えてモータの減速制御処理を実行し、または信号パターンを減速から加速に切り替えてモータの加速制御処理を実行する割込制御手段と、前記各相のサンプリング回路から出力された各相の信号をそれぞれ所定時間遅延して各相のディレイ出力信号として出力する各相毎の遅延回路と、前記各相の遅延回路から出力される各ディレイ出力信号を前記割込制御手段の減速制御処理または加速制御処理に応じ選択して出力するセレクト回路と、前記セレクト回路から選択出力された各ディレイ出力信号を前記割込制御手段の減速制御処理または加速制御処理に応じ非反転のまま、または反転して送出する反転/非反転切替回路と、前記各相の反転/非反転切替回路から出力される各ディレイ出力信号に基づいて前記各相のスイッチング素子のオン、オフ用信号に変換して、それぞれのスイッチング素子に出力するロジック変換手段とを備えるものである。
【0006】
本発明によれば、モータディレイ回路を用いてブラシレスモータの加速、減速制御を可能にするとともに、モータの状況に応じた最適なモータ制御を可能になる。
【0007】
【発明の実施の形態】
以下、本発明にかかるブラシレスモータ制御装置の実施の形態について、図面を参照して説明する。
図1は本発明の実施の形態における3相ブラシレスモータ及びその制御装置の概略構成を示す図、図2は本発明の実施の形態におけるモータディレイ回路の構成を示すブロック図、図3は本発明の実施の形態における3相ブラシレスモータのロータ及びステータの説明図、図4は図3に示すロータ及びステータを組み合わせた状態のブラシレスモータの説明図である。
【0008】
まず、3相ブラシレスモータの構成について図3及び図4を用いて説明する。この図3及び図4において、3相ブラシレスモータ10は、円周方向に等間隔でN極とS極を交互に8極に着磁してなるロータ11、及び基板121上にロータ11の回転軸111を中心にして円周方向に等間隔に配置された6つのコイル122を有するステータ12から構成される。
ステータ12の各コイル122のうち、基板121の中心軸を挟んで相対向する2つのコイル同士を直列に接続することにより、A、B、C3相のコイルLA、LB、LCを構成し、この各相のコイルLA、LB、LCは星型に接続されている。そして、各相のコイルLA、LB、LCの一端には端子13A、13B、13Cがそれぞれ接続され、また、各相のコイルLA、LB、LCの他端は中性点13Dに共通に接続されている。
そして、図1に示すように、コイルLAの端子13Aはスイッチング素子SW−AH及びSW−ALを介して可変電圧源14の正極と負極に接続され、コイルLBの端子13Bはスイッチング素子SW−BH及びSW−BLを介して可変電圧源14の正極と負極に接続され、また、コイルLCの端子13Cはスイッチング素子SW−CH及びSW−CLを介して可変電圧源14の正極と負極に接続されている。
【0009】
次に、図1及び図2を用いて3相ブラシレスモータ10を制御するブラシレスモータ制御装置の構成について説明する。
この図1において、ブラシレスモータ制御装置は、コンパレータ20、モータディレイ回路30及びロジック変換器40を備える。
コンパレータ30は、3相ブラシレスモータ10の回転に伴い各相のコイルLA、LB、LCに誘起される逆起電圧VA、VB、VC(図5参照)と基準値(中性点電位)とを比較し、基準値を越えるレベルの電圧をディレイ入力信号Va、Vb、Vc(図5参照)として各相毎に抽出するものであり、この各相毎に抽出されたディレイ入力信号Va、Vb、Vcはモータディレイ回路30に出力される。
ロジック変換器40は、モータディレイ回路30から出力されるディレイ出力信号VDa、VDb、VDc(図5参照)をスイッチング素子SW−AH及びSW−AL、スイッチング素子SW−BH及びSW−BL、スイッチング素子SW−CH及びSW−CLのオン、オフ用の信号(図5参照)に変換して、それぞれのスイッチング素子に出力するものである。
【0010】
モータディレイ回路30はディレイ入力信号Va、Vb、Vcを例えば30°の位相差に相当するディレイ時間遅延させたディレイ出力信号VDa、VDb、VDcを生成するとともに、モータの加速制御及び減速制御を可能にするものであって、マイクロコンピュータから構成される。
このモータディレイ回路30は、図2に示すように、コンパレータ20からのディレイ入力信号Va、Vb、Vcを夫々サンプリングしてディレイ入力信号Va、Vb、Vcと相似な信号Va’、Vb’、Vc’を出力するサンプリング回路301A、301B、301Cを備える。
この各サンプリング回路301A、301B、301Cには、例えば16MHzのメインクロックMCKを1/4分周したサンプリング用のクロック信号とサンプリングの有無を選択する信号PA、PB、PCを2入力とするアンドゲートGA、GB、GCがそれぞれ接続されている。
【0011】
また、モータディレイ回路30は、各サンプリング回路301A、301B、301Cから出力されるそれぞれの信号Va’、Vb’、Vc’の立ち上がりエッジ及び立ち下がりエッジを検出するエッジ検出回路302A、302B、302Cと、このエッジ検出回路302A、302B、302Cで検出された信号Va’、Vb’、Vc’のエッジ立ち下がり信号を送出する回路303A1、303B1、303C1と、エッジ検出回路302A、302B、302Cで検出された信号Va’、Vb’、Vc’のエッジ立ち上がり信号を送出する回路303A2、303B2、303C2と、エッジ検出回路302A、302B、302Cで検出された信号Va’、Vb’、Vc’のエッジ立ち上がり及び立ち下がり信号を送出する回路303A3、303B3、303C3と、回路303A1、303A2及び303A3の1つを選択してA相のモータディレイ割り込み要求信号SAとして出力するセレクタ304Aと、回路303B1、303B2及び303B3の1つを選択してB相のモータディレイ割り込み要求信号SBとして出力するセレクタ304Bと、回路303C1、303C2及び303C3の1つを選択してC相のモータディレイ割り込み要求信号SCとして出力するセレクタ304Cを備える。
【0012】
更に、モータディレイ回路30は、各サンプリング回路301A、301B、301Cから出力される信号Va’、Vb’、Vc’をそれぞれラッチするラッチ回路305A、305B、305Cと、このラッチ回路305A、305B、305Cにラッチされた信号Va’、Vb’、Vc’をディレイ入力信号Va、Vb、Vcよりそれぞれ所定時間遅延することによりディレイ出力信号VDa、VDb、VDcとして出力するD−フリップフロップ306A、306B、306Cと、このD−フリップフロップ306A、306B、306Cから出力されるディレイ出力信号VDa、VDb、VDcを選択して送出するセレクト回路307と、このセレクト回路307から選択出力されるディレイ出力信号VDa、VDb、VDcを非反転のまま、または反転して送出する反転/非反転切替回路308A、308B、308Cを備える。
なお、ラッチ回路305A、305B、305C及びD−フリップフロップ306A、306B、306Cは遅延回路を構成する。
【0013】
また、309は各サンプリング回路301A、301B、301Cから出力される信号Va’、Vb’、Vc’のエッジ部以外の期間をマスクするためのマスクカウンタであり、このマスクカウンタ309は、例えば16MHzのメインクロックMCKを1/256分周した信号をクロックとする8ビットのカウンタから構成され、そのアップフロー信号UFMはエッジ検出回路302A、302B、302Cにエッジ検出開始信号として入力される。310はマスクカウンタ309のカウント内容を設定する8ビットのマスクレジスタである。
また、311はD−フリップフロップ306A、306B、306Cから出力されるディレイ出力信号VDa、VDb、VDcをディレイ入力信号Va、Vb、Vcより所定時間遅延させるためのディレイカウンタであり、このディレイカウンタ311は、例えば16MHzのメインクロックMCKを1/512分周した信号をクロックとする8ビットのカウンタから構成され、そのアップフロー信号UFDはD−フリップフロップ306A、306B、306Cに遅延クロックとして入力される。312はディレイカウンタ311のカウント内容を設定する8ビットのディレイレジスタである。
【0014】
上記回路303A3、303B3及び303C3からのエッジ検出信号の論理和をとるORゲート313の出力信号はロード信号LDとして、ORゲート314を介してマスクカウンタ309に加えられ、これにより、ディレイ入力マスクレジスタ310にセットされた内容がマスクカウンタ309にプリセットされる構成になっている。また、ディレイカウンタ311のアップフロー信号UFDもORゲート314を介してマスクカウンタ309にプリセット信号として入力されるようになっている。
さらに、ORゲート313の出力信号はロード信号LDとしてディレイカウンタ311に加えられ、これにより、ディレイレジスタ312にセットされた内容がディレイカウンタ311にプリセットされる構成になっている。また、ORゲート313の出力信号はラッチ回路305A、305B、305Cにゲート信号として加えられる構成になっている。
【0015】
図2において、315はA相のモータディレイ割り込み要求信号SAに基づいてディレイ入力信号Vaの1周期=1/4回転に相当するエッジ間の時間を計測するA相用エッジ間時間計測手段であり、316はB相のモータディレイ割り込み要求信号SBに基づいてディレイ入力信号Vbの1周期=1/4回転に相当するエッジ間の時間を計測するB相用エッジ間時間計測手段であり、317はC相のモータディレイ割り込み要求信号SCに基づいてディレイ入力信号Vbの1周期=1/4回転に相当するエッジ間の時間を計測するC相用エッジ間時間計測手段である。
また、318はA、B、C相の各エッジ間時間計測手段315、316、317で計測された計測値に基づいてマスク時間及びディレイ時間を算出する演算手段であり、この演算手段318により算出されたマスク時間データはマスクレジスタ310にセットされる。また、演算手段318により算出されたディレイ時間データはディレイレジスタ312にセットされる。
【0016】
319は各相のモータディレイ割り込み要求信号SA、SB、SCに基づき、信号パターンを加速から減速に切り替えてモータの減速制御処理を実行したり、信号パターンを減速から加速に切り替えてモータの加速制御処理を実行したりする割込制御手段であり、この割込制御手段319は、モータディレイ割り込み要求信号SA、SB、SCを受けることにより、セレクタ304A、304B、304Cに対して選択信号DIEG0,1を出力し、セレクト回路307に対しては選択信号DOESL0,1,2を出力し、また、反転/非反転切替回路308A、308B、308Cに対しては指令信号DO0P、DO1P、DO2Pを出力する構成になっている。
【0017】
次に、上記のように構成された本実施の形態におけるブラシレスモータ制御装置の動作について、図5ないし図8に示すタイミングチャート及び図1、図2を参照して説明する。
図5は、3相ブラシレスモータ10の制御タイミングと各部の波形を示す図である。
図1において、スイッチング素子SW−AH及びSW−AL、スイッチング素子SW−BH及びSW−BL、スイッチング素子SW−CH及びSW−CLに図5に示す波形の信号がロジック変換器40から供給されることにより、各スイッチング素子がオン、オフ制御されると、各相のコイルLA、LB、LCに駆動電流が流れ、回転磁界を発生させることによりロータ11が回転される。
これに伴い、各相のコイルLA、LB、LCには図5に示す逆起電圧VA、VB、VCが誘起される。この逆起電圧VA、VB、VCはコンパレータ20を通すことにより、逆起電圧VA、VB、VCは基準値と比較され、基準値を越えるレベルの電圧、具体的には図5に示すように、逆起電圧VA、VB、VCを中性点電位でスライスした波形のディレイ入力信号Va、Vb、Vcが出力される。また、このディレイ入力信号Va、Vb、Vcはモータディレイ回路30のD−フリップフロップ306A、306B、306Cとディレイカウンタ311により所定の時間幅遅延され、図5に示す波形のディレイ出力信号VDa、VDb、VDcが出力され、ロジック変換器40に入力される。
【0018】
図6はモータ加速制御時の各部の波形を示すタイミングチャートである。この図6において、ディレイ入力信号Va、Vb、Vcは、約120°ずつ位相のずれた3相の信号であり、その周期は、モータの回転速度に応じて変化し、1周期がモータの1/4回転に相当する。
また、ディレイ出力信号VDa、VDb、VDcは、ディレイ入力信号Va、Vb、Vcより約30°ずつ位相の遅れた信号となる。
上記30°の位相差に相当するディレイ時間幅は、ディレイカウンタ311にセットされた内容により決定される。
なお、ディレイ出力信号VDa、VDb、VDcの出力先の入れ替え、及びディレイ出力信号VDa、VDb、VDcの極性の切り替えはプログラムで設定可能である。
また、この時の図6に示すディレイ入力信号Va、Vb、Vc及びディレイ出力信号VDa、VDb、VDcは、セレクト回路307に対する選択信号がDOESL0=DOESL1=DOESL2=0、反転/非反転切替回路308A、308B、308Cに対する指令信号がDO0P=DO1P=DO2P=0の場合である。
【0019】
次に、モータディレイ回路30を使用して、加速から減速へ切り替え制御する場合について、図7を参照して説明する。図7は加速から減速への状態遷移を示すタイミングチャートである。
減速制御の実行中は、各サンプリング回路301A、301B、301CのアンドゲートGA、GB、GCに入力される信号PA、PB、PCを設定することにより、各サンプリング回路301A、301B、301Cで入力サンプリングを行うディレイ入力信号Va、Vb、Vcを制御するとともに、ディレイ出力信号VDa、VDb、VDcの極性が反転されるように反転/非反転切替回路308A、308B、308Cを反転出力に設定する。そして、信号PA=PB=PC=0に設定することにより、初段でサンプリング回路301A、301B、301Cによりサンプリングされたデータが保持される。
【0020】
まず、図7に示すT1の時点でディレイ入力信号Vcの立ち上がりエッジが検出されることにより、そのモータディレイ割り込み要求信号SCが割込制御手段319に入力されると、加速から減速処理に切り替えられる。そして、ディレイ入力信号Vcの立ち上がりエッジの検出後、ディレイ入力信号Vbの立ち下がりエッジのみが受け付け可能になるように、セレクタ304Bを設定する。同時に、全てのディレイ出力信号VDa、VDb、VDcの極性が反転されるように反転/非反転切替回路308A、308B、308Cを反転出力に設定し、かつサンプリング回路301A、301B、301CのアンドゲートGA、GB、GCに対する信号をPA=0、PB=1、PC=0に設定する。
次いで、図7に示すT2の時点でディレイ入力信号Vbの立ち下がりエッジが検出されることにより、そのモータディレイ割り込み要求信号SBが割込制御手段319に入力されると、ディレイ入力信号Vaの立ち上がりエッジのみが受け付け可能になるように、セレクタ304Aを設定する。
そして、図7に示すT3の時点でディレイ入力信号Vaの立ち上がりエッジが検出されることにより、そのモータディレイ割り込み要求信号SAが割込制御手段319に入力されると、モータディレイ割り込み要求信号SAによる割り込み処理が実行される。
【0021】
以下、同様にして、ディレイ入力信号Vcの立ち上がりエッジ検出→ディレイ入力信号Vbの立ち下がりエッジ検出→ディレイ入力信号Vaの立ち上がりエッジ検出→ディレイ入力信号Vcの立ち上がりエッジ検出→ディレイ入力信号Vbの立ち下がりエッジ検出→ディレイ入力信号Vaの立ち上がりエッジ検出をサイクリックに行うことにより、有効なディレイ入力信号の入力及びエッジ方向を切り替え、これにより、T1時点以降のディレイ入力信号Va、Vb、Vc及びディレイ出力信号VDa、VDb、VDcは図7に示すようになり、減速制御処理を実行できる。
【0022】
次に、モータディレイ回路30を使用して、減速から加速へ切り替え制御する場合について、図8を参照して説明する。図8は減速から加速への状態遷移を示すタイミングチャートである。
まず、図8に示すT4の時点でディレイ入力信号Vaの立ち下がりエッジが検出されることにより、そのモータディレイ割り込み要求信号SAが割込制御手段319に入力されると、減速から加速処理に切り替えられる。そして、全てのディレイ出力信号VDa、VDb、VDcが非反転のまま出力されるように反転/非反転切替回路308A、308B、308Cを非反転の状態に設定し、かつ、ディレイ入力信号Va、Vb、Vcの立ち上がり及び立ち下がりの両エッジが検出できるように、セレクタ304A、304B、304Cを設定する。同時に、全サンプリング回路301A、301B、301Cがサンプリング動作できるように、アンドゲートGA、GB、GCに対する信号をPA=1、PB=1、PC=1に設定する。これにより、各ディレイ入力信号Va、Vb、Vcはそれぞれのサンプリング回路301A、301B、301Cでサンプリングされる。
したがって、T4時点以降のディレイ入力信号Va、Vb、Vc及びディレイ出力信号VDa、VDb、VDcは図8に示すようになり、加速制御処理を実行できる。
【0023】
また、、本実施の形態においては、A相用エッジ間時間計測手段315により、A相のモータディレイ割り込み要求信号SAに基づいてディレイ入力信号Vaの1周期=1/4回転に相当するエッジ間の時間を計測できる。
また、7はC相のモータディレイ割316により、B相のモータディレイ割り込み要求信号SBに基づいてディレイ入力信号Vbの1周期=1/4回転に相当するエッジ間の時間を計測できる。
さらに、C相用エッジ間時間計測手段317により、C相のモータディレイ割り込み要求信号SCに基づいてディレイ入力信号Vbの1周期=1/4回転に相当するエッジ間の時間を計測できる。
また、演算手段318により、A、B、C相の各エッジ間時間計測手段315、316、317で計測された計測値に基づいてマスク時間及びディレイ時間を算出できる。
例えば、エッジ間時間計測手段315、316、317で計測された1周期=1/4回転に相当するエッジ間の時間が△tとすれば、△t/4がマスク時間となり、△t/8がディレイ時間となり、これらはデジタル化されて、それぞれのマスクレジスタ310またはでディレイレジスタ312にセットできる。
【0024】
上記のような本発明の実施の形態によれば、モータディレイ回路30にサンプリング回路301A、301B、301C、エッジ検出回路302A、302B、302C、検出されたエッジ信号からモータディレイ割り込み要求信号SA、SB、SCを選択するセレクタ304A、304B、304C及び割込制御手段319を付加し、検出されたエッジ信号モータディレイ割り込み要求信号SA、SB、SCに基づいて割込制御手段319を動作させることにより、信号パターンを加速から減速に切り替えて減速制御するとともに、信号パターンを減速から加速に切り替えて加速制御する構成にしたので、加速制御のみならず、減速制御も可能になり、加速から減速、または減速から加速への遷移もスムーズになり、角速度一定の回転制御を最適に行うことができる。
また、サンプリング回路301A、301B、301C及びエッジ検出回路302A、302B、302Cを備えることにより、モータの動作状態を監視できるため、モータの状況に応じた最適なブラシレスモータ制御システムを実現することができる。
【0025】
なお、本発明におけるブラシレスモータ制御システムは、ハードディスクドライブ用のスピンドルモータに限らず、VTRその他のモータにも適用できることは勿論である。
また、本発明は上記実施の形態に示すように、3相ブラシレスモータに限定されず、2相のブラシレスモータあるいは3相以上のブラシレスモータにも適用できる。
【0026】
【発明の効果】
以上説明したように本発明によれば、モータディレイ回路を用いてブラシレスモータの加速、減速制御を可能にするとともに、加速から減速、または減速から加速への遷移もスムーズになり、角速度一定の回転制御を最適に行うことができる。
また、本発明によれば、モータの動作状態を監視できるため、モータの状況に応じた最適なモータ制御システムを実現できるという効果を有する。
【図面の簡単な説明】
【図1】本発明の実施の形態における3相ブラシレスモータ及びその制御装置の概略構成を示す図である。
【図2】本発明の実施の形態におけるモータディレイ回路の構成を示すブロック図である。
【図3】本発明の実施の形態におけるブラシレスモータのロータ及びステータの説明図である。
【図4】図3に示すロータ及びステータを組み合わせた状態のブラシレスモータの説明図である。
【図5】本発明の実施の形態における3相ブラシレスモータ10の制御タイミングと各部の波形を示す図である。
【図6】本発明の実施の形態におけるモータ加速制御時の各部の波形を示すタイミングチャートである。
【図7】本発明の実施の形態における加速から減速への状態遷移を示すタイミングチャートである。
【図8】本発明の実施の形態における減速から加速への状態遷移を示すタイミングチャートである。
【符号の説明】
10……3相ブラシレスモータ、11……ロータ、12……ステータ、LA、LB、LC……各相のコイル、20……コンパレータ、30……モータディレイ回路、40……ロジック変換器、301A、301B、301C……サンプリング回路、302A、302B、302C……エッジ検出回路、304A、304B、304C……セレクタ、305A、305B、305C……ラッチ回路、306A、306B、306C……D−フリップフロップ、307……セレクト回路、308A、308B、308C……反転/非反転切替回路、309……マスクカウンタ、310……マスクレジスタ、311……ディレイカウンタ、312……ディレイレジスタ、315……A相用エッジ間時間計測手段、316……B相用エッジ間時間計測手段、317……C相用エッジ間時間計測手段、318……演算手段、319……割込制御手段。
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a brushless motor control apparatus, and more particularly to a brushless motor control apparatus that enables motor acceleration and deceleration control using a motor delay circuit.
[0002]
[Prior art]
A three-phase brushless motor is used as a spindle motor of a hard disk drive, and a motor delay circuit generally composed of a microcomputer is used as a control device for controlling the rotation of the three-phase brushless motor.
Conventionally, in a motor delay circuit used in such a control device for a three-phase brushless motor, a back electromotive voltage of each phase of the three-phase brushless motor is detected through a comparator, and a signal of each phase detected by the comparator is detected as a motor delay. By inputting to the circuit, an output signal of each phase obtained by delaying a predetermined phase (for example, 30 °) with respect to the input signal is extracted from the motor delay circuit. Thereafter, the output signal of each phase is converted into a signal for controlling on / off of the switching element of each phase of the brushless motor by the converter, and then the switching element of each phase is controlled on / off by this switching signal. A rotating magnetic field is generated by passing a driving current through a phase coil, and thereby the rotor is rotated to control the hard disk or the like to a constant angular velocity (constant linear velocity).
[0003]
[Problems to be solved by the invention]
In the motor delay circuit used in the conventional brushless motor control apparatus as described above, the acceleration control of the brushless motor can be performed relatively easily under the control of the microcomputer, but the deceleration control only by the microcomputer is impossible. It is.
Therefore, in the conventional deceleration control of a brushless motor, a hardware element such as temporarily stopping the voltage supplied to each phase coil is added, and the deceleration control is performed using this hardware element. ing.
However, such a conventional control method cannot perform optimum acceleration / deceleration control according to the load fluctuation, voltage fluctuation, disturbance, etc. of the brushless motor, although it is controlled using a microcomputer. There's a problem.
[0004]
The present invention has been made in view of the above points, and an object of the present invention is to enable acceleration and deceleration control of a brushless motor using a motor delay circuit and to perform optimal motor control according to the motor status. It is an object of the present invention to provide a brushless motor control device that makes it possible.
[0005]
[Means for Solving the Problems]
In order to achieve the above-mentioned object, the present invention is provided with a stator formed by connecting a plurality of coils arranged at equal intervals in the circumferential direction to a plurality of phases, and rotatably arranged opposite to the coils of the stator. A rotor composed of magnets magnetized on a plurality of poles corresponding to each phase; and a switching element for each phase that controls on and off of a current supplied to each coil of each phase. A control device for a brushless motor that rotates a rotor by generating a rotating magnetic field by controlling the on / off of the switching element to flow a driving current through the coil of each phase, and is induced in the coil of each phase. Comparing the counter electromotive voltage and the reference value to extract a voltage exceeding the reference value as a delay input signal, and sampling the extracted delay input signal of each phase. A sampling circuit for each phase that outputs a signal similar to the delay input signal, and an edge detection circuit for each phase that detects a rising edge and a falling edge of each signal output from the sampling circuit of each phase Provided for each edge detection circuit of each phase, and one of the rising edge signal and the falling edge signal of the signal detected by each edge detection circuit is selected according to the acceleration or deceleration control processing, and A selector for each phase that is output as a motor delay interrupt request signal, and a signal pattern is switched from acceleration to deceleration based on the motor delay interrupt request signal for each phase, and motor deceleration control processing is executed, or the signal pattern is changed from deceleration From the interrupt control means that executes acceleration control processing of the motor by switching to acceleration, and the sampling circuit of each phase A delay circuit for each phase that delays each input phase signal for a predetermined time and outputs it as a delay output signal for each phase, and each delay output signal output from the delay circuit for each phase performs the interrupt control. Select circuit for selecting and outputting according to the deceleration control process or acceleration control process of the means, and each delay output signal selected and output from the select circuit is not inverted according to the deceleration control process or the acceleration control process of the interrupt control means An inversion / non-inversion switching circuit that outputs the signal as it is or inversion, and a signal for turning on / off the switching element of each phase based on each delay output signal output from the inversion / non-inversion switching circuit of each phase And a logic conversion means for outputting to each switching element.
[0006]
According to the present invention, acceleration and deceleration control of a brushless motor can be performed using a motor delay circuit, and optimal motor control according to the motor condition can be performed.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a brushless motor control device according to the present invention will be described below with reference to the drawings.
FIG. 1 is a diagram showing a schematic configuration of a three-phase brushless motor and its control device in an embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of a motor delay circuit in the embodiment of the present invention, and FIG. FIG. 4 is an explanatory view of a brushless motor in a state where the rotor and the stator shown in FIG. 3 are combined.
[0008]
First, the configuration of the three-phase brushless motor will be described with reference to FIGS. 3 and 4. 3 and 4, the three-phase brushless motor 10 includes a rotor 11 having N poles and S poles alternately magnetized at equal intervals in the circumferential direction, and rotation of the rotor 11 on the substrate 121. The stator 12 includes six coils 122 arranged at equal intervals in the circumferential direction around the shaft 111.
Among the coils 122 of the stator 12, two coils facing each other across the central axis of the substrate 121 are connected in series to form A, B, and C3 phase coils LA, LB, and LC. The coils LA, LB, LC of each phase are connected in a star shape. Then, terminals 13A, 13B, and 13C are connected to one ends of the coils LA, LB, and LC of each phase, respectively, and the other ends of the coils LA, LB, and LC of each phase are commonly connected to the neutral point 13D. ing.
As shown in FIG. 1, the terminal 13A of the coil LA is connected to the positive and negative electrodes of the variable voltage source 14 via the switching elements SW-AH and SW-AL, and the terminal 13B of the coil LB is connected to the switching element SW-BH. The terminal 13C of the coil LC is connected to the positive and negative electrodes of the variable voltage source 14 via the switching elements SW-CH and SW-CL. ing.
[0009]
Next, the configuration of the brushless motor control device that controls the three-phase brushless motor 10 will be described with reference to FIGS. 1 and 2.
In FIG. 1, the brushless motor control device includes a comparator 20, a motor delay circuit 30, and a logic converter 40.
The comparator 30 generates back electromotive voltages VA, VB, VC (see FIG. 5) and reference values (neutral point potentials) induced in the coils LA, LB, LC of each phase as the three-phase brushless motor 10 rotates. In comparison, a voltage exceeding a reference value is extracted for each phase as delay input signals Va, Vb, Vc (see FIG. 5), and the delay input signals Va, Vb, Vc is output to the motor delay circuit 30.
The logic converter 40 converts the delay output signals VDa, VDb, and VDc (see FIG. 5) output from the motor delay circuit 30 to the switching elements SW-AH and SW-AL, the switching elements SW-BH and SW-BL, and the switching elements. The signals are converted into signals for turning on and off SW-CH and SW-CL (see FIG. 5) and output to the respective switching elements.
[0010]
The motor delay circuit 30 generates delay output signals VDa, VDb, and VDc obtained by delaying the delay input signals Va, Vb, and Vc by a delay time corresponding to, for example, a phase difference of 30 °, and enables motor acceleration control and deceleration control. It consists of a microcomputer.
As shown in FIG. 2, the motor delay circuit 30 samples the delay input signals Va, Vb, Vc from the comparator 20 and samples signals Va ′, Vb ′, Vc similar to the delay input signals Va, Vb, Vc, respectively. Sampling circuit 301A, 301B, 301C which outputs'.
Each of the sampling circuits 301A, 301B, and 301C includes, for example, an AND gate having two inputs of a sampling clock signal obtained by dividing a 1/4 MHz main clock MCK by 1/4 and signals PA, PB, and PC that select sampling. GA, GB, and GC are connected to each other.
[0011]
The motor delay circuit 30 includes edge detection circuits 302A, 302B, and 302C that detect rising edges and falling edges of the respective signals Va ′, Vb ′, and Vc ′ output from the sampling circuits 301A, 301B, and 301C. , Detected by the edge detection circuits 302A, 302B, and 302C and the edge detection circuits 302A, 302B, and 302C that send edge falling signals of the signals Va ′, Vb ′, and Vc ′ detected by the edge detection circuits 302A, 302B, and 302C. Edge rising edges of the signals Va ′, Vb ′, Vc ′ detected by the circuits 303A2, 303B2, 303C2 and the edge detection circuits 302A, 302B, 302C2 that send edge rising signals of the signals Va ′, Vb ′, Vc ′. Circuits 303A3 and 303 for sending a falling signal 3, 303C3, selector 304A that selects one of circuits 303A1, 303A2, and 303A3 and outputs it as an A-phase motor delay interrupt request signal SA, and selects one of circuits 303B1, 303B2, and 303B3 A selector 304B that outputs as a motor delay interrupt request signal SB and a selector 304C that selects one of the circuits 303C1, 303C2, and 303C3 and outputs it as a C-phase motor delay interrupt request signal SC are provided.
[0012]
Further, the motor delay circuit 30 includes latch circuits 305A, 305B, and 305C that latch the signals Va ′, Vb ′, and Vc ′ output from the sampling circuits 301A, 301B, and 301C, and the latch circuits 305A, 305B, and 305C, respectively. D-flip-flops 306A, 306B, and 306C that output the delayed signals VaD, VDb, and VDc as delay output signals VDa, VDb, and VDc, respectively, by delaying the signals Va ′, Vb ′, and Vc ′ latched in FIG. A select circuit 307 for selecting and transmitting the delay output signals VDa, VDb, and VDc output from the D flip-flops 306A, 306B, and 306C, and the delay output signals VDa and VDb selected and output from the select circuit 307. , VDc remains non-inverted Or comprising inverted and sends the inversion / non-inversion switching circuit 308A, 308B, and 308C.
The latch circuits 305A, 305B, and 305C and the D-flip flops 306A, 306B, and 306C constitute a delay circuit.
[0013]
Reference numeral 309 denotes a mask counter for masking periods other than the edge portions of the signals Va ′, Vb ′, and Vc ′ output from the sampling circuits 301A, 301B, and 301C. The mask counter 309 is, for example, 16 MHz. The up-flow signal UFM is input as an edge detection start signal to the edge detection circuits 302A, 302B, and 302C. The 8-bit counter uses a signal obtained by dividing the main clock MCK by 1/256. Reference numeral 310 denotes an 8-bit mask register for setting the count contents of the mask counter 309.
Reference numeral 311 denotes a delay counter for delaying the delay output signals VDa, VDb, and VDc output from the D flip-flops 306A, 306B, and 306C for a predetermined time from the delay input signals Va, Vb, and Vc. Is composed of an 8-bit counter that uses a signal obtained by dividing the 16 MHz main clock MCK by 1/512, for example, and the upflow signal UFD is input to the D flip-flops 306A, 306B, and 306C as a delay clock. . Reference numeral 312 denotes an 8-bit delay register for setting the count contents of the delay counter 311.
[0014]
The output signal of the OR gate 313 taking the logical sum of the edge detection signals from the circuits 303A3, 303B3 and 303C3 is applied as a load signal LD to the mask counter 309 via the OR gate 314, whereby the delay input mask register 310 The contents set in (1) are preset in the mask counter 309. The upflow signal UFD of the delay counter 311 is also inputted as a preset signal to the mask counter 309 via the OR gate 314.
Further, the output signal of the OR gate 313 is added as a load signal LD to the delay counter 311, whereby the content set in the delay register 312 is preset in the delay counter 311. The output signal of the OR gate 313 is applied as a gate signal to the latch circuits 305A, 305B, and 305C.
[0015]
In FIG. 2, reference numeral 315 denotes an A-phase edge time measuring means for measuring a time between edges corresponding to one cycle = 1/4 rotation of the delay input signal Va based on the A-phase motor delay interrupt request signal SA. Reference numeral 316 denotes a B-phase inter-edge time measuring means for measuring a time between edges corresponding to one cycle = 1/4 rotation of the delay input signal Vb based on the B-phase motor delay interrupt request signal SB. This is a C-phase inter-edge time measuring means for measuring the time between edges corresponding to one cycle = 1/4 rotation of the delay input signal Vb based on the C-phase motor delay interrupt request signal SC.
Reference numeral 318 denotes an arithmetic unit that calculates a mask time and a delay time based on the measurement values measured by the edge-to-edge time measuring units 315, 316, and 317 of the A, B, and C phases. The mask time data thus set is set in the mask register 310. Further, the delay time data calculated by the calculation means 318 is set in the delay register 312.
[0016]
Based on the motor delay interrupt request signals SA, SB, and SC of each phase, 319 executes a motor deceleration control process by switching the signal pattern from acceleration to deceleration, or performs a motor acceleration control by switching the signal pattern from deceleration to acceleration. This interrupt control means 319 executes processing or the like. The interrupt control means 319 receives the motor delay interrupt request signals SA, SB, SC, and receives selection signals DIEG0, 1 for the selectors 304A, 304B, 304C. Is output to the select circuit 307, and the command signals DO0P, DO1P, and DO2P are output to the inversion / non-inversion switching circuits 308A, 308B, and 308C. It has become.
[0017]
Next, the operation of the brushless motor control apparatus according to the present embodiment configured as described above will be described with reference to the timing charts shown in FIGS. 5 to 8 and FIGS.
FIG. 5 is a diagram showing the control timing of the three-phase brushless motor 10 and the waveform of each part.
In FIG. 1, a signal having a waveform shown in FIG. 5 is supplied from the logic converter 40 to the switching elements SW-AH and SW-AL, the switching elements SW-BH and SW-BL, and the switching elements SW-CH and SW-CL. Thus, when each switching element is on / off controlled, the drive current flows through the coils LA, LB, and LC of each phase, and the rotor 11 is rotated by generating a rotating magnetic field.
Accordingly, counter electromotive voltages VA, VB, and VC shown in FIG. 5 are induced in the coils LA, LB, and LC of each phase. The counter electromotive voltages VA, VB, and VC are compared with the reference value by passing through the comparator 20, and voltages exceeding the reference value, specifically, as shown in FIG. Delay input signals Va, Vb, and Vc having waveforms obtained by slicing the back electromotive voltages VA, VB, and VC at the neutral point potential are output. The delay input signals Va, Vb, and Vc are delayed by a predetermined time width by the D-flip-flops 306A, 306B, and 306C of the motor delay circuit 30 and the delay counter 311, and the delay output signals VDa, VDb having the waveforms shown in FIG. , VDc is output and input to the logic converter 40.
[0018]
FIG. 6 is a timing chart showing waveforms at various parts during motor acceleration control. In FIG. 6, the delay input signals Va, Vb, and Vc are three-phase signals that are shifted in phase by about 120 °, and the cycle thereof changes in accordance with the rotational speed of the motor, and one cycle is 1 of the motor. This corresponds to / 4 rotation.
The delay output signals VDa, VDb, and VDc are signals that are delayed in phase by about 30 ° from the delay input signals Va, Vb, and Vc.
The delay time width corresponding to the 30 ° phase difference is determined by the contents set in the delay counter 311.
Note that switching of output destinations of the delay output signals VDa, VDb, and VDc and switching of the polarities of the delay output signals VDa, VDb, and VDc can be set by a program.
Further, at this time, the delay input signals Va, Vb, Vc and the delay output signals VDa, VDb, VDc shown in FIG. 6 are the selection signals for the select circuit 307, DOESL0 = DOESL1 = DOESL2 = 0, inversion / non-inversion switching circuit 308A. , 308B, 308C, the command signal is DO0P = DO1P = DO2P = 0.
[0019]
Next, a case where the motor delay circuit 30 is used to control switching from acceleration to deceleration will be described with reference to FIG. FIG. 7 is a timing chart showing a state transition from acceleration to deceleration.
During the execution of the deceleration control, by setting the signals PA, PB, and PC that are input to the AND gates GA, GB, and GC of the sampling circuits 301A, 301B, and 301C, the input sampling is performed by the sampling circuits 301A, 301B, and 301C. In addition, the delay input signals Va, Vb, and Vc are controlled, and the inversion / non-inversion switching circuits 308A, 308B, and 308C are set to inverted outputs so that the polarities of the delay output signals VDa, VDb, and VDc are inverted. Then, by setting the signal PA = PB = PC = 0, the data sampled by the sampling circuits 301A, 301B, 301C in the first stage is held.
[0020]
First, when the rising edge of the delay input signal Vc is detected at time T1 shown in FIG. 7 and the motor delay interrupt request signal SC is input to the interrupt control means 319, the acceleration is switched to the deceleration processing. . Then, after detecting the rising edge of the delay input signal Vc, the selector 304B is set so that only the falling edge of the delay input signal Vb can be accepted. At the same time, the inversion / non-inversion switching circuits 308A, 308B, and 308C are set to inversion outputs so that the polarities of all delay output signals VDa, VDb, and VDc are inverted, and the AND gates GA of the sampling circuits 301A, 301B, and 301C , GB and GC are set to PA = 0, PB = 1, and PC = 0.
Next, when the falling edge of the delay input signal Vb is detected at the time T2 shown in FIG. 7 and the motor delay interrupt request signal SB is input to the interrupt control means 319, the rise of the delay input signal Va. The selector 304A is set so that only the edge can be accepted.
When the rising edge of the delay input signal Va is detected at the time T3 shown in FIG. 7 and the motor delay interrupt request signal SA is input to the interrupt control means 319, the motor delay interrupt request signal SA Interrupt processing is executed.
[0021]
Similarly, the rising edge detection of the delay input signal Vc → the falling edge detection of the delay input signal Vb → the rising edge detection of the delay input signal Va → the rising edge detection of the delay input signal Vc → the falling edge of the delay input signal Vb Edge detection → The input of the effective delay input signal and the edge direction are switched by cyclically detecting the rising edge of the delay input signal Va, whereby the delay input signals Va, Vb, Vc and the delay output after time T1 are switched. Signals VDa, VDb, and VDc are as shown in FIG. 7, and deceleration control processing can be executed.
[0022]
Next, a case where the motor delay circuit 30 is used to control switching from deceleration to acceleration will be described with reference to FIG. FIG. 8 is a timing chart showing a state transition from deceleration to acceleration.
First, when the falling edge of the delay input signal Va is detected at time T4 shown in FIG. 8 and the motor delay interrupt request signal SA is input to the interrupt control means 319, switching from deceleration to acceleration processing is performed. It is done. Then, the inversion / non-inversion switching circuits 308A, 308B, and 308C are set to the non-inversion state so that all the delay output signals VDa, VDb, and VDc are output in the non-inversion state, and the delay input signals Va, Vb The selectors 304A, 304B, and 304C are set so that both rising and falling edges of Vc can be detected. At the same time, the signals for the AND gates GA, GB, and GC are set to PA = 1, PB = 1, and PC = 1 so that all the sampling circuits 301A, 301B, and 301C can perform the sampling operation. Thereby, each delay input signal Va, Vb, Vc is sampled by the respective sampling circuits 301A, 301B, 301C.
Therefore, the delay input signals Va, Vb, Vc and the delay output signals VDa, VDb, VDc after time T4 are as shown in FIG. 8, and the acceleration control process can be executed.
[0023]
Further, in the present embodiment, the A-phase inter-edge time measuring means 315 performs an interval between edges corresponding to one cycle of the delay input signal Va = 1/4 rotation based on the A-phase motor delay interrupt request signal SA. Can be measured.
Further, 7 can measure the time between edges corresponding to one cycle = 1/4 rotation of the delay input signal Vb based on the B phase motor delay interrupt request signal SB by the C phase motor delay ratio 316.
Further, the inter-edge time measuring means 317 for C-phase can measure the time between edges corresponding to one cycle = 1/4 rotation of the delay input signal Vb based on the C-phase motor delay interrupt request signal SC.
Further, the masking time and the delay time can be calculated by the calculation means 318 based on the measurement values measured by the time measuring means 315, 316, and 317 between the edges of the A, B, and C phases.
For example, if the time between edges corresponding to one period = 1/4 rotation measured by the edge time measuring means 315, 316, 317 is Δt, Δt / 4 is the mask time, and Δt / 8 Becomes the delay time, and these are digitized and can be set in the delay register 312 by the respective mask registers 310 or 310.
[0024]
According to the embodiment of the present invention as described above, the motor delay circuit 30 includes the sampling circuits 301A, 301B, 301C, the edge detection circuits 302A, 302B, 302C, and the detected edge signals to the motor delay interrupt request signals SA, SB. By adding selectors 304A, 304B, 304C and interrupt control means 319 for selecting SC, and operating the interrupt control means 319 based on the detected edge signal motor delay interrupt request signals SA, SB, SC, Since the signal pattern is switched from acceleration to deceleration for deceleration control, and the signal pattern is switched from deceleration to acceleration for acceleration control, not only acceleration control but also deceleration control is possible. From acceleration to deceleration or deceleration Smooth transition from acceleration to acceleration and rotation control with constant angular velocity It is possible to optimally perform.
In addition, since the operation state of the motor can be monitored by providing the sampling circuits 301A, 301B, 301C and the edge detection circuits 302A, 302B, 302C, it is possible to realize an optimum brushless motor control system according to the motor status. .
[0025]
The brushless motor control system according to the present invention is not limited to a spindle motor for a hard disk drive, but can be applied to other motors such as a VTR.
The present invention is not limited to a three-phase brushless motor as shown in the above embodiment, and can be applied to a two-phase brushless motor or a three-phase or more brushless motor.
[0026]
【The invention's effect】
As described above, according to the present invention, acceleration / deceleration control of a brushless motor can be performed using a motor delay circuit, and a transition from acceleration to deceleration or deceleration to acceleration can be smoothly performed. Control can be performed optimally.
Further, according to the present invention, since the operation state of the motor can be monitored, there is an effect that an optimum motor control system according to the motor condition can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a schematic configuration of a three-phase brushless motor and its control device in an embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a motor delay circuit in the embodiment of the present invention.
FIG. 3 is an explanatory diagram of a rotor and a stator of a brushless motor according to an embodiment of the present invention.
4 is an explanatory view of a brushless motor in a state where the rotor and the stator shown in FIG. 3 are combined. FIG.
FIG. 5 is a diagram showing the control timing of the three-phase brushless motor 10 and the waveform of each part in the embodiment of the present invention.
FIG. 6 is a timing chart showing waveforms of respective parts during motor acceleration control in the embodiment of the present invention.
FIG. 7 is a timing chart showing a state transition from acceleration to deceleration in the embodiment of the present invention.
FIG. 8 is a timing chart showing a state transition from deceleration to acceleration in the embodiment of the present invention.
[Explanation of symbols]
10 ... 3 phase brushless motor, 11 ... rotor, 12 ... stator, LA, LB, LC ... coil for each phase, 20 ... comparator, 30 ... motor delay circuit, 40 ... logic converter, 301A , 301B, 301C... Sampling circuit, 302A, 302B, 302C... Edge detection circuit, 304A, 304B, 304C... Selector, 305A, 305B, 305C. 307: Select circuit, 308A, 308B, 308C ... Invert / non-invert switch circuit, 309 ... Mask counter, 310 ... Mask register, 311 ... Delay counter, 312 ... Delay register, 315 ... Phase A Edge-to-edge time measuring means, 316 ... B-phase edge-to-edge time measurement Stage, 317 ...... C-phase edge interval measuring means 318 ...... calculating means, 319 ...... interrupt control means.

Claims (9)

円周方向に等間隔に配置した複数のコイルを複数の相に接続してなるステータと、前記ステータのコイルに相対向して回転可能に配置され、前記各相に対応する複数の極に着磁されたマグネットからなるロータと、前記各相の各コイルに供給される電流をオン、オフ制御する各相毎のスイッチング素子を備え、前記各相のスイッチング素子をオン、オフ制御して前記各相のコイルに駆動電流を流すことにより回転磁界を発生させて前記ロータを回転させるブラシレスモータの制御装置であって、
前記各相のコイルに誘起される逆起電圧と基準値とを比較して基準値を越えるレベルの電圧をディレイ入力信号として抽出するコンパレータと、
前記抽出された各相のディレイ入力信号をそれぞれサンプリングしてディレイ入力信号と相似の信号を出力する各相毎のサンプリング回路と、
前記各相のサンプリング回路から出力されたそれぞれの信号の立ち上がりエッジ及び立ち下がりエッジを検出する各相毎のエッジ検出回路と、
前記各相のエッジ検出回路毎に設けられ、該各エッジ検出回路で検出された信号のエッジの立ち上がり信号及び立ち下がり信号の一方を加速または減速制御処理に応じ選択して各相毎のモータディレイ割り込み要求信号として出力する各相毎のセレクタと、
前記各相のモータディレイ割り込み要求信号に基づき信号パターンを加速から減速に切り替えてモータの減速制御処理を実行し、または信号パターンを減速から加速に切り替えてモータの加速制御処理を実行する割込制御手段と、
前記各相のサンプリング回路から出力された各相の信号をそれぞれ所定時間遅延して各相のディレイ出力信号として出力する各相毎の遅延回路と、
前記各相の遅延回路から出力される各ディレイ出力信号を前記割込制御手段の減速制御処理または加速制御処理に応じ選択して出力するセレクト回路と、
前記セレクト回路から選択出力された各ディレイ出力信号を前記割込制御手段の減速制御処理または加速制御処理に応じ非反転のまま、または反転して送出する反転/非反転切替回路と、
前記各相の反転/非反転切替回路から出力される各ディレイ出力信号に基づいて前記各相のスイッチング素子のオン、オフ用信号に変換して、それぞれのスイッチング素子に出力するロジック変換手段と、
を備えることを特徴とするブラシレスモータ制御装置。
A stator in which a plurality of coils arranged at equal intervals in the circumferential direction are connected to a plurality of phases, and a stator that is rotatably arranged opposite to the coils of the stator, and is attached to a plurality of poles corresponding to the respective phases. A rotor composed of magnetized magnets, and a switching element for each phase that controls on and off of the current supplied to each coil of each phase; A control device for a brushless motor that rotates a rotor by generating a rotating magnetic field by passing a driving current through a phase coil;
Comparing a counter electromotive voltage induced in the coils of each phase and a reference value to extract a voltage having a level exceeding the reference value as a delay input signal;
A sampling circuit for each phase that samples the extracted delay input signal of each phase and outputs a signal similar to the delay input signal;
An edge detection circuit for each phase for detecting a rising edge and a falling edge of each signal output from the sampling circuit of each phase;
Motor delay for each phase provided for each edge detection circuit of each phase, and selecting one of the rising edge signal and falling edge signal of the signal detected by each edge detection circuit according to the acceleration or deceleration control processing A selector for each phase that is output as an interrupt request signal;
Interrupt control that executes the motor deceleration control process by switching the signal pattern from acceleration to deceleration based on the motor delay interrupt request signal of each phase, or executes the motor acceleration control process by switching the signal pattern from deceleration to acceleration Means,
A delay circuit for each phase that delays each phase signal output from the sampling circuit for each phase for a predetermined time and outputs it as a delay output signal for each phase;
A select circuit that selects and outputs each delay output signal output from the delay circuit of each phase according to a deceleration control process or an acceleration control process of the interrupt control means;
An inversion / non-inversion switching circuit for sending each delay output signal selected and output from the select circuit as non-inverted or inverted in accordance with deceleration control processing or acceleration control processing of the interrupt control means;
Logic conversion means for converting each phase switching element into an on / off signal based on each delay output signal output from each phase inversion / non-inversion switching circuit and outputting the signal to each switching element;
A brushless motor control device comprising:
前記各相のサンプリング回路へのディレイ入力信号は前記割込制御手段の減速制御処理または加速制御処理に応じて切り替えられることを特徴とする請求項1記載のブラシレスモータ制御装置。2. The brushless motor control device according to claim 1, wherein a delay input signal to the sampling circuit of each phase is switched in accordance with a deceleration control process or an acceleration control process of the interrupt control means. 前記各相のサンプリング回路から出力される信号のエッジ部以外の期間をマスクしてエッジ検出回路のエッジ検出を禁止するマスクカウンタを更に備えることを特徴とする請求項1記載のブラシレスモータ制御装置。The brushless motor control device according to claim 1, further comprising a mask counter that masks a period other than the edge portion of the signal output from the sampling circuit of each phase and prohibits edge detection of the edge detection circuit. 前記各相毎の遅延手段による各相のディレイ出力信号の遅延時間はディレイカウンタにより設定されることを特徴とする請求項1記載のブラシレスモータ制御装置。2. The brushless motor control device according to claim 1, wherein the delay time of the delay output signal of each phase by the delay means for each phase is set by a delay counter. 前記各相のモータディレイ割り込み要求信号毎に前記ディレイ入力信号の1周期に相当するエッジ間の時間を計測する各相毎のエッジ間時間計測手段を更に備えることを特徴とする請求項1記載のブラシレスモータ制御装置。2. The inter-edge time measuring means for each phase for measuring a time between edges corresponding to one cycle of the delay input signal for each motor delay interrupt request signal of each phase. Brushless motor control device. 前記各相のエッジ間時間計測手段で計測された計測値に基づいてマスク時間及びディレイ時間を算出する演算手段を備えることを特徴とする請求項5記載のブラシレスモータ制御装置。6. The brushless motor control device according to claim 5, further comprising a calculation unit that calculates a mask time and a delay time based on the measurement values measured by the edge time measurement unit of each phase. 前記演算手段により算出されたマスク時間データがセットされるマスクレジスタと、前記演算手段により算出されたディレイ時間データがセットされるディレイレジスタを備えることを特徴とする請求項6記載のブラシレスモータ制御装置。7. The brushless motor control device according to claim 6, further comprising: a mask register in which the mask time data calculated by the calculation means is set; and a delay register in which the delay time data calculated by the calculation means is set. . 前記マスクレジスタのマスク時間データは前記マスクカウンタに、前記ディレイレジスタのディレイ時間データは前記ディレイカウンタに前記エッジ検出回路からのエッジ信号によりそれぞれロードされることを特徴とする請求項7記載のブラシレスモータ制御装置。8. The brushless motor according to claim 7, wherein mask time data of the mask register is loaded into the mask counter, and delay time data of the delay register is loaded into the delay counter according to an edge signal from the edge detection circuit. Control device. 前記マスクレジスタのマスク時間データは前記マスクカウンタに、前記ディレイカウンタのアップフロー信号によりロードされることを特徴とする請求項7記載のブラシレスモータ制御装置。8. The brushless motor control device according to claim 7, wherein the mask time data of the mask register is loaded into the mask counter by an upflow signal of the delay counter.
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