JP4217158B2 - 電子回路のライセンスされた引渡しおよび課金をするための管理システム、方法および装置 - Google Patents
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Description
この出願は、「電子回路の知的財産権のライセンスされた引渡しおよび課金をするための管理システム、方法および装置」なる名称で2002年1月23日に出願された米国仮特許出願第60/350,885号の優先権を主張する。
適用なし
本発明に従って、対象電子回路またはデバイス内で使用される電子回路設計をライセンスするライセンスシステムおよびこのライセンスシステムを管理する方法が提供される。このライセンスシステムは、ライセンスされた電子回路設計の安全な引渡しおよび信頼性の高い課金を使用単位で可能とする。
2002年1月23日に出願された米国仮特許出願第60/350,885号は、参照によりここに組み入れられる。
ここに開示された実施形態では、ライセンスシステム100(図1参照)は、ライセンスされた電子回路設計の対象電子回路106内での使用を、対象電子回路106に適用または引渡しされたプログラミングデータやテストデータ(例えば、ベクター)に基づいて、追跡するように構成されている。ライセンスシステム100は、知的財産権(IP)コアベンダーまたはプロバイダ(「IPプロバイダ」)とIPコア顧客またはユーザ(「IPユーザ」)との間で実施および強制されるべき安全な使用単位のライセンスおよび課金を可能とする。
図2は、ライセンスシステム100に含まれるライセンスコントローラ104(図1参照)の例証用実施形態を図示している。この例証用実施形態では、ライセンスコントローラ104は、不揮発性データストレージ202(例えば、シリアルPROM202)と、PROMコントロール回路204と、I/Oインターフェース回路206と、IEEE1149.1バスコントロール回路208とを含んでいる。I/Oインターフェース回路206は、Pバス107に結合されている。このPバス107は、クロック信号(PCLK)を搬送するためのラインと、それぞれのPDATA_INおよびPDATA_OUTデータバスとを含んでいる。シリアルPROM202、PROMコントロール回路204、I/Oインターフェース回路206、およびIEEE1149.1バスコントロール回路208の記述は、後続のセクションで与えられる。
ここで開示されている実施形態では、I/Oインターフェース回路206(図2参照)は、コンピュータ102(図1参照)およびライセンスコントローラ104が同期式高速パラレルデータバスを備えたPバス107を介して互いに通信することを可能にするように構成された回路を含んでいる。Pバス107上のPCLK信号は、コンピュータ102からライセンスコントローラ104への入力データPDATA_INの転送を同期させること、並びにライセンスコントローラ104からコンピュータ102への出力データPDATA_OUTの転送を同期させることに使用される。従って、I/Oインターフェース回路206は、PROMコントロール回路204とIEEE1149.1バスコントロール回路208との間のデータ転送を管理するように構成されている。
IEEE1149.1バスコントロール回路208(図2参照)は、I/Oインターフェース回路206からパラレルデータおよび制御信号を受信すること、並びにこれらの信号をシリアルIEEE1149.1プロトコルに変換して、IEEE1149.1バス108を通して対象電子回路106(図1参照)へ出力するように構成された回路を含んでいる。IEEE1149.1バスコントロール回路208は、更に、結果のシリアルデータを対象電子回路106からIEEE1149.1バス108を通して受信すること、並びにこのシリアルデータをパラレルデータに変換してからI/Oインターフェース回路206へ送信するように構成されている。
PROMコントロール回路204(図2参照)は、I/Oインターフェース回路206からパラレルデータおよび制御信号を受信すること、並びにそのデータおよび制御信号を好適な2線式シリアルプロトコルに変換して、SCLK(シリアルクロック)ラインを使用したSDA(シリアルデータ/アドレス)バスを通してシリアルPROM202へ送信するように構成されている。PROMコントロール回路204は更に、SDAを通してシリアルPROM202から戻されるシリアルデータを受信すること、並びにこのシリアルデータをパラレルに変換してI/Oインターフェース回路206へ送信するように構成されている。
好ましい実施形態では、シリアルPROM202(図2参照)は、コア電子回路設計をライセンスするためにデータを記憶するように構成された不揮発性メモリを備えている。例えば、シリアルPROM202は、シリアルな電気的消去書込み可能読み出し専用メモリ(SEEPROM)または他の好適な形態の不揮発性リード/ライトメモリを備えることもできる。シリアルPROM202は、上述した2線式シリアルプロトコルを使用して、PROMコントロール回路204に対するインターフェースをとる。具体的には、シリアルPROM202は、シリアルクロック信号SCLKを受信する。この信号は、PROMコントロール回路204との間で、シリアルデータ/アドレスバスSDA上でのデータおよびアドレス転送の同期をとることに使用される。例えば、シリアルPROM202は、4096通りのアドレス可能メモリ位置を含むこと、並びにバイト幅のデータを与えるように構成することができる。
上述したように、図3はネットワークベースのライセンスマネージャ構成300を図示している。この例証用実施形態では、ネットワークベースのライセンスマネージャ300は、ネットワーク308と、ライセンスシステム320〜321と、ネットワーク308に接続されたコンピュータ302,304および306とを含んでいる。例えば、ネットワーク308は、ローカルエリアネットワーク(LAN)、ワイドエリアネットワーク(WAN)、インターネット、または他の好ましいネットワークを備えることができる。また、コンピュータ302,304および306は、好ましい汎用コンピュータを備えることができる。
図4は、ネットワークベースのライセンスマネージャ300(図3参照)と関連して使用され得るライセンス特徴ファイル410の例証用実施形態を図示している。図4に示されるように、ライセンス特徴ファイル410は、複数ラインのテキストを含んだテキストファイルを備える。例えば、各ラインは、特別なコア電子回路設計に対するライセンス属性を記述した製品ラインを備えることができる。このライセンス特徴ファイル410では、各製品ラインは、次のフォーマットを有する。
LICENSE_NAME: <Issue> <Product> <Version> <+/- Licenses>
<Expiration> <Vendor> <Customer> <IPLC_SN> <Key>
この場合、ライセンス_名称(LICENSE_NAME)フィールドは、IPプロバイダによって提供されるライセンスの名称を含んでいる。また残りのフィールドは、図1を参照して先に説明されたライセンス特徴ファイル110の対応するフィールドと同様である。
ここで開示されている実施形態では、シリアルPROM202(図2参照)は、ライセンスデータを記憶して、ライセンス特徴ファイル(例えば、ファイル110(図1参照)および310(図3参照))によって提供されるライセンス情報を補うように構成されている。シリアルPROM202に記憶されたライセンスデータは、ライセンス特徴情報と共に使用されて、ライセンスされた電子回路設計の引渡しを追跡および管理する。
ライセンスシステム100は、どのコア電子回路設計が対象電子回路106内でプログラム可能に構成されているかを識別することに、またプログラムされた電子回路設計を機密保護して、それが解読および逆行分析されたり、不注意に修正または消去されないようにすることに使用できる。
ライセンスされたコア電子回路設計およびベクターをライセンスシステム100(図1参照)によって安全に引渡し/適用するためのライセンスシステムの管理方法が、図8を参照して説明される。ここで留意される点は、ライセンスシステム100の方法は、コンピュータ102にインストールされたライセンス機能と、ライセンスコントローラ104(図1参照)のシリアルPROM202(図2参照)に記憶されたライセンスデータとを使用して行われるということである。ステップ802に示されているように、与えられたコア電子回路設計に対するライセンスされたベクターファイル604(図6参照)が、IPプロバイダによって提供される。このライセンスされたベクターファイル604は、電子回路設計に対するプログラムおよび/またはテストデータと、このベクター内でライセンスされたそれぞれの電子回路設計に対するベンダー、顧客および製品コードとを含んでいる。次に、ステップ804に示されるように、電子回路設計特徴が現在ライセンスされているか否かを判定するために、ライセンス特徴ファイルが読み出される。それから、ステップ806に示されるように、シリアルPROM202に含まれた情報が読み出される。
Claims (27)
- 少なくとも一つの対象電子回路内に使用される電子回路設計をライセンスするための
ライセンスシステムを管理する方法であって、
前記ライセンスシステムは、
タグ付きデータを記憶するコンピュータと、
前記コンピュータと前記対象電子回路とに通信可能に結合されたライセンスコントローラと、
前記ライセンスコントローラに関連したデータストレージとを備えることを特徴とし、及び、前記方法は、
前記電子回路設計を使用単位でライセンスするステップを備えることを特徴とし、
前記ライセンスするステップは、
前記コンピュータが、前記タグ付きデータを前記ライセンスコントローラへ供給するステップであって、前記タグ付きデータは、前記対象電子回路内の前記電子回路設計をテストすることに関するテストデータと前記対象電子回路内の前記電子回路設計をプログラム可能に構成することに関するプログラミングデータのうちの少なくとも1つを含むとともに、第 1 のライセンス情報が付け加えられていることを特徴とする前記供給するステップと、
前記コンピュータが、第2のライセンス情報を記憶させるステップと、
前記ライセンスコントローラが、前記タグ付きデータに含まれた前記第1のライセンス情報を読み込むステップと、
前記ライセンスコントローラが、前記第1のライセンス情報を前記データストレージに記憶された第2のライセンス情報と比較するステップと、
もし前記比較の結果が前記対象電子回路内の前記電子回路設計のライセンス可能使用を示すなら、前記コンピュータが、前記ライセンスコントローラを介して前記対象電子回路内へ前記テストデータ及び前記プログラミングデータのうちの少なくとも1つを適用するステップとを含む
ことを特徴とする方法。 - 前記第1のライセンス情報が、前記対象電子回路内の前記電子回路設計を用いるための少なくとも一つのライセンスに対応することを特徴とする請求項1の方法。
- 前記第1のライセンス情報を前記第2のライセンス情報と比較するステップは、ライセンスコントローラへ何のライセンスが割り当てられるかを判定するために、前記ライセンスコントローラが前記第1のライセンス情報を前記第2のライセンス情報と比較することを含む請求項2の方法。
- 前記データストレージに記憶された前記第2のライセンス情報は、前記ライセンスコントローラに関連するシリアル番号を含むことを特徴とする請求項1の方法。
- 前記ライセンスコントローラに対する前記データの前記供給が、前記ライセンスコントローラに割り当てられた少なくとも一つのライセンスに応じることを特徴とする請求項3の方法。
- 前記ライセンスコントローラに割り当てた前記ライセンスが、前記少なくとも一つの対象電子回路内に前記電子回路設計を用いるための未使用ライセンス数に対応することを特徴とする請求項3の方法。
- 前記コンピュータが、前記データストレージに第3のライセンス情報を記憶することを更に含み、該第3のライセンス情報は、前記少なくとも一つの対象電子回路内に前記電子回路設計を用いるための前記未使用ライセンス数を表わすものである請求項6の方法。
- 前記対象電子回路に前記テストデータ及び前記プログラミングデータの一つの前記適用に関する予め定められたイベントに応じて、前記第3のライセンス情報で表わされる前記未使用ライセンス数を前記ライセンスコントローラによって更新することを更に含む請求項7の方法。
- 前記対象電子回路は、ID署名レジスタを持つテストアクセスポート回路を含むことを特徴とし、そして、
前記方法は、前記プログラミングデータが前記対象電子回路に適用されるように、前記ID署名レジスタが前記プログラミングデータの署名を生成することを更に含む請求項8の方法。 - 前記ID署名レジスタが前記プログラミングデータの前記署名を前記対象電子回路内に記憶することを更に含む請求項9の方法。
- 前記対象電子回路内に前記電子回路設計を識別するために、前記ライセンスコントローラが前記プログラミングデータの前記記憶された署名にアクセスすることを更に含み、
前記第3のライセンス情報で表わされる前記未使用ライセンス数の更新は、前記プログラミングデータが前記識別された電子回路設計とは異なる前記対象電子回路内の電子回路設計をプログラム可能に構成する場合において、前記ライセンスコントローラが前記未使用ライセンス数を更新することを特徴とする請求項10の方法。 - 少なくとも一つの他のライセンスコントローラに前記少なくとも一つのライセンスを再割り当てするために、前記ライセンスコントローラが、前記データストレージに記憶された前記第2のライセンス情報を更新することを更に含む請求項3の方法。
- 前記少なくとも一つのライセンスコントローラは、それに関するシリアル番号を有することを特徴とする請求項12の方法。
- 前記対象電子回路は、ID署名レジスタを持つテストアクセスポート回路を含むことを特徴とし、そして、
前記方法は、前記プログラミングデータが前記対象電子回路に適用されるように、前記ID署名レジスタが前記プログラミングデータの署名を生成することを更に含む請求項12の方法。 - 前記ID署名レジスタが前記プログラミングデータの前記署名を前記対象電子回路内に記憶することを更に含む請求項14の方法。
- 前記電子回路設計に関する前記データは、前記対象電子回路内の前記電子回路設計をテストすることに関する前記テストデータを備えることを特徴とし、
前記対象電子回路は、前記電子回路設計の機能的動作を可能にするためのイネーブルキー更新/メモリレジスタと前記電子回路設計に関する支援回路とを持つ回路を含むことを特徴とし、そして、
前記方法は、前記イネーブルキー更新/メモリレジスタが、前記電子回路設計に関する前記支援回路および前記電子回路設計の一またはそれ以上の動作を可能にするためのイネーブルキーを記憶することを更に含むことを特徴とする請求項1の方法。 - 前記ライセンスコントローラが前記データストレージ内に前記イネーブルキーを記憶することを更に含む請求項16の方法。
- 前記イネーブルキーは対応する暗号化した値を持つことを特徴とする請求項16の方法。
- 前記電子回路設計に関する前記支援回路および前記電子回路設計の機能的動作を可能にするための前記回路は、イネーブルキーデコーダ回路を含むことを特徴とし、そして、
前記方法は、前記イネーブルキーデコーダ回路が前記イネーブルキーの前記暗号化された値を解読することを更に含むことを特徴とする請求項18の方法。 - 前記イネーブルキーデコーダ回路が、前記イネーブルキーの解読値に応じて、前記対象電子回路内の前記電子回路設計の機能的動作を可能にするためにイネーブル信号を表明することを更に含む請求項19の方法。
- 前記支援回路は前記電子回路設計の一部を備えていることを特徴とする請求項16の方法。
- 前記イネーブルキーは対応する暗号化した値を持つことを特徴とし、
前記電子回路設計に関する前記支援回路および前記電子回路設計の機能的動作を可能に するための前記回路は、イネーブルキーデコーダ回路を含むことを特徴とし、そして、
前記方法は、前記イネーブルキーデコーダ回路が、前記イネーブルキーの暗号化した値を解読することと、前記イネーブルキーの解読値に応じて、前記イネーブルキーデコーダ回路が前記支援回路の機能的動作を可能にするためにイネーブル信号を表明することを更に含むことを特徴とする請求項16の方法。 - 前記支援回路によって、前記対象電子回路内の前記電子回路設計に対する前記テストを容易にすることを更に含む請求項22の方法。
- 前記対象電子回路は、前記電子回路設計に関する識別情報を生成するとともに記憶するための回路を含むことを特徴とし、そして、
前記方法は、前記識別情報を生成するとともに記憶するための前記回路が、前記電子回路設計に関する識別情報を生成することを更に含む請求項1の方法。 - 前記識別情報を生成するとともに記憶するための前記回路が、前記対象電子回路に前記識別情報を記憶することを更に含む請求項24の方法。
- 前記ライセンスコントローラが、前記対象電子回路に前記テストデータ及び前記プログラミングデータの1つの適用に関する予め定められたイベントに応じて、前記電子回路設計に関する識別情報を更新することを更に含む請求項24の方法。
- コンピュータと、
前記コンピュータに通信可能に結合されたライセンスコントローラと、
前記ライセンスコントローラと関連しているデータストレージとを備え、
少なくとも一つの対象電子回路内に使用単位に基づく電子回路設計をライセンスするためのシステムであって、
前記コンピュータは、タグ付きデータを前記ライセンスコントローラへ供給するとともに前記データストレージに第2のライセンス情報を記憶するよう動作することを特徴とし、
前記タグ付きデータは、前記電子回路設計に関連しているとともに、前記対象電子回路内の前記電子回路設計をテストすることに関するテストデータ及び前記対象電子回路内の前記電子回路設計をプログラム可能に構成することに関するプログラミングデータのうちの少なくとも1つを含み、第1のライセンス情報が付け加えられていることを特徴とし、
前記ライセンスコントローラは、前記タグ付きデータの中に含まれた第1のライセンス情報を読み込み、そして前記第1のライセンス情報を前記データストレージに記憶された前記第2のライセンス情報と比較するよう動作することを特徴とし、
もし前記比較の結果が前記対象電子回路内の前記電子回路設計のライセンス可能使用を示すなら、前記コンピュータは更に、前記ライセンスコントローラを介して前記対象電子回路に前記テストデータ及び前記プログラミングデータの少なくとも一つを適用するよう動作することを特徴とする
前記システム。
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Cited By (1)
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Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7563600B2 (en) | 2002-09-12 | 2009-07-21 | Combimatrix Corporation | Microarray synthesis and assembly of gene-length polynucleotides |
US6944836B1 (en) * | 2002-11-15 | 2005-09-13 | Xilinx, Inc. | Structures and methods for testing programmable logic devices having mixed-fabric architectures |
US7353468B2 (en) * | 2003-09-26 | 2008-04-01 | Ferguson John G | Secure exchange of information in electronic design automation |
US20060259978A1 (en) * | 2003-09-26 | 2006-11-16 | Pikus Fedor G | Secure exchange of information in electronic design automation with license-related key generation |
US7222312B2 (en) * | 2003-09-26 | 2007-05-22 | Ferguson John G | Secure exchange of information in electronic design automation |
US20050076315A1 (en) * | 2003-10-03 | 2005-04-07 | Wen Kuei-Ann | Modularized circuit design information generating method, modularized circuit design information generating tool and integrated circuit prepared with circuit design information generated therefrom |
US7149943B2 (en) * | 2004-01-12 | 2006-12-12 | Lucent Technologies Inc. | System for flexible embedded Boundary Scan testing |
US7987373B2 (en) * | 2004-09-30 | 2011-07-26 | Synopsys, Inc. | Apparatus and method for licensing programmable hardware sub-designs using a host-identifier |
US20060156268A1 (en) * | 2005-01-13 | 2006-07-13 | Wen Kuei-Ann | Circuit design platform |
WO2007006013A2 (en) | 2005-07-05 | 2007-01-11 | Viasat, Inc. | Synchronized high-assurance circuits |
US7802075B2 (en) * | 2005-07-05 | 2010-09-21 | Viasat, Inc. | Synchronized high-assurance circuits |
US8527741B2 (en) * | 2005-07-05 | 2013-09-03 | Viasat, Inc. | System for selectively synchronizing high-assurance software tasks on multiple processors at a software routine level |
US8190877B2 (en) * | 2005-07-05 | 2012-05-29 | Viasat, Inc. | Trusted cryptographic processor |
US20090222927A1 (en) * | 2006-04-30 | 2009-09-03 | Pikus Fedor G | Concealment of Information in Electronic Design Automation |
US8417965B1 (en) * | 2010-04-07 | 2013-04-09 | Xilinx, Inc. | Method and circuit for secure definition and integration of cores |
US8910303B2 (en) * | 2012-05-01 | 2014-12-09 | Anaglobe Technology, Inc. | System and method for manipulating security of integrated circuit layout |
WO2014189045A1 (ja) * | 2013-05-22 | 2014-11-27 | 株式会社日立国際電気 | 管理装置、基板処理システム、装置情報更新方法、及び記録媒体 |
US9584129B1 (en) * | 2014-06-20 | 2017-02-28 | Altera Corporation | Integrated circuit applications using partial reconfiguration |
US10817609B2 (en) * | 2015-09-30 | 2020-10-27 | Nvidia Corporation | Secure reconfiguration of hardware device operating features |
JP6922557B2 (ja) * | 2017-08-29 | 2021-08-18 | 沖電気工業株式会社 | ソフトウェア管理装置およびソフトウェア管理方法のプログラム |
EP4114050A1 (de) * | 2021-06-30 | 2023-01-04 | Siemens Aktiengesellschaft | Überprüfung einer lizenz für die nutzung mindestens eines leistungsmerkmals in einem internet der dinge (iot)-gerät |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4601033A (en) * | 1984-01-16 | 1986-07-15 | Siemens Corporate Research & Suppport, Inc. | Circuit testing apparatus employing signature analysis |
JP3270102B2 (ja) | 1991-03-11 | 2002-04-02 | ヒューレット・パッカード・カンパニー | ライセンス付与方法及びシステム |
WO1993011480A1 (en) | 1991-11-27 | 1993-06-10 | Intergraph Corporation | System and method for network license administration |
US5343526A (en) * | 1992-10-30 | 1994-08-30 | At&T Bell Laboratories | Method for establishing licensor changeable limits on software usage |
US5553143A (en) * | 1994-02-04 | 1996-09-03 | Novell, Inc. | Method and apparatus for electronic licensing |
US5717604A (en) * | 1995-05-25 | 1998-02-10 | Wiggins; Christopher | Network monitoring system for tracking, billing and recovering licenses |
US5671412A (en) * | 1995-07-28 | 1997-09-23 | Globetrotter Software, Incorporated | License management system for software applications |
US5867396A (en) * | 1995-08-31 | 1999-02-02 | Xilinx, Inc. | Method and apparatus for making incremental changes to an integrated circuit design |
US5790664A (en) * | 1996-02-26 | 1998-08-04 | Network Engineering Software, Inc. | Automated system for management of licensed software |
JPH09305408A (ja) * | 1996-05-09 | 1997-11-28 | Hitachi Ltd | アプリケーション実行方法 |
US5796941A (en) * | 1996-09-06 | 1998-08-18 | Catalyst Semiconductor, Inc. | Method for supervising software execution in a license restricted environment |
US5978476A (en) * | 1996-09-17 | 1999-11-02 | Altera Corporation | Access restriction to circuit designs |
US5841867A (en) * | 1996-11-01 | 1998-11-24 | Xilinx, Inc. | On-chip programming verification system for PLDs |
US5925127A (en) * | 1997-04-09 | 1999-07-20 | Microsoft Corporation | Method and system for monitoring the use of rented software |
US6035107A (en) * | 1997-08-28 | 2000-03-07 | International Bunsiness Machines Corporation | Method for performing functional comparison of combinational circuits |
US6256770B1 (en) * | 1997-10-17 | 2001-07-03 | Lucent Technologies Inc. | Register transfer level (RTL) based scan insertion for integrated circuit design processes |
US6105137A (en) | 1998-07-02 | 2000-08-15 | Intel Corporation | Method and apparatus for integrity verification, authentication, and secure linkage of software modules |
US6205574B1 (en) * | 1998-07-28 | 2001-03-20 | Xilinx, Inc. | Method and system for generating a programming bitstream including identification bits |
US6249893B1 (en) * | 1998-10-30 | 2001-06-19 | Advantest Corp. | Method and structure for testing embedded cores based system-on-a-chip |
US6305005B1 (en) | 1999-01-14 | 2001-10-16 | Xilinx, Inc. | Methods to securely configure an FPGA using encrypted macros |
US6654889B1 (en) * | 1999-02-19 | 2003-11-25 | Xilinx, Inc. | Method and apparatus for protecting proprietary configuration data for programmable logic devices |
US7017043B1 (en) * | 1999-03-19 | 2006-03-21 | The Regents Of The University Of California | Methods and systems for the identification of circuits and circuit designs |
US20020105529A1 (en) * | 2000-02-11 | 2002-08-08 | Jason Bowser | Generation and display of multi-image video streams |
US6711674B1 (en) * | 2000-02-24 | 2004-03-23 | Xilinx, Inc. | Method of watermarking configuration data in an FPGA by embedding the watermark corresponding to a macro obtained upon encountering a first watermark tag from the macro |
US6594799B1 (en) * | 2000-02-28 | 2003-07-15 | Cadence Design Systems, Inc. | Method and system for facilitating electronic circuit and chip design using remotely located resources |
US6904527B1 (en) * | 2000-03-14 | 2005-06-07 | Xilinx, Inc. | Intellectual property protection in a programmable logic device |
US6594802B1 (en) * | 2000-03-23 | 2003-07-15 | Intellitech Corporation | Method and apparatus for providing optimized access to circuits for debug, programming, and test |
US6880086B2 (en) * | 2000-05-20 | 2005-04-12 | Ciena Corporation | Signatures for facilitating hot upgrades of modular software components |
US6993730B1 (en) * | 2001-01-10 | 2006-01-31 | Tempus Fugit, Inc. | Method for rapidly determining the functional equivalence between two circuit models |
JP4899248B2 (ja) * | 2001-04-02 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
US7263597B2 (en) * | 2001-04-19 | 2007-08-28 | Ciena Corporation | Network device including dedicated resources control plane |
US6578174B2 (en) * | 2001-06-08 | 2003-06-10 | Cadence Design Systems, Inc. | Method and system for chip design using remotely located resources |
GB0114317D0 (en) * | 2001-06-13 | 2001-08-01 | Kean Thomas A | Method of protecting intellectual property cores on field programmable gate array |
US6988232B2 (en) * | 2001-07-05 | 2006-01-17 | Intellitech Corporation | Method and apparatus for optimized parallel testing and access of electronic circuits |
US6832358B2 (en) * | 2001-12-19 | 2004-12-14 | Cadence Design Systems, Inc. | System and method for providing burst licensing in a circuit simulation environment |
WO2003067386A2 (en) * | 2002-02-05 | 2003-08-14 | Logicvision, Inc. | Method and system for licensing intellectual property circuits |
US7577540B2 (en) * | 2002-03-01 | 2009-08-18 | Nec Corporation | Re-configurable embedded core test protocol for system-on-chips (SOC) and circuit boards |
US7162644B1 (en) * | 2002-03-29 | 2007-01-09 | Xilinx, Inc. | Methods and circuits for protecting proprietary configuration data for programmable logic devices |
JP2005107911A (ja) * | 2003-09-30 | 2005-04-21 | Daihen Corp | 書込情報生成用プログラム、ハードウェアへの情報書込用プログラム、これらのプログラムを記録したコンピュータ読み取り可能な記録媒体、書込情報生成装置及び情報書込装置 |
US6968478B1 (en) * | 2003-12-18 | 2005-11-22 | Xilinx, Inc. | Method and apparatus for data transfer validation |
-
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021186975A1 (ja) | 2020-03-19 | 2021-09-23 | 日本電気株式会社 | 課金情報処理装置、課金情報処理システム、課金情報処理方法及び課金情報処理プログラムが格納された非一時的なコンピュータ可読媒体 |
Also Published As
Publication number | Publication date |
---|---|
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