JP4211349B2

JP4211349B2 - Liquid crystal display element

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Publication number: JP4211349B2
Application number: JP2002296192A
Authority: JP
Inventors: 聡森田; 修小林; 慎一郎田中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-10-09
Filing date: 2002-10-09
Publication date: 2009-01-21
Anticipated expiration: 2022-10-09
Also published as: JP2004134504A

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、「ＴＦＴ」と略する）をアクティブ素子として用いた液晶表示素子に関する。
【０００２】
【従来の後術】
近年、液晶表示素子は多様化の傾向にあり、その用途はパーソナルコンピュータをはじめ、モニター、テレビ、モバイル端末等へ広く普及している。更に、携帯端末においては、屋外・屋内の双方に使用でき、光源であるバックライトを液晶パネルの背面に設置し、当該背面から光を照射する透過型の液晶表示素子が開発されている。
【０００３】
これらの液晶表示素子においては、ガラス基板上に薄膜トランジスタのアレイを形成し、これらのＴＦＴにより表示画素の駆動を行っている。このＴＦＴは、ゲート電極上にゲート絶縁膜を介してシリコンなどの半導体層を形成し、その上にソース電極とドレイン電極を所定の間隔を置いて対向配置としている（例えば、特許文献１、２参照）。
【０００４】
【特許文献１】
特開昭６４−８２６７４号公報（第３−５頁、第１−２図）
【特許文献２】
特公平５―８７９９１号公報（第２頁、第２図、第４図）
【０００５】
【発明が解決しようとする課題】
ソース電極とドレイン電極は、一般に同時に形成されるものであるが、当該電極形成の際に、ソース電極とドレイン電極の形成位置に関し、時として位置ずれを生じてしまい、設計通りの位置を確保できない場合がある。上記従来のＴＦＴを有する液晶表示素子においては、この様なソース電極やドレイン電極の位置ずれにより、ソース電極とゲート電極間、又はドレイン電極とゲート電極間の重なり面積が変動してしまい、その結果、寄生容量が大きく変動してしまうという問題があった。又、当該寄生容量の変動により、各画素毎に寄生容量のバラツキが生じるため、各画素における画素電極の電位降下のバラツキが大きくなり、画像表示領域におけるＴＦＴのフリッカ現象等の問題が生じていた。
【０００６】
又、上記従来のＴＦＴを有する液晶表示素子のうち、光源であるバックライトを液晶パネルの背面に設置し、当該背面から光を照射する透過型の液晶表示素子においては、当該光がＴＦＴへと侵入してしまうため、光電効果に伴う電子−正孔対が発生し、その結果、半導体層にリーク電流が流れるという弊害が生じてしまう。
【０００７】
本発明は、上記問題点に鑑みなされたものであり、液晶表示素子を形成する際に、電極の形成位置に関し位置ずれが生じた場合であっても、電極間の寄生容量に影響を与えず、画像表示領域におけるＴＦＴのフリッカ現象等の不都合を回避できるとともに、半導体層へのバックライトからの光の入射を効果的に防止でき、光電効果に伴う電子−正孔対の発生によるリーク電流を低減することができる液晶表示素子を提供しようとするものである。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の液晶表示素子においては、第１の絶縁基板上でゲート電極、半導体層、ソース電極及びドレイン電極、及び絶縁膜から構成される薄膜トランジスタを、ゲート電極線、及びソース電極線の交点付近に配置してマトリックス状にし、第１の絶縁基板と、第１の絶縁基板に対向して設けられ、共通電極が形成された第２の絶縁基板との間に液晶を狭持してなる液晶表示素子において、ソース電極とドレイン電極はソース電極線の長手方向に沿って並べられ、かつ、ソース電極は２個の凹部を有するＨ型形状をしており、ドレイン電極は２個の凹部に２方向から挿入される細長形状であるとともに、前記ソース電極線と前記ゲート電極線によって区画される領域には画素電極が配置されており、かつ、前記画素電極のうち、画像表示に影響を及ぼさない領域にコンタクトホールが１つ形成されており、前記コンタクトホールを介して前記ドレイン電極と前記画素電極が１ヶ所にて接続されていることを特徴とする。
【０００９】
この構成によると、ソース電極は凹部を２個有するＨ型形状をしており、又、細長形状を有するドレイン電極は、ソース電極の２箇所の凹部に２方向から挿入されるものであるため、ソース電極とドレイン電極を同時に形成する際のマスク合わせによるズレが生じたとしても、ソース電極とゲート電極、及びドレイン電極とゲート電極の重なり面積は変わらず、その結果、寄生容量の変動を抑制することができる。また、この構成によると、ドレイン電極と画素電極の重なり面積が大きくなるのを回避しつつ、画素電極に要求される光透過率特性、及びカラーフィルタの色設定に悪影響を及ぼすことなく、ドレイン電極と画素電極を確実に接続することができる。
【００１０】
又、本発明の液晶表示素子においては、半導体層は、ソース電極の外形に沿った形状を有するとともに、ゲート電極からはみ出して、ゲート電極には重ならないがドレイン電極とは重なる第１の突出部を有し、ゲート電極は、第１の突出部に隣接して第２の突出部を有することを特徴とする。
【００１１】
この構成によると、半導体層は、ゲート電極からはみ出して、ゲート電極には重ならないがドレイン電極とは重なる第１の突出部を有しているため、ドレイン電極を形成する際のマスク合わせのズレが生じた場合であっても、ドレイン電極とゲート電極の間の寄生容量をを一定に保つことができる。又、ＴＦＴ付近の隙間を埋めるべく、ゲート電極は、半導体層に形成された第１の突出部に隣接して、その四方の角において第２の突出部を有しており、半導体層は小さく形成されたソース電極の外形に沿って形成されているため、半導体層を小さく形成することができる。その結果、透過型の液晶表示素子において、バックライト光のＴＦＴへの侵入を効果的に遮断することができ、その結果、光電効果に伴う電子−正孔対の発生によるリーク電流を低減することができる。尚、この第１、第２の突出部は、ソース電極線の長手方向に沿って形成することもできる。
【００１２】
又、本発明の液晶表示素子においては、ソース電極とソース電極線は、ソース電極の電極幅よりも小さい幅を有する連結部により接続されており、半導体層は、ゲート電極からはみ出して、ゲート電極には重ならないが連結部とは重なる第３の突出部を更に有することを特徴とする。
【００１３】
この構成によると、ソース電極とソース電極線を接続する連結部の幅が細く形成されることになるため、ソース電極を形成する際のマスク合わせのズレにより、ソース電極の位置に多少のズレが生じたとしても、当該連結部とゲート電極の重なり面積が小さくなるため、寄生容量の変動を少なくすることができる。又、半導体層が、ゲート電極からはみ出して、ゲート電極には重ならないが連結部とは重なる第３の突出部を有しているため、ソース電極を形成する際のマスク合わせのズレが生じた場合であっても、第３の突出部によりソース電極とゲート電極の間の寄生容量を一定に保つことができる。
【００１４】
又、本発明の液晶表示素子においては、連結部の幅は、ソース電極の電極幅よりも小さいことを特徴とする。
【００１５】
この構成によると、ソース電極を形成する際のマスク合わせのズレにより、ソース電極の位置が、ゲート電極線の長手方向に多少ずれたとしても、当該連結部とゲート電極の重なり面積は小さいため、寄生容量の変動を少なくすることができる。
【００１６】
又、本発明の液晶表示素子においては、ソース電極の電極幅は、ドレイン電極の電極幅よりも小さいことを特徴とする。
【００１７】
この構成によると、各ＴＦＴにおけるソース電極とゲート電極の重なり面積のムラを少なくすることができる。
【００１８】
又、本発明の液晶表示素子においては、ゲート電極には、ドレイン電極と重ならない寄生容量低減用の切り欠き部が形成されていることを特徴とする。
【００１９】
この構成によると、ドレイン電極のうち、チャネル領域の形成に関与しない部分が、ゲート電極と重ならない様に切り欠き部が形成されているため、ドレイン電極とゲート電極の間の寄生容量を減少することができるとともに、液晶表示への悪影響を低減することができる。
【００２２】
【発明の実施形態】
以下、図面を参照して、本発明の実施形態を詳細に説明する。図１は、本発明の実施形態に係るＴＦＴを用いた液晶表示素子の基本的構成を示す平面図である。
【００２３】
本液晶表示素子は、いわゆるアクティブマトリクス方式であり、画素の駆動を行うアクティブ素子として、逆スタガ型の薄膜トランジスタ（ＴＦＴ）１を用い、当該ＴＦＴ１をマトリクス状に配列してＴＦＴアレイが構成されている。
【００２４】
ＴＦＴアレイには、図１において左右方向に延びる複数のゲート電極線３が所定の間隔により形成されている。又、このゲート電極線３と直交して、複数のソース電極線２が所定間隔で形成されている。縦横のマトリクス状に配置されたソース電極線２とゲート電極線３により囲まれた升目毎に、即ち、ソース電極線２とゲート電極線３によって区画される領域毎に１個のＴＦＴ１が配置されている。即ち、当該ＴＦＴ１は、ゲート電極線３、及びソース電極線２の交点付近にマトリックス状に配置されている。又、ＴＦＴ１に隣接して、上記升目毎にＩＴＯ等の透明導電膜により形成された透明な画素電極２０が配置されている。当該画素電極２０は、ＴＦＴと１対１で対応しており、図１に示す様に、マトリクス状に配置されている。
【００２５】
次に、図２、及び図３に基づいて、本発明の実施形態に係るアレイ基板上のＴＦＴ１の構造を説明する。
【００２６】
図２は、本発明の実施形態に係るアレイ基板上のＴＦＴの一画素部分の構造を示す平面図であり、図３は、図２のＡ−Ａ断面図である。
【００２７】
図２に示す様に、本発明に係るＴＦＴ１は、ボトムゲート構造を有する逆スタガ型構造となっている。ソース電極４は、ソース電極線２の長手方向に沿って並べられており、ソース電極４の長手方向はソース電極線２と平行になっている。又、図２に示す様に、ソース電極４は、ドレイン電極５を先端部５ａ側から受け入れるための２個の凹部４ａを有するＨ型形状をしており、ソース電極４における当該凹部４ａが形成された領域がチャネル領域として機能する。又、ソース電極４の電極幅９は細く、例えば３μｍに形成されており、後述のドレイン電極５の電極幅１０よりも小さくなっている。ソース電極４の形状をこの様な形状にすることにより、ソース電極４を小さく形成することが可能となる。又、ソース電極４は、ソース電極４の長手方向と直角となるように形成されたに細長い連結部７によりソース電極線２へ接続されており、連結部７の幅は、ソース電極４の電極幅９よりも小さく、例えば２μｍに形成されている。
【００２８】
ドレイン電極５は、ソース電極４と同様に、ソース電極線２の長手方向に沿って並べられいる。又、ドレイン電極５は細長形状をしており、その先端部５ａ側からソース電極４が有する２個の凹部４ａに２方向から挿入し、ソース電極４を挟み込む様にしてソース電極４の上下に設けられている。又、ドレイン電極５のうち、ソース電極４における凹部４ａが形成されたＨ型形状部分に挿入される部分が、チャネル領域として機能する。ドレイン電極５の電極幅１０は細く、例えば４μｍに形成されている。尚、ドレイン電極５は、ソース電極と同一の金属（例えば、ＣｒやＡｌ）により同時に形成される。
【００２９】
又、図２に示す様に、ドレイン電極５のソース電極４に対向する縁、即ち、先端部５ａの縁の角を丸めた形状としている。その結果、角の丸められた形状を得るため、先端部５ａの縁の形状は凸曲線となっている。ドレイン電極５の先端部５ａが角張った形状をしていると、露光時にその角が丸まった形で焼き付けられやすく、特に、露光解像度よりも小さな部分は、設計形状と異なる形状に変形しやすく、その変形度合いも一定ではない。そのため、ドレイン・ゲート間の寄生容量に変動が生じやすくなり、また、ソース電極４の凹部４ａとドレイン電極１０の先端部５ａとの間には所定の間隔（チャネル幅）が形成されるが、このチャネル幅に広狭の変動が生じやすくなってしまう。一方、上述のごとく、先端部５ａの形状を縁の角を丸めた凸曲線とすることによって、ドレイン電極５の設計形状と実際形状との差を小さくすることができ、露光時にその角が丸まった形で焼き付けられることに起因するドレイン電極５の面積の変動と、それに伴う寄生容量の変動、及び、ソース電極４とドレイン電極５の間隔変動の問題を解決することができる。
【００３０】
又、ソース電極４とドレイン電極５との間に形成されるチャネル幅が一定になるように、ソース電極４の凹部４ａの形状は円弧状になっている。この様にすることにより、ＴＦＴの特性を良好にすることができる。
【００３１】
ゲート電極６は、その長手方向が、ゲート電極線３の長手方向と垂直になっており、このゲート電極６は、ゲート電極線３と同一の金属（例えば、ＣｒやＡｌ）により同時に形成される。ゲート電極線３上には、ゲート絶縁膜（図示せず）が形成されており、ソース電極４と同一の材料で形成された配線４０が、ゲート電極線３と重なる様に、当該ゲート絶縁膜上に形成されている。この配線４０を設けたのは、ゲート電極線３と配線４０を重ねて２重に形成することにより、配線抵抗を少なくするためである。当該ゲート電極線３は、ゲート絶縁膜に形成されたコンタクトホール１１を介して、配線４０に接続されている。ここで、ゲート電極６には、ドレイン電極５と重ならない切り欠き部１８が形成されている。即ち、図２において、本来、下方向からソース電極４に挿入するドレイン電極５とゲート電極６が重なる部分をカットし、当該カット部分を切り欠き部１８としている。
【００３２】
又、図２に示す様に、ＴＦＴ１においては、ソース電極４、ドレイン電極５、半導体層８がゲート電極６上に収まる構造となっているが、ＴＦＴ付近の隙間を埋めるべく、ゲート電極６の四方の角が局所的に突出した構造となっている。即ち、ゲート電極６は、４つの突出部１５を有しており、この突出部１５は、ソース電極線２の長手方向に沿って形成される。
【００３３】
半導体層８は、ソース電極４の外形に沿った形状をしている。この半導体層８は、ゲート電極６からはみ出して、ゲート電極６には重ならないがドレイン電極５とは重なる突出部１３を有しており、この突出部１３は、ソース電極線２の長手方向に沿って形成されている。又、図２に示す様に、ゲート電極６に形成された突出部１５は、半導体層８に形成された突出部１３に隣接して形成されている。半導体層８は、ゲート電極６からはみ出して、ゲート電極６には重ならないが連結部７とは重なる突出部１６を更に有しており、この突出部１６は、ソース電極線２の長手方向に対し直角となるように形成されている。
【００３４】
図３は、図２のＡ−Ａ断面図であり、当該図３を用いて、本発明の実施形態に係るアレイ基板上のＴＦＴ１の構造、及び製造方法を簡単に説明する。
【００３５】
本実施形態に係るＴＦＴ１はボトムゲート構造を有しており、下から順にゲート電極６、ゲート絶縁膜２２、半導体層８を重ねた積層構造を有している。まず、絶縁された基板２１上に、例えばＣｒやＡｌ等からなる金属膜をスパッタ法等により積層後、フォトリソグラフィー法等によりレジストを露光後パターニングし、基板２１上にゲート電極６を形成する。尚、当該基板２１には、例えば、無アルカリガラス、無ソーダガラス、又は表面をソーダの流出を防ぐために保護膜で覆った普通ガラス等が使用される。次に、スパッタリング法やプラズマＣＶＤ法等によりゲート絶縁膜２２を積層する。このゲート絶縁膜２２には、スパッタリング法を用いた場合は、例えば、Ｔａ₂Ｏ₅等が用いられ、プラズマＣＶＤ法を用いた場合は、例えば、ＳｉＯ₂等が用いられる。次に、ゲート絶縁膜２２上に、プラズマＣＶＤ法等により半導体層８を積層する。この半導体層８は、例えば、アモルファス型のシリコン層からなり、ゲート電極６を覆うゲート絶縁膜２２上に、ゲート電極６に平面的に重なるように形成されている。半導体層８をパターニングした後、オーミック層となるｎ⁺ａ−Ｓｉ層を半導体層８上に形成し、その後、Ｍｏ、Ａｌ、Ｃｒ等からなる金属膜をスパッタ法等により積層し、フォトリソグラフィー法等によりレジストを露光後パターニングし、ソース電極４、及びドレイン電極５を形成する。ここで、ソース電極４は半導体層８と平面的に重なり、又、ドレイン電極５の一部は半導体層８と平面的に重なっている。又、ソース電極４とドレイン電極５は、半導体層８とゲート絶縁膜２２を間に介在させた状態で、ゲート電極６とも平面的に重なっている。次に、ＴＦＴを覆うように窒化シリコン等よりなる層間絶縁膜２４を成膜し、スパッタ法等によりＩＴＯ等の透明導電膜を成膜し、画素電極８をパターン形成後、ドレイン電極５と画素電極２０を接続するコンタクトホール１２を形成し、図３に示すＴＦＴアレイ基板が完成する。ここで、このコンタクトホール１２は１つしか形成されておらず、図２、図３に示す様に、画素電極２０のうち、画像表示に影響を及ぼさない領域に形成されている。なお、画像表示に影響を及ぼさない領域としては、画素電極のエッジ付近が適している。つまり、画素電極のエッジ付近は液晶分子の配向状態を制御する力が弱いため、画素電極と対向する基板上に形成されたブラックマトリクスなどで遮光され、画層表示に用いないためである。さらにＴＦＴに近い画素電極のエッジ付近であれば、ドレイン電極５のコンタクトホール１２までの大きさを小さくでき、より表示に影響を及ぼさない。ドレイン電極５の一部は、半導体層８の外にはみ出しており、半導体層８の外にはみ出た部分が画素電極２０に接続されている。即ち、前記コンタクトホール１２を介して、ドレイン電極５と画素電極２０が１ヶ所にて接続されている。
【００３６】
図４は、本発明に係るアクティブマトリクス型の液晶表示素子の実施形態を示す模式的な部分断面図であり、一画素分を表している。
【００３７】
基板２１の外表面、及び基板２５の外表面には、偏光板２６、２７が設けられている。この偏光板２６、２７は、例えば、ポリビニルアルコールの高分子フィルムにヨウ素化合物をドープしたものが用いられる。尚、基板２５は、基板２１と同様に絶縁されており、例えば、無アルカリガラス、無ソーダガラス、又は表面をソーダの流出を防ぐために保護膜で覆った普通ガラス等がにより形成されている。基板２５の内表面には、カラーフィルタ２８が形成されており、カラーフィルタ２８を画素毎に区切るようにブラックマトリクス２９が基板２５の内表面に形成されている。このカラーフィルタ２８、及びブラックマトリクス２９の表面には、共通電極３０が形成されており、共通電極３０の表面には配向膜３１が形成されている。又、基板２１の内側は配向膜３２が形成されている。これらの配向膜３１、３２は、例えば、ポリイミド樹脂により形成され、ラビング処理がなされている。配向膜３１の内側には液晶層３３が設けられており、当該液晶層３３は、基板２１と、当該基板２１に対向して設けられ、共通電極３０が形成された基板２５との間に狭持された構成となっている。又、当該液晶層３３は当該配向膜３１、３２により、一定方向に配向されている。基板２１上には、図２、及び図３にて説明したＴＦＴ１が配置されており、ドレイン電極５は、配向膜３２の下に形成された画素電極２０に接続されている。又、画素電極２０と基板２１の間にはゲート絶縁膜２２が形成されている。
【００３８】
以上に説明した本発明の実施形態にかかるＴＦＴを有するアクティブマトリクス型の液晶表示素子においては、以下に示す理由により、ソース・ゲート間、及びドレイン・ゲート間の寄生容量が小さくなるとともに、寄生容量の変動が抑制される。
【００３９】
即ち、上述のごとく、ソース電極４は、ドレイン電極５を先端部５ａ側から受け入れるための凹部４ａを２個有するＨ型形状をしており、又、細長形状を有するドレイン電極５は、その先端部５ａ側からソース電極４が有する２個の凹部４ａに２方向から挿入されるものであるため、ソース電極４とドレイン電極５を同時に形成する際のマスク合わせのズレにより、ソース電極４の位置が、縦方向（即ち、ソース電極線２の長手方向）、又は横方向（即ち、ゲート電極線３の長手方向）に、又、ドレイン電極５の位置が横方向に多少ずれたとしても、ソース電極４とゲート電極６、及びドレイン電極５とゲート電極６の重なり面積は変わらず、その結果、寄生容量の変動が起こらない。従って、画素電極２０の電位降下のバラツキが小さくなり、画像表示領域におけるＴＦＴのフリッカ現象等を防止することができる。又、ドレイン電極５の位置が縦方向にずれた場合であっても、図２に示す様に、ゲート電極６の縁１９、３５がドレイン電極５の縁をその短辺方向に横切っているので、その横切り位置が縦方向にずれたとしても、ドレイン電極５とゲート電極６の全体的な重なり面積は変わらないと言える。従って、ドレイン電極５とゲート電極６の間の寄生容量の変動は抑制される。
【００４０】
又、本実施形態においては、ＴＦＴ付近の隙間を埋めるべく、ゲート電極６は、その四方の角において突出部１５を有しており、この突出部１５は、ソース電極線２の長手方向に沿って形成されいる。従って、光源であるバックライトを液晶パネルの背面に設置し、当該背面から光を照射する透過型の液晶表示素子において、ゲート電極６に形成された突出部１５により、当該バックライトからの光のＴＦＴへの侵入を遮断することができるので、半導体層８へのバックライトからの光の入射を効果的に防止でき、光電効果に伴う電子−正孔対の発生によるリーク電流を低減することができる。
【００４１】
又、ＴＦＴ１においては、ソース電極４は半導体層８と重なっている必要があり、上述したマスクずれを考慮して、半導体層８はソース電極４よりも一回り大きく形成する必要がある。しかし、半導体層８をあまり大きく形成してしまうと、半導体層８へのバックライトからの光の入射により、光リークが発生してしまう。そこで、当該半導体層８による光リークを抑えるために、半導体層８を小さくする必要があるが、本発明においては、ソース電極４をできるだけ小さく形成するために、当該ソース電極４の形状を２箇所の凹部４ａ有するＨ型形状とするとともに、ソース電極４の電極幅９を細く形成し、かつ、半導体層８の形状を、ソース電極４の外形に沿った形状としている。即ち、本発明においては、半導体層８は、この様に小さく形成されたソース電極４の外形に沿って形成されているため、半導体層８を小さく形成することができる。従って、当該半導体層８による光リークを効果的に抑えることができる。
【００４２】
又、ゲート電極６に突出部１５を形成することにより、ソース電極４、ドレイン電極５、及び半導体層８がゲート電極６上に収まる構造となるため、ＴＦＴ１における段差が少なくなり、結果として、ソース電極４、及びドレイン電極５の幅を細く形成しても、断線の可能性が小さくなる。
【００４３】
尚、上述のごとく、半導体層８は、ゲート電極６からはみ出して、ゲート電極６には重ならないがドレイン電極５とは重なる突出部１３と、ゲート電極６からはみ出して、ゲート電極６には重ならないが連結部７とは重なる突出部１６を有しているが、当該突出部１３、１６を設けることにより、ソース電極４とドレイン電極５を同時に形成する際のマスク合わせのズレが生じた場合であっても、突出部１３によりドレイン電極５とゲート電極６の間の寄生容量を、又、突出部１６によりソース電極４とゲート電極６の間の寄生容量を一定に保つことができる。
【００４４】
又、本来、ドレイン電極５のうち、チャネル領域を形成するドレイン領域（即ち、ソース電極４における凹部４ａが形成されたＨ型形状部分に挿入される部分）は、ゲート電極６、及び半導体層８と重なりを有する必要があるが、チャネル領域の形成に関与しない部分が、ゲート電極６と重なってしまうと、寄生容量が増加してしまい、液晶表示に悪影響を及ぼしてしまう。又、ドレイン電極５のうち、チャネル領域の形成に関与しない部分が、ゲート電極６と重なってしまうと、マスク合わせのズレが生じた場合に、ドレイン電極５とゲート電極６の重なり面積の補償（即ち、ドレイン電極５、又はゲート電極６のどちらか一方の面積が増加した場合に、他方の電極の面積を減少させることによる重なり面積の調整）を行うことができない。本実施形態においては、ソース電極４において、チャネル領域を形成するソース領域（即ち、ソース電極４における凹部４ａが形成された領域）に下方向から挿入するドレイン電極５のうち、半導体層８からはみ出して形成されている部分と重なるゲート電極６の領域をカットし、当該カット部分を切り欠き部１８としている。即ち、上記切り欠き部１８を形成することにより、ドレイン電極５のうち、チャネル領域の形成に関与しない部分が、ゲート電極６と不要に重ならない構造としている。この構造とすることで、ドレイン電極５とゲート電極６の間の寄生容量を減少することができるとともに、液晶表示への悪影響を低減することができる。
【００４５】
又、ソース電極４とゲート電極６の間の寄生容量、及びドレイン電極５とゲート電極６の間の寄生容量を小さくするためには、各々、ソース電極４とゲート電極６の重なり面積、及びドレイン電極５とゲート電極６の重なり面積を小さくする必要がある。これは、画素電極２０に電荷を供給後、ＴＦＴをＯＦＦにすると、画素電極２０の電位が数ボルト降下するが、ソース電極４、又はドレイン電極５の電極幅が大きいと、ゲート電極６との重なり面積が広くなってしまい、上記画素電極２０の電位降下が大きくなってしまうからである。特に、ドレイン電極５とゲート電極６は別工程で作成されるため、重複部分にバラツキが生じ易く、その結果、ドレイン電極５とゲート電極６の重なり面積にムラが生じてしまう。このドレイン電極５とゲート電極６の重なり面積のムラは、画素電極２０への供給電圧にそのまま影響し、その結果、各画素毎に電位の低下幅にバラツキが生じてしまい、表示特性が低下するという弊害が生じる。本実施形態においては、上述のごとく、ドレイン電極５の電極幅１０を小さく形成し、ドレイン電極５を細長形状とすることにより、各ＴＦＴにおけるドレイン電極５とゲート電極６の重なり面積のムラを少なくすることができ、その結果、画素電極２０の電位降下のバラツキを小さすることができるとともに、画像表示領域におけるＴＦＴのフリッカ現象等を防止することができる。
【００４６】
又、上述のごとく、ソース電極４の電極幅９は細く形成されており、ドレイン電極５の電極幅１０よりも小さく形成されている。ソース電極４の形状をこの様な形状にすることにより、ソース電極４を小さく形成することが可能となるため、ソース電極５とゲート電極６の重なり面積のムラを少なくすることができ、その結果、画素電極２０の電位降下のバラツキを小さくすることができるとともに、画像表示領域におけるＴＦＴのフリッカ現象等を防止することができる。
【００４７】
又、コンタクトホールの面積は大きい方がドレイン電極と画素電極との接続が確実になるが、一般に、ドレイン電極はＣｒやＡｌ等の不透明な金属により形成されいるため、コンタクトホールの面積を大きく形成すると、ドレイン電極と画素電極の重なり面積が大きくなってしまい、画素電極に要求される光透過率特性に悪影響を及ぼしてしまいうとともに、カラーフィルタの色設定が困難になってしまう。従って、通常、ドレイン電極と画素電極の接続ヶ所を２ヶ所設けることにより、コンタクトホールの面積を小さく形成している。しかしながら、この様にコンタクトホールの面積を小さく形成してしまうと、ドレイン電極と画素電極との確実な接続が困難になるという不都合が生じてしまう。本発明においては、上述のごとく、画素電極２０のうち、画像表示に影響を及ぼさない領域にコンタクトホール１２を１つだけ形成し、かつ、当該コンタクトホール１２を介してドレイン電極５と画素電極２０を１ヶ所にて接続することにより、ドレイン電極５と画素電極２０の重なり面積が小さくなるのを回避しつつ、画素電極２０に要求される光透過率特性、及びカラーフィルタの色設定に悪影響を及ぼすことなく、ドレイン電極５と画素電極２０を確実に接続することができる。
【００４８】
又、本実施形態においては、上述のごとく、ソース電極４とソース電極線２を接続する連結部７の幅は、ソース電極４の電極幅９よりも小さく形成されている。即ち、ソース電極４とソース電極線２を接続する連結部７の幅が細く形成されている。この構成によれば、ソース電極４を形成する際のマスク合わせのズレにより、ソース電極４の位置が、横方向（即ち、ゲート電極線３の長手方向）に多少ずれたとしても、当該連結部７とゲート電極６の重なり面積は小さいため、寄生容量の変動を少なくすることができる。
【００４９】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々の変形をすることが可能であり、それらを本発明の範囲から除外するものではない。
【００５０】
例えば、上記の実施形態においては、アクティブマトリクスタイプのカラー液晶表示素子でもって説明しているが、ＳＴＮ型モノクロ、カラー単純マトリクスタイプの液晶表示素子であっても、あるいはＴＮ型単純マトリクスタイプの液晶表示素子やＴＮ型アクティブマトリクスタイプなどのツイストネマチック型のモノクロ、カラー液晶表示素子、双安定型単純マトリクスタイプのモノクロ、カラー液晶表示素子であっても同様の作用効果が得られる。
【００５１】
又、上記の実施形態においては、ＴＦＴの構造を逆スタガ型として説明したが、それ以外の種類のＴＦＴ、例えば、トップゲート構造をとる正スタガ型のＴＦＴとしてもよい。
【００５２】
【発明の効果】
以上、詳細に説明した様に、本発明の液晶表示素子によれば、ソース電極とドレイン電極の形状、及び電極幅を工夫することにより、寄生容量の変動を抑制することができるため、マスクアライメント誤差に起因するフリッカ現象を軽減することができる。又、ＴＦＴ付近の隙間を埋めるべく、ゲート電極は、その四方の角において突出部を有しているため、透過型の液晶表示素子において、バックライト光のＴＦＴへの侵入を遮断することができ、その結果、光電効果に伴う電子−正孔対の発生によるリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＴＦＴを用いた液晶表示素子の基本的構成を示す平面図である。
【図２】本発明の実施形態に係るアレイ基板上のＴＦＴの一画素部分の構造を示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】本発明の実施形態に係るアクティブマトリクス型の液晶表示素子を示す模式的な部分断面図である。
【符号の説明】
１：ＴＦＴ
２：ソース電極線
３：ゲート電極線
４：ソース電極
４ａ：凹部
５：ドレイン電極
５ａ：先端部
６：ゲート電極
７：連結部
８：半導体層
１３、１５、１６：突出部
１８：切り欠き部
２１、２５：絶縁基板
２２：ゲート絶縁膜
２４：絶縁膜
２６、２７：偏光板
２８：カラーフィルタ
２９：ブラックマトリクス
３０：共通電極
３１、３２：配向膜
３３：液晶層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display element using a thin film transistor (hereinafter abbreviated as “TFT”) as an active element.
[0002]
[Conventional postoperative]
In recent years, liquid crystal display elements have been diversified, and their uses are widely spread to personal computers, monitors, televisions, mobile terminals and the like. Furthermore, in portable terminals, a transmissive liquid crystal display element has been developed that can be used both outdoors and indoors. A backlight, which is a light source, is installed on the back of a liquid crystal panel, and light is emitted from the back.
[0003]
In these liquid crystal display elements, an array of thin film transistors is formed on a glass substrate, and display pixels are driven by these TFTs. In this TFT, a semiconductor layer such as silicon is formed on a gate electrode through a gate insulating film, and a source electrode and a drain electrode are arranged on the gate electrode at a predetermined interval (for example, Patent Documents 1 and 2). reference).
[0004]
[Patent Document 1]
Japanese Patent Laid-Open No. 64-82675 (page 3-5, Fig. 1-2)
[Patent Document 2]
Japanese Patent Publication No. 5-87991 (Page 2, Figures 2 and 4)
[0005]
[Problems to be solved by the invention]
The source electrode and the drain electrode are generally formed at the same time. However, when the electrodes are formed, the position where the source electrode and the drain electrode are formed sometimes shifts and the position as designed cannot be secured. There is a case. In the liquid crystal display element having the above-described conventional TFT, the overlapping area between the source electrode and the gate electrode or between the drain electrode and the gate electrode varies due to such a displacement of the source electrode and the drain electrode. There was a problem that the parasitic capacitance fluctuated greatly. In addition, due to the variation in the parasitic capacitance, the variation in the parasitic capacitance is caused for each pixel, so that the variation in the potential drop of the pixel electrode in each pixel is increased, causing problems such as the flicker phenomenon of the TFT in the image display area. .
[0006]
Among the conventional liquid crystal display elements having TFTs, in a transmissive liquid crystal display element in which a backlight as a light source is installed on the back of a liquid crystal panel and light is emitted from the back, the light is transmitted to the TFT. Since it penetrates, electron-hole pairs associated with the photoelectric effect are generated, and as a result, there is a problem that a leak current flows in the semiconductor layer.
[0007]
The present invention has been made in view of the above-described problems, and does not affect the parasitic capacitance between electrodes even when a displacement occurs with respect to the electrode formation position when forming a liquid crystal display element. In addition to avoiding inconveniences such as the flicker phenomenon of TFT in the image display region, it is possible to effectively prevent light from entering the semiconductor layer from the backlight, and to prevent leakage current due to generation of electron-hole pairs due to the photoelectric effect. An object of the present invention is to provide a liquid crystal display element that can be reduced.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, in the liquid crystal display element of the present invention, a thin film transistor including a gate electrode, a semiconductor layer, a source electrode and a drain electrode, and an insulating film over a first insulating substrate is formed using a gate electrode line, And a liquid crystal between the first insulating substrate and the second insulating substrate provided opposite to the first insulating substrate and provided with a common electrode. The source electrode and the drain electrode are arranged along the longitudinal direction of the source electrode line, and the source electrode has an H-shape having two recesses, and the drain electrode Is an elongated shape inserted into two recesses from two directionsIn addition, a pixel electrode is disposed in a region partitioned by the source electrode line and the gate electrode line, and one contact hole is formed in a region of the pixel electrode that does not affect image display. And the drain electrode and the pixel electrode are connected to each other through the contact hole.It is characterized by that.
[0009]
According to this configuration, the source electrode has an H-shape having two recesses, and the drain electrode having an elongated shape is inserted into two recesses of the source electrode from two directions. Even if there is a shift due to mask alignment when forming the source electrode and the drain electrode at the same time, the overlapping area of the source electrode and the gate electrode and between the drain electrode and the gate electrode does not change, and as a result, the variation in parasitic capacitance is suppressed. be able to.Further, according to this configuration, the drain electrode can be avoided without adversely affecting the light transmittance characteristics required for the pixel electrode and the color setting of the color filter while avoiding an increase in the overlapping area of the drain electrode and the pixel electrode. And the pixel electrode can be reliably connected.
[0010]
In the liquid crystal display element of the present invention, the semiconductor layer has a shape along the outer shape of the source electrode, and protrudes from the gate electrode and does not overlap the gate electrode but overlaps the drain electrode. And the gate electrode has a second protrusion adjacent to the first protrusion.
[0011]
According to this configuration, the semiconductor layer protrudes from the gate electrode and has the first protrusion that does not overlap the gate electrode but overlaps the drain electrode. Even when this occurs, the parasitic capacitance between the drain electrode and the gate electrode can be kept constant. Further, in order to fill a gap in the vicinity of the TFT, the gate electrode is adjacent to the first protrusion formed in the semiconductor layer and has second protrusions at the four corners thereof, and the semiconductor layer is small. Since it is formed along the outer shape of the formed source electrode, the semiconductor layer can be formed small. As a result, in a transmissive liquid crystal display element, backlight light can be effectively blocked from entering the TFT, and as a result, leakage current due to generation of electron-hole pairs associated with the photoelectric effect can be reduced. Can do. Note that the first and second protrusions can be formed along the longitudinal direction of the source electrode line.
[0012]
In the liquid crystal display element of the present invention, the source electrode and the source electrode line are connected by a connecting portion having a width smaller than the electrode width of the source electrode, and the semiconductor layer protrudes from the gate electrode. It further has a third projecting portion that does not overlap with the connecting portion but overlaps with the connecting portion.
[0013]
According to this configuration, since the width of the connecting portion that connects the source electrode and the source electrode line is formed narrow, there is a slight shift in the position of the source electrode due to the mask alignment shift when forming the source electrode. Even if it occurs, since the overlapping area of the connecting portion and the gate electrode is reduced, the fluctuation of the parasitic capacitance can be reduced. In addition, the semiconductor layer has a third protrusion that protrudes from the gate electrode and does not overlap with the gate electrode but overlaps with the connecting portion. Therefore, a mask alignment shift occurs when the source electrode is formed. Even in this case, the parasitic capacitance between the source electrode and the gate electrode can be kept constant by the third protrusion.
[0014]
In the liquid crystal display element of the present invention, the width of the connecting portion is smaller than the electrode width of the source electrode.
[0015]
According to this configuration, even if the position of the source electrode is slightly shifted in the longitudinal direction of the gate electrode line due to the mask alignment deviation when forming the source electrode, the overlapping area of the connecting portion and the gate electrode is small. Variations in parasitic capacitance can be reduced.
[0016]
In the liquid crystal display element of the present invention, the electrode width of the source electrode is smaller than the electrode width of the drain electrode.
[0017]
According to this configuration, unevenness in the overlapping area of the source electrode and the gate electrode in each TFT can be reduced.
[0018]
In the liquid crystal display element of the present invention, the gate electrode is formed with a notch for reducing parasitic capacitance that does not overlap the drain electrode.
[0019]
According to this configuration, the portion of the drain electrode that is not involved in the formation of the channel region is formed with a notch so as not to overlap the gate electrode, thereby reducing the parasitic capacitance between the drain electrode and the gate electrode. In addition, adverse effects on the liquid crystal display can be reduced.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a plan view showing a basic configuration of a liquid crystal display element using TFTs according to an embodiment of the present invention.
[0023]
This liquid crystal display element is a so-called active matrix system, and an inverted stagger type thin film transistor (TFT) 1 is used as an active element for driving a pixel, and the TFT 1 is arranged in a matrix to form a TFT array. .
[0024]
In the TFT array, a plurality of gate electrode lines 3 extending in the left-right direction in FIG. 1 are formed at predetermined intervals. Further, a plurality of source electrode lines 2 are formed at a predetermined interval perpendicular to the gate electrode lines 3. One TFT 1 is arranged for each cell surrounded by the source electrode lines 2 and the gate electrode lines 3 arranged in a vertical and horizontal matrix, that is, for each region partitioned by the source electrode lines 2 and the gate electrode lines 3. ing. That is, the TFT 1 is arranged in a matrix near the intersection of the gate electrode line 3 and the source electrode line 2. In addition, a transparent pixel electrode 20 formed of a transparent conductive film such as ITO is disposed for each of the cells adjacent to the TFT 1. The pixel electrodes 20 have a one-to-one correspondence with the TFTs and are arranged in a matrix as shown in FIG.
[0025]
Next, the structure of the TFT 1 on the array substrate according to the embodiment of the present invention will be described based on FIG. 2 and FIG.
[0026]
2 is a plan view showing the structure of one pixel portion of the TFT on the array substrate according to the embodiment of the present invention, and FIG. 3 is a cross-sectional view taken along the line AA of FIG.
[0027]
As shown in FIG. 2, the TFT 1 according to the present invention has an inverted staggered structure having a bottom gate structure. The source electrode 4 is arranged along the longitudinal direction of the source electrode line 2, and the longitudinal direction of the source electrode 4 is parallel to the source electrode line 2. As shown in FIG. 2, the source electrode 4 has an H-shape having two recesses 4a for receiving the drain electrode 5 from the tip 5a side, and the recess 4a in the source electrode 4 is formed. The region thus formed functions as a channel region. Moreover, the electrode width 9 of the source electrode 4 is narrow, for example, 3 μm, and is smaller than the electrode width 10 of the drain electrode 5 described later. By making the source electrode 4 into such a shape, the source electrode 4 can be made smaller. The source electrode 4 is connected to the source electrode line 2 by an elongated connecting portion 7 formed so as to be perpendicular to the longitudinal direction of the source electrode 4. The width of the connecting portion 7 is the electrode of the source electrode 4. The width is smaller than 9, for example, 2 μm.
[0028]
Similar to the source electrode 4, the drain electrode 5 is arranged along the longitudinal direction of the source electrode line 2. Further, the drain electrode 5 has an elongated shape, and is inserted into two concave portions 4a of the source electrode 4 from the tip end portion 5a side in two directions so that the source electrode 4 is sandwiched between the upper and lower sides of the source electrode 4. Is provided. In addition, a portion of the drain electrode 5 that is inserted into the H-shaped portion in which the concave portion 4a is formed in the source electrode 4 functions as a channel region. The electrode width 10 of the drain electrode 5 is narrow, for example, 4 μm. Note that the drain electrode 5 is simultaneously formed of the same metal (for example, Cr or Al) as the source electrode.
[0029]
As shown in FIG. 2, the edge of the drain electrode 5 facing the source electrode 4, that is, the edge of the tip 5a is rounded. As a result, in order to obtain a shape with rounded corners, the shape of the edge of the tip 5a is a convex curve. If the tip 5a of the drain electrode 5 has an angular shape, it is easy to be burned with a rounded corner at the time of exposure, and in particular, a portion smaller than the exposure resolution is easily deformed to a shape different from the design shape, The degree of deformation is not constant. Therefore, the parasitic capacitance between the drain and the gate is likely to fluctuate, and a predetermined interval (channel width) is formed between the recess 4a of the source electrode 4 and the tip 5a of the drain electrode 10. The channel width is likely to vary widely. On the other hand, as described above, by making the shape of the tip 5a a convex curve with rounded corners, the difference between the design shape of the drain electrode 5 and the actual shape can be reduced, and the corner is rounded during exposure. Thus, the problem of the variation in the area of the drain electrode 5 due to being burned in the shape, the variation in the parasitic capacitance and the variation in the distance between the source electrode 4 and the drain electrode 5 can be solved.
[0030]
Further, the shape of the concave portion 4a of the source electrode 4 is an arc shape so that the channel width formed between the source electrode 4 and the drain electrode 5 is constant. In this way, the TFT characteristics can be improved.
[0031]
The longitudinal direction of the gate electrode 6 is perpendicular to the longitudinal direction of the gate electrode line 3, and the gate electrode 6 is simultaneously formed of the same metal (for example, Cr or Al) as the gate electrode line 3. . A gate insulating film (not shown) is formed on the gate electrode line 3. The gate insulating film is formed so that the wiring 40 formed of the same material as the source electrode 4 overlaps the gate electrode line 3. Formed on top. The reason why the wiring 40 is provided is to reduce the wiring resistance by forming the gate electrode line 3 and the wiring 40 so as to overlap each other. The gate electrode line 3 is connected to the wiring 40 through a contact hole 11 formed in the gate insulating film. Here, the gate electrode 6 is formed with a notch 18 that does not overlap the drain electrode 5. That is, in FIG. 2, a portion where the drain electrode 5 and the gate electrode 6 inserted into the source electrode 4 are originally cut from below is cut, and the cut portion is used as a cutout portion 18.
[0032]
As shown in FIG. 2, the TFT 1 has a structure in which the source electrode 4, the drain electrode 5, and the semiconductor layer 8 are accommodated on the gate electrode 6, but in order to fill the gap in the vicinity of the TFT, The structure has four corners protruding locally. That is, the gate electrode 6 has four protrusions 15, and the protrusions 15 are formed along the longitudinal direction of the source electrode line 2.
[0033]
The semiconductor layer 8 has a shape along the outer shape of the source electrode 4. The semiconductor layer 8 has a protruding portion 13 that protrudes from the gate electrode 6 and does not overlap the gate electrode 6 but overlaps the drain electrode 5. The protruding portion 13 extends in the longitudinal direction of the source electrode line 2. Are formed along. As shown in FIG. 2, the protrusion 15 formed on the gate electrode 6 is formed adjacent to the protrusion 13 formed on the semiconductor layer 8. The semiconductor layer 8 further has a protrusion 16 that protrudes from the gate electrode 6 and does not overlap the gate electrode 6 but overlaps the connecting portion 7. The protrusion 16 extends in the longitudinal direction of the source electrode line 2. It is formed so as to be at right angles to it.
[0034]
FIG. 3 is a cross-sectional view taken along the line AA of FIG. 2. The structure of the TFT 1 on the array substrate and the manufacturing method thereof according to the embodiment of the present invention will be briefly described with reference to FIG.
[0035]
The TFT 1 according to this embodiment has a bottom gate structure, and has a stacked structure in which a gate electrode 6, a gate insulating film 22, and a semiconductor layer 8 are stacked in this order from the bottom. First, a metal film made of, for example, Cr, Al or the like is laminated on the insulated substrate 21 by a sputtering method or the like, a resist is exposed and patterned by a photolithography method or the like, and the gate electrode 6 is formed on the substrate 21. The substrate 21 is made of, for example, alkali-free glass, soda-free glass, or ordinary glass whose surface is covered with a protective film to prevent the soda from flowing out. Next, the gate insulating film 22 is stacked by a sputtering method, a plasma CVD method, or the like. When the sputtering method is used for this gate insulating film 22, for example, Ta₂O_FiveEtc., and when the plasma CVD method is used, for example, SiO₂Etc. are used. Next, the semiconductor layer 8 is stacked on the gate insulating film 22 by a plasma CVD method or the like. The semiconductor layer 8 is made of, for example, an amorphous silicon layer, and is formed on the gate insulating film 22 covering the gate electrode 6 so as to overlap the gate electrode 6 in a plane. N that becomes an ohmic layer after patterning the semiconductor layer 8⁺An a-Si layer is formed on the semiconductor layer 8, and then a metal film made of Mo, Al, Cr or the like is laminated by sputtering or the like, and the resist is exposed and patterned by photolithography or the like, and the source electrode 4 and A drain electrode 5 is formed. Here, the source electrode 4 overlaps the semiconductor layer 8 in a planar manner, and a part of the drain electrode 5 overlaps the semiconductor layer 8 in a planar manner. Further, the source electrode 4 and the drain electrode 5 also overlap with the gate electrode 6 in a plan view with the semiconductor layer 8 and the gate insulating film 22 interposed therebetween. Next, an interlayer insulating film 24 made of silicon nitride or the like is formed so as to cover the TFT, a transparent conductive film such as ITO is formed by sputtering or the like, and the pixel electrode 8 is patterned, and then the drain electrode 5 and the pixel are formed. Contact holes 12 for connecting the electrodes 20 are formed, and the TFT array substrate shown in FIG. 3 is completed. Here, only one contact hole 12 is formed. As shown in FIGS. 2 and 3, the contact hole 12 is formed in a region of the pixel electrode 20 that does not affect image display. Note that the vicinity of the edge of the pixel electrode is suitable as a region that does not affect the image display. In other words, the vicinity of the edge of the pixel electrode is weak in controlling the alignment state of the liquid crystal molecules, and is therefore shielded by a black matrix or the like formed on the substrate facing the pixel electrode and is not used for layer display. Further, if it is near the edge of the pixel electrode close to the TFT, the size of the drain electrode 5 up to the contact hole 12 can be reduced, and the display is not affected more. A part of the drain electrode 5 protrudes outside the semiconductor layer 8, and the portion protruding outside the semiconductor layer 8 is connected to the pixel electrode 20. That is, the drain electrode 5 and the pixel electrode 20 are connected to each other through the contact hole 12.
[0036]
FIG. 4 is a schematic partial cross-sectional view showing an embodiment of an active matrix type liquid crystal display element according to the present invention, and represents one pixel.
[0037]
Polarizing plates 26 and 27 are provided on the outer surface of the substrate 21 and the outer surface of the substrate 25. As the polarizing plates 26 and 27, for example, a polymer film of polyvinyl alcohol doped with an iodine compound is used. In addition, the board | substrate 25 is insulated similarly to the board | substrate 21, for example, the non-alkali glass, the non-soda glass, or the normal glass etc. which covered the surface with the protective film in order to prevent the soda outflow. A color filter 28 is formed on the inner surface of the substrate 25, and a black matrix 29 is formed on the inner surface of the substrate 25 so as to divide the color filter 28 for each pixel. A common electrode 30 is formed on the surfaces of the color filter 28 and the black matrix 29, and an alignment film 31 is formed on the surface of the common electrode 30. An alignment film 32 is formed inside the substrate 21. These alignment films 31 and 32 are made of, for example, a polyimide resin and subjected to a rubbing process. A liquid crystal layer 33 is provided inside the alignment film 31. The liquid crystal layer 33 is provided between the substrate 21 and the substrate 25 provided opposite to the substrate 21 and having the common electrode 30 formed thereon. It has a held configuration. The liquid crystal layer 33 is aligned in a certain direction by the alignment films 31 and 32. The TFT 1 described with reference to FIGS. 2 and 3 is disposed on the substrate 21, and the drain electrode 5 is connected to the pixel electrode 20 formed under the alignment film 32. A gate insulating film 22 is formed between the pixel electrode 20 and the substrate 21.
[0038]
In the active matrix liquid crystal display device having the TFT according to the embodiment of the present invention described above, the parasitic capacitance between the source and the gate and between the drain and the gate is reduced and the parasitic capacitance is reduced for the following reasons. Fluctuations are suppressed.
[0039]
That is, as described above, the source electrode 4 has an H-shape having two recesses 4a for receiving the drain electrode 5 from the distal end portion 5a side, and the elongated drain electrode 5 has its distal end. Since the source electrode 4 is inserted from two directions into the two recesses 4a of the source electrode 4 from the side of the part 5a, the position of the source electrode 4 is caused by a mask alignment shift when the source electrode 4 and the drain electrode 5 are simultaneously formed. However, even if the position of the drain electrode 5 is slightly shifted in the horizontal direction (that is, the longitudinal direction of the source electrode line 2) or the lateral direction (that is, the longitudinal direction of the gate electrode line 3) The overlapping area of the electrode 4 and the gate electrode 6 and the drain electrode 5 and the gate electrode 6 does not change, and as a result, the parasitic capacitance does not vary. Therefore, the variation in potential drop of the pixel electrode 20 is reduced, and the TFT flicker phenomenon in the image display region can be prevented. Even if the position of the drain electrode 5 is shifted in the vertical direction, the edges 19 and 35 of the gate electrode 6 cross the edge of the drain electrode 5 in the short side direction as shown in FIG. Even if the crossing position is shifted in the vertical direction, it can be said that the overall overlapping area of the drain electrode 5 and the gate electrode 6 does not change. Therefore, the fluctuation of the parasitic capacitance between the drain electrode 5 and the gate electrode 6 is suppressed.
[0040]
In the present embodiment, the gate electrode 6 has protrusions 15 at the four corners in order to fill a gap near the TFT. The protrusions 15 extend along the longitudinal direction of the source electrode line 2. Is formed. Therefore, in a transmissive liquid crystal display element in which a backlight as a light source is installed on the back surface of the liquid crystal panel and light is emitted from the back surface, the projection 15 formed on the gate electrode 6 causes the light from the backlight to be transmitted. Since the intrusion into the TFT can be blocked, the incidence of light from the backlight to the semiconductor layer 8 can be effectively prevented, and the leakage current due to the generation of electron-hole pairs associated with the photoelectric effect can be reduced. it can.
[0041]
In the TFT 1, the source electrode 4 needs to overlap the semiconductor layer 8, and the semiconductor layer 8 needs to be formed slightly larger than the source electrode 4 in consideration of the mask displacement described above. However, if the semiconductor layer 8 is formed too large, light leakage will occur due to the incidence of light from the backlight on the semiconductor layer 8. Therefore, in order to suppress light leakage due to the semiconductor layer 8, it is necessary to make the semiconductor layer 8 small, but in the present invention, in order to form the source electrode 4 as small as possible, the shape of the source electrode 4 is changed to two locations. In addition, the electrode width 9 of the source electrode 4 is narrowed, and the shape of the semiconductor layer 8 is a shape along the outer shape of the source electrode 4. That is, in the present invention, since the semiconductor layer 8 is formed along the outer shape of the source electrode 4 formed in such a small size, the semiconductor layer 8 can be formed small. Therefore, light leakage due to the semiconductor layer 8 can be effectively suppressed.
[0042]
Further, by forming the protruding portion 15 on the gate electrode 6, the source electrode 4, the drain electrode 5, and the semiconductor layer 8 can be accommodated on the gate electrode 6, so that the level difference in the TFT 1 is reduced, and as a result, the source Even if the electrode 4 and the drain electrode 5 are formed narrow, the possibility of disconnection is reduced.
[0043]
As described above, the semiconductor layer 8 protrudes from the gate electrode 6 and does not overlap with the gate electrode 6 but overlaps the drain electrode 5 and protrudes from the gate electrode 6 and overlaps with the gate electrode 6. Although it has the protrusion part 16 which overlaps with the connection part 7 by providing, but the mask alignment shift | offset | difference at the time of forming the source electrode 4 and the drain electrode 5 by providing the said protrusion parts 13 and 16 arises Even so, the protrusion 13 can keep the parasitic capacitance between the drain electrode 5 and the gate electrode 6, and the protrusion 16 can keep the parasitic capacitance between the source electrode 4 and the gate electrode 6 constant.
[0044]
In addition, of the drain electrode 5, the drain region that forms the channel region (that is, the portion inserted into the H-shaped portion in which the recess 4 a is formed in the source electrode 4) is the gate electrode 6 and the semiconductor layer 8. However, if a portion that is not involved in the formation of the channel region overlaps with the gate electrode 6, the parasitic capacitance increases, which adversely affects the liquid crystal display. In addition, if a portion of the drain electrode 5 that does not participate in the formation of the channel region overlaps with the gate electrode 6, if a mask alignment shift occurs, compensation for the overlapping area of the drain electrode 5 and the gate electrode 6 ( That is, when the area of either the drain electrode 5 or the gate electrode 6 increases, the overlapping area cannot be adjusted by reducing the area of the other electrode. In the present embodiment, the source electrode 4 protrudes from the semiconductor layer 8 out of the drain electrode 5 inserted from below into the source region that forms the channel region (that is, the region where the recess 4 a is formed in the source electrode 4). A region of the gate electrode 6 that overlaps the formed portion is cut, and the cut portion is used as a cutout portion 18. That is, by forming the notch 18, a portion of the drain electrode 5 that does not participate in the formation of the channel region does not overlap the gate electrode 6 unnecessarily. With this structure, the parasitic capacitance between the drain electrode 5 and the gate electrode 6 can be reduced, and adverse effects on the liquid crystal display can be reduced.
[0045]
In order to reduce the parasitic capacitance between the source electrode 4 and the gate electrode 6 and the parasitic capacitance between the drain electrode 5 and the gate electrode 6, the overlapping area of the source electrode 4 and the gate electrode 6, and the drain respectively. It is necessary to reduce the overlapping area of the electrode 5 and the gate electrode 6. This is because when the TFT is turned off after supplying the charge to the pixel electrode 20, the potential of the pixel electrode 20 drops by several volts. However, if the source electrode 4 or the drain electrode 5 has a large electrode width, This is because the overlapping area becomes wide and the potential drop of the pixel electrode 20 becomes large. In particular, since the drain electrode 5 and the gate electrode 6 are formed in separate steps, the overlapping portion is likely to vary, resulting in unevenness in the overlapping area of the drain electrode 5 and the gate electrode 6. The unevenness in the overlapping area of the drain electrode 5 and the gate electrode 6 directly affects the supply voltage to the pixel electrode 20, and as a result, the potential decrease varies for each pixel, and the display characteristics are deteriorated. The evil that occurs. In the present embodiment, as described above, the electrode width 10 of the drain electrode 5 is formed small, and the drain electrode 5 is formed in an elongated shape, thereby reducing unevenness in the overlapping area of the drain electrode 5 and the gate electrode 6 in each TFT. As a result, the variation in potential drop of the pixel electrode 20 can be reduced, and the flicker phenomenon of the TFT in the image display region can be prevented.
[0046]
Further, as described above, the electrode width 9 of the source electrode 4 is formed to be narrow and is formed to be smaller than the electrode width 10 of the drain electrode 5. By making the shape of the source electrode 4 such as this, it becomes possible to make the source electrode 4 small, so that the unevenness of the overlapping area of the source electrode 5 and the gate electrode 6 can be reduced. In addition, variation in potential drop of the pixel electrode 20 can be reduced, and a TFT flicker phenomenon in the image display region can be prevented.
[0047]
The larger the contact hole area, the more reliable the connection between the drain electrode and the pixel electrode is. However, since the drain electrode is generally made of an opaque metal such as Cr or Al, the contact hole area is increased. Then, the overlapping area between the drain electrode and the pixel electrode becomes large, which adversely affects the light transmittance characteristics required for the pixel electrode, and makes it difficult to set the color of the color filter. Therefore, the contact hole area is usually reduced by providing two connection points between the drain electrode and the pixel electrode. However, if the area of the contact hole is reduced in this way, there arises a disadvantage that it is difficult to reliably connect the drain electrode and the pixel electrode. In the present invention, as described above, only one contact hole 12 is formed in a region of the pixel electrode 20 that does not affect image display, and the drain electrode 5 and the pixel electrode 20 are connected via the contact hole 12. Are connected at one place, while reducing the overlap area between the drain electrode 5 and the pixel electrode 20, the light transmittance characteristics required for the pixel electrode 20 and the color setting of the color filter are adversely affected. The drain electrode 5 and the pixel electrode 20 can be reliably connected without affecting.
[0048]
In the present embodiment, as described above, the width of the connecting portion 7 that connects the source electrode 4 and the source electrode line 2 is smaller than the electrode width 9 of the source electrode 4. That is, the width of the connecting portion 7 that connects the source electrode 4 and the source electrode line 2 is narrow. According to this configuration, even if the position of the source electrode 4 is slightly shifted in the lateral direction (that is, the longitudinal direction of the gate electrode line 3) due to a mask alignment shift when the source electrode 4 is formed, the connecting portion Since the overlapping area of 7 and the gate electrode 6 is small, fluctuations in parasitic capacitance can be reduced.
[0049]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible based on the meaning of this invention, and they are not excluded from the scope of the present invention.
[0050]
For example, in the above-described embodiment, the active matrix type color liquid crystal display element is described. However, the STN type monochrome, color simple matrix type liquid crystal display element, or the TN type simple matrix type liquid crystal display element is used. Similar effects can be obtained with a twist nematic type monochrome / color liquid crystal display element such as a display element or a TN type active matrix type, or a bistable simple matrix type monochrome / color liquid crystal display element.
[0051]
In the above embodiment, the TFT structure is described as an inverted stagger type. However, other types of TFTs, for example, a positive stagger type TFT having a top gate structure may be used.
[0052]
【The invention's effect】
As described above in detail, according to the liquid crystal display element of the present invention, the variation in parasitic capacitance can be suppressed by devising the shape of the source electrode and the drain electrode and the electrode width. Flicker phenomenon caused by error can be reduced. In addition, since the gate electrode has protrusions at the four corners to fill the gap in the vicinity of the TFT, it is possible to block the backlight from entering the TFT in the transmissive liquid crystal display element. As a result, leakage current due to generation of electron-hole pairs due to the photoelectric effect can be reduced.
[Brief description of the drawings]
FIG. 1 is a plan view showing a basic configuration of a liquid crystal display element using TFTs according to an embodiment of the present invention.
FIG. 2 is a plan view showing a structure of one pixel portion of a TFT on the array substrate according to the embodiment of the present invention.
3 is a cross-sectional view taken along the line AA in FIG.
FIG. 4 is a schematic partial cross-sectional view showing an active matrix liquid crystal display element according to an embodiment of the present invention.
[Explanation of symbols]
1: TFT
2: Source electrode line
3: Gate electrode line
4: Source electrode
4a: recess
5: Drain electrode
5a: tip
6: Gate electrode
7: Connection part
8: Semiconductor layer
13, 15, 16: Projection
18: Notch
21, 25: Insulating substrate
22: Gate insulating film
24: Insulating film
26, 27: Polarizing plate
28: Color filter
29: Black matrix
30: Common electrode
31, 32: Alignment film
33: Liquid crystal layer

Claims

A thin film transistor including a gate electrode, a semiconductor layer, a source electrode and a drain electrode, and an insulating film on a first insulating substrate is arranged in the vicinity of an intersection of the gate electrode line and the source electrode line, and is formed into a matrix. In a liquid crystal display element in which a liquid crystal is sandwiched between one insulating substrate and a second insulating substrate provided opposite to the first insulating substrate and having a common electrode formed thereon, the source electrode and The drain electrode is arranged along the longitudinal direction of the source electrode line, and the source electrode has an H shape having two recesses, and the drain electrode extends from the two directions into the two recesses. with an inserted is elongated, the region defined by the gate electrode line and the source electrode lines are arranged pixel electrodes, and among the pixel electrode, the influence on the image display A contact hole in a region that does not adversely are formed one liquid crystal display element, wherein the pixel electrode and the drain electrode through the contact hole is connected at one location.

The semiconductor layer has a shape along the outer shape of the source electrode, and has a first protrusion that protrudes from the gate electrode and does not overlap the gate electrode but overlaps the drain electrode. The liquid crystal display element according to claim 1, wherein the electrode has a second protrusion adjacent to the first protrusion.

The liquid crystal display element according to claim 2, wherein the first and second protrusions are formed along a longitudinal direction of the source electrode line.

The source electrode and the source electrode line are connected by a connecting portion having a width smaller than the electrode width of the source electrode, and the semiconductor layer protrudes from the gate electrode and does not overlap the gate electrode. The liquid crystal display element according to claim 2, further comprising a third projecting portion that overlaps with the connecting portion.

The liquid crystal display element according to claim 4, wherein a width of the connecting portion is smaller than an electrode width of the source electrode.

The liquid crystal display element according to claim 1, wherein an electrode width of the source electrode is smaller than an electrode width of the drain electrode.

3. The liquid crystal display element according to claim 1, wherein the gate electrode is formed with a notch portion for reducing a parasitic capacitance that does not overlap the drain electrode. 4.