JP4204369B2 - Nonvolatile semiconductor memory device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられている不揮発性半導体メモリ装置であるフラッシュメモリは、ＥＴＯＸ(EPROM Thin Oxide、インテルの登録商標)型フラッシュメモリである。
【０００３】
図３は、上記フラッシュメモリのメモリセルの模式的な断面図である。図３に示すように、半導体基板２１に、ソース２２およびドレイン２３を所定の間隔をあけて形成している。上記ソース２２とドレイン２３との間の半導体基板２１上に、ソース２２およびドレイン２３の端部を覆うようにトンネル酸化膜２４、フローティングゲートＦＧ(浮遊ゲート)、層間絶縁膜２５およびコントロールゲートＣＧを順に形成している。
【０００４】
また、図４は、図３のメモリセルにおける浮遊容量について説明するための模式図である。図４において、ＣsはソースとフローティングゲートＦＧとの間の容量、ＣdはドレインとフローティングゲートＦＧとの間の容量、ＣgはコントロールゲートＣＧとフローティングゲートＦＧとの間の容量である。
【０００５】
次に、図３および図４に示すフラッシュメモリの動作原理について説明する。表１は、フラッシュメモリの書き込み動作モード、消去動作モードおよび読み出し動作モードにおける電圧印加条件を示している。この表１の条件での消去は、「ソース消去方式」である。
【０００６】
【表１】
表１に示すように、書き込み(プログラム)動作モードでは、コントロールゲートＣＧに書き込み電圧Ｖpp(例えば９Ｖ)、ソース２２および半導体基板２１に基準電圧Ｖss(例えば０Ｖ)、ドレイン２３に５Ｖの電圧を印加する。なお、書き込みを行わないメモリセルのドレインには、０Ｖの電圧を印加するかまたはオープン状態にする。このため、半導体基板２１内のソース２２とドレイン２３との間のチャネル領域では、大きな電流が流れ、ドレイン２３側の電界の高い部分でホットエレクトロンが発生する。これにより、メモリセルのフローティングゲートＦＧに電子が注入されて、データ書き込み状態となり、メモリセルのしきい値電圧が上昇する。
【０００８】
また、図５は二値フラッシュメモリ内に設けられたメモリセルのしきい値電圧の分布を示している。図５において、横軸はメモリセルのしきい値電圧を表し、縦軸はメモリセルの個数を表している。通常、二値フラッシュメモリのメモリセルのフローティングゲートに電子が注入された状態がプログラム(書き込み)状態で、そのときのデータを“０”とする。逆に、メモリセルのフローティングゲートから電子が引き抜かれている状態がイレース(消去)状態で、そのときのデータを“１”とする。図５に示すように、メモリセルのしきい値電圧が上昇し、しきい値電圧が所定の電圧値(例えば５Ｖ)以上になると、書き込み動作モードが終了する。一方、メモリセルのしきい値電圧が低下し、しきい値電圧が所定の電圧値(例えば３Ｖ)以下になると消去動作が終了する。
【０００９】
消去動作モードでは、コントロールゲートに電圧Ｖnn(例えば−９Ｖ)、ソースに電圧Ｖpe(例えば６Ｖ)を印加し、ドレインをオープン状態にする。これにより、チャネル領域のソース側にてフローティングゲートからトンネル酸化膜を介して電子を引き抜くことによりメモリセルのしきい値電圧を低下させる。この場合のメモリセルのしきい値電圧の分布は、上記の図５のデータ“１”イレース(消去)状態と同様の分布を示している。
【００１０】
このデータ消去時には、ソースと半導体基板との間にＢＴＢＴ(Band To Band Tunneling)電流が流れる。このＢＴＢＴ電流が発生すると、ホットホールおよびホットエレクトロンが同時に発生する。このうち、ホットエレクトロンは基板に流れてしまうが、ホットホールは、トンネル酸化膜側に引き付けられ、トンネル酸化膜内にトラップされる。このトンネル酸化膜にホットホールがトラップされる現象が一般的にメモリセルのデータ保持の信頼性を劣化させると言われている。
【００１１】
そこで、これを改善する手法の一つとして、表２に示すような「チャネル消去方式」がある。
【００１２】
【表２】
この場合の消去動作モードでは、コントロールゲートに電圧Ｖnn(例えば−９Ｖ)、基板に電圧Ｖpe(例えば７Ｖ)を印加し、ソースとドレインをオープン状態にする。これにより、チャネル領域のソース側にてフローティングゲートからトンネル酸化膜を介して電子を引き抜くことによりメモリセルのしきい値電圧を低下させる。この場合のメモリセルのしきい値電圧の分布は、図５のデータ“１”イレース(消去)状態と同様の分布を示している。
【００１４】
また、読み出し動作モードでは、ドレインに１Ｖの電圧を印加し、コントロールゲートに５Ｖの電圧を印加する。もし、メモリセルがイレース(消去)状態でしきい値電圧が低い場合には、メモリセルに電流が流れ、図５に示すデータ“１”と判定される。一方、メモリセルがプログラム(書き込み)状態でしきい値電圧が高い場合には、メモリセルに電流が流れず、図５に示すデータ“０”と判定される。これらの判定は、メモリセルアレイのデータ読み出しが行われるメモリセルに流れる電流と、メモリセルアレイのメモリセルとは別に設けられ、所定の基準しきい値電圧が設定されているリファレンスセル(図示せず)に流れる電流とを検出し、これらの電流値を比較することによって行われる。
【００１５】
なお、図６にメモリセルアレイの１ブロック分の回路を模式的に示している。各行のメモリセル１００のコントロールゲートＣＧは、共通のワード線ＷＬ0〜ＷＬn-1で接続される一方、各列のメモリセル１００のドレインは、共通のビット線ＢＬ0〜ＢＬm-1で接続されている。１つのブロック内にあるメモリセル１００のソースは、共通ソース線ＳＬに接続されている。
【００１６】
【特許文献１】
特開２００２−２６９０６５号公報
【００１７】
【発明が解決しようとする課題】
ところで、フラッシュメモリの信頼性の劣化を低減させるために、一般的に、フラッシュメモリでは、メモリセルのトンネル酸化膜に印加される電界を低減させる手法を用いている。具体的には、初期に印加される電圧を低い電圧から始めて徐々に高い電圧にする手法がある。
【００１８】
図７、図８に消去時の電圧印加の波形を示している。図７に示す消去は、一般的な電圧印加方法で、消去時のパルス印加は消去が完了するまで一定電圧である(上記表１のソース消去方式)。一方、図８に示す消去は、パルス印加初期の段階では、例えばゲート電圧(ワード線を介してのコントロールゲート電圧)に絶対値の低い電圧を印加し、徐々に印加電圧を高くしていく手法がある。
【００１９】
この図８に示す電界低減手法の原理について述べる。フラッシュメモリでは、消去前に基本的に、プログラム状態(フローティングゲートに電子が多い状態)になっており、例えば−３Ｖの電荷がチャージされている(図９参照)。
【００２０】
このような状態で通常の消去を行った場合、消去時にコントロールゲートに−９Ｖの電圧Ｖnnが印加され、ソースに６Ｖの電圧Ｖpeが印加されると、フローティングゲートの電位ＶＦＧは、
【００２１】
この結果から、フローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される電界は、
【００２２】
一方、図８に示すように、消去時に電界を低減する手法を用いる場合(ここでは電圧のステップを３段とする)、最初の第１ステップでコントロールゲートに７Ｖの電圧Ｖnnを印加し、ソースに６Ｖの電圧Ｖpeを印加する。この場合のフローティングゲートの電荷量Ｑfgが−３Ｖ×CＦＧとすると、フローティングゲートＦＧの電位ＶＦＧは、
【００２３】
電子が引き抜かれてフローティングゲートの電位ＶＦＧが約−２.４Ｖまで上昇したところで、第２ステップとしてコントロールゲートに印加される電圧Ｖnnを−８Ｖにする。この場合のフローティングゲートの電位ＶＦＧは、
【００２４】
さらに、電子が引き抜かれてフローティングゲートＦＧの電位ＶＦＧが約−１.８Ｖまで上昇したところで、第３ステップとしてコントロールゲートに印加される電圧Ｖnnを−９Ｖにする。このときのフローティングゲートの電位ＶＦＧは、
【００２５】
このようにして電界を低減する方法では、トンネル酸化膜に印加される最大電界は、１１.２ＭＶ／ｃｍとなり、通常の消去の場合より１ＭＶ／ｃｍ低減させることができることから、結果的に、トンネル酸化膜に印加されるストレスが低減される。ここでは、ソース消去方式について説明を行ったが、上記したチャネル消去の場合も同様に、トンネル酸化膜に印加される電界を低減されることを可能とする(図１０を参照。図１０のウェル電圧は表２の基板に相当し、一般的にはp−ウェル(well)で形成され、ゲート電圧はコントロールゲートに印加される電圧である)。
【００２６】
一方、トンネル酸化膜の劣化は、温度依存性があり、一般的に、高温の方が絶縁膜破壊等が激しいことが知られている。したがって、メモリセルのトンネル酸化膜に印加されるストレスを低減し、信頼性の高いフラッシュメモリを得るためには、高温でのトンネル酸化膜の劣化を低減する必要がある。
【００２７】
次に、フラッシュメモリの回路動作について述べる。図１１にフラッシュメモリの回路の要部のブロック図を示している。ここで、プログラム動作が開始されるとEN信号とPG信号がハイ(high)レベルとなり、リングオシレータ回路３１が動作し、メモリセルのデータを書換え等が指示されたときに動作を制御するライトステートマシン回路３２は、リングオシレータ回路３１からのクロック信号により動作を開始し、クロック信号に同期してプログラムアルゴリズム(program algorithm)を実行する。これにより、プログラム回路３３が動作し、メモリセルアレイ３５(図６を参照)の中の書き込みを行うべきメモリセルに対してプログラムを実行する。
【００２８】
一方、イレース動作も同様にEN信号、ER信号がハイ(high)レベル状態となり、リングオシレータ回路３１が動作し、ライトステートマシン回路３２は、リングオシレータ回路３１からのクロック信号により動作を開始し、クロック信号に同期してイレースアルゴリズム(erase algorithm)を実行する。これにより、イレース回路３４が動作し、メモリセルアレイ３５の中のメモリセルをブロック単位で一括して消去する。
【００２９】
この場合のリングオシレータ回路３１は、図１２,図１３に示すような回路である。図１２は複数のインバータ回路ＩＶ1,ＩＶ2,…,ＩＶ5を縦続接続し、１段目のインバータ回路ＩＶ1(ＮＡＮＤ回路)の一方の入力端子にＥＮ信号を入力する一方、１段目のインバータ回路ＩＶ1の他方の入力端子に最終段の反転信号をフィードバックするものである。また、図１３は図１２の回路の各インバータ回路に流れる電流をカレントミラー回路にて同じ電流値にする回路を追加して安定させた回路を示している。
【００３０】
一般的に、これらオシレータ回路の周波数は、温度依存性があり、例えば、図１２のリングオシレータ回路は、周囲温度が高温になるとトランジスタの能力が低下して遅延時間が大きくなることから、周期が長くなり、結果、発振周波数は落ちる。
【００３１】
また、図１３に示すようなリングオシレータ回路の場合、周期の温度特性は、抵抗RAの温度特性に依存する。
【００３２】
この抵抗RAの温度特性は、抵抗RAを半導体上に形成する方法により異なる。
【００３３】
一般的に、通常のP−ウェル(well)上にAs+(ヒ素イオン)を注入して形成した半導体N+や、P+(リンイオン)を注入することにより形成したN−ウェル(well)は、通常デバイスが動作するような温度(−４０℃〜８５℃)では、温度が上昇すると抵抗値は高くなる。このときの温度では、シリコン基板に注入されたAsイオンやＰイオンのキャリアが増加しない一方、電子散乱は増加して、移動度が低下するために抵抗値は高くなる。
【００３４】
また、ポリシリコンで抵抗を形成した場合、または、シリコンにGaを注入するような場合、−４０℃〜８５℃の温度範囲では抵抗値が低下する。これは、ポリシリコンは、温度が上昇すると、ポリシリコンとポリシリコンのバウンダリー(境界)のエネルギー障壁が相対的に低下することになり、電子散乱が低下して移動度が上昇し、さらに、バウンダリーにトラップされているキャリアがデトラップすることから抵抗値が低下する。またGa注入シリコンでは、温度が上昇するとキャリアが活性化して、抵抗値が低下する。
【００３５】
例えば、N−ウェル(well)抵抗で形成された抵抗ＲＡを用いる場合、温度が高くなると抵抗値が高くなるので、抵抗ＲＡに流れる電流が低下する。これにより、リングオシレータ回路の動作はおそくなり、発振周期は長くなる。
【００３６】
一方、ポリシリコン抵抗を用いた場合、温度が高くなると抵抗値が低くなるので流れる電流は増加する。これによりリングオシレータ回路の動作は速くなり、発振周期は短くなる。
【００３７】
次に、このようになオシレータの発振周期が温度特性を有する場合に発生する問題について述べる。
【００３８】
〔▲１▼ リングオシレータの温度特性が正の場合〕
動作温度が高くなるほど発振周期が長くなる正の温度特性を有する場合、プログラム動作を高温で実施すると、発振信号の発振周期が長くなるので、これに同期して動作するライトステートマシン回路で発生される書き込みパルス(pulse)幅も同様に長くなる。
【００３９】
図１４に示すフラッシュメモリの書き込み特性から分かるように、パルス幅が長くなった分、メモリセルへの書き込み(フローティングゲートへの電子注入)が進むため、書き込まれたメモリセルのしきい値電圧がより高くなる。
【００４０】
以上から周囲温度が高温の条件で書き込みを行った場合、書き込み後のしきい値電圧Ｖt分布(図５でのプログラム状態のしきい値電圧分布)が高い方へシフトする(例えば、しきい値電圧の平均値は、室温の場合が５.５Ｖに対して高温の場合が６Ｖ)。
【００４１】
この場合、フローティングゲートの電荷量Ｑfgは、室温では−３Ｖ×CＦＧ、高温では、−３.３Ｖ×CＦＧとなる。この状態で、消去を行った場合、最初の第１ステップでコントロールゲートに７Ｖの電圧Ｖnnを印加し、ソースに６Ｖの電圧Ｖpeを印加する。この場合のフローティングゲートの電荷量Ｑfgが−３.３Ｖ×CＦＧとすると、フローティングゲートの電位ＶＦＧは、
【００４２】
先に述べた室温での最大電界が１１.２ＭＶ／ｃｍであるのに対して、高温では、トンネル酸化膜に印加される電界が０.３ＭＶ／ｃｍ高くなることになり、その結果として、信頼性を劣化させることになる。
【００４３】
〔▲２▼ リングオシレータの温度特性が負の場合〕
動作温度が高くなると発振周期が短くなる負の温度特性を有する場合、書き込みを高温で実施すると発振信号の発振周期が短くなるので、これに同期して動作するライトステートマシン回路で発生される書き込みパルス幅も同様に短くなる。
【００４４】
図１４に示すフラッシュメモリの書き込み特性から分かるように、パルス幅が短くなると、書き込まれたメモリセルのしきい値電圧が低くなる(例えば、しきい値電圧の平均値は、室温の場合が５.５Ｖに対して、高温の場合が５Ｖ)。
【００４５】
室温で書き込まれた場合の書き込み後のフローティングゲートの電荷量Ｑfgは−３Ｖ×CＦＧであり、一方、高温の場合、フローティングゲートの電荷量Ｑfgは−２.７Ｖ×CＦＧとなる。
【００４６】
この状態で、消去を行った場合、最初の第１ステップでコントロールゲートに７Ｖの電圧Ｖnnを印加し、ソースに６Ｖの電圧Ｖpeを印加する。この場合のフローティングゲートの電荷量Ｑfgが−２.７Ｖ×CＦＧとすると、フローティングゲートの電位ＶＦＧは、
【００４７】
この状態で、メモリセルは消去され、電子をフローティングゲートから引き抜きフローティングゲートＦＧの電位ＶＦＧが低減されることになる。
【００４８】
一方、イレース時間(オシレータのの発振周期が短くなることから消去パルス幅も)が短くなってしまうことから、フローティングゲートＦＧの電荷量が約−２.５Ｖ×CＦＧまで上昇した程度で、第２ステップとしてコントロールゲートに印加される電圧Ｖnnは−８Ｖに変化し(図８を参照)、ソースに６Ｖの電圧Ｖpeをそのまま印加しているので、フローティングゲートＦＧの電位ＶＦＧは、
【００４９】
この状態で、電子をフローティングゲートから引き抜くことによりフローティングゲートＦＧの電位ＶＦＧが低減されることになる。
【００５０】
そして、先と同様に消去時間が短くなっていることから、フローティングゲートＦＧの電位ＶＦＧが約−２.０Ｖまで上昇した程度で、第３ステップとしてコントロールゲートに印加される電圧は−９Ｖとなり、ソースに６Ｖの電圧Ｖpeをそのまま印加している。フローティングゲートＦＧの電位ＶＦＧは、
【００５１】
このように、室温でのフローティングゲートとソースとの間に挟まれたトンネル酸化膜の領域に印加される最大電界が１１.２ＭＶ／ｃｍであるのに対して、高温では、トンネル酸化膜に印加される電界が高くなることになり、その結果として、信頼性を劣化させることになる。
【００５２】
このように、オシレータの周波数に温度特性をもっている場合、高温でメモリセルのトンネル酸化膜へのストレスが増加し、信頼性を劣化させるという問題がある。
【００５３】
そこで、この発明の目的は、書き込み時や消去時にメモリセルのトンネル酸化膜のストレスを低減できる信頼性の高い不揮発性半導体メモリ装置を提供することにある。
【００５４】
【課題を解決するための手段】
上記目的を達成するため、この発明の不揮発性半導体メモリ装置は、コントロールゲートとドレインとソースとフローティングゲートを有する電気的に情報の書き込みおよび消去が可能な電界効果トランジスタで構成されたメモリセルを有する不揮発性半導体メモリ装置であって、上記メモリセルに情報を書き込む書き込み手段と、上記メモリセルに低い電圧から徐々に印加する電圧を高くする消去パルスを印加して上記メモリセルの情報を消去する消去手段と、書き込み手段と消去手段を制御する制御手段と、上記制御手段で用いられる発振周期が負の温度特性を有する第１同期信号を発生する第１同期信号発生手段と、上記制御手段で用いられる発振周期が正の温度特性を有する第２同期信号を発生する第２同期信号発生手段とを備える。そして、上記制御手段により制御される書き込み手段の書き込みパルスの幅が、第１同期信号発生手段の第１同期信号の発振周期に略比例する一方、制御手段により制御される消去手段の消去パルスの幅が、第２同期信号発生手段の第２同期信号の発振周期に略比例する。
【００５５】
上記構成の不揮発性半導体メモリ装置によれば、上記制御手段により制御される書き込み手段の書き込みパルスの幅が、第１同期信号発生手段の第１同期信号の発振周期に略比例する一方、上記制御手段により制御される消去手段の消去パルスの幅が、第２同期信号発生手段の第２同期信号の発振周期に略比例することによって、上記メモリセルに情報を書き込む動作およびメモリセルの情報を消去する動作が第１,第２同期信号発生手段の第１,第２同期信号にそれぞれ同期して、書き込み時を行う。上記第１同期信号発生手段の発振周期が負の温度特性を有する第１同期信号を発生するので、周囲温度が高くなるほど第１同期信号の発振周期が短くなり、それに応じて書き込み手段による書き込みパルス幅が短くなって、フローティングゲートへの過剰な電子の注入が減り、ソース,ドレインおよびチャネル領域とフローティングゲートとの間を絶縁するトンネル酸化膜の劣化を防止する。また、上記第２同期信号発生手段の発振周期が正の温度特性を有する第２同期信号を発生するので、周囲温度が高くなるほど第２同期信号の発振周期が長くなり、それに応じて消去手段による消去パルス幅が長くなって、消去時に低い電圧から徐々に印加する電圧を高くしてトンネル酸化膜に印加される電界を低減する不揮発性半導体メモリ装置において、メモリセルのトンネル酸化膜に印加される電界が低くなるので、トンネル酸化膜の劣化を防止する。
【００５６】
したがって、メモリセルのトンネル酸化膜が劣化しやすい高温状態における書き込み時のオーバープログラムや消去時の過剰ストレスを防止することができ、トンネル酸化膜に印加されるストレスを低減して信頼性を向上できる。
【００５７】
また、一実施形態の不揮発性半導体メモリ装置は、上記第１同期信号発生手段の第１同期信号の負の温度特性は、ポリシリコンで形成された抵抗素子の温度特性を利用している。
【００５８】
上記実施形態の不揮発性半導体メモリ装置によれば、上記第１同期信号発生手段の抵抗素子をポリシリコンで形成することによって、現状の製造プロセスで、負の温度抵抗を持った抵抗素子が実現できる。これにより、高温状態での書き込み時に書き込みパルス幅が短くなり、フローティングゲートへの過剰な電子の注入が減り、高温でのトンネル酸化膜の劣化を低減させる。
【００５９】
また、一実施形態の不揮発性半導体メモリ装置は、上記第２同期信号発生手段の第２同期信号の正の温度特性は、シリコン基板にリンイオン注入を行うことにより形成された抵抗素子の温度特性を利用している。
【００６０】
上記実施形態の不揮発性半導体メモリ装置によれば、上記第２同期信号発生手段の抵抗素子をシリコン基板にリンイオン注入により形成することによって、現状の製造プロセスで、正の温度抵抗を持った抵抗素子が実現できる。これにより高温状態での消去時の消去パルス幅が長くなり、高温でのメモリセルのトンネル酸化膜の劣化を低減させる。
【００６１】
また、一実施形態の不揮発性半導体メモリ装置は、上記消去手段によりメモリセルの情報を消去するとき、消去前に上記書き込み手段によりメモリセルに情報を書き込む。
【００６２】
上記実施形態の不揮発性半導体メモリ装置によれば、メモリセルのトンネル酸化膜の劣化しやすい高温状態で消去を行なうとき、消去前の書き込み時のオーバープログラムや、消去時の過剰ストレスを防止することによって、トンネル酸化膜に印加されるストレスを低減して、信頼性を高める。
【００６３】
【発明の実施の形態】
以下、この発明の不揮発性半導体メモリ装置を図示の実施の形態により詳細に説明する。
【００６４】
（第１実施形態）
図１はこの発明の実施の一形態の不揮発性半導体メモリ装置の一例としてのフラッシュメモリの要部の構成を示すブロック図であり、１は第１同期信号発生手段の一例としてのプログラム用オシレータ回路、２は第２同期信号発生手段の一例としてのイレース用オシレータ回路、３は制御手段の一例としてのライトステートマシン回路、４は書き込み手段の一例としてのプログラム回路、５は消去手段の一例としてのイレース回路、６はメモリセルアレイである。なお、メモリセルアレイ６は、図６に示すメモリセルアレイと同一の構成をしており、メモリセルアレイを構成する複数のメモリセルも、図３,図４に示すメモリセルと同一の構成をしており、説明を省略する。
【００６５】
図１から分かるように、オシレータ回路は、プログラム(program)用オシレータ回路１とイレース(erase)用オシレータ回路２の２個を配置している。ここで、プログラム用オシレータ回路１、イレース用オシレータ回路２は、例えば、図１３に示すリングオシレータを用いている。この場合、プログラム用オシレータ回路１に入力されるＰＧ信号が図１３におけるＥＮ信号(および／ＥＮ信号)であり、イレース用オシレータ回路２に入力されるＥＲ信号が図１３におけるＥＮ信号(および／ＥＮ信号)である。
【００６６】
このリングオシレータは、図１３に示すように、ゲートとドレインが接続されたＰＭＯＳトランジスタＰ１のソースに電源を接続し、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとを抵抗RAを介して接続している。上記ＮＭＯＳトランジスタＮ１のゲートとドレインを接続し、ソースをグランドに接続している。そして、上記ＰＭＯＳトランジスタＰ１のドレインにＰＭＯＳトランジスタＰ２のドレインを接続し、そのＰＭＯＳトランジスタＰ２のゲートにＥＮ信号を接続して、ソースに電源を接続している。一方、上記ＮＭＯＳトランジスタＮ１のドレインにＮＭＯＳトランジスタＮ２のドレインを接続し、そのＮＭＯＳトランジスタＮ２のゲートに／ＥＮ信号を接続して、ソースにグランドを接続している。また、上記ＰＭＯＳトランジスタＰ２のドレインに、ソースが電源に接続されたＰＭＯＳトランジスタＰ１２,Ｐ２２,…,Ｐ５２の各ゲートを接続する一方、ＮＭＯＳトランジスタＮ２のドレインに、ソースがグランドに接続されたＮＭＯＳトランジスタＮ１２,Ｎ２２,…,Ｎ５２の各ゲートを接続している。そして、上記ＰＭＯＳトランジスタＰ１２のドレインに、ＰＭＯＳトランジスタＰ１１のソースを接続し、そのＰＭＯＳトランジスタＰ１１のドレインをＮＭＯＳトランジスタＮ１１のドレインに接続し、ＮＭＯＳトランジスタＮ１１のソースをＮＭＯＳトランジスタＮ１２のドレインに接続している。上記ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１で１段目のインバータを構成している。以下、同様にして、２段目のインバータ(Ｐ２１,Ｎ２１)から５段目のインバータ(Ｐ５１,Ｎ５１)までを縦続接続して、５段目インバータ(Ｐ５１,Ｎ５１)の出力を１段目のインバータ(Ｐ１１,Ｎ１１)の入力に接続している。
【００６７】
ただし、プログラム用オシレータ回路１では、図１３中の抵抗RAにポリシリコン(Poly−Si)を用い、発振周期が負の温度特性を有している。つまり、プログラム用オシレータ回路１の発振周期は、周囲温度が高くなるほど短くなる。一方、イレース用オシレータ回路２では、図１３中の抵抗RAにN−ウェル(well)で形成された抵抗を用い、発振周期が正の温度特性を有している。つまり、イレース用オシレータ回路２の発振周期は、周囲温度が高くなるほど長くなる。
【００６８】
上記構成のフラッシュメモリにおいて、プログラム動作の場合、プログラム用オシレータ回路１が動作し、ライトステートマシン回路３は、このプログラム用オシレータ回路１に同期して動作する。この場合の高温での動作について述べる。
【００６９】
まず、書き込みが開始されると、PG信号がハイ(high)レベルとなってプログラム用オシレータ回路１が動作する一方、ER信号がロー(low)レベルとなってイレース用オシレータ回路２が停止して、プログラム用オシレータ回路１から出力される第１同期信号に同期してライトステートマシン回路３が動作する。
【００７０】
一方、消去の場合には、ER信号がハイ(high)レベルとなってイレース用オシレータ回路２が動作する一方、一方ＰＧ信号がロー(low)レベルとなってプログラム用オシレータ回路１が停止して、イレース用オシレータ回路２から出力される第２同期信号に同期してライトステートマシン回路３が動作する。
【００７１】
次に、このフラッシュメモリの高温時における動作について述べる。
【００７２】
まず、プログラム動作を行う場合、プログラム用オシレータ回路１では、発振周期が負の温度特性を有するので、書き込みパルス(program pulse)幅は室温のときよりも短くなる。例えば、室温のときの発振周期が１μｓであるとすると、８５℃では０.８μｓとなる。この場合、書き込み後のメモリセルのしきい値電圧の平均(Typical)値は、室温でのしきい値電圧は５.５Ｖであるのに対して、８５℃では５Ｖ程度となる。すなわち、フローティングゲートへの電子の注入が減る。
【００７３】
一方、消去動作では、電界を低減する手法を用いて消去を行う場合、イレース用オシレータ回路２は、発振周期が正の温度特性を有するので、消去パルスの幅は、８５℃の方が室温のときよりも長くなる。例えば、室温における消去パルスの幅が１０msとすると、８５℃では、消去パルスの幅が１２.５msとなる。この実施形態では、コントロールゲートに印加される電圧Ｖnnの変化ステップが３段の場合について述べる。
【００７４】
最初の第１ステップでコントロールゲートに７Ｖの電圧Ｖnnを印加し、ソースに６Ｖの電圧Ｖpeを印加する。この場合のフローティングゲートの電荷量Ｑfgが−２.７Ｖ×CＦＧとすると、フローティングゲートの電位ＶＦＧは、
【００７５】
この状態で、電子をフローティングゲートから引き抜くことによりフローティングゲートの電位ＶＦＧが低減される。
【００７６】
そして、フローティングゲートの電荷量Ｑfgが約−２.２Ｖ×CＦＧまで上昇したところで、第２ステップとしてコントロールゲートに印加される電圧Ｖnnは−８Ｖに変化する。この場合のフローティングゲートの電位ＶＦＧは、
【００７７】
この状態で、消去が進み、電子をフローティングゲートから引き抜くことによりフローティングゲートＦＧの電位ＶＦＧが低減される。
【００７８】
そして、フローティングゲートＦＧの電荷量が約−１.６Ｖ×CＦＧまで上昇したところで、第３ステップとしてコントロールゲートに印加される電圧Ｖnnは−９Ｖに変化する。この場合のフローティングゲートの電位ＶＦＧは、
【００７９】
このように、この第１実施形態のフラッシュメモリでは、トンネル酸化膜に印加される最大電界は、１１.０ＭＶ／ｃｍとなり、結果、室温の場合より０.２ＭＶ／ｃｍほど低減され、８５℃(高温)でのトンネル酸化膜へのストレスが低減される。したがって、信頼性の高いフラッシュメモリを実現することができる。
【００８０】
（第２実施形態）
上記第１実施形態では、プログラム動作とイレース動作(消去パルス(erase pulse)印加)について述べられているが、実際には、消去前に、しきい値電圧が消去状態のメモリセルに対して書き込みを行い、しきい値電圧を高める動作(プリプログラム(pre-program)動作)を行う。
【００８１】
これは、消去前のメモリセルには書き込み状態(データ"０")のメモリセルと消去状態(データ"１")が混在しており、これらメモリセルを一括して消去すると、消去状態のメモリセルの消去状態がさらに進み、しきい値電圧が負になる過消去状態になる危険があるからである。
【００８２】
このような場合のプログラム動作については、通常の書き込み同様、発振周期が負の温度特性を有するオシレータを用いるべきである。
【００８３】
図２はこの発明の第２実施形態の不揮発性半導体メモリ装置の一例としてのフラッシュメモリの要部の構成を示すブロック図であり、１１は第１同期信号発生手段の一例としてのプログラム用オシレータ回路、１２は第２同期信号発生手段の一例としてのイレース用オシレータ回路、１３は制御手段の一例としてのライトステートマシン回路、１４は書き込み手段の一例としてのプログラム回路、１５は消去手段の一例としてのイレース回路、１６はメモリセルアレイである。なお、メモリセルアレイ１６は、図６のメモリセルアレイと同一の構成をしており、メモリセルアレイを構成する複数のメモリセルも、図３,図４に示すメモリセルと同一の構成をしており、説明を省略する。
【００８４】
図２に示すように、消去が開始されると、まず、プリプログラム(pre-program)動作を行うことになるが、プリプログラム動作のときは、発振周期が負の温度特性を有するオシレータ、つまり、プログラム用オシレータ回路１１が用いられる。この場合、オシレータの発振周期は温度が高くなるほど短くなり、書き込みパルス(program pulse)幅は短くなる。
【００８５】
プリプログラム動作が終了すると、消去パルス印加になるが、このとき、発振周期が正の温度特性を有するイレース用オシレータ回路１２が動作することになり、このイレース用オシレータ回路１２に同期してライトステートマシン回路１３が動作する。
【００８６】
このとき、イレース用オシレータ回路１２の発振周期は、室温のときよりも長くなるので、消去パルス(erase pulse)幅は長くなる。
【００８７】
この場合、プログラム動作やプリプログラム動作では、周囲温度が高いときは、書き込みパルス(pulse)幅が短くなり、書き込み後のメモリセルのしきい値電圧の平均値は室温のときよりも低下する。すなわち、フローティングゲートへの電子の注入が室温のときよりも少なくなる。
【００８８】
一方、消去パルスについては、高温状態で消去パルス幅が長くなるので、高温での消去時のストレスを低減させ、高温状態でのトンネル酸化膜の劣化を低減させることによって信頼性の高いフラッシュメモリを実現することができる。
【００８９】
図２では、書き込み時は第１実施形態の図１と同じ動作を行う。
【００９０】
一方、消去時は、ER信号がハイ(high)レベルになることから、まず、プログラム用オシレータ回路１１とライトステートマシン回路１３が動作を開始し、プリプログラム動作として、消去状態のメモリセルに対して書き込みを行う。
【００９１】
そして、プリプログラム動作が終了すると、ライトステートマシン回路１３からPRP信号が出力され、このPRP信号により、プログラム用オシレータ回路１１からの第１同期信号に変わって、イレース用オシレータ回路１２から出力される第２同期信号によりライトステートマシン回路１３は動作することになる。
【００９２】
このように、上記第２実施形態のフラッシュメモリでは、メモリセルのトンネル酸化膜の劣化しやすい高温状態で消去を行なうとき、消去前の書き込み時のオーバープログラムや消去時の過剰ストレスを防止することによって、トンネル酸化膜に印加されるストレスを低減し、信頼性を高めることができる。
【００９３】
上記第１,第２実施形態では、リングオシレータを用いた第1同期信号発生手段としてのプログラム用オシレータ回路１,１１および第２同期信号発生手段としてのイレース用オシレータ回路２,１２を備えた不揮発性半導体メモリ装置について説明したが、第1,第２同期信号発生手段の回路構成はこれに限らず、第１同期信号発生手段は、発振周期が負の温度特性を有する第１同期信号を発生する回路であればよく、また、第２同期信号発生手段は、発振周期が正の温度特性を有する第２同期信号を発生する回路であればよい。
【００９４】
また、第１,第２実施形態では、不揮発性半導体メモリ装置としてフラッシュメモリについて説明したが、この発明は他の構成のＥＥＰＲＯＭ(電気的消去書込み可能な読出し専用メモリ)に適用してもよい。
【００９５】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体メモリ装置によれば、書き込み時に高温になるほど書き込みパルス幅が短くなり、室温よりもフローティングゲートへの過剰な電子の注入が減り、メモリセルのトンネル酸化膜の劣化を防止することができる。また、消去時は、高温になるほど消去パルス幅が長くなり、高温状態で消去するときにトンネル酸化膜に加わるストレスを低減することができる。したがって、高温で問題となるメモリセルのトンネル酸化膜の劣化を低減させ、信頼性の高い不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態の不揮発性半導体メモリ装置としてのフラッシュメモリの要部の構成を示すブロック図である。
【図２】 図２はこの発明の第２実施形態の不揮発性半導体メモリ装置としてのフラッシュメモリの要部の構成を示すブロック図である。
【図３】 図３はＥＴＯＸ型フラッシュメモリのメモリセルの模式的な断面図である。
【図４】 図４は上記フラッシュメモリのメモリセルの等価回路図である。
【図５】 図５は二値フラッシュメモリ内に設けられたメモリセルのしきい値電圧の分布を示すグラフである。
【図６】 図６は上記フラッシュメモリのメモリセルアレイの１ブロック部の回路図である。
【図７】 図７は消去時のゲート電圧およびソース電圧波形を示す図である。
【図８】 図８は消去時のゲート電圧およびソース電圧を示す図である。
【図９】 図９は消去前のメモリセルの電荷状態を示す図である。
【図１０】 図１０は消去時のゲート電圧およびウェル電圧波形を示す図である。
【図１１】 図１１は従来のフラッシュメモリの要部の構成を示すブロック図である。
【図１２】 図１２はリングオシレータの一例を示す回路図である。
【図１３】 図１３はリングオシレータの具体例を示す回路図である。
【図１４】 図１４はＥＴＯＸ型フラッシュメモリのプログラム特性を示す図である。
【符号の説明】
１,１１…プログラム用オシレータ回路、
２,１２…イレース用オシレータ回路、
３,１３…ライトステートマシン回路、
４,１４…プログラム回路、
５,１５…イレース回路、
６,１６…メモリセルアレイ、
ＲＡ…抵抗。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory device.
[0002]
[Prior art]
Conventionally, the flash memory which is the most commonly used nonvolatile semiconductor memory device is an ETOX (EPROM Thin Oxide, registered trademark of Intel) type flash memory.
[0003]
FIG. 3 is a schematic cross-sectional view of the memory cell of the flash memory. As shown in FIG. 3, a
[0004]
FIG. 4 is a schematic diagram for explaining the stray capacitance in the memory cell of FIG. In FIG. 4, Cs is a capacitance between the source and the floating gate FG, Cd is a capacitance between the drain and the floating gate FG, and Cg is a capacitance between the control gate CG and the floating gate FG.
[0005]
Next, the operation principle of the flash memory shown in FIGS. 3 and 4 will be described. Table 1 shows voltage application conditions in the write operation mode, erase operation mode, and read operation mode of the flash memory. Erase under the conditions in Table 1 is the “source erase method”.
[0006]
[Table 1]
As shown in Table 1, in the write (program) operation mode, a write voltage Vpp (for example, 9V) is applied to the control gate CG, a reference voltage Vss (for example, 0V) is applied to the
[0008]
FIG. 5 shows the threshold voltage distribution of the memory cells provided in the binary flash memory. In FIG. 5, the horizontal axis represents the threshold voltage of the memory cell, and the vertical axis represents the number of memory cells. Usually, the state in which electrons are injected into the floating gate of the memory cell of the binary flash memory is the program (write) state, and the data at that time is set to “0”. Conversely, the state in which electrons are extracted from the floating gate of the memory cell is an erased state, and the data at that time is “1”. As shown in FIG. 5, when the threshold voltage of the memory cell rises and the threshold voltage becomes equal to or higher than a predetermined voltage value (for example, 5 V), the write operation mode ends. On the other hand, when the threshold voltage of the memory cell decreases and the threshold voltage becomes a predetermined voltage value (for example, 3 V) or less, the erase operation ends.
[0009]
In the erase operation mode, a voltage Vnn (for example, −9 V) is applied to the control gate, a voltage Vpe (for example, 6 V) is applied to the source, and the drain is opened. This lowers the threshold voltage of the memory cell by extracting electrons from the floating gate through the tunnel oxide film on the source side of the channel region. The distribution of the threshold voltage of the memory cell in this case is similar to that in the data “1” erase (erased) state of FIG.
[0010]
During this data erasing, a BTBT (Band To Band Tunneling) current flows between the source and the semiconductor substrate. When this BTBT current is generated, hot holes and hot electrons are generated simultaneously. Among these, hot electrons flow to the substrate, but the hot holes are attracted to the tunnel oxide film side and trapped in the tunnel oxide film. It is said that the phenomenon of hot holes trapped in the tunnel oxide film generally degrades the data retention reliability of the memory cell.
[0011]
Therefore, as one method for improving this, there is a “channel erasing method” as shown in Table 2.
[0012]
[Table 2]
In the erase operation mode in this case, a voltage Vnn (for example, −9 V) is applied to the control gate and a voltage Vpe (for example, 7 V) is applied to the substrate, and the source and drain are opened. This lowers the threshold voltage of the memory cell by extracting electrons from the floating gate through the tunnel oxide film on the source side of the channel region. The distribution of the threshold voltage of the memory cell in this case is the same distribution as in the data “1” erase (erased) state of FIG.
[0014]
In the read operation mode, a voltage of 1V is applied to the drain and a voltage of 5V is applied to the control gate. If the memory cell is in the erased (erased) state and the threshold voltage is low, a current flows through the memory cell and it is determined that the data is “1” shown in FIG. On the other hand, when the threshold voltage is high while the memory cell is in the programmed (written) state, no current flows through the memory cell, and data “0” shown in FIG. 5 is determined. These determinations are based on a reference cell (not shown) provided with a predetermined reference threshold voltage, which is provided separately from the current flowing through the memory cell from which data is read from the memory cell array and the memory cell of the memory cell array. This is done by detecting the current flowing through the current and comparing these current values.
[0015]
FIG. 6 schematically shows a circuit for one block of the memory cell array. The control gates CG of the
[0016]
[Patent Document 1]
JP 2002-269065 A
[0017]
[Problems to be solved by the invention]
Incidentally, in order to reduce the deterioration of the reliability of the flash memory, the flash memory generally uses a technique for reducing the electric field applied to the tunnel oxide film of the memory cell. Specifically, there is a method in which the voltage applied initially is started from a low voltage and gradually increased.
[0018]
7 and 8 show waveforms of voltage application at the time of erasing. The erasure shown in FIG. 7 is a general voltage application method, and the pulse application at the time of erasure is a constant voltage until the erasure is completed (source erasure method in Table 1 above). On the other hand, in the erasing shown in FIG. 8, in the initial stage of pulse application, for example, a voltage having a low absolute value is applied to the gate voltage (control gate voltage via the word line) and the applied voltage is gradually increased. There is.
[0019]
The principle of the electric field reduction method shown in FIG. 8 will be described. The flash memory is basically in a programmed state (a state where there are many electrons in the floating gate) before erasing, and is charged with, for example, -3V (see FIG. 9).
[0020]
When normal erasing is performed in such a state, when a voltage Vnn of −9 V is applied to the control gate and a voltage Vpe of 6 V is applied to the source at the time of erasing, the potential VFG of the floating gate is
[0021]
From this result, the electric field applied to the region of the tunnel oxide film sandwiched between the floating gate and the source is
[0022]
On the other hand, as shown in FIG. 8, when using a technique for reducing the electric field at the time of erasing (here, the voltage step is three stages), a voltage Vnn of 7 V is applied to the control gate in the first first step, and the source A voltage Vpe of 6V is applied to In this case, if the charge amount Qfg of the floating gate is −3 V × CFG, the potential VFG of the floating gate FG is:
[0023]
When electrons are extracted and the potential VFG of the floating gate rises to about −2.4V, the voltage Vnn applied to the control gate is set to −8V as the second step. In this case, the potential VFG of the floating gate is
[0024]
Further, when electrons are extracted and the potential VFG of the floating gate FG rises to about −1.8V, the voltage Vnn applied to the control gate is set to −9V as the third step. The potential VFG of the floating gate at this time is
[0025]
In the method for reducing the electric field in this way, the maximum electric field applied to the tunnel oxide film is 11.2 MV / cm, which can be reduced by 1 MV / cm as compared with the normal erasure. The stress applied to the oxide film is reduced. Although the source erasing method has been described here, the electric field applied to the tunnel oxide film can be similarly reduced in the case of the channel erasing described above (see FIG. 10; well of FIG. 10). The voltage corresponds to the substrate in Table 2 and is generally formed in a p-well, and the gate voltage is the voltage applied to the control gate).
[0026]
On the other hand, the deterioration of the tunnel oxide film is temperature-dependent, and it is generally known that the insulation film breakdown is more severe at higher temperatures. Therefore, in order to reduce the stress applied to the tunnel oxide film of the memory cell and obtain a highly reliable flash memory, it is necessary to reduce the deterioration of the tunnel oxide film at a high temperature.
[0027]
Next, circuit operation of the flash memory will be described. FIG. 11 shows a block diagram of the main part of the circuit of the flash memory. Here, when the program operation is started, the EN signal and the PG signal become a high level, the
[0028]
On the other hand, in the erase operation as well, the EN signal and the ER signal are in a high level state, the
[0029]
The
[0030]
In general, the frequency of these oscillator circuits is temperature-dependent. For example, the ring oscillator circuit of FIG. 12 has a cycle time because the capability of the transistor decreases and the delay time increases as the ambient temperature increases. As a result, the oscillation frequency drops.
[0031]
In the case of a ring oscillator circuit as shown in FIG. 13, the temperature characteristic of the cycle depends on the temperature characteristic of the resistor RA.
[0032]
The temperature characteristic of the resistor RA differs depending on the method of forming the resistor RA on the semiconductor.
[0033]
In general, As on a normal P-well + Semiconductor N formed by implanting (arsenic ions) + Or P + The resistance value of the N-well formed by implanting (phosphorus ions) increases as the temperature rises (−40 ° C. to 85 ° C.) at which the device normally operates. At the temperature at this time, carriers of As ions and P ions implanted into the silicon substrate do not increase, while electron scattering increases and the mobility decreases to increase the resistance value.
[0034]
In addition, when a resistor is formed of polysilicon, or when Ga is implanted into silicon, the resistance value decreases in a temperature range of −40 ° C. to 85 ° C. This is because when polysilicon rises in temperature, the energy barrier between the polysilicon and the polysilicon boundary becomes relatively lower, the electron scattering is reduced, the mobility is increased, and the boundary is further increased. Since the carriers trapped in the semiconductor are detrapped, the resistance value decreases. In addition, in Ga-implanted silicon, when the temperature rises, carriers are activated and the resistance value decreases.
[0035]
For example, when a resistor RA formed of an N-well resistor is used, the resistance value increases as the temperature increases, so that the current flowing through the resistor RA decreases. This slows down the operation of the ring oscillator circuit and increases the oscillation period.
[0036]
On the other hand, when a polysilicon resistor is used, the resistance value decreases as the temperature increases, so that the flowing current increases. As a result, the operation of the ring oscillator circuit becomes faster and the oscillation cycle becomes shorter.
[0037]
Next, a problem that occurs when the oscillation period of such an oscillator has temperature characteristics will be described.
[0038]
[▲ 1 ▼ When the temperature characteristics of the ring oscillator are positive]
If it has a positive temperature characteristic that the oscillation cycle becomes longer as the operating temperature becomes higher, the oscillation cycle of the oscillation signal becomes longer if the program operation is performed at a high temperature, so it is generated by the write state machine circuit that operates in synchronization with this. Similarly, the write pulse width becomes longer.
[0039]
As can be seen from the writing characteristics of the flash memory shown in FIG. 14, since the writing to the memory cell (electron injection to the floating gate) proceeds as the pulse width becomes longer, the threshold voltage of the written memory cell is increased. Get higher.
[0040]
From the above, when writing is performed under conditions where the ambient temperature is high, the threshold voltage Vt distribution after programming (programmed threshold voltage distribution in FIG. 5) shifts to the higher side (for example, threshold value). (The average value of the voltage is 5.5V for room temperature and 6V for high temperature).
[0041]
In this case, the charge amount Qfg of the floating gate is −3 V × CFG at room temperature and −3.3 V × CFG at high temperature. When erasing is performed in this state, a voltage Vnn of 7V is applied to the control gate and a voltage Vpe of 6V is applied to the source in the first first step. In this case, if the charge amount Qfg of the floating gate is −3.3 V × CFG, the potential VFG of the floating gate is
[0042]
The maximum electric field at room temperature described above is 11.2 MV / cm, whereas at a high temperature, the electric field applied to the tunnel oxide film is increased by 0.3 MV / cm. It will deteriorate the nature.
[0043]
[▲ 2 ▼ When the temperature characteristics of the ring oscillator are negative]
If it has a negative temperature characteristic that the oscillation cycle becomes shorter as the operating temperature rises, the write cycle generated by the write state machine circuit that operates in synchronization with this will be shortened because the oscillation cycle of the oscillation signal becomes shorter if the write is performed at a high temperature. The pulse width is similarly shortened.
[0044]
As can be seen from the writing characteristics of the flash memory shown in FIG. 14, when the pulse width is shortened, the threshold voltage of the written memory cell decreases (for example, the average value of the threshold voltage is 5 at room temperature). 5V for high temperature vs. 5V).
[0045]
When written at room temperature, the charge amount Qfg of the floating gate after writing is −3 V × CFG. On the other hand, when the temperature is high, the charge amount Qfg of the floating gate is −2.7 V × CFG.
[0046]
When erasing is performed in this state, a voltage Vnn of 7V is applied to the control gate and a voltage Vpe of 6V is applied to the source in the first first step. In this case, if the charge amount Qfg of the floating gate is −2.7 V × CFG, the potential VFG of the floating gate is
[0047]
In this state, the memory cell is erased, electrons are extracted from the floating gate, and the potential VFG of the floating gate FG is reduced.
[0048]
On the other hand, since the erase time (and the erase pulse width is also shortened because the oscillation period of the oscillator is shortened), the charge amount of the floating gate FG is increased to about −2.5 V × CFG. As a step, the voltage Vnn applied to the control gate changes to -8V (see FIG. 8) and the voltage Vpe of 6V is applied to the source as it is, so the potential VFG of the floating gate FG is:
[0049]
In this state, by extracting electrons from the floating gate, the potential VFG of the floating gate FG is reduced.
[0050]
Since the erase time is shortened as before, the voltage applied to the control gate as the third step becomes −9 V as the potential VFG of the floating gate FG rises to about −2.0 V. A voltage Vpe of 6V is applied as it is to the source. The potential VFG of the floating gate FG is
[0051]
In this way, the maximum electric field applied to the region of the tunnel oxide film sandwiched between the floating gate and the source at room temperature is 11.2 MV / cm, whereas it is applied to the tunnel oxide film at a high temperature. As a result, the reliability of the electric field deteriorates.
[0052]
As described above, when the frequency of the oscillator has temperature characteristics, there is a problem that the stress on the tunnel oxide film of the memory cell increases at a high temperature and the reliability is deteriorated.
[0053]
SUMMARY OF THE INVENTION An object of the present invention is to provide a highly reliable nonvolatile semiconductor memory device that can reduce the stress of a tunnel oxide film of a memory cell at the time of writing or erasing.
[0054]
[Means for Solving the Problems]
In order to achieve the above object, a nonvolatile semiconductor memory device of the present invention has a memory cell including a control gate, a drain, a source, and a floating gate, and a field effect transistor capable of electrically writing and erasing information. Non-volatile semiconductor memory device, writing means for writing information into the memory cell, and the memory cell The memory cell is applied with an erasing pulse that gradually increases the voltage applied from a low voltage. Erasing means for erasing the information, control means for controlling the writing means and erasing means, and a first synchronizing signal generating means for generating a first synchronizing signal having a negative temperature characteristic of the oscillation period used by the controlling means, And a second synchronizing signal generating means for generating a second synchronizing signal having a temperature characteristic with a positive oscillation period used by the control means. The width of the write pulse of the write means controlled by the control means is substantially proportional to the oscillation cycle of the first sync signal of the first sync signal generating means, while the erase pulse of the erase means controlled by the control means is The width is substantially proportional to the oscillation period of the second synchronization signal of the second synchronization signal generating means.
[0055]
According to the nonvolatile semiconductor memory device having the above-described configuration, the width of the write pulse of the writing means controlled by the control means is substantially proportional to the oscillation period of the first synchronization signal of the first synchronization signal generating means, while the control The erase pulse width of the erase means controlled by the means is substantially proportional to the oscillation period of the second synchronization signal of the second synchronization signal generating means, so that the operation of writing information to the memory cell and the information of the memory cell are erased The writing operation is performed in synchronization with the first and second synchronization signals of the first and second synchronization signal generating means, respectively. Since the first synchronizing signal generating means generates a first synchronizing signal having a negative temperature characteristic, the higher the ambient temperature, the shorter the first synchronizing signal oscillating period, and accordingly the writing pulse by the writing means. The width is shortened, so that excessive electron injection into the floating gate is reduced, and deterioration of the tunnel oxide film that insulates between the source, drain and channel regions and the floating gate is prevented. In addition, since the second synchronizing signal generating means generates a second synchronizing signal whose oscillation cycle has a positive temperature characteristic, the higher the ambient temperature, the longer the second synchronizing signal oscillation cycle, and accordingly the erasing means In a non-volatile semiconductor memory device in which an erase pulse width is increased and a voltage applied gradually from a low voltage during erasure is increased to reduce an electric field applied to the tunnel oxide film, the nonvolatile semiconductor memory device applies the voltage to the tunnel oxide film of the memory cell. Since the electric field is lowered, the deterioration of the tunnel oxide film is prevented.
[0056]
Therefore, it is possible to prevent over-programming at the time of writing and excessive stress at the time of erasing in a high temperature state in which the tunnel oxide film of the memory cell easily deteriorates, and it is possible to improve reliability by reducing the stress applied to the tunnel oxide film. .
[0057]
In the non-volatile semiconductor memory device of one embodiment, the negative temperature characteristic of the first synchronization signal of the first synchronization signal generating means utilizes the temperature characteristic of the resistance element formed of polysilicon.
[0058]
According to the nonvolatile semiconductor memory device of the above embodiment, the resistance element having the negative temperature resistance can be realized in the current manufacturing process by forming the resistance element of the first synchronization signal generating means with polysilicon. . This shortens the write pulse width when writing in a high temperature state, reduces excessive electron injection into the floating gate, and reduces deterioration of the tunnel oxide film at high temperature.
[0059]
In the nonvolatile semiconductor memory device of one embodiment, the positive temperature characteristic of the second synchronization signal of the second synchronization signal generating means is the temperature characteristic of the resistance element formed by performing phosphorus ion implantation on the silicon substrate. We are using.
[0060]
According to the nonvolatile semiconductor memory device of the above embodiment, the resistance element having the positive temperature resistance in the current manufacturing process is formed by forming the resistance element of the second synchronization signal generating means in the silicon substrate by phosphorus ion implantation. Can be realized. As a result, the erase pulse width at the time of erasing at a high temperature is increased, and the deterioration of the tunnel oxide film of the memory cell at a high temperature is reduced.
[0061]
In the nonvolatile semiconductor memory device of one embodiment, when erasing the information in the memory cell by the erasing unit, the information is written in the memory cell by the writing unit before erasing.
[0062]
According to the nonvolatile semiconductor memory device of the above embodiment, when erasing is performed in a high temperature state in which the tunnel oxide film of the memory cell is easily deteriorated, overprogramming at the time of writing before erasing and excessive stress at the time of erasing can be prevented Thus, the stress applied to the tunnel oxide film is reduced and the reliability is improved.
[0063]
DETAILED DESCRIPTION OF THE INVENTION
The nonvolatile semiconductor memory device of the present invention will be described below in detail with reference to the illustrated embodiments.
[0064]
(First embodiment)
FIG. 1 is a block diagram showing a configuration of a main part of a flash memory as an example of a nonvolatile semiconductor memory device according to an embodiment of the present invention.
[0065]
As can be seen from FIG. 1, two oscillator circuits, a
[0066]
In this ring oscillator, as shown in FIG. 13, a power source is connected to the source of a PMOS transistor P1 whose gate and drain are connected, and the drain of the PMOS transistor P1 and the drain of an NMOS transistor N1 are connected via a resistor RA. ing. The gate and drain of the NMOS transistor N1 are connected, and the source is connected to the ground. The drain of the PMOS transistor P2 is connected to the drain of the PMOS transistor P1, the EN signal is connected to the gate of the PMOS transistor P2, and the power source is connected to the source. On the other hand, the drain of the NMOS transistor N1 is connected to the drain of the NMOS transistor N1, the / EN signal is connected to the gate of the NMOS transistor N2, and the ground is connected to the source. Further, the drain of the PMOS transistor P2 is connected to the gates of PMOS transistors P12, P22,..., P52 whose sources are connected to the power supply, while the NMOS transistor N2 is connected to the drain and the NMOS transistor whose source is connected to the ground. The gates N12, N22,..., N52 are connected. The source of the PMOS transistor P11 is connected to the drain of the PMOS transistor P12, the drain of the PMOS transistor P11 is connected to the drain of the NMOS transistor N11, and the source of the NMOS transistor N11 is connected to the drain of the NMOS transistor N12. Yes. The PMOS transistor P11 and NMOS transistor N11 constitute a first stage inverter. In the same manner, the second stage inverter (P21, N21) to the fifth stage inverter (P51, N51) are connected in cascade, and the output of the fifth stage inverter (P51, N51) is connected to the first stage. It is connected to the input of the inverter (P11, N11).
[0067]
However, the
[0068]
In the flash memory configured as described above, in the case of a program operation, the
[0069]
First, when writing is started, the PG signal becomes high and the
[0070]
On the other hand, in the case of erasing, the ER signal becomes high level and the erase
[0071]
Next, the operation of the flash memory at a high temperature will be described.
[0072]
First, when the program operation is performed, the
[0073]
On the other hand, in the erase operation, when erasing is performed using a technique for reducing the electric field, the erase
[0074]
In the first first step, a voltage Vnn of 7V is applied to the control gate, and a voltage Vpe of 6V is applied to the source. In this case, if the charge amount Qfg of the floating gate is −2.7 V × CFG, the potential VFG of the floating gate is
[0075]
In this state, the potential VFG of the floating gate is reduced by extracting electrons from the floating gate.
[0076]
When the charge amount Qfg of the floating gate rises to about −2.2V × CFG, the voltage Vnn applied to the control gate as the second step changes to −8V. In this case, the potential VFG of the floating gate is
[0077]
In this state, erasing proceeds and the potential VFG of the floating gate FG is reduced by extracting electrons from the floating gate.
[0078]
Then, when the charge amount of the floating gate FG rises to about −1.6 V × CFG, the voltage Vnn applied to the control gate as a third step changes to −9V. In this case, the potential VFG of the floating gate is
[0079]
As described above, in the flash memory according to the first embodiment, the maximum electric field applied to the tunnel oxide film is 11.0 MV / cm. As a result, the maximum electric field is reduced by 0.2 MV / cm from the room temperature, and the The stress on the tunnel oxide film at high temperature is reduced. Therefore, a highly reliable flash memory can be realized.
[0080]
(Second Embodiment)
In the first embodiment, the program operation and the erase operation (erase pulse (erase pulse) application) are described. In practice, however, the threshold voltage is written into the erased memory cell before the erase. To increase the threshold voltage (pre-program operation).
[0081]
This is because the memory cell before erasure includes a memory cell in a write state (data “0”) and an erase state (data “1”). This is because there is a risk that the erased state of the cell further proceeds and an overerased state in which the threshold voltage becomes negative is entered.
[0082]
For the program operation in such a case, an oscillator having a temperature characteristic with a negative oscillation period should be used as in normal writing.
[0083]
FIG. 2 is a block diagram showing a configuration of a main part of a flash memory as an example of a nonvolatile semiconductor memory device according to a second embodiment of the present invention. Reference numeral 11 denotes a program oscillator circuit as an example of a first synchronization signal generating means. , 12 is an erase oscillator circuit as an example of the second synchronization signal generating means, 13 is a write state machine circuit as an example of the control means, 14 is a program circuit as an example of the writing means, and 15 is an example of the erasing means. An erase
[0084]
As shown in FIG. 2, when erasing is started, first, a pre-program operation is performed. In the pre-program operation, an oscillator having a negative temperature characteristic of an oscillation cycle, that is, A program oscillator circuit 11 is used. In this case, the oscillation period of the oscillator becomes shorter as the temperature becomes higher, and the write pulse (program pulse) width becomes shorter.
[0085]
When the pre-program operation is completed, an erase pulse is applied. At this time, the erase
[0086]
At this time, since the oscillation period of the erase
[0087]
In this case, in the program operation and the pre-program operation, when the ambient temperature is high, the write pulse (pulse) width becomes short, and the average value of the threshold voltage of the memory cell after writing is lower than that at room temperature. That is, the injection of electrons into the floating gate is less than at room temperature.
[0088]
On the other hand, the erase pulse has a long erase pulse width at a high temperature, so that a high-reliability flash memory can be obtained by reducing stress at the time of erase at a high temperature and reducing deterioration of the tunnel oxide film at a high temperature. Can be realized.
[0089]
In FIG. 2, the same operation as FIG. 1 of the first embodiment is performed at the time of writing.
[0090]
On the other hand, at the time of erasing, since the ER signal becomes a high level, first, the program oscillator circuit 11 and the write
[0091]
When the pre-program operation is completed, a PRP signal is output from the write
[0092]
As described above, in the flash memory according to the second embodiment, when erasing is performed in a high temperature state in which the tunnel oxide film of the memory cell is easily deteriorated, over-programming at the time of writing before erasing and excessive stress at the time of erasing are prevented. Thus, the stress applied to the tunnel oxide film can be reduced and the reliability can be improved.
[0093]
In the first and second embodiments, the nonvolatile memory includes the
[0094]
In the first and second embodiments, the flash memory is described as the nonvolatile semiconductor memory device. However, the present invention may be applied to an EEPROM (electrically erasable / writable read-only memory) having another configuration.
[0095]
【The invention's effect】
As is clear from the above, according to the nonvolatile semiconductor memory device of the present invention, the write pulse width becomes shorter as the temperature becomes higher at the time of writing, and the injection of excess electrons into the floating gate is reduced from the room temperature. Degradation of the oxide film can be prevented. At the time of erasing, the erasing pulse width becomes longer as the temperature becomes higher, and the stress applied to the tunnel oxide film when erasing at a high temperature can be reduced. Therefore, it is possible to reduce the deterioration of the tunnel oxide film of the memory cell, which is a problem at high temperatures, and to realize a highly reliable nonvolatile semiconductor memory device.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a main part of a flash memory as a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a main part of a flash memory as a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
FIG. 3 is a schematic cross-sectional view of a memory cell of an ETOX type flash memory.
FIG. 4 is an equivalent circuit diagram of a memory cell of the flash memory.
FIG. 5 is a graph showing a threshold voltage distribution of memory cells provided in a binary flash memory.
FIG. 6 is a circuit diagram of one block portion of the memory cell array of the flash memory.
FIG. 7 is a diagram showing waveforms of gate voltage and source voltage during erasing.
FIG. 8 is a diagram showing a gate voltage and a source voltage at the time of erasing.
FIG. 9 is a diagram showing a charge state of a memory cell before erasure.
FIG. 10 is a diagram showing waveforms of gate voltage and well voltage during erasing.
FIG. 11 is a block diagram showing a configuration of a main part of a conventional flash memory.
FIG. 12 is a circuit diagram showing an example of a ring oscillator.
FIG. 13 is a circuit diagram showing a specific example of a ring oscillator.
FIG. 14 is a diagram showing program characteristics of an ETOX type flash memory.
[Explanation of symbols]
1,11 ... Oscillator circuit for program,
2,12 ... Erase oscillator circuit,
3, 13 ... Light state machine circuit,
4,14 ... Program circuit,
5, 15 ... Erase circuit,
6,16 ... memory cell array,
RA: Resistance.
Claims (4)
上記メモリセルに情報を書き込む書き込み手段と、
上記メモリセルに低い電圧から徐々に印加する電圧を高くする消去パルスを印加して上記メモリセルの情報を消去する消去手段と、
上記書き込み手段と上記消去手段を制御する制御手段と、
上記制御手段で用いられる発振周期が負の温度特性を有する第１同期信号を発生する第１同期信号発生手段と、
上記制御手段で用いられる発振周期が正の温度特性を有する第２同期信号を発生する第２同期信号発生手段とを備え、
上記制御手段により制御される上記書き込み手段の書き込みパルスの幅が、上記第１同期信号発生手段の上記第１同期信号の発振周期に略比例する一方、
上記制御手段により制御される上記消去手段の消去パルスの幅が、上記第２同期信号発生手段の上記第２同期信号の発振周期に略比例することを特徴とする不揮発性半導体メモリ装置。A non-volatile semiconductor memory device having a memory cell composed of a field effect transistor having a control gate, a drain, a source, and a floating gate and capable of electrically writing and erasing information,
Writing means for writing information into the memory cell;
Erasing means for erasing information of the memory cell by applying an erasing pulse for gradually increasing the voltage applied from a low voltage to the memory cell ;
Control means for controlling the writing means and the erasing means;
First synchronization signal generating means for generating a first synchronization signal having a temperature characteristic with a negative oscillation period used in the control means;
A second synchronizing signal generating means for generating a second synchronizing signal having a temperature characteristic with a positive oscillation frequency used in the control means,
While the width of the write pulse of the write means controlled by the control means is substantially proportional to the oscillation period of the first sync signal of the first sync signal generating means,
The non-volatile semiconductor memory device, wherein the width of the erase pulse of the erasing means controlled by the control means is substantially proportional to the oscillation period of the second synchronizing signal of the second synchronizing signal generating means.
上記第１同期信号発生手段の上記第１同期信号の負の温度特性は、ポリシリコンで形成された抵抗素子の温度特性を利用していることを特徴とする不揮発性半導体メモリ装置。The nonvolatile semiconductor memory device according to claim 1,
The nonvolatile semiconductor memory device according to claim 1, wherein the negative temperature characteristic of the first synchronization signal of the first synchronization signal generating means utilizes a temperature characteristic of a resistance element formed of polysilicon.
上記第２同期信号発生手段の上記第２同期信号の正の温度特性は、シリコン基板にリンイオン注入を行うことにより形成された抵抗素子の温度特性を利用していることを特徴とする不揮発性半導体メモリ装置。The nonvolatile semiconductor memory device according to claim 1,
The non-volatile semiconductor characterized in that the positive temperature characteristic of the second synchronization signal of the second synchronization signal generating means utilizes the temperature characteristic of a resistance element formed by performing phosphorus ion implantation on a silicon substrate. Memory device.
上記消去手段により上記メモリセルの情報を消去するとき、消去前に上記書き込み手段により上記メモリセルに情報を書き込むことを特徴とする不揮発性半導体メモリ装置。The nonvolatile semiconductor memory device according to claim 1,
A nonvolatile semiconductor memory device, wherein when erasing information of the memory cell by the erasing means, information is written into the memory cell by the writing means before erasing.
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