JP4198965B2 - ディスプレイパネルの駆動装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ディスプレイパネルの駆動装置等に関する。
【0002】
【従来の技術】
複数の表示素子を挟んで互いに交叉する複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルとしては、例えば、有機エレクトロルミネセンス(以下、単に“有機EL”と称する)発光素子を表示素子として用いるアクティブマトリクス方式のディスプレイパネルが知られている(特許文献1を参照のこと)。かかるディスプレイパネルの概略構成を図1に示す。
【0003】
同図において、ディスプレイパネル10にはTFT素子及び有機EL発光素子から成る表示素子がマトリクス状に配列されている。因みに、ディスプレイパネルの国際的な規格であるVGA(Video Graphics Adaptor)規格によれば、ディスプレイパネル10には、例えば(640(×RGB)列×480行)ドットの表示素子が配列される。また、ディスプレイパネル10の周辺回路であるX転送回路20は、これらの640(×RGB)列に並んだ表示素子群の各々に表示すべきデータ信号を供給する回路である。つまり、X転送回路20からは、ディスプレイパネル10のX軸方向について、RGB表示素子の各々について640本のデータ電極が並列に出力される。
【0004】
一方、Y転送回路30は、480行に並んだ各行の表示素子群を所定のタイミングで選択し、各行の表示素子群に選択信号であるアドレス信号を供給する回路である。そして、Y転送回路30からは、ディスプレイパネル10のY軸方向について480本のアドレス電極が並列に出力される。
以下、本明細書においては、これらのディスプレイパネルの周辺回路であるX転送回路20、及びY転送回路30をディスプレイパネル10の駆動装置と称する。
【0005】
従来、これらの駆動装置は、シフトレジスタを主体に構成されていた。例えば、Y転送回路30は、480段のシフトレジスタを用いて図1に示されるY転送用信号に含まれるY転送パルスを順次シフトさせ、上記のアドレス信号を生成していた。しかしながら、シフトレジスタのような順序論理回路を構成するには、Pチャネル型及びNチャネル型の両極性のトランジスタを必要とする。それ故、駆動装置を構成する半導体素材としては、単極性のトランジスタしか作ることができないアモルファスシリコンや有機半導体等の半導体素材を用いることができず、もっぱら、製造工程が複雑でコストの高い低温ポリシリコン半導体素材が用いられてきた。
【0006】
【特許文献1】
特願2002−93856号公報
【0007】
【発明が解決しようとする課題】
従って、本発明が解決しようとする課題には上述した問題が一例として挙げられる。
【0008】
【課題を解決するための手段】
請求項1に記載のディスプレイパネルの駆動装置は、基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、
前記基板上において互いに並列に設けられた複数のアドレス信号生成用制御線と、前記基板上において絶縁膜及びチャネル材料膜を挟んで、前記アドレス信号生成用制御線の各々と交叉して複数の交叉部を形成する前記アドレス電極の各々からの延長線とを含み、
前記延長線の各々は、前記複数の交叉部のうちの少なくとも一部において切断されていることを特徴とする。
【0009】
【発明の実施の形態】
請求項1の記載によるディスプレイパネルの駆動装置の第1の実施例を図2に示す。
同図に示す如く、ディスプレイパネル10の表面にマトリクス状に設けられた表示素子11は、主に、発光素子EL1、データ書き込み用トランジスタQ1、発光素子駆動用トランジスタQ2、及びストレージキャパシタC1から構成されている。ここで、表示素子11における発光動作を説明すれば以下のようになる。すなわち、所定のタイミングでアドレス電極13に重畳されたY転送パルス(アドレス信号)によってQ1がオンとなる。このとき、データ電極12に重畳されたX転送パルス(データ信号)による電荷がQ1を経由してC1に蓄えられる。一旦C1に電荷が蓄積されると、かかる電荷によりQ2のゲートの電位が高電位となってQ2がオンとなり、電源電圧+Vccから駆動電流が供給されEL1が発光するのである。
【0010】
次に、ディスプレイパネルの駆動装置について説明を行う。因みに、請求項1の記載によるディスプレイパネルの駆動装置は、Y転送回路30の基板構造をそのポイントとする。それ故、本明細書の記載においては、Y転送回路30の構成のみを対象として説明を行う。
Y転送回路30は、ディスプレイパネルの制御装置(図示せず)から供給されるY転送クロック(約28.8kHz)に同期して、ディスプレイパネル10の各行の表示素子群を選択するアドレス信号を生成するアドレス信号生成回路である。かかるアドレス信号が生成される様子を図3のタイムチャートに示す。
【0011】
図3に示す如く、アドレス信号生成回路であるY転送回路30は(以下、説明の便宜上、Y転送回路30をアドレス信号生成回路と呼称する)、ディスプレイパネルに表示される1画面分(1フレーム)の時間である約16.7mS(1/60Hz)の間に、ディスプレイパネル10に敷設された480行分の表示素子群を順次選択する走査パルスを生成する。アドレス信号生成回路は、かかる走査パルスとしてY転送クロックに同期したアドレス信号を生成し、これをディスプレイパネル各行の表示素子群に供給するのである。
【0012】
次に、アドレス信号生成回路内部の構成を説明する。同回路は、図2に示す如く、アドレス信号生成データが重畳されたアドレス信号生成用データ制御線群32(以下、単に“制御線群32”と称する)、該制御線群32にアドレス信号生成データを供給するアドレス信号生成データ供給回路31(以下、単に“供給回路31”と称する)、組合せ論理回路33、及びアドレス電極13から構成されている。因みに、アドレス信号生成データとは、上記のアドレス信号を生成する基となるコード群のことをいう。即ち、供給回路31は、Y転送クロックを、例えば、所定のn進バイナリーカウンタでカウントし、20〜2nの各桁のパルス信号及びこれらの各桁を反転させたパルス信号を生成する。そして、かかるパルス信号を並置して成る2nビットの符号を上記のコード群として用いる。
【0013】
図2に示す事例の場合、ディスプレイパネル10にはY軸方向について480行分の表示素子群が敷設されている。それ故、1行から480行までの各々の行アドレスを生成するのに必要とされるバイナリー符号のビット数は、
512 > 480 > 256
すなわち、
29 > 480 > 28
なる関係より9ビット長のバイナリー符号を準備すればよい。
【0014】
従って、供給回路31は、Y転送クロックをカウントする480進バイナリーカウンタとインバータ回路(共に図示せず)によって構成することができる。即ち、図2の事例では、供給回路31によって生成されたアドレス信号生成データは、n=9ビットのバイナリー符号及びその反転符号からなる。そして、2n=18ビットから成るコードが制御線群32に供給される。つまり、制御線群32は、9ビットのバイナリー符号Y8(MSB)〜Y0(LSB)、及びその反転符号Y8b(MSB)〜Y0b(LSB)が、その各々に重畳された18本の制御線から構成されることになる。
【0015】
前述の如く、480進バイナリーカウンタは、Y転送クロック(約28.8kHz)をカウントするため、1つのカウントステップは、図3に示す如く、Y転送クロックの一周期である約34.7μSとなる。なお、480進バイナリーカウンタのカウント値が一巡する480カウントに要する時間は、表示画面の1フレームに相当する時間である約16.7mS(約34.7μS×480ステップ)となることは言うまでもない。
【0016】
一方、組合せ論理回路33は、ANDゲートやORゲートなどの論理ゲート回路から成る組合せ論理回路であり、ディスプレイパネル10の各行毎に必要とされる。それ故、図2に示す事例では、1行から480行までのアドレス電極13の各々に対応した480個の組合せ論理回路が必要とされ、これらの組合せ論理回路33の各々には、制御線群32の内から抽出されたn=9ビットの制御線が入力される。そして、各々の組合せ論理回路33は、かかる9ビットからなるコードを用いて、ディスプレイパネルの各々のアドレス電極の選択信号、即ちアドレス信号を出力するのである。
【0017】
組合せ論理回路33の具体的な動作とその構成については、図4に示す回路図を参照しつつ更に説明を行う。
因みに、図4においては説明を容易とすべく、制御線群32をn=3ビットのバイナリーコードに限定している。この場合、かかるアドレス信号生成データからデコードし得るアドレスの数は、
2n = 23 =8
となる。すなわち、3ビットのバイナリコード「000」で表される1行目のアドレス=AL1から、「111」で表される8行目のアドレス=AL8までの8行分である。なお、図4に示す回路には、便宜上2つの組合せ論理回路331及び332のみが記載されているが、これと同様の組合せ論理回路がAL1〜AL8の各アドレスについて各々具備されていることは言うまでもない。
【0018】
制御線群32には、Y2(MSB)〜Y0(LSB)のバイナリーコード及び、その反転コードであるY2b(MSB)〜Y0b(LSB)の、2n=6ビットからなるコードが重畳されている。それ故、図5に示す如く、1行から8行までのアドレス信号のデコードが行われる際、制御線群32に重畳された上記6ビットのコードのうち、3ビットは必ず論理レベル「1」となり、残りの3ビットは必ず「0」となる。
【0019】
一方、図4の回路に示す如く、組合せ論理回路は、3つのNチャネル型トランジスタが直列に接続され、各々のNチャネル型トランジスタのゲート端子を入力端子とする論理積回路となっている。つまり、組合せ論理回路の3つの入力端子の全てが「1」となったときにのみ、組合せ論理回路の出力であるソースフォロワ抵抗Rのソース側端子に電源電圧+Vcc、即ち論理レベル「1」が現れる。
【0020】
図4に示す回路では、組合せ論理回路331が1行目、即ちアドレス=AL1のデコード回路に相当し、組合せ論理回路332が2行目、即ちアドレス=AL2のデコード回路に相当する。そして、組合せ論理回路331を構成するNチャネル型トランジスタQ11〜Q13の各々のゲート端子には、制御線群32の内から抽出されたY2b,Y1b,Y0bの3本の制御線が接続されている。同様に、組合せ論理回路332の各ゲート端子には、制御線群32の内から抽出されたY2b,Y1b,Y0の3本が接続されている。
【0021】
図5に示したコード群とデコードアドレスの関係からも明らかなように、アドレス=AL1のデコード時には、Y2b,Y1b,Y0bの3ビットの論理レベルが「1」となり、アドレス=AL2のデコード時には、Y2b,Y1b,Y0の3ビットの論理レベルが「1」となる。つまり、各々のアドレスのデコード時に、各々のアドレスに対応した組合せ論理回路から論理レベル「1」のパルスがアドレス信号として出力される。
【0022】
すなわち、本実施例によれば、ディスプレイパネルの駆動装置におけるアドレス信号生成回路をシフトレジスタのような順序論理回路を使用せずに、単極性トランジスタのみで構成可能な組合せ論理回路を用いて実現し得る。それ故、ディスプレイパネルの駆動装置の構成部材として、アモルファスシリコンや有機半導体などの製造が容易で低コストの半導体素材を使用することが可能となる。
【0023】
次に、図4の回路の基板構造を図6に、同図中のA−A’に沿っての断面図を図7に示す。
図6及び図7において、基板40は、図4に示されるアドレス生成回路が形成されている基板である。因みに、図6の基板構造によって形成される電気回路は、図4に示される回路と等価であるが、図4中の電源+Vcc及びソースフォロワ抵抗Rは、説明の便宜上省略されている。なお、図6に示す構成部分を独立した基板構造とする必要はなく、例えば、ディスプレイパネル10を形成しているガラスや高分子材料から成る透明基板上に、ディスプレイパネルの表示素子と併設して形成する構造としても良い。
【0024】
アドレス信号生成用データ制御線パターン41(以下、単に“制御線パターン41”と称する)は、制御線群32を構成する各々のアドレス信号生成用データ制御線を物理的に具現化したものである。即ち、制御線パターン41は、基板40の上に、例えば、銅合金やアルミニウム合金などの導電性材料を蒸着して形成された配線パターンである。なお、図6に示す基板構造をディスプレイパネルの透明基板上に表示素子と併設して形成する場合は、制御線パターン41にITO(酸化インジウム錫)などを利用した透明電極を用いても良い。
【0025】
絶縁膜42は、例えば、酸化シリコンや窒化シリコンなどの高絶縁性を有する絶縁性薄膜であり、基板40の表面に当接して上記制御線パターン41の各々を覆って設けられる。
また、チャネル材料膜43は、絶縁膜42に当接して設けられたp型、若しくはn型の半導体材料から成る薄膜である。チャネル材料膜43の素材としては、例えば、アモルファスシリコン素材を用いても良いし、或いは有機半導体素材を用いても良い。なお、絶縁膜42、及びチャネル材料膜43を形成する方法としては、蒸着、印刷、或いは気相成長など種々の薄膜生成方法を用いることが可能である。すなわち、絶縁膜42やチャネル材料膜43として使用される素材に最も適した薄膜生成法を用いればよい。
【0026】
アドレス電極延長線パターン44(以下、単に“延長線パターン44”と称する)は、図4の回路におけるアドレス電極13の延長部を基板上に具現化したものである。延長線パターン44は、制御線パターン41と同様に、アルミニウム合金などの導電性材料をチャネル材料膜43の上に蒸着などの処理を行うことにより形成される。因みに、かかる延長線パターン44が延伸され、ディスプレイパネル10の各行毎のアドレス電極13に接続されることは言うまでもない。
【0027】
図6に示す如く、各々の延長線パターン44は、上記の制御線パターン41と直交するように敷設される。また、図6及び図7からも明らかなように、延長線パターン44は、1本の連続した配線パターンではなく、その下にある制御線パターン41と直交する所定の交叉位置において切断部分を有している。
次に、本実施例の動作原理について図6及び図7を参照しつつ説明を行う。
【0028】
本実施例では、基板40の上に形成された絶縁膜42とチャネル材料膜43との複合膜層が、制御線パターン41と延長線パターン44の両金属電極によって挟まれたMOS構造となっている。従って、図7の断面図に示す如く、両金属電極の交叉部で、かつ延長線パターン44の切断部分においては、MOS構造による電界効果トランジスタが自ずから形成されることになる。
【0029】
この様子を、図7の断面図に示すトランジスタQ11を例にとって説明すれば次のようになる。
すなわち、トランジスタQ11において、制御線パターン41(この場合、制御線パターン41はアドレス信号生成用データ制御線のY2bに相当する)がトランジスタのゲート端子Gとなり、延長線パターン44の両切断端部がそれぞれトランジスタのドレイン端子D、若しくはソース端子Sとなる。また、ドレイン,ソース間のアドレス電極切断部の下部に在るチャネル材料膜43に電荷の移動が行われるチャネル領域が形成される。そして、かかるチャネル領域における電荷の移動が絶縁膜42を介してゲート端子Gの電位によって制御されるのである。因みに、チャネル材料膜43に使用する半導材料がn型であればQ11としてNチャネル型のトランジスタが形成され、p型であればPチャネル型のトランジスタが形成されることになる。
【0030】
また、延長線パターン44において、切断部以外のパターンが繋がっている部分は通常の配線パターンとなる。それ故、かかる配線パターンによって、延長線パターン44の切断部に形成された隣接するトランジスタのドレインとソースが互いに電気的に接続される。つまり、延長線パターン44の切断部に形成された各々のトランジスタは、図7に示す如く、全て直列に接続されることになる。例えば、アドレスAL=1に相当する延長線パターン44の場合、各々のゲート端子が、それぞれY2b,Y1b,Y0bの各制御線に接続されたトランジスタQ11,Q12,Q13の直列接続が得られる。
【0031】
従って、チャネル材料膜43にn型半導体材料を用いるものとすれば、AL=1に相当する延長線パターン44に形成される電気回路は、Nチャネル型トランジスタQ11,Q12,Q1の直列回路となる。そして、これらのNチャネル型トランジスタの直列回路は、図4に示した組合せ論理回路331の論理積回路の部分に他ならない。
【0032】
すなわち、本発明によれば、制御線パターン41、延長線パターン44、及び両パターン間の複合膜層により形成されたMOS構造自体に、組合せ論理回路としての機能を持たせることが可能となる。それ故、基板上には別途、組み合わせ論理回路や、同回路と制御線パターン41とを接続するスルーホールを設ける必要がなく、ディスプレイ駆動装置の基板構造を簡略化でき、その小型化を図ることができる。
【0033】
次に、請求項1の記載によるディスプレイパネルの駆動装置の第2の実施例について説明する。
第2の実施例によるディスプレイパネルの駆動装置の基板構造を図8に、同図中のA−A’に沿っての断面図を図9に示す。
図8からも明らかな如く、第1の実施例で絶縁膜42の上面の全域に設けたチャネル材料膜43を、延長線パターン44の各々に沿って電極毎に隔離して敷設したものが第2の実施例となる。本実施例と前述した第1の実施例の構造上の相異はかかる点のみであるため、第2の実施例についての構造及び動作についての説明は省略する。
【0034】
因みに、チャネル材料膜43の隔離は、例えば、チャネル材料膜43の成形行程において塗り分けによって行われるようにしても良いし、また、絶縁膜42の上に酸化シリコンなどによる隔壁を設けてチャネル材料膜43を隔離する構造としても良い。
なお、第2の実施例は、各々の延長線パターン44が隔離されているので、アドレス電極間の干渉を完全に防ぐことが可能となり、また、チャネル材料膜43の敷設面積を低減できるので製造コストの削減にも寄与し得る。
【0035】
次に、請求項1の記載によるディスプレイパネルの駆動装置の第3の実施例について説明する。
第3の実施例によるディスプレイパネルの駆動装置の構造を図10に、同図中のA−A’に沿っての断面図を図11に示す。
図10及び図11からも明らかな如く、第3の実施例は、チャネル材料膜43を延長線パターン44のトランジスタ素子生成部にのみ個別に設けたことを特徴とする。即ち、第2の実施例において、延長線パターン44の各々に沿って敷設したチャネル材料膜43の敷設面積を更に縮小して、延長線パターン44の切断部分にのみチャネル材料膜43設けたものが第3の実施例となる。本実施例と前述した第1及び第2の実施例との構造上の相異は、かかる点のみであるため、第3の実施例についての構造及び動作についての説明は省略する。
【0036】
なお、第3の実施例は、各々のアドレス電極に沿って形成される各トランジスタ素子が隔離されているので、各々のトランジスタ素子間の干渉を完全に防ぐことが可能となる。また、チャネル材料膜43が敷設される箇所は、トランジスタ素子が形成される部分のみに限定されるので製造コストを更に低減することが可能となる。
【0037】
さらに、請求項1の記載によるディスプレイパネルの駆動装置は、以上説明した各実施例に限定されるものではない。
例えば、以上の第1から第3の実施例では、延長線パターン44がチャネル材料膜43の上に敷設されているが、図12に示す如く、各々の実施例について延長線パターン44を絶縁膜42の上に敷設し、同パターンをチャネル材料膜43の下に潜り込ませるような構造としても良い。
【0038】
また、以上の実施例では、基板側に制御線パターン41を設け、その上に複合膜層を挟んで延長線パターン44を形成する構造となっているが、かかる構造を逆転させ、基板側に延長線パターン44を形成する構造としても良い。従って、この場合の基板構造は、図13に示す如く、基板40の側から延長線パターン44、チャネル材料膜43、絶縁膜42、制御線パターン41の順に各構成部材が積層されて行くことになる。なお、かかる構造とする場合でも、チャネル材料膜43の敷設面積を調整した上記の第1から第3までの実施例が適用できることは言うまでもない。
【0039】
さらに、ド・モルガンの定理によれば、正論理に基づく論理積は、負論理に基づく論理和に等しいことが知られている。それ故、本発明によるアドレス生成回路の動作を負論理として設定し、チャネル材料膜43としてp型半導体材料を用いれば、Pチャネル型トランジスタによる論理和回路としてディスプレイパネルの駆動装置の基板構造を実現することもできる。
【0040】
以上詳述した如く、本発明によれば、ディスプレイパネルの駆動装置の構成部材としてアモルファスシリコン素材や有機半導体素材を用いることができ、かつ基板構造を簡略することができるため、ディスプレイパネルの駆動装置の小型化及び低コスト化を図ることが可能となる。
【図面の簡単な説明】
【図1】図1は、アクティブマトリクス方式によるディスプレイパネルの構成を示すブロック図である。
【図2】図2は、請求項1に記載によるディスプレイパネルの駆動装置の構成を示すブロック図である。
【図3】図3は、図2のディスプレイパネルの駆動装置の動作を表したタイムチャートである。
【図4】図4は、図2のディスプレイパネルの駆動装置におけるアドレス信号生成回路の構成を示す回路図である。
【図5】図5は、図4の回路において、アドレス信号生成用データ制御線群に重畳されるコード群とデコードアドレスとの関係を表したコード表である。
【図6】図6は、図4の回路を基板上に実装した場合の第1の実施例を示す基板構造図である。
【図7】図7は、図6のA−A’に沿っての断面図である。
【図8】図8は、図4の回路を基板上に実装した場合の第2の実施例を示す基板構造図である。
【図9】図9は、図8のA−A’に沿っての断面図である。
【図10】図10は、図4の回路を基板上に実装した場合の第3の実施例を示す基板構造図である。
【図11】図11は、図10のA−A’に沿っての断面図である。
【図12】図12は、本発明による変形実施例を示す基板構造図である。
【図13】図13は、本発明による他の変形実施例を示す基板構造図である。
【符号の説明】
10 … ディスプレイパネル
11 … 表示素子
12 … データ電極
13 … アドレス電極
20 … X転送回路
30 … Y転送回路
31 … アドレス信号生成データ供給回路
32 … アドレス信号生成用データ制御線群
33,331,332 … 組合せ論理回路
40 … 基板
41 … アドレス信号生成用データ制御線パターン
42 … 絶縁膜
43 … チャネル材料膜
44 … アドレス電極延長線パターン
Claims (6)
- 基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、
前記基板上において互いに並列に設けられた複数のアドレス信号生成用制御線と、
前記基板上において絶縁膜及びチャネル材料膜を挟んで、前記アドレス信号生成用制御線の各々と交叉して複数の交叉部を形成する前記アドレス電極の各々からの延長線とを含み、
前記延長線の各々は、前記複数の交叉部のうちの少なくとも一部において切断されていることを特徴とするディスプレイパネルの駆動装置。 - 前記アドレス信号生成用制御線の各々は、前記基板に接していることを特徴とする請求項1に記載のディスプレイパネルの駆動装置。
- 前記延長線の各々は、前記基板に接していることを特徴とする請求項1に記載のディスプレイパネルの駆動装置。
- 前記チャネル材料膜は、前記延長線の各々に沿って互いに隔離されていることを特徴とする請求項1に記載のディスプレイパネルの駆動装置。
- 前記チャネル材料膜は、前記延長線の切断された部分にのみ設けられていることを特徴とする請求項1に記載のディスプレイパネルの駆動装置。
- 基板上において表示素子を挟んで互いに交叉して設けられた複数のアドレス電極と複数のデータ電極とからなるディスプレイパネルの駆動装置であって、
前記基板上において互いに並列に設けられた複数のアドレス信号生成用制御線と、
前記基板上において絶縁膜を挟んで、前記アドレス信号生成用制御線の各々と交叉して複数の交叉部を形成する前記アドレス電極の各々からの延長線と、
前記絶縁膜上において前記延長線の各々を覆うチャネル材料膜と、を含み、
前記延長線の各々は、前記複数の交叉部のうちの少なくとも一部において切断されていることを特徴とするディスプレイパネルの駆動装置。
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