JP4190957B2

JP4190957B2 - Semiconductor device

Info

Publication number: JP4190957B2
Application number: JP2003175792A
Authority: JP
Inventors: 智香子井村; 卓菊池; 孝志三輪; 正訓柴本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2008-12-03
Anticipated expiration: 2023-06-20
Also published as: JP2005012037A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にフリップチップ接続によって半導体チップが搭載された半導体装置に適して有効な技術に関する。
【０００２】
【従来の技術】
従来、再配置配線によりチップ上に形成された電極を介して搭載基板にフリップチップ実装する構成では、チップと基板の接続部の電極配置をチップ中央よりも周辺部においてピッチを広げた構成とし、さらに配線を通す電極間ピッチを配線を通さない電極間ピッチより広くしている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００３−７７５０号公報（図６）
【０００４】
【発明が解決しようとする課題】
本発明者は、高密度実装の半導体装置として主流となっているフリップチップ接続構造の半導体装置について検討した結果、以下に示すような問題点を見出した。
【０００５】
すなわち、フリップチップ接続構造の半導体装置では、配線設計の制約からビルドアップ工法による基板を採用することが多いが、ビルドアップ工法による基板はコストが高いことが問題である。
【０００６】
これに対して、比較的コストの安いサブトラ工法による基板を採用しようとすると、微細配線加工ができないため、チップの電気的接続がワイヤボンディング方式となるが、ワイヤボンディング方式では半導体装置の小型・薄型化に限界があるとともに、電気的特性もフリップチップ接続に比較して劣るという問題が発生する。
【０００７】
さらに、フリップチップ接続では、接続可能なパッドピッチに限界があるため、多ピンで、かつ小チップの場合などに、単にパッドピッチを小さくすれば良いという具合にはいかない。したがって、比較的小さな半導体チップで、かつ多ピンの場合でも、フリップチップ接続を行えるようにする技術が必要となる。
【０００８】
本発明の目的は、フリップチップ接続によって高密度実装化と電気的特性の向上を図る半導体装置を提供することにある。
【０００９】
本発明のその他の目的は、低コスト化を図る半導体装置を提供することにある。
【００１０】
さらに、本発明のその他の目的は、有効ピン数を増やすことを可能にする半導体装置を提供することにある。
【００１１】
本発明の前記ならびにその他の課題、および目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明は、表面層、前記表面層に配置された複数の第１ランド及び複数の第２ランド、前記複数の第１ランドとそれぞれ電気的に接続された複数の第１配線、前記複数の第２ランドとそれぞれ電気的に接続された複数の第２配線、前記表面層とは反対側に位置する裏面、前記複数の第１配線とそれぞれ電気的に接続された複数の第１外部端子、前記複数の第２配線とそれぞれ電気的に接続された複数の第２外部端子を含む多層配線基板と、主面、前記主面上に配置された複数の第１パッド、及び前記主面上に配置された複数の第２パッドを含み、かつ前記多層配線基板の前記表面層上に複数の第１突起電極及び複数の第２突起電極を介して搭載された半導体チップと、を有し、前記複数の第２ランドは、前記複数の第１ランドよりも前記多層配線基板の内側に配置され、前記複数の第１ランドは、複数の第３ランドと、前記複数の第３ランドよりも前記多層配線基板の内側に配置された複数の第４ランドを有し、前記複数の第４ランドのうちの隣り合う第４ランド間の距離は、前記複数の第３ランドのうちの隣り合う第３ランド間の距離よりも狭く、前記複数の第２配線のそれぞれは、前記複数の第１配線のそれぞれよりも前記多層配線基板の前記裏面側に配置され、前記複数の第２外部端子は、前記複数の第１外部端子よりも前記多層配線基板の内側に配置され、前記複数の第１パッドは、前記複数の第１突起電極を介して前記複数の第１ランドとそれぞれ電気的に接続され、前記複数の第２パッドは、前記複数の第２突起電極を介して前記複数の第２ランドとそれぞれ電気的に接続されているものである。
【００１４】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１６】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置のフリップチップ接続部と基板の各配線層における引き出し用配線との接続状態の一例を示す拡大部分断面図、図３は図１に示す半導体装置に組み込まれる多層配線基板の表面層の配線引き回しの一例を示す平面図、図４は図１に示す半導体装置に組み込まれる多層配線基板の２層目の配線引き回しの一例を示す平面図、図５は図１に示す半導体装置に組み込まれる多層配線基板の３層目の配線引き回しの一例を示す平面図、図６は図１に示す半導体装置に組み込まれる多層配線基板の４層目の配線引き回しの一例を示す平面図、図７は図１に示す半導体装置に組み込まれる多層配線基板の表面層のランド配列の一例を示す平面図、図８は図７に示すフリップチップ接続用のランドの配置の詳細を示す拡大平面図、図９は図８に示す各ランドの直径とビアとの接続状態の一例を示す拡大部分斜視図、図１０は図８に示すランド配列における種々のランドピッチの一例を示す部分平面図、図１１は図１に示す半導体装置に組み込まれる半導体チップの主面のパッド配列の一例を示す平面図、図１２は図１１に示す半導体チップと多層配線基板との接続方法の一例を示す側面図、図１３は本実施の形態１の多層配線基板の表面層におけるソルダレジストの開口形状の一例を示す拡大部分平面図、図１４は図７に示す多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図、図１５は図７に示す実施の形態１の多層配線基板に対する比較例の基板におけるランドの配列の一例を示す平面図、図１６は本発明の実施の形態１のファンアウト型の半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図、図１７は本発明の実施の形態１のファンイン／アウト型の半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【００１９】
図１に示す本実施の形態１の半導体装置は、半導体チップ２１がフリップチップ接続によって多層配線基板２３に接続されたＢＧＡ（Ball Grid Array)２２である。
【００２０】
その際、半導体チップ２１の主面２１ａには、格子状に整列して配置された図２に示すような複数の表面電極であるパッド２１ｂが設けられており、さらにこれらのパッド２１ｂにはフリップチップ接続を行うための突起電極である金バンプ２１ｃが設けられている。
【００２１】
本実施の形態１のＢＧＡ２２は、小型で比較的ピン数の多い半導体チップ２１が搭載されたものであり、例えば、ロジック／ＡＳＩＣ回路を有した半導体チップ２１などである。
【００２２】
その際、チップ上のパッドピッチは狭ピッチ化が進んでおり、半導体チップ２１の主面２１ａの周縁部にパッド２１ｂを配置するペリフェラル配列では、狭ピッチ化とともにさらにピン数が増えた場合、フリップチップ接続には接続可能なパッドピッチに限界があるためフリップチップ接続が不可能になる。そこで、フリップチップ接続を可能にするために、チップ上のパッド配列を再配線によってペリフェラル配列から図１１に示すようにアレイ状（格子状）に再配置し、フリップチップ接続可能なパッドピッチとするものである。
【００２３】
したがって、本実施の形態１のＢＧＡ２２は、低コスト化のためにサブトラ工法によって製造された多層配線基板２３を採用し、この基板にフリップチップ接続によって半導体チップ２１を搭載した構造を有するものであり、サブトラ工法の基板設計ルールとの適合性を考慮して効率の良い配線の引き回しを実現した多層配線基板２３が組み込まれたものである。
【００２４】
図１に示すＢＧＡ２２の構造について説明すると、それぞれに複数のランド（円形端子）２３ｄが設けられた複数の配線層を有する多層配線基板２３と、多層配線基板２３の表面層２３ａに格子状に整列して配置されたランド２３ｄとフリップチップ接続された半導体チップ２１と、多層配線基板２３と半導体チップ２１の間に配置された複数の突起電極である金バンプ２１ｃと、半導体チップ２１と電気的に接続され、かつ多層配線基板２３にリング状に設けられた複数の外部端子であるはんだボール２４と、多層配線基板２３と半導体チップ２１との間でフリップチップ接続部である金バンプ２１ｃの周囲に配置され、かつアンダーフィル封止によって形成された封止部２５とからなる。
【００２５】
なお、アンダーフィル封止は、多層配線基板２３の裏面２３ｂ側から多層配線基板２３に設けられた貫通孔２３ｃを介して封止用樹脂を注入して行ったものであり、これによって封止部２５が形成される。
【００２６】
また、ＢＧＡ２２は、多層配線基板２３のチップ搭載側の面と反対側の面に、外部端子である複数のはんだボール２４が複数列でリング状に配置されている。すなわち、多層配線基板２３の裏面２３ｂに複数のあるはんだボール２４が設けられている。
【００２７】
その際、複数のはんだボール２４は、全て半導体チップ２１の外側周囲に配置されており、このようなＢＧＡ２２をファンアウト型のＢＧＡ２２と呼ぶ。
【００２８】
また、多層配線基板２３は、図３に示すようにフリップチップ接続用のランド２３ｄとはんだボール接続用のランド２３ｄとを電気的に接続する引き出し用配線２３ｅを各配線層に有しており、さらに、図１４に示すようにフリップチップ接続用のランド２３ｄ間に引き出し用配線２３ｅを通す第１ランド列（第１端子列）２３ｇと、引き出し用配線２３ｅをフリップチップ接続用のランド２３ｄ間に通さない第２ランド列（第２端子列）２３ｈとを前記複数の配線層の何れかに有しており、その際、第１ランド列２３ｇのランド２３ｄ間ピッチが、第２ランド列２３ｈのランド２３ｄ間ピッチより大きく形成されている（例えば、図８に示すピッチｂ＞ピッチｃ）。
【００２９】
すなわち、本実施の形態１のＢＧＡ２２に組み込まれる多層配線基板２３の表面層２３ａに配置されたフリップチップ接続用の複数のランド２３ｄは、図８に示すように複数種類のピッチで配置されている。
【００３０】
さらに、多層配線基板２３の表面層２３ａに配置されたフリップチップ接続用の複数のランド２３ｄにおいて、図９に示すように内層（２層目、３層目、４層目）の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄの直径（Ｂ）は、表面層２３ａ（１層目）に配置された引き出し用配線２３ｅと直接接続するランド２３ｄの直径（Ａ）より大きい。
【００３１】
例えば、（Ｂ）＝２５０μｍ、（Ａ）＝２００μｍであり、（Ｂ）＞（Ａ）となる。
【００３２】
なお、内層の引き出し用配線２３ｅと接続するビア２３ｆのビア間ピッチ（ｄ）は、例えば、（ｄ）＝３００μｍであり、さらに、表面層２３ａに配置された引き出し用配線２３ｅのライン（Ｐ：線幅）／スペース（Ｑ）は、例えば、（Ｐ）＝４０μｍ、（Ｑ）＝４０μｍである。
【００３３】
このように本実施の形態１の多層配線基板２３の表面層２３ａに設けられたフリップチップ接続用の複数のランド２３ｄは、複数種類のピッチで配置され、さらに複数の直径からなる。
【００３４】
次に、図２〜図６に示す多層配線基板２３における各配線層ごとのフリップチップ接続用のランド２３ｄからはんだボール接続用のランド２３ｄへの配線の引き出し方法について説明する。
【００３５】
図２に示すような配線層が４層設けられた多層配線基板２３の場合、多層配線基板２３の表面層２３ａにおいてフリップチップ接続用の格子状に配置されたランド２３ｄと、各配線層の引き出し用配線２３ｅとの接続を、フリップチップ接続用の格子状配列のランド２３ｄの２列ずつに対して行うことが好ましい。
【００３６】
すなわち、図３に示すように、１層目（表面層２３ａ）において、フリップチップ接続用の格子状配列のランド２３ｄのうち外側２列それぞれのランド２３ｄと引き出し用配線２３ｅとを接続してこれらの引き出し用配線２３ｅを所定のはんだボール接続用のランド２３ｄに接続する。
【００３７】
続いて、図４に示すように、２層目において、フリップチップ接続用の格子状配列のランド２３ｄのうち外側から３列目と４列目それぞれのランド２３ｄと引き出し用配線２３ｅとを接続してこれらの引き出し用配線２３ｅを所定のはんだボール接続用のランド２３ｄに接続する。
【００３８】
さらに、図５に示すように、３層目において、フリップチップ接続用の格子状配列のランド２３ｄのうち外側から５列目と６列目それぞれのランド２３ｄと引き出し用配線２３ｅとを接続してこれらの引き出し用配線２３ｅを所定のはんだボール接続用のランド２３ｄに接続する。
【００３９】
最後に、図６に示すように、４層目において、フリップチップ接続用の格子状配列のランド２３ｄのうち内側２列の一部のランド２３ｄと引き出し用配線２３ｅとを接続してこれらの引き出し用配線２３ｅを所定のはんだボール接続用のランド２３ｄに接続する。
【００４０】
ただし、各配線層において、はんだボール接続用のランド２３ｄには引き出し用配線２３ｅと接続しないノンコンタクトのランド２３ｄもある。
【００４１】
このように多層配線基板２３において、フリップチップ接続用の格子状に配置されたランド２３ｄと、各配線層の引き出し用配線２３ｅとの接続を、配線層の層数に応じて、フリップチップ接続用の格子状配列のランド２３ｄの複数列ずつ、例えば、２列ずつに対して行うことにより、効率良く配線を引き回すことができる。
【００４２】
次に、サブトラ工法による多層配線基板２３を採用した際の基板の設計ルールとの適合性を考慮したランドピッチ、ランド径および配線の引き回しについて説明する。
【００４３】
図７は、多層配線基板２３の表面層２３ａにおけるフリップチップ接続用と、はんだボール接続用のそれぞれのランド２３ｄの配列を示したものであり、図８はフリップチップ接続用のランド２３ｄの配列のみを拡大して示したものである。なお、はんだボール接続用のランド２３ｄに対しては、基板の裏面２３ｂ側においてはんだボール２４が接続される。
【００４４】
図８に示すように本実施の形態１のＢＧＡ２２では、多層配線基板２３のフリップチップ接続用のランド２３ｄの数を、サブトラ工法による多層配線基板２３を採用した際の基板の設計ルールとの適合性を考慮して最大限増やした状態となっている。
【００４５】
すなわち、ランド径とランド間ピッチそれぞれを複数種類設定している。
【００４６】
まず、ランド径については、図９に示すように、内層（２層目、３層目、４層目）の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄと、表面層２３ａ（１層目）に配置された引き出し用配線２３ｅと直接接続するランド２３ｄの２種類の大きさが有り、内層の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄの直径（Ｂ）は、表面層２３ａの引き出し用配線２３ｅと直接接続するランド２３ｄの直径（Ａ）より大きい。例えば、（Ｂ）＝２５０μｍ、（Ａ）＝２００μｍであり、（Ｂ）＞（Ａ）となる。
【００４７】
なお、表面層２３ａの引き出し用配線２３ｅと直接接続する直径の小さい方のランド２３ｄは、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、外側２列に配置されている。つまり、図８に示すように、フリップチップ接続用の格子状のランド２３ｄにおいて外側２列全てが直径の小さなランド２３ｄとなっている。
【００４８】
また、ランド間ピッチについては、図８に示す例では、縦横のピッチを合わせて全部で（ａ),（ｂ),（ｃ),（ｄ),（ｅ),（ｆ),（ｇ),（ｈ),（ｉ),（ｊ),（ｋ) の１１箇所８種類のピッチを設定している。まず、各配線層ごとに接続される２列のうち、外側の列は、１本配線を通せるピッチ（ｂ）で配置されるのに対し、内側の列は、ランド２３ｄが配置できる最小のピッチ（ｃ）で配置できるため、外側の列より内側の列が狭ピッチで配置される。
【００４９】
また、内層の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄの直径（Ｂ）は、表面層２３ａの引き出し用配線２３ｅと直接接続するランド２３ｄの直径（Ａ）より大きいため、外周２列（ａ）は内側の列（ｂ）より狭ピッチで配置できる。
【００５０】
さらに、各列間は、ランド２３ｄを配置可能な最小ピッチ（ｄ）で配置できる。
【００５１】
これらにより、（ａ),（ｂ),（ｃ),（ｄ) のピッチが決定され、さらに、各ランド列の中央付近にランド２３ｄの位置が中心線上または中心線に対して対称になるように配置して（ｅ),（ｆ),（ｇ),（ｈ),（ｉ),（ｊ),（ｋ) のピッチを決める。
【００５２】
例えば、６ｍｍ×６ｍｍの大きさの半導体チップ２１では、図１０に示すように、（ａ) ＝３２０μｍ、（ｂ) ＝３７０μｍ、（ｃ) ＝３００μｍ、（ｄ) ＝３００μｍ、（ｅ) ＝３３０μｍ、（ｆ) ＝３７０μｍ、（ｇ) ＝５５０μｍ、（ｈ) ＝３２５μｍ、（ｉ) ＝４１５μｍ、（ｊ) ＝３２５μｍ、（ｋ) ＝３２５μｍなどとなる。
【００５３】
このように、サブトラ工法による低コストの多層配線基板２３を採用した場合であっても、基板設計ルールとの適合性を考慮した上でフリップチップ接続用のランド２３ｄの数を増やすことができる。
【００５４】
その結果、フリップチップ接続用のランド２３ｄの増加により、小チップや多ピンのＢＧＡ２２に対してもさらに高密度実装が可能になるとともに、ＢＧＡ２２の電気的特性の向上を図ることができる。
【００５５】
また、フリップチップ接続においてもサブトラ工法による多層配線基板２３を用いることが可能になるため、図１１および図１２に示すように、格子状に金バンプ２１ｃが設けられた半導体チップ２１を多層配線基板２３にフリップチップ接続するＢＧＡ２２の低コスト化を図ることができる。
【００５６】
さらに、フリップチップ接続用のランド２３ｄの数を増やすことができるため、有効ピン数を増やすことが可能になり、ＢＧＡ２２の性能向上を図ることができる。
【００５７】
ここで、図８に示すフリップチップ接続用のランド配列のように、複数種類のランド径とランド間ピッチで各ランド２３ｄを配置することにより、フリップチップ接続用のランド２３ｄを３２０個配置可能にできる。
【００５８】
これに対して、図１５の比較例に示すように、同サイズのチップにおいて１種類のランド径とランド間ピッチで各ランド２３ｄを配置した場合、ランド２３ｄの配置可能な数は２２５個であり、本実施の形態１のＢＧＡ２２は、配置可能なランド数を９５個増やすことができる。
【００５９】
したがって、フリップチップ接続用の有効ピン数を増やすことができる。
【００６０】
また、多層配線基板２３では、図９および図１３に示すように、内層の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄと、表面層２３ａに配置された引き出し用配線２３ｅと直接接続するランド２３ｄとは、同じ大きさの円形の開口部２３ｊを有したソルダレジスト（絶縁膜）２３ｉによってそれぞれ覆われており、それぞれのランド２３ｄ上に前記開口部２３ｊが配置されている。
【００６１】
すなわち、内層の引き出し用配線２３ｅとビア２３ｆを介して接続するランド２３ｄと、表面層２３ａに配置された引き出し用配線２３ｅと直接接続するランド２３ｄとでは、ランド径は異なっているが、ソルダレジスト２３ｉの開口部２３ｊによるフリップチップ接続用の端子露出部の大きさは同じ円形の大きさとなっている。
【００６２】
これにより、ランド２３ｄの大きさが異なっていても、金バンプ２１ｃによる各バンプごとのフリップチップ接続部の接続強度の安定化を図ることができ、さらに、金バンプ２１ｃの接続不良の発生を防止することができる。
【００６３】
次に、図１４に示すＢＧＡ２２の多層配線基板２３における各配線層ごとのフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとの配線の引き回しについて説明する。
【００６４】
なお、図１４では、多層配線基板２３の各配線層において、基板主面に対して１／４の範囲のみの配線の引き回しを示しているが、ＢＧＡ２２の多層配線基板２３では、この配線の引き回しが全周に亘って形成されている。
【００６５】
まず、配線層の１層目（表面層２３ａ）では、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、最外周の第１ランド列２３ｇのランド２３ｄと最外周から２列目（第２ランド列２３ｈ）までのランド２３ｄを引き出し用配線２３ｅによって引き出してはんだボール接続用の最内周１列とその外側列のランド２３ｄと接続する。
【００６６】
その際、フリップチップ接続用の最外周の２列のランド２３ｄは、ビア２３ｆを介さず直接引き出し用配線２３ｅと接続するランド２３ｄであるため、ランド径を小さくしているとともに、ランド間ピッチも最小の狭ピッチとしている。ただし、最外周の第１ランド列２３ｇのランド間には配線を１本配置している。また、フリップチップ接続用の最外周から３列目以降のランド２３ｄは、ビア２３ｆを介して次層に接続しており、その際のランド径はビア２３ｆと接続しているため最外周２列より大きい。
【００６７】
続いて、配線層の２層目では、フリップチップ接続用の最外周から３，４列目を引き出してはんだボール接続用の所定のランド２３ｄと接続する。
【００６８】
３列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、４列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、３列目（第１ランド列２３ｇ）のランド間ピッチ＞４列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【００６９】
続いて、配線層の３層目では、最外周から５，６列目を引き出す。
【００７０】
５列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、６列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、５列目（第１ランド列２３ｇ）のランド間ピッチ＞６列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【００７１】
続いて、配線層の４層目では、最外周から７，８列目を引き出す。
【００７２】
７列目は、ランド間に配線１本を配置可能なピッチとする。さらに、８列目は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、７列目のランド間ピッチ＞８列目のランド間ピッチとなる。
【００７３】
このようにして、各配線層ごとにフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとを引き出し用配線２３ｅによって接続する。
【００７４】
次に、本実施の形態１の変形例について説明する。
【００７５】
図１６および図１７は、ファンアウト型とファンイン／アウト型のそれぞれの配線の引き回し方法について示すものである。
【００７６】
ファンアウト型は、複数の外部端子が、全て半導体チップ２１の外側周囲に配置されている構造の半導体装置であり、一方、ファンイン／アウト型は、複数の外部端子が基板の裏面側において半導体チップ２１の内側領域と外側周囲とに跨がって配置されている構造の半導体装置である。
【００７７】
図１６はファンアウト型の半導体装置、図１７はファンイン／アウト型の半導体装置についてそれぞれ多層配線基板２３における各配線層ごとのフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとの配線の引き回しを示している。
【００７８】
なお、図１６および図１７の多層配線基板２３の各配線層において、基板主面に対して１／４の範囲のみの配線の引き回しを示しているが、半導体装置の多層配線基板２３では、この配線の引き回しが全周に亘って形成されている。
【００７９】
まず、図１６に示すファンアウト型の配線の引き回しについて説明すると、配線層の１層目（表面層２３ａ）では、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、最外周の第１ランド列２３ｇのランド２３ｄと最外周から２列目（第２ランド列２３ｈ）までのランド２３ｄを引き出し用配線２３ｅによって引き出してはんだボール接続用の最外周２列の所定のランド２３ｄに接続する。
【００８０】
その際、フリップチップ接続用の最外周の２列のランド２３ｄは、ビア２３ｆを介さず直接引き出し用配線２３ｅと接続するランド２３ｄであるため、ランド径を小さくしているとともに、ランド間ピッチも最小の狭ピッチとしている。ただし、最外周の第１ランド列２３ｇのランド間には配線を１本配置している。また、最外周から３列目以降のフリップチップ接続用のランド２３ｄは、ビア２３ｆを介して次層に接続しており、その際のランド径はビア２３ｆと接続しているため最外周２列より大きい。
【００８１】
続いて、配線層の２層目では、フリップチップ接続用の最外周から３，４列目を引き出し、はんだボール接続用の最外周から２，３列目と接続する。フリップチップ接続用の３列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、４列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、３列目（第１ランド列２３ｇ）のランド間ピッチ＞４列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【００８２】
続いて、配線層の３層目では、フリップチップ接続用の最外周から５，６列目を引き出し、はんだボール接続用の最外周から３，４列目と接続する。フリップチップ接続用の５列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、６列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、５列目（第１ランド列２３ｇ）のランド間ピッチ＞６列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【００８３】
続いて、配線層の４層目では、フリップチップ接続用の最外周から７，８列目を引き出し、はんだボール接続用の最外周から４列目と接続する。フリップチップ接続用の７列目は、ランド間に配線１本を配置可能なピッチとする。さらに、８列目は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、７列目のランド間ピッチ＞８列目のランド間ピッチとなる。
【００８４】
このように各配線層ごとにフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとを引き出し用配線２３ｅによって接続してファンアウト型の半導体装置の配線の引き回し完了となる。
【００８５】
次に、図１７に示すファンイン／アウト型の配線の引き回しについて説明すると、配線層の１層目（表面層２３ａ）では、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、最外周の第１ランド列２３ｇのランド２３ｄと最外周から２列目（第２ランド列２３ｈ）までのランド２３ｄを引き出し用配線２３ｅによって引き出してはんだボール接続用の最外周１，２，３列の所定のランド２３ｄに接続する。
【００８６】
その際、フリップチップ接続用の最外周の２列のランド２３ｄは、ビア２３ｆを介さず直接引き出し用配線２３ｅと接続するランド２３ｄであるため、ランド径を小さくしているとともに、ランド間ピッチも最小の狭ピッチとしている。ただし、最外周の第１ランド列２３ｇのランド間には配線を１本配置している。また、最外周から３列目以降のフリップチップ接続用のランド２３ｄは、ビア２３ｆを介して次層に接続しており、その際のランド径はビア２３ｆと接続しているため最外周２列より大きい。
【００８７】
続いて、配線層の２層目では、フリップチップ接続用の最外周から３，４列目を引き出し、はんだボール接続用の最外周から３，４列目と接続する。その際、はんだボール接続用のランド２３ｄの４列目以降はチップ下に配置されてファンイン配置となるが、フリップチップ接続は１層目で行われるため、はんだボール２４のファンイン配置が可能になる。
【００８８】
この場合も、フリップチップ接続用の３列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、４列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、３列目（第１ランド列２３ｇ）のランド間ピッチ＞４列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【００８９】
続いて、配線層の３層目では、フリップチップ接続用の最外周から４，５，６列目を引き出し、はんだボール接続用の最外周から５，６列目と接続する。フリップチップ接続用の４，５列目のランド２３ｄは、ランド間に配線１本を配置可能なピッチとする。
【００９０】
続いて、配線層の４層目では、フリップチップ接続用の最外周から５，６列目を引き出し、はんだボール接続用の最外周から６列目と接続する。なお、フリップチップ接続用の７，８列目は、ノンコンタクトピンであり、引き出し用配線２３ｅと接続はしない。
【００９１】
このように各配線層ごとにフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとを引き出し用配線２３ｅによって接続してファンイン／アウト型の半導体装置の配線の引き回し完了となる。
【００９２】
（実施の形態２）
図１８は本発明の実施の形態２の半導体装置の構造の一例を示す断面図、図１９は図１８に示す半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図、図２０は本発明の実施の形態２の変形例の半導体装置の構造を示す断面図である。
【００９３】
本実施の形態２の半導体装置は、外部端子である複数のはんだボール２４が多層配線基板２３のチップ搭載側の面と同一の面の半導体チップ２１の外側周囲に設けられている構造のＢＧＡ２６である。
【００９４】
すなわち、ＢＧＡ２６は、図１８に示すように半導体チップ２１と複数のはんだボール２４とが多層配線基板２３の同一の面に設けられており、このようなＢＧＡ２６において、図１９に示すように多層配線基板２３の内層に電源用のベタ配線である電源プレーン２３ｋが設けられている場合の各配線層ごとの配線の引き回しについて説明する。
【００９５】
なお、図１９の多層配線基板２３の各配線層において、基板主面に対して１／４の範囲のみの配線の引き回しを示しているが、半導体装置の多層配線基板２３では、この配線の引き回しが全周に亘って形成されている。
【００９６】
まず、配線層の１層目（表面層２３ａ）では、格子状に配置されたフリップチップ接続用のランド２３ｄのうち、最外周の第１ランド列２３ｇのランド２３ｄと最外周から２列目（第２ランド列２３ｈ）までのランド２３ｄを引き出し用配線２３ｅによって引き出してはんだボール接続用の最外周と最内周の所定のランド２３ｄに接続する。
【００９７】
その際、フリップチップ接続用の最外周の２列のランド２３ｄは、ビア２３ｆを介さず直接引き出し用配線２３ｅと接続するランド２３ｄであるため、ランド径を小さくしているとともに、ランド間ピッチも最小の狭ピッチとしている。ただし、最外周の第１ランド列２３ｇのランド間には配線を１本配置している。また、最外周から３列目以降のフリップチップ接続用のランド２３ｄは、ビア２３ｆを介して次層に接続しており、その際のランド径はビア２３ｆと接続しているため最外周２列より大きい。
【００９８】
続いて、配線層の２層目では、フリップチップ接続用の最外周から３列目（第１ランド列２３ｇ）と４列目（第２ランド列２３ｈ）を引き出し、はんだボール接続用の最外周から２，３列目と接続する。その際、フリップチップ接続用の３列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、４列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、３列目（第１ランド列２３ｇ）のランド間ピッチ＞４列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【００９９】
なお、２層目には電源プレーン２３ｋが設けられているが、フリップチップ接続用のランド間の間隔が狭く、電源プレーン２３ｋに接続しないランド２３ｄとのクリアランスが確保できないため、フリップチップ接続用のランド２３ｄを囲むように電源プレーン２３ｋが配置されている。
【０１００】
また、はんだボール接続用のランド２３ｄは電源プレーン２３ｋに接続しないランド２３ｄとのクリアランスが確保できるため、電源プレーン２３ｋを配置することが可能である。
【０１０１】
なお、２層目において配線が必要な場合にはＢＧＡ２６の４つのコーナにまとめて引き出すようにすると電源プレーン２３ｋが分断されずに済む。
【０１０２】
続いて、配線層の３層目では、フリップチップ接続用の最外周から５，６列目を引き出し、はんだボール接続用の最外周から２，３列目と接続する。その際、フリップチップ接続用の５列目（第１ランド列２３ｇ）は、ランド間に配線１本を配置可能なピッチとする。さらに、６列目（第２ランド列２３ｈ）は、ランド間に配線を通す必要がないため、最小のスペースのみで配置する。したがって、５列目（第１ランド列２３ｇ）のランド間ピッチ＞６列目（第２ランド列２３ｈ）のランド間ピッチとなる。
【０１０３】
なお、３層目にも電源プレーン２３ｋが設けられており、フリップチップ接続用のランド間の間隔が狭く、電源プレーン２３ｋに接続しないランド２３ｄとのクリアランスが確保できないため、フリップチップ接続用のランド２３ｄを囲むように電源プレーン２３ｋが配置されている。
【０１０４】
また、２層目と同様に、はんだボール接続用のランド２３ｄは電源プレーン２３ｋに接続しないランド２３ｄとのクリアランスが確保できるため、電源プレーン２３ｋを配置することが可能である。
【０１０５】
続いて、配線層の４層目では、フリップチップ接続用の最外周から６，７，８列目（一部５列目も含む）を引き出し、はんだボール接続用の最外周から１，２，３列目と接続する。なお、フリップチップ接続用の８列目の４ピンのうちの３ピンは、ノンコンタクトピンであり、引き出し用配線２３ｅと接続はしない。
【０１０６】
このように各配線層ごとにフリップチップ接続用の各ランド２３ｄと、はんだボール接続用の各ランド２３ｄとを引き出し用配線２３ｅによって接続してＢＧＡ２６の配線の引き回し完了となる。
【０１０７】
本実施の形態２のＢＧＡ２６のように、半導体チップ２１と複数のはんだボール２４とが多層配線基板２３の同一の面に設けられ、さらに多層配線基板２３の内層にベタ配線である電源プレーン２３ｋが設けられている場合であっても、図１９に示すように各配線層ごとに配線を引き回すことが可能であり、したがって、本実施の形態２のＢＧＡ２６においても、実施の形態１のＢＧＡ２２と同様の効果を得ることができる。
【０１０８】
図２０は本実施の形態２の変形例のＢＧＡ２７を示すものであり、ＢＧＡ２６と同様に格子状に配置されたフリップチップ接続用のランド２３ｄから引き出し用配線２３ｅを引き出す際に、各配線層ごとに２列ずつではなく、１列ずつ引き出す構造のＢＧＡ２７である。
【０１０９】
すなわち、多ピンの半導体装置の場合に、格子状に配置されたフリップチップ接続用のランド２３ｄの各列に応じた配線層が設けられた多層配線基板２３を用いた場合であり、図２０に示す構造では、多層配線基板２３が８層の配線層を有している。
【０１１０】
この場合であっても、各配線層ごとにフリップチップ接続用のランド２３ｄから１列ずつ引き出し用配線２３ｅを引き出してはんだボール接続用の所定のランド２３ｄに接続することにより、ＢＧＡ２７においてもＢＧＡ２６と同様の効果を得ることができる。
【０１１１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１２】
前記実施の形態１，２では、格子状に配置されたフリップチップ接続用のランド２３ｄから引き出し用配線２３ｅを引き出す際に、配線層ごとに１列または２列ずつ引き出す場合を説明したが、配線層ごとに引き出す列数は特に限定されるものではなく、ピン数やランド間ピッチ、あるいは多層配線基板２３の配線層数などに応じて種々変更可能なものである。
【０１１３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１１４】
多層配線基板が、円形端子と外部端子とを接続する引き出し用配線を円形端子間に通す第１円形端子列と、引き出し用配線を円形端子間に通さない第２円形端子列とを何れかの配線層に有しており、第１円形端子列の端子間ピッチが、第２円形端子列の端子間ピッチより大きいことにより、等ピッチでランドを配置した構造に比較して配置可能な円形端子の数を増やすことができる。これにより、小チップや多ピンの場合においてもサブトラ工法の多層配線基板を採用したフリップチップ接続が可能になり、高密度実装、電気的特性の向上および低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の構造の一例を示す断面図である。
【図２】図１に示す半導体装置のフリップチップ接続部と基板の各配線層における引き出し用配線との接続状態の一例を示す拡大部分断面図である。
【図３】図１に示す半導体装置に組み込まれる多層配線基板の表面層の配線引き回しの一例を示す平面図である。
【図４】図１に示す半導体装置に組み込まれる多層配線基板の２層目の配線引き回しの一例を示す平面図である。
【図５】図１に示す半導体装置に組み込まれる多層配線基板の３層目の配線引き回しの一例を示す平面図である。
【図６】図１に示す半導体装置に組み込まれる多層配線基板の４層目の配線引き回しの一例を示す平面図である。
【図７】図１に示す半導体装置に組み込まれる多層配線基板の表面層のランド配列の一例を示す平面図である。
【図８】図７に示すフリップチップ接続用のランドの配置の詳細を示す拡大平面図である。
【図９】図８に示す各ランドの直径とビアとの接続状態の一例を示す拡大部分斜視図である。
【図１０】図８に示すランド配列における種々のランドピッチの一例を示す部分平面図である。
【図１１】図１に示す半導体装置に組み込まれる半導体チップの主面のパッド配列の一例を示す平面図である。
【図１２】図１１に示す半導体チップと多層配線基板との接続方法の一例を示す側面図である。
【図１３】本実施の形態１の多層配線基板の表面層におけるソルダレジストの開口形状の一例を示す拡大部分平面図である。
【図１４】図７に示す多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【図１５】図７に示す実施の形態１の多層配線基板に対する比較例の基板におけるランドの配列の一例を示す平面図である。
【図１６】本発明の実施の形態１のファンアウト型の半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【図１７】本発明の実施の形態１のファンイン／アウト型の半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【図１８】本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
【図１９】図１８に示す半導体装置に組み込まれる多層配線基板における各配線層の配線引き回しの規則の一例を示す平面図である。
【図２０】本発明の実施の形態２の変形例の半導体装置の構造を示す断面図である。
【符号の説明】
２１半導体チップ
２１ａ主面
２１ｂパッド
２１ｃ金バンプ（突起電極）
２２ＢＧＡ（半導体装置）
２３多層配線基板
２３ａ表面層
２３ｂ裏面
２３ｃ貫通孔
２３ｄランド（円形端子）
２３ｅ引き出し用配線
２３ｆビア
２３ｇ第１ランド列（第１端子列）
２３ｈ第２ランド列（第２端子列）
２３ｉソルダレジスト（絶縁膜）
２３ｊ開口部
２３ｋ電源プレーン
２４はんだボール（外部端子）
２５封止部
２６，２７ＢＧＡ（半導体装置）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a technology that is suitable and effective for a semiconductor device on which a semiconductor chip is mounted by flip-chip connection.
[0002]
[Prior art]
Conventionally, in a configuration in which flip chip mounting is performed on a mounting substrate via electrodes formed on the chip by rearrangement wiring, the electrode arrangement of the connection portion between the chip and the substrate is configured to have a wider pitch in the peripheral portion than the chip center, Furthermore, the pitch between the electrodes through which the wiring passes is made wider than the pitch between the electrodes through which the wiring does not pass (for example, see Patent Document 1).
[0003]
[Patent Document 1]
Japanese Patent Laying-Open No. 2003-7750 (FIG. 6)
[0004]
[Problems to be solved by the invention]
As a result of studying a semiconductor device having a flip chip connection structure, which has become the mainstream as a semiconductor device for high-density mounting, the present inventor has found the following problems.
[0005]
That is, in a semiconductor device having a flip-chip connection structure, a substrate based on a build-up method is often adopted due to restrictions on wiring design, but the problem is that the substrate based on the build-up method is expensive.
[0006]
On the other hand, if it is going to adopt a substrate with a relatively low cost sub-tra construction method, since fine wiring processing cannot be performed, the electrical connection of the chip becomes a wire bonding method, but the wire bonding method makes the semiconductor device small and thin However, there is a problem that the electrical characteristics are inferior to those of the flip chip connection.
[0007]
Further, in the flip chip connection, there is a limit to the pad pitch that can be connected, so it is not possible to simply reduce the pad pitch in the case of a large number of pins and a small chip. Therefore, there is a need for a technique that enables flip chip connection even with a relatively small semiconductor chip and multiple pins.
[0008]
An object of the present invention is to provide a semiconductor device that achieves high-density mounting and electrical characteristics improvement by flip-chip connection.
[0009]
Another object of the present invention is to provide a semiconductor device which can reduce costs.
[0010]
Furthermore, another object of the present invention is to provide a semiconductor device capable of increasing the number of effective pins.
[0011]
The above and other problems, objects, and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0012]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0013]
That is, the present invention is a surface layer, wherein the plurality disposed on the surface layer first lands and a plurality of second lands, the plurality of first lands respectively electrically connected to the plurality of first wiring, the each a plurality of second lands are electrically connected to a plurality of second wiring, the rear surface of the said surface layer on the opposite side, of the plurality the plurality of first wirings and respectively electrically connected to the first external end terminal, said plurality of second wirings and the multilayer wiring board and the main surface, a plurality of first pads disposed on the main surface including the electrically connected to a plurality of second external pin, respectively, and A semiconductor chip including a plurality of second pads disposed on the main surface and mounted on the surface layer of the multilayer wiring board via a plurality of first protruding electrodes and a plurality of second protruding electrodes ; It has the plurality of second lands, from the plurality of first lands Wherein disposed inside the multilayer wiring board, the plurality of first lands, perforated a plurality of third land, a plurality of fourth land which is disposed inside the multilayer wiring substrate than the plurality of third land And a distance between adjacent fourth lands of the plurality of fourth lands is narrower than a distance between adjacent third lands of the plurality of third lands, and each of the plurality of second wirings . Is arranged on the back surface side of the multilayer wiring board from each of the plurality of first wirings , and the plurality of second external terminals are arranged inside the multilayer wiring board from the plurality of first external terminals. The plurality of first pads are electrically connected to the plurality of first lands through the plurality of first protrusion electrodes, respectively , and the plurality of second pads are connected to the plurality of second protrusion electrodes. it said plurality of second lands via In which are electrically connected.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
[0015]
Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.
[0016]
Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.
[0017]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
[0018]
(Embodiment 1)
1 is a cross-sectional view showing an example of the structure of the semiconductor device according to the first embodiment of the present invention, and FIG. 2 is a connection state between the flip chip connecting portion of the semiconductor device shown in FIG. 1 and the lead wiring in each wiring layer of the substrate. FIG. 3 is a plan view showing an example of wiring routing on the surface layer of the multilayer wiring board incorporated in the semiconductor device shown in FIG. 1, and FIG. 4 is a multilayer incorporated in the semiconductor device shown in FIG. FIG. 5 is a plan view showing an example of the third layer wiring routing of the multilayer wiring board incorporated in the semiconductor device shown in FIG. 1, and FIG. 6 is a plan view showing an example of the wiring routing of the second layer of the wiring substrate. FIG. 7 is a plan view showing an example of the wiring layout of the fourth layer of the multilayer wiring board incorporated in the semiconductor device shown in FIG. 1, and FIG. 7 is a plan view showing an example of land arrangement on the surface layer of the multilayer wiring board incorporated in the semiconductor device shown in FIG. Figure 8 is a figure FIG. 9 is an enlarged partial perspective view showing an example of the connection state between the diameter of each land and the via shown in FIG. 8, and FIG. 10 is FIG. 11 is a partial plan view showing an example of various land pitches in the land arrangement shown, FIG. 11 is a plan view showing an example of a pad arrangement on the main surface of a semiconductor chip incorporated in the semiconductor device shown in FIG. 1, and FIG. 12 is shown in FIG. FIG. 13 is an enlarged partial plan view showing an example of the opening shape of the solder resist in the surface layer of the multilayer wiring board according to the first embodiment, and FIG. 14 is a side view showing an example of a method for connecting the semiconductor chip and the multilayer wiring board. FIG. 15 is a plan view showing an example of a wiring routing rule of each wiring layer in the multilayer wiring board shown in FIG. 7, and FIG. 15 is a layout of lands on the substrate of the comparative example with respect to the multilayer wiring board of the first embodiment shown in FIG. FIG. 16 is a plan view showing an example of a wiring routing rule of each wiring layer in the multilayer wiring board incorporated in the fan-out type semiconductor device according to the first embodiment of the present invention, and FIG. 6 is a plan view showing an example of a wiring routing rule of each wiring layer in the multilayer wiring board incorporated in the fan-in / out type semiconductor device of the first embodiment. FIG.
[0019]
The semiconductor device of the first embodiment shown in FIG. 1 is a BGA (Ball Grid Array) 22 in which a semiconductor chip 21 is connected to a multilayer wiring board 23 by flip chip connection.
[0020]
At that time, the main surface 21a of the semiconductor chip 21 is provided with pads 21b which are a plurality of surface electrodes arranged in a lattice pattern as shown in FIG. Gold bumps 21c, which are protruding electrodes for chip connection, are provided.
[0021]
The BGA 22 of the first embodiment has a small semiconductor chip 21 mounted with a relatively large number of pins, such as a semiconductor chip 21 having a logic / ASIC circuit.
[0022]
At that time, the pad pitch on the chip is becoming narrower, and in the peripheral arrangement in which the pads 21b are arranged on the peripheral portion of the main surface 21a of the semiconductor chip 21, if the number of pins further increases along with the narrowing of the pitch, Since there is a limit to the pad pitch that can be connected for chip connection, flip chip connection becomes impossible. Therefore, in order to enable flip chip connection, the pad arrangement on the chip is rearranged from the peripheral arrangement to the array form (lattice form) as shown in FIG. Is.
[0023]
Therefore, the BGA 22 of the first embodiment has a structure in which the multilayer wiring board 23 manufactured by the sub-tra method is adopted for cost reduction, and the semiconductor chip 21 is mounted on the board by flip chip connection. In consideration of compatibility with the substrate design rule of the sub-tra construction method, a multilayer wiring board 23 that realizes efficient wiring routing is incorporated.
[0024]
The structure of the BGA 22 shown in FIG. 1 will be described. The multilayer wiring board 23 having a plurality of wiring layers each provided with a plurality of lands (circular terminals) 23d and the surface layer 23a of the multilayer wiring board 23 are arranged in a grid pattern. The semiconductor chip 21 flip-chip connected to the land 23d arranged in this manner, the gold bumps 21c that are a plurality of protruding electrodes arranged between the multilayer wiring board 23 and the semiconductor chip 21, and the semiconductor chip 21 electrically Solder balls 24, which are a plurality of external terminals connected to each other and provided in a ring shape on the multilayer wiring board 23, and a gold bump 21c, which is a flip chip connection portion, between the multilayer wiring board 23 and the semiconductor chip 21 And a sealing portion 25 formed by underfill sealing.
[0025]
The underfill sealing is performed by injecting a sealing resin from the back surface 23b side of the multilayer wiring board 23 through the through holes 23c provided in the multilayer wiring board 23. 25 is formed.
[0026]
In the BGA 22, a plurality of solder balls 24, which are external terminals, are arranged in a ring shape in a plurality of rows on the surface opposite to the surface on the chip mounting side of the multilayer wiring board 23. That is, a plurality of solder balls 24 are provided on the back surface 23 b of the multilayer wiring board 23.
[0027]
At this time, the plurality of solder balls 24 are all arranged around the outside of the semiconductor chip 21, and such a BGA 22 is called a fan-out type BGA 22.
[0028]
Further, as shown in FIG. 3, the multilayer wiring board 23 has, in each wiring layer, lead-out wirings 23e for electrically connecting the lands 23d for flip chip connection and the lands 23d for solder ball connection, Further, as shown in FIG. 14, the first land row (first terminal row) 23g for passing the lead wire 23e between the lands 23d for flip chip connection and the lead wire 23e between the lands 23d for flip chip connection. A second land row (second terminal row) 23h that does not pass is provided in any one of the plurality of wiring layers. At this time, the pitch between the lands 23d of the first land row 23g is equal to that of the second land row 23h. The pitch is larger than the pitch between the lands 23d (for example, pitch b> pitch c shown in FIG. 8).
[0029]
That is, the plurality of flip chip connection lands 23d arranged on the surface layer 23a of the multilayer wiring board 23 incorporated in the BGA 22 of the first embodiment are arranged at a plurality of types of pitches as shown in FIG. .
[0030]
Further, in the plurality of flip chip connecting lands 23d arranged on the surface layer 23a of the multilayer wiring board 23, as shown in FIG. 9, inner wiring (second layer, third layer, fourth layer) lead-out wiring 23e. The diameter (B) of the land 23d connected to the via 23f is larger than the diameter (A) of the land 23d directly connected to the lead-out wiring 23e arranged in the surface layer 23a (first layer).
[0031]
For example, (B) = 250 μm, (A) = 200 μm, and (B)> (A).
[0032]
Note that the via pitch (d) between the vias 23f connected to the inner-layer lead-out wiring 23e is, for example, (d) = 300 μm, and a line (P: Line width) / space (Q) are, for example, (P) = 40 μm and (Q) = 40 μm.
[0033]
As described above, the plurality of flip-chip connecting lands 23d provided on the surface layer 23a of the multilayer wiring board 23 according to the first embodiment are arranged at a plurality of types of pitches and have a plurality of diameters.
[0034]
Next, a method of drawing out the wiring from the flip chip connecting land 23d for each wiring layer to the solder ball connecting land 23d in the multilayer wiring board 23 shown in FIGS.
[0035]
In the case of the multilayer wiring board 23 provided with four wiring layers as shown in FIG. 2, lands 23d arranged in a lattice pattern for flip chip connection on the surface layer 23a of the multilayer wiring board 23, and the lead-out of each wiring layer It is preferable that the connection with the wiring for wiring 23e is performed for every two rows of the lands 23d in the grid-like arrangement for flip chip connection.
[0036]
That is, as shown in FIG. 3, in the first layer (surface layer 23a), the lands 23d in the outer two rows of the lands 23d in the lattice arrangement for flip chip connection are connected to the lead wirings 23e. The lead wiring 23e is connected to a predetermined solder ball land 23d.
[0037]
Subsequently, as shown in FIG. 4, in the second layer, the lands 23d in the third and fourth rows from the outside of the lands 23d in the grid pattern for flip chip connection are connected to the lead-out wiring 23e. These lead wirings 23e are connected to predetermined solder ball lands 23d.
[0038]
Further, as shown in FIG. 5, in the third layer, among the lands 23d of the lattice arrangement for flip chip connection, the lands 23d in the fifth and sixth rows from the outside are connected to the lead-out wiring 23e. These lead wires 23e are connected to predetermined solder ball lands 23d.
[0039]
Finally, as shown in FIG. 6, in the fourth layer, among the lands 23d in the grid arrangement for flip chip connection, a part of the lands 23d in the inner two rows and the lead-out wiring 23e are connected to lead out these leads. The wiring 23e is connected to a predetermined solder ball connection land 23d.
[0040]
However, in each wiring layer, the solder ball connecting land 23d includes a non-contact land 23d that is not connected to the lead wiring 23e.
[0041]
In this way, in the multilayer wiring board 23, the connection between the lands 23d arranged in a grid pattern for flip chip connection and the lead-out wiring 23e of each wiring layer is connected to the flip chip according to the number of wiring layers. The wiring can be efficiently routed by performing each of the plurality of rows of the lands 23d of the grid-like arrangement, for example, every two rows.
[0042]
Next, land pitch, land diameter, and wiring routing considering compatibility with the board design rules when the multilayer wiring board 23 by the sub-tra construction method is adopted will be described.
[0043]
FIG. 7 shows the arrangement of lands 23d for flip chip connection and solder ball connection on the surface layer 23a of the multilayer wiring board 23. FIG. 8 shows only the arrangement of lands 23d for flip chip connection. Is an enlarged view. The solder balls 24 are connected to the solder ball connection lands 23d on the back surface 23b side of the substrate.
[0044]
As shown in FIG. 8, in the BGA 22 of the first embodiment, the number of lands 23d for flip chip connection of the multilayer wiring board 23 conforms to the board design rule when the multilayer wiring board 23 by the sub-tra construction method is adopted. It is in the state increased to the maximum in consideration of sex.
[0045]
That is, a plurality of types of land diameters and pitches between lands are set.
[0046]
First, regarding the land diameter, as shown in FIG. 9, the land 23d connected to the inner layer (second layer, third layer, fourth layer) lead-out wiring 23e via the via 23f and the surface layer 23a (1 There are two types of sizes of lands 23d directly connected to the lead-out wiring 23e arranged in the layer), and the diameter (B) of the land 23d connected to the inner-layer lead-out wiring 23e via the via 23f is the surface It is larger than the diameter (A) of the land 23d directly connected to the lead-out wiring 23e of the layer 23a. For example, (B) = 250 μm, (A) = 200 μm, and (B)> (A).
[0047]
The lands 23d having a smaller diameter that are directly connected to the lead-out wiring 23e of the surface layer 23a are arranged in two outer rows of the flip-chip connecting lands 23d arranged in a lattice pattern. That is, as shown in FIG. 8, in the grid-like lands 23d for flip chip connection, all the outer two rows are lands 23d having a small diameter.
[0048]
In addition, as for the pitch between lands, in the example shown in FIG. 8, the vertical and horizontal pitches are combined to be (a), (b), (c), (d), (e), (f), (g). , (H), (i), (j), (k), 11 places and 8 types of pitches are set. First, of the two rows connected to each wiring layer, the outer row is arranged at a pitch (b) through which one wiring can pass, whereas the inner row is the smallest in which the land 23d can be arranged. Since it can arrange | position with a pitch (c), an inner row | line is arrange | positioned with a narrow pitch rather than an outer row | line.
[0049]
Further, since the diameter (B) of the land 23d connected to the inner layer lead wire 23e via the via 23f is larger than the diameter (A) of the land 23d directly connected to the lead wire 23e of the surface layer 23a, the outer circumference 2 The row (a) can be arranged at a narrower pitch than the inner row (b).
[0050]
Furthermore, between each row | line | column, it can arrange | position with the minimum pitch (d) in which the land 23d can be arrange | positioned.
[0051]
As a result, the pitches (a), (b), (c), and (d) are determined, and the position of the land 23d is symmetric on the center line or the center line near the center of each land row. The pitch of (e), (f), (g), (h), (i), (j), (k) is determined.
[0052]
For example, in the semiconductor chip 21 having a size of 6 mm × 6 mm, as shown in FIG. 10, (a) = 320 μm, (b) = 370 μm, (c) = 300 μm, (d) = 300 μm, (e) = 330 μm (F) = 370 μm, (g) = 550 μm, (h) = 325 μm, (i) = 415 μm, (j) = 325 μm, (k) = 325 μm, and the like.
[0053]
As described above, even when the low-cost multilayer wiring board 23 by the sub-tra construction method is adopted, the number of lands 23d for flip chip connection can be increased in consideration of compatibility with the board design rule.
[0054]
As a result, the increase in the flip-chip connection lands 23d enables higher-density mounting on a small-chip or multi-pin BGA 22, and the electrical characteristics of the BGA 22 can be improved.
[0055]
Further, since the multilayer wiring board 23 by the subtra construction method can be used also in the flip chip connection, as shown in FIGS. 11 and 12, the semiconductor chip 21 provided with the gold bumps 21c in a lattice shape is used as the multilayer wiring board. The cost of the BGA 22 that is flip-chip connected to the 23 can be reduced.
[0056]
Further, since the number of flip chip connection lands 23d can be increased, the number of effective pins can be increased, and the performance of the BGA 22 can be improved.
[0057]
Here, 320 lands 23d for flip chip connection can be arranged by arranging each land 23d with a plurality of types of land diameters and pitches between lands as in the land arrangement for flip chip connection shown in FIG. it can.
[0058]
On the other hand, as shown in the comparative example of FIG. 15, when each land 23d is arranged with one kind of land diameter and pitch between lands in a chip of the same size, the number of lands 23d that can be arranged is 225. The BGA 22 of the first embodiment can increase the number of lands that can be arranged by 95.
[0059]
Therefore, the number of effective pins for flip chip connection can be increased.
[0060]
In the multilayer wiring board 23, as shown in FIGS. 9 and 13, the land 23d connected to the inner lead wiring 23e via the via 23f and the lead wiring 23e arranged on the surface layer 23a are directly connected. The land 23d is covered with a solder resist (insulating film) 23i having a circular opening 23j of the same size, and the opening 23j is arranged on each land 23d.
[0061]
That is, the land 23d connected to the inner lead wire 23e via the via 23f and the land 23d directly connected to the lead wire 23e arranged on the surface layer 23a have different land diameters. The size of the terminal exposed portion for flip chip connection by the opening 23j of 23i is the same circular size.
[0062]
As a result, even if the sizes of the lands 23d are different, it is possible to stabilize the connection strength of the flip chip connection portion for each bump by the gold bump 21c, and further prevent the connection failure of the gold bump 21c. can do.
[0063]
Next, the routing of the wiring between the flip chip connecting lands 23d for each wiring layer and the solder ball connecting lands 23d in the multilayer wiring board 23 of the BGA 22 shown in FIG. 14 will be described.
[0064]
In FIG. 14, in each wiring layer of the multilayer wiring board 23, the wiring of only a quarter of the substrate main surface is shown. However, in the multilayer wiring board 23 of the BGA 22, the wiring is routed. Is formed over the entire circumference.
[0065]
First, in the first layer (surface layer 23a) of the wiring layer, among the lands 23d for flip chip connection arranged in a lattice pattern, the land 23d of the first outermost land row 23g and the second row from the outermost periphery ( The lands 23d up to the second land row 23h) are drawn out by the lead-out wiring 23e and connected to the innermost one row for connecting solder balls and the land 23d in the outer row.
[0066]
At that time, the outermost two rows of lands 23d for flip chip connection are the lands 23d that are directly connected to the lead-out wiring 23e without vias 23f, so that the land diameter is reduced and the pitch between lands is also reduced. The minimum narrow pitch. However, one wiring is arranged between the lands in the outermost first land row 23g. Further, the lands 23d in the third and subsequent rows from the outermost periphery for flip chip connection are connected to the next layer through the vias 23f, and the land diameter at that time is connected to the vias 23f, so that the outermost two rows are connected. Greater than.
[0067]
Subsequently, in the second layer of the wiring layer, the third and fourth rows are drawn from the outermost periphery for flip chip connection and connected to a predetermined land 23d for solder ball connection.
[0068]
The third row (first land row 23g) has a pitch at which one wiring can be arranged between lands. Furthermore, the fourth row (second land row 23h) is arranged with only a minimum space because it is not necessary to pass wiring between the lands. Therefore, the pitch between lands of the third row (first land row 23g)> the pitch between lands of the fourth row (second land row 23h).
[0069]
Subsequently, in the third layer of the wiring layer, the fifth and sixth rows are drawn from the outermost periphery.
[0070]
The fifth row (first land row 23g) has a pitch at which one wiring can be arranged between lands. Further, the sixth row (second land row 23h) does not need to pass wiring between lands, and therefore is arranged with only a minimum space. Accordingly, the pitch between lands in the fifth row (first land row 23g)> the pitch between lands in the sixth row (second land row 23h).
[0071]
Subsequently, in the fourth layer of the wiring layer, the seventh and eighth rows are drawn from the outermost periphery.
[0072]
The seventh row has a pitch at which one wiring can be arranged between lands. Further, the eighth row is arranged with only a minimum space because it is not necessary to pass wiring between lands. Accordingly, the pitch between lands in the seventh row> the pitch between lands in the eighth row.
[0073]
In this manner, each land 23d for flip chip connection and each land 23d for solder ball connection are connected to each wiring layer by the lead wiring 23e.
[0074]
Next, a modification of the first embodiment will be described.
[0075]
FIG. 16 and FIG. 17 show the wiring method of each of the fan-out type and the fan-in / out type.
[0076]
The fan-out type is a semiconductor device having a structure in which a plurality of external terminals are all disposed around the outside of the semiconductor chip 21, while the fan-in / out type is a semiconductor in which a plurality of external terminals are provided on the back side of the substrate. This is a semiconductor device having a structure arranged across the inner region of the chip 21 and the outer periphery.
[0077]
FIG. 16 is a fan-out type semiconductor device, and FIG. 17 is a fan-in / out type semiconductor device. Each flip-chip connection land 23d for each wiring layer in the multilayer wiring board 23 and each solder ball connection land The wiring routing with 23d is shown.
[0078]
In each wiring layer of the multilayer wiring board 23 of FIGS. 16 and 17, the wiring of only a quarter range with respect to the main surface of the substrate is shown. However, in the multilayer wiring board 23 of the semiconductor device, Wiring routing is formed over the entire circumference.
[0079]
First, the routing of the fan-out type wiring shown in FIG. 16 will be described. In the first layer (surface layer 23a) of the wiring layer, the outermost outermost of the flip chip connecting lands 23d arranged in a lattice shape. The land 23d of one land row 23g and the land 23d from the outermost periphery to the second row (second land row 23h) are pulled out by the lead-out wiring 23e and connected to the predetermined lands 23d of the outermost two rows for connecting the solder balls. .
[0080]
At that time, the outermost two rows of lands 23d for flip chip connection are the lands 23d that are directly connected to the lead-out wiring 23e without vias 23f, so that the land diameter is reduced and the pitch between lands is also reduced. The minimum narrow pitch. However, one wiring is arranged between the lands in the outermost first land row 23g. Further, the flip chip connecting lands 23d in the third and subsequent rows from the outermost periphery are connected to the next layer through vias 23f, and the land diameters at that time are connected to the vias 23f, so that the outermost two rows are connected. Greater than.
[0081]
Subsequently, in the second layer of the wiring layer, the third and fourth rows are drawn from the outermost periphery for flip chip connection, and are connected to the second and third rows from the outermost periphery for solder ball connection. The third row for flip chip connection (first land row 23g) has a pitch at which one wiring can be arranged between lands. Furthermore, the fourth row (second land row 23h) is arranged with only a minimum space because it is not necessary to pass wiring between the lands. Therefore, the pitch between lands of the third row (first land row 23g)> the pitch between lands of the fourth row (second land row 23h).
[0082]
Subsequently, in the third layer of the wiring layer, the fifth and sixth rows are drawn from the outermost periphery for flip chip connection, and are connected to the third and fourth rows from the outermost periphery for solder ball connection. The fifth row for flip chip connection (first land row 23g) has a pitch that allows one wiring to be arranged between lands. Further, the sixth row (second land row 23h) does not need to pass wiring between lands, and therefore is arranged with only a minimum space. Accordingly, the pitch between lands in the fifth row (first land row 23g)> the pitch between lands in the sixth row (second land row 23h).
[0083]
Subsequently, in the fourth layer of the wiring layer, the seventh and eighth rows are drawn from the outermost periphery for flip chip connection, and connected to the fourth row from the outermost periphery for solder ball connection. The seventh row for flip chip connection has a pitch that allows one wiring to be arranged between lands. Further, the eighth row is arranged with only a minimum space because it is not necessary to pass wiring between lands. Accordingly, the pitch between lands in the seventh row> the pitch between lands in the eighth row.
[0084]
In this manner, the flip chip connection lands 23d and the solder ball connection lands 23d are connected to each wiring layer by the lead wirings 23e, thereby completing the wiring of the fan-out type semiconductor device.
[0085]
Next, the routing of the fan-in / out type wiring shown in FIG. 17 will be described. In the first layer (surface layer 23a) of the wiring layer, among the lands 23d for flip chip connection arranged in a lattice pattern, The lands 23d of the outer peripheral first land row 23g and the lands 23d from the outermost periphery to the second row (second land row 23h) are pulled out by the lead wiring 23e, and the outermost peripheral 1, 2, and 3 rows for connecting the solder balls Connect to a predetermined land 23d.
[0086]
At that time, the outermost two rows of lands 23d for flip chip connection are the lands 23d that are directly connected to the lead-out wiring 23e without vias 23f, so that the land diameter is reduced and the pitch between lands is also reduced. The minimum narrow pitch. However, one wiring is arranged between the lands in the outermost first land row 23g. Further, the flip chip connecting lands 23d in the third and subsequent rows from the outermost periphery are connected to the next layer through vias 23f, and the land diameters at that time are connected to the vias 23f, so that the outermost two rows are connected. Greater than.
[0087]
Subsequently, in the second layer of the wiring layer, the third and fourth rows are drawn from the outermost periphery for flip chip connection, and are connected to the third and fourth rows from the outermost periphery for solder ball connection. At that time, the fourth and subsequent rows of solder ball connection lands 23d are arranged below the chip to form a fan-in arrangement, but since the flip chip connection is performed in the first layer, the fan-in arrangement of the solder balls 24 is possible. become.
[0088]
Also in this case, the third row for flip chip connection (first land row 23g) has a pitch at which one wiring can be arranged between the lands. Furthermore, the fourth row (second land row 23h) is arranged with only a minimum space because it is not necessary to pass wiring between the lands. Therefore, the pitch between lands of the third row (first land row 23g)> the pitch between lands of the fourth row (second land row 23h).
[0089]
Subsequently, in the third layer of the wiring layer, the fourth, fifth, and sixth rows are drawn from the outermost periphery for flip chip connection, and are connected to the fifth and sixth rows from the outermost periphery for solder ball connection. The lands 23d in the fourth and fifth rows for flip chip connection have a pitch at which one wiring can be arranged between the lands.
[0090]
Subsequently, in the fourth layer of the wiring layer, the fifth and sixth rows are drawn from the outermost periphery for flip chip connection, and connected to the sixth row from the outermost periphery for solder ball connection. The seventh and eighth rows for flip chip connection are non-contact pins and are not connected to the lead-out wiring 23e.
[0091]
In this way, for each wiring layer, the flip chip connecting lands 23d and the solder ball connecting lands 23d are connected by the lead wirings 23e to complete the wiring of the fan-in / out type semiconductor device. Become.
[0092]
(Embodiment 2)
18 is a cross-sectional view showing an example of the structure of the semiconductor device according to the second embodiment of the present invention, and FIG. 19 shows an example of the wiring routing rule of each wiring layer in the multilayer wiring board incorporated in the semiconductor device shown in FIG. FIG. 20 is a sectional view showing the structure of a semiconductor device according to a modification of the second embodiment of the present invention.
[0093]
The semiconductor device according to the second embodiment is a BGA 26 having a structure in which a plurality of solder balls 24 as external terminals are provided on the outer periphery of a semiconductor chip 21 on the same surface as the chip mounting side surface of the multilayer wiring board 23. is there.
[0094]
That is, in the BGA 26, as shown in FIG. 18, the semiconductor chip 21 and the plurality of solder balls 24 are provided on the same surface of the multilayer wiring board 23. In such a BGA 26, as shown in FIG. Wiring routing for each wiring layer in the case where a power plane 23k that is a solid wiring for power supply is provided in the inner layer of the substrate 23 will be described.
[0095]
Note that, in each wiring layer of the multilayer wiring board 23 in FIG. 19, wiring routing is shown only in a range of ¼ with respect to the main surface of the substrate. Is formed over the entire circumference.
[0096]
First, in the first layer (surface layer 23a) of the wiring layer, among the lands 23d for flip chip connection arranged in a lattice pattern, the land 23d of the first outermost land row 23g and the second row from the outermost periphery ( The lands 23d up to the second land row 23h) are drawn out by the lead-out wiring 23e and connected to the predetermined lands 23d on the outermost and innermost circumferences for connecting the solder balls.
[0097]
At that time, the outermost two rows of lands 23d for flip chip connection are the lands 23d that are directly connected to the lead-out wiring 23e without vias 23f, so that the land diameter is reduced and the pitch between lands is also reduced. The minimum narrow pitch. However, one wiring is arranged between the lands in the outermost first land row 23g. Further, the flip chip connecting lands 23d in the third and subsequent rows from the outermost periphery are connected to the next layer through vias 23f, and the land diameters at that time are connected to the vias 23f, so that the outermost two rows are connected. Greater than.
[0098]
Subsequently, in the second layer of the wiring layer, the third row (first land row 23g) and the fourth row (second land row 23h) are drawn from the outermost periphery for flip chip connection, and the outermost periphery for solder ball connection. To the second and third rows. At this time, the third row for flip chip connection (first land row 23g) has a pitch at which one wiring can be arranged between the lands. Furthermore, the fourth row (second land row 23h) is arranged with only a minimum space because it is not necessary to pass wiring between the lands. Therefore, the pitch between lands of the third row (first land row 23g)> the pitch between lands of the fourth row (second land row 23h).
[0099]
Although the power plane 23k is provided in the second layer, the gap between the lands for flip chip connection is narrow and the clearance with the land 23d not connected to the power plane 23k cannot be secured. A power plane 23k is arranged so as to surround the land 23d.
[0100]
Further, since the solder ball connection land 23d can secure a clearance from the land 23d not connected to the power plane 23k, the power plane 23k can be disposed.
[0101]
If wiring is necessary in the second layer, the power planes 23k are not divided by pulling them out to the four corners of the BGA 26 together.
[0102]
Subsequently, in the third layer of the wiring layer, the fifth and sixth rows are drawn from the outermost periphery for flip chip connection, and are connected to the second and third rows from the outermost periphery for solder ball connection. At this time, the fifth row (first land row 23g) for flip chip connection has a pitch that allows one wiring to be arranged between the lands. Further, the sixth row (second land row 23h) does not need to pass wiring between lands, and therefore is arranged with only a minimum space. Accordingly, the pitch between lands in the fifth row (first land row 23g)> the pitch between lands in the sixth row (second land row 23h).
[0103]
The power plane 23k is also provided in the third layer, and the gap between the lands for flip chip connection is narrow and the clearance with the land 23d not connected to the power plane 23k cannot be secured. A power plane 23k is arranged so as to surround 23d.
[0104]
Similarly to the second layer, the solder ball connection land 23d can secure a clearance from the land 23d not connected to the power supply plane 23k, and therefore, the power supply plane 23k can be arranged.
[0105]
Subsequently, in the fourth layer of the wiring layer, the sixth, seventh, and eighth rows (including the fifth row) are drawn from the outermost periphery for flip chip connection, and 1,2,2, from the outermost periphery for solder ball connection. Connect to the third row. Note that 3 pins out of 4 pins in the eighth row for flip chip connection are non-contact pins and are not connected to the lead-out wiring 23e.
[0106]
In this way, the flip chip connecting lands 23d and the solder ball connecting lands 23d are connected by the lead wirings 23e for each wiring layer, and the wiring of the BGA 26 is completed.
[0107]
Like the BGA 26 of the second embodiment, the semiconductor chip 21 and the plurality of solder balls 24 are provided on the same surface of the multilayer wiring board 23, and a power plane 23 k that is a solid wiring is provided on the inner layer of the multilayer wiring board 23. Even if it is provided, it is possible to route the wiring for each wiring layer as shown in FIG. 19, and therefore, the BGA 26 of the second embodiment is similar to the BGA 22 of the first embodiment. The effect of can be obtained.
[0108]
FIG. 20 shows a BGA 27 according to a modification of the second embodiment. When the lead-out wiring 23e is drawn out from the flip-chip connection lands 23d arranged in a lattice like the BGA 26, each wiring layer is shown. The BGA 27 has a structure in which one column is pulled out instead of every other column.
[0109]
That is, in the case of a multi-pin semiconductor device, a multilayer wiring board 23 provided with a wiring layer corresponding to each column of flip chip connection lands 23d arranged in a grid pattern is used. In the structure shown, the multilayer wiring board 23 has eight wiring layers.
[0110]
Even in this case, the BGA 27 can be connected to the BGA 26 in the BGA 27 by pulling out the lead wirings 23e from the flip chip connecting lands 23d one by one for each wiring layer and connecting them to the predetermined lands 23d for connecting the solder balls. Similar effects can be obtained.
[0111]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
[0112]
In the first and second embodiments, the description has been given of the case where one or two rows are drawn for each wiring layer when the drawing wire 23e is drawn from the flip chip connecting land 23d arranged in a lattice shape. The number of columns to be drawn for each layer is not particularly limited, and can be variously changed according to the number of pins, the pitch between lands, the number of wiring layers of the multilayer wiring board 23, and the like.
[0113]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0114]
The multilayer wiring board has either a first circular terminal row in which a lead wire for connecting a circular terminal and an external terminal is passed between the circular terminals, or a second circular terminal row in which the lead wire is not passed between the circular terminals. Circular terminals that are arranged in the wiring layer and can be arranged in comparison with a structure in which lands are arranged at equal pitches because the inter-terminal pitch of the first circular terminal row is larger than the inter-terminal pitch of the second circular terminal row. The number of can be increased. As a result, even in the case of a small chip or a multi-pin, flip chip connection employing a multilayer wiring board of the subtra construction method is possible, and high-density mounting, improvement in electrical characteristics, and cost reduction can be achieved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an example of the structure of a semiconductor device according to a first embodiment of the present invention.
2 is an enlarged partial cross-sectional view showing an example of a connection state between a flip chip connection portion of the semiconductor device shown in FIG. 1 and a lead-out wiring in each wiring layer of a substrate.
3 is a plan view showing an example of wiring routing on a surface layer of a multilayer wiring board incorporated in the semiconductor device shown in FIG. 1. FIG.
4 is a plan view showing an example of wiring routing of the second layer of the multilayer wiring board incorporated in the semiconductor device shown in FIG. 1. FIG.
FIG. 5 is a plan view showing an example of wiring routing of the third layer of the multilayer wiring board incorporated in the semiconductor device shown in FIG. 1;
6 is a plan view showing an example of wiring routing of the fourth layer of the multilayer wiring board incorporated in the semiconductor device shown in FIG. 1. FIG.
7 is a plan view showing an example of land arrangement on the surface layer of the multilayer wiring board incorporated in the semiconductor device shown in FIG. 1; FIG.
8 is an enlarged plan view showing details of the layout of flip chip connection lands shown in FIG. 7; FIG.
9 is an enlarged partial perspective view showing an example of a connection state between a diameter of each land and a via shown in FIG. 8;
10 is a partial plan view showing an example of various land pitches in the land arrangement shown in FIG. 8. FIG.
11 is a plan view showing an example of a pad arrangement on the main surface of a semiconductor chip incorporated in the semiconductor device shown in FIG. 1; FIG.
12 is a side view showing an example of a connection method between the semiconductor chip shown in FIG. 11 and the multilayer wiring board.
13 is an enlarged partial plan view showing an example of an opening shape of a solder resist in the surface layer of the multilayer wiring board according to the first embodiment; FIG.
14 is a plan view showing an example of a wiring routing rule of each wiring layer in the multilayer wiring board shown in FIG.
15 is a plan view showing an example of land arrangement on a substrate of a comparative example with respect to the multilayer wiring board of the first embodiment shown in FIG. 7; FIG.
16 is a plan view showing an example of a wiring routing rule of each wiring layer in the multilayer wiring board incorporated in the fan-out type semiconductor device of the first embodiment of the present invention. FIG.
FIG. 17 is a plan view showing an example of a wiring routing rule of each wiring layer in the multilayer wiring board incorporated in the fan-in / out type semiconductor device according to the first embodiment of the present invention;
FIG. 18 is a cross-sectional view showing an example of the structure of a semiconductor device according to a second embodiment of the present invention.
19 is a plan view showing an example of a wiring routing rule of each wiring layer in the multilayer wiring board incorporated in the semiconductor device shown in FIG. 18;
FIG. 20 is a cross-sectional view showing a structure of a semiconductor device according to a modification of the second embodiment of the present invention.
[Explanation of symbols]
21 Semiconductor chip 21a Main surface 21b Pad 21c Gold bump (projection electrode)
22 BGA (semiconductor device)
23 multilayer wiring board 23a surface layer 23b back surface 23c through hole 23d land (circular terminal)
23e Lead wiring 23f Via 23g First land row (first terminal row)
23h Second land row (second terminal row)
23i Solder resist (insulating film)
23j Opening 23k Power plane 24 Solder ball (external terminal)
25 Sealing part 26, 27 BGA (semiconductor device)

Claims

A surface layer, a plurality of first lands and a plurality of second lands disposed in the surface layer, a plurality of first wirings electrically connected to the plurality of first lands, and the plurality of second lands, respectively. A plurality of second wirings electrically connected, a back surface located on the opposite side of the surface layer, a plurality of first external terminals electrically connected to the plurality of first wirings, and the plurality of second wirings A multilayer wiring board including a plurality of second external terminals each electrically connected to the wiring;
A plurality of first protrusions on the surface layer of the multilayer wiring board, the main surface including a plurality of first pads disposed on the principal surface, and a plurality of second pads disposed on the principal surface; A semiconductor chip mounted via an electrode and a plurality of second protruding electrodes,
The plurality of second lands are disposed inside the multilayer wiring board from the plurality of first lands,
The plurality of first lands include a plurality of third lands, and a plurality of fourth lands disposed inside the multilayer wiring board with respect to the plurality of third lands,
A distance between adjacent fourth lands of the plurality of fourth lands is narrower than a distance between adjacent third lands of the plurality of third lands,
Each of the plurality of second wirings is disposed on the back surface side of the multilayer wiring board from each of the plurality of first wirings,
The plurality of second external terminals are arranged inside the multilayer wiring board from the plurality of first external terminals,
The plurality of first pads are electrically connected to the plurality of first lands through the plurality of first protrusion electrodes, respectively.
The plurality of second pads are electrically connected to the plurality of second lands through the plurality of second protruding electrodes, respectively.

2. The semiconductor device according to claim 1, wherein the plurality of second lands includes a plurality of fifth lands and a plurality of sixth lands disposed inside the multilayer wiring board with respect to the plurality of fifth lands. A distance between adjacent sixth lands of the plurality of sixth lands is smaller than a distance between adjacent fifth lands of the plurality of fifth lands.

2. The semiconductor device according to claim 1, wherein each of the plurality of first lands and the plurality of second lands has a circular planar shape, and the plurality of first lands formed on the surface layer of the multilayer wiring board . The diameters of the plurality of first lands connected to each of the wirings are the diameters of the plurality of second lands respectively connected to the plurality of second wirings formed in the inner layer of the multilayer wiring board through vias. A semiconductor device characterized by being smaller.

2. The semiconductor device according to claim 1, wherein the plurality of first wirings and the plurality of first external terminals are electrically connected through a plurality of first vias, respectively, and the plurality of second lands and the plurality of first terminals are connected. The semiconductor device, wherein the second wiring is electrically connected through a plurality of second vias.

5. The semiconductor device according to claim 4, wherein the plurality of second wirings and the plurality of second external terminals are electrically connected through a plurality of third vias, respectively.