JP4181315B2 - Interleave transmitter and receiver - Google Patents

Description

となり、非常に低速なデータしか扱えないことになる。したがって、この値を超えるたとえば１０メガバイト／秒といった高速なデータ通信にＨＤＤを利用したインターリーバー・デインタリーバーを利用することは困難である。
【００２３】
この問題を解決する方法として、特願２００１−１２９５９：「インターリーブ装置、及びデインターリーブ装置」橋本、水木、が出願されている。そこで次に上記発明を適用した場合についての例を挙げる。
【００２４】
図１０に、上記発明を適用したインターリーバーおよびデインターリーバーを利用した送受信装置を示す。
【００２５】
図１０に示すように、送受信装置は、送信装置７００および受信装置８００からなり、送信装置７００から信号を送信し、伝送路９００を介して、受信装置８００で受信するものである。
【００２６】
送信装置７００は、外符号符号化部７１０、ＨＤＤ７３０、アドレス制御部７４０、高速メモリ部７５０、高速メモリアドレス制御部７６０、内符号符号化部７８０、デジタル変調部７９０を有し、ＨＤＤ７３０、アドレス制御部７４０、高速メモリ部７５０、高速メモリアドレス制御部７６０により、インターリーバー７２０を構成している。
【００２７】
受信装置８００は、外符号復号部８１０、ＨＤＤ８３０、アドレス制御部８４０、高速メモリ部８５０、高速メモリアドレス制御部８６０、内符号復号部８８０、デジタル復調部８９０を有し、ＨＤＤ８３０、アドレス制御部８４０、高速メモリ部８５０、高速メモリアドレス制御部８６０により、デインターリーバー８２０を構成している。
【００２８】
図５に示す従来方式との違いは、図１０で太線で示してある部分であり、インターリーバー７２０のＨＤＤ７３０へのデータの書き込み、デインターリーバ８２０のＨＤＤ８３０からのデータの読み出しの際、それぞれ高速メモリ部７５０、８５０を介していることと、高速メモリのアドレス制御を行なう高速メモリアドレス制御部７６０、８６０が追加されたこと、およびアドレス制御部７４０、８４０の機能が従来の方法と異なっていることである。これらの機能について以下に説明する。
【００２９】
このインターリーブの原理を図１１示す。
【００３０】
基本的な考え方は、ＨＤＤがランダムアクセスに要する時間分のデータをメモリに一旦蓄え、インターリーブがかかるような順序でＨＤＤ上に転送するというものである。ここでは、パリティを含むパケットの長さをＮバイトとし、このパケットをＭ個分集めてインターリーブする場合を考える。
【００３１】
まず、Ｎ行Ｌ列のメモリ上にＮバイト長のパケットがＬ個分左から順に書き込まれる。読み出しは各パケットの第１バイトがまとめて読み出され、ＨＤＤ上の第１バイト用の領域の先頭に書き込まれる。第２〜第Ｎバイト目についても同様の処理を行なう。この処理をＫ（＝Ｍ／Ｌ）回繰り返せばＨＤＤ上にインターリーブがかかった順序でデータが蓄積される。このデータを順次読み出すと結果的にＭ行Ｎ列のインターリーブが完了する。デインターリーブについてはインターリーブと逆の処理をすれば良い。なお、Ｌの大きさはデータレートをＲ[Byte/sec]、ＨＤＤのランダムアクセス速度をＴ[sec] とすれば、Ｌ＞２・Ｒ・Ｔとする必要がある。
【００３２】
このような方法により、ＨＤＤを使った高速インターリーバー・デインターリーバーを構成している。
【００３３】
【発明が解決しようとする課題】
次に、上記システムを実際に放送で運用する場合について考える。送信側では、通常送出中の信号を受信・復号して放送事故の有無の監視を行なうことが多い。しかしながら、長時間のインターリーブを行なっている場合にこのような監視を行なおうとすると、デインターリーブをしてからでないと、信号の復号ができないため、デインターリーブに要する時間たってからでないと送出している信号を見ることができず、放送事故の即時検出が困難となる。これが第１の問題点である。
【００３４】
次に、信号が降雨減衰によって連続的なビットエラーを伴って受信された場合を考える。信号の伝送は、パケットを横断する方向に行なわれるから、降雨減衰で生じるビット誤りは、図１２に示すハッチング部分のような形状となる。図１２は、受信された信号の例を示す。
【００３５】
この状態で、パリティ＃ｉ（ｉ＝１，２，…，Ｎ）を使ってパケット＃ｉの誤り訂正を行なうが、このときすべてのパケットについて誤り訂正能力を超えていたとすると、通常、誤訂正を防ぐために誤り訂正処理を行なわずにデータの出力を行なう。このとき、ハッチングをかけていない部分については正しいデータが出力されることになるが、すべてのパケットにビット誤りがあるために、これを例えばＭＰＥＧ−２復号器に入力したとしても、正しい復号処理は行なえず、この場合インターリーブ１フレーム分の誤りが生じたのと同じ影響が生ずることになる。これはバイト誤りに対してパケット誤り率の劣化が大きいためであり、これが第２の問題点である。したがって、パケット誤り率をバイト誤り率と同等に抑える方式が望まれる。
【００３６】
上記のように、従来法によってもＨＤＤの様な順次読み出し・順次書き込みが高速に行なえる反面ランダムアクセスを苦手とするデバイスを使った高速インターリーブを実現することは可能であるが、
【００３７】
・バイト（ビット）誤り率に対しパケット誤り率が劣化すること
【００３８】
・送出信号がリアルタイムモニタできないこと
などの問題点がある。
【００３９】
そこで本発明は、高速なデータ通信においても利用可能で、送出信号のリアルタイムモニタが可能で、かつパケット誤り率をバイト誤り率と同等に抑えることができるＨＤＤを用いたインターリーバー・デインターリーバーを提供することを課題とする。
【００４０】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、データを入力し、前記データのデータ入力順序を変更してから誤り訂正符号を生成・付加して前記データおよび前記誤り訂正符号を前記データ入力順序で送信するインターリーブ送信装置において、順次読み出し・順次書き込みを高速に行うデバイスと、前記デバイスへの読み出しアドレス・書き込みアドレスを生成するアドレス制御部と、ランダムアクセスを高速に行うメモリと、前記メモリへの読み出しアドレス・書き込みアドレスを生成するメモリアドレス制御部と、前記入力したデータを前記デバイスに順次書き込み、前記デバイスから所定の順序で前記メモリ上に前記データを転送し、前記メモリ上で前記データのデータ入力順序を変更したデータに対して誤り訂正符号化処理を行い、該得られた誤り訂正符号を前記デバイスの所定の位置に書き込み、前記デバイスから前記データおよび前記誤り訂正符号を順次読み出す制御部と、前記制御部により読み出されたデータを読み出し順に送信する送信部と、を備えたことを特徴とするものである。
【００４１】
請求項２記載の発明は、上記課題を解決するため、請求項１記載のインターリーブ送信装置において、前記制御部が、前記得られた誤り訂正符号を前記デバイスの前記入力データが書き込まれた直後の領域に書き込むことを特徴とするものである。
【００４２】
請求項３記載の発明は、上記課題を解決するため、請求項１または２記載のインターリーブ送信装置において、前記制御部が、前記誤り訂正符号化処理を行うデータ長を、誤り訂正復号処理能力に応じたデータ長に区切って行うことを特徴とするものである。
【００４３】
請求項４記載の発明は、上記課題を解決するため、データおよび該データの誤り訂正符号を受信し、前記データおよび前記データの誤り訂正符号のデータ受信順序を変更してから誤り訂正符号の復号を行い、前記データをデータ受信順序で出力するインターリーブ受信装置において、前記データおよび前記データの誤り訂正符号を順次受信する受信部と、順次読み出し・順次書き込みを高速に行うデバイスと、前記デバイスへの読み出しアドレス・書き込みアドレスを生成するアドレス制御部と、ランダムアクセスを高速に行うメモリと、前記メモリへの読み出しアドレス・書き込みアドレスを生成するメモリアドレス制御部と、前記受信部が受信したデータおよび前記データの誤り訂正符号を前記デバイスに順次書き込み、前記デバイスから所定の順序で前記メモリ上に前記データおよび前記データの誤り訂正符号を転送し、前記メモリ上で前記データおよび前記データの誤り訂正符号のデータ受信順序を変更したデータに対して誤り訂正符号復号処理を行い、該得られたデータを前記デバイスの所定の位置に書き込み、前記デバイスから前記データを順次読み出し出力する制御部と、を備えたことを特徴とするものである。
【００４４】
請求項５記載の発明は、上記課題を解決するため、請求項４記載のインターリーブ受信装置において、前記制御部が、前記得られたデータを前記デバイスからの読み出し順に書き戻すことを特徴とするものである。
【００４５】
請求項６記載の発明は、上記課題を解決するため、請求項４または５記載のインターリーブ受信装置において、前記受信部が、前記誤り訂正符号復号処理能力に応じたデータ長に対するデータの誤り訂正符号を受信することを特徴とするものである。
【００４６】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について添付図面を参照しつつ説明する。
【００４７】
本発明に係るインターリーバー、デインターリーバーを適用した送受信装置を図１に示す。
【００４８】
図１に示すように、送受信装置は、送信装置１００、受信装置２００を備えており、送信装置１００から送信された信号が、伝送路３００を介して、受信装置２００で受信される。
【００４９】
送信装置１００は、ＨＤＤ１３０、アドレス制御部１４０、高速メモリ部１５０、高速メモリアドレス制御部１６０、外符号符号化部１７０、内符号符号化部１８０およびデジタル変調部１９０を備えている。
【００５０】
受信装置２００は、ＨＤＤ２３０、アドレス制御部２４０、高速メモリ部２５０、高速メモリアドレス制御部２６０、外符号復号部２７０、内符号復号部２８０およびデジタル復調部２９０を備えている。
【００５１】
また、この送受信装置は、送信装置１００と受信装置２００とからなるが、送信装置１００、受信装置２００は、それぞれ複数の装置を組み合わせたものであっても構わない。
【００５２】
また、ここで扱うデータについては、１８８バイトのＴＳパケットとし、パケット単位のパリティの付加は行なわないものとする。
【００５３】
まず、送信側のインターリーバーについて動作原理を説明する。概要を図２に示す。
【００５４】
ここでは、インターリーブフレームの構成はＭパケットとし、フレーム内の全てのパケットの第ｋバイト（ｋ＝１，２，…，Ｎ）をデータ系列とし、これに対するパリティｐバイトを第ｋ列目のパリティとして同列の下端に付加した構成としている。また、その読み出し順序は書き込み順序と同じである。
【００５５】
このような構成にすることで、誤り訂正を行う際にはインターリーブ効果が得られ、かつ読み出しと書き込みが同じ順序であることから、放送局からの送出時に同時モニタも可能となる。また、伝送路でビット誤りを生じ（図中右の×印）、外符号の誤り訂正能力を超えた場合、訂正をせずにデータを出力するが、誤りは特定のパケットに集中しており、その他のパケットについては受信可能となるため、パケット誤り率も改善する。
【００５６】
以上の説明では、原理を説明するために短いインターリーブをかける場合について述ベた。しかしながら、長時間のインターリーブをかける場合には図中のＭ、およびｐは非常に大きい値となり、これをそのまま符号化できる現実的な符号は現状では存在しない。したがって、実現可能な符号を使う方法を考える必要がある。また、ＨＤＤを使う以上ランダムアクセスタイムを考慮した設計を行なう必要がある。
【００５７】
図３に、ハードウェア実現のための送信側インターリーブの動作原理図を示す。
【００５８】
図の中央はＨＤＤのアドレスマップであり、左はその部分拡大図である。インターリーバーに入力されるデータは、Ｎバイト長のパケットであり、Ｂｋ個のパケットを集めて１つのデータブロックを構成している。ここで利用する誤り訂正符号は実現可能な規模の符号とし、そのデータ長をＤｓバイト、符号長をＣｗバイトとすれば、Ｄｓブロック分のデータブロック領域とＣｗ−Ｄｓブロック分のパリティブロック領域をＨＤＤ上に確保する。ブロックあたりのパケット数Ｂｋは、インターリーブ時間Ｉ[sec] とデータレートＲ[Byte/sec]によって決まり、
【００５９】
Ｂｋ＝Ｒ・Ｉ／Ｎ／Ｃｗ[Packets/Block]
により求めることができる。
【００６０】
インターリーバーに入力されたデータは、まずＨＤＤ上のデータブロックの領域に順次書き込まれる。次に、書き込まれたデータを使って誤り訂正符号のパリティを求めてＨＤＤ上のパリティブロックの領域に書き込むことになるが、ここで誤り訂正符号化の方法を工夫し、またＨＤＤのランダムアクセス速度Ｔ[sec] の問題に対処する必要がある。
【００６１】
まず、符号化の方法についてであるが、各データブロックからパケット番号が同一でかつパケット内で同じ位置にある１バイト分のデータを計Ｄｓバイト分読み出して符号化を行ない、得られたＣｗ−Ｄｓバイト分のパリティをパリティブロック（♯１〜Ｃｗ−Ｄｓ）の同一位置に１バイトずつ書き込むものとする。ただし、１バイトずつ読み出し・書き込み動作を行なった場合、一般にＨＤＤのアクセスタイムが大きいためデータの処理が間に合わない。
【００６２】
そこで、ＨＤＤ上の各ブロックからＲＡＭへある程度のパケットをまとめて転送し、このＲＡＭ上で符号化処理を行なうことを考える。この処理を行なう場合、Ｄｓ回のランダムアクセスが行なわれることになるため、ＨＤＤのランダムアクセスタイムＴ、データレートＲとすると、Ｄｓ・Ｔ・Ｒ[Byte]以上のメモリ領域が必要となる。さらに生成したパリティも一旦ＲＡＭ上に書き込むことを考慮すると結局、
【００６３】
Ｃ＞Ｒ・Ｔ・Ｃｗ[Byte]
なる容量ＣのＲＡＭが必要となる。このＲＡＭ上に各ブロックからＣ／Ｃｗ／Ｎ個のパケットを連続的に読み出し、ＲＡＭ上で符号化処理を行ない、得られたパリティをＨＤＤのパリティプロック領域に転送する処理をＲ・Ｉ／Ｃ回繰り返せば符号化が完了する。その後、ＨＤＤ上からデータおよびパリティを順次読み出して伝送すれば、出力データの順序は入力データと変化せず、かつインターリーブ効果のある符号化ができる。
【００６４】
次に、受信機側について考える。
【００６５】
図４に、ハードウェア実現のための受信側インターリーブの動作原理図を示す。
【００６６】
図の中央はＨＤＤのアドレスマップであり、左はその部分拡大図である。インターリーバーに入力されるデータは、Ｎバイト長のパケットであり、Ｂｋ個のパケットを集めて１つのデータブロックを構成している。ここで利用する誤り訂正符号は、送信側と同一のもので実現可能な規模の符号とし、そのデータ長をＤｓバイト、符号長をＣｗバイトとすれば、Ｄｓブロック分のデータブロック領域とＣｗ−Ｄｓブロック分のパリティブロック領域をＨＤＤ上に確保する。ブロックあたりのパケット数Ｂｋは、インターリーブ時間Ｉ[sec] とデータレートＲ[Byte/sec]によって決まり、
【００６７】
Ｂｋ＝Ｒ・Ｉ／Ｎ／Ｃｗ[Packets/Block]
により求めることができる。
【００６８】
インターリーバーに入力されたデータは、まずＨＤＤ上のデータブロックの領域に順次書き込まれる。次に、書き込まれたデータを使って誤り訂正符号のパリティを求めてＨＤＤ上のパリティブロックの領域に書き込むことになるが、ここで誤り訂正符号化の方法を工夫し、またＨＤＤのランダムアクセス速度Ｔ[sec] の問題に対処する必要がある。
【００６９】
まず、復号の方法についてであるが、各データブロックおよびパリティブロックから同じ位置にある１バイト分のデータを計Ｃｗバイト分読み出して復号を行ない、得られたＤｓバイト分のデータをデータブロック（＃１〜Ｄｓ）の同一位置に１バイトずつ書き込むものとする。ただし、１バイトずつ読み出し・書き込み動作を行なった場合、一般にＨＤＤのアクセスタイムが大きいためデータの処理が間に合わない。
【００７０】
そこで、ＨＤＤ上の各ブロックからＲＡＭへある程度のパケットをまとめて転送し、このＲＡＭ上で復号処理を行なうことを考える。この処理を行なう場合、Ｄｗ回のランダムアクセスが行なわれることになるため、ＨＤＤのランダムアクセスタイムＴ、データレートＲとすると、Ｄｗ・Ｔ・Ｒ[Byte]以上のメモリ領域が必要となる。したがって、
【００７１】
Ｃ＞Ｒ・Ｔ・Ｃｗ[Byte]
なる容量ＣのＲＡＭが必要となる。このＲＡＭ上に各ブロックからＣ／Ｃｗ／Ｎ個のパケットを連続的に読み出し、ＲＡＭ上で復号処理を行ない、得られたデータをＨＤＤのデータブロック領域に転送する処理をＲ・Ｉ／Ｃ回繰り返せば復号が完了する。その後、ＨＤＤ上からデータを順次読み出して伝送すれば出力データの順序は入力データと変化せず、かつデインターリーブ効果のある復号ができる。
【００７２】
【発明の効果】
本発明によれば、入力データをデバイスに順次書き込み、該デバイスからメモリに前記データを順次転送し、前記メモリ上で前記データ入力順序とは別の順番のデータ列に対して誤り訂正符号化処理を行い、ここで得られた誤り訂正符号を前記デバイスに書き込み、前記入力データおよび前記誤り訂正符号を順次読み出し順番で送信する、また、受信した入力データおよび誤り訂正符号をメモリ上で前記データ受信順序とは別の順番のデータ列に対して誤り訂正符号復号処理を行い、ここで得られたデータをデバイスに書き込み、該デバイスから前記データを順次読み出し順番で読み出すので、ＨＤＤなど安価で大容量ではあるがランダムアクセスに向かないデバイスを利用して高速・大容量なインターリーバー、デインターリーバーを実現することができるとともにデータの並びをインターリーブせずに送受信することができ、効率的にビット誤りの訂正が行なえ、パケット誤り率の低減も図れ、かつ送出信号の同時モニタも行うことができる。
【００７３】
例えば、２１ＧＨｚ帯を利用した衛星放送のように、降雨による受信電界の減衰が著しい伝送路に、本発明を応用した超長周期のインターリーブを適用すれば、数十分にわたる降雨遮断が発生したとしても、降雨遮断によるビット誤りを前後数時間に渡って分散させることができるので、前記誤り訂正符号によって、効率的にビット誤りの訂正が行なえ、正常に受信できる確率を大幅に改善することができる。
【図面の簡単な説明】
【図１】本発明に係る送信装置および受信装置の一実施例を示すブロック図である。
【図２】一実施例のインターリーブ動作原理説明図である。
【図３】一実施例の送信側インターリーブの動作原理説明図である。
【図４】一実施例の受信側インターリーブの動作原理説明図である。
【図５】従来のＨＤＤをインターリーバー・デインターリーバーに利用した送受信装置を示すブロック図である。
【図６】従来のインターリーバーにおける書き込み方を示す図である。
【図７】従来のインターリーバーにおける読み出し方を示す図である。
【図８】従来のデインターリーバーにおける書き込み方を示す図である。
【図９】従来のデインターリーバーにおける読み出し方を示す図である。
【図１０】ＨＤＤ使用によるインターリーバー、デインターリーバーを利用した送受信装置を示すブロック図である。
【図１１】２段階インターリーブによる高速ＨＤＤインターリーバーを示す原理説明図である。
【図１２】連続的なビットエラーを伴って受信された信号の一例を示す図である。
【符号の説明】
１００ 送信装置
１３０ ＨＤＤ
１４０ アドレス制御部
１５０ 高速メモリ部
１６０ 高速メモリアドレス制御部
１７０ 外符号符号化部
１８０ 内符号符号化部
１９０ デジタル変調部
２００ 受信装置
２３０ ＨＤＤ
２４０ アドレス制御部
２５０ 高速メモリ部
２６０ 高速メモリアドレス制御部
２７０ 外符号復号部
２８０ 内符号復号部
２９０ デジタル復調部
３００ 伝送路
４００ 送信装置
４１０ 外符号符号化部
４２０ インターリーバー
４３０ ＨＤＤ
４４０ アドレス制御部
４８０ 内符号符号化部
４９０ デジタル変調部
５００ 受信装置
５１０ 外符号復号部
５２０ デインターリーバー
５３０ ＨＤＤ
５４０ アドレス制御部
５８０ 内符号復号部
５９０ デジタル復調部
６００ 伝送路
７００ 送信装置
７１０ 外符号符号化部
７２０ インターリーバー
７３０ ＨＤＤ
７４０ アドレス制御部
７５０ 高速メモリ部
７６０ 高速メモリアドレス制御部
７８０ 内符号符号化部
７９０ デジタル変調部
８００ 受信装置
８１０ 外符号復号部
８２０ デインターリーバー
８３０ ＨＤＤ
８４０ アドレス制御部
８５０ 高速メモリ部
８６０ 高速メモリアドレス制御部
８８０ 内符号復号部
８９０ デジタル復調部
９００ 伝送路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital transmission technique, and more particularly to an interleave transmission apparatus and reception apparatus that can effectively correct a bit error generated on a transmission path.
[0002]
[Prior art]
Conventionally, sequential writing / reading of data can be performed at a high speed, but there is a hard disk drive (HDD) or the like as a device that is not suitable because it takes time to write / read random data. A configuration for performing interleaving / deinterleaving using the HDD will be described below.
[0003]
FIG. 5 shows an example of a transmission / reception apparatus using an HDD for an interleaver / deinterleaver.
[0004]
As illustrated in FIG. 5, the transmission / reception device includes a transmission device 400 and a reception device 500, transmits a signal from the transmission device 400, and receives the signal through the transmission path 600.
[0005]
The transmission apparatus 400 includes an outer code encoding unit 410, an HDD 430, an address control unit 440, an inner code encoding unit 480, and a digital modulation unit 490. The HDD 430 and the address control unit 440 constitute an interleaver 420.
[0006]
The receiving apparatus 500 includes an outer code decoding unit 510, an HDD 530, an address control unit 540, an inner code decoding unit 580, and a digital demodulation unit 590. The HDD 530 and the address control unit 540 constitute a deinterleaver 520.
[0007]
Note that the transmission / reception apparatus shown here shows a configuration that is commonly used, and the only place where a normal RAM (random access memory) is used for the interleaver 420 and deinterleaver 520 is used here. It has been replaced with what you did.
[0008]
In transmission apparatus 400, first, outer code encoding section 410 performs processing for adding a first error correction code to input transmission digital data, that is, outer code encoding. Thereafter, the interleaver 420 performs processing for interleaving, that is, randomizing the arrangement of data using the HDD 430.
[0009]
Here, an example of interleaving will be described with reference to FIGS.
[0010]
Write and read addresses in the HDD 430 are generated by the address control unit 440. FIG. 6 shows how to specify the address for writing data (write order), and FIG. 7 shows how to specify the read address (read order). 6 and 7, the data to be handled is a 204-byte code word obtained by adding 16 bytes of the Reed-Solomon code (RS [204, 188] code) parity byte to the 188-byte TS packet. The example in the case of applying the interleaving of the depth L is shown.
[0011]
As shown in FIG. 6, in interleaver 420, first, writing is performed in the same order (row direction) as the address of HDD 430. Further, the data written in this way is read out in an order (column direction) different from the order of addresses on the HDD 430 as shown in FIG. In this way, the data sequence is agitated.
[0012]
The inner code encoder 480 adds a second error correction code to the data, that is, inner code encoding is performed, and the digital modulator 490 uses a digital modulation method (QPSK, 8PSK, 16APSK, etc.). Modulated and sent out to the transmission line 600 via an antenna or the like.
[0013]
If the modulated wave is affected by noise, multipath interference, rain attenuation, or the like on the transmission line 600, the probability of bit errors occurring when demodulating digitally modulated data on the receiving side increases.
[0014]
In receiving apparatus 500, data received from transmission path 600 is demodulated by digital modulation section 590, and the digitally demodulated data is processed by inner code decoding section 580 using the second error correction code to correct bit errors; That is, inner code decoding is performed. Thereafter, the deinterleaver 520 performs a process for restoring the arrangement of the deinterleaved or randomized data.
[0015]
Here, an example of deinterleaving corresponding to the interleaving in FIGS. 6 and 7 will be described with reference to FIGS.
[0016]
Addresses for writing and reading in the HDD 530 are generated by the address control unit 540. FIG. 8 shows how to specify the address for writing data (write order), and FIG. 9 shows how to specify the read address (read order).
[0017]
As shown in FIG. 8, in the deinterleaver 520, writing is first performed in the same order (column direction) as in FIG. The data written in this way is then read in the same order (column direction) as the order of the addresses on the HDD 530 as shown in FIG. In this way, the reverse stirring process for returning the order of the stirred data is completed.
[0018]
For the digital data for which the reverse agitation processing has been completed, the outer code decoding unit 510 uses the first error correction code to correct a bit error, that is, outer code decoding, and outputs received data.
[0019]
Even if continuous errors occur in the data input to the deinterleaver 520, the error in the data after back stirring is evenly distributed among the L code words, so the first error correction It is possible to fully extract the correction capability of the code.
[0020]
As described above, it is possible to configure a transmission apparatus / reception apparatus that constitutes an interleaver / deinterleaver using an HDD or the like. However, in the case of an HDD, for example, reading data as shown in FIG. 7 and writing data as shown in FIG. In such a case, the bottleneck is the seek time required for the write / read head to move on the hard disk.
[0021]
This seek time Ts is about 10 milliseconds on average in a normal HDD, and is separately defined as a full stroke seek time Tfss in the case of head movement between the innermost circumference and the outermost circumference of the disk, and is about 20 milliseconds. In particular, when interleaving is performed for an extremely long time such as 24 hours, it is assumed that interleaving is performed over the entire HDD area. In such a case, since the recording / reproducing head frequently accesses such that it moves from the vicinity of the outermost periphery of the HDD to the vicinity of the inner periphery of the HDD, this full stroke seek time becomes a particular problem.
[0022]
For example, considering that interleaving and deinterleaving is performed in units of bytes using an HDD of Tfss = 20 milliseconds, the speed of data that can be interleaved at this time is
[Expression 1]

Therefore, only very low-speed data can be handled. Therefore, it is difficult to use an interleaver / deinterleaver using an HDD for high-speed data communication exceeding this value, for example, 10 megabytes / second.
[0023]
As a method for solving this problem, Japanese Patent Application No. 2001-12959: “Interleave device and deinterleave device” Hashimoto and Mizuki have been filed. Then, the example about the case where the said invention is applied next is given.
[0024]
FIG. 10 shows a transmission / reception apparatus using an interleaver and deinterleaver to which the above invention is applied.
[0025]
As illustrated in FIG. 10, the transmission / reception device includes a transmission device 700 and a reception device 800, transmits a signal from the transmission device 700, and receives the signal through the transmission path 900.
[0026]
The transmission apparatus 700 includes an outer code encoding unit 710, an HDD 730, an address control unit 740, a high speed memory unit 750, a high speed memory address control unit 760, an inner code encoding unit 780, and a digital modulation unit 790. The unit 740, the high-speed memory unit 750, and the high-speed memory address control unit 760 constitute an interleaver 720.
[0027]
The receiving apparatus 800 includes an outer code decoding unit 810, an HDD 830, an address control unit 840, a high-speed memory unit 850, a high-speed memory address control unit 860, an inner code decoding unit 880, and a digital demodulation unit 890, and the HDD 830 and the address control unit 840. The high-speed memory unit 850 and the high-speed memory address control unit 860 constitute a deinterleaver 820.
[0028]
The difference from the conventional method shown in FIG. 5 is the portion indicated by a thick line in FIG. 10. When writing data to the HDD 730 of the interleaver 720 and reading data from the HDD 830 of the deinterleaver 820, respectively. It is via the memory units 750 and 850, the high-speed memory address control units 760 and 860 for performing address control of the high-speed memory are added, and the functions of the address control units 740 and 840 are different from the conventional method. That is. These functions are described below.
[0029]
The principle of this interleaving is shown in FIG.
[0030]
The basic idea is that data for the time required for random access by the HDD is temporarily stored in the memory and transferred to the HDD in an order that causes interleaving. Here, a case is considered where the length of a packet including parity is N bytes, and M packets are collected and interleaved.
[0031]
First, N packets having a length of N bytes are written in order from the left on the memory of N rows and L columns. For reading, the first byte of each packet is read together and written at the head of the first byte area on the HDD. The same process is performed for the second to Nth bytes. If this process is repeated K (= M / L) times, the data is accumulated on the HDD in the order of interleaving. When this data is read sequentially, the interleaving of M rows and N columns is completed as a result. Deinterleaving may be performed in the reverse of interleaving. The size of L needs to be L> 2 · R · T, where R [Byte / sec] is the data rate and T [sec] is the random access speed of the HDD.
[0032]
By such a method, a high-speed interleaver / deinterleaver using the HDD is configured.
[0033]
[Problems to be solved by the invention]
Next, consider the case where the above system is actually operated by broadcasting. In many cases, the transmitting side receives and decodes signals that are normally transmitted to monitor the presence or absence of a broadcast accident. However, when performing such monitoring when performing long interleaving, the signal cannot be decoded unless deinterleaving is performed. It is difficult to immediately detect a broadcast accident. This is the first problem.
[0034]
Next, consider the case where a signal is received with continuous bit errors due to rain attenuation. Since signal transmission is performed in a direction crossing the packet, bit errors caused by rain attenuation have a shape like a hatched portion shown in FIG. FIG. 12 shows an example of a received signal.
[0035]
In this state, parity #i (i = 1, 2,..., N) is used to perform error correction on packet #i. At this time, if all packets exceed the error correction capability, error correction is usually performed. In order to prevent this, data is output without performing error correction processing. At this time, correct data is output for the portion not hatched. However, since there is a bit error in all packets, even if this is input to an MPEG-2 decoder, for example, correct decoding processing is performed. In this case, the same effect as an error for one interleaved frame occurs. This is because the packet error rate is greatly degraded with respect to byte errors, and this is the second problem. Therefore, a method for suppressing the packet error rate to be equal to the byte error rate is desired.
[0036]
As mentioned above, it is possible to realize high-speed interleaving using devices that are not good at random access, although sequential reading and sequential writing like HDD can be performed at high speed even by the conventional method,
[0037]
-Packet error rate deteriorates relative to byte (bit) error rate
[0038]
・ The transmission signal cannot be monitored in real time.
There are problems such as.
[0039]
Therefore, the present invention can be used for high-speed data communication, and can provide an interleaver / deinterleaver using an HDD capable of monitoring a transmission signal in real time and suppressing the packet error rate to be equal to the byte error rate. The issue is to provide.
[0040]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, the invention according to claim 1 inputs data, changes the data input order of the data, generates and adds an error correction code, and converts the data and the error correction code to the data. In an interleaved transmission device that transmits in the input order, a device that performs sequential read / sequential writing at high speed, an address control unit that generates a read address / write address to the device, a memory that performs random access at high speed, and the memory A memory address control unit that generates a read address and a write address to the device, and sequentially writes the input data to the device, transfers the data from the device to the memory in a predetermined order, and the data on the memory Error correction coding processing is performed on data whose data input order has been changed The obtained error correction code is written in a predetermined position of the device, the control unit for sequentially reading the data and the error correction code from the device, and the data read by the control unit are transmitted in the order of reading. And a transmission unit.
[0041]
According to a second aspect of the present invention, in order to solve the above-described problem, in the interleave transmission apparatus according to the first aspect, the control unit may use the obtained error correction code immediately after the input data of the device is written. It is characterized by writing in the area.
[0042]
In order to solve the above-mentioned problem, the invention according to claim 3 is the interleave transmission device according to claim 1 or 2, wherein the control unit sets the data length for performing the error correction coding processing to error correction decoding processing capability. It is characterized by being divided into corresponding data lengths.
[0043]
In order to solve the above problems, the invention according to claim 4 receives data and an error correction code of the data, changes the data reception order of the data and the error correction code of the data, and then decodes the error correction code. In an interleave receiving device that outputs the data in a data reception order, a receiving unit that sequentially receives the data and an error correction code of the data, a device that sequentially reads and writes at high speed, and An address control unit that generates a read address / write address, a memory that performs random access at high speed, a memory address control unit that generates a read address / write address to the memory, data received by the receiving unit, and the data Error correction codes are sequentially written to the device. Error correction code decoding processing for the data and the data in which the data reception order of the error correction code of the data is changed on the memory by transferring the data and the error correction code of the data to the memory in a predetermined order And a controller that writes the obtained data to a predetermined position of the device and sequentially reads and outputs the data from the device.
[0044]
According to a fifth aspect of the present invention, in order to solve the above problem, in the interleave receiving apparatus according to the fourth aspect, the control unit writes back the obtained data in the order of reading from the device. It is.
[0045]
According to a sixth aspect of the present invention, in order to solve the above-mentioned problem, in the interleave receiving apparatus according to the fourth or fifth aspect, the receiving unit performs an error correction code of data for a data length corresponding to the error correction code decoding processing capability. Is received.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
[0047]
A transmission / reception apparatus to which the interleaver and deinterleaver according to the present invention are applied is shown in FIG.
[0048]
As illustrated in FIG. 1, the transmission / reception apparatus includes a transmission apparatus 100 and a reception apparatus 200, and a signal transmitted from the transmission apparatus 100 is received by the reception apparatus 200 via a transmission path 300.
[0049]
The transmission apparatus 100 includes an HDD 130, an address control unit 140, a high-speed memory unit 150, a high-speed memory address control unit 160, an outer code coding unit 170, an inner code coding unit 180, and a digital modulation unit 190.
[0050]
The receiving apparatus 200 includes an HDD 230, an address control unit 240, a high-speed memory unit 250, a high-speed memory address control unit 260, an outer code decoding unit 270, an inner code decoding unit 280, and a digital demodulation unit 290.
[0051]
The transmission / reception apparatus includes the transmission apparatus 100 and the reception apparatus 200. However, the transmission apparatus 100 and the reception apparatus 200 may be a combination of a plurality of apparatuses.
[0052]
The data handled here is a 188-byte TS packet, and no parity is added in units of packets.
[0053]
First, the operation principle of the transmission side interleaver will be described. An outline is shown in FIG.
[0054]
Here, the configuration of the interleaved frame is M packets, the kth byte (k = 1, 2,..., N) of all the packets in the frame is a data sequence, and the parity p bytes for this is the parity of the kth column. As a configuration added to the lower end of the same row. Further, the reading order is the same as the writing order.
[0055]
With such a configuration, an interleaving effect is obtained when error correction is performed, and since reading and writing are in the same order, simultaneous monitoring can be performed at the time of transmission from a broadcasting station. In addition, if a bit error occurs in the transmission line (marked with a cross on the right in the figure) and the error correction capability of the outer code is exceeded, data is output without correction, but the error is concentrated in a specific packet. Since other packets can be received, the packet error rate is also improved.
[0056]
In the above description, the case where short interleaving is applied is described in order to explain the principle. However, when long-term interleaving is applied, M and p in the figure are very large values, and there is no realistic code that can be encoded as it is. Therefore, it is necessary to consider a method using a feasible code. In addition, since the HDD is used, it is necessary to design in consideration of the random access time.
[0057]
FIG. 3 shows an operation principle diagram of transmission side interleaving for hardware implementation.
[0058]
The center of the figure is an address map of the HDD, and the left is a partially enlarged view thereof. Data input to the interleaver is an N-byte packet, and Bk packets are collected to form one data block. The error correction code used here is a code of a feasible scale, and if the data length is Ds bytes and the code length is Cw bytes, a data block area for Ds blocks and a parity block area for Cw-Ds blocks are provided. Secure on HDD. The number of packets Bk per block is determined by the interleaving time I [sec] and the data rate R [Byte / sec]
[0059]
Bk = R · I / N / Cw [Packets / Block]
It can ask for.
[0060]
The data input to the interleaver is first written sequentially into the data block area on the HDD. Next, the parity of the error correction code is obtained using the written data and is written in the parity block area on the HDD. Here, the error correction encoding method is devised, and the random access speed of the HDD is determined. We need to deal with the problem of T [sec].
[0061]
First, regarding the encoding method, a total of Ds bytes of data corresponding to 1 byte from the data block having the same packet number and the same position in the packet are read and encoded. It is assumed that parity for Ds bytes is written byte by byte at the same position in the parity block (# 1 to Cw-Ds). However, when a read / write operation is performed byte by byte, data processing is not in time because the access time of the HDD is generally large.
[0062]
Therefore, it is considered that a certain amount of packets are collectively transferred from each block on the HDD to the RAM, and the encoding process is performed on the RAM. When this process is performed, random access is performed Ds times. Therefore, when the HDD random access time T and the data rate R are used, a memory area of Ds · T · R [Byte] or more is required. Furthermore, considering that the generated parity is once written on the RAM,
[0063]
C> R ・ T ・ Cw [Byte]
A RAM having a capacity C is required. R / I / C is a process in which C / Cw / N packets are continuously read from each block on the RAM, encoded on the RAM, and the obtained parity is transferred to the parity block area of the HDD. If it repeats, encoding will be completed. Thereafter, if data and parity are sequentially read from the HDD and transmitted, the order of output data does not change from that of input data, and encoding with an interleave effect can be performed.
[0064]
Next, consider the receiver side.
[0065]
FIG. 4 shows an operation principle diagram of reception-side interleaving for hardware implementation.
[0066]
The center of the figure is an address map of the HDD, and the left is a partially enlarged view thereof. Data input to the interleaver is an N-byte packet, and Bk packets are collected to form one data block. The error correction code used here is the same code that can be realized by the same code as that on the transmission side. If the data length is Ds bytes and the code length is Cw bytes, the data block area for the Ds block and the Cw− A parity block area for Ds blocks is secured on the HDD. The number of packets Bk per block is determined by the interleaving time I [sec] and the data rate R [Byte / sec]
[0067]
Bk = R · I / N / Cw [Packets / Block]
It can ask for.
[0068]
The data input to the interleaver is first written sequentially into the data block area on the HDD. Next, the parity of the error correction code is obtained using the written data and is written in the parity block area on the HDD. Here, the error correction encoding method is devised, and the random access speed of the HDD is determined. We need to deal with the problem of T [sec].
[0069]
First, regarding the decoding method, a total of Cw bytes are read out from each data block and parity block for 1 byte of data, and decoding is performed. The obtained Ds bytes of data are converted into data blocks (# 1 to Ds) are written one byte at a time. However, when a read / write operation is performed byte by byte, data processing is not in time because the access time of the HDD is generally large.
[0070]
Therefore, it is considered that a certain amount of packets are collectively transferred from each block on the HDD to the RAM, and the decoding process is performed on the RAM. When this process is performed, random access of Dw times is performed. Therefore, assuming that the HDD random access time T and the data rate R, a memory area of Dw · T · R [Byte] or more is required. Therefore,
[0071]
C> R ・ T ・ Cw [Byte]
A RAM having a capacity C is required. A process of continuously reading C / Cw / N packets from each block on the RAM, performing a decoding process on the RAM, and transferring the obtained data to the data block area of the HDD R · I / C times If it repeats, decoding is completed. Thereafter, if the data is sequentially read from the HDD and transmitted, the order of the output data does not change from that of the input data, and decoding with a deinterleave effect can be performed.
[0072]
【The invention's effect】
According to the present invention, input data is sequentially written to a device, the data is sequentially transferred from the device to a memory, and an error correction coding process is performed on a data string in an order different from the data input order on the memory. The error correction code obtained here is written to the device, the input data and the error correction code are sequentially transmitted in the reading order, and the received input data and error correction code are received on the memory. The error correction code decoding process is performed on the data sequence in the order different from the order, the obtained data is written to the device, and the data is sequentially read out from the device in the order of reading. High-speed and large-capacity interleaver and deinterleaver using devices that are not suitable for random access Sequence data it is Rukoto can send and receive without interleaving efficiently performed correction of bit errors, Hakare also reduce the packet error rate, and simultaneous monitoring of the outgoing signal can also be performed.
[0073]
For example, if a very long period interleaving using the present invention is applied to a transmission line in which the received electric field is significantly attenuated by rain, such as satellite broadcasting using the 21 GHz band, a tens of minutes of rain interception occurs. However, since the bit error due to rain interruption can be distributed over several hours, the error correction code can efficiently correct the bit error and greatly improve the probability of normal reception. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a transmission device and a reception device according to the present invention.
FIG. 2 is an explanatory diagram of an interleaving operation principle of one embodiment.
FIG. 3 is an explanatory diagram of an operation principle of transmission-side interleaving according to an embodiment.
FIG. 4 is a diagram for explaining an operation principle of reception-side interleaving according to an embodiment.
FIG. 5 is a block diagram showing a transmission / reception apparatus using a conventional HDD for an interleaver / deinterleaver.
FIG. 6 is a diagram illustrating a writing method in a conventional interleaver.
FIG. 7 is a diagram illustrating a reading method in a conventional interleaver.
FIG. 8 is a diagram illustrating a writing method in a conventional deinterleaver.
FIG. 9 is a diagram illustrating a reading method in a conventional deinterleaver.
FIG. 10 is a block diagram showing a transmission / reception apparatus using an interleaver and deinterleaver using HDD.
FIG. 11 is a principle explanatory diagram showing a high-speed HDD interleaver by two-stage interleaving.
FIG. 12 is a diagram showing an example of a signal received with continuous bit errors.
[Explanation of symbols]
100 Transmitter
130 HDD
140 Address control unit
150 High-speed memory
160 High-speed memory address controller
170 Outer code encoder
180 Inner code encoder
190 Digital modulator
200 Receiver
230 HDD
240 Address control unit
250 High-speed memory
260 High-speed memory address controller
270 Outer code decoding unit
280 Intracode decoding unit
290 Digital demodulator
300 transmission line
400 Transmitter
410 Outer code encoder
420 Interleaver
430 HDD
440 Address control unit
480 Inner code encoder
490 Digital modulation section
500 Receiver
510 Outer code decoding unit
520 Deinterleaver
530 HDD
540 Address control unit
580 inner code decoding unit
590 Digital demodulator
600 transmission line
700 Transmitter
710 Outer code encoder
720 Interleaver
730 HDD
740 Address control unit
750 High-speed memory section
760 High-speed memory address controller
780 inner code encoder
790 Digital modulation section
800 receiver
810 Outer code decoding unit
820 Deinterleaver
830 HDD
840 Address control unit
850 high-speed memory
860 High-speed memory address controller
880 inner code decoding unit
890 Digital demodulator
900 transmission line

Claims (6)

In an interleave transmission device that inputs data, changes the data input order of the data, generates and adds an error correction code, and transmits the data and the error correction code in the data input order.
A device that reads sequentially and writes at high speed,
An address control unit for generating a read address / write address to the device;
Memory that performs random access at high speed,
A memory address control unit for generating a read address and a write address to the memory;
The input data is sequentially written to the device, the data is transferred from the device to the memory in a predetermined order, and error correction coding processing is performed on the data whose data input order has been changed on the memory A controller that writes the obtained error correction code to a predetermined position of the device and sequentially reads the data and the error correction code from the device;
An interleave transmission apparatus comprising: a transmission unit configured to transmit data read by the control unit in the order of reading. The interleave transmission device according to claim 1,
The interleave transmission apparatus, wherein the control unit writes the obtained error correction code in an area immediately after the input data of the device is written. The interleave transmission device according to claim 1 or 2,
The interleave transmission apparatus characterized in that the control unit divides a data length for performing the error correction coding processing into data lengths corresponding to error correction decoding processing capabilities. An interleave receiving device which receives data and an error correction code of the data, decodes the error correction code after changing the data reception order of the data and the error correction code of the data, and outputs the data in the data reception order In
A receiver for sequentially receiving the data and an error correction code of the data;
A device that reads sequentially and writes at high speed,
An address control unit for generating a read address / write address to the device;
Memory that performs random access at high speed,
A memory address control unit for generating a read address and a write address to the memory;
The data received by the receiving unit and the error correction code of the data are sequentially written to the device, the data and the error correction code of the data are transferred from the device to the memory in a predetermined order, and the data on the memory Error correction code decoding processing is performed on the data and the data in which the data reception order of the error correction code of the data is changed, the obtained data is written to a predetermined position of the device, and the data is sequentially read from the device An interleave receiving device comprising: a control unit that outputs the interleaved signal. The interleave receiving device according to claim 4,
The interleave receiving apparatus, wherein the control unit writes back the obtained data in the order of reading from the device. The interleave receiving device according to claim 4 or 5,
The interleave receiving apparatus, wherein the receiving unit receives an error correction code of data for a data length corresponding to the error correction code decoding processing capability.

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