JP4166232B2 - Signal processing circuit - Google Patents
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Description
本発明は、光学式ディスクに記録されたオーディオデータや画像データ等を処理する情報処理装置に用いられる信号処理回路に関するものであって、特に、エラー訂正処理に関するものである。 The present invention relates to a signal processing circuit used in an information processing apparatus that processes audio data, image data, and the like recorded on an optical disc, and more particularly to error correction processing.
コンパクトディスク(CD)、コンパクトディスクROM(CD−ROM)、追記型コンパクトディスク(CD−R)、デジタルビデオディスク(DVD)等の光学式ディスクを用いた情報処理装置において扱われるデータにはオーディオデータに限らずプログラム、文字情報、画像情報等のデジタルデータが含まれる。このような光学式ディスクに記録されたデータは、例えば、特許文献1記載のシステムや図5に示すようなシステムにより読み出される。 Data handled in an information processing apparatus using an optical disc such as a compact disc (CD), a compact disc ROM (CD-ROM), a write-once compact disc (CD-R), a digital video disc (DVD) is audio data. It includes not only digital data such as programs, character information, and image information. Data recorded on such an optical disk is read out by, for example, the system described in Patent Document 1 or the system shown in FIG.
図5は、CD−ROMに記録されたデータを読み出すためのシステムの構成を示し、このシステムは検出部11とCDデコーダ13と信号処理回路15とバッファメモリ17とシステム制御部19とからなる。この図において、CD−ROM10に記録されたデータは、検出部11により電気信号として取り出され、CDデコーダ13でEFM(Eight to Fourteen Modulation)復調およびエラー訂正がなされた後、信号処理回路15に入力される。この時、CDデコーダ13から信号処理回路15へ出力されるデータの構成の一例を図6に示す。信号処理回路15は、図6に示すように構成される2352バイトのデータを1セクタとして処理する。ここでセクタとは、信号処理回路19がデータを処理する単位である。図6に示す例では、1セクタは、同期信号(12バイト)とヘッダ(4バイト)とユーザデータ(2048バイト)とEDCコード(4バイト)と空白スペース(8バイト)とPパリティ(172バイト)とQパリティ(104バイト)とから構成される。
FIG. 5 shows the configuration of a system for reading data recorded on a CD-ROM. This system includes a
信号処理回路15はCDデコーダ13からEFM復調されたデータを入力し、同期信号を検出することによりセクタ(2352バイト)毎にデータ処理を行う。CD−ROMデータの場合、オーディオデータの場合に比べて高い信頼性が要求されるため、CDデコーダ13でEFM復調およびエラー訂正された後、デジタル信号処理回路15において、さらにエラー訂正が行われる。一般的に、この時のエラー訂正は、特公平7−101543号公報で開示されているような、データを2次元配列した時に異なる方向に位置する複数シンボル(シンボルとはエラー訂正する際のデータの単位であり、通常、1シンボルは8ビットである。)を符号系列とするエラー訂正により行われる。すなわち、P系列の復号(P復号)とQ系列の復号(Q復号)とによりエラー訂正が行われる。エラー訂正されたデータはホストコンピュータ21に転送される。システム制御部19は、このような処理において、検出部11、CDデコーダ13および信号処理回路15の動作を制御する。以下にこの時の制御について説明する。
The
システム制御部19は、デジタル信号処理回路15に対してデータ読み出し命令を出力し、信号処理回路15はこの命令を受信すると、セクタ毎にデジタルデータをCDデコーダ13から入力し、バッファメモリ17に格納する。次に、システム制御部19は信号処理回路15に対してデータ信号復号処理命令を出力する。信号処理回路15はこの命令を受信すると、バッファメモリ19からデータを読み出し、エラー検出処理を行い、エラー検出結果を所定のレジスタに格納し、その後、システム制御部19に対して処理終了を通知する。システム制御部19は信号処理回路15からの処理終了の通知を受信すると、前述のレジスタに格納されたエラー検出結果を読み出し、エラーの有無を判断する。エラーが検出されなかった時は、次のセクタについて上記処理を繰り返す。エラーが検出された時は、システム制御部19は信号処理回路15に対してエラー訂正処理命令を出力する。この時、信号処理回路15は命令にしたがいエラー訂正を行い、訂正結果を所定のレジスタに格納する。エラー訂正処理が終了すると処理の終了をシステム制御部19に通知する。システム制御部19は処理の終了が通知されると次のセクタのデータについて同様の処理を繰り返す。このような信号処理回路15においては、システム制御部19と信号処理回路15との間でセクタ毎に頻繁に制御信号のやりとりがされるため、データ処理に時間がかかり、また、システム制御部19に負担がかかっていた。
The
このような問題に対し、システム制御回路19と信号処理回路15との間の制御信号のやりとりの回数を低減させる信号処理回路15として、エラー訂正実行回数を設定しておき、エラーの有無にかかわらず設定された回数だけ全セクタのデータに対して同様に処理を行うものがある。すなわち、エラー訂正処理において、信号処理回路15はシステム制御部19からのデータ復号処理命令を受信すると、1セクタのデータに対してエラー訂正処理を所定回数だけ行い、所定回数のエラー訂正終了後、エラー検出処理を行い、検出結果を所定のレジスタに格納し、システム制御部19に終了を通知する。システム制御部19は、訂正後の検出結果に基づき更なるエラー訂正を行うか否か判断し信号処理回路15を適宜制御する。このような信号処理回路15では、システム制御部19と信号処理回路15との間の制御のやりとりは前述のものより低減され、システム制御部19の負担は大幅に軽減される。
しかし、この場合、全てのセクタに対してエラー訂正処理が行われるため、エラーがないデータを含むセクタに対しても不必要なエラー訂正処理が行われる。通常、CDデコーダ13から出力されるデータのエラー率は非常に低く、ほとんどの場合、信号処理回路15においてエラー訂正の必要はないと考えられる。このため、前述の信号処理回路15では不必要なエラー訂正処理を繰り返すことが多くなり、結果として処理速度の低下を招いている。今後、光ディスクシステムを用いた情報処理装置の処理能力の向上に伴い、光ディスクシステムにおけるデータ処理速度の向上が要望され、その結果、上記のような信号処理回路における処理速度の低下は大きな問題となる。
However, in this case, since error correction processing is performed on all sectors, unnecessary error correction processing is performed on sectors including data with no error. Usually, the error rate of data output from the
本発明は、上記問題を解決すべくなされたものであり、その目的とするところは、光ディスクに記録されたデータのエラー訂正処理を効率化することにより、光ディスクシステムにおけるデータ処理速度を向上させることができる信号処理回路を提供することにある。 The present invention has been made to solve the above problems, and its object is to improve the data processing speed in the optical disc system by improving the efficiency of error correction processing of data recorded on the optical disc. An object of the present invention is to provide a signal processing circuit capable of
本発明に係る第1信号処理回路は、光学式ディスクに記録されたデータに対しEFM復調を行うデコード手段と、制御命令を出力するシステム制御手段と、データを一時的に格納するバッファメモリとに接続され、前記デコード手段からEFM復調後のデータをセクタ単位で入力し前記バッファメモリの所定領域に格納するCDインタフェース手段を備えた信号処理回路において、前記システム制御手段の制御に基づいて、前記デコード手段からセクタ毎に入力されたデータを前記バッファメモリの所定領域に前記セクタに対応させて格納する過程において前記データのエラー検出を行う前置エラー検出手段を前記CDインタフェース手段内に備え、前記バッファメモリに格納された前記データに対して2系列の復号処理によりエラー訂正を行うPQ復号手段と、前記PQ復号手段により訂正されたデータに対してエラー検出を行うエラー検出手段とを有するエラー訂正処理手段を設け、前記システム制御手段の制御に基づいて、前記前置エラー検出手段によるエラー検出結果に基づき、エラーが存在しないときは前記PQ復号手段によりエラー訂正を行わず、エラーが存在するときに前記PQ復号手段によりエラー訂正を行い、該エラー訂正後に前記エラー訂正処理手段内のエラー検出手段によるエラー検出を行う。CDインタフェース手段及びエラー訂正処理手段は外部からの制御信号に基づいて制御される。
A first signal processing circuit according to the present invention includes a decoding unit that performs EFM demodulation on data recorded on an optical disc, a system control unit that outputs a control command, and a buffer memory that temporarily stores data. In a signal processing circuit connected to the CD processing means for inputting the data after EFM demodulation from the decoding means in a unit of sector and storing it in a predetermined area of the buffer memory, the decoding is performed based on the control of the system control means. A pre-error detection means for detecting an error in the data in the process of storing the data input for each sector from the means in a predetermined area of the buffer memory in association with the sector, Error correction is performed on the data stored in the memory by two series of decoding processes There is provided error correction processing means having PQ decoding means and error detection means for performing error detection on the data corrected by the PQ decoding means, and the pre-error detection based on the control of the system control means Based on the error detection result by the means, the error correction is not performed by the PQ decoding means when there is no error, the error correction is performed by the PQ decoding means when there is an error, and the error correction processing means is performed after the error correction. The error detection means performs error detection. The CD interface means and the error correction processing means are controlled based on an external control signal.
本発明に係る第2信号処理回路として、第1信号処理回路において、前記システム制御手段からの前記制御命令に基づいて、前記CDインタフェース手段および前記エラー訂正処理手段を制御する内部制御手段をさらに設けてもよい。
これにより、エラー訂正処理において、システム制御手段と信号処理回路との間の煩雑な信号のやりとりがなくなるため、信号処理回路におけるデータ処理時間が短縮され、かつ、システム制御手段の負担が軽減される。
As the second signal processing circuit according to the present invention, in the first signal processing circuit, internal control means for controlling the CD interface means and the error correction processing means based on the control command from the system control means is further provided. May be.
This eliminates complicated signal exchange between the system control means and the signal processing circuit in error correction processing, thereby reducing the data processing time in the signal processing circuit and reducing the burden on the system control means. .
本発明に係る第3信号処理回路として、第1の信号処理回路において、CDインタフェース手段は前置エラー検出手段によるエラー検出結果をバッファメモリの所定領域に前記データと対応づけて格納してもよい。
これにより、エラー検出結果がバッファメモリに格納される。このエラー検出結果がエラー訂正を開始する前に参照され、信号処理回路においてバッファメモリに格納されたデータに対してエラー訂正を実行するか否かの判断がなされることにより、不必要なエラー訂正処理が行われないため、データ処理時間が短縮される。
As the third signal processing circuit according to the present invention, in the first signal processing circuit, the CD interface means may store the error detection result by the pre-error detection means in association with the data in a predetermined area of the buffer memory. .
As a result, the error detection result is stored in the buffer memory. This error detection result is referred to before the error correction is started, and unnecessary error correction is performed by determining whether or not to perform error correction on the data stored in the buffer memory in the signal processing circuit. Since no processing is performed, the data processing time is shortened.
本発明に係る第4信号処理回路として、第1の信号処理回路において、CDインタフェース手段は前置エラー検出手段によるエラー検出結果をシステム制御手段に通知してもよい。
これにより、システム制御手段においてエラー訂正の必要があるデータに対してのみエラー訂正するように信号処理回路に対して制御命令が出力されるため、データ処理時間が短縮される。
As the fourth signal processing circuit according to the present invention, in the first signal processing circuit, the CD interface means may notify the system control means of the error detection result by the pre-error detection means.
As a result, the control instruction is output to the signal processing circuit so that only the data that needs to be corrected in the system control means is corrected, so that the data processing time is shortened.
本発明に係る第5信号処理回路として、第1信号処理回路において、前置エラー検出手段が巡回冗長符号検査によりエラー検出を行ってもよい。 As the fifth signal processing circuit according to the present invention, in the first signal processing circuit, the pre-error detection means may perform error detection by a cyclic redundancy code check.
本発明に係る第6信号処理回路として、第2または第5信号処理回路において、前記内部制御手段が、前記PQ復号手段にセクタ毎にデータのエラー訂正を行わせ、該エラー訂正後、前記エラー訂正処理手段に前記セクタのデータが訂正されたか否かを示す訂正実施フラグを設定させ、設定された前記訂正実施フラグを参照し、参照した結果に基づいてデータが訂正されてない時に前記エラー訂正処理手段内の前記エラー検出手段が前記セクタのデータに対してエラー検出を行わないように前記エラー訂正処理手段を制御してもよい。
この構成により、PQ復号手段によるエラー訂正後、データが訂正されたか否かを示す訂正実施フラグが設定され、この訂正実施フラグが参照され、以降のエラー訂正手段によるエラー訂正を行うか否かの判断がなされることにより、不必要なエラー訂正処理が行われないため、データ処理時間が短縮される。
As a sixth signal processing circuit according to the present invention, in the second or fifth signal processing circuit, the internal control means causes the PQ decoding means to perform error correction of data for each sector, and after the error correction, the error Let the correction processing means set a correction execution flag indicating whether or not the data of the sector has been corrected, refer to the set correction execution flag, and correct the error when the data is not corrected based on the reference result The error correction processing means may be controlled so that the error detection means in the processing means does not perform error detection on the data of the sector.
With this configuration, after the error correction by the PQ decoding means, a correction execution flag indicating whether or not the data has been corrected is set, the correction execution flag is referred to, and whether or not error correction by the subsequent error correction means is performed. By making the determination, unnecessary error correction processing is not performed, so that the data processing time is shortened.
本発明に係る第7信号処理回路として、第6信号処理回路において、前記内部制御手段が、前記エラー検出手段が前記データに対してエラーを検出しなくなったときに、以降のエラー訂正処理を行わないように前記エラー訂正処理手段を制御してもよい。
この構成により、エラー検出手段によるエラー検出後、データに対してエラーが検出されなくなったときに、以降のエラー訂正処理が行われないため、不必要なエラー訂正処理が繰り返されず、データ処理時間が短縮される。
As a seventh signal processing circuit according to the present invention, in the sixth signal processing circuit, the internal control means performs subsequent error correction processing when the error detection means no longer detects an error in the data. The error correction processing means may be controlled so as not to occur.
With this configuration, after error detection by the error detection means, when no error is detected in the data, subsequent error correction processing is not performed, so unnecessary error correction processing is not repeated and data processing time is reduced. Shortened.
本発明によれば、CDインタフェース手段において、デコーダ手段から入力されたデータがバッファメモリに格納される際にエラー検出が行われ、バッファメモリに格納された後、エラー検出結果が参照されてエラー訂正実行の判断が行われる。これにより、不必要なエラー訂正処理が行われずに、エラーが存在するデータに対してのみエラー訂正処理が行われ、また、前置エラー検出手段とエラー検出手段との双方で並行してエラー検出が行われるため、データ処理時間が短縮される。 According to the present invention, in the CD interface means, error detection is performed when the data input from the decoder means is stored in the buffer memory. After the data is stored in the buffer memory, the error detection result is referred to and error correction is performed. An execution decision is made. As a result, unnecessary error correction processing is not performed, error correction processing is performed only for data with errors, and error detection is performed in parallel by both the pre-error detection means and the error detection means. Therefore, the data processing time is shortened.
以下、添付の図面を参照して本発明に係る信号処理回路の一実施形態を説明する。
図1に本実施形態の信号処理回路25の構成を示す。この図に示すように、信号処理回路25は、信号処理回路25を制御するシステム制御部19と、CDに記録されたデータをEFM復調およびエラー訂正するCDデコーダ13と、信号処理回路25がデータを処理中にデータを一時的に格納するバッファメモリ17とに接続されている。また、信号処理回路25は、システム制御部19の制御に基づいて信号処理回路25内の各機能部の動作を制御する内部シーケンサ27と、CDデコーダ13からのデータを受信するCDインタフェース29と、受信したデータのエラー訂正を行うエラー訂正処理部31とを備える。さらにCDインタフェース29は第1エラー検出器33を有し、エラー訂正処理部31はPQ復号器35と第2エラー検出器37とを有する。尚、説明の簡単化のため、図1において、エラー検出/訂正処理に関係ない機能部については省略している。
Hereinafter, an embodiment of a signal processing circuit according to the present invention will be described with reference to the accompanying drawings.
FIG. 1 shows the configuration of the signal processing circuit 25 of the present embodiment. As shown in this figure, the signal processing circuit 25 includes a
光ディスクから読み出されたデータは、CDデコーダ13においてEFM復調およびCIRC符号によるエラー訂正が行われ、そのデータの各バイトに対するエラー情報とともに信号処理回路25に入力される。信号処理回路25は、入力データの同期信号を検出することによりデータをセクタ単位で取り込み、セクタ毎にデータをバッファメモリ17の所定領域に格納する。この時のバッファメモリ17におけるデータ領域の割り振りを図2に示す。図2(a)に示すようにバッファメモリ17内の領域は、所定の大きさを持つページ領域に分割される。各ページ領域はセクタに対応づけられ、1セクタのデータが1ページに格納される。さらに1ページは図2(b)に示すように、同期信号、ヘッダ、サブヘッダ、ユーザデータ、エラー検出バイト(EDB)、エラーフラグおよび予備領域のそれぞれの領域からなり、CDデコーダ13から信号処理回路25に入力された1セクタ分のデータ(図6で示されるフォーマットの各データ)が図2(b)に示されるそれぞれの領域に対応して格納される。信号処理回路25は、バッファメモリ17に格納されたデータについてエラーが存在する時はエラー訂正を行う。
Data read from the optical disc is subjected to error correction by EFM demodulation and CIRC code in the
信号処理回路25がCDデコーダ13でEFM復調されたデータの取り込みを開始する際、システム制御部19は信号処理回路25に対しエラー検出シーケンスの開始命令を出力する。この命令に基づき内部シーケンサ27はエラー検出シーケンスを開始する。図3はこの時のCDインタフェース29の動作を示すフローチャートである。図3に示すように、CDインタフェース29は内部シーケンサ27の制御の下、セクタ毎にCDデコーダ13からデータを入力すると(S1)、図2(b)で示すページ構成を持つセクタに対応したページ内の000h〜92Fhの領域にCDデコーダ13からの1セクタ分である2352バイトのデータを格納し、EDB領域にCDデコーダ13からのエラー情報(2352バイトの各バイト毎に1ビットのエラー情報を割り当てるために294バイトからなる)を格納する(S2)。
When the signal processing circuit 25 starts taking in the data EFM demodulated by the
データをバッファメモリ17へ格納する間、第1エラー検出器33は同時に、入力されるデータに対してエラーを検出するためのCRC(巡回冗長符号)検査を行う(S3)。CRC検査の後、CDインタフェース29は、バッファメモリ17内の上記データが格納されたページにおける予備領域内の所定の領域にその検出結果を示すフラグを格納する(S4)。これにより、CDデコーダからの1セクタ分のデータとそのデータに対するエラー検出結果とがページにより関連付けられる。以降、処理すべきデータがなくなるまで(S5)、上記ステップS1〜S4を繰り返す。
While the data is stored in the
CDインタフェース29があるセクタに対するエラー検出結果をバッファメモリ17に格納した後、内部シーケンサ27はシステム制御部19にそのセクタに対するエラー検出処理の終了を通知する。以降、同様に、内部シーケンサ27の制御の下、CDインタフェース33は第1エラー検出器33においてセクタ毎にCDデコーダ13から入力されたデータについてエラー検出を行い、バッファメモリ17にデータとともにこのエラー検出結果を格納するという処理を繰り返す。
After storing the error detection result for a certain sector in the
この間、システム制御部19はバッファメモリ17への格納が終了したセクタのデータについてエラー訂正を行うためのエラー訂正シーケンスの開始命令を信号処理回路25に出力する。内部シーケンサ27はこの命令に基づきエラー訂正処理部31を制御する。以下、この時のエラー訂正処理部31の動作を図4のフローチャートを参照して説明する。
During this time, the
エラー訂正処理部31は内部シーケンサ27による制御の下、バッファメモリ17内に格納されたセクタのデータに対応するエラー検出結果を示すエラーフラグを読み出し(S11)、このエラーフラグをチェックする(S12)。この結果、そのセクタについてエラーがない場合は、次のセクタのエラーフラグを読み出す。このとき、次のセクタのデータがバッファメモリ17に格納されてない場合は、次のセクタのデータが格納されるのを待ち、格納終了後にデータを読み出す。
Under the control of the
エラーがある場合は、内部シーケンサ27はPQ復号器35にエラー訂正処理(復号処理)実行命令を出力する。この命令に基づきPQ復号器35はバッファメモリ17から該当するセクタのデータを読み出して、まずP系列の復号処理(以下、「P復号」と称す。)を行う(S13)。P復号後のデータはバッファメモリ17に格納され、P復号により訂正されたビットがある場合は、訂正が実施されたことを示すエラー訂正実施フラグをセットする(S14)。次に、PQ復号器35は再度バッファメモリ17から該当するセクタのデータを読み出し、Q系列の復号処理(以下、「Q復号」と称す。)を行う(S15)。Q復号後のデータはバッファメモリ17に格納され、Q復号により訂正されたビットがある場合は、エラー訂正実施フラグをセットする(S16)。このエラー訂正実施フラグは内部シーケンサ27内の所定のレジスタに設定される。内部シーケンサ27はこのエラー訂正実施フラグを参照することにより、P復号およびQ復号によっては完全に訂正できないエラーの有無を認識できる。P復号またはQ復号によりデータが訂正された時は、そのデータに該当するエラーフラグはリセットされる。このようなエラー訂正処理中においても、信号処理回路25は、別のセクタのデータに対してエラー検出を行い、バッファメモリ17に格納している。
If there is an error, the
次に、内部シーケンサ27は、前述のエラー訂正実施フラグを参照することによりエラー訂正処理後にデータが訂正されたか否かを判断する(S17)。訂正されたときすなわち訂正されたビットデータがあるときは、第2エラー検出器37が訂正後のデータについてCRC検査によるエラー検出を行なう(S18)。その後、CRC検査の結果に基づいてエラーの有無を判断し(S19)、エラーが検出された時は、再度、PQ復号器35によるP復号(S13)およびQ復号(S15)を実施し、エラーが検出されない時は次のセクタに進む。
Next, the
エラー訂正実施フラグを参照した結果(S17)、エラー訂正が実施されていない時は、P復号およびQ復号により訂正が不可能なエラーが存在すると判断し、以降のエラー検出は行わないようにする。すなわち、内部シーケンサ27は、そのセクタのデータに対して訂正不可能なエラーが存在することをシステム制御部19に通知し(S20)、そのセクタのデータに対する処理を終了する。このように、信号処理回路25は、そのセクタのデータのエラーが全て訂正されるかまたは訂正不可能なエラーが確認されるまでPQ復号器35によるエラー訂正を繰り返す(S13〜S20)。
As a result of referring to the error correction execution flag (S17), when error correction is not performed, it is determined that there is an error that cannot be corrected by P decoding and Q decoding, and subsequent error detection is not performed. . That is, the
1つのセクタのデータについてエラー訂正が終了すると、そのデータが最後のデータか否か判断し(S21)、最後のデータであるときは処理を終了する。最後のデータでないときは次のセクタに進み、以降、全てのセクタのデータが終了するまで(S21)、上記の処理S11〜S21を繰り返す。 When error correction is completed for one sector of data, it is determined whether or not the data is the last data (S21). If the data is the last data, the process is terminated. If it is not the last data, the process proceeds to the next sector, and thereafter, the above processes S11 to S21 are repeated until the data of all the sectors is completed (S21).
以上のようにして、本実施形態の信号処理回路25は、CDデコーダ13から入力されたEFM復調されたデータをバッファメモリ17に格納する際にエラー検出を行い、その検出結果をデータと共にセクタ毎にバッファメモリ17に格納する。その後、バッファメモリ17に格納されたデータに対して、エラー検出結果を参照してエラー訂正を実行するか否かの判断を行い、エラーが存在するセクタのデータに対してのみエラー訂正を行うことにより、不必要なエラー訂正を行わない。
As described above, the signal processing circuit 25 according to the present embodiment performs error detection when the EFM demodulated data input from the
また、信号処理回路25において、内部シーケンサ27が上記動作を制御するため、システム制御部19からセクタ毎にエラー訂正命令を受信する必要がなくなり、信号処理回路19とシステム制御部19との間の煩雑な制御信号のやりとりを低減し、データ処理時間を短縮するとともにシステム制御部19の負荷を軽減できる。
Further, in the signal processing circuit 25, since the
さらに、本実施形態では、エラー訂正処理中にデータが訂正されたか否かを示す訂正実施フラグを設定し、この訂正実施フラグを参照して訂正不可能なエラーがあると判断したとき、または第2エラー検出器37によるエラー検出の結果、エラーが無くなったときに、以降のエラー検出および訂正処理を行わないようにする。これにより、エラー訂正回数を最適に設定できるため、効率よく訂正処理が行える。また、第1エラー検出器33に加えて第2エラー検出器37を設けたことにより、CDデコーダ13から入力されたデータのエラー検出を行いバッファメモリ17へ格納するとともに、並行して、別のセクタのデータのエラー訂正を処理できるため処理速度を向上させることができる。
Furthermore, in this embodiment, a correction execution flag indicating whether or not data has been corrected during the error correction processing is set, and when it is determined that there is an uncorrectable error with reference to this correction execution flag, (2) When no error is detected as a result of error detection by the
尚、上記の説明では、CDデコーダ13からのデータをバッファメモリ17に格納する際のエラー検出の結果をデータとともにバッファメモリ17に格納したが、バッファメモリ17に格納する代わりにエラー検出結果をシステム制御部19に通知してもよく、これにより、システム制御部19がセクタにおけるエラーの存在を認識し、エラーが存在するセクタのデータのみに対してエラー訂正処理を行うように信号処理回路25を制御してもよい。
In the above description, the error detection result when the data from the
10…CD(コンパクトディスク)
11…検出部
13…CDデコーダ
15…信号処理回路
17…バッファRAM
19…システム制御部
21…ホストコンピュータ
25…本実施形態の信号処理回路
27…内部シーケンサ
29…CDインタフェース
31…エラー訂正処理部
33…第1エラー検出器
35…PQ復号器
37…第2エラー検出器。
10 ... CD (compact disc)
DESCRIPTION OF
DESCRIPTION OF
Claims (1)
前記システム制御手段の制御に基づいて、前記デコード手段からセクタ毎に入力されたデータを前記バッファメモリの所定領域に前記セクタに対応させて格納する過程において前記データのエラー検出を行う前置エラー検出手段を前記CDインタフェース手段内に備え、
前記バッファメモリに格納された前記データに対して2系列の復号処理によりエラー訂正を行うPQ復号手段と、前記PQ復号手段により訂正されたデータに対してエラー検出を行うエラー検出手段とを有するエラー訂正処理手段を設け、
前記システム制御手段の制御に基づいて、前記前置エラー検出手段によるエラー検出結果に基づき、エラーが存在しないときは前記PQ復号手段によりエラー訂正を行わず、エラーが存在するときに前記PQ復号手段によりエラー訂正を行い、該エラー訂正後に前記エラー訂正処理手段における前記エラー検出手段によるエラー検出を行い、
前記CDインタフェース手段及び前記エラー訂正処理手段は外部からの制御信号に基づいて制御されることを特徴とする信号処理回路。 Connected to a decoding means for performing EFM demodulation on the data recorded on the optical disc, a system control means for outputting a control command, and a buffer memory for temporarily storing the data. In a signal processing circuit comprising CD interface means for inputting data in units of sectors and storing the data in a predetermined area of the buffer memory,
Based on the control of the system control means, a pre-error detection is performed to detect the error of the data in the process of storing the data inputted for each sector from the decoding means in a predetermined area of the buffer memory in correspondence with the sector. Means in the CD interface means,
An error having PQ decoding means for performing error correction on the data stored in the buffer memory by two series of decoding processes, and error detection means for performing error detection on the data corrected by the PQ decoding means Providing correction processing means,
Under the control of the system control means, based on the error detection result by the pre-error detection means , when there is no error, the PQ decoding means does not perform error correction, and when there is an error, the PQ decoding means The error correction is performed by the error detection means in the error correction processing means after the error correction ,
The signal processing circuit, wherein the CD interface means and the error correction processing means are controlled based on an external control signal .
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