JP4165133B2

JP4165133B2 - Circuit board and manufacturing method thereof

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Publication number: JP4165133B2
Application number: JP2002194981A
Authority: JP
Inventors: 修谷口; 孝司表; 正孝水越
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-07-03
Filing date: 2002-07-03
Publication date: 2008-10-15
Anticipated expiration: 2022-07-03
Also published as: JP2004039864A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体集積回路チップとこの半導体集積回路チップを実装するための印刷回路基板との間に介在させる回路基板に係り、特に、複数の貫通孔に埋め込まれた金属ビアを有する回路基板に関する。
【０００２】
【従来の技術】
半導体装置の高密度化と高機能化に伴い、半導体集積回路チップにおける外部接続端子の数が増加すると共に、外部接続端子そのものおよびその配列ピッチが微細化している。このような状況に対処するために、BGA (Ball Grid Array) のように、半導体集積回路チップの１主面に対応する領域全体に外部接続端子を２次元的に配置する方法が導入されている。この場合、半導体集積回路チップそのものに、印刷回路基板に直接接続可能な大きさとピッチで、このような２次元配置の外部端子を形成することは、コスト的に容易でなく、また、高周波特性を劣化させる原因ともなる。このため、半導体集積回路チップにおける外部接続端子の配置を印刷回路基板における外部接続端子の配置に変換するための回路基板を間に介在させることが行われている。このための回路基板は、インターポーザと呼ばれる。このような回路基板は、一般に、半導体集積回路チップと接続されて一体化されており、必要に応じて、例えば樹脂パッケージの形で製品となっているが、機能や目的に応じて種々の態様がある。
【０００３】
上記回路基板としては、従来から、樹脂基板から成るもの、セラミック基板から成るものが用いられてきたが、シリコン基板を用いるものの開発が進められている。これは、半導体集積回路チップとの熱膨張特性が等しく、電気的接合部分での応力破壊が生じ難いこと、表面が鏡面のように平坦であることから、半導体集積回路チップにおける高密度の外部接続端子と同等の端子を形成できること等の理由による。
【０００４】
樹脂から成る回路基板は、パターンニングされた銅箔内層板とプリレグ（炭素繊維に熱硬化性樹脂を含浸させたシート）とを交互に積層し、加圧下で加熱して接合することによって製造される。その後、所定位置にドリルでスルーホールを形成し、表面およびスルーホール内に銅メッキを施し、これをパターンニングして配線回路とする。
【０００５】
セラミックから成る回路基板は、アルミナセラミックスまたはガラスセラミックスの粉末を有機バインダとから成るグリーンシートの所定位置に、パンチングにより穴をあけ、表面およびこの穴の内壁面に銅メッキを施し、これをパターンニングしたのち、複数のグリーンシートを加圧下で積層し、高温度で焼成することにより製造される。
【０００６】
樹脂から成る回路基板は、シリコンから成る半導体集積回路チップに較べて熱膨張率が大きい。このため、プロセスにおける高温熱処理や半導体集積回路の動作時の発熱により、半導体集積回路チップと回路基板との接合部分、通常は半田バンプ、に熱応力が印加され、特に動作と停止の繰り返しによる疲労から、接合部分が破壊する場合がある。接合部分が微細になるほど、破壊が生じやすい。
【０００７】
セラミックスから成る回路基板は、熱応力の発生は少ないが、製造時の高温度焼成における収縮により寸法のバラツキが生じ、また、内部にボイドが残る。これらは、端子が微細化するほど顕著になり、製造歩留り、信頼性に影響する。
以上のように、回路基板における端子の微細化およびそれらの配置の高密度化が困難になるが、その限界は、樹脂から成る回路基板およびセラミックから成る回路基板ともに、スルーホールを形成するためのドリル加工およびパンチングにおける機械的送りピッチによって決まる。すなわち、このような機械加工における送りピッチ量より小さいピッチのスルーホールを形成することはできない。このような限界の機械的送りピッチは５μm 程度である。ドリル加工の場合には、細いドリルが折れやすく、スルーホールのアスペクト比が高いほど著しい問題もある。
【０００８】
近年、Deep-RIE (Reactive Ion Etching) 技術により、シリコン基板に高アスペクト比の溝または穴を形成できるようになった。これは、被処理基板側の電極にバイアスを印加するRIE である。
【０００９】
【発明が解決しようとする課題】
本発明者らは、この技術を利用して、シリコン基板に、アスペクト比が２で、直径が50μm のスルーホールを、ピッチ200 μm で形成し、スルーホールの内壁面に絶縁層を形成したのち、めっき法により、スルーホール内に銅から成るビアを埋め込んだ回路基板を製造することを試みた。
【００１０】
上記のような回路基板が温度上昇する工程を経ると、主として、スルーホールに埋め込まれた金属ビアとシリコン基板との間に電気的リーク、すなわち絶縁不良が生じることが観察された。これを詳細に調べたところ、スルーホール周辺のシリコン基板の内部に、凹状のクラックが生じているのが判った。図６はこの様子を示す従来の回路基板における要部断面図である。
【００１１】
図６に示すように、シリコンから成る回路基板101 に設けられたスルーホール104 内には、例えば銅から成る金属ビア103 が埋め込まれている。このような回路基板101 には、スルーホール104 の周辺の回路基板101 に、スルーホール104 に近づくにつれて回路基板101 の表面から深くなる、すなわち表面に関して凹状のクラック105 が生じている。すなわち、クラック105 が、金属ビア103 とシリコンから成る回路基板101 との間に介在する絶縁層102 に伸び、絶縁不良を引き起こすものと考えられる。
【００１２】
なお、図６において、絶縁層102 は、例えばSiO₂から成り、金属ビア103 と回路基板101 の間に介在しかつ回路基板101 の表面に延在してこれを覆っている。また、金属ビア103 は、クラック105 の発生により応力から開放され、室温に戻った状態での長さが初期の長さより大きくなり、例えば、図示のように、回路基板101 の表面から突出した状態となる。
【００１３】
【課題を解決するための手段】
発明者らによる調査の結果、クラック105 が発生する原因は、シリコンから成る回路基板101 と金属ビア103 との熱膨張率の差によることが判った。すなわち、何らかの工程で、金属ビア103 を含む回路基板101 全体の温度がある程度の高温に上昇すると、回路基板101 の両表面側にクラック105 が発生し、また、回路基板101 の一方の表面だけが温度上昇するように加熱される場合には、その表面側だけにクラック105 が発生することが判った。
【００１４】
したがって、できるだけプロセス温度を低くればよいが、限界がある。また、金属ビア103 として、例えばタングステンのような、シリコンから成る基板との熱膨張率の差が小さい材料を埋め込むことができれば、クラック105 の発生を防止できる可能性は高い。しかし、スルーホール104 の径が50μm 程度と大きくかつアスペクト比が高くなると、CVD （化学気相成長法）やスパッタリング等の通常のタングステン成長方法では充分な成長速度が得られず、埋め込みができない。
【００１５】
本発明は、上記の状況に鑑みてなされたものであって、シリコンから形成され、対向する２主面と、この２主面を貫通するように設けられた複数の貫通孔の各々に埋め込まれた金属ビアと、各々の貫通孔とこれに対応する金属ビアとの間に介在する絶縁層とを有し、少なくとも当該一主面における、各々の金属ビアの周囲の、金属ビアから所定範囲にわたる領域に凹部が設けられ、且つ、この凹部に保護層が埋め込まれていることを特徴とする回路基板を提供する。
【００１６】
すなわち、本発明によれば、図１に示すように、シリコンから成る回路基板１の表面近傍における金属ビア３周囲の、クラックが発生すると予想される部分または実際にクラックを発生させた部分を除去し、それによって生じた凹状の部分5 に保護層６を埋め込んだ構造とする。保護層６としては、回路基板１と金属ビア３との間に生じる熱応力を緩和する、例えば樹脂のような、材料を用いる。
【００１７】
なお、図１において、符号２は、シリコンから成る回路基板１と金属ビア３との間に介在するように設けられている絶縁層である。また、図１においては、シリコンから成る回路基板１の両主面における金属ビア３の周囲に凹部５が設けられ、かつ、保護層６が埋め込まれている。さらに、図１においては、回路基板１の各々の主面に形成された保護層６は、対応する各主面全体に延在している。しかしながら、本発明においては、シリコンから成る回路基板の両主面に凹部が形成され、それぞれに保護層が埋め込まれていることも、また、保護層が対応する主面全体に延在することも、共に必須ではない。
【００１８】
【発明の実施の形態】
図２は本発明により回路基板を製造する工程の一実施例を説明する要部断面図である。まず、厚さ625 μm のシリコン基板の表面に熱酸化膜を形成し、一方の主面における熱酸化膜に、通常のフオトリソグラフ技術を用いて、開口を形成する。そして、開口から表出するシリコン基板20に、図２(a) に示すように、Deep-RIEにより、直径50μm 、深さ150 μm の孔21を形成した。孔21は、縦横60個ずつ、ピッチ223 μm でマトリックス状に配列している。
【００１９】
次いで、例えば、周知のプラズマCVD （化学気相成長法）により、孔21の表面を覆う厚さ約２μm のSiO₂を堆積したのち、スパッタリング法により、クロム(Cr)および銅(Cu)をそれぞれ0.5 μm および1.5 μm 順次堆積する。このCrおよびCuは、後述するCuから成るビアをめっきにより形成する際のシード層となる。図２(b) には、上記SiO₂, Cr, Cuの堆積物を一括して一つの層22として示してある。
【００２０】
次いで、シリコン基板20の表面に、例えばドライフィルム（図示省略）を貼り付け、これをパターンニングして、孔21を表出する開口を形成する。このとき、必要に応じて、シリコン基板20の表面にCu配線を形成するための開口も形成しておく。このパターンニングされたドライフィルムをマスクとし、前記CrおよびCuから成るシード層を電極とする電解めっきにより、孔21の内部全体にCuを成長させる。このようにして、図２(c) に示すように、孔21の内部にCuから成るビア23が埋め込まれる。なお、図２(c) ないし図２(f) においては、孔21の内部に存在する前記SiO₂, Cr, Cu堆積物から成る層22が図示省略されている。
【００２１】
次いで、ドライフィルムから成るマスクを除去したのち、図２(d) に示すように、シリコン基板20における孔21を形成していない他方の主面を、例えばバックグラインダで、シリコン基板20の厚さが約170 μm になるまで研磨する。この研磨は、孔21に埋め込まれたCuから成るビア23が表出する前に停止すればよく、全体の均一性を考慮して制御できる範囲で、できるだけ直前に停止するのが望ましい。
【００２２】
次いで、シリコン基板20の研磨した主面を、周知のドライエッチング技術を用いて選択的にエッチングし、図２(e) に示すように、Cuから成るビア23を露出させる。このエッチングにより、シリコン基板20の厚さを約120 μm にした。このドライエッチングにおいて、Cuから成るビア23とシリコン基板20との間の熱膨張率の差により、Cuから成るビア23の周囲におけるシリコン基板20の主面に凹部25が形成される。
【００２３】
次いで、Cuから成るビア23が露出しているシリコン基板20の主面全体に、例えばポリイミドを塗布し、これを硬化させる。これにより、図２(f) に示すように、凹部25にポリイミドから成る保護層26を埋め込む。そののち、ビア23上の領域を表出する開口を有するマスク（図示省略）を形成し、RIE 技術を用いて、ビア23上の保護層26を選択的に除去する。または、周知のRIE 技術を用いて、ビア23が露出するまで、保護層26をエッチバックしてもよい。通常、ビア23は、その周囲のシリコン基板20にクラックが発生することによって、応力が開放されるため、シリコン基板20の主面より突出した状態で安定している。したがって、ビア23上の保護層26の厚さは周囲より小さく、ビア23がちょうど露出したときにエッチバックを停止すれば、シリコン基板20の主面上には、まだ保護層26が残っている。
【００２４】
図２(e) を参照して説明した工程において、シリコン基板20に対するドライエッチングによって、Cuから成るビア23の周囲に凹部25が形成されるのは、次のような機構が考えられる。
まず、ドライエッチングによってシリコン基板と金属ビアの温度が上昇し、金属ビアの周囲のシリコン基板にクラックが生じる。このクラックにより、凹部となる領域が他の部分と熱的に分離され、より高温になる。その結果、この領域がより速くエッチングされてしまい、凹部となる。
【００２５】
図３は、図２(a) ないし図２(e) で説明した工程によって、シリコン基板30の一主面に形成された複数のビア33 を示す模式的平面図(a) と一つのビア33の模式的拡大斜視図(b) である。各々のビア33の寸法および配列ピッチは前述の通りである。図３(b) に、シリコン基板20の欠けによってビア33の周囲に生じた凹部35が示されている。
【００２６】
図４は、図３(b) に示すような、Cuから成るビア33が埋め込まれたシリコン基板30の表面のプロファイルであり、レーザ測定装置により、ビア33とその周囲の凹部35を横切るように測定したものである。ビア33は、その周囲の基板表面に対して約５μm 突出している。ビア33の周囲の凹部35は、表面近傍における幅が数μm 程度であり、基板表面から約３μm 程度の深さに達している。
【００２７】
上記実施例においては、シリコンから成る回路基板の製造工程を利用して、ビア周囲の基板に凹部を形成している。すなわち、シリコン基板20の研磨された主面に対するドライエッチングにおいて、シリコン基板20のエッチングされる主面側が局部的に温度上昇する。そのため、この主面側において、Cuから成るビア23とシリコン基板20との間の熱膨張率の差により、Cuから成るビア23の伸びが相対的に大きくなり、シリコン基板20との間に熱応力が発生する。その結果、シリコン基板20の表面近傍におけるビア23の周囲の領域にクラックが発生し、図２(d) または図３(b) に示すように、Cuから成るビア23または33の周囲に凹部25または35が形成される。
【００２８】
図５は、上記のようにして製造された本発明の回路基板、および、この回路基板に金属ビアに接続する電極パッド、薄膜配線、薄膜キャパシタ等を形成し、はんだボールを介して半導体集積回路チップを接続したのち、印刷回路基板に搭載した状況を示す模式図である。
すなわち、図５(a) に示すように、シリコンから成り、最終的に120 μm 程度の厚さにされた20mm四方の回路基板50に、これを貫通する直径50μm の金属ビア53が、縦横60個ずつ、ピッチ223 μm でマトリックス状に形成されている。
【００２９】
上記の回路基板50には、図５(b) 示すように、一方の主面に、上部電極58A 、例えばBST (BaSrTiO₃)等の金属酸化物高誘電体膜58B 、下部電極58C から成る薄膜キャパシタ58が形成されている。薄膜キャパシタ58は、所定の金属ビア53、通常は接地電源と高電圧電源供給用の金属ビアの間に接続されている。
回路基板50の両主面には、各々のビアの両端部に接続するパッド57が形成されており、パッド57を介して一主面に半導体集積回路チップ200 がはんだボール59によって接続され、他方の主面におけるパッド57を介して、印刷回路基板300 にはんだボール59によって接続されている。
【００３０】
上記実施例では、シリコンから成る回路基板の一方の主面において、金属ビアの周辺の領域に凹部を形成し、保護層を埋め込む場合を示したが、同一回路基板の他方の主面にも同様の凹部を形成し、保護層を埋め込むことも有効である。
上記凹部を形成するために、シリコンから成る回路基板より熱膨張率を有する金属ビアを埋め込む方法を用いる場合には、上記実施例のように、回路基板の一方の主面にドライエッチングを施したのち、他方の主面にドライエッチングを施すことによって、両主面に凹部を形成できる。
【００３１】
上記実施例においては、金属ビアが埋め込まれたシリコンから成る回路基板の一主面に対してドライエッチングを施す際の温度上昇により、金属ビア周囲の回路基板に凹部を形成したが、シリコンから成る回路基板に金属ビアを埋め込んだのち、回路基板全体を非酸化性の雰囲気で加熱すれば、同様に両者の熱膨張率差を利用して、凹部を形成できることは言うまでもない。この場合には、回路基板の両主面における金属ビア周囲に凹部が形成される。
【００３２】
上記いずれの場合においても、金属ビアを構成する材料は、シリコンから成る回路基板と熱膨張率の差と、高い導電性と、少なくとも半田のリフロー温度に対する耐熱性を有する金属であればよく、Cuの他にニッケル(Ni)、または、これらの合金が好適である。
上記のように、シリコンから成る回路基板とこれに埋め込んだ金属ビアとの熱膨張率差を利用して形成した場合、凹部の底面は、金属ビアすなわちこれが埋め込まれたスルーホールの中心軸に対する角度θ（図１参照）が、 0°＜θ＜90°の、漏斗状になる。θの値は、回路基板と金属ビアの寸法、両者の熱膨張特性を含む物性、加熱温度等によって異なる。
【００３３】
凹部は、別の方法により形成することもできる。例えば、シリコンから成る回路基板の一または両主面に、凹部を形成する領域を表出するマスクを設け、ウエットエッチング、レーザミリング（レーザビーム加工）等を施す。等方性のエッチングまたはミリングの場合には、主面に平行な底面を有する凹部が形成される。KOH 溶液を用いる異方性のウエットエッチングの場合には、主面に対して傾いた底面を有する凹部が形成される。また、上記において、シリコンから成る回路基板の代えて、ガラスまたはガラスセラミックスから成る回路基板を用いても、同様の効果を得ることができる。この場合には、金属ビアと回路基板との間に介在する絶縁層を省略することができる。
【００３４】
本発明は、以下の態様を含むものとする。
（付記１）シリコンから形成された基板であって、対向する二主面と、該二主面を貫通するように設けられた複数の貫通孔の各々に埋め込まれた金属ビアと、各々の該貫通孔と対応する該金属ビアとの間に介在する絶縁層と、少なくとも一方の該主面において各々の該金属ビアの周囲に該金属ビアを包囲するように設けられた凹部と、該凹部に埋め込まれた保護層とを備えたことを特徴とする回路基板。
（付記２）前記保護層は前記少なくとも一方の主面の少なくとも表面近傍において前記回路基板と前記金属ビアとの間に生じる熱応力を緩和する材料から成ることを特徴とする付記１記載の回路基板。
（付記３）前記保護層は、前記凹部が設けられた前記主面全体を覆うように延在し且つ該保護層から前記金属ビアを露出するように形成されていることを特徴とする付記１記載の回路基板。
（付記４）前記金属ビアは前記主面に垂直な方向における前記回路基板の熱膨張率よりも大きな熱膨張率を有する金属から成ることを特徴とする付記１記載の回路基板。
（付記５）前記凹部は前記金属ビアの熱膨張率と前記主面に垂直な方向における前記回路基板の熱膨張率との差を利用して形成されることを特徴とする付記４記載の回路基板の製造方法。
（付記６）付記１において、前記シリコンがガラスに代替され且つ前記絶縁層の介在なしに前記貫通孔に前記金属ビアが埋め込まれていることを特徴とする回路基板。
【００３５】
（付記７）前記保護層の材料は樹脂から成ることを特徴とする付記２記載の回路基板。
（付記８）付記３において、前記少なくとも一方の主面に、高誘電体から成り且つ少なくとも２つの前記金属ビア間に接続された薄膜キャパシタが形成されていることを特徴とする回路基板。
【００３６】
（付記９）付記４または付記１において、前記金属ビアは、銅またはニッケルもしくはこれらの合金から成ることを特徴とする回路基板。
（付記１０）付記１において、前記凹部は前記少なくとも一方の主面に対するドライエッチングによって形成することを特徴とする回路基板の製造方法。
（付記１１）付記１において、前記凹部は前記少なくとも一方の主面に対するウエットエッチングによって形成することを特徴とする回路基板の製造方法。
【００３７】
（付記１２）付記１において、前記凹部は前記少なくとも一方の主面に対するレーザビーム加工によって形成することを特徴とする回路基板の製造方法。（付記１３）付記５において、前記ドライエッチングに先立って前記少なくとも一方の主面に対する研磨工程が行うことを特徴とする回路基板の製造方法。
【００３８】
【発明の効果】
以上の説明から明らかなように、本発明によれば、スルーホールに金属ビアが埋め込まれた回路基板における金属ビア周囲の領域に生じたクラックに起因する電気的リークを回避可能となり、微細かつ高密度の金属ビアを有する信頼性の高い回路基板が提供される。
【図面の簡単な説明】
【図１】本発明により製造された回路基板の要部断面図
【図２】本発明による回路基板製造工程の一実施例における要部断面図
【図３】シリコン基板に形成された複数のビアを示す模式的平面図およびその一つの模式的拡大斜視図
【図４】金属ビアが埋め込まれたシリコン基板の表面のプロファイル
【図５】回路基板の外観および半導体集積回路チップを接続し印刷回路基板に搭載した状況を示す模式図
【図６】従来の回路基板における問題点を説明するための要部断面図
【符号の説明】
１、50、101 回路基板,
２、102 絶縁層
３、23、33、53、103 ビア
４、104 スルーホール
５、25、35 凹部
６、26 保護層
20、30 シリコン基板
21 孔
22 層
57 パッド
58 薄膜キャパシタ
58A 上部電極
58B 金属酸化物高誘電体膜
58C 下部電極
59 はんだボール
105 クラック
200 半導体集積回路チップ
300 印刷回路基板[0001]
[Industrial application fields]
The present invention relates to a circuit board interposed between a semiconductor integrated circuit chip and a printed circuit board for mounting the semiconductor integrated circuit chip, and more particularly to a circuit board having metal vias embedded in a plurality of through holes. .
[0002]
[Prior art]
As the density and functionality of semiconductor devices increase, the number of external connection terminals in a semiconductor integrated circuit chip increases, and the external connection terminals themselves and their arrangement pitches become finer. In order to cope with such a situation, a method of two-dimensionally arranging external connection terminals over the entire region corresponding to one main surface of a semiconductor integrated circuit chip, such as BGA (Ball Grid Array), has been introduced. . In this case, it is not easy in terms of cost to form such a two-dimensionally arranged external terminal on the semiconductor integrated circuit chip itself with a size and a pitch that can be directly connected to the printed circuit board, and high-frequency characteristics are improved. It can also cause deterioration. For this reason, a circuit board for converting the arrangement of the external connection terminals in the semiconductor integrated circuit chip into the arrangement of the external connection terminals in the printed circuit board is interposed. A circuit board for this purpose is called an interposer. Such a circuit board is generally connected to and integrated with a semiconductor integrated circuit chip, and is made into a product, for example, in the form of a resin package, if necessary. There is.
[0003]
Conventionally, as the circuit board, those made of a resin substrate and those made of a ceramic substrate have been used. However, those using a silicon substrate have been developed. This is because the thermal expansion characteristics of the semiconductor integrated circuit chip are the same, stress breakdown is unlikely to occur at the electrical joint, and the surface is flat like a mirror surface. This is because a terminal equivalent to the terminal can be formed.
[0004]
A circuit board made of resin is manufactured by alternately laminating patterned copper foil inner layers and pre-regs (sheets of carbon fibers impregnated with thermosetting resin), and heating and bonding them under pressure. The Thereafter, a through hole is formed at a predetermined position with a drill, copper plating is applied to the surface and the through hole, and this is patterned to form a wiring circuit.
[0005]
A circuit board made of ceramic is formed by punching holes in a green sheet made of alumina ceramic or glass ceramic powder with an organic binder by punching, and then copper-plating the surface and the inner wall surface of the hole. Then, it is manufactured by laminating a plurality of green sheets under pressure and firing them at a high temperature.
[0006]
A circuit board made of resin has a larger coefficient of thermal expansion than a semiconductor integrated circuit chip made of silicon. For this reason, thermal stress is applied to the joint between the semiconductor integrated circuit chip and the circuit board, usually a solder bump, due to high-temperature heat treatment in the process and heat generated during operation of the semiconductor integrated circuit, and particularly fatigue due to repeated operation and stoppage. Therefore, the joint portion may be destroyed. The finer the joint, the easier it is to break.
[0007]
A circuit board made of ceramics generates little thermal stress, but its dimensions vary due to shrinkage during high-temperature firing during manufacturing, and voids remain inside. These become more prominent as the terminals become finer, and affect the manufacturing yield and reliability.
As described above, it is difficult to miniaturize terminals and increase the density of their arrangement on the circuit board, but the limitation is that both the circuit board made of resin and the circuit board made of ceramic are used to form through holes. Depends on mechanical feed pitch in drilling and punching. That is, it is impossible to form through holes having a pitch smaller than the feed pitch amount in such machining. Such a limit mechanical feed pitch is about 5 μm. In the case of drilling, a thin drill is easily broken, and there is a more serious problem as the aspect ratio of the through hole is higher.
[0008]
In recent years, deep-RIE (Reactive Ion Etching) technology has made it possible to form high aspect ratio grooves or holes in silicon substrates. This is RIE for applying a bias to the electrode on the substrate to be processed.
[0009]
[Problems to be solved by the invention]
The inventors have used this technique to form through holes with an aspect ratio of 2 and a diameter of 50 μm on a silicon substrate with a pitch of 200 μm, and after forming an insulating layer on the inner wall surface of the through holes. An attempt was made to manufacture a circuit board in which a via hole made of copper was embedded in a through hole by a plating method.
[0010]
It has been observed that when the circuit substrate is subjected to the process of increasing the temperature as described above, electrical leakage, that is, insulation failure occurs mainly between the metal via buried in the through hole and the silicon substrate. When this was examined in detail, it was found that a concave crack was generated inside the silicon substrate around the through hole. FIG. 6 is a cross-sectional view of a main part of a conventional circuit board showing this state.
[0011]
As shown in FIG. 6, a metal via 103 made of copper, for example, is buried in a through hole 104 provided in a circuit board 101 made of silicon. In such a circuit board 101, a crack 105 that is deeper from the surface of the circuit board 101 as it approaches the through hole 104, that is, a concave crack 105 with respect to the surface, is formed in the circuit board 101 around the through hole 104. That is, it is considered that the crack 105 extends to the insulating layer 102 interposed between the metal via 103 and the circuit substrate 101 made of silicon, thereby causing an insulation failure.
[0012]
In FIG. 6, the insulating layer 102 is made of, for example, SiO ₂ and is interposed between the metal via 103 and the circuit board 101 and extends to the surface of the circuit board 101 to cover it. Further, the metal via 103 is released from the stress due to the generation of the crack 105, and the length in the state returning to room temperature becomes larger than the initial length, for example, the state protruding from the surface of the circuit board 101 as shown in the figure. It becomes.
[0013]
[Means for Solving the Problems]
As a result of investigation by the inventors, it has been found that the cause of the crack 105 is due to the difference in thermal expansion coefficient between the circuit board 101 made of silicon and the metal via 103. That is, if the temperature of the entire circuit board 101 including the metal vias 103 rises to a certain high level in some process, cracks 105 occur on both surface sides of the circuit board 101, and only one surface of the circuit board 101 It has been found that crack 105 occurs only on the surface side when heated so as to increase in temperature.
[0014]
Therefore, the process temperature should be as low as possible, but there is a limit. In addition, if the metal via 103 can be embedded with a material having a small difference in thermal expansion coefficient from the substrate made of silicon, such as tungsten, it is highly possible that the generation of the crack 105 can be prevented. However, if the diameter of the through hole 104 is as large as about 50 μm and the aspect ratio is high, a normal tungsten growth method such as CVD (chemical vapor deposition) or sputtering cannot obtain a sufficient growth rate and cannot be buried.
[0015]
The present invention has been made in view of the above situation, and is formed of silicon and embedded in each of two opposing main surfaces and a plurality of through holes provided so as to penetrate the two main surfaces. A metal via and an insulating layer interposed between each through-hole and the corresponding metal via, and at least on the one main surface around each metal via and extending over a predetermined range from the metal via Provided is a circuit board characterized in that a concave portion is provided in the region and a protective layer is embedded in the concave portion.
[0016]
That is, according to the present invention, as shown in FIG. 1, the portion around the metal via 3 near the surface of the circuit board 1 made of silicon is removed, or the portion where the crack is actually generated is removed. The protective layer 6 is embedded in the concave portion 5 generated thereby. As the protective layer 6, a material such as a resin that relaxes thermal stress generated between the circuit board 1 and the metal via 3 is used.
[0017]
In FIG. 1, reference numeral 2 denotes an insulating layer provided so as to be interposed between the circuit substrate 1 made of silicon and the metal via 3. Further, in FIG. 1, recesses 5 are provided around metal vias 3 on both main surfaces of a circuit board 1 made of silicon, and a protective layer 6 is embedded. Further, in FIG. 1, the protective layer 6 formed on each main surface of the circuit board 1 extends over the entire corresponding main surface. However, in the present invention, the concave portions are formed on both main surfaces of the circuit board made of silicon, and the protective layer is embedded in each, or the protective layer may extend over the corresponding main surface. Both are not essential.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 2 is a fragmentary sectional view for explaining one embodiment of a process for producing a circuit board according to the present invention. First, a thermal oxide film is formed on the surface of a silicon substrate having a thickness of 625 μm, and an opening is formed in the thermal oxide film on one main surface using a normal photolithography technique. Then, as shown in FIG. 2A, a hole 21 having a diameter of 50 μm and a depth of 150 μm was formed in the silicon substrate 20 exposed from the opening by Deep-RIE. The holes 21 are arranged in a matrix at 60 pitches in the vertical and horizontal directions at a pitch of 223 μm.
[0019]
Next, for example, SiO ₂ having a thickness of about 2 μm covering the surface of the hole 21 is deposited by well-known plasma CVD (chemical vapor deposition), and then chromium (Cr) and copper (Cu) are respectively deposited by sputtering. Sequentially deposit 0.5 μm and 1.5 μm. This Cr and Cu serve as a seed layer when a via made of Cu described later is formed by plating. In FIG. 2B, the SiO ₂ , Cr and Cu deposits are collectively shown as one layer 22.
[0020]
Next, for example, a dry film (not shown) is attached to the surface of the silicon substrate 20, and this is patterned to form openings that expose the holes 21. At this time, openings for forming Cu wirings are also formed on the surface of the silicon substrate 20 as necessary. Using this patterned dry film as a mask, Cu is grown in the entire inside of the hole 21 by electrolytic plating using the seed layer made of Cr and Cu as an electrode. In this way, vias 23 made of Cu are buried in the holes 21 as shown in FIG. 2 (c) to 2 (f), the layer 22 made of the SiO ₂ , Cr, Cu deposit existing inside the hole 21 is not shown.
[0021]
Next, after removing the mask made of dry film, as shown in FIG. 2 (d), the other main surface of the silicon substrate 20 on which the holes 21 are not formed is formed on the thickness of the silicon substrate 20 by, for example, a back grinder. Polish until the thickness is about 170 μm. This polishing may be stopped before the via 23 made of Cu embedded in the hole 21 is exposed, and it is desirable to stop the polishing as soon as possible within a range that can be controlled in consideration of the overall uniformity.
[0022]
Next, the polished main surface of the silicon substrate 20 is selectively etched using a well-known dry etching technique to expose the via 23 made of Cu as shown in FIG. By this etching, the thickness of the silicon substrate 20 was reduced to about 120 μm. In this dry etching, a recess 25 is formed in the main surface of the silicon substrate 20 around the via 23 made of Cu due to the difference in thermal expansion coefficient between the via 23 made of Cu and the silicon substrate 20.
[0023]
Next, for example, polyimide is applied to the entire main surface of the silicon substrate 20 where the vias 23 made of Cu are exposed, and is cured. As a result, as shown in FIG. 2 (f), a protective layer 26 made of polyimide is embedded in the recess 25. After that, a mask (not shown) having an opening that exposes a region on the via 23 is formed, and the protective layer 26 on the via 23 is selectively removed using RIE technology. Alternatively, the protective layer 26 may be etched back using the well-known RIE technique until the via 23 is exposed. Normally, the via 23 is stable in a state of protruding from the main surface of the silicon substrate 20 because the stress is released when a crack is generated in the surrounding silicon substrate 20. Therefore, the thickness of the protective layer 26 on the via 23 is smaller than the surroundings, and if the etch back is stopped when the via 23 is just exposed, the protective layer 26 still remains on the main surface of the silicon substrate 20. .
[0024]
In the process described with reference to FIG. 2 (e), the following mechanism can be considered that the recess 25 is formed around the via 23 made of Cu by dry etching on the silicon substrate 20.
First, the temperature of the silicon substrate and the metal via is increased by dry etching, and a crack is generated in the silicon substrate around the metal via. Due to this crack, the region that becomes the concave portion is thermally separated from the other portions, resulting in a higher temperature. As a result, this region is etched faster and becomes a recess.
[0025]
FIG. 3 is a schematic plan view (a) showing a plurality of vias 33 formed on one main surface of the silicon substrate 30 by one of the steps described with reference to FIGS. FIG. 2 is a schematic enlarged perspective view (b) of FIG. The dimensions and arrangement pitch of each via 33 are as described above. FIG. 3B shows a recess 35 generated around the via 33 due to the chipping of the silicon substrate 20.
[0026]
FIG. 4 is a profile of the surface of the silicon substrate 30 in which the via 33 made of Cu is embedded as shown in FIG. 3B, and the via 33 and the surrounding recess 35 are crossed by the laser measuring device. It is measured. The via 33 protrudes about 5 μm from the surrounding substrate surface. The recess 35 around the via 33 has a width in the vicinity of the surface of about several μm and reaches a depth of about 3 μm from the substrate surface.
[0027]
In the above embodiment, the recesses are formed in the substrate around the via using the manufacturing process of the circuit substrate made of silicon. That is, in the dry etching with respect to the polished main surface of the silicon substrate 20, the temperature of the main surface of the silicon substrate 20 to be etched locally increases. Therefore, on this main surface side, due to the difference in thermal expansion coefficient between the via 23 made of Cu and the silicon substrate 20, the elongation of the via 23 made of Cu becomes relatively large, and heat is Stress is generated. As a result, a crack is generated in the area around the via 23 in the vicinity of the surface of the silicon substrate 20, and as shown in FIG. 2 (d) or 3 (b), a recess 25 is formed around the via 23 or 33 made of Cu. Or 35 is formed.
[0028]
FIG. 5 shows a circuit board of the present invention manufactured as described above, and electrode pads, thin film wirings, thin film capacitors and the like connected to metal vias formed on the circuit board, and a semiconductor integrated circuit through solder balls. It is a schematic diagram which shows the condition mounted on the printed circuit board after connecting a chip | tip.
That is, as shown in FIG. 5 (a), a metal via 53 having a diameter of 50 μm penetrating through a 20 mm square circuit board 50 made of silicon and finally having a thickness of about 120 μm is vertically and horizontally 60. Each is formed in a matrix with a pitch of 223 μm.
[0029]
As shown in FIG. 5B, the circuit board 50 has a thin film composed of an upper electrode 58A, a metal oxide high dielectric film 58B such as BST (BaSrTiO ₃ ), and a lower electrode 58C on one main surface. A capacitor 58 is formed. The thin film capacitor 58 is connected between a predetermined metal via 53, usually a ground power source and a metal via for supplying high voltage power.
Pads 57 connected to both end portions of each via are formed on both main surfaces of the circuit board 50, and the semiconductor integrated circuit chip 200 is connected to one main surface via the pads 57 by solder balls 59, while the other The solder balls 59 are connected to the printed circuit board 300 through pads 57 on the main surface of the printed circuit board.
[0030]
In the above-described embodiment, the case where the concave portion is formed in the peripheral region of the metal via and the protective layer is embedded in one main surface of the circuit board made of silicon is shown, but the same applies to the other main surface of the same circuit board. It is also effective to form a recess and embed a protective layer.
In the case of using a method of embedding a metal via having a thermal expansion coefficient from a circuit board made of silicon in order to form the recess, dry etching was performed on one main surface of the circuit board as in the above example. After that, by subjecting the other main surface to dry etching, concave portions can be formed on both main surfaces.
[0031]
In the above embodiment, the recesses are formed in the circuit board around the metal via due to the temperature rise when dry etching is performed on one main surface of the circuit board made of silicon in which the metal via is embedded. It goes without saying that if a metal via is embedded in a circuit board and then the entire circuit board is heated in a non-oxidizing atmosphere, a recess can be formed using the difference in thermal expansion coefficient between the two. In this case, recesses are formed around the metal vias on both main surfaces of the circuit board.
[0032]
In any of the above cases, the material constituting the metal via may be a metal having a difference in coefficient of thermal expansion, high conductivity, and at least heat resistance against a solder reflow temperature, compared to a circuit board made of silicon. In addition, nickel (Ni) or an alloy thereof is suitable.
As described above, when formed using the difference in thermal expansion coefficient between the circuit board made of silicon and the metal via embedded therein, the bottom surface of the recess is an angle with respect to the central axis of the metal via, that is, the through hole in which the metal via is embedded. θ (see FIG. 1) has a funnel shape with 0 ° <θ <90 °. The value of θ varies depending on the dimensions of the circuit board and the metal via, the physical properties including the thermal expansion characteristics of both, the heating temperature, and the like.
[0033]
The recess can be formed by another method. For example, a mask that exposes a region for forming a recess is provided on one or both main surfaces of a circuit board made of silicon, and wet etching, laser milling (laser beam processing), or the like is performed. In the case of isotropic etching or milling, a recess having a bottom surface parallel to the main surface is formed. In the case of anisotropic wet etching using a KOH solution, a recess having a bottom surface inclined with respect to the main surface is formed. Further, in the above, the same effect can be obtained by using a circuit board made of glass or glass ceramics instead of the circuit board made of silicon. In this case, an insulating layer interposed between the metal via and the circuit board can be omitted.
[0034]
The present invention includes the following aspects.
(Supplementary Note 1) A substrate made of silicon, which is opposed to two main surfaces, a metal via embedded in each of a plurality of through holes provided so as to penetrate the two main surfaces, An insulating layer interposed between the through-hole and the corresponding metal via, a recess provided to surround the metal via on the periphery of each metal via on at least one main surface, and the recess A circuit board comprising an embedded protective layer.
(Supplementary note 2) The circuit board according to supplementary note 1, wherein the protective layer is made of a material that relieves thermal stress generated between the circuit board and the metal via at least near the surface of the at least one main surface. .
(Additional remark 3) The said protective layer is extended so that the said main surface in which the said recessed part was provided may be covered, and it is formed so that the said metal via may be exposed from this protective layer Circuit board as described.
(Supplementary note 4) The circuit board according to supplementary note 1, wherein the metal via is made of a metal having a thermal expansion coefficient larger than a thermal expansion coefficient of the circuit board in a direction perpendicular to the main surface.
(Additional remark 5) The said recessed part is formed using the difference of the thermal expansion coefficient of the said metal via, and the thermal expansion coefficient of the said circuit board in the direction perpendicular | vertical to the said main surface, The circuit of Additional remark 4 characterized by the above-mentioned. A method for manufacturing a substrate.
(Supplementary note 6) The circuit board according to supplementary note 1, wherein the silicon is replaced with glass and the metal via is embedded in the through hole without the interposition of the insulating layer.
[0035]
(Additional remark 7) The circuit board of Additional remark 2 characterized by the material of the said protective layer consisting of resin.
(Supplementary note 8) The circuit board according to supplementary note 3, wherein a thin film capacitor made of a high dielectric material and connected between at least two metal vias is formed on the at least one main surface.
[0036]
(Supplementary note 9) The circuit board according to supplementary note 4 or supplementary note 1, wherein the metal via is made of copper, nickel, or an alloy thereof.
(Additional remark 10) In Additional remark 1, the said recessed part is formed by the dry etching with respect to the said at least one main surface, The manufacturing method of the circuit board characterized by the above-mentioned.
(Additional remark 11) In Additional remark 1, the said recessed part is formed by the wet etching with respect to the said at least one main surface, The manufacturing method of the circuit board characterized by the above-mentioned.
[0037]
(Additional remark 12) In Additional remark 1, the said recessed part is formed by the laser beam process with respect to said at least one main surface, The manufacturing method of the circuit board characterized by the above-mentioned. (Additional remark 13) In Additional remark 5, the grinding | polishing process with respect to said at least one main surface is performed prior to the said dry etching, The manufacturing method of the circuit board characterized by the above-mentioned.
[0038]
【The invention's effect】
As is apparent from the above description, according to the present invention, it is possible to avoid electrical leakage due to cracks generated in the region around the metal via in the circuit board in which the metal via is embedded in the through hole, and the fine and high A reliable circuit board having a dense metal via is provided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a main part of a circuit board manufactured according to the present invention. FIG. 2 is a cross-sectional view of a main part in one embodiment of a circuit board manufacturing process according to the present invention. FIG. 4 is a schematic plan view showing one of them and a schematic enlarged perspective view of one of them. FIG. 4 is a profile of the surface of a silicon substrate in which metal vias are embedded. FIG. Schematic diagram showing the state of mounting on the board [FIG. 6] Cross-sectional view of the main part for explaining the problems in the conventional circuit board
1, 50, 101 circuit board,
2,102 Insulating layer 3,23,33,53,103 Via 4,104 Through hole 5,25,35 Recess 6,26 Protective layer
20, 30 Silicon substrate
21 holes
22 layers
57 pads
58 Thin film capacitors
58A top electrode
58B Metal oxide high dielectric film
58C bottom electrode
59 Solder balls
105 crack
200 Semiconductor integrated circuit chip
300 Printed circuit board

Claims

A substrate made of silicon, corresponding to two opposing main surfaces, a metal via embedded in each of a plurality of through holes provided so as to penetrate the two main surfaces, and the corresponding through holes An insulating layer interposed between the metal vias, a recess provided on at least one of the main surfaces to surround the metal via, and a protection embedded in the recess And a circuit board.

The circuit board according to claim 1, wherein the protective layer is made of a material that relieves thermal stress generated between the circuit board and the metal via in at least the vicinity of the at least one main surface.

2. The circuit according to claim 1, wherein the protective layer extends so as to cover the entire main surface provided with the recess and exposes the metal via from the protective layer. substrate.

The circuit board according to claim 1, wherein the metal via is made of a metal having a thermal expansion coefficient larger than a thermal expansion coefficient of the circuit board in a direction perpendicular to the main surface.

5. The circuit board manufacturing method according to claim 4, wherein the recess is formed by utilizing a difference between a coefficient of thermal expansion of the metal via and a coefficient of thermal expansion of the circuit board in a direction perpendicular to the main surface. Method.