JP4164705B2 - テレビ放送を受信する携帯端末装置並びにそれに使用するノイズ低減回路及びヘッドホン装置 - Google Patents

Description

本発明は、テレビ放送を受信する携帯端末装置、並びに、携帯端末装置に使用するノイズ低減回路及び携帯端末装置に使用するヘッドホン装置に関するものである。

現在広く普及している携帯電話装置は、電話やメールを送受信する基本的な機能だけでなく、ほとんどの製品が数十万画素から数百万画素の撮像素子を有するカメラ機能を有するまでになっている。

さらに、日本国内において、２０１１年からは、これまで放送されていたすべてのアナログ地上波放送が地上波デジタル放送に切り替わる。この地上波デジタル放送では、ＯＦＤＭ（直交周波数分割多重）方式によって、映像情報、音声情報、および文字情報の複数種類の情報を多重化して、約６ＭＨｚの帯域を１３セグメントに分割して伝送する。この１３セグメントの中から１０セグメント乃至１３セグメントを用いて、表示画面が大きい固定型のテレビ受信装置に対する高精細・高画質のＨＤＴＶ（ハイビジョンテレビ放送）を送信する。さらに、１３セグメントの中の１セグメントを用いて、携帯電話装置、ＰＤＡ（Personal Digital Assistants）、可搬型のテレビ受信装置、カーナビなどの表示画面が小さい移動体向けの地上波デジタル放送が予定されている。特に、１セグメントの地上波デジタル放送を受信する携帯電話装置は、いわゆる「ワンセグ」携帯電話装置として既に商品化されて販売されている。

テレビ放送に関連する携帯電話装置については、これまで多くの提案がなされている。

例えば、ある提案のリモコン装置においては、テレビジョン受像機を操作するリモコン装置に、テレビジョン受信チューナとスピーカなどの音響変換機を内蔵して、視聴するテレビジョン受信機が受信する放送チャンネルと同じチャンネルを受信し、復調した音響信号をリモコン装置内蔵の音響変換器から発音する。この場合において、地上波デジタル放送を受信する携帯電話機にテレビジョン受信機用リモコンを内蔵すれば、音響信号出力のみを聴取し、映像はテレビジョン受信機の大型ディスプレイで見ることになると記載されている。（特許文献１参照）

また、ある提案の携帯電話装置においては、携帯電話送受信波と地上波デジタル放送波を送受信するアンテナ部と、前記アンテナ部で受信した前記地上波デジタル放送波を受信する受信部と、テレビ番組を表示することができるディスプレイ部と、数値又は記号を含む番号を入力することができる入力ボタンと、テレビ番組の選局の制御を行う携帯テレビ制御部と、携帯電話を送受信するモードとテレビ番組を視聴するモードを切換えるためのモード切換え制御手段と、を備え、前記入力ボタンが、前記モード切換え制御手段により、前記テレビ番組を視聴するモードにある場合に、前記テレビ番組のチャンネル選局ボタンとして使用される。この場合において、さらに、前記入力ボタンが、２段階押しができる入力ボタンと、前記ディスプレイの空きスペース、又は現在視聴している映像の端部に情報表示部と、を備え、前記情報表示部は、前記入力ボタンを半押ししたときに、現在放送している番組の情報を前記ディスプレイの空きスペース、又は現在視聴している映像の端部に表示し、ユーザに知らせ、ボタンが全押しされたらそのチャンネルを受信する裏番組を確認する。（特許文献２参照）

地上波デジタル放送を受信する携帯電話装置などの携帯端末装置は、固定型のテレビ受信装置よりも電波の反射によるマルチパスの影響を受けやすいので、受信信号にノイズが混入する可能性が大きい。特に、映像情報の画像は、文字情報に比べると高精細であるので、混入したノイズによって画質が低下する。大部分のノイズは高周波成分であるので、過去においては、ノイズを低減する対象の画素データを取り囲む周囲の複数の画素データを含めた２剰平均値を算出して、対象の画素データの値に置き換えるノイズ低減法が用いられていた。しかし、２剰平均値の算出のために使用する高域カットフィルタにより画素データ自体の高域成分が劣化するので、近年においては、奇数個（例えば、９個）の画素データの振幅の中央の値となる画素データによって、指定の画素データの値を書き換えるメディアンフィルタ処理によるノイズ低減法が採用されるようになった。

例えば、ある提案の「３×３メディアンフィルタの高速アルゴリズム」においては、９個のデータを３個ずつの３組に分け、組ごとにソートし、各組の中央値の大きい順にＡ、Ｂ、Ｃとする。そして、Ｂの中央値とＡの最小値との大小関係、および、Ｂの中央値とＣの最大値との大小関係を比較するアルゴリズムを実行することによって、平均比較回数を削減することが記載されている。（非特許文献１参照）

また、ある提案の映像信号処理方法および装置においては、図４に見られるように、第１のメディアンフィルタ演算器２１は、特定の画素に対し、隣り合った水平方向の所定の領域の画素信号を比較器１９で比較し、中央値決定器２０でその中央値を選び、その中央値を特定の画素の信号として第２のメモリ２２に供給して記憶させる。第２のメモリ２２の各画素に記憶された信号は、読み出されて垂直方向の第２のメディアンフィルタ演算器２５に供給される。第２のメディアンフィルタ演算器２５は、特定の画素に対し、隣り合った垂直方向の所定の領域の画素信号を比較器２３で比較し、中央値決定器２４でその中央値を選び、その中央値を特定の画素の信号として第３のメモリ２２に供給して記憶させる構成が記載されている。（特許文献３参照）

また、デジタルデータの大小判別処理に用いられるデータ処理回路として、例えば、４ビットのデータＡおよびデータＢを比較して、Ａ＞Ｂ若しくはＡ＜Ｂ又はＡ＝Ｂを出力する４ビットの比較回路（ＴＴＬでは「７４Ｌ８５」、ＣＭＯＳでは「４０６３、４５８５」）や、また、８ビットの比較回路（ＴＴＬの「７６４８２」）が知られている。このような比較回路では、入力される上位ビットの比較回路の結果であるＡｊ＞Ｂｊ若しくはＡｊ＜Ｂｊ又はＡｊ＝Ｂｊの論理と、演算する比較回路に入力された４ビットのデータＡｋおよびデータＢｋの論理に基づいて演算を行って、その結果であるＡｋ＞Ｂｋ若しくはＡｋ＜Ｂｋ又はＡｋ＝Ｂｋの論理を下位ビットの比較回路に出力する構成になっている。例えば、４ビットの比較回路をカスケード接続することによって、８ビット、１２ビット、１６ビット等の多ビットの大小判別処理のデータ処理ができる。図２１及び図２２は、従来の８ビットの比較回路である「７６４８２」の回路図である。図２１における符号ｔ０〜ｔ７、ｓ０〜ｓ７、ｒ１〜ｒ７は、図２２における同じ符号と接続される。（非特許文献２参照）
特開２００５−１１０１８９号公報 特開２００５−４５３５０号公報 特開平９−１９８４９８号公報 社団法人電子情報通信学会発行「ＦＩＴ２００２情報科学技術フォーラム情報技術レターズＶｏｌ．第１巻２００２年」１４１〜１４２ページ、「３×３メディアンフィルタの高速アルゴリズム」 ２００３年３月２０日、日本理工出版会刊、中村次男著の「デジタル回路の基礎」９１〜９３ページ、「大小判別回路」

しかしながら、テレビ放送を受信する携帯電話装置などの携帯端末装置において、受信するテレビ放送に対する機能をさらに充実させることが要求されているので、従来の技術ではまだ不十分な面がある。
例えば、特許文献１においては、地上波デジタル放送を受信する携帯電話機にテレビジョン受信機用リモコンを内蔵すれば、音響信号出力のみを聴取し、映像はテレビジョン受信機の大型ディスプレイで見ることになると記載されているが、具体的な手段については記載されておらず、単に願望が記載されているに過ぎないので、実現性が乏しいという課題がある。

また、特許文献２においては、２段階押しができる入力ボタンが記載されているが、操作性が悪くなる上、スイッチの押下ストロークが大きくなるので装置の薄型化の障害になるという課題がある。

また、非特許文献１においては、ソフトウェアのアルゴリズムによって、画素データの大小比較のデータ処理を行っているので、データの読み出しと書き込みとを繰り返す必要があり、高速なデータ処理が困難であるという課題がある。さらに、このアルゴリズムを実行するＣＰＵ等の制御回路の負荷が過剰になり、テレビ受信機能及び電話やメールの通信機能に支障をきたすおそれがあるという課題がある。

また、特許文献３においては、９個の画素データ読み出して第１のメモリに書き込み、第１のメディアンフィルタ演算器によって、３個の画素データを第１のメモリから読み出して、３個ごとの画素データの中央値を決定し第２のメモリに書き込み、第２のメモリに記憶された中央値の３個の画素データをメディアンフィルタ演算器によって、最終的に９個の画素データの中央値を決定し第３のメモリに書き込むようになっているので、データの読み出しと書き込みとを繰り返す必要があり、高速なデータ処理が困難になるという課題がある。

また、非特許文献２においては、図２１及び図２２の８ビットの比較回路のように、配線パターンが非常に多くなることで、配線パターン間の浮遊容量が大きくなり、配線抵抗Ｒと浮遊容量ＣによるＲＣ遅延のために、高速なデータ処理ができないという課題がある。

本発明は、係る課題を解決するものであり、携帯端末装置におけるテレビ放送に対する機能をさらに充実させることを目的とする。

請求項１に記載の発明は、ヘッドホン装置に装着してテレビ放送を受信する携帯端末装置であって、
携帯端末装置は、
受信したテレビ放送の画像を表示する表示部（実施形態においては、図２の表示パネル４に相当する）と、受信したテレビ放送の音声信号を出力する音声出力端子（実施形態においては、図３及び図５のイヤホンコネクタ８に相当する）と、外部のテレビ受信装置（実施形態においては、図１の固定型のテレビ受信装置２に相当する）を制御するための無線信号を送信する無線送信部（実施形態においては、図５の赤外線通信部１１１に相当する）と、受信するテレビ放送のチャンネルを操作に応じて選択するチャンネル選択スイッチ（実施形態においては、図２のカーソルスイッチ６ｃ及び６ｄに相当する）と、受信するテレビ放送の音声を操作に応じて調整する音声調整スイッチ（実施形態においては、図２のカーソルスイッチ６ａ及び６ｂに相当する）と、通常受信モード（第１実施形態における通常受信モードに相当する）及び連結受信モード（第１実施形態における連結受信モードに相当する）のいずれか一方を所定時間以上のオン操作（実施形態においては、３秒以上のオン操作に相当する）に応じて決定する決定スイッチ（実施形態においては、図２の中央スイッチ６ｅに相当する）と、複数フレーム（実施形態においては、６４フレームに相当する）の静止画の画像データを記憶する画像メモリ回路（実施形態においては、画像記憶部１１２に相当する）と、通常受信モードが決定された場合には、チャンネル選択スイッチの操作に応じて受信するテレビ放送のチャンネルを選択し、連結受信モードが決定された場合には、外部のテレビ受信装置に対して音声を消音するための無線信号を送信するように無線送信部を制御すると共に表示部の表示を消去し、チャンネル選択スイッチの操作に応じて受信するテレビ放送のチャンネルを選択すると共に外部のテレビ受信装置に対して受信するテレビ放送のチャンネルを選択するための無線信号を無線送信部から送信させ、連結受信モードにおいて決定スイッチが所定時間未満オン操作（実施形態においては、３秒未満のオン操作に相当する）されたときは、現在受信中のテレビ放送の静止画の画像データを現在の年月日時間及びチャンネル番号（実施形態においては、段落番号「００５０」の付加情報に相当する）と共に画像メモリ回路に記憶する制御部（実施形態においては、図５のＣＰＵ１０７に相当する）と、を備え、
ヘッドホン装置は、
入力される音声信号に応じて発音する２つのスピーカ（実施形態においては、図１１のＨ２７に相当する）と、２つのスピーカを支持する湾曲した支持部（実施形態においては、図１１の支持部材Ｈ２８に相当する）と、支持部において２つのスピーカの間の所定位置に設けられ、チャンネル選択スイッチ及び音声調整スイッチが露出した態様で携帯端末装置を着脱可能に装着する装着部（実施形態においては、図１１の装着部Ｈ２２に相当する）と、装着部と装着部に装着された携帯端末装置の音声出力端子とを接続して、携帯端末装置から出力される音声信号を２つのスピーカに供給する接続手段（実施形態においては、図１１のケーブルＨ２５及びコネクタＨ２６に相当する）と、を備えたことを特徴とする。

本発明の携帯端末装置によれば、携帯端末装置のスイッチ操作だけで、外部のテレビ受信装置に映像情報が表示される地上波デジタル放送のチャンネルと、携帯端末装置から音声情報が出力される地上波デジタル放送のチャンネルとを同時に選択することにより、周囲の人に迷惑をかけることなく、地上波デジタル放送を楽しむことができる。さらに、両手が自由になるので、体操、片づけ者、洗い物等をしながらでも、地上波デジタル放送を楽しむことができる。あるいは、地上波デジタル放送のニュース番組や音楽番組のように、音声だけを聴く場合には、野外で散歩しながらでも、地上波デジタル放送を楽しむことができる。

以下、本発明によるテレビ放送を受信する携帯端末装置の第１実施形態乃至及び第４実施形態について、地上波デジタル放送を受信する携帯電話装置を例にとって、図を参照して説明する。

図１は、各実施形態の携帯電話装置を適用したシステム構成を示す図である。図１において、携帯電話装置１は固定型のテレビ受信装置２に対して赤外線ＩＲによる無線信号を送信して、テレビ受信装置２のチャンネル選択や音量調整を制御する。テレビ受信装置２には、左右の２つのスピーカ２ａ、赤外線検出センサ２ｂ、ブラウン管、液晶表示装置又はプラズマ表示装置の表示部３が設けられている。表示部３には、携帯電話装置１からのチャンネル選択や音量調整に応じて、一時的あるいは常時、現在受信しているチャンネル番号３ａやスピーカ２ａから発音される現在の音量３ｂが表示される。

図２は、図１の携帯電話装置１の正面図、図３は図１の携帯電話装置１の側面図である。この携帯電話装置１は、下部本体１Ａに結合されている上部本体１Ｂが矢印で示すようにスライドする構造になっている。上部本体１Ｂを図の下方に最大までスライドすると、下部本体１Ａと上部本体１Ｂとが重なり合う。上部本体１Ｂを図の上方に最大までスライドすると図２に示すように下部本体１Ａの操作部が露出する状態になる。

図２において、上部本体１Ｂには液晶表示装置やプラズマ表示装置等からなる表示パネル４が設けられ、初期画面、メニュー画面、地上波デジタル放送の受信画面、電話やメールに関する画面が表示される。下部本体１Ａには、下スイッチ５が設けられている。下スイッチ５は、「０」〜「９」のテンキースイッチ５ａ、シャープ「＃」スイッチ５ｂ、アスタリスク「＊」スイッチ５ｃが設けられている。一方、上部本体１Ｂの表示パネル４の下側には、カーソルスイッチ６ａ、カーソルスイッチ６ｂ、カーソルスイッチ６ｃ、カーソルスイッチ６ｄ、中央スイッチ６ｅ、の他に４個のスイッチ６ｆ、６ｇ、６ｈ、６ｉからなる上スイッチ６が設けられている。また、表示パネル４の上側には、地上波デジタル放送を受信中であることを示すＬＥＤなどからなるランプ７が設けられている。また、図３において、下部本体１Ａの側面には、イヤホンコネクタ８が設けられている。

電話モードにおいては、上スイッチ６のメニュースイッチ６ｈは「メール」、「電話帳」、「電話履歴」、「カメラ」、「テレビ受信」、「画像再生」及び図に示すような、その他のアイコンのメニュー画面を表示するスイッチとして機能する。下スイッチ５の「１」〜「０」のテンキーは電話番号、メールの文字、パスワード、及び、その他の数値データを入力するスイッチとして機能する。また、上スイッチ６において、スイッチ６ｆは電源オン又はオフ及びオンフックとして、スイッチ６ｇはオフフックとして、スイッチ６ｉはクリアスイッチとしてそれぞれ機能する。カーソルスイッチ６ａ、カーソルスイッチ６ｂ、カーソルスイッチ６ｃ、カーソルスイッチ６ｄは表示パネル４に表示されたアイコンを選択するために、それぞれ左移動、右移動、上移動、下移動の選択スイッチとして機能する。中央スイッチ６ｅは、カーソルスイッチで選択されたアイコンを決定する決定スイッチとして機能する。

一方、テレビ受信モードにおいては、下スイッチ５の「０」〜「９」のテンキー５ａは受信するチャンネルを選択するスイッチとして機能し、シャープ「＃」スイッチ５ｂは出力する音量レベルを１つ上げるスイッチとして機能し、アスタリスク「＊」スイッチ５ｃは出力する音量レベルを１つ下げるスイッチとして機能する。上スイッチ６のメニュースイッチ６ｆはテレビ受信モードから電話モードに遷移するスイッチとして機能する。上スイッチ６のカーソルスイッチ６ａはイヤホンコネクタ８から出力する音量を１ステップ上げるスイッチとして機能し、カーソルスイッチ６ｂはイヤホンコネクタ８から出力する音量を１ステップ下げるスイッチとして機能する。カーソルスイッチ６ｃは受信チャンネルを１つ上げるスイッチとして機能し、カーソルスイッチ６ｄは受信するチャンネルを１つ下げるスイッチとして機能する。中央スイッチ６ｅはテレビ受信モードを通常受信モード及び連結受信モードのいずれか一方を設定するモード設定スイッチとして機能すると共に、他の用途のスイッチとして機能する。通常受信モード、連結受信モード、及び、他の用途については後述する。

さらに、カメラモードにおいては、中央スイッチ６ｅは撮像スイッチ（シャッタスイッチ）及び撮像した画像を保存するための保存スイッチとして機能する。

このように、テレビ受信モードにおいては、下部本体１Ａの下スイッチ５の操作によって受信するチャンネルを選択できると共に、上部本体１Ｂのカーソルスイッチ６ｃ及びカーソルスイッチ６ｄによっても受信するチャンネルを選択できる。すなわち、受信するチャンネルを選択するスイッチには、上部本体１Ｂの所定のスイッチで構成されるチャンネル選択スイッチの第１の系統と、下部本体１Ａの所定のスイッチで構成されるチャンネル選択スイッチの第２の系統とがある。

図４は、受信した地上波デジタル放送の画像が表示パネル４に表示され、ステレオイヤホン９によって地上波デジタル放送の音声を聞く場合の構成を示す図である。この状態では、表示パネル４の上側のランプ７が点灯する。なお、表示パネル４においては、地上波デジタル放送の画像の他に、スイッチ操作に応じて、現在の現在受信中のチャンネル番号４ａ、現在の音量５ｂが一時的又は常時表示される。また、後述する連結受信モードを表すアイコン４ｃが表示される。

図５は、図１の携帯電話装置１の内部構成を示す概略ブロック図である。この携帯電話装置１は、再生系すなわちＴＶ部および制御系で構成されている。

まず、ＴＶ部について説明する。図１において、受信回路１０１は、アンテナから入力された高周波信号を増幅し、制御系からのチャンネル選択コマンドに応じて特定の放送局の高周波信号を選択して、復調・復号回路１０２に入力する。復調・復号回路１０２は、ＯＦＤＭ変調された高周波信号を復調し、さらに、ベースバンド信号に復号化して、番組放送の映像情報、音声情報、およびデータ放送の文字情報に分離して、分離した映像情報及び文字情報を画像処理回路１０３に入力し、分離した音声情報を音声処理回路１０４に入力する。

画像処理回路１０３は１フレーム（１画面）分のＶＲＡＭ（ビデオメモリ）を有し、映像情報及び文字情報に対して色・輝度分離処理、その他の処理を施して、ＶＲＡＭにおいて１フレームのビットマップの画像データに展開し、表示駆動回路１０５に入力する。表示駆動回路１０５は、そのビットマップの画像データに応じた表示駆動信号を図１の表示パネル４に入力して表示させる。

音声処理回路１０４は、音声情報を２系統のステレオ信号に分離し、そのステレオ信号をデジタルからアナログに変換して音声増幅回路１０６に入力する。音声増幅回路１０６は、音量調整のスイッチ操作に応じた利得制御処理、フィルタ処理、増幅処理などを施して、イヤホンコネクタ８から図４に示したステレオイヤホン９に対して出力する。

次に、制御系について説明する。図５において、ＣＰＵ１０７は、システムバスを介して上記のＴＶ部と接続されるとともに、ＲＯＭ１０８、ＲＡＭ１０９、スイッチ部１１０、赤外線通信部１１１、画像記憶部１１２、電話部１１３、ランプ駆動回路１１４、カメラ部１１５、及び、図示しない外部インタフェース部（Ｉ／Ｆ）と接続されており、各部との間でデータおよびコマンドを授受しながらこの装置全体を制御する。ＴＶ部に対するＣＰＵ１０７の制御としては、例えば、スイッチ操作に応じて、表示駆動回路１０５のバイアス電流をオン又はオフにして動作又は動作停止を制御して、表示パネル４に画像を表示し又は表示されている画像を消去する。また、スイッチ操作に応じて、音声増幅回路１０６に対する利得制御を行う。

ＲＯＭ１０８は、ＣＰＵ１０７によって実行される電話モードのプログラム、テレビ受信モードのプログラム、その他のアプリケーションプログラム、及び、電源起動時の初期データをあらかじめ記憶している。ＲＡＭ１０９はＣＰＵ１０７のワークエリアであり、ＣＰＵ１０７によって処理されるデータを一時的に記憶するために、各種のレジスタやフラグなどが設けられている。スイッチ部１１０は、図１に示した下部本体１Ａの下スイッチ５、上部本体１Ｂの上スイッチ６、図示しない他のスイッチ、及び、操作検出回路（スキャン・マトリックス回路）などで構成されている。

赤外線通信部１１１は、固定型のテレビ受信装置２を制御するために赤外線の無線信号を送信する。なお、赤外線通信部１１１の代わりにブルートゥース（登録商標）通信部を設けてもよい。

画像記憶部１１２は、複数フレーム、例えば、６４フレームのメモリエリア及びノイズ低減回路を有し、画像録画のスイッチ操作に応じて、受信している地上波デジタル放送の１フレームの画像データを画像処理回路１０３のＶＲＡＭから取り込んで静止画として画像メモリ回路に記憶すると共に、記憶した静止画の画素データに含まれるノイズを低減する。ノイズ低減回路については後で詳述する。記憶した画像は、図１のメニュー画面において、画像再生のアイコンを選択することで、表示パネル４に１フレーム単位及びマルチフレームで表示することができる。

電話部１１３は、ＣＤＭＡ方式の電話回路、マイクロフォン、スピーカを有し、他の携帯電話装置との間で電話やメールの送受信を行うと共に、画像記憶部１１２に記憶された静止画を無線で送信することができる。

外部インタフェース部は、例えば、ビデオプリンタやパソコンなどの外部機器に接続できるＵＳＢインタフェースで構成され、画像再生のモードにおいて、画像転送のスイッチ操作に応じて、画像記憶部１１２に記憶された静止画を選択して外部機器に転送することができる。

カメラ部１１５は、図１のメニュー画面においてカメラモードが選択・決定されたときに、スルー画像を画像処理回路１０３に入力し、表示駆動回路１０５を介してそのスルー画像を表示パネル４に表示させると共に、撮像指令のスイッチ操作に応じて、表示パネル４に表示されているスルー画像を画像処理回路１０３のＶＲＡＭに一時的に記憶し、さらに、保存指令のスイッチ操作に応じて、ＶＲＡＭに一時的に記憶した１フレームの画像を静止画として画像記憶部１１２に保存する。この場合においても、画像記憶部１１２のノイズ低減回路によって、画像メモリ回路に記憶した１フレームの静止画の画素データに含まれるノイズを低減する。

次に、第１実施形態の動作について、図６、図７のフローチャートを参照して説明する。電源スイッチがオン操作されて携帯電話装置１が起動すると、ワークＲＡＭ１０９のレジスタやフラグをクリアするなどの所定のイニシャライズの後、図６において、初期画面を表示する（ステップＳＡ１）。次に、メニュースイッチ６ｈがオンされたか否かを判別し（ステップＳＡ２）、このスイッチがオンされたときは、メニュー画面を表示する（ステップＳＡ３）。メニュー画面には、図１の表示パネル５に示すような複数のアイコンが表示される。

表示されているメニュー画面において、テレビ受信のアイコンを選択するスイッチ操作がされたか否かを判別し（ステップＳＡ４）、これらのスイッチ操作がされない場合には、他のアイコンを選択するスイッチ操作がされたか否かを判別し（ステップＳＡ５）、いずれかのアイコンを選択するカーソルスイッチ６ａ等のスイッチ操作がされたときは、そのスイッチ操作に対応する処理を実行する（ステップＳＡ６）。すなわち、選択されたアイコンの表示色等の表示態様を変える。

ステップＳＡ４において、テレビ受信のアイコンを選択するスイッチ操作がされ、中央スイッチ６ｅの操作によってテレビ受信のアイコンが決定されたときは、テレビ受信モードに移行して、図５のＴＶ部を通じて得られるテレビ画面を表示パネル４に表示する（ステップＳＡ７）。上記したように、テレビ受信モードにおいては、上スイッチ６のカーソルスイッチ６ｃ及びカーソルスイッチ６ｄは、チャンネル選択スイッチとして機能する。また、上スイッチ６のカーソルスイッチ６ａ及びカーソルスイッチ６ｂ並びに下スイッチ５のシャープ「＃」スイッチ５ｂ及びアスタリスク「＊」スイッチ５ｃは、音量調整のスイッチとして機能する。また、スイッチ６の中央スイッチ６ｅは、通常受信モード又は連結受信モードを設定するモード設定スイッチとして機能する。

次に、下スイッチ５のシャープ「＃」スイッチ５ｂ及びアスタリスク「＊」スイッチ５ｃ、並びに、上スイッチ６のカーソルスイッチ６ａ及びカーソルスイッチ６ｂのいずれか音量変更のスイッチがオンされたか否かを判別し（ステップＳＡ８）、音量変更のスイッチ操作がされたときは、図５の音声増幅回路１０６に対して音量調整の制御信号を入力して、図４のステレオイヤホン９への音量出力を変更する（ステップＳ９）。

次に、モード設定スイッチすなわち上スイッチ６の中央スイッチ６ｅが所定時間以上オンされたか否かを判別する（ステップＳＡ１０）。所定時間としては、例えば、「３秒間」である。所定時間以上このスイッチがオンされたときは、ＲＡＭ１０９のモードフラグＭＯＤＥＦの値が「０（通常受信モード）」であるか又は「１（連結受信モード）」であるかを判別する（ステップＳＡ１１）。なお、イニシャライズにおいては、ＭＯＤＥＦの値は「０」である。ステップＳＡ１１において、ＭＯＤＥＦの値が「０」である場合には、ＭＯＤＥＦを「１」にセットして（ステップＳＡ１２）、表示駆動回路１０５のバイアス電流をオフにする制御信号を入力して、表示パネル４のテレビ画面を消去し（ステップＳＡ１３）、赤外線通信部１１１から固定型のテレビ受信装置２に対して音声ミュートの無線信号を送信する（ステップＳＡ１４）。図１に示した音量３ｂでは、音声ミュートを示す「ｖｏｌ：０」が表示部３に表示されている。

この結果、図４に示したように、表示パネル４に「連結受信モード」のアイコン４ｃが一時的に表示された後、現在受信している地上波デジタル放送の画像が表示パネル４から消去される。ただし、現在ステレオイヤホン９から聞こえている受信している地上波デジタル放送の音声はそのまま維持される。したがって、テレビ受信モードが連結受信モードに設定されると、ユーザは、受信する地上波デジタル放送の映像情報は外部の固定型のテレビ受信装置２の表示画面で見て、その音声情報は携帯電話装置１に接続されたステレオイヤホン９から聞くことになる。なお、地上波デジタル放送の画像が表示パネル４から消去されても、ランプ７の点灯はそのまま維持されて、地上波デジタル放送が受信中であることをユーザに認識させる。

次に、図７のフローチャートにおいて、下スイッチ５又は上スイッチ６によってチャンネル変更のスイッチ操作がされたか否かを判別し（ステップＳＡ１５）、チャンネル変更のスイッチ操作がされたときは、受信する地上波デジタル放送のチャンネルを変更する（ステップＳＡ１６）。このとき、ＭＯＤＥＦが「１」であるか否かを判別し（ステップＳＡ）、ＭＯＤＥＦが「１」である場合には、赤外線通信部１１１から外部の固定型のテレビ受信装置２に対してチャンネル変更の無線信号を送信する（ステップＳＡ１８）。すなわち、テレビ受信モードが連結受信モードである場合には、スイッチ操作に応じて受信するチャンネルを変更すると共に、外部の固定型のテレビ受信装置に対してもチャンネル変更を指示する。

したがって、携帯電話装置１のスイッチ操作だけで、外部の固定型のテレビ受信装置２に映像情報が表示される地上波デジタル放送のチャンネルと、携帯電話装置１から音声情報が出力される地上波デジタル放送のチャンネルとを同時に選択することができる。この結果、周囲の人に迷惑をかけることなく、深夜の地上波デジタル放送を楽しむことができる。

図７において、ステップＳＡ１５でチャンネル変更のスイッチ操作がされない場合、又は、ステップＳＡ１７でＭＯＤＥＦが「０」すなわち通常受信モードである場合、若しくは、ステップＳＡ１８で外部の固定型のテレビ受信装置２に対してチャンネル変更の信号を送信した後は、上スイッチ６のモード設定スイッチ６ｅ（中央スイッチ）が所定時間未満（例えば、３秒未満）オンされたか否かを判別する（ステップＳＡ１９）。このスイッチが例えば１秒程度オンされたときは、現在受信中で固定型のテレビ受信装置２に表示されている映像情報や文字情報の画像を１フレームごとに画像処理回路１０３のＶＲＡＭから取り込んで、画像記憶部１１２に静止画として記憶する（ステップＳＡ２０）。さらに、記憶する静止画のデータに現在のデータである「年月日時間」、「チャンネル番号」などの付加情報を共に記憶する。

例えば、モード設定スイッチ６ｅが連続して１０回オンされたときは、１０フレームの静止画が画像記憶部１１２に記憶される。画像記憶部１１２に記憶可能なフレーム数が６４フレームとし、モード設定スイッチ６ｅが連続して１０回オンされた時点で６０フレームの静止画が既に記憶されている場合には、記憶された静止画の中から付加情報である「年月日時間」が古い６フレームの静止画が消去されて、新たに１０フレームの静止画が記憶される。

図７のステップＳＡ１９でモード設定スイッチ６ｅがオンされない場合、又は、ステップＳＡ２０で静止画を記憶した後は、上スイッチ６のメニュースイッチ６ｈがオンされたか否かを判別する（ステップＳＡ２１）。このスイッチがオンされない場合には、図６のフローチャートのステップＳＡ８に移行して、図７のステップＳＡ２１まで、上記したループを実行する。一方、ステップＳＡ２１において、メニュースイッチ６ｈがオンされたときは、ＭＯＤＥＦが「０」の通常受信モードにおいて表示パネル４に表示されているテレビ放送の画像を消去すると共にランプ７を消灯して（ステップＳＡ２２）、図６のステップＳＡ３に移行して、図１に示したメニュー画面を表示する。

図６のステップＳＡ１１で、ＭＯＤＥＦが「１」である場合には、ＭＯＤＥＦを「０」にリセットして（ステップＳＡ２３）、テレビ画面を表示パネル４に表示し（ステップＳＡ２４）、赤外線通信部１１１から外部のテレビ受信装置２に対して音声ミュートを解除する無線信号を送信する（ステップＳＡ２５）。そして、図７のフローチャートに移行して、ステップＳＡ１５以降の処理を実行する。

以上のように、この第１実施形態の携帯電話装置によれば、ＣＰＵ１０７は、モード設定スイッチ６ｅによって通常受信モードが設定されている場合には、チャンネル選択スイッチ６ｃ、６ｄが操作されたときは、その操作に応じて受信するテレビ放送のチャンネルを選択し、モード設定スイッチ６ｅによって連結受信モードが設定されている場合には、外部のテレビ受信装置２が音声を消音するための無線信号を送信し、チャンネル選択スイッチ６ｃ、６ｄが操作されたときは、その操作に応じて受信するテレビ放送のチャンネルを選択すると同時に、その操作に応じて外部のテレビ受信装置２が受信するテレビ放送のチャンネルを選択するための無線信号を送信する。
したがって、スイッチを新たに追加することなく、周囲の人に迷惑をかけずに深夜の地上波デジタル放送などを楽しむことが可能な機能を付加することが可能になる。その結果、携帯電話装置１におけるテレビ放送に対する機能をさらに充実させることができる。

次に、第２実施形態の動作について、図８乃至図１０のフローチャートを参照して説明する。図８において、ステップＳＢ１からステップＳＢ７までの処理は、第１実施形態における図６のステップＳＡ１からステップＳＡ７までの処理と同じであるので、重複した説明は省略する。

ステップＳＢ７において、テレビ画面が表示パネル４に表示された後、モード設定スイッチ６ｅが所定時間（３秒間）以上オンされたか否かを判別する（ステップＳＢ８）。所定時間以上このスイッチがオンされたときは、ＲＡＭ１０９のモードフラグＭＯＤＥＦの値が「０（通常受信モード）」であるか又は「１（連結受信モード）」であるかを判別する（ステップＳＢ９）。なお、イニシャライズにおいては、ＭＯＤＥＦの値は「０」である。ステップＳＢ９において、ＭＯＤＥＦの値が「０」である場合には、ＭＯＤＥＦを「１」にセットして（ステップＳＢ１０）、音声をミュートする（ステップＳＢ１１）。

次に、下スイッチ５のシャープ「＃」スイッチ５ｂ、アスタリスク「＊」スイッチ５ｃ、上スイッチ６のカーソルスイッチ６ａ、カーソルスイッチ６ｂのいずれかによって音量変更のスイッチ操作がされたか否かを判別する（ステップＳＢ１２）。音量変更のスイッチ操作がされたときは、ＭＯＤＥＦが「０」であるか又は「１」であるかを判別する（ステップＳＢ１３）。ＭＯＤＥＦが「０」である場合には、ステレオイヤホン９に出力する音量を変更する（ステップＳＢ１４）。一方、ＭＯＤＥＦが「１」である場合には、赤外線通信部１１１から外部のテレビ受信装置２に対して音量を変更する無線信号を送信する（ステップＳＢ１５）。

次に、図９のフローチャートにおいて、上スイッチ６のカーソルスイッチ６ｃ若しくはカーソルスイッチ６ｄ、又は、下スイッチ５のテンキースイッチ５ａによって、チャンネル変更のスイッチ操作がされたか否かを判別する（ステップＳＢ１６）。チャンネル変更のスイッチ操作がされたときは、ＭＯＤＥＦが「１」であるか又は「０」であるかを判別する（ステップＳＢ１７）。

ＭＯＤＥＦが「１」である場合には、チャンネル変更のスイッチ操作が上スイッチ６によるものか又は下スイッチ５によるものかを判別する（ステップＳＢ１８）。上スイッチ６（カーソルスイッチ６ｃ又はカーソルスイッチ６ｄ）によってチャンネル変更のスイッチ操作がされたときは、その変更されたチャンネルをＲＡＭ１０９のレジスタＣＨ１にストアして（ステップＳＢ１９）、ＣＨ１にストアされたチャンネルのテレビ放送を受信する（ステップＳＢ２０）。

一方、下スイッチ５（テンキースイッチ）によってチャンネル変更のスイッチ操作がされたときは、その変更されたチャンネルをＲＡＭ１０９のレジスタＣＨ２にストアして（ステップＳＢ２１）、赤外線通信部１１１から外部のテレビ受信装置２に対して、ＣＨ２にストアされたチャンネルのテレビ放送を受信するための無線信号を送信する（ステップＳＢ２２）。

ステップＳＢ２２において無線信号を送信した後、若しくは、ステップＳＢ２０においてテレビ放送を受信した後、又は、ステップＳＢ１６においてチャンネル変更のスイッチ操作がされない場合には、上スイッチ６のモード設定スイッチ６ｅが所定時間未満、例えば、１秒程度の間オンされたか否かを判別する（ステップＳＢ２３）。このスイッチが所定時間未満オンされたときは、ＭＯＤＥＦが「１」であるか又は「０」であるかを判別する（ステップＳＢ２４）。

ＭＯＤＥＦが「１」である場合には、ＣＨ２にストアされているチャンネルをＲＡＭ９のレジスタＣＨ３にストアし、ＣＨ１にストアされているチャンネルをＣＨ２にストアし、ＣＨ３にストアしたチャンネルをＣＨ１にストアする（ステップＳＢ２５）。次に、赤外線通信部１１１から外部のテレビ受信装置２に対して、ＣＨ２のチャンネルに変更するための無線信号を送信する（ステップＳＢ２６）。また、ＣＨ１のチャンネルのテレビ放送を受信する（ステップＳＢ２７）。

すなわち、ＭＯＤＥＦが「１」の連結受信モードの場合に、モード設定スイッチ６ｅが所定時間未満オンされたときは、携帯電話装置１で受信しているテレビ放送のチャンネルと、外部のテレビ受信装置２で受信しているテレビ放送のチャンネルとを入れ替えるように制御する。例えば、携帯電話装置１が地上波デジタル放送のチャンネル「１」を受信中で、外部のテレビ受信装置２が地上波デジタル放送のチャンネル「３」を受信中である場合に、モード設定スイッチ６ｅが例えば１秒程度オンされると、携帯電話装置１は地上波デジタル放送のチャンネル「３」を受信するように切り替わり、外部のテレビ受信装置２は地上波デジタル放送のチャンネル「３」を受信するように切り替わる。

ステップＳＢ２７において受信するチャンネルを入れ替えた後、又は、ステップＳＢ２４においてＭＯＤＥＦが「０」すなわち通常受信モードである場合、若しくは、ステップＳＢ２３においてモード設定スイッチ６ｅがオンされない場合には、図１０のフローチャートにおいて、上スイッチ６のメニュースイッチ６ｈがオンされたか否かを判別する（ステップＳＢ２８）。

このスイッチがオンされない場合には、テンキースイッチ「０」がオンされたか否かを判別する（ステップＳＢ２９）。このスイッチがオンされたときは、ＣＨ１にストアされているチャンネルをＣＨ３にストアし（ステップＳＢ３０）、ＣＨ２にストアされているチャンネルをＣＨ１にストアし（ステップＳＢ３１）、ＣＨ１のチャンネルを受信する（ステップＳＢ３２）。そして、受信しているテレビ放送の映像情報や文字情報の画像を１フレームごとに画像処理回路１０３のＶＲＡＭから取り込んで、画像記憶部１１２に静止画として記憶する（ステップＳＢ３３）。この記憶した静止画は、固定型のテレビ受信装置２に現在表示されている映像情報や文字情報の画像に他ならない。

ステップＳＢ３３において静止画を記憶した後は、ＣＨ３にストアしたチャンネルをＣＨ１にストアして元のチャンネルに戻し（ステップＳＢ３４）、ＣＨ１のチャンネルのテレビ放送を再び受信する（ステップＳＢ３５）。したがって、ステップＳＢ３１においてＣＨ２のチャンネルをＣＨ１に一時的にストアして、固定型のテレビ受信装置２と同じチャンネルを受信して、そのチャンネルの映像情報や文字情報の画像を記憶した後は、テンキースイッチ「０」がオンされる前のチャンネルに戻す。

すなわち、ユーザが固定型のテレビ受信装置２に表示されている映像情報や文字情報の画像を静止画として録画したい場合には、テンキースイッチ「０」をオンすることによって、その表示されている映像情報や文字情報のテレビ放送のチャンネルに携帯電話装置１の受信チャンネルを固定型のテレビ受信装置２と同じチャンネルに一時的に切り替えて、現在固定型のテレビ受信装置２に表示されている映像情報や文字情報の画像を静止画として画像記憶部１１２に静止画として記憶する。この場合において、現在のデータである「年月日時間」、「チャンネル番号」などの付加情報を静止画と共に記憶する。

テレビ受信モードにおいては、テンキースイッチ「０」〜「９」はチャンネルの選択の用途として機能するが、チャンネル「０」というものは存在しないので、テンキースイッチ「０」が単独でオンされることはない。しかし、この第２実施形態においては、テンキースイッチ「０」が単独でオンされたときは、静止画を記憶するための用途として機能する。例えば、テンキースイッチ「０」が連続して１０回オンされたときは、１０フレームの静止画が画像記憶部１１２に記憶される。画像記憶部１１２に記憶可能なフレーム数が６４フレームとし、テンキースイッチ「０」が連続して１０回オンされた時点で６０フレームの静止画が既に記憶されている場合には、記憶された静止画の中から付加情報である「年月日時間」が古い６フレームの静止画が消去されて、新たに１０フレームの静止画が記憶される。

ステップＳＢ３５においてＣＨ１のチャンネルのテレビ放送を再び受信した後、又は、ステップＳＢ２９においてテンキースイッチ「０」がオンされない場合には、図８のステップＳＢ８に移行して、図１０のステップＳＢ２８までのループを実行する。ステップＳＢ２８において、メニュースイッチ６ｈがオンされたときは、表示パネル４のテレビ画面を消去して（ステップＳＢ３６）、図８のステップＳＢ３に移行して再びメニュー画面を表示する。

図８のステップＳＢ９においてＭＯＤＥＦが「１」の場合には、ＭＯＤＥＦを「０」にリセットする（ステップＳＢ３７）。すなわち、テレビ受信モードを連結受信モードから通常受信モードに設定する。そして、音声ミュートを解除する（ステップＳＢ３８）。この後は、ステップＳＢ１２に移行する。

以上のように、この第２実施形態の携帯電話装置によれば、ＣＰＵ１０７は、モード設定スイッチ６ｅによって通常受信モードが設定されている場合には、上スイッチ６のチャンネル選択スイッチであるカーソルスイッチ６ｃ、６ｄ、又は、下スイッチ５のチャンネル選択スイッチであるテンキースイッチが操作されたときは、その操作に応じて受信するテレビ放送のチャンネルを選択し、モード設定スイッチ６ｅによって連結受信モードが設定されている場合には、カーソルスイッチ６ｃ、６ｄが操作されたときは、その操作に応じて受信するテレビ放送のチャンネルを選択し、テンキースイッチ５ａが操作されたときは、その操作に応じて外部の固定型のテレビ受信装置２が受信するテレビ放送のチャンネルを選択するための無線信号を送信するように赤外線通信部１１１を制御する。
したがって、スイッチを新たに追加することなく、外部のテレビ受信装置２によって所望のチャンネルの番組を見ながら、手元の携帯電話装置１によって他のチャンネルの番組の内容をチェックすることが可能な機能を付加することができる。

例えば、チャンネル１でサッカーの試合の放送を見ている場合に、他のチャンネル３で好きな歌手が出演する音楽番組の放送があるが、その歌手が何時出演するか分からない場合に、連結受信モードに設定して、固定型のテレビ受信装置２でチャンネル１を受信し、携帯電話装置１でチャンネル３を受信することにより、その歌手が出演するタイミングを把握できるので、そのタイミングで固定型のテレビ受信装置２をチャンネル３に合わせるような機能を付加することができる。その結果、携帯電話装置１におけるテレビ放送に対する機能をさらに充実させることができる。

この場合において、ＣＰＵ１０７は、モード設定スイッチ６ｅの所定時間以上のオン操作によって連結受信モードが設定されている場合において、そのモード設定スイッチ６ｅが所定時間未満でオン操作されたときは、現在受信しているテレビ放送のチャンネルを外部の固定型のテレビ受信装置２が選択するための無線信号を送信すると共に、現在外部のテレビ受信装置２が受信しているテレビ放送のチャンネルを携帯電話装置１で選択して、互いの受信チャンネルを入れ替える。
したがって、スイッチを新たに追加することなく、モード設定スイッチ６ｅをオン操作して、固定型のテレビ受信装置２で２つのチャンネルの番組を交互に見ることが可能な機能を付加することができる。その結果、携帯電話装置１におけるテレビ放送に対する機能をさらに充実させることができる。

上記第１実施形態及び第２実施形態において、ＣＰＵ１０７は、ある特定の用途のスイッチがその用途の操作態様とは異なる態様で操作されたときは、受信するテレビ放送から得られる静止画を画像記憶部１１２に記憶する。すなわち、第１実施形態においては、所定時間（例えば、３秒間）以上オン操作することにより、通常受信モード及び連結受信モードのいずれか一方を設定するモード設定スイッチ６ｅを、所定時間未満オン操作することにより、受信するテレビ放送から得られる静止画を画像記憶部１１２に記憶することができる。一方、第１実施形態においては、「１」〜「９」までのいずれかのテンキースイッチのオン操作と併用してチャンネルを選択するテンキー「０」スイッチを、単独でオン操作することにより、受信するテレビ放送から得られる静止画を画像記憶部１１２に記憶することができる。
したがって、スイッチを新たに追加することなく、受信するテレビ放送から得られる静止画を記憶することができる。例えば、後で利用したい文字情報や字幕情報などの画像を簡単な操作で記憶することができる。その結果、携帯電話装置１におけるテレビ放送に対する機能をさらに充実させることができる。

次に、第３実施形態について、図１１を参照して説明する。図１１は、携帯電話装置１を装着可能なヘッドホン装置Ｈ２１の外観図である。このヘッドホン装置Ｈ２１は、図１の携帯電話装置１を着脱可能に装着する装着部Ｈ２２を備えている。図１１（Ａ）において、装着部Ｈ２２には、装着された携帯電話装置１を固定するためのフックＨ２３及びスプリング式の可動片Ｈ２４が設けられ、さらに、携帯電話装置１のイヤホンコネクタ８に接続するためのケーブルＨ２５及びコネクタＨ２６が設けられている。図１１（Ａ）に示すように、装着部Ｈ２２は、左右のスピーカＨ２７を支える支持部材Ｈ２８に並行に取付られている。

図１１（Ｂ）において、携帯電話装置１が装着部Ｈ２２に装着された場合には、コネクタＨ２６が携帯電話装置１のイヤホンコネクタ８に接続される。これにより、携帯電話装置１のイヤホンコネクタ８から出力される地上波デジタル放送の音声をヘッドホン装置Ｈ２１のスピーカＨ２７から聞くことができる。この場合において、図１１（Ｂ）に示すように、装着された携帯電話装置１の上スイッチ６を操作する際に、ある程度操作に習熟すれば、頭にヘッドホン装置Ｈ２１を付けた状態でも、図１の固定型のテレビ受信装置２のチャンネル選択、ヘッドホン装置Ｈ２１の音量調整、及び、固定型のテレビ受信装置２の表示部３に表示された画像を図５の画像記憶部１１２に記憶することができる。

したがって、例えば、第１実施形態のステレオイヤホン９の代わりに、ヘッドホン装置Ｈ２１を使用すれば、ユーザは、受信する地上波デジタル放送の映像情報は外部の固定型のテレビ受信装置２の表示画面で見て、その音声情報は装着した携帯電話装置１に接続されたヘッドホン装置Ｈ２１から聞くことになるので、周囲の人に迷惑をかけることなく、深夜の地上波デジタル放送を楽しむことができる。さらに、この場合においては、両手が自由になるので、ダンベル体操しながら、両手で片づけ物をしながら、キッチンで洗い物しながらでも、地上波デジタル放送を楽しむことができる。あるいは、地上波デジタル放送のニュース番組や音楽番組のように、音声だけを聞く場合には、野外で散歩しながらでも、地上波デジタル放送を楽しむことができる。その結果、携帯電話装置１におけるテレビ放送に対する機能をさらに充実させることができる。

なお、図１１に示した第３実施形態のヘッドホン装置Ｈ２１の構造は一例に過ぎず、本発明は図１１の構造に限定されるものではない。例えば、ヘッドホン装置Ｈ２１の支持部材Ｈ２８と装着部Ｈ２２とが図１１に示すように並行でなく、直交するような構造でもよい。

次に、第４実施形態について、図１２乃至図２０を参照して説明する。図１２は、図５に示した携帯電話装置１の画像記憶部１１２に搭載された１画面分の画像データを記憶する画像メモリ回路、及び、この画像メモリ回路の画像データのノイズを低減するノイズ低減回路を有する画像処理回路のブロック図である。

図１２の画像処理回路は、１画面分の２次元の画素データを記憶できる画像メモリ回路（ＩＭＡＧＥ ＭＥＭＯＲＹ）１００と、９個の画素データに対してメディアンフィルタ処理を施すことによって、指定した１つの画素データのノイズを低減するためのノイズ低減回路（又は、メディアンフィルタ回路；ＭＥＤＩＡＮ ＦＩＬＴＥＲ）２００で構成されている。画像メモリ回路１００には、地上波デジタル放送の映像情報や文字情報の１画面分の画像データが、図５に示した画像処理回路１０３のＶＲＡＭから読み出されて記憶される。
なお、図には示していないが、この画像処理装置には、画像メモリ回路１００から画素データを読み出すための読出制御回路、及び、ノイズ低減回路２００に記憶された画素データを画像メモリ回路１００に書き込むための書換制御回路が含まれている。これらの読出制御回路及び書換制御回路は、図５のＣＰＵ１０７の機能であるが、ＣＰＵ１０７によって制御される信号発生回路でもよい。ここでは、ＣＰＵ１０７の機能として説明する。ＣＰＵ１０７からは、アドレスＡＤ、読出イネーブル信号ＲＥ、書込イネーブル信号ＷＥ、書込信号ＷＴ、読出信号ＲＤ／シフト信号ＳＰ、クリア信号ＣＬが画像処理回路に入力される。

図１２では、理解を容易にするために、画像メモリ回路１００は、画素データを読み出す出力ポートＤｏｕｔと、画素データを書き込む入力ポートＤｉｎとが別個のデータポートとして記載されている。しかし、この画像メモリ回路１００の構成は、従来から使用されているものであり、画素データを読み出すポートと書き込むポートとが共通のデータポートであってもよいし、いわゆるデュアルポートのように、２つの独立したデータポートのものでもよい。いずれにせよ、アドレスポートであるＡＤによって指定される記憶エリアから画素データを読み出すモードと、ＡＤによって指定される記憶エリアに画素データを書き込むモードとは独立したメモリアクセス動作となる。

画像メモリ回路１００において、読出イネーブルポートＲＥは、入力されるイネーブル信号ＲＥがハイレベルのときに読み出しが可能となる。読出ポートＲＤは、入力される読出信号のＲＤのパルスの立ち上がりで、ＡＤで指定される記憶エリアの画素データを出力ポートＤｏｕｔから読み出すことが可能となる。書込イネーブルポートＷＥは、入力される書込イネーブル信号ＷＥがハイレベルのときに書き込みが可能となる。書込ポートＷＴは、入力される書込信号ＷＴのパルスの立ち上がりで、ＡＤで指定される記憶エリアに画像データを入力ポートＤｉｎから書き込むことが可能になる。

画素データの値が１〜２５５の範囲とし、画素データが無い値を０とすると、画素データは８ビットで表される。画素データの値が１〜６５５３５の範囲とし、画素データが無い値を０とすると、画素データは１６ビットで表される。この実施形態においては、８ビットの画素データのノイズ成分を低減する場合を想定する。図１２の画像処理回路は、４ビット、３２ビット、６４ビット、又は他の任意のビットの画素データの場合も基本動作は同じである。

ノイズ低減回路２００は、レジスタブロックＢＬ（１）〜レジスタブロックＢＬ（９）で構成され、各レジスタブロックに共通に、画像メモリ回路１００の出力ポートＤｏｕｔが接続されている。各レジスタブロックには、１つの画素データを記憶することができる。また、あらかじめ設定されているレジスタブロックＢＬ（５）の出力ポートＤｏｕｔは、画像メモリ回路１００の入力ポートＤｉｎに接続されている。

図１３〜図１５は、ノイズ低減回路２００の内部回路を示す図である。図１３は、レジスタブロックＢＬ（１）〜レジスタブロックＢＬ（３）の回路図であり、図１４は、レジスタブロックＢＬ（３）に続くレジスタブロックＢＬ（４）〜レジスタブロックＢＬ（６）の回路図であり、図１５は、レジスタブロックＢＬ（６）に続くレジスタブロックＢＬ（７）〜レジスタブロックＢＬ（９）の回路図である。

次に、図１３〜図１５のノイズ低減回路２００の機能について説明する。
図１３のレジスタブロックＢＬ（１）は、レジスタ回路１１、比較回路１２、インバータ回路１５、およびＡＮＤ回路１６で構成されている。レジスタ回路１１の入力端子Ｄ１は、画像メモリ回路１００の出力ポートＤｏｕｔに接続されている。レジスタ回路１１は、入力端子Ｄ１に供給された画素データをトリガ端子ＣＫに入力されるシフト信号のパルスの立ち下がりで記憶する。記憶した画素データは、出力端子Ｑ１から読み出すことができる。比較回路１２は、画像メモリ回路１００から読み出されて入力端子ｐに供給される画素データの値、すなわち、レジスタ回路１１の入力端子Ｄ１に供給された画素データの値と、レジスタ回路１１に記憶されて入力端子ｑに供給される画素データの値とを比較して、読み出された画素データの値が記憶された画素データの値より大きいときは、出力端子ｒからハイレベル（これを「正論理」とする）の比較信号を出力する。一方、読み出された画素データの値が記憶された画素データの値以下であるときは、出力端子ｒからローレベル（これを「負論理」とする）の比較信号を出力する。インバータ回路１５は、比較回路１２から出力される比較信号の論理を反転して出力する。ＡＮＤ回路１６は、比較回路１２から出力される比較信号がハイレベルのときに、レジスタ回路１１のトリガ端子ＣＫに入力されるシフト信号ＳＰを有効にし、比較信号がローレベルのときに、レジスタ回路１１のトリガ端子ＣＫに入力されるシフト信号ＳＰを無効にする。

図１３のレジスタブロックＢＬ（２）は、レジスタ回路２１、比較回路２２、スイッチ回路２３、ＡＮＤ回路２４、インバータ回路２５、ＡＮＤ回路２６、およびＯＲ回路２７で構成されている。レジスタ回路２１の入力端子Ｄ２は、スイッチ回路２３の出力ｄに接続されている。レジスタ回路２１は、入力端子Ｄ２に供給された画素データをトリガ端子ＣＫに入力されるシフト信号のパルスの立ち下がりで記憶する。記憶した画素データは、出力端子Ｑ２から読み出すことができる。比較回路２２は、画像メモリ回路１００から読み出されて入力端子ｐに供給される画素データの値とレジスタ回路２１に記憶された画素データの値とを比較して、読み出された画素データの値が記憶された画素データの値より大きいときは、出力端子ｒからハイレベルの比較信号を出力する。一方、読み出された画素データの値が記憶された画素データの値以下であるときは、出力端子ｒからローレベルの比較信号を出力する。ＡＮＤ回路２４は、比較回路２２から出力される比較信号がハイレベルのとき、且つ、レジスタブロックＢＬ（１）のインバータ回路１５の出力がハイレベルのときに、ハイレベルの選択信号をスイッチ回路２３の制御端子ｃに与え、比較回路２２から出力される比較信号がローレベルのとき、又は、レジスタブロックＢＬ（１）のインバータ回路１５の出力がローレベルのときに、ローレベルの選択信号をスイッチ回路２３の制御端子ｃに与える。スイッチ回路２３は、制御端子ｃの選択信号がハイレベルのときに、画像メモリ回路１００から読み出された画素データを選択して、レジスタ回路２１の入力端子Ｄ２に供給し、制御端子ｃの選択信号がローレベルのときに、前段のレジスタ回路１１に記憶された画素データを選択して、レジスタ回路２１の入力端子Ｄ２に供給する。ＯＲ回路２７は、比較回路２２から出力される比較信号がハイレベルのとき、又は、レジスタブロックＢＬ（１）の比較回路１２から出力される比較信号がハイレベルのときに、ハイレベルの信号を出力する。ＡＮＤ回路２６は、ＯＲ回路２７から出力される信号がハイレベルのときに、レジスタ回路２１のトリガ端子ＣＫに入力されるシフト信号ＳＰを有効にし、ＯＲ回路２７から出力される信号がローレベルのときに、レジスタ回路２１のトリガ端子ＣＫに入力されるシフト信号ＳＰを無効にする。インバータ回路２５は、比較回路２２から出力される比較信号の論理を反転して出力する。

図１３のレジスタブロックＢＬ（３）は、レジスタ回路３１、比較回路３２、スイッチ回路３３、ＡＮＤ回路３４、インバータ回路３５、ＡＮＤ回路３６、およびＯＲ回路３７で構成されている。ＯＲ回路３７は、比較回路３２から出力される比較信号がハイレベルのとき、又は、レジスタブロックＢＬ（２）のＯＲ回路２７から出力される比較信号がハイレベルのときに、ハイレベルの信号を出力する。その他の機能については、レジスタブロックＢＬ（２）と全く同一であるので、説明は省略する。

図１４のレジスタブロック（４）およびレジスタブロック（６）、図１５のレジスタブロック（７）およびレジスタブロック（８）は、図１３のレジスタブロックＢＬ（２）およびレジスタブロック（３）と全く同一の回路構成になっている。また、レジスタブロック（５）およびレジスタブロック（９）についても、図１３のレジスタブロック（２）およびレジスタブロックＢＬ（３）とほとんど同一の回路構成になっている。

したがって、レジスタブロックＢＬ（４）〜レジスタブロックＢＬ（９）の機能をまとめて説明する。
レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９は、スイッチ回路４３〜９３の出力ｄに接続されている。レジスタ回路４１〜９１は、入力端子Ｄ４〜Ｄ９に供給された画素データをトリガ端子ＣＫに入力されるシフト信号のパルスの立ち下がりで記憶する。記憶した画素データは、出力端子Ｑ４〜Ｑ９から読み出すことができる。比較回路４２〜９２は、画像メモリ回路１００から読み出されて入力端子ｐに供給される画素データの値とレジスタ回路４１〜９１に記憶されている画素データの値とを比較して、読み出された画素データの値が記憶された画素データの値より大きいときは、出力端子ｒからハイレベルの比較信号を出力する。一方、読み出された画素データの値が記憶された画素データの値以下であるときは、出力端子ｒからローレベルの比較信号を出力する。ＡＮＤ回路４４〜９４は、比較回路４２〜９２から出力される比較信号がハイレベルのとき、且つ、レジスタブロックＢＬ（３）〜（８）のインバータ回路３５〜８５の出力がハイレベルのときに、ハイレベルの選択信号をスイッチ回路４３〜９３の制御端子ｃに与え、比較回路４２〜９２から出力される比較信号がローレベルのとき、又は、レジスタブロックＢＬ（３）〜（８）のインバータ回路３５〜８５の出力がローレベルのときに、ローレベルの選択信号をスイッチ回路４３〜９３の制御端子ｃに与える。スイッチ回路４３〜９３は、制御端子ｃの選択信号がハイレベルのときに、画像メモリ回路１００から読み出された画素データを選択して、レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９に供給し、制御端子ｃの選択信号がローレベルのときに、前段のレジスタ回路３１〜８１に記憶された画素データを選択して、レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９に供給する。ＯＲ回路４７〜９７は、比較回路４２〜９２から出力される比較信号がハイレベルのとき、又は、レジスタブロックＢＬ（３）〜（８）のＯＲ回路３７〜８７から出力される信号がハイレベルのときに、ハイレベルの信号を出力する。ＡＮＤ回路４６〜９６は、ＯＲ回路４７〜９７から出力される信号がハイレベルのときに、レジスタ回路４１〜９１のトリガ端子ＣＫに入力されるシフト信号ＳＰを有効にし、ＯＲ回路３７〜８７から出力される信号がローレベルのときに、レジスタ回路４１〜９１のトリガ端子ＣＫに入力されるシフト信号ＳＰを無効にする。

図１４のレジスタブロック（４）〜（６）、図１５のレジスタブロック（７）およびレジスタブロック（８）において、インバータ回路４５〜８５は、比較回路４２〜８２からの比較信号の論理を反転して、次段のレジスタブロック（５）〜（９）のＡＮＤ回路５４〜９４に入力する。しかし、最終段のレジスタブロック（９）においては、比較回路９２からの比較信号の論理を反転するインバータ回路はない。また、第５段のレジスタブロック（５）において、レジスタ５１の出力端子Ｑ５は、図４において説明したように、画像メモリ回路１００の入力ポートＤｉｎに接続されている。

次に、図１２〜図１５に示した画像メモリ回路１００およびノイズ低減回路２００の動作について、図１６の具体例を参照しながら説明する。
図１６（Ａ）は、フィルタ処理対象の９個の画素データの値を示している。中央の画素データがノイズ低減の対象として指定される画素データであり、周囲の８個の画素データとの間でメディアンフィルタ処理が行われる。本発明のノイズ低減回路２００においては、９個の画素データを読み出す順序は何ら制約を受けない。図１６（Ａ）において、指定の画素データを最初に読み出して、次に、左上、上、右上、左、右、左下、下、右下の順でもよいし、垂直方向の３個の画素データをブロックとして上から順に読み出し、左から右のブロックに移動する方法でもよいし、指定の画素データを中心として、８個の画素データを時計回り又は反時計回りに読み出してもよい。ここでは、通常多く用いられている読み出し順を採用し、９個の画素データを左上、上、右上、左、中央、右、左下、下、右下の順で読み出すこととする。なお、指定の画素が２次元の画面の端にある場合には、周囲の画素データが８個にならない。この場合には、同じ画素データを複数回読み出して全体を９個の画素データとする。また、画像メモリ回路１００に記憶されている２次元の画素データの値は全て０よりも大きい値（１〜２５５）とする。

図１７は、図示しない電子回路において生成されるパルス信号のタイミングチャートである。図１７において、ＣＬＯＣＫは、他のパルス信号の基準となる一定の時間間隔の周期信号である。ＲＤ／ＳＰは、ＣＬＯＣＫの４倍の周期のパルス信号であり、図４において説明したように、読出イネーブル信号ＲＥがハイレベルのときに、ＲＤ／ＳＰのパルス信号の立ち上がりのタイミングで、画像メモリ回路１００の画素データが出力ポートＤｏｕｔから読み出されて、ノイズ低減回路２００の各レジスタブロックに供給される。すなわち、番号０〜９で表すＲＤ／ＳＰのうち、ＲＤ／ＳＰ「０」の立ち上がりのタイミングは、読出イネーブル信号ＲＥがローレベルであるので画素データは読み出されない。ＲＤ／ＳＰ「１」〜「９」の立ち上がりのタイミングで、図１６（Ａ）の９個の画素データが順に読み出される。

ＲＤ／ＳＰのパルス信号の立ち下がりのタイミングが各レジスタブロックに入力されるシフト信号となる。したがって、ＲＤ／ＳＰ「１」〜「９」の立ち下がりのタイミングで、シフト信号が各レジスタブロックに入力される。ただし、ＲＤ／ＳＰ「１」の立ち上がりのタイミングと立ち下がりのタイミングとの間に、ＣＬが各レジスタブロックのレジスタ回路に入力され、記憶されている画素データが０にクリアされる。なお、画像処理装置の電源がオンになったときのイニシャライズにおいても、各レジスタブロックのレジスタ回路は０にクリアされる。すなわち、画像メモリ回路１００から９個の画素データが読み出された直後で、且つ、シフト信号が各レジスタブロックに入力される直前に、９個のレジスタ回路１１〜９１がクリアされ、各レジスタ回路には「０」が記憶される。

ＲＤ／ＳＰ「１」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された１番目の画素データ「（値＝）１００」が各レジスタブロックに供給されたときは、読み出された画素データの値「１００」は「０」より大きいので、比較回路１２〜９２の出力端子ｒからは、全てハイレベルの比較信号が出力される。この結果、ＡＮＤ回路２４〜９４には、インバータ回路１５〜８５からローレベルの信号が入力され、ＡＮＤ回路２４〜９４からローレベルの選択信号がスイッチ回路２３〜９３に与えられる。したがって、レジスタ回路２１〜９１の入力端子Ｄ２〜Ｄ９には、それぞれ前段のレジスタ回路１１〜８１に記憶されている値「０」のデータが供給される。また、比較回路１２の出力端子ｒからハイレベルの比較信号がＡＮＤ回路１６およびＯＲ回路２７に入力される。したがって、ＯＲ回路３７〜９７には、それぞれ前段のＯＲ回路２７〜８７から順にハイレベルの信号が入力されるので、レジスタ回路１１〜９１へのシフト信号が有効となる。この結果、ＲＤ／ＳＰ「１」の立ち下がりのタイミングにおいて、レジスタ回路１１には、画像メモリ回路１００から読み出された１番目の画素データの値「１００」が記憶され、残りのレジスタ回路２１〜９１には値「０」のデータが記憶される。

次に、ＲＤ／ＳＰ「２」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された２番目の画素データの値「１１０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「１００」と、読み出された画素データの値「１１０」とを比較する。この場合には、比較回路１２の出力端子ｒからはハイレベルの比較信号が出力される。同時に、比較回路２２〜９２は、レジスタ回路２１〜９１に記憶されている値「０」のデータと、読み出された２番目の画素データの値「１１０」とを比較する。したがって、比較回路２２〜９２の出力端子ｒからは、全てハイレベルの比較信号が出力される。この結果、ＡＮＤ回路２４〜９４には、インバータ回路１５〜８５からローレベルの信号が入力され、ＡＮＤ回路２４〜９４からローレベルの選択信号がスイッチ回路２３〜９３に与えられる。したがって、レジスタ回路２１の入力端子Ｄ２には、前段のレジスタ回路１１に記憶されている画素データの値「１００」が供給され、レジスタ回路３１〜９１の入力端子Ｄ３〜Ｄ９には、前段のレジスタ回路２１〜８１に記憶されている値「０」のデータが供給される。また、比較回路１２の出力端子ｒからハイレベルの比較信号がＡＮＤ回路１６およびＯＲ回路２７に入力される。したがって、ＯＲ回路３７〜９７には、それぞれ前段のＯＲ回路２７〜８７から順にハイレベルの信号が入力されるので、レジスタ回路１１〜９１へのシフト信号が有効となる。この結果、ＲＤ／ＳＰ「２」の立ち下がりのタイミングにおいて、レジスタ回路１１には、画像メモリ回路１００から読み出された２番目の画素データの値「１１０」が記憶され、レジスタ回路２１には、レジスタ回路１１に記憶された画素データの値「１００」が記憶され、残りのレジスタ回路３１〜９１には値「０」のデータが記憶される。

次に、ＲＤ／ＳＰ「３」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された３番目の画素データの値「１２０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「１１０」と、読み出された画素データの値「１２０」とを比較する。この場合には、比較回路１２の出力端子ｒからはハイレベルの比較信号が出力される。同時に、比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１００」と、読み出された画素データの値「１２０」とを比較する。この場合には、比較回路２２の出力端子ｒからはハイレベルの比較信号が出力される。また同時に、比較回路３２〜９２は、レジスタ回路３１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「１２０」とを比較する。したがって、比較回路３２〜９２の出力端子ｒからは、全てハイレベルの比較信号が出力される。この結果、ＡＮＤ回路２４〜９４には、インバータ回路１５〜８５からローレベルの信号が入力され、ＡＮＤ回路２４〜９４からローレベルの選択信号がスイッチ回路２３〜９３に与えられる。したがって、レジスタ回路２１の入力端子Ｄ２には、前段のレジスタ回路１１に記憶されている画素データの値「１１０」が供給され、レジスタ回路３１の入力端子Ｄ３には、前段のレジスタ回路２１に記憶されている画素データの値「１００」が供給され、レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９には、前段のレジスタ回路３１〜８１に記憶されている値「０」のデータが供給される。また、比較回路１２の出力端子ｒからハイレベルの比較信号がＡＮＤ回路１６およびＯＲ回路２７に入力される。したがって、ＯＲ回路３７〜９７には、それぞれ前段のＯＲ回路２７〜８７から順にハイレベルの信号が入力されるので、レジスタ回路１１〜９１へのシフト信号が有効となる。この結果、ＲＤ／ＳＰ「３」の立ち下がりのタイミングにおいて、レジスタ回路１１には、画像メモリ回路１００から読み出された３番目の画素データの値「１２０」が記憶され、レジスタ回路２１には、レジスタ回路１１に記憶された画素データの値「１１０」が記憶され、レジスタ回路３１には、レジスタ回路２１に記憶された画素データの値「１００」が記憶され、残りのレジスタ回路４１〜９１には値「０」のデータが記憶される。

次に、ＲＤ／ＳＰ「４」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された４番目の画素データの値「９０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「１２０」と、読み出された画素データの値「９０」とを比較する。この場合には、比較回路１２の出力端子ｒからはローレベルの比較信号が出力されて、ＡＮＤ回路１６に入力されるので、レジスタ回路１１へのシフト信号は無効になる。同時に、比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１１０」と、読み出された画素データの値「９０」とを比較する。この場合には、比較回路２２の出力端子ｒからはローレベルの比較信号が出力される。したがって、ＯＲ回路２７には、比較回路１２からローレベルの比較信号が入力され、且つ、比較回路２２からローレベルの比較信号が入力される。この結果、ＡＮＤ回路２６には、ＯＲ回路２７からローレベルの信号が入力されるので、レジスタ回路２１へのシフト信号は無効になる。また同時に、比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１００」と、読み出された画素データの値「９０」とを比較する。この場合には、比較回路３２の出力端子ｒからはローレベルの比較信号が出力される。したがって、ＯＲ回路３７には、ＯＲ回路２７からローレベルの比較信号が入力され、且つ、比較回路３２からローレベルの比較信号が入力される。この結果、ＡＮＤ回路３６には、ＯＲ回路３７からローレベルの信号が入力されるので、レジスタ回路３１へのシフト信号は無効になる。したがって、レジスタ回路１１、２１、３１には新たな画素データは記憶されず、現在記憶している画素データの値「１２０」、「１１０」、「１００」をそのまま維持する。なお、レジスタブロック（１）〜（３）のインバータ回路１５〜３５からはハイレベルの信号が後段のＡＮＤ回路２４〜４４に入力される。

この場合においては、比較回路４２〜９２は、レジスタ回路４１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「９０」とを比較する。したがって、比較回路４２〜９２の出力端子ｒからは、全てハイレベルの比較信号が出力される。この結果、ＡＮＤ回路４４には、インバータ回路３５からハイレベルの信号が入力され、且つ、比較回路４２からハイレベルの信号が入力される。したがって、ＡＮＤ回路４４からはハイレベルの選択信号がスイッチ回路４３の制御端子ｃに与えられ、画像メモリ回路１００から読み出された画像データの値「９０」がレジスタ回路４１の入力端子Ｄ４に供給される。この場合には、比較回路４２からハイレベルの比較信号がＯＲ回路４７に入力されるので、レジスタ回路４１へのシフト信号は有効になる。この結果、ＲＤ／ＳＰ「４」の立ち下がりのタイミングにおいて、読み出された画像データの値「９０」がレジスタ回路４１に記憶される。

さらにこの場合においては、ＡＮＤ回路５４〜９４には、インバータ回路４５〜８５からローレベルの信号が入力され、ＡＮＤ回路５４〜９４からローレベルの選択信号がスイッチ回路５３〜９３に与えられる。したがって、レジスタ回路５１〜９１の入力端子Ｄ５〜Ｄ９には、前段のレジスタ回路４１〜８１に記憶されている値「０」のデータが供給される。また、比較回路５２の出力端子ｒからハイレベルの比較信号がＯＲ回路５７に入力されるので、ＯＲ回路５７からＡＮＤ回路５６およびＯＲ回路６７にハイレベルの信号が入力される。したがって、ＯＲ回路７７〜９７には、それぞれ前段のＯＲ回路６７〜８７から順にハイレベルの信号が入力される。したがって、レジスタ回路５１〜９１へのシフト信号が有効となる。この結果、レジスタ回路５１〜９１には値「０」のデータが記憶される。

次に、ＲＤ／ＳＰ「５」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された５番目の画素データの値「２５０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「１２０」と、読み出された画素データの値「２５０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１１０」と、読み出された画素データの値「２５０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１００」と、読み出された画素データの値「２５０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「９０」と、読み出された画素データの値「２５０」とを比較する。また、比較回路５２〜９２は、レジスタ回路５１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「２５０」とを比較する。この場合には、比較回路１２〜９２の出力端子ｒからは全てハイレベルの比較信号が出力される。したがって、ＡＮＤ回路２４〜９４には、前段のインバータ回路１５〜８５からローレベルの信号が入力される。したがって、ＡＮＤ回路２４〜９４からローレベルの選択信号がスイッチ回路２３〜９３の制御端子ｃに入力され、レジスタ回路２１〜９１の入力端子Ｄ２〜Ｄ９には、それぞれ前段のレジスタ回路１１〜８１に記憶された画素データの値「１２０」、「１１０」、「１００」、「９０」および、値「０」のデータが供給される。また、比較回路１２の出力端子ｒからハイレベルの比較信号がＡＮＤ回路１６およびレジスタブロック（２）のＯＲ回路２７に入力される。したがって、ＯＲ回路３７〜９７には、それぞれ前段のＯＲ回路２７〜８７から順にハイレベルの信号が入力されるので、レジスタ回路１１〜９１へのシフト信号が有効となる。この結果、ＲＤ／ＳＰ「５」の立ち下がりのタイミングにおいて、レジスタ回路１１には、画像メモリ回路１００から読み出された５番目の画素データの値「２５０」が記憶され、レジスタ回路２１には、前段のレジスタ回路１１に記憶された画素データの値「１２０」が記憶され、レジスタ回路３１には、前段のレジスタ回路２１に記憶された画素データの値「１１０」が記憶され、レジスタ回路４１には、前段のレジスタ回路３１に記憶された画素データの値「１００」が記憶され、レジスタ回路５１には、前段のレジスタ回路４１に記憶された画素データの値「９０」が記憶される。また、レジスタ回路６１〜９１には値「０」が記憶される。

次に、ＲＤ／ＳＰ「６」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された６番目の画素データの値「１３０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「２５０」と、読み出された画素データの値「１３０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１２０」と、読み出された画素データの値「１３０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１１０」と、読み出された画素データの値「１３０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「１００」と、読み出された画素データの値「１３０」とを比較する。比較回路５２は、レジスタ回路５１に記憶されている画素データの値「９０」と、読み出された画素データの値「１３０」とを比較する。また、比較回路６２〜９２は、レジスタ回路６１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「１３０」とを比較する。この場合には、比較回路１２の出力端子ｒからはローレベルの比較信号が出力されて、ＡＮＤ回路１６に入力されるので、レジスタ回路１１へのシフト信号は無効になる。この結果、ＲＤ／ＳＰ「６」の立ち下がりのタイミングにおいて、レジスタ回路１１には読み出された画素データは記憶されず、現在記憶している画素データの値「２５０」がそのまま維持される。

この場合には、ＡＮＤ回路２４には、前段のインバータ回路１５からハイレベルの信号が入力され、且つ、比較回路２２からハイレベルの比較信号が入力される。したがって、ＡＮＤ回路２４からハイレベルの選択信号がスイッチ回路２３に与えられ、画像メモリ回路１００から読み出された６番目の画素データの値「１３０」がレジスタ回路２１に供給される。また、比較回路２２の出力端子ｒからはハイレベルの比較信号が出力されて、ＯＲ回路２７に入力される。したがって、ＯＲ回路２７から出力されたハイレベルの信号がＡＮＤ回路２６に入力されるので、レジスタ回路２１へのシフト信号は有効になる。この結果、レジスタ回路２１には、画素データの値「１３０」が記憶される。

さらにこの場合には、ＡＮＤ回路３４〜９４には、前段のインバータ回路２５〜８５からローレベルの信号が入力される。したがって、ＡＮＤ回路３４〜９４からハイレベルの選択信号がスイッチ回路３３〜９３に与えられ、前段のレジスタ回路２１〜５１に記憶されている画素データの値「１２０」、「１１０」、「１００」、「９０」がレジスタ回路３１〜６１に供給され、値「０」のデータがレジスタ回路７１〜９１に供給される。また、ＯＲ回路２７から出力されたハイレベルの信号が次段のＯＲ回路３７に入力され、ＯＲ回路４７〜９７に順に前段のＯＲ回路３７〜８７から出力されたハイレベルの信号が入力されるので、レジスタ回路４１〜９７へのシフト信号は有効になる。この結果、レジスタ回路３１〜６１には、それぞれ画素データの値「１２０」、「１１０」、「１００」、「９０」が記憶され、レジスタ回路７１〜９１には、値「０」が記憶される。

次に、ＲＤ／ＳＰ「７」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された７番目の画素データの値「８０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「２５０」と、読み出された画素データの値「８０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１３０」と、読み出された画素データの値「８０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１２０」と、読み出された画素データの値「８０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「１１０」と、読み出された画素データの値「８０」とを比較する。比較回路５２は、レジスタ回路５１に記憶されている画素データの値「１００」と、読み出された画素データの値「８０」とを比較する。比較回路６２は、レジスタ回路６１に記憶されている画素データの値「９０」と、読み出された画素データの値「８０」とを比較する。また、比較回路７２〜９２は、レジスタ回路７１〜９１に記憶されている値「０」のデータと、読み出された画素データの値「８０」とを比較する。

この場合には、比較回路１２〜６２からは、全てローレベルの比較信号が出力される。したがって、ＡＮＤ回路１６にはローレベルの比較信号が入力されるので、レジスタ回路１１へのシフト信号は無効になる。また、ＯＲ回路２７〜６７には、ローレベルの比較信号が入力され、且つ、前段のＡＮＤ回路１６、ＯＲ回路２７〜６７からローレベルの信号が入力される。したがって、ＯＲ回路２７〜６７からはローレベルの信号がＡＮＤ回路２６〜６６に入力されるので、レジスタ回路２１〜６１へのシフト信号は無効となる。この結果、レジスタ回路１１には読み出された画素データは記憶されず、現在記憶している画素データの値「２５０」がそのまま維持される。また、レジスタ２１〜９１には新たな画素データは記憶されず、現在記憶している画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」がそのまま維持される。

ＡＮＤ回路７４には、インバータ回路６５からハイレベルの信号が入力され、且つ、比較回路７２からハイレベルの比較信号が入力される。したがって、ＡＮＤ回路７４からハイレベルの選択信号がスイッチ回路７３に与えられ、この結果、ＲＤ／ＳＰ「７」の立ち下がりのタイミングにおいて、画像メモリ回路１００から読み出された７番目の画素データの値「８０」がレジスタ回路７１に記憶される。また、インバータ回路７５、８５からローレベルの信号がＡＮＤ回路８４、９４に入力される。したがって、ＡＮＤ回路８４、９４からローレベルの選択信号がスイッチ回路８３、９３に与えられ、それぞれ前段のレジスタ回路７１、８１に記憶された値「０」のデータがレジスタ回路８１、９１の入力端子Ｄ８、Ｄ９に供給される。また、比較回路８２、９２からハイレベルの比較信号がＯＲ回路８７、９７に入力される。したがって、ＯＲ回路８７、９７からハイレベルの信号がＡＮＤ回路８６、９６に入力されるので、レジスタ回路８１、９１へのシフト信号が有効となる。この結果、レジスタ回路８１、９１に値「０」のデータが記憶される。

次に、ＲＤ／ＳＰ「８」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された８番目の画素データの値「１５０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「２５０」と、読み出された画素データの値「１５０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１３０」と、読み出された画素データの値「１５０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１２０」と、読み出された画素データの値「１５０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「１１０」と、読み出された画素データの値「１５０」とを比較する。比較回路５２は、レジスタ回路５１に記憶されている画素データの値「１００」と、読み出された画素データの値「１５０」とを比較する。比較回路６２は、レジスタ回路６１に記憶されている画素データの値「９０」と、読み出された画素データの値「１５０」とを比較する。比較回路７２は、レジスタ回路７１に記憶されている画素データの値「８０」と、読み出された画素データの値「１５０」とを比較する。また、比較回路８２、９２は、レジスタ回路８１、９１に記憶されている値「０」のデータと、読み出された画素データの値「１５０」とを比較する。

この場合には、比較回路１２からはローレベルの比較信号が出力される。また、比較回路２２〜９２からはハイレベルの比較信号が出力される。したがって、ＡＮＤ回路１６にはローレベルの比較信号が入力されるので、レジスタ回路１１へのシフト信号は無効になる。この結果、レジスタ回路１１には読み出された画素データは記憶されず、現在記憶している画素データの値「２５０」がそのまま維持される。また、ＡＮＤ回路２４には、インバータ回路１５からハイレベルの信号が入力され、且つ、比較回路２２からハイレベルの比較信号が入力される。したがって、ＡＮＤ回路２４からハイレベルの選択信号がスイッチ回路２３の制御端子ｃに与えられ、読み出された画素データの値「１５０」がレジスタ回路２１の入力端子Ｄ２に供給される。また、比較回路２２からハイレベルの比較信号がＯＲ回路２７に入力される。したがって、ＯＲ回路２７からハイレベルの信号がＡＮＤ回路２６に入力されるので、レジスタ回路２１へのシフト信号が有効になる。この結果、ＲＤ／ＳＰ「８」の立ち下がりのタイミングにおいて、読み出された画素データの値「１５０」がレジスタ回路２１に記憶される。

この場合には、インバータ回路２５〜８５からローレベルの信号がＡＮＤ回路３４〜９４に入力される。したがって、ＡＮＤ回路３４〜９４からローレベルの選択信号がスイッチ回路３３〜９３の制御端子ｃに与えられ、レジスタ回路３１〜８１の入力端子Ｄ３〜Ｄ８には、それぞれ前段のレジスタ回路２１〜７１に記憶された画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が供給される。また、ＯＲ回路２７からハイレベルの信号がＯＲ回路３７に入力され、ＯＲ回路４７〜９７には前段のＯＲ回路３７〜８７からハイレベルの信号が入力される。したがって、ＯＲ回路４７〜９７からハイレベルの信号がＡＮＤ回路３６〜９６に入力されるので、レジスタ回路３１〜９１へのシフト信号が有効になる。この結果、レジスタ回路３１〜８１には画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が記憶される。また、レジスタ回路９１には値「０」のデータが記憶される。

次に、ＲＤ／ＳＰ「９」の立ち上がりのタイミングで、画像メモリ回路１００から読み出された９番目の画素データの値「１４０」が各レジスタブロックに供給されたときは、比較回路１２は、レジスタ回路１１に記憶されている画素データの値「２５０」と、読み出された画素データの値「１４０」とを比較する。比較回路２２は、レジスタ回路２１に記憶されている画素データの値「１５０」と、読み出された画素データの値「１４０」とを比較する。比較回路３２は、レジスタ回路３１に記憶されている画素データの値「１３０」と、読み出された画素データの値「１４０」とを比較する。比較回路４２は、レジスタ回路４１に記憶されている画素データの値「１２０」と、読み出された画素データの値「１４０」とを比較する。比較回路５２は、レジスタ回路５１に記憶されている画素データの値「１１０」と、読み出された画素データの値「１４０」とを比較する。比較回路６２は、レジスタ回路６１に記憶されている画素データの値「１００」と、読み出された画素データの値「１４０」とを比較する。比較回路７２は、レジスタ回路７１に記憶されている画素データの値「９０」と、読み出された画素データの値「１４０」とを比較する。比較回路８２は、レジスタ回路８１に記憶されている画素データの値「８０」と、読み出された画素データの値「１４０」とを比較する。また、比較回路９２は、レジスタ回路９１に記憶されている値「０」のデータと、読み出された画素データの値「１４０」とを比較する。

この場合には、比較回路１２、２２からローレベルの比較信号が出力される。また、比較回路３２〜９２からハイレベルの比較信号が出力される。したがって、ＡＮＤ回路１６にはローレベルの比較信号が入力されるので、レジスタ回路１１へのシフト信号は無効になる。さらに、ＯＲ回路２７には比較回路２２からローレベルの比較信号が入力され、且つ、比較回路１２からローレベルの比較信号が入力される。したがって、ＯＲ回路２７からローレベルの信号がＡＮＤ回路２６に入力されるので、レジスタ回路２１へのシフト信号は無効になる。この結果、レジスタ回路１１には読み出された画素データは記憶されず、現在記憶している画素データの値「２５０」がそのまま維持される。また、レジスタ回路２１には新たな画素データは記憶されず、現在記憶している画素データの値「１５０」がそのまま維持される。

またこの場合には、ＡＮＤ回路３４には、インバータ回路２５からハイレベルの信号が入力され、且つ、比較回路３２からハイレベルの比較信号が出力される。したがって、ＡＮＤ回路３４からハイレベルの選択信号がスイッチ回路３３の制御端子ｃに与えられ、読み出された画素データの値「１４０」がレジスタ回路３１の入力端子Ｄ３に供給される。また、ＯＲ回路３７には比較回路３２からハイレベルの比較信号が出力される。したがって、ＯＲ回路からハイレベルの信号がＡＮＤ回路３６に入力されるので、レジスタ回路３１へのシフト信号が有効になる。この結果、ＲＤ／ＳＰ「９」の立ち下がりのタイミングにおいて、読み出された画素データの値「１４０」がレジスタ回路３１に記憶される。

この場合には、インバータ回路３５〜８５からローレベルの信号がＡＮＤ回路４４〜９４に入力される。したがって、ＡＮＤ回路４４〜９４からローレベルの選択信号がスイッチ回路３３〜９３の制御端子ｃに与えられ、レジスタ回路４１〜９１の入力端子Ｄ４〜Ｄ９には、それぞれ前段のレジスタ回路３１〜８１に記憶された画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が供給される。また、ＯＲ回路２７からハイレベルの信号がＯＲ回路３７に入力され、ＯＲ回路４７〜９７には前段のＯＲ回路３７〜８７からハイレベルの信号が入力される。したがって、ＯＲ回路４７〜９７からハイレベルの信号がＡＮＤ回路３６〜９６に入力されるので、レジスタ回路４１〜９１へのシフト信号が有効になる。この結果、レジスタ回路４１〜９１には画素データの値「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が記憶される。

したがって、この場合には、図１６（Ｂ）に示すように、図４のレジスタブロックＢＬ（１）〜（９）に、画素データの値「２５０」、「１５０」、「１３０」、「１２０」、「１１０」、「１００」、「９０」、「８０」が記憶される。すなわち、ノイズ低減の対象となる指定の画素データと、指定の画素データに隣接する周囲の８個の画素データからなる９個の画素データが、値の大きい順序で図４のメディアンフィルタ回路２００に記憶される。したがって、レジスタブロックＢＬ（５）のレジスタ回路、すなわち、図１４に示すレジスタ回路５１に記憶されている画素データの値「１２０」が中央値になる。

また、図１７のＲＤ／ＳＰ「９」の立ち下がりのタイミングで、書込イネーブル信号ＷＥがハイレベルとなり、図４の画像メモリ回路１００へのデータ書き込みが可能になる。このときには、画像メモリ回路１００へのアドレス信号ＡＤは、ノイズ低減の対象となる指定の画素データを指定する。また、同時に、読出イネーブル信号がローレベルとなり、画像メモリ回路１００からのデータ読み出しが禁止になるので、図１７において、ＲＤ／ＳＰ「９」の次のＲＤ／ＳＰ「０」の立ち上がりでは、画素データは読み出されない。また、ＲＤ／ＳＰ「０」の立ち上がりと同じタイミングで書込信号ＷＰのパルスが立ち上がる。この結果、レジスタ回路５１に記憶されている画素データの中央値「１２０」によって、画像メモリ回路１００におけるノイズ低減の対象となる指定の画素データの値「２５０」を書き換える。そして、図１７のＲＤ／ＳＰ「１」の立ち下がりのタイミングで、次の９個の画像データのうち最初の画素データが画像メモリ回路１００から読み出されて、ＲＤ／ＳＰ「１」の立ち下がりのタイミングのシフト信号の前に、クリア信号ＣＬが入力されるので、メディアンフィルタ回路２００の全てのレジスタ回路１１〜９１に記憶された画素データがクリアされる。

このように、上記第４実施形態によれば、ノイズ低減の対象である指定の画素データと、周囲の８個の画素データからなる９個の画素データを画像メモリ回路１００から読み出して、ＲＤ／ＳＰのタイミングに同期して、メディアンフィルタ回路２００に記憶したときには、自動的にそれらの中央値が決定され、その中央値によって、ノイズ低減の対象である指定の画素データの値が書き換えられる。すなわち、９個の画素データを読み出すだけで、他のいかなるデータ処理も必要とすることなく、指定の画素データのノイズを低減するためのデータ比較処理を大幅に高速化できる。その結果、携帯電話装置１におけるテレビ放送に対する機能をさらに充実させることができる。

なお、上記第４実施形態においては、９個の画素データを値が大きい順にレジスタ回路１１〜レジスタ回路９１に記憶する構成にしたが、９個の画素データを値が小さい順にレジスタ回路１１〜レジスタ回路９１に記憶する構成にしてもよい。この場合は、読み出された画素データＤｉｎの値がシフトレジスタ回路に記憶された画素データの値より小さいときに、比較回路１２〜９２からハイレベルの比較信号を出力するように回路を構成するだけでよい。

また、ノイズ低減の対象である指定の画素データが２次元画像の端にある場合には、隣接する周囲の画素データが８個に達しない。例えば、図１６（Ａ）の９個の画素データが２次元画面の隅にある場合に、指定の画素データが「１００」の位置であるときは、周囲の画素データは、値が「１１０」、「２５０」、「９０」の３個の画素データである。この場合には、残りの５個の画素データとして、値が「１１０」、「２５０」、「９０」の３個の画素データを重複して使用し、全部で９個の画素データによって中央値を決定する。

次に、第４実施形態のノイズ低減回路（メディアンフィルタ回路）である図１３乃至図１５において、９個の８ビットのデジタルコンパレータ回路１２、２２、３２、４２、５２、６２、７２、８２、９２は、配線パターンを極力少なくすることで、浮遊容量に起因するデータの遅延や歪みを低減する工夫が施されている。この結果、図１３乃至図１５のメディアンフィルタ回路を小型化して、ひいては図５の画像記憶部１１２の回路規模を小さくすることができる。

なお、図１３乃至図１５の８ビットのデジタルコンパレータ回路１２〜９２は、上記したように、本発明のデジタルコンパレータ回路の一例に過ぎない。比較する２系統のデジタルデータのビット数は、８ビットに限らず、４ビット、１６ビット、３２ビット、６４ビット等、任意のビット数が可能である。すなわち、受信する地上波デジタル放送から得られる画像データを処理するＣＰＵの構成に応じて、任意のｎビットのデジタルコンパレータ回路について本発明を適用することができる。

そこで、８ビットのデジタルコンパレータ回路１２〜９２の構成及び動作の原理について理解を容易にするために、まず、入力される２系統の４ビットのデータＡおよびＢの大小を比較する４ビットコンパレータ回路について説明する。図１８は、４ビットコンパレータ回路３００の回路図である。図１８において、排他的論理和であるＥＸＯＲ回路Ｇ１、Ｇ１１、Ｇ２１、Ｇ３１は、信号ａ０、ａ１、ａ２、ａ３からなるデータＡ、および、信号ｂ０、ｂ１、ｂ２、ｂ３からなるデータＢが入力される。この場合において、ａ３およびｂ３は最上位ビット（ＭＳＢ）であり、ａ０およびｂ０は最下位ビット（ＬＳＢ）である。

ＥＸＯＲ回路Ｇ１、Ｇ１１、Ｇ２１、Ｇ３１の出力は、３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２、Ｇ３２の第１の入力に接続されている。また、信号ａ０、ａ１、ａ２、ａ３は、それぞれ３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２、Ｇ３２の第２の入力に与えられる。インバータ回路Ｇ３、Ｇ１３、Ｇ２３、Ｇ３３は、ＥＸＯＲ回路Ｇ１、Ｇ１１、Ｇ２１、Ｇ３１から出力される信号を反転して、ＡＮＤ回路Ｇ４、Ｇ１４、Ｇ２４、Ｇ３４の第２の入力に与える。ハイレベルの端子ｄは３ＮＡＮＤ回路Ｇ３２の第３の入力およびＡＮＤ回路Ｇ３４の第１の入力に接続されている。ＡＮＤ回路Ｇ３４の出力は、３ＮＡＮＤ回路Ｇ２２の第３の入力およびＡＮＤ回路Ｇ２４の第１の入力に接続されている。ＡＮＤ回路Ｇ２４の出力は、３ＮＡＮＤ回路Ｇ１２の第３の入力およびＡＮＤ回路Ｇ１４の第１の入力に接続されている。ＡＮＤ回路Ｇ１４の出力は、３ＮＡＮＤ回路Ｇ２の第３の入力およびＡＮＤ回路Ｇ４の第１の入力に接続されている。ＡＮＤ回路Ｇ４の出力は端子ｅに接続されている。

３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２、Ｇ３２の出力はオープンコレクタであり、出力端子ｃに接続されている。端子ｆに入力が接続されたインバータ回路Ｇ４１の出力もオープンコレクタであり、出力端子ｃに接続されている。すなわち、３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２、Ｇ３２の出力、および、インバータ回路Ｇ４１の出力は、出力端子ｃに接続されるプルアップ抵抗（図示せず）によって、負論理をアクティブとするワイヤードＯＲ回路を構成する。したがって、３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２、Ｇ３２、および、インバータ回路Ｇ４１のうち、いずれかの出力がローレベルになると、プルアップ抵抗を介して、そのローレベルの出力に電流が流れ込む。ただし、インバータ回路Ｇ４１の入力は抵抗Ｒ２によってプルダウンされているので、端子ｆにハイレベルの信号が入力されない限り、インバータ回路Ｇ４１の出力は常にハイレベルになっている。

端子ｄは、カスケード接続される上位の４ビットコンパレータ回路に接続することができる。また、端子ｅは、カスケード接続される下位の４ビットコンパレータ回路に接続することができる。いま、上位および下位の４ビットコンパレータ回路とカスケードされていない場合を想定する。この場合には、プルアップされた抵抗Ｒ１によって、３ＮＡＮＤ回路Ｇ３２の第３の入力およびＡＮＤ回路Ｇ３４の第１の入力はハイレベルになっている。

以下、入力されるデータＡ（信号ａ０、ａ１、ａ２、ａ３）およびデータＢ（信号ｂ０、ｂ１、ｂ２、ｂ３）の各ビットの状態に応じて、図１８の４ビットコンパレータ回路の動作を説明する。

信号ａ３がハイレベル、信号ｂ３がローレベルの場合には、ＥＸＯＲ回路Ｇ３１からハイレベルの信号が３ＮＡＮＤ回路Ｇ３２の第１の入力に与えられる。このとき、３ＮＡＤ回路Ｇ３２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路Ｇ３２はインバータ回路として機能し、ハイレベルのａ３が３ＮＡＮＤ回路Ｇ３２で反転されて、負論理のローレベルの信号が３ＮＡＮＤ回路Ｇ３２から出力される。また、インバータ回路Ｇ３３からローレベルの信号がＡＮＤ回路Ｇ３４の第２の入力に与えられ、ＡＮＤ回路Ｇ３４からローレベルの信号が３ＮＡＮＤ回路Ｇ２２の第３の入力およびＡＮＤ回路Ｇ２４の第２の入力に与えられる。このため、ＡＮＤ回路Ｇ２４からローレベルの信号が３ＮＡＮＤ回路Ｇ１２の第３の入力およびＡＮＤ回路Ｇ１４の第１の入力に与えられる。このためさらに、ＡＮＤ回路Ｇ１４からローレベルの信号が３ＮＡＮＤ回路Ｇ２の第３の入力およびＡＮＤ回路Ｇ４の第１の入力に与えられる。さらに、ＡＮＤ回路Ｇ４からローレベルの信号が端子ｅから出力される。この結果、ＥＸＯＲ回路Ｇ１、Ｇ１１、Ｇ２１の出力のレベルに関係なく、３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２の出力はハイレベルになる。すなわち、３ＮＡＮＤ回路Ｇ３２の出力のみによって、出力端子ｃから負論理のローレベルの信号が出力される。この負論理の出力は最上位ビットのａ３がｂ３よりも大きいために生じたので、他の下位ビットａ０およびｂ０、ａ１およびｂ１、ａ２およびｂ２の大小に関係なく、ＡのデータはＢのデータよりも大きい（Ａ＞Ｂ）ことになる。

信号ａ３がローレベル、信号ｂ３がハイレベルの場合には、ＥＸＯＲ回路Ｇ３１からハイレベルの信号が３ＮＡＮＤ回路Ｇ３２の第１の入力に与えられる。このとき、３ＮＡＤ回路Ｇ３２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路Ｇ３２はインバータ回路として機能し、ローレベルのａ３が３ＮＡＮＤ回路Ｇ３２で反転されて、ハイレベルの信号が３ＮＡＮＤ回路Ｇ３２から出力される。また、インバータ回路Ｇ３３からローレベルの信号がＡＮＤ回路Ｇ３４の第２の入力に与えられ、ＡＮＤ回路Ｇ３４からローレベルの信号が３ＮＡＮＤ回路Ｇ２２の第３の入力およびＡＮＤ回路Ｇ２４の第１の入力に与えられる。このため、ＡＮＤ回路Ｇ２４からローレベルの信号が３ＮＡＮＤ回路Ｇ１２の第３の入力およびＡＮＤ回路Ｇ１４の第１の入力に与えられ、ＡＮＤ回路Ｇ１４からローレベルの信号が３ＮＡＮＤ回路Ｇ２の第３の入力およびＡＮＤ回路Ｇ４の第１の入力に与えられる。このためさらに、ＡＮＤ回路Ｇ４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路Ｇ１、Ｇ１１、Ｇ２１の出力のレベルに関係なく、３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２の第３の入力に与えられたローレベルの信号によって、３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２の出力はハイレベルになる。すなわち、４個の３ＮＡＮＤ回路２、１２、２２、３２の出力が全てハイレベルとなり、出力端子ｃからはハイレベルの信号が出力される。このハイレベルの出力は最上位ビットのａ３がｂ３よりも小さいために生じたので、他の下位ビットａ０およびｂ０、ａ１およびｂ１、ａ２およびｂ２の大小に関係なく、ＡのデータはＢのデータよりも小さい（Ａ＜Ｂ）ことになる。

信号ａ３と信号ｂ３とが同じレベルの場合には、ＥＸＯＲ回路Ｇ３１からローレベルの信号が３ＮＡＮＤ回路Ｇ３２の第１の入力に与えられる。したがって、ハイレベルの信号が３ＮＡＮＤ回路Ｇ３２から出力される。また、インバータ回路Ｇ３３からハイレベルの信号がＡＮＤ回路Ｇ３４の第２の入力に与えられ、ＡＮＤ回路Ｇ３４からハイレベルの信号が３ＮＡＮＤ回路Ｇ２２の第３の入力およびＡＮＤ回路Ｇ２４の第１の入力に与えられる。

この場合において、信号ａ２がハイレベル、信号ｂ２がローレベルの場合には、ＥＸＯＲ回路Ｇ２１からハイレベルの信号が３ＮＡＮＤ回路Ｇ２２の第１の入力に与えられる。このとき、３ＮＡＤ回路Ｇ２２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路Ｇ２２はインバータ回路として機能し、ハイレベルのａ２が３ＮＡＮＤ回路Ｇ２２で反転されて、負論理のローレベルの信号が３ＮＡＮＤ回路Ｇ２２から出力される。また、インバータ回路Ｇ２３からローレベルの信号がＡＮＤ回路Ｇ２４の第２の入力に与えられ、ＡＮＤ回路Ｇ２４からローレベルの信号が３ＮＡＮＤ回路Ｇ１２の第３の入力およびＡＮＤ回路Ｇ１４の第１の入力に与えられる。このため、ＡＮＤ回路Ｇ１４からローレベルの信号が３ＮＡＮＤ回路Ｇ２の第３の入力およびＡＮＤ回路Ｇ４の第１の入力に与えられる。このためさらに、ＡＮＤ回路Ｇ４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路Ｇ１、Ｇ１１の出力のレベルに関係なく、３ＮＡＮＤ回路Ｇ２、Ｇ１２の出力はハイレベルになる。すなわち、３ＮＡＮＤ回路Ｇ２２からのローレベルの出力のみによって、出力端子ｃから負論理のローレベルの信号が出力される。この負論理のローレベルの出力はａ３とｂ３とが同じレベルで、且つ、ａ２がｂ２よりも大きいために生じたので、他の下位ビットａ０およびｂ０、ａ１およびｂ１の大小に関係なく、ＡのデータはＢのデータよりも大きい（Ａ＞Ｂ）ことになる。

信号ａ３と信号ｂ３とが同じレベルの場合において、信号ａ２がローレベル、信号ｂ２がハイレベルの場合には、ＥＸＯＲ回路Ｇ２１からハイレベルの信号が３ＮＡＮＤ回路Ｇ２２の第１の入力に与えられる。このとき、３ＮＡＤ回路Ｇ２２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路Ｇ２２はインバータ回路として機能し、ローレベルのａ２が３ＮＡＮＤ回路Ｇ２２で反転されて、ハイレベルの信号が３ＮＡＮＤ回路Ｇ２２から出力される。また、インバータ回路Ｇ２３からローレベルの信号がＡＮＤ回路Ｇ２４の第２の入力に与えられ、ＡＮＤ回路Ｇ２４からローレベルの信号が３ＮＡＮＤ回路Ｇ１２の第３の入力およびＡＮＤ回路Ｇ１４の第１の入力に与えられる。このため、ＡＮＤ回路Ｇ１４からローレベルの信号が３ＮＡＮＤ回路Ｇ２の第３の入力およびＡＮＤ回路Ｇ４の第１の入力に与えられる。このためさらに、ＡＮＤ回路Ｇ４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路Ｇ１、Ｇ１１の出力のレベルに関係なく、３ＮＡＮＤ回路Ｇ２、Ｇ１２の出力はハイレベルになる。すなわち、すなわち、４個の３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２、Ｇ３２の出力が全てハイレベルとなり、出力端子ｃからはハイレベルの信号が出力される。このハイレベルの出力はａ３とｂ３とが同じレベルで、且つ、ａ２がｂ２よりも小さいために生じたので、他の下位ビットａ０およびｂ０、ａ１およびｂ１の大小に関係なく、ＡのデータはＢのデータよりも小さい（Ａ＜Ｂ）ことになる。

信号ａ３と信号ｂ３とが同じレベル、および、信号ａ２と信号ｂ２とが同じレベルの場合には、ＥＸＯＲ回路Ｇ３１、Ｇ２１からローレベルの信号が３ＮＡＮＤ回路Ｇ３２、Ｇ２２の第１の入力に与えられる。したがって、ハイレベルの信号が３ＮＡＮＤ回路Ｇ３２および３ＮＡＮＤ回路Ｇ２２から出力される。また、インバータ回路Ｇ３３からハイレベルの信号がＡＮＤ回路Ｇ３４の第２の入力に与えられる。このとき、ＡＮＤ回路Ｇ３４の第１の入力はハイレベルであるので、ＡＮＤ回路Ｇ３４からハイレベルの信号がＡＮＤ回路Ｇ２４の第１の入力に与えられる。また、インバータ回路Ｇ２３からハイレベルの信号がＡＮＤ回路Ｇ２４の第１の入力に与えられているので、ＡＮＤ回路Ｇ２４からハイレベルの信号が３ＮＡＮＤ回路Ｇ１２の第３の入力およびＡＮＤ回路Ｇ１４の第１の入力に与えられる。

この場合において、信号ａ１がハイレベル、信号ｂ１がローレベルの場合には、ＥＸＯＲ回路Ｇ１１からハイレベルの信号が３ＮＡＮＤ回路Ｇ１２の第１の入力に与えられる。このとき、３ＮＡＤ回路Ｇ１２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路Ｇ１２はインバータ回路として機能し、ハイレベルのａ１が３ＮＡＮＤ回路Ｇ１２で反転されて、負論理のローレベルの信号が３ＮＡＮＤ回路Ｇ１２から出力される。また、インバータ回路Ｇ１３からローレベルの信号がＡＮＤ回路Ｇ１４の第１の入力端子に入力され、ＡＮＤ回路Ｇ１４からローレベルの信号が３ＮＡＮＤ回路Ｇ２の第３の入力およびＡＮＤ回路Ｇ４の第１の入力に与えられる。このため、ＡＮＤ回路Ｇ４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路Ｇ１の出力のレベルに関係なく、３ＮＡＮＤ回路Ｇ２の出力はハイレベルになる。すなわち、３ＮＡＮＤ回路Ｇ１２からのローレベルの出力のみによって、出力端子ｃから負論理のローレベルの信号が出力される。この負論理のローレベルの出力はａ３とｂ３とが同じレベル、且つ、ａ２とｂ２とが同じレベルの場合に、ａ１がｂ１よりも大きいために生じたので、最下位のビットａ０およびｂ０の大小に関係なく、ＡのデータはＢのデータよりも大きい（Ａ＞Ｂ）ことになる。

信号ａ３と信号ｂ３とが同じレベル、および、信号ａ２と信号ｂ２とが同じレベルの場合において、信号ａ１がローレベル、信号ｂ１がハイレベルの場合には、ＥＸＯＲ回路Ｇ１１からハイレベルの信号が３ＮＡＮＤ回路Ｇ１２の第１の入力に与えられる。このとき、３ＮＡＤ回路Ｇ１２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路Ｇ１２はインバータ回路として機能し、ローレベルのａ１が３ＮＡＮＤ回路Ｇ１２で反転されて、ハイレベルの信号が３ＮＡＮＤ回路Ｇ１２から出力される。また、インバータ回路Ｇ１３からローレベルの信号がＡＮＤ回路Ｇ１４の第１の入力に与えられ、ＡＮＤ回路Ｇ１４からローレベルの信号が３ＮＡＮＤ回路Ｇ２の第３の入力およびＡＮＤ回路Ｇ４の第１の入力に与えられる。このため、ＡＮＤ回路Ｇ４からローレベルの信号が端子ｅから出力される。この結果、下位ビットのＥＸＯＲ回路Ｇ１の出力のレベルに関係なく、３ＮＡＮＤ回路Ｇ２の出力はハイレベルになる。すなわち、４個の３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２、Ｇ３２の出力が全てハイレベルとなり、出力端子ｃからハイレベルの信号が出力される。したがって、出力端子ｃからハイレベルの信号が出力される。このハイレベルの出力はａ３とｂ３とが同じレベル、および、ａ２とｂ２とが同じレベルで、且つ、ａ１がｂ１よりも小さいために生じたので、最下位のビットａ０およびｂ０の大小に関係なく、ＡのデータはＢのデータよりも小さい（Ａ＜Ｂ）ことになる。

信号ａ３と信号ｂ３とが同じレベル、信号ａ２と信号ｂ２とが同じレベル、および、信号ａ１と信号ｂ１とが同じレベルの場合には、ＥＸＯＲ回路Ｇ３１、Ｇ２１、Ｇ１１からローレベルの信号が３ＮＡＮＤ回路Ｇ３２、Ｇ２２、Ｇ１２の第１の入力端子に入力される。したがって、ハイレベルの信号が３ＮＡＮＤ回路Ｇ３２、Ｇ２２、Ｇ１２から出力される。また、インバータ回路Ｇ３３からハイレベルの信号がＡＮＤ回路Ｇ３４の第２の入力に与えられる。このとき、ＡＮＤ回路Ｇ３４の第１の入力はハイレベルであるので、ＡＮＤ回路Ｇ３４からハイレベルの信号がＡＮＤ回路Ｇ２４の第１の入力に与えられる。また、インバータ回路Ｇ２３からハイレベルの信号がＡＮＤ回路Ｇ２４の第１の入力端子に入力されるので、ＡＮＤ回路Ｇ２４からハイレベルの信号が３ＮＡＮＤ回路Ｇ１２の第３の入力端子およびＡＮＤ回路Ｇ１４の第２の入力端子に入力される。

この場合において、信号ａ０がハイレベル、信号ｂ０がローレベルの場合には、ＥＸＯＲ回路Ｇ１からハイレベルの信号が３ＮＡＮＤ回路Ｇ２の第１の入力端子に入力される。このとき、３ＮＡＤ回路Ｇ２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路Ｇ１２はインバータ回路として機能し、ハイレベルのａ０が３ＮＡＮＤ回路Ｇ１２で反転されて、負論理のローレベルの信号が３ＮＡＮＤ回路Ｇ２から出力される。また、インバータ回路Ｇ３からローレベルの信号がＡＮＤ回路Ｇ４の第１の入力端子に入力され、ＡＮＤ回路Ｇ４からローレベルの信号が端子ｅから出力される。この結果、３ＮＡＮＤ回路Ｇ２からのローレベルの出力のみによって、出力端子ｃから負論理のローレベルの信号が出力される。この負論理のローレベルの出力はａ３とｂ３とが同じレベル、ａ２とｂ２とが同じレベル、および、ａ１とｂ１とが同じレベルで、且つ、ａ０がｂ０よりも大きいために生じたので、ＡのデータはＢのデータよりも大きい（Ａ＞Ｂ）ことになる。

信号ａ３と信号ｂ３とが同じレベル、信号ａ２と信号ｂ２とが同じレベル、および、信号ａ１と信号ｂ１とが同じレベルの場合において、信号ａ０がローレベル、信号ｂ０がハイレベルの場合には、ＥＸＯＲ回路Ｇ１からハイレベルの信号が３ＮＡＮＤ回路Ｇ２の第１の入力に与えられる。このとき、３ＮＡＤ回路Ｇ２の第３の入力はハイレベルであるので、３ＮＡＮＤ回路Ｇ２はインバータ回路として機能し、ローレベルのａ０が３ＮＡＮＤ回路Ｇ２で反転されて、ハイレベルの信号が３ＮＡＮＤ回路Ｇ２から出力される。また、インバータ回路Ｇ３からローレベルの信号がＡＮＤ回路Ｇ４の第２の入力端子に入力される。このため、ＡＮＤ回路Ｇ４からローレベルの信号が端子ｅから出力される。この結果、４個の３ＮＡＮＤ回路Ｇ２、Ｇ１２、Ｇ２２、Ｇ３２の出力が全てハイレベルとなり、出力端子ｃからはハイレベルの信号が出力される。このハイレベルの出力は、ａ３とｂ３とが同じレベル、ａ２とｂ２とが同じレベル、および、ａ１とｂ１とが同じレベルで、且つ、ａ０がｂ０よりも小さいために生じたので、ＡのデータはＢのデータよりも小さい（Ａ＜Ｂ）ことになる。

信号ａ３と信号ｂ３とが同じレベル、信号ａ２と信号ｂ２とが同じレベル、信号ａ１と信号ｂ１とが同じレベル、および、信号ａ０と信号ｂ０とが同じレベルの場合には、ＥＸＯＲ回路Ｇ３１、Ｇ２１、Ｇ１１、Ｇ１からローレベルの信号が３ＮＡＮＤ回路Ｇ３２、Ｇ２２、Ｇ１２、Ｇ２の第１の入力端子に入力される。したがって、ハイレベルの信号が全ての３ＮＡＮＤ回路Ｇ３２、Ｇ２２、Ｇ１２、Ｇ２から出力される。この場合には、インバータ回路Ｇ３３からハイレベルの信号がＡＮＤ回路Ｇ３４の第２の入力に与えられる。このとき、ＡＮＤ回路Ｇ３４の第１の入力はハイレベルであるので、ＡＮＤ回路Ｇ３４からハイレベルの信号がＡＮＤ回路Ｇ２４の第１の入力に与えられる。また、インバータ回路Ｇ２３からハイレベルの信号がＡＮＤ回路Ｇ２４の第２の入力に与えられる。したがって、ＡＮＤ回路Ｇ２４からハイレベルの信号がＡＮＤ回路Ｇ１４の第１の入力に与えられる。また、インバータ回路Ｇ１３からハイレベルの信号がＡＮＤ回路Ｇ１４の第２の入力に与えられる。したがって、ＡＮＤ回路Ｇ１４からハイレベルの信号がＡＮＤ回路Ｇ４の第１の入力に与えられる。また、インバータ回路Ｇ３からハイレベルの信号がＡＮＤ回路Ｇ４の第２の入力に与えられる。したがって、ＡＮＤ回路Ｇ４からハイレベルの信号が端子ｅから出力される。

このように、図１８の４ビットコンパレータ回路３００においては、２系統の４ビットのデータＡとデータＢとを比較し、Ａの値がＢの値より大きい（Ａ＞Ｂ）場合には、負論理のローレベルの信号を出力し、Ａの値がＢの値以下（Ａ≦Ｂ）の場合には、ハイレベルの信号を出力する。また、Ａの値とＢの値とが異なる（Ａ＞Ｂ又はＡ＜Ｂ）場合には、端子ｅからローレベルの信号を出力し、Ａの値とＢの値とが同じ場合、すなわち、信号ａ０、ａ１、ａ２、ａ３、および、信号ｂ０、ｂ１、ｂ２、ｂ３の各ビットの値が同じ場合には、端子ｅからハイレベルの信号を出力する。すなわち、出力端子ｃおよび端子ｅとデータＡおよびデータＢとの関係を「１」、「０」で表すと下記のようになる。
ｃ＝０（Ａ＞Ｂ），１（Ａ≦Ｂ）
ｅ＝０（Ａ≠Ｂ），１（Ａ＝Ｂ）
したがって、端子ｅのレベルによって、ｃ＝１（Ａ≦Ｂ）の中から（Ａ＜Ｂ）と（Ａ＝Ｂ）とを判別することができる。

Ａ＝Ｂ（ｅ＝１）のときに、端子ｅと端子ｆとを接続した場合には、端子ｅからハイレベルの信号がインバータ回路Ｇ４１に入力される。この結果、インバータ回路Ｇ４１から負論理のローレベルの信号が出力される。したがって、下記の関係が得られる。
ｃ＝０（Ａ≧Ｂ），１（Ａ＜Ｂ）
ｅ＝０（Ａ≠Ｂ），１（Ａ＝Ｂ）
この場合も、端子ｅのレベルによって、ｃ＝０（Ａ≧Ｂ）の中から（Ａ＞Ｂ）と（Ａ＝Ｂ）とを判別することができる。すなわち、端子ｅと端子ｆとを接続するか否かに応じて下記の関係となり、使用目的に適合した演算結果が得られる。
端子ｅと端子ｆとを接続しない場合、ｃ＝０（Ａ＞Ｂ），１（Ａ≦Ｂ）
端子ｅと端子ｆとを接続した場合、ｃ＝０（Ａ≧Ｂ），１（Ａ＜Ｂ）

以上のように、図１８の４ビットコンパレータ回路を集積回路によって実現した場合に、従来の４ビットコンパレータ回路（例えば、ＴＴＬでは「７４Ｌ８５」、ＣＭＯＳでは「４０６３、４５８５」）と比べて、配線パターンを大幅に削減できるので、配線パターン間の浮遊容量を小さくしてデータの遅延を抑制することにより、高速なデータ処理が可能になる。

次に、図１８の４ビットコンパレータ回路をカスケードする場合について説明する。図１９は、上位、中位、下位の３個の４ビットコンパレータ回路３０２、３０１、３００をカスケード接続した、１２ビットコンパレータ回路のブロック図である。図に示すように、上位の回路３０２の端子ｅ２と中位の回路３０１の端子ｄ１とを接続し、中位の回路３０１の端子ｅ１と下位の回路３００の端子ｄ０とを接続する。また。各回路３０２、３０１、３００の出力端子ｃ２、ｃ１、ｃ０を接続し、プルアップ抵抗ＲＬを介して電源に接続する。すなわち、各回路３０２、３０１、３００の出力端子ｃ２、ｃ１、ｃ０が負論理のワイヤードＯＲになっている。上位の回路３０２には、４ビットのデータＡ２（ａ１１、ａ１０、ａ９、ａ８）および４ビットのデータＢ２（ｂ１１、ｂ１０、ｂ９、ｂ８）が入力される。中位の回路３０１には、４ビットのデータＡ１（ａ７、ａ６、ａ５、ａ４）および４ビットのデータＢ１（ｂ７、ｂ６、ｂ５、ｂ４）が入力される。下位の回路３００には、４ビットのデータＡ０（ａ３、ａ２、ａ１、ａ０）および４ビットのデータＢ０（ｂ３、ｂ２、ｂ１、ｂ０）が入力される。

上位の回路３０２のデータＡ２の値がデータＢ２の値以下（Ａ２≦Ｂ２）の場合には、出力端子ｃ２からハイレベルの信号が出力される。また、端子ｅ２からローレベルの信号が中位の回路３０１の端子ｄ１に与えられる。このため、中位の回路３０１においては、出力端子ｃ１からハイレベルの信号が出力される（図１８参照）。また、端子ｅ１からローレベルの信号が下位の回路３００の端子ｄ０に与えられる。このため、下位の回路３００においては、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。

上位の回路３０２のデータＡ２の値がデータＢ２の値以下（Ａ２≦Ｂ２）の場合には、出力端子ｃ２からハイレベルの信号が出力される。また、端子ｅ２からローレベルの信号が中位の回路３０１の端子ｄ１に与えられる。このため、中位の回路３０１においては、出力端子ｃ１からハイレベルの信号が出力される。また、端子ｅ１からローレベルの信号が下位の回路３００の端子ｄ０に与えられる。このため、下位の回路３００においては、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。

上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合には、出力端子ｃ２からハイレベルの信号が出力される。また、端子ｅ２からハイレベルの信号が中位の回路３０１の端子ｄ１に与えられる。この場合には、中位の回路３０１においては、データＡ１の値とデータＢ１の値とが比較される。中位の回路３０１のデータＡ１の値がデータＢ１の値より大きい（Ａ１＞Ｂ１）場合には、出力端子ｃ１から負論理のローレベルの信号が出力される。また、端子ｅ１からローレベルの信号が下位の回路３００の端子ｄ０に与えられる。このため、下位の回路３００においては、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。

上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合において
、中位の回路３０１のデータＡ１の値がデータＢ１の値以下（Ａ１≦Ｂ１）の場合には、出力端子ｃ１からハイレベルの信号が出力される。また、端子ｅ１からローレベルの信号が下位の回路３００の端子ｄ０に与えられる。このため、下位の回路３００においては、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。

上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合で、且つ、中位の回路３０１のデータＡ１の値とデータＢ１とが同じ（Ａ１＝Ｂ１）場合には、出力端子ｃ２および出力ｃ１から共にハイレベルの信号が出力される。また、上位の回路３０２の端子ｅ２からハイレベルの信号が中位の回路３０１の端子ｄ１に与えられ、中位の回路３０１の端子ｅ１からハイレベルの信号が下位の回路３００の端子ｄ０に与えられる。この場合には、下位の回路３００においては、データＡ０の値とデータＢ０の値とが比較される。下位の回路３００のデータＡ０の値がデータＢ０の値より大きい（Ａ０＞Ｂ０）場合には、出力端子ｃ０から負論理のローレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。

上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合で、且つ、中位の回路３０１のデータＡ１の値とデータＢ１とが同じ（Ａ１＝Ｂ１）場合において、下位の回路３００のデータＡ０の値がデータＢ０の値以下（Ａ０≦Ｂ０）の場合には、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からローレベルの信号が出力される。

上位の回路３０２のデータＡ２の値とデータＢ２とが同じ（Ａ２＝Ｂ２）場合、中位の回路３０１のデータＡ１の値とデータＢ１とが同じ（Ａ１＝Ｂ１）場合、且つ、下位の回路３００のデータＡ０の値とデータＢ０とが同じ（Ａ０＝Ｂ０）場合には、出力端子ｃ０からハイレベルの信号が出力される。また、端子ｅ０からハイレベルの信号が出力される。

このように、図１９に示した上位、中位、下位の３個の４ビットコンパレータ回路３０２、３０１、３００をカスケード接続した場合には、各４ビットコンパレータ回路があたかも１ビットのコンパレータ回路のような動作になる。これは、上位の４ビットコンパレータ回路と下位の４ビットコンパレータ回路とが１ビットの情報によってカスケードされているからである。この情報は、上位のコンパレータ回路の比較データが異なっているか（ｅ＝０）又は一致しているか（ｅ＝１）を表している。したがって、カスケードするコンパレータ回路のビット数にかかわらず、２系統のパラレルデータを比較するコンパレータ回路をこの１ビットの情報（以下、ｅ信号という）のみによってカスケードする構成が可能となる。

図２０は、８ビットコンパレータ回路４００の構成を示している。図に示すように、カスケード接続する上位のコンパレータ回路からｅ信号を受けて、比較処理を実行し、下位のコンパレータ回路に対してｅ信号を出力する。

以上のように、図１８の４ビットコンパレータ回路、図２０の８ビットコンパレータ回路を集積回路によって実現した場合に、上位４ビット、上位８ビットの比較回路の比較結果を入力するためのビット数、および、下位４ビット、下位８ビットの比較回路に比較結果を出力するためのビット数が、それぞれ端子ｄおよび端子ｅの１ビットで構成することにより、従来の４ビットコンパレータ回路、８ビットコンパレータ回路と比べて、配線パターンを削減できるので、配線パターン間の浮遊容量を小さくしてデータの遅延を抑制することにより、高速なデータ処理が可能になる。例えば、図２０の８ビットコンパレータ回路のゲート回路の数および配線パターンは、図２１および図２２に示した従来の８ビットコンパレータ回路（７４６８２）のゲート回路の数および配線パターンよりも大幅に少ないので、高速なデータ処理が可能になる。その結果、携帯電話装置１におけるテレビ放送に対する機能をさらに充実させることができる。

なお、上記各実施形態においては、下本体と上本体とがスライドする構造の携帯電話装置を例に採って本発明を説明したが、本発明の適用範囲はこのようなスライド式の携帯電話装置に限定されるものではない。例えば、下部本体と上部本体とがヒンジによって開閉可能な構造の携帯電話装置にも適用することができる。例えば、現在市販されている開閉式の携帯電話装置の上本体が表示部を構成し、スイッチ部が下本体だけに設けられている場合でも、図１に示したような、４個のカーソルスイッチ及び中央スイッチと同じ機能のスイッチがそのスイッチ部に設けられている。したがって、本発明を適用すれば、新たにスイッチを設けることなく、各実施形態と同様の機能が得られることは明らかである。

また、上記各実施形態においては、携帯電話装置を例に採って本発明の携帯端末装置及びそれに用いるノイズ低減回路及びヘッドホン装置について説明したが、地上波デジタル放送を受信できる全ての携帯端末装置及びそれに用いるノイズ低減回路及びヘッドホン装置についても、本発明を適用できることは明らかである。

各実施形態の携帯電話装置を適用したシステム構成を示す図である。 図１の携帯電話装置１の正面図である。 図１の携帯電話装置１の側面図である。 ステレオイヤホンによって携帯電話装置の音声を聞く場合の構成を示す図である。 図１の携帯電話装置１の内部構成を示す概略ブロック図である。 第１実施形態の動作を示すＣＰＵのフローチャートである。 図６に続く第１実施形態の動作を示すＣＰＵのフローチャートである。 第２実施形態の動作を示すＣＰＵのフローチャートである。 図８に続く第２実施形態の動作を示すＣＰＵのフローチャートである。 図９に続く第２実施形態の動作を示すＣＰＵのフローチャートである。 携帯電話装置を装着可能なヘッドホン装置の外観図である。 図５の画像記憶部の画像処理回路のブロック図である。 図１２のメディアンフィルタ回路の一部の回路図である。 図１２のメディアンフィルタ回路の一部の回路図である。 図１２のメディアンフィルタ回路の一部の回路図である。 図１２のメディアンフィルタ回路の画素データ処理の動作例を示す図である。 図５のＣＰＵから図１２のメディアンフィルタ回路に入力される信号のタイミングチャートである。 図１２のメディアンフィルタ回路の動作を説明するための４ビットのデジタルコンパレータ回路の回路図である。 図１８の４ビットコンパレータ回路の３個をカスケード接続した１２ビットコンパレータ回路のブロック図である。 図１２のメディアンフィルタ回路に使用する８ビットのデジタルコンパレータ回路の回路図である。 従来の８ビットの比較回路７６４８２の回路図の半分である。 従来の８ビットの比較回路７６４８２の回路図の残りの半分である。

符号の説明

１ 携帯電話装置
２ 固定型のテレビ受信装置
３ 固定型のテレビ受信装置の表示部
４ 携帯電話装置の表示パネル
５ 下スイッチ
６ 上スイッチ
８ イヤホンコネクタ
９ ステレオイヤホン
１０３ 画像処理回路
１０６ 音声増幅回路
１０７ ＣＰＵ
１１１ 赤外線通信部
１１２ 画像記憶部
Ｈ２１ ヘッドホン装置
Ｈ２２ 装着部
１００ 画像メモリ回路
２００ メディアンフィルタ回路
３００ ４ビットコンパレータ回路
４００ ８ビットコンパレータ回路

Claims (1)

1. ヘッドホン装置に装着してテレビ放送を受信する携帯端末装置であって、
   前記携帯端末装置は、
   受信するテレビ放送の画像を表示する表示部と、
   受信するテレビ放送の音声信号を出力する音声出力端子と、
   外部のテレビ受信装置を制御するための無線信号を送信する無線送信部と、
   受信するテレビ放送のチャンネルを操作に応じて選択するチャンネル選択スイッチと、
   受信するテレビ放送の音声を操作に応じて調整する音声調整スイッチと、
   通常受信モード及び連結受信モードのいずれか一方を所定時間以上のオン操作に応じて決定する決定スイッチと、
   複数フレームの静止画の画像データを記憶する画像メモリ回路と、
   前記通常受信モードが決定された場合には、前記チャンネル選択スイッチの操作に応じて受信するテレビ放送のチャンネルを選択し、前記連結受信モードが決定された場合には、前記外部のテレビ受信装置に対して音声を消音するための無線信号を送信するように前記無線送信部を制御すると共に前記表示部の表示を消去し、前記チャンネル選択スイッチの操作に応じて受信するテレビ放送のチャンネルを選択すると共に前記外部のテレビ受信装置に対して受信するテレビ放送のチャンネルを選択するための無線信号を前記無線送信部から送信させ、前記連結受信モードにおいて前記決定スイッチが所定時間未満オン操作されたときは、現在受信中のテレビ放送の静止画の画像データを現在の年月日時間及びチャンネル番号と共に前記画像メモリ回路に記憶する制御部と、を備え、
   前記ヘッドホン装置は、
   入力される音声信号に応じて発音する２つのスピーカと、
   前記２つのスピーカを支持する湾曲した支持部と、
   前記支持部において前記２つのスピーカの間の所定位置に設けられ、前記チャンネル選択スイッチ及び前記音声調整スイッチが露出した態様で前記携帯端末装置を着脱可能に装着する装着部と、
   前記装着部と前記装着部に装着された前記携帯端末装置の前記音声出力端子とを接続して、前記携帯端末装置から出力される音声信号を前記２つのスピーカに供給する接続手段と、を備えた、
   ことを特徴とするテレビ放送を受信する携帯端末装置。