JP4161917B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
この発明は、半導体素子及びその製造方法に関し、特にショットキ接合を有する半導体素子及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a Schottky junction and a manufacturing method thereof.
従来、窒化ガリウム系半導体を利用した、いわゆる電界効果型トランジスタにおいて、ショットキ特性を得るためのゲート電極として、ニッケルを材料として使用する構成が知られている。 2. Description of the Related Art Conventionally, in a so-called field effect transistor using a gallium nitride based semiconductor, a configuration using nickel as a material as a gate electrode for obtaining Schottky characteristics is known.
例えば、AlxGa1-xN/GaNヘテロ接合界面に生じる二次元電子ガスを利用した高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT、以下単にHEMTとも称する。)が知られている(例えば、非特許文献1参照)。このHEMTにおいては、Ni(ニッケル)をゲート電極の材料としている。
例えば、上述の非特許文献1に記載されている技術によれば、ゲート電極には、材料としてニッケルが使用されている。このように、ニッケルによりゲート電極を形成すると、特に、動作時に、窒化物半導体に対して、逆方向電流が発生してしまう。従って、半導体素子の動作の信頼性が低下してしまう。
For example, according to the technique described in Non-Patent
上述したように、半導体素子の逆方向電流の発生を効果的に抑制するための構成は、依然として実現されていないのが現状である。従って、かかる逆方向電流の発生を効果的に抑制した半導体素子を実現するための技術が嘱望されている。 As described above, the present situation is that the configuration for effectively suppressing the generation of the reverse current of the semiconductor element has not yet been realized. Therefore, a technique for realizing a semiconductor element that effectively suppresses the generation of such reverse current is desired.
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体素子は、下記のような構成上の特徴を有している。 The present invention has been made in view of the above problems. In solving the above-described problems, the semiconductor element of the present invention has the following structural features.
すなわち、この発明の半導体素子は、基板と、基板上に設けられていて、n−AlGaN層を最表層として含む化合物半導体の積層構造と、n−AlGaN層に接して設けられているルテニウム層を含む積層構造からなるショットキ電極とを具える。 That is, a semiconductor element of the present invention includes a substrate, a stacked structure of compound semiconductors provided on the substrate and including an n-AlGaN layer as an outermost layer, and a ruthenium layer provided in contact with the n-AlGaN layer. And a Schottky electrode having a laminated structure .
また、この発明の半導体素子の製造方法によれば、基板を準備する工程と、基板上に、n−AlGaN層を最表層として含む化合物半導体層を形成する工程と、n−AlGaN層に、ルテニウム層を含む積層構造からなるショットキ電極を、このルテニウム層をn−AlGaN層と接触させて、形成する工程とを含む。 In addition, according to the method for manufacturing a semiconductor device of the present invention, a step of preparing a substrate, a step of forming a compound semiconductor layer including an n-AlGaN layer as an outermost layer on the substrate, and ruthenium on the n-AlGaN layer Forming a Schottky electrode having a laminated structure including layers by bringing the ruthenium layer into contact with the n-AlGaN layer.
この発明の半導体素子の構成によれば、n−AlGaN層とこれに接触するルテニウム層とにより、良好な特性を有するショットキ接合を形成することができる。従って、いわゆる逆方向電流を効果的に抑制することができる。従って、かかる構成を、例えば、いわゆる電界効果型トランジスタのゲート電極として適用すれば、逆方向電流の発生により空乏層の制御が困難となることに起因するトランジスタの増幅機能の損失を、より効果的に低減することができる。すなわち、より高性能な半導体素子を提供することができる。 According to the configuration of the semiconductor element of the present invention, a Schottky junction having good characteristics can be formed by the n-AlGaN layer and the ruthenium layer in contact with the n-AlGaN layer. Therefore, so-called reverse current can be effectively suppressed. Therefore, if such a configuration is applied, for example, as a gate electrode of a so-called field effect transistor, the loss of the amplification function of the transistor due to the difficulty in controlling the depletion layer due to the generation of reverse current is more effective. Can be reduced. That is, a higher-performance semiconductor element can be provided.
また、この発明の半導体素子の製造方法によれば、上述した効果を奏する半導体素子を効率的に製造することができる。 Moreover, according to the method for manufacturing a semiconductor element of the present invention, a semiconductor element having the above-described effects can be efficiently manufactured.
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の1つに過ぎず、従って、何らこれらに限定されない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, only the shapes, sizes, and arrangement relationships of the respective constituent components are schematically shown to such an extent that the present invention can be understood, and the present invention is not particularly limited thereby. In the following description, specific materials, conditions, numerical conditions, and the like may be used. However, these are merely preferred examples, and are not limited to these.
1.半導体素子の構成
この発明の半導体素子の構成例について、図1を参照して説明する。
1. Configuration of Semiconductor Element A configuration example of a semiconductor element of the present invention will be described with reference to FIG.
図1は、この発明の半導体素子10の構成を説明するために、素子の切断面の切り口を概略的に示した説明図である。ここでは、いわゆる高電子移動度トランジスタ(以下、単にHEMTとも称する。)が具えるGaN系化合物半導体の積層構造を用いたショットキダイオードの構成を例にとって説明する。
FIG. 1 is an explanatory view schematically showing a cut surface of a cut surface of an element for explaining a configuration of a
この発明の半導体素子10は、基板12に形成されている。この例では、基板12を、サファイア基板としてある。
The
この基板12の一方の表面(基板面とも称する。)12a上には、複数の層を含む化合物半導体の積層構造(単に、化合物半導体層とも称する。)20が設けられている。
On one surface (also referred to as a substrate surface) 12 a of the
基板12上には、第1バッファ層22として、GaNバッファ層が設けられている。第1バッファ層22は、例えば、AlNの層としてもよい。
On the
このGaNバッファ層上には、第2バッファ層24、すなわちこの例ではi−GaN層が設けられている。
On the GaN buffer layer, a
第2バッファ層24上には、スペーサ層26、すなわちこの例ではi−Al0.24Ga0.76Nスペーサ層が設けられている。
On the
スペーサ層26上には、キャリアを供給する層であるドナー層(ショットキ接合層)28であるn−Al0.24Ga0.76Nドナー層28が設けられている。
On the
上述したスペーサ層26及びドナー層28を構成するAlGaN層の組成は、例示に過ぎない。すなわち、AlGaN層の組成比は、AlxGa1-xN(0≦x<1)と定義され、この範囲で任意好適な組成比とすることができる。形成される膜の品質(表面の荒れ)、2次元電子層(2DEG)の電子の移動度を考慮すると、好ましくは、xを最大でも0.5程度とするのがよい。
The composition of the AlGaN layer constituting the
このように、この例の化合物半導体層20は、基板12上に、第1バッファ層22、第2バッファ層24、スペーサ層26及びドナー層28とを順次に積層させて構成した構造体を有している。
As described above, the
ドナー層28の表面28a上には、ショットキ電極32と、オーミック電極34が互いに離間して、形成されている。
On the
この発明のショットキ電極32は、ルテニウム層32aと、このルテニウム層32a上に設けられている酸化防止膜32bとを含んでいる。ルテニウム層32aは、ショットキ接合層28と接触して双方が相俟って、いわゆるショットキ接合を形成している。酸化防止膜32bは、一般的な酸化防止膜とすることができる。この酸化防止膜32bは、例えば、金(Au)を材料とする膜とするのが好適である。
The Schottky
オーミック電極34は、この例ではチタン(Ti)から選択される第1オーミック金属層34aと、この第1オーミック金属層34a上に設けられている第2オーミック金属層34bとを含んでいる。第2オーミック金属層34bは、オーミック接触抵抗の低減を図るため、例えばアルミニウム(Al)を材料として形成するのが好適である。
In this example, the
上述した説明からも明らかなように、この発明の半導体素子10は、ドナー層28であるn−AlGaN層と、ショットキ電極32として、n−AlGaN層とショットキ接合を形成するルテニウム層32aとを含む構成となっている。
As apparent from the above description, the
このような構成とすれば、極めて良好な電気的特性に優れたショットキ接合を得ることができる。すなわち、具体的には、逆バイアス状態において、いわゆる逆方向電流の発生を防止することができるので、逆方向電流の発生により空乏層の制御が困難となることに起因するトランジスタの増幅機能の損失を、より効果的に低減することができる。 With such a configuration, a Schottky junction with excellent electrical characteristics can be obtained. Specifically, in the reverse bias state, the generation of so-called reverse current can be prevented, so that the loss of the amplification function of the transistor due to the difficulty in controlling the depletion layer due to the generation of reverse current. Can be reduced more effectively.
上述したルテニウム金属層32aをn−AlGaN層とショットキ接合させた化合物半導体素子の構成は、かかるショットキ接合の特性を評価するための単なる例示に過ぎず、従ってこの発明はショットキ接合層としてn−AlGaN層が適用されるあらゆる化合物半導体素子の電極の接合に、適用することができる。具体的には、例えば、この発明は、上述したHEMT等の電界効果型トランジスタのゲート電極の構成に適用して好適である。
The structure of the compound semiconductor element in which the
2.半導体素子の製造方法
次に、図1を参照して説明した半導体素子10の製造方法について、図2を参照して説明する。
2. Next, a method for manufacturing the
図2(A)、(B)、(C)及び(D)は、製造工程を説明するために、製造中途の半導体素子を切断した切り口を示す概略的な図である。 2A, 2 </ b> B, 2 </ b> C, and 2 </ b> D are schematic views illustrating a cut surface of a semiconductor element that is being manufactured in order to explain the manufacturing process.
先ず、図2(A)に示すように、この例ではサファイヤ基板である基板12を準備する。
First, as shown in FIG. 2A, in this example, a
次いで、図2(B)に示すように、基板12の表面12aに複数の層からなる化合物半導体層20を形成する。この積層構造体20は、複数の化合物半導体の層を、順次に、エピタキシャル成長させることにより形成する。
Next, as illustrated in FIG. 2B, a
この例では、先ず、GaN層である第1バッファ層22を、基板12上に形成する。この形成は、任意好適な条件で行われる従来公知の有機金属気相成長法(MOCVD)法により行うことができる。また、例えば、分子線エピタキシャル法(MBE法)を適用することもできる。
In this example, first, the
同様の有機金属気相成長工程により、第1バッファ層22上に、この例ではi−GaN層である第2バッファ層24を形成する。
A
次いで、第2バッファ層24上に、i−Al0.24Ga0.76N層であるスペーサ層26を形成する。
Next, a
次に、スペーサ層26上に、n−Al0.24Ga0.76N層であるドナー層28を形成する。
Next, the
このようにして、順次に成膜を行うことにより、複数の層が積層された、化合物半導層20を形成する。
In this way, the
然る後、図2(C)に示すように、化合物半導体層20上に、オーミック電極34を形成する。この例では、先ず、チタン(Ti)及びアルミニウム(Al)を用いて、従来公知のマスク工程、電子ビーム蒸着工程を任意好適な条件で行う。具体的には、オーミック電極の形状の開口を有するレジスト等のマスクを用いて、例えば、チタン膜を膜厚15nm、次いでこのチタン膜上に、アルミニウム膜を膜厚200nmで積層する。
Thereafter, as shown in FIG. 2C, the
次に、従来公知のリフトオフ工程を行って、例えば、チタン膜である第1オーミック金属層34a及びアルミニウム膜である第2オーミック金属層34bを形成する。このようにして、オーミック電極34が形成される。
Next, a conventionally known lift-off process is performed to form, for example, a first
次いで、窒素雰囲気下、550℃で1分間、アニール工程を行って、良好なオーミック接触を形成する。 Next, an annealing process is performed at 550 ° C. for 1 minute in a nitrogen atmosphere to form a good ohmic contact.
次に、図2(D)に示すように、ショットキ電極32を形成する。上述のオーミック電極34の形成工程と同様にして、電子ビーム蒸着法により、ルテニウム(Ru)層を膜厚50nmとして形成する。次いで、ルテニウム層上に、電子ビーム蒸着法により、金(Au)膜を膜厚400nmとして形成する。次に、従来公知のリフトオフ工程を行って、ルテニウムを材料とするルテニウム層32a及び、例えば金の膜である酸化防止膜32bを形成する。このようにして、この例では、接合面積が2.50×10-5cm2であるショットキ電極32が形成される。
Next, as shown in FIG. 2D, a
ここで、ルテニウム層32aの成膜工程につき説明する。成膜に使用される装置は、従来公知の成膜装置を使用することができる。電子ビーム蒸着法は、ハースライナと呼ばれる、例えばコップ状の容器内に、蒸着材料、すなわちこの例では、ルテニウム(Ru)を充填し、このルテニウムに電子ビームを照射することにより、これを蒸発させて、ドナー層(ショットキ接合層)28上に、ルテニウムの層を蒸着する。
Here, the film forming process of the
ハースライナ中のルテニウムに照射される電子ビームの照射条件は、好ましくは、加速電圧を8keVとし、フィラメント電流を17〜18A(アンペア)の範囲内の値とし、エミッション電流を0.18〜0.27A(アンペア)の範囲内の値とするのがよい。このような条件で電子ビームを照射すれば、0.01nm/秒〜0.06nm/秒の範囲内値の成膜速度を得ることができる。 The irradiation conditions of the electron beam applied to the ruthenium in the hearth liner are preferably an acceleration voltage of 8 keV, a filament current of 17 to 18 A (ampere), and an emission current of 0.18 to 0.27 A. A value within the range of (Ampere) is good. When the electron beam is irradiated under such conditions, a film formation rate within a range of 0.01 nm / second to 0.06 nm / second can be obtained.
なお、成膜速度を向上させるため、電子ビームのエミッション電流を上述した範囲より大きくすると、ハースライナ中のルテニウムは突沸してしまう恐れがある。 If the emission current of the electron beam is made larger than the above range in order to improve the film formation rate, ruthenium in the hearth liner may bump.
また、上述したハースライナは、一般に、銅(Cu)、タングステン(W)、その他のいずれかの適当な金属材料で形成されるが、例えば、耐熱性に優れたタングステン製のハースライナにルテニウムを充填して、電子ビームの照射を行う場合でも、高温により、ルテニウムとタングステンとが反応してしまい、ハースライナが破損する恐れがある。 The hearth liner described above is generally formed of copper (Cu), tungsten (W), or any other suitable metal material. For example, a hearth liner made of tungsten having excellent heat resistance is filled with ruthenium. Even when electron beam irradiation is performed, ruthenium and tungsten react with each other at a high temperature, and the hearth liner may be damaged.
従って、上述した条件で、ルテニウム層の電子ビーム蒸着工程を行う場合には、好ましくは、カーボン製のハースライナを使用するのがよい。 Therefore, when performing the electron beam evaporation process of the ruthenium layer under the above-described conditions, it is preferable to use a carbon hearth liner.
このようにして、電子ビーム蒸着工程を行えば、良好なショットキ特性を有するルテニウムのショットキ電極を効率的に形成することができる。すなわち、逆方向電流の発生が効果的に抑制された半導体素子を効率的に製造することができる。 Thus, if an electron beam vapor deposition process is performed, the ruthenium Schottky electrode which has a favorable Schottky characteristic can be formed efficiently. That is, it is possible to efficiently manufacture a semiconductor element in which generation of reverse current is effectively suppressed.
3.半導体素子の電気的特性
図3を参照して、上述した構造を有する半導体素子の電流−電圧特性につき説明する。図3は、この発明の半導体素子の電流−電圧特性を説明するためのグラフである。図3において、横軸には、電圧(単位:V)を示してあり、及び縦軸には電流密度の絶対値(単位:A/cm2)を対数表示として示してある。
3. Electrical Characteristics of Semiconductor Element With reference to FIG. 3, the current-voltage characteristics of the semiconductor element having the above-described structure will be described. FIG. 3 is a graph for explaining current-voltage characteristics of the semiconductor element of the present invention. In FIG. 3, the horizontal axis represents voltage (unit: V), and the vertical axis represents the absolute value of current density (unit: A / cm 2 ) as a logarithmic display.
グラフ(I)は、対照として、従来通り、ショットキ電極の材料をニッケル(Ni)とした以外は、上述した半導体素子と同一の構成を有するショットキダイオードの電流−電圧特性を示す図である。 Graph (I) is a graph showing current-voltage characteristics of a Schottky diode having the same configuration as that of the semiconductor element described above, except that the material of the Schottky electrode is nickel (Ni) as a conventional control.
グラフ(II)は、上述した構造を有するこの発明のルテニウム層をショットキ電極とする半導体素子(ショットキダイオード)の電流−電圧特性を示す図である。 Graph (II) is a diagram showing the current-voltage characteristics of a semiconductor element (Schottky diode) having the above-described structure of the ruthenium layer of the present invention as a Schottky electrode.
グラフ(II)から明らかなように、印加される電圧を負の電圧とした場合を、−8ボルトから0ボルトに向かってみていくと、−8ボルトから−5ボルトあたりまででいわゆる逆方向電流は、約1/100まで減少している。そして、−5ボルトから0ボルトまでで、逆方向電流は、さらに1/1000まで減少して0(ゼロ)に近づいていく。 As is apparent from the graph (II), when the applied voltage is a negative voltage, when looking from -8 volts to 0 volts, the reverse current is about -8 volts to -5 volts. Is reduced to about 1/100. From -5 volts to 0 volts, the reverse current further decreases to 1/1000 and approaches 0 (zero).
印加される電圧が正に転じると、急峻に電流密度の絶対値は大きくなっていく。 As the applied voltage turns positive, the absolute value of the current density increases sharply.
このようなグラフ(II)の形状からもこの発明のルテニウム層をショットキ電極とする半導体素子は、良好なショットキ特性を有していることが理解できる。 It can be understood from the shape of the graph (II) that the semiconductor element using the ruthenium layer of the present invention as a Schottky electrode has good Schottky characteristics.
グラフ(I)とグラフ(II)との比較から明らかなように、半導体素子に負の電圧を印加した場合のルテニウム層をショットキ電極とする半導体素子の電流値(II)は、従来のニッケル層をショットキ電極とする半導体素子の電流値(I)と比較して、全域で1/100あるいはそれ以下に低減されていることが理解できる。具体的には、印加電圧−8ボルトから−6ボルトの範囲でみると、逆方向電流は、1/1000程度に低減されていることがわかる。印加電圧−5ボルトから−3ボルトの範囲では、発生する逆方向電流の差は最大となり、1/10000以下に低減されている。印加電圧−3ボルトから0ボルトの範囲では、発生する逆方向電流の差は若干小さくなるが、1/100程度には低減されていることがわかる。 As is clear from the comparison between the graph (I) and the graph (II), the current value (II) of the semiconductor element using the ruthenium layer as a Schottky electrode when a negative voltage is applied to the semiconductor element is the same as the conventional nickel layer. As compared with the current value (I) of a semiconductor element having a Schottky electrode, it can be understood that the current value is reduced to 1/100 or less. Specifically, when the applied voltage is in the range of -8 volts to -6 volts, it can be seen that the reverse current is reduced to about 1/1000. In the range of the applied voltage from -5 volts to -3 volts, the difference in the generated reverse current is maximized and reduced to 1 / 10,000 or less. It can be seen that in the range of applied voltage from -3 volts to 0 volts, the difference in the generated reverse current is slightly reduced, but is reduced to about 1/100.
さらに、グラフ(I)及びグラフ(II)の電流−電圧特性を有する半導体素子それぞれの順方向電圧を印加した場合の電気的特性につき、いわゆる熱電子放出理論(Thermionic Emission Theory)に基づいて、評価した。 Furthermore, the electrical characteristics when the forward voltage of each of the semiconductor elements having the current-voltage characteristics shown in the graph (I) and the graph (II) is applied are evaluated based on the so-called thermionic emission theory. did.
この熱電子放出理論及びかかる理論から導かれる理想因子(n値)の詳細については、この発明の要旨ではないので、その説明は省略する。 The details of the thermionic emission theory and the ideal factor (n value) derived from the theory are not the gist of the present invention, and the description thereof will be omitted.
結果として、ルテニウム層をショットキ電極とする半導体素子の障壁高さは1.1eV(電子ボルト)であり、理想因子(n値)は1.6であった。 As a result, the barrier height of the semiconductor element having the ruthenium layer as a Schottky electrode was 1.1 eV (electron volts), and the ideal factor (n value) was 1.6.
一方、ニッケルをショットキ電極とする半導体素子の障壁高さは0.77eVであり、理想因子(n値)は1.7であった。 On the other hand, the barrier height of the semiconductor element using nickel as a Schottky electrode was 0.77 eV, and the ideal factor (n value) was 1.7.
このように、ルテニウム層をショットキ電極とする半導体素子の障壁高さが、ニッケルをショットキ電極とする半導体素子の障壁高さよりも大きいということは、ルテニウム層のショットキ電極が逆方向電流の発生をより効果的に抑制できることを意味している。 As described above, the barrier height of the semiconductor element using the ruthenium layer as the Schottky electrode is larger than the barrier height of the semiconductor element using the nickel as the Schottky electrode. This means that the Schottky electrode of the ruthenium layer generates more reverse current. It means that it can be effectively suppressed.
また、ルテニウム層をショットキ電極とする半導体素子の理想因子が、ニッケルをショットキ電極とする半導体素子の理想因子よりも1に近いということは、ルテニウム層をショットキ電極とする半導体素子の方が、より理想的なショットキ特性を得られていることを意味している。 In addition, the ideal factor of a semiconductor element using a ruthenium layer as a Schottky electrode is closer to 1 than the ideal factor of a semiconductor element using nickel as a Schottky electrode. This means that ideal Schottky characteristics have been obtained.
すなわち、例えば、ショットキ接合層にn−AlGaN層を使用して、かつルテニウムのショットキ電極をゲート電極として採用して電界効果型トランジスタを製造すれば、ゲートリーク電流がより低減された、良好なショットキ特性を有する素子を得ることができる。 That is, for example, if a field effect transistor is manufactured using an n-AlGaN layer as a Schottky junction layer and a ruthenium Schottky electrode as a gate electrode, a good Schottky with a reduced gate leakage current can be obtained. An element having characteristics can be obtained.
この発明の電界効果型トランジスタ等に適用して好適なショットキ電極の構成によれば、より電気的特性に優れたショットキ接合を有するショットキ電極を得ることができる。具体的には、この発明のショットキ電極は、素子のいわゆる逆バイアス状態において、逆方向電流の発生を抑制することができる。すなわち、逆方向電流の発生により空乏層の制御が困難となることに起因するトランジスタの増幅機能の損失を、より効果的に低減することができる。 According to the configuration of the Schottky electrode suitable for application to the field effect transistor or the like of the present invention, a Schottky electrode having a Schottky junction with more excellent electrical characteristics can be obtained. Specifically, the Schottky electrode of the present invention can suppress the generation of reverse current in the so-called reverse bias state of the element. That is, the loss of the amplification function of the transistor due to the difficulty in controlling the depletion layer due to the generation of reverse current can be more effectively reduced.
また、この発明の製造方法によれば、かかる効果を奏するショットキ電極を具える半導体素子を効率的に形成することができる。 In addition, according to the manufacturing method of the present invention, a semiconductor element including a Schottky electrode that exhibits such an effect can be efficiently formed.
10:半導体素子
12:基板(サファイア基板)
12a:表面
20:化合物半導体層
22:第1バッファ層
24:第2バッファ層
26:スペーサ層
28:ドナー層(ショットキ接合層)
32:ショットキ電極
32a:ルテニウム層
32b:酸化防止膜
34:オーミック電極
34a:第1オーミック金属層
34b:第2オーミック金属層
10: Semiconductor element 12: Substrate (sapphire substrate)
12a: surface 20: compound semiconductor layer 22: first buffer layer 24: second buffer layer 26: spacer layer 28: donor layer (Schottky junction layer)
32:
Claims (5)
前記基板上に設けられていて、n−AlGaN層を最表層として含む化合物半導体の積層構造と、
前記n−AlGaN層に接して設けられているルテニウム層を含む積層構造からなるショットキ電極とを具えることを特徴とする半導体素子。 A substrate,
A stacked structure of compound semiconductors provided on the substrate and including an n-AlGaN layer as an outermost layer;
A semiconductor device comprising: a Schottky electrode having a laminated structure including a ruthenium layer provided in contact with the n-AlGaN layer.
前記基板上に、n−AlGaN層を最表層として含む化合物半導体の積層構造を形成する工程と、
前記n−AlGaN層に、ルテニウム層を含む積層構造からなるショットキ電極を当該ルテニウム層を該n−AlGaN層と接触させて、形成する工程と
を含むことを特徴とする半導体素子の製造方法。 Preparing a substrate;
Forming a compound semiconductor stacked structure including an n-AlGaN layer as an outermost layer on the substrate;
And a step of forming a Schottky electrode having a laminated structure including a ruthenium layer on the n-AlGaN layer by bringing the ruthenium layer into contact with the n-AlGaN layer.
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
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JP2005244049A (en) | 2005-09-08 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120801 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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