JP4151176B2

JP4151176B2 - Insulated gate type power IC manufacturing method, insulated gate type power IC manufacturing apparatus, and insulated gate type power IC module

Info

Publication number: JP4151176B2
Application number: JP31823399A
Authority: JP
Inventors: 昭二三浦; 晃黒柳; 裕戸松
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-11-09
Filing date: 1999-11-09
Publication date: 2008-09-17
Anticipated expiration: 2019-11-09
Also published as: JP2001135820A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣの製造方法、絶縁ゲート型パワーＩＣの製造装置及び絶縁ゲート型パワーＩＣモジュールに関する。
【０００２】
【従来の技術】
高耐圧、大電流用のパワーＩＣである例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）において、チップサイズを大形化すると、チップの外周部に設ける耐圧構造（例えばガードリング構造）が占める面積の割合を小さくすることができる。また、部品点数を削減できることから、組立構造を簡略化できると共に、コストを低減できるという効果を得ることができる。
【０００３】
一方、ＩＧＢＴを製造する半導体ウエハプロセスにおいては、例えばパーティクル等に起因して欠陥が発生することにより、ゲート・エミッタ間が短絡するという不良が発生することがある。そして、このような不良は、チップサイズが大きくなるほど、発生し易くなり、良品率（歩留まり）が低下するという問題点があった。
【０００４】
このような問題点を解消する技術として、特開平８−１９１１４５号公報に記載されたＩＧＢＴの製造方法がある。この方法では、ＩＧＢＴを複数のセルブロック（ゲートブロック）に分け、各ゲートブロックから各ブロック共通のゲートボンディングパッドへの配線取出しを二層配線構造とすることを提案している。上記方法の場合、半導体ウエハプロセスの途中、すなわち、各ブロック個別に設定された一層目ゲート配線の形成後、複数個のセルブロックについて、それぞれゲート・エミッタ間が短絡しているか否か、即ち、良否の判定を行い、その後、層間絶縁膜を形成し、良否の判定結果に従い、層間絶縁膜に設けた各ブロック毎のヴィアホールをディスペンサ等によりポリイミド液を滴下し、良品のセルブロックの一層目ゲート配線だけを二層目ゲート配線に接続し、不良品のセルブロックの一層目ゲート配線を二層目ゲート配線から切り離してソース電極に短絡するような２層配線を形成するように構成している。
【０００５】
この方法によれば、複数のセルブロックの中に不良ブロックがある場合でも、良品のセルブロックだけでＩＧＢＴを構成することができ、ＩＧＢＴが正常に動作するようになることから、良品率が低下することを防止できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記公報の方法では、半導体ウエハプロセスの途中で、複数個のセルブロックについて良否の判定を行い、その後、良品のセルブロックだけを選択してゲートボンディングパッドに接続する多層配線構造を形成する半導体ウエハプロセスを実行しなければならないので、工程が非常に複雑になるという欠点があった。また、半導体ウエハプロセスの途中で、電気特性を計測してセルブロックの良否の判定を行うことは、実際にはかなり困難である（上記公報にも、その具体的方法は全く開示されていない）と共に、製造設備が汚染するため、上記公報の方法を実際に使用することは、ほとんど不可能であると考えられる。
【０００７】
これに対して、本出願人は、上記公報の方法の欠点を解消する構成を発明し、先に出願（特願平１１−２８８２５０号）している。この出願の構成では、複数のセルブロック毎に互いに独立するゲート電極をそれぞれ設け、これらゲート電極にそれぞれ接続される複数のゲートパッドを設ける構成とした。この構成によれば、複数のゲートパッドを利用することにより、周知の検査装置を使用して、複数のセルブロックの良否の判定を容易に行うことができる。そして、この構成の場合、良品のセルブロックのゲートパッドだけを、外部のゲート端子に例えばワイヤボンディングにより接続している。このため、複数のセルブロックの中に不良品がある場合でも、良品のセルブロックだけで半導体装置（絶縁ゲート型パワーＩＣ）を構成することができ、半導体装置が正常に動作するようになることから、良品率（歩留まり）が低下することを防止できる。
【０００８】
そして、上記構成の場合、半導体ウエハプロセスのプロセス数は従来構成と同じで済む。従って、半導体装置のチップサイズを大形化した場合でも、良品率が低下することを防止でき、しかも、半導体ウエハプロセスが複雑になることを防止できる。
【０００９】
さて、上記出願の構成では、複数のセルブロックのうちの良品のセルブロックのゲート電極に接続されたゲートパッドを外部のゲート端子にワイヤボンディングにより接続すると共に、不良品のセルブロックのゲート電極に接続されたゲートパッドを外部のグランド端子にワイヤボンディングにより接続している。この構成の場合、複数のゲートパッドのうちの、どのゲートパッドを外部のゲート端子またはグランド端子に接続するかを判別して決定する作業が面倒であり、接続誤りが起こるおそれがある。従って、上記出願の構成の場合、このような点が改善すべき課題であった。
【００１０】
そこで、本発明の目的は、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止でき、しかも、ゲートパッドをゲート端子またはグランド端子に接続する作業を容易に行うことができ、接続誤りを防止できる絶縁ゲート型パワーＩＣの製造方法、絶縁ゲート型パワーＩＣの製造装置及び絶縁ゲート型パワーＩＣモジュールを提供することにある。
【００１１】
【課題を解決するための手段】
請求項１の発明によれば、半導体基板の表面に複数のセルブロックを設け、これらセルブロックに互いに独立するゲート電極をそれぞれ設け、そして、半導体基板に各ゲート電極にそれぞれ接続された複数のゲートパッドを設けるように構成したので、チップサイズを大形化した場合でも、良品率が低下することを防止できると共に、半導体ウエハプロセスが複雑になることを防止できる。そして、請求項１の発明の場合、複数のセルブロックのうちの不良品のセルブロックの配置位置が同じものが集まるように絶縁ゲート型パワーＩＣのチップを仕分けするように構成したので、例えばワイヤボンディング装置のボンディングプログラムの作製が容易になり、ゲートパッドをゲート端子またはグランド端子に接続する作業を容易に行うことができる。
【００１２】
請求項２の発明によれば、仕分け工程において、チップを複数のトレイに選別して収納することが可能なチップ移載機を使用するように構成したので、チップを仕分けするための構成を容易に実現することができる。
【００１３】
請求項３の発明においては、ウエハアクセプタンステスト（ＷＡＴ）を実行するときに、チップを仕分けするためのチップ情報を獲得し、この獲得したチップ情報をチップ移載機へ与えるように構成した。この構成によれば、チップ移載機は上記獲得したチップ情報に基づいてチップを容易且つ確実に仕分けすることが可能となる。
【００１４】
請求項４の発明では、チップ移載機は、チップの特性を測定する機能を有することにより、チップを仕分けするためのチップ情報を自身で獲得することが可能なように構成されている。この構成によれば、チップの仕分けをより一層正確に実行することができるから、ゲートパッドをゲート端子またはグランド端子に接続する作業をより一層正確に行うことができる。
【００１５】
請求項５の発明においては、仕分け工程において、不良品のセルブロックの配置位置の情報の他に、チップのしきい値電圧Ｖｔｈ、コレクタエミッタ間電圧Ｖｃｅ（ｓａｔ）またはスイッチング特性のうちの少なくとも１つの情報に基づいてチップを仕分けするように構成した。この構成の場合、複数のチップを使用して絶縁ゲート型パワーＩＣモジュールを作製する場合に、特性ばらつきが少ない高品質な絶縁ゲート型パワーＩＣモジュールを作製することが可能となる。
【００１６】
請求項６、７、８の発明によれば、請求項５の発明の作用効果に加えて、請求項２、３、４の発明と同じ作用効果を得ることができる。また、請求項９、１０の発明によれば、請求項１、２の発明と同じ作用効果を得ることができる。
【００１７】
請求項１１の発明によれば、絶縁ゲート型パワーＩＣモジュールを作製するときに、請求項１の発明と同じ作用効果、即ち、例えばワイヤボンディング装置のボンディングプログラムの作製が容易になり、ゲートパッドをゲート端子またはグランド端子に接続する作業を容易に行うことができる。
【００１８】
【発明の実施の形態】
以下、本発明をＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用した第１の実施例について、図１ないし図８を参照しながら説明する。まず、図５は本実施例のＩＧＢＴのチップ１の縦断面構造を概略的に示す縦断面模式図である。この図５に示すように、本実施例のＩＧＢＴはトレンチゲート型ＩＧＢＴである。このＩＧＢＴのチップ１は、半導体基板である例えばｐ＋基板（ｐ＋シリコン基板）２を備えており、このｐ＋基板２の上に、ｎ＋バッファ層３とｎ−ドリフト層４が順にエピタキシャル成長法を用いて形成されている。
【００１９】
そして、ｎ−ドリフト層４の上面には、ｐベース層５が形成されている。このｐベース層５には、多数のトレンチ６が上記ｐベース層５を貫通してｎ−ドリフト層４に達するように形成されている。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が形成されている。ゲート絶縁膜７は例えば酸化シリコン膜或いはＯＮＯ膜で形成されており、ゲート電極８は例えば多結晶シリコンで形成されている。
【００２０】
更に、ｐベース層５の表面におけるトレンチ６の上部に接する部分には、高濃度のｎ＋エミッタ層９が選択的に形成されている。そして、ｐベース層５の上面には、エミッタ電極１０がｐベース層５とｎ＋エミッタ層９に接するように形成されている。また、ｐ＋基板２の裏面（下面）には、コレクタ電極１１が形成されている。
【００２１】
ここで、上記した構成のＩＧＢＴのチップ１、即ち、半導体基板２の表面は、複数個（即ち、２個以上）のＩＧＢＴ領域であるセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に分割されるように構成されている（図４も参照）。即ち、ＩＧＢＴ１のチップの表面には、複数個のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）が設けられている。尚、セルブロック１２の個数については、ＩＧＢＴ１のチップのサイズによって好ましい数値が変化するが、本実施例の場合、図１に示すように、例えば６個設けるように構成したが、これに限られるものではなく、１０〜２０個程度設けることも好ましい。
【００２２】
そして、各セルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に設けられているゲート電極８は、セルブロック毎に互いに独立する（即ち、電気的に分離される）ように構成されている。ここで、隣接する２つのセルブロック１２、１２の境界部分の縦断面模式図を、図６に示す。この図６に示すように、２つのセルブロック１２、１２の境界部分には、分離用の酸化膜（Ｓｉ０_２膜）３１が形成されており、この酸化膜３１の上に、電気的に分離されたゲート電極８ａ、８ｂが形成されている。ゲート電極８ａ、８ｂ、８の上には、層間絶縁膜（Ｓｉ０_２膜）３２が形成されている。そして、左側のゲート電極８ａは左側のセルブロック１２内の全てのゲート電極８に接続され、右側のゲート電極８ｂは右側のセルブロック１２内の全てのゲート電極８に接続されている。
【００２３】
尚、１個のセルブロック１２に設けられているＭＯＳＦＥＴセルの個数（即ち、ゲート電極８またはトレンチ６）の個数は、セルピッチ及びセルエリアのサイズ（セルブロックのサイズ）により変化するが、数百〜数千個程度である。これは、通常、セルピッチが数μｍ程度であり、セルエリアのサイズが数ｍｍ角程度であるためである。そして、１個のセルブロック１２内のゲート電極８は、図５に示すように、配線層１３により全て互いに接続されている。また、１個のセルブロック１２内のエミッタ電極１０も、図５に示すように、配線層１４により全て互いに接続されている。
【００２４】
さて、図４は、上記ＩＧＢＴのチップ１の平面構造を概略的に示す平面模式図である。この図４に示すように、ＩＧＢＴのチップ１はほぼ矩形平板状に構成されており、その表面における複数個のセルブロック１２（１２ａ、１２ｂ、１２ｃ、………）に対応する部位には、セルブロック１２とほぼ同じ形状の複数個のエミッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）が設けられている。また、ＩＧＢＴ１のチップの表面における一辺部（図１中、上辺部）には、ほぼ正方形状の複数個のゲートパッド１６（１６ａ、１６ｂ、１６ｃ、………）が一列に並ぶように設けられている。
【００２５】
上記各エミッタパッド１５（１５ａ、１５ｂ、１５ｃ、………）は、図５において２点鎖線で示すように、各セルブロック１２内の多数のエミッタ電極１０に接続するように形成されており、前記配線層１４としての機能も有するものである。そして、各エミッタパッド１５は、チップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたエミッタ端子３３（図８参照）にワイヤボンディングにより接続されている。尚、ＩＧＢＴのチップ１を例えば配線基板に取り付ける場合は、上記エミッタ端子３３は基板に設けられたエミッタ端子用の電極で構成され、ＩＧＢＴのチップ１を例えばリードフレームに取り付ける場合は、上記エミッタ端子３３はリードフレームに設けられたエミッタ端子用のリード部で構成される。
【００２６】
また、上記各ゲートパッド１６（１６ａ、１６ｂ、１６ｃ、………）は、前記配線層１３を介して各セルブロック１２内の多数のゲート電極８に接続されている。この場合、上記配線層１３は、横向きに引き出され、エミッタパッド１５の図４において上下方向の辺部（即ち、２個のエミッタパッド１５の間の部位）に沿うように配置され、各ゲートパッド１６に接続されている。
【００２７】
各ゲートパッド１６は、ＩＢＧＴのチップ１の外部と電気的な導通をとるためのものであり、本実施例の場合、チップ１の外部に設けられたゲート端子１７（図７及び図８参照）に例えばワイヤボンディングにより接続されている。ここで、ゲート端子１７に接続するゲートパッド１６は、良品のセルブロック１２のゲート電極８に接続されているゲートパッドである。これにより、良品のセルブロック１２のゲート電極８（ゲートパッド１６）とゲート端子１７との間は、ボンディングワイヤ１８によって接続される構成となる。これにより、外部からゲート制御用の信号がゲート端子１７に与えられると、その信号は良品のセルブロック１２のゲート電極８に与えられ、良品のセルブロック１２内の素子が動作するようになる。
【００２８】
これに対して、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６（１６ｂ）は、図７及び図８に示すように、チップの外部のグランド端子１９に例えばワイヤボンディングにより接続されている。これにより、不良品のゲートパッド１６（１６ｂ）とグランド端子１９との間は、ボンディングワイヤ１８によって接続される構成となる。この結果、不良品のセルブロック１２のゲート電極８（ゲートパッド１６ｂ）は、グランド電位（ＧＮＤ電位）に固定される構成となる。これにより、不良品のセルブロック１２のゲート電極８には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック１２内の素子が動作することはない。
【００２９】
尚、ＩＧＢＴのチップ１を配線基板に取り付ける場合は、上記ゲート端子１７及び上記グランド端子１９は、配線基板に設けられた電極で構成される。また、ＩＧＢＴのチップ１をリードフレームに取り付ける場合は、上記ゲート端子１７及び上記グランド端子１９は、リードフレームに設けられたリード部で構成される。
【００３０】
次に、上記した構成のＩＧＢＴのチップ１を製造する工程、及び、上記ＩＧＢＴのチップ１を複数個（例えば６個）使用してＩＧＢＴモジュール３４（図８参照）を製造する工程について、図１、図２、図３を参照して説明する。
【００３１】
まず、図２に示すように、ウエハ３５に対して周知の半導体ウエハプロセスを実行することにより、デバイスを形成する工程を行う。この工程の実行により、ウエハ３５の上に図４〜図６に示すような構成のＩＧＢＴチップ１が多数形成される。
【００３２】
上記デバイス形成工程を行った後は、ウエハ３５上の各チップ１を検査する工程を実行する。この場合、まず、周知のテストエレメントグループウエハアクセプタンステスト（ＴＥＧＷＡＴ）を実行する。続いて、周知のウエハアクセプタンステスト（ＷＡＴ）を実行する。そして、このＷＡＴの実行時に、各チップ１について、複数個のセルブロック１２の各良否の判定を行うように構成されている。上記各セルブロック１２の良否の判定は、ゲート・エミッタ間の耐圧を測定する周知の検査装置を使用して行う。
【００３３】
具体的には、ＩＧＢＴチップ１にエミッタパッド１５及びゲートパッド１６が形成されているので、上記検査装置の検査用針を１番目のセルブロック１２ａのエミッタパッド１５及びゲートパッド１６に立てて（接続して）、ゲート電極８とエミッタ電極１０との間の耐圧を測定する。このとき、例えば２０Ｖ以上の耐圧があれば、そのセルブロック１２ａは良品であると判定し、そうでなければ（２０Ｖ未満の耐圧であれば）、そのセルブロック１２ａは不良品であると判定するようになっている。続いて、２番目以降のセルブロック１２ｂについても、同様にして、ゲート電極８とエミッタ電極１０との間の耐圧を順に測定していくように構成されている。
【００３４】
そして、全てのセルブロック１２について、ゲート電極８とエミッタ電極１０間の耐圧を測定して、良否の判定を完了したら、その良否の判定データを記憶し、次のチップ１について、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。以下、ウエハ３５上の全てのチップ１について、同様にして、各セルブロック１２の良否の判定を行い、その良否の判定データを記憶する。この場合、記憶した各チップ１の判定データが、各チップ１を仕分けするためのチップ情報となる。即ち、チップ情報が獲得される。この獲得されたチップ情報は、後述するチップ移載機３６（図３参照）へ与えられるように構成されている。
【００３５】
上記ＷＡＴを実行した後は、ウエハ３５を切断するダイシング工程を実行する。この後、上記切断されたチップ１を仕分けする工程、即ち、チップ１の複数のセルブロック１２のうちの不良品のセルブロック１２の配置位置が同じものが集まるようにチップ１を仕分けする仕分け工程を実行する。この場合、チップ１には、６個のセルブロック１２があるから、図１に示すように、左から１番目のセルブロック１２が不良であるチップ１のグループと、左から２番目のセルブロック１２が不良であるチップ１のグループと、………、左から６番目（右から１番目）のセルブロック１２が不良であるチップ１のグループと、全てのセルブロック１２が良品であるチップ１のグループとに仕分けされる。尚、不良のセルブロック１２が１個存在する場合について説明したが、不良のセルブロック１２が２個以上存在する場合についても、同様にして各グループに仕分けするように構成することも好ましい。
【００３６】
そして、本実施例では、上記仕分け工程において、チップ１を複数のトレイ３７（３７ａ、３７ｂ、３７ｃ、………）に選別して収納することが可能なチップ移載機３６を使用している。このチップ移載機３６は、図３に示すように、チップ１を仕分けしてトレイ３７に収納するハンドラ３８と、このハンドラ３８を駆動制御するハンドラコントローラ３９とから構成されている。上記ハンドラコントローラ３９は、前記ＷＡＴ工程時に獲得されたウエハ情報を受けて、このウエハ情報に基づいて制御信号をハンドラ３８に与えてこれを駆動するように構成されている。これにより、ウエハカットされたチップ１が、ピックアップされて、不良品のセルブロック１２の配置位置が同じものが集まるように仕分けされてトレイ３７に収納されるようになっている（図２及び図３参照）。
【００３７】
上記仕分け工程を実行した後は、上記仕分けしたチップを使用してＩＧＢＴモジュール３４を組み付ける工程を実行する。本実施例の場合、図８に示すように、ＩＧＢＴモジュール３４として、例えば６個のチップ１を使用した６ｉｎ１タイプＩＧＢＴモジュール３４を製造する。図８に示すＩＧＢＴモジュール３４の場合、左から２番目のセルブロック１２ｂが不良品であるチップ１を６個使用している。
【００３８】
具体的には、上記６個のチップ１を配線基板上に載置して半田付け固定する。そして、これら６個のチップ１について、良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６を、チップ１の外部の（即ち、配線基板に設けられた）のゲート端子１７にワイヤボンディングにより接続すると共に、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６を、チップ１の外部の（即ち、配線基板に設けられた）グランド端子１９にワイヤボンディングにより接続する。
【００３９】
そして、エミッタパッド１５を、チップ１の外部の（即ち、配線基板に設けられた）エミッタ端子３３にワイヤボンディングにより接続する。これにより、ＩＧＢＴモジュール３４の組み付けが完了する。この後、上記ＩＧＢＴモジュール３４、即ち、配線基板をパッケージに組み込む工程を実行すると、ＩＧＢＴモジュール３４の製造が完了する。
【００４０】
尚、上記した説明では、左から２番目のセルブロック１２ｂが不良品であるチップ１を６個使用する代わりに、他のセルブロック１２が不良品であるチップ１を６個使用してＩＧＢＴモジュール３４を製造するように構成しても良い。
【００４１】
このような構成の本実施例によれば、１個のＩＧＢＴのチップ１（半導体基板）の表面に複数のセルブロック１２を設け、これらセルブロック１２に互いに独立する複数のゲート電極８をそれぞれ設け、そして、ＩＧＢＴのチップ１に各ゲート電極８にそれぞれ接続されたボンディング用の複数のゲートパッド１６を設けた。これによって、複数のゲートパッド１６を利用することにより、周知の検査装置を使用して、複数のセルブロック１２の各良否の判定を容易に行うことができる。
【００４２】
そして、上記構成の場合、良品のセルブロック１２のゲートパッド１６だけを、外部のゲート端子１７に接続することが可能になる。このため、複数個のセルブロック１２の中に不良品がある場合でも、良品のセルブロック１２だけでＩＧＢＴ（絶縁ゲート型パワーＩＣ）を構成することができ、ＩＧＢＴが正常に動作するようになる。これにより、ＩＧＢＴのチップサイズを大形化した場合でも、良品率が低下することを防止できる。
【００４３】
しかも、上記構成の場合、多層配線構成とする必要がないため、半導体ウエハプロセスの工程数は、通常のＩＧＢＴの構成と同じで済む。というのは、ゲートパッド１６をセルブロック１２毎に設けることは、フォトマスクのパターン設計の変更で実現することができるためである。従って、ＩＧＢＴのチップサイズを大形化した場合でも、良品率が低下することを防止でき（即ち、歩留りを高くすることができ）、しかも、特開平８−１９１１４５号公報に提案された構成とは異なり、半導体ウエハプロセスが複雑になることを防止できる。
【００４４】
加えて、上記実施例では、チップ１の複数のセルブロック１２のうちの不良品のセルブロック１２の配置位置が同じものが集まるようにチップ１を仕分けする仕分け工程を実行するように構成したので、例えばワイヤボンディング装置のボンディングプログラムの作製が容易になり、ゲートパッド１６をゲート端子１７またはグランド端子１９に接続する作業を容易に行うことができる。
【００４５】
また、上記実施例では、チップ１を仕分けするに当たって、チップ１を複数のトレイ３７に選別して収納することが可能なチップ移載機３６を使用するように構成したので、チップ１を仕分けするための構成（製造設備）を容易に実現することができる。
【００４６】
更に、上記実施例では、ウエハアクセプタンステスト（ＷＡＴ）を実行するときに、チップ１を仕分けするためのチップ情報を獲得し、この獲得したチップ情報をチップ移載機３６へ与えるように構成した。この構成によれば、チップ移載機３６は、上記獲得したチップ情報に基づいてチップ１を容易且つ確実に仕分けすることができる。
【００４７】
図９は本発明の第２の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第２の実施例では、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６（１６ｂ）を、図９に示すように、チップ１の内部のエミッタパッド１５（１５ｂ）に例えばワイヤボンディングにより接続するように構成した。これにより、ゲートパッド１６ｂとエミッタパッド１５ｂとの間は、ボンディングワイヤ１８によって接続される構成となる。この結果、不良品のセルブロック１２ｂのゲート電極８（ゲートパッド１６ｂ）は、エミッタパッド１５（１５ｂ）の電位、即ち、チップ外部のエミッタ端子３３の電位に固定される構成となる。
【００４８】
尚、エミッタ端子３３（エミッタパッド１５）は、通常、グランドに接続されるため、上記エミッタパッド１５の電位はグランド電位となる。これにより、不良品のセルブロック１２（１２ｂ）のゲート電極８には、ゲート制御用の信号が与えられることがないから、不良品のセルブロック１２内の素子が動作することはない。
【００４９】
また、上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００５０】
尚、上記実施例では、不良品のセルブロック１２のゲート電極８を、チップ１の内部のエミッタパッド１５（１５ｂ）にワイヤーボンディングするように構成したが、チップ１の外部のエミッタ端子３３にワイヤーボンディングするように構成しても良い。更に、グランド端子１９とエミッタ端子３３を共通端子とするように構成しても良い。
【００５１】
図１０は本発明の第３の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第３の実施例では、不良品のセルブロック１２のゲート電極８に接続されているゲートパッド１６（１６ｂ）を、図１０に示すように、チップ１の内部に設けられたグランドパッド（グランド端子）４０に例えばワイヤボンディングにより接続するように構成した。これにより、ゲートパッド１６ｂとグランドパッド４０の間は、ボンディングワイヤ１８によって接続される構成となる。この結果、不良品のセルブロック１２ｂのゲート電極８（ゲートパッド１６ｂ）は、グランドパッド４０の電位に固定される構成となっている。
【００５２】
そして、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００５３】
図１１は本発明の第４の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第４の実施例では、チップ移載機３６に、チップ１の特性を測定する機能を持たせることにより、チップ１を仕分けするためのチップ情報をチップ移載機３６自身で獲得することが可能なように構成した。
【００５４】
具体的には、図１１に示すように、チップ１の特性を測定するテスタ（測定器）４１を備えると共に、ハンドラ３８の内部に測定用ターンテーブル４２を設けている。この構成の場合、ハンドラコントローラ３９は、ハンドラ３８を駆動制御することにより、ウエハカットされたチップ１をピックアップして測定用ターンテーブル４上に載せ、テスタ４１により上記チップ１の各セルブロック１２の良否の判定を行う。そして、テスタ４１は、この判定データ（即ち、チップ情報）をハンドラコントローラ３９へ与えるように構成されている。
【００５５】
そして、ハンドラコントローラ３９は、上記判定データに基づいてハンドラ３８を駆動制御する。これにより、測定用ターンテーブル４２上に載っているチップ１は、ピックアップされて、不良品のセルブロック１２の配置位置が同じものが集まるように仕分けされてトレイ３７に収納されるように構成されている。上述した以外の第４の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第４の実施例においても、第１の実施例と同じ作用効果を得ることができる。
【００５６】
特に、第４の実施例では、ＷＡＴ工程時に、チップ１の各セルブロック１２の良否の判定を行う必要がなくなる。そして、検査装置からチップ移載機３６へチップ情報を送る必要もなくなる。この構成によれば、チップ情報の転送ミスも発生しないから、チップ１の仕分けをより一層正確に実行することができ、ゲートパッド１６をゲート端子１７またはグランド端子１９に接続する作業をより一層正確に行うことができる。
【００５７】
また、上記第４の実施例において、チップ移載機３６のテスタ４１によりチップ１の各セルブロック１２の良否を判定するときに、チップ１のしきい値電圧Ｖｔｈ、コレクタエミッタ間電圧Ｖｃｅ（ｓａｔ）またはスイッチング特性のうちの少なくとも１つ（好ましくは３つ全て）を測定するように構成しても良い。そして、チップ移載機３６によって、不良品のセルブロック１２の配置位置の情報の他に、チップ１のしきい値電圧Ｖｔｈ、コレクタエミッタ間電圧Ｖｃｅ（ｓａｔ）またはスイッチング特性のうちの少なくとも１つの情報に基づいてチップ１を仕分けするように構成した。
【００５８】
この構成によれば、複数（例えば６個）のチップ１を使用して絶縁ゲート型パワーＩＣモジュールを作製する場合に、特性ばらつきの少ない高品質なＩＧＢＴモジュール３４を作製することが可能となる。
【００５９】
尚、前記した第１〜第３の実施例において、ＷＡＴ工程時に、チップ１の各セルブロック１２の良否を判定する他に、チップ１のしきい値電圧Ｖｔｈ、コレクタエミッタ間電圧Ｖｃｅ（ｓａｔ）またはスイッチング特性のうちの少なくとも１つ（好ましくは３つ全て）を測定し、この測定結果もチップ情報に加えてチップ移載機３６へ送るように構成しても良い。そして、チップ移載機３６によりチップ１を仕分けするときには、不良品のセルブロック１２の配置位置の情報の他に、チップ１のしきい値電圧Ｖｔｈ、コレクタエミッタ間電圧Ｖｃｅ（ｓａｔ）またはスイッチング特性のうちの少なくとも１つの情報に基づいてチップを仕分けするように構成することが可能である。
【００６０】
図１２は本発明の第５の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例と同一部分には同一符号を付している。第５の実施例では、図１２に示すように、不良品のセルブロック１２の配置位置を判別できる目印をチップ１に設けるように構成した。
【００６１】
具体的には、セルブロック１２が良品である場合、そのセルブロック１２のゲート電極８に接続されたゲートパッド１６の図１２中における上辺部の上側に、目印として例えば黒小丸４３を印刷により形成した。そして、セルブロック１２が不良品である場合、そのセルブロック１２のゲート電極８に接続されたゲートパッド１６の図１２中における右辺部の右側に、目印として例えば黒小丸４３を印刷により形成した。これにより、黒小丸４３の配置位置によりセルブロック１２が良品であるか不良品であるかが容易に判別できる。
【００６２】
そして、この構成の場合、チップ移載機３６に、チップ１に設けられた目印としての黒小丸４３の位置を認識できる画像認識装置を設けることが好ましく、この画像認識装置による認識結果（即ち、チップ情報）に基づいてチップ１の仕分けを実行するように構成されている。
【００６３】
尚、上記各実施例においては、不良品のセルブロック１２の配置位置が同じ６個のチップ１を使用してＩＧＢＴモジュール３４を構成したが、これに代えて、不良品のセルブロック１２の配置位置が異なるチップ１を含む６個のチップ１を使用してＩＧＢＴモジュール３４を構成しても良い。
【００６４】
また、上記各実施例においては、ＩＧＢＴモジュール３４として、例えば６個のチップ１を使用した６ｉｎ１タイプＩＧＢＴモジュール３４を製造する構成に適用したが、これに限られるものではなく、２ｉｎ１タイプＩＧＢＴモジュール、７ｉｎ１タイプＩＧＢＴモジュール、ＩＧＢＴディスクリートパッケージ等を製造する構成に適用しても良い。
【００６５】
更に、上記各実施例においては、ＩＧＢＴのチップ１に、複数のセルブロック１２の各エミッタ電極１０にそれぞれ接続された複数のエミッタパッド１５を設けるように構成しているが、ゲート電極８のみブロック別に独立とし、全セルブロック共通、あるいは、複数のセルブロック毎に共通のエミッタパッド１５を設けるようにしても良い。また、Ｐベース層５は、各セルブロック共通のシングルベースとしても良いし、各セルブロック毎あるいは複数のセルブロック毎に設定された島状ベースとしても良い。尚、島状ベースとした場合、ゲートオフ時に隣合う島状ベースからｎ−ドリフト層４側へ延びる空乏層が互いに連結するようにベース間距離を設定すれば、耐圧に優れた構成となる。
【００６６】
また、上記各実施例では、ゲートパッド１６と外部のゲート端子との接続、並びに、ゲートパッド１６と外部のグランド端子との接続を、ワイヤボンディングにより行う構成としたが、これに限られるものではなく、例えば半田接合や直接接合（圧着）等により行うように構成しても良い。
【００６７】
更に、上記各実施例では、複数個のゲートパッド１６をＩＧＢＴ１のチップの一辺部に並べて配置するように構成したが、これに限られるものではなく、複数個のゲートパッド１６の配置位置は、ゲートパッド１６を外部のゲート端子に接続する接続形態に対応するように設計すれば良い。また、上記各実施例では、ｎチャネルタイプのＩＧＢＴに適用した例を示したが、勿論、ｐチャネルタイプのものに適用しても良く、不良品のセルブロックのゲート電極８の電位もグランド電位に限らず、各セルのチャネルが反転しない電位に固定できれば良い。
【００６８】
更に、上記各実施例においては、本発明をＩＧＢＴに適用したが、これに限られるものではなく、半導体基板の表面に電流制御用のゲート電極を備えた絶縁ゲート型パワーＩＣ、例えばＭＯＳＦＥＴやＭＯＳ型の電界効果素子に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すものであり、不良品のセルブロックの配置位置を示すＩＧＢＴチップの平面図
【図２】ＩＧＢＴモジュールの製造工程を説明する図
【図３】チップ移載機のブロック図
【図４】ＩＧＢＴの部分平面模式図
【図５】ＩＧＢＴの縦断面模式図
【図６】ＩＧＢＴのセルブロックの境界部分の縦断面模式図
【図７】ゲートパッドとゲート端子またはグランド端子とをワイヤボンディングにより接続した状態を示す図４相当図
【図８】不良品のセルブロックの配置位置を示すＩＧＢＴチップの平面図、並びに、ＩＧＢＴモジュールの電気回路図
【図９】本発明の第２の実施例を示す図８相当図
【図１０】本発明の第３の実施例を示す図８相当図
【図１１】本発明の第４の実施例を示す図３相当図
【図１２】本発明の第５の実施例を示す図１相当図
【符号の説明】
１はＩＧＢＴのチップ（絶縁ゲート型パワーＩＣ）、２はｐ＋基板（半導体基板）、７はゲート絶縁膜、８はゲート電極、１０はエミッタ電極、１１はコレクタ電極、１２はセルブロック、１５はエミッタパッド、１６はゲートパッド、１７はゲート端子、１８はボンディングワイヤ、１９はグランド端子、３３はエミッタ端子、３４はＩＧＢＴモジュール（絶縁ゲート型パワーＩＣモジュール）、３５はウエハ、３６はチップ移載機、３７はトレイ、３８はハンドラ、３９はハンドラコントローラ、４１はテスタ、４２は測定用ターンテーブル、４３は黒小丸を示す。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an insulated gate power IC having a gate electrode for current control on the surface of a semiconductor substrate, an insulated gate power IC manufacturing apparatus, and an insulated gate power IC module.
[0002]
[Prior art]
For example, in an IGBT (insulated gate bipolar transistor) which is a power IC for high withstand voltage and large current, when the chip size is increased, the ratio of the area occupied by the withstand voltage structure (eg guard ring structure) provided on the outer periphery of the chip is Can be small. Moreover, since the number of parts can be reduced, the assembly structure can be simplified and the cost can be reduced.
[0003]
On the other hand, in a semiconductor wafer process for manufacturing an IGBT, a defect such as a short circuit between a gate and an emitter may occur due to a defect caused by particles or the like. Such defects are more likely to occur as the chip size increases and the yield rate (yield) decreases.
[0004]
As a technique for solving such a problem, there is a method for manufacturing an IGBT described in JP-A-8-191145. In this method, it is proposed that the IGBT is divided into a plurality of cell blocks (gate blocks) and a wiring is taken out from each gate block to a gate bonding pad common to each block to have a two-layer wiring structure. In the case of the above method, during the semiconductor wafer process, that is, after the formation of the first-layer gate wiring set for each block, for each of the plurality of cell blocks, whether or not the gate and the emitter are short-circuited, that is, After the pass / fail judgment, an interlayer insulating film is formed, and in accordance with the pass / fail judgment result, a polyimide liquid is dropped by a dispenser etc. on the via holes of each block provided in the interlayer insulating film, and the first layer of the non-defective cell block. Only the gate wiring is connected to the second-layer gate wiring, and the first-layer gate wiring of the defective cell block is separated from the second-layer gate wiring to form a two-layer wiring that is short-circuited to the source electrode. Yes.
[0005]
According to this method, even when there are defective blocks in a plurality of cell blocks, an IGBT can be configured with only good cell blocks, and the IGBT will operate normally, so the yield rate is reduced. Can be prevented.
[0006]
[Problems to be solved by the invention]
However, in the method disclosed in the above publication, a pass / fail judgment is made for a plurality of cell blocks in the course of the semiconductor wafer process, and then only a non-defective cell block is selected and a multilayer wiring structure is formed to connect to the gate bonding pad. Since the semiconductor wafer process has to be executed, there is a drawback that the process becomes very complicated. In addition, it is actually very difficult to determine the quality of a cell block by measuring electrical characteristics during the semiconductor wafer process (the specific method is not disclosed at all in the above publication). At the same time, since the manufacturing equipment is contaminated, it is considered almost impossible to actually use the method disclosed in the above publication.
[0007]
On the other hand, the present inventor has invented a configuration that eliminates the drawbacks of the method described in the above publication and has filed an application (Japanese Patent Application No. 11-288250) first. In the configuration of this application, a gate electrode independent from each other is provided for each of a plurality of cell blocks, and a plurality of gate pads respectively connected to these gate electrodes are provided. According to this configuration, by using a plurality of gate pads, it is possible to easily determine the quality of a plurality of cell blocks using a known inspection apparatus. In the case of this configuration, only the gate pad of the non-defective cell block is connected to the external gate terminal by, for example, wire bonding. For this reason, even when there is a defective product in a plurality of cell blocks, a semiconductor device (insulated gate type power IC) can be configured with only good cell blocks, and the semiconductor device will operate normally. Therefore, it is possible to prevent the yield rate (yield) from decreasing.
[0008]
In the case of the above configuration, the number of semiconductor wafer processes is the same as that of the conventional configuration. Therefore, even when the chip size of the semiconductor device is increased, it is possible to prevent the yield rate from decreasing and to prevent the semiconductor wafer process from becoming complicated.
[0009]
In the configuration of the above application, the gate pad connected to the gate electrode of the non-defective cell block among the plurality of cell blocks is connected to the external gate terminal by wire bonding, and the gate electrode of the defective cell block is connected to the gate electrode. The connected gate pad is connected to an external ground terminal by wire bonding. In the case of this configuration, it is troublesome to determine and determine which gate pad of a plurality of gate pads is connected to an external gate terminal or a ground terminal, which may cause a connection error. Therefore, in the case of the configuration of the above application, such a point is a problem to be improved.
[0010]
Accordingly, an object of the present invention is to prevent a reduction in the yield rate even when the chip size is increased, to prevent the semiconductor wafer process from becoming complicated, and to connect the gate pad to the gate terminal or the ground. An object of the present invention is to provide an insulated gate power IC manufacturing method, an insulated gate power IC manufacturing apparatus, and an insulated gate power IC module that can easily perform a connection to a terminal and prevent connection errors.
[0011]
[Means for Solving the Problems]
According to the first aspect of the present invention, a plurality of cell blocks are provided on the surface of the semiconductor substrate, gate electrodes independent of each other are provided on the cell blocks, and a plurality of gates connected to each gate electrode on the semiconductor substrate Since the pads are provided, even when the chip size is increased, it is possible to prevent the yield rate from being lowered and to prevent the semiconductor wafer process from becoming complicated. In the case of the first aspect of the invention, since the chips of the insulated gate type power IC are sorted so as to collect the defective cells having the same arrangement position among the plurality of cell blocks, for example, the wire It is easy to create a bonding program for the bonding apparatus, and an operation of connecting the gate pad to the gate terminal or the ground terminal can be easily performed.
[0012]
According to the invention of claim 2, since the chip transfer machine capable of sorting and storing chips in a plurality of trays is used in the sorting step, the structure for sorting the chips is easy. Can be realized.
[0013]
According to the third aspect of the present invention, chip information for sorting chips is acquired when a wafer acceptance test (WAT) is executed, and the acquired chip information is given to a chip transfer machine. According to this configuration, the chip transfer machine can easily and reliably sort chips based on the acquired chip information.
[0014]
According to a fourth aspect of the present invention, the chip transfer device has a function of measuring the characteristics of the chip so that it can acquire chip information for sorting the chips by itself. According to this configuration, since the sorting of the chips can be performed more accurately, the operation of connecting the gate pad to the gate terminal or the ground terminal can be performed more accurately.
[0015]
According to the fifth aspect of the present invention, in the sorting process, in addition to the information on the arrangement position of the defective cell block, at least one of the threshold voltage Vth of the chip, the collector-emitter voltage Vce (sat), or the switching characteristics. The chip is sorted based on one information. In the case of this configuration, when an insulated gate power IC module is produced using a plurality of chips, it is possible to produce a high quality insulated gate power IC module with little variation in characteristics.
[0016]
According to the inventions of claims 6, 7, and 8, in addition to the effects of the invention of claim 5, the same effects as the inventions of claims 2, 3, and 4 can be obtained. Further, according to the ninth and tenth aspects of the invention, the same effect as the first and second aspects of the invention can be obtained.
[0017]
According to the invention of claim 11, when the insulated gate type power IC module is manufactured, the same operation effect as that of the invention of claim 1, that is, for example, it is easy to prepare a bonding program of a wire bonding apparatus, The operation of connecting to the gate terminal or the ground terminal can be easily performed.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment in which the present invention is applied to an IGBT (insulated gate bipolar transistor) will be described below with reference to FIGS. First, FIG. 5 is a schematic longitudinal sectional view schematically showing a longitudinal sectional structure of the IGBT chip 1 of this embodiment. As shown in FIG. 5, the IGBT of this embodiment is a trench gate type IGBT. The IGBT chip 1 includes a semiconductor substrate, for example, a p + substrate (p + silicon substrate) 2, and an n + buffer layer 3 and an n− drift layer 4 are sequentially formed on the p + substrate 2 by an epitaxial growth method. Is formed.
[0019]
A p base layer 5 is formed on the upper surface of the n − drift layer 4. In the p base layer 5, a large number of trenches 6 are formed so as to penetrate the p base layer 5 and reach the n − drift layer 4. A gate electrode 8 is formed inside the trench 6 via a gate insulating film 7. The gate insulating film 7 is made of, for example, a silicon oxide film or an ONO film, and the gate electrode 8 is made of, for example, polycrystalline silicon.
[0020]
Further, a high-concentration n + emitter layer 9 is selectively formed on the surface of the p base layer 5 in contact with the upper portion of the trench 6. An emitter electrode 10 is formed on the upper surface of the p base layer 5 so as to be in contact with the p base layer 5 and the n + emitter layer 9. A collector electrode 11 is formed on the back surface (lower surface) of the p + substrate 2.
[0021]
Here, the surface of the IGBT chip 1 having the above-described configuration, that is, the semiconductor substrate 2, is formed into a plurality of (that is, two or more) cell blocks 12 (12a, 12b, 12c,...) That are IGBT regions. It is configured to be divided (see also FIG. 4). That is, a plurality of cell blocks 12 (12a, 12b, 12c,...) Are provided on the surface of the IGBT1 chip. As for the number of the cell blocks 12, a preferable numerical value varies depending on the chip size of the IGBT 1, but in the present embodiment, for example, as shown in FIG. It is also preferable to provide about 10 to 20 pieces.
[0022]
And the gate electrode 8 provided in each cell block 12 (12a, 12b, 12c, ...) is comprised so that it may become mutually independent (namely, it isolate | separates electrically) for every cell block. . Here, the longitudinal cross-sectional schematic diagram of the boundary part of two adjacent cell blocks 12 and 12 is shown in FIG. As shown in FIG. 6, a separation oxide film (Si0) is formed at the boundary between the two cell blocks 12, 12. ₂ Film) 31 is formed, and electrically isolated gate electrodes 8 a and 8 b are formed on the oxide film 31. On the gate electrodes 8a, 8b, 8, an interlayer insulating film (Si0 ₂ Film) 32 is formed. The left gate electrode 8 a is connected to all the gate electrodes 8 in the left cell block 12, and the right gate electrode 8 b is connected to all the gate electrodes 8 in the right cell block 12.
[0023]
The number of MOSFET cells (that is, the gate electrodes 8 or the trenches 6) provided in one cell block 12 varies depending on the cell pitch and the size of the cell area (cell block size). ~ Several thousands. This is because the cell pitch is usually about several μm and the size of the cell area is about several mm square. The gate electrodes 8 in one cell block 12 are all connected to each other by a wiring layer 13 as shown in FIG. Further, the emitter electrodes 10 in one cell block 12 are all connected to each other by a wiring layer 14 as shown in FIG.
[0024]
FIG. 4 is a schematic plan view schematically showing the planar structure of the IGBT chip 1. As shown in FIG. 4, the IGBT chip 1 is formed in a substantially rectangular flat plate shape, and in the portion corresponding to the plurality of cell blocks 12 (12a, 12b, 12c,...) On the surface, A plurality of emitter pads 15 (15a, 15b, 15c,...) Having substantially the same shape as the cell block 12 are provided. A plurality of substantially square gate pads 16 (16a, 16b, 16c,...) Are arranged in a line on one side (upper side in FIG. 1) on the surface of the IGBT1 chip. ing.
[0025]
Each of the emitter pads 15 (15a, 15b, 15c,...) Is formed so as to be connected to a large number of emitter electrodes 10 in each cell block 12, as indicated by a two-dot chain line in FIG. It also has a function as the wiring layer 14. Each emitter pad 15 is for electrical continuity with the outside of the chip 1. In this embodiment, the emitter pad 15 is wire-bonded to an emitter terminal 33 (see FIG. 8) provided outside the chip 1. Connected by. When the IGBT chip 1 is attached to, for example, a wiring board, the emitter terminal 33 is constituted by an emitter terminal electrode provided on the board. When the IGBT chip 1 is attached to, for example, a lead frame, the emitter terminal 33 is formed. Reference numeral 33 denotes an emitter terminal lead portion provided on the lead frame.
[0026]
The gate pads 16 (16a, 16b, 16c,...) Are connected to a large number of gate electrodes 8 in each cell block 12 through the wiring layer 13. In this case, the wiring layer 13 is drawn sideways and arranged along the vertical side of the emitter pad 15 in FIG. 4 (that is, the portion between the two emitter pads 15). 16 is connected.
[0027]
Each gate pad 16 is for electrical conduction with the outside of the IBGT chip 1. In this embodiment, the gate pad 17 is provided outside the chip 1 (see FIGS. 7 and 8). For example, by wire bonding. Here, the gate pad 16 connected to the gate terminal 17 is a gate pad connected to the gate electrode 8 of the non-defective cell block 12. As a result, the gate electrode 8 (gate pad 16) of the non-defective cell block 12 and the gate terminal 17 are connected by the bonding wire 18. As a result, when a gate control signal is externally applied to the gate terminal 17, the signal is applied to the gate electrode 8 of the non-defective cell block 12, and the elements in the non-defective cell block 12 are operated.
[0028]
On the other hand, as shown in FIGS. 7 and 8, the gate pad 16 (16b) connected to the gate electrode 8 of the defective cell block 12 is connected to the ground terminal 19 outside the chip by, for example, wire bonding. It is connected. As a result, the defective gate pad 16 (16b) and the ground terminal 19 are connected by the bonding wire 18. As a result, the gate electrode 8 (gate pad 16b) of the defective cell block 12 is fixed to the ground potential (GND potential). As a result, no gate control signal is applied to the gate electrode 8 of the defective cell block 12, so that the elements in the defective cell block 12 do not operate.
[0029]
When the IGBT chip 1 is attached to the wiring board, the gate terminal 17 and the ground terminal 19 are configured by electrodes provided on the wiring board. When the IGBT chip 1 is attached to a lead frame, the gate terminal 17 and the ground terminal 19 are constituted by lead portions provided in the lead frame.
[0030]
Next, a step of manufacturing the IGBT chip 1 having the above-described configuration, and a step of manufacturing an IGBT module 34 (see FIG. 8) using a plurality of (for example, six) IGBT chips 1 are described with reference to FIG. This will be described with reference to FIGS.
[0031]
First, as shown in FIG. 2, a known semiconductor wafer process is performed on the wafer 35 to perform a device forming process. By executing this process, a large number of IGBT chips 1 having the structures shown in FIGS. 4 to 6 are formed on the wafer 35.
[0032]
After performing the device forming step, a step of inspecting each chip 1 on the wafer 35 is executed. In this case, first, a well-known test element group wafer acceptance test (TEGWAT) is executed. Subsequently, a known wafer acceptance test (WAT) is performed. Then, when the WAT is executed, each chip 1 is configured to determine whether each of the plurality of cell blocks 12 is good or bad. The quality of each cell block 12 is determined using a known inspection device that measures the breakdown voltage between the gate and the emitter.
[0033]
Specifically, since the emitter pad 15 and the gate pad 16 are formed on the IGBT chip 1, the inspection needle of the inspection apparatus is raised (connected) to the emitter pad 15 and the gate pad 16 of the first cell block 12 a. Then, the breakdown voltage between the gate electrode 8 and the emitter electrode 10 is measured. At this time, for example, if there is a breakdown voltage of 20V or more, it is determined that the cell block 12a is a non-defective product, and if not (if the breakdown voltage is less than 20V), it is determined that the cell block 12a is defective. It is like that. Subsequently, the second and subsequent cell blocks 12b are configured to sequentially measure the withstand voltage between the gate electrode 8 and the emitter electrode 10 in the same manner.
[0034]
Then, with respect to all the cell blocks 12, the withstand voltage between the gate electrode 8 and the emitter electrode 10 is measured, and when the pass / fail judgment is completed, the pass / fail judgment data is stored. The pass / fail judgment of each cell block 12 is performed, and the pass / fail judgment data is stored. Thereafter, the quality of each cell block 12 is determined in the same manner for all the chips 1 on the wafer 35, and the quality determination data is stored. In this case, the stored determination data of each chip 1 is chip information for sorting each chip 1. That is, chip information is acquired. The acquired chip information is configured to be provided to a chip transfer device 36 (see FIG. 3) described later.
[0035]
After performing the WAT, a dicing process for cutting the wafer 35 is performed. Thereafter, the step of sorting the cut chips 1, that is, the sorting step of sorting the chips 1 such that defective cells in the plurality of cell blocks 12 having the same arrangement position of the cell blocks 12 are gathered. Execute. In this case, since there are six cell blocks 12 in the chip 1, as shown in FIG. 1, the group of chips 1 in which the first cell block 12 from the left is defective and the second cell block from the left A group of chips 1 in which 12 is defective, and a group of chips 1 in which the sixth cell block 12 from the left (first from right) is defective, and a chip 1 in which all the cell blocks 12 are non-defective Sorted into groups. In addition, although the case where one defective cell block 12 exists was demonstrated, it is also preferable to comprise so that it may sort similarly to each group also when there exist two or more defective cell blocks 12. FIG.
[0036]
In this embodiment, the chip transfer machine 36 capable of selecting and storing the chips 1 in a plurality of trays 37 (37a, 37b, 37c,...) Is used in the sorting step. . As shown in FIG. 3, the chip transfer machine 36 includes a handler 38 that sorts the chips 1 and stores them in the tray 37, and a handler controller 39 that drives and controls the handler 38. The handler controller 39 is configured to receive the wafer information acquired during the WAT process, and give a control signal to the handler 38 based on the wafer information to drive it. As a result, the wafer-cut chips 1 are picked up, sorted such that defective cells blocks 12 having the same arrangement position are collected and stored in the tray 37 (FIGS. 2 and 2). 3).
[0037]
After executing the sorting step, a step of assembling the IGBT module 34 using the sorted chips is executed. In the case of the present embodiment, as shown in FIG. 8, as the IGBT module 34, for example, a 6-in-1 type IGBT module 34 using six chips 1 is manufactured. In the case of the IGBT module 34 shown in FIG. 8, six chips 1 in which the second cell block 12b from the left is a defective product are used.
[0038]
Specifically, the six chips 1 are placed on a wiring board and fixed by soldering. For these six chips 1, the gate pads 16 connected to the gate electrodes 8 of the non-defective cell blocks 12 are connected to the gate terminals 17 outside the chip 1 (that is, provided on the wiring board). In addition to the connection by bonding, the gate pad 16 connected to the gate electrode 8 of the defective cell block 12 is connected to the ground terminal 19 outside the chip 1 (that is, provided on the wiring board) by wire bonding. .
[0039]
The emitter pad 15 is connected to the emitter terminal 33 outside the chip 1 (that is, provided on the wiring board) by wire bonding. Thereby, the assembly of the IGBT module 34 is completed. Thereafter, when the step of incorporating the IGBT module 34, that is, the wiring board into the package is executed, the manufacture of the IGBT module 34 is completed.
[0040]
In the above description, instead of using six chips 1 in which the second cell block 12b from the left is a defective product, six chips 1 in which the other cell blocks 12 are defective products are used. 34 may be manufactured.
[0041]
According to this embodiment having such a configuration, a plurality of cell blocks 12 are provided on the surface of one IGBT chip 1 (semiconductor substrate), and a plurality of gate electrodes 8 independent of each other are provided on the cell blocks 12, respectively. Then, a plurality of bonding gate pads 16 connected to the respective gate electrodes 8 are provided on the IGBT chip 1. Thus, by using the plurality of gate pads 16, it is possible to easily determine the quality of each of the plurality of cell blocks 12 using a known inspection apparatus.
[0042]
In the case of the above configuration, only the gate pad 16 of the non-defective cell block 12 can be connected to the external gate terminal 17. For this reason, even if there is a defective product in the plurality of cell blocks 12, an IGBT (insulated gate type power IC) can be configured with only the good cell block 12, and the IGBT operates normally. . Thereby, even when the chip size of the IGBT is increased, it is possible to prevent the yield rate from decreasing.
[0043]
In addition, in the case of the above configuration, since it is not necessary to adopt a multilayer wiring configuration, the number of steps of the semiconductor wafer process can be the same as the configuration of a normal IGBT. This is because providing the gate pad 16 for each cell block 12 can be realized by changing the pattern design of the photomask. Therefore, even when the chip size of the IGBT is increased, the yield rate can be prevented from decreasing (that is, the yield can be increased), and the configuration proposed in JP-A-8-191145 In contrast, the semiconductor wafer process can be prevented from becoming complicated.
[0044]
In addition, in the above-described embodiment, the sorting process for sorting the chips 1 is executed so that the defective cell blocks 12 of the plurality of cell blocks 12 in the chip 1 are arranged in the same position. For example, it becomes easy to produce a bonding program of a wire bonding apparatus, and the operation of connecting the gate pad 16 to the gate terminal 17 or the ground terminal 19 can be easily performed.
[0045]
Further, in the above embodiment, when the chips 1 are sorted, the chip transfer machine 36 capable of selecting and storing the chips 1 in the plurality of trays 37 is used, so the chips 1 are sorted. Therefore, the configuration (manufacturing equipment) can be easily realized.
[0046]
Furthermore, in the above-described embodiment, when the wafer acceptance test (WAT) is executed, chip information for sorting the chips 1 is acquired, and the acquired chip information is given to the chip transfer device 36. According to this configuration, the chip transfer device 36 can easily and reliably sort the chips 1 based on the acquired chip information.
[0047]
FIG. 9 shows a second embodiment of the present invention, and different points from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the second embodiment, the gate pad 16 (16b) connected to the gate electrode 8 of the defective cell block 12 is connected to the emitter pad 15 (15b) inside the chip 1 as shown in FIG. The connection was made by wire bonding. Thus, the gate pad 16b and the emitter pad 15b are connected by the bonding wire 18. As a result, the gate electrode 8 (gate pad 16b) of the defective cell block 12b is fixed to the potential of the emitter pad 15 (15b), that is, the potential of the emitter terminal 33 outside the chip.
[0048]
Since the emitter terminal 33 (emitter pad 15) is normally connected to the ground, the potential of the emitter pad 15 becomes the ground potential. As a result, no gate control signal is applied to the gate electrode 8 of the defective cell block 12 (12b), so that the elements in the defective cell block 12 do not operate.
[0049]
The configuration of the second embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the second embodiment, the same operational effects as in the first embodiment can be obtained.
[0050]
In the above embodiment, the gate electrode 8 of the defective cell block 12 is wire-bonded to the emitter pad 15 (15b) inside the chip 1, but the wire is connected to the emitter terminal 33 outside the chip 1. You may comprise so that it may bond. Further, the ground terminal 19 and the emitter terminal 33 may be configured as a common terminal.
[0051]
FIG. 10 shows a third embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the third embodiment, the gate pad 16 (16b) connected to the gate electrode 8 of the defective cell block 12 is replaced with a ground pad (ground terminal) provided inside the chip 1 as shown in FIG. 40), for example, by wire bonding. As a result, the gate pad 16b and the ground pad 40 are connected by the bonding wire 18. As a result, the gate electrode 8 (gate pad 16b) of the defective cell block 12b is fixed to the potential of the ground pad 40.
[0052]
The configuration of the third embodiment other than that described above is the same as that of the first embodiment. Therefore, also in the third embodiment, the same operational effects as in the first embodiment can be obtained.
[0053]
FIG. 11 shows a fourth embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the fourth embodiment, by providing the chip transfer device 36 with the function of measuring the characteristics of the chip 1, chip information for sorting the chips 1 can be acquired by the chip transfer device 36 itself. It was configured as follows.
[0054]
Specifically, as shown in FIG. 11, a tester (measuring instrument) 41 for measuring the characteristics of the chip 1 is provided, and a measurement turntable 42 is provided inside the handler 38. In the case of this configuration, the handler controller 39 drives and controls the handler 38 to pick up the wafer-cut chip 1 and place it on the measurement turntable 4, and the tester 41 sets the cell blocks 12 of the chip 1. Pass / fail judgment is performed. The tester 41 is configured to give this determination data (ie, chip information) to the handler controller 39.
[0055]
The handler controller 39 controls driving of the handler 38 based on the determination data. As a result, the chips 1 placed on the measurement turntable 42 are picked up, sorted so that the same arrangement positions of the defective cell blocks 12 are gathered, and stored in the tray 37. ing. The configuration of the fourth embodiment other than that described above is the same as that of the first embodiment. Therefore, the same effect as the first embodiment can be obtained also in the fourth embodiment.
[0056]
In particular, in the fourth embodiment, it is not necessary to determine the quality of each cell block 12 of the chip 1 during the WAT process. Further, there is no need to send chip information from the inspection apparatus to the chip transfer device 36. According to this configuration, since no chip information transfer error occurs, the sorting of the chips 1 can be performed more accurately, and the operation of connecting the gate pad 16 to the gate terminal 17 or the ground terminal 19 is more accurately performed. Can be done.
[0057]
Further, in the fourth embodiment, when the tester 41 of the chip transfer device 36 determines the quality of each cell block 12 of the chip 1, the threshold voltage Vth of the chip 1 and the collector-emitter voltage Vce (sat ) Or at least one (preferably all three) of the switching characteristics may be measured. Then, by the chip transfer device 36, in addition to the information on the arrangement position of the defective cell block 12, at least one of the threshold voltage Vth of the chip 1, the collector-emitter voltage Vce (sat), or the switching characteristics. The chips 1 are sorted based on the information.
[0058]
According to this configuration, when an insulated gate power IC module is manufactured using a plurality of (for example, six) chips 1, it is possible to manufacture a high-quality IGBT module 34 with little characteristic variation.
[0059]
In the first to third embodiments described above, in addition to determining the quality of each cell block 12 of the chip 1 during the WAT process, the threshold voltage Vth of the chip 1 and the collector-emitter voltage Vce (sat) Alternatively, at least one (preferably all three) of the switching characteristics may be measured, and the measurement result may be sent to the chip transfer device 36 in addition to the chip information. When the chips 1 are sorted by the chip transfer device 36, in addition to the information on the arrangement position of the defective cell block 12, the threshold voltage Vth of the chip 1, the collector-emitter voltage Vce (sat), or the switching characteristics. It is possible to sort the chips based on at least one of the information.
[0060]
FIG. 12 shows a fifth embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those in the first embodiment are denoted by the same reference numerals. In the fifth embodiment, as shown in FIG. 12, the chip 1 is provided with a mark capable of determining the arrangement position of the defective cell block 12.
[0061]
Specifically, when the cell block 12 is a non-defective product, for example, a black small circle 43 is formed as a mark by printing on the upper side of the gate pad 16 connected to the gate electrode 8 of the cell block 12 in FIG. did. When the cell block 12 is defective, for example, a black small circle 43 is formed as a mark on the right side of the right side in FIG. 12 of the gate pad 16 connected to the gate electrode 8 of the cell block 12 by printing. Thereby, it is possible to easily determine whether the cell block 12 is a good product or a defective product based on the arrangement position of the black small circles 43.
[0062]
In the case of this configuration, it is preferable to provide the chip transfer device 36 with an image recognition device that can recognize the position of the small black circle 43 as a mark provided on the chip 1. The chip 1 is sorted based on the chip information.
[0063]
In each of the above embodiments, the IGBT module 34 is configured using the six chips 1 in which the defective cell blocks 12 are arranged at the same position. Instead, the defective cell block 12 is arranged. The IGBT module 34 may be configured using six chips 1 including the chips 1 at different positions.
[0064]
Moreover, in each said Example, although applied to the structure which manufactures the 6in1 type IGBT module 34 which used the chip | tip 6 for example as the IGBT module 34, it is not restricted to this, A 2in1 type IGBT module, You may apply to the structure which manufactures 7in1 type IGBT module, IGBT discrete package, etc.
[0065]
Further, in each of the above embodiments, the IGBT chip 1 is provided with a plurality of emitter pads 15 respectively connected to the emitter electrodes 10 of the plurality of cell blocks 12, but only the gate electrode 8 is blocked. Separately, the emitter pads 15 may be provided in common for all cell blocks or common to a plurality of cell blocks. The P base layer 5 may be a single base common to each cell block, or may be an island base set for each cell block or for a plurality of cell blocks. In the case of an island-shaped base, if the inter-base distance is set so that depletion layers extending from the adjacent island-shaped base to the n-drift layer 4 side when the gate is turned off are connected to each other, the structure is excellent in breakdown voltage.
[0066]
In each of the above embodiments, the connection between the gate pad 16 and the external gate terminal and the connection between the gate pad 16 and the external ground terminal are performed by wire bonding. However, the present invention is not limited to this. Alternatively, for example, solder bonding or direct bonding (crimping) may be used.
[0067]
Further, in each of the above embodiments, the plurality of gate pads 16 are arranged side by side on one side of the IGBT 1 chip. However, the present invention is not limited to this, and the arrangement positions of the plurality of gate pads 16 are as follows. What is necessary is just to design so that the gate pad 16 may correspond to the connection form which connects to an external gate terminal. In each of the above-described embodiments, an example is shown in which the present invention is applied to an n-channel type IGBT. However, the present invention may of course be applied to a p-channel type, and the potential of the gate electrode 8 of a defective cell block is also a ground potential. However, the present invention is not limited to this, as long as the channel of each cell can be fixed at a potential that does not invert.
[0068]
Further, in each of the above embodiments, the present invention is applied to the IGBT, but the present invention is not limited to this, and an insulated gate power IC having a gate electrode for current control on the surface of the semiconductor substrate, for example, MOSFET or MOS You may apply to a type field effect element.
[Brief description of the drawings]
FIG. 1 shows a first embodiment of the present invention and is a plan view of an IGBT chip showing an arrangement position of a defective cell block
FIG. 2 is a diagram for explaining a manufacturing process of an IGBT module.
FIG. 3 is a block diagram of a chip transfer machine.
FIG. 4 is a schematic partial plan view of an IGBT.
FIG. 5 is a schematic vertical sectional view of an IGBT.
FIG. 6 is a schematic vertical sectional view of a boundary portion of an IGBT cell block.
FIG. 7 is a view corresponding to FIG. 4 showing a state in which the gate pad and the gate terminal or the ground terminal are connected by wire bonding.
FIG. 8 is a plan view of an IGBT chip showing an arrangement position of a defective cell block, and an electric circuit diagram of an IGBT module;
FIG. 9 is a view corresponding to FIG. 8 showing a second embodiment of the present invention.
FIG. 10 is a view corresponding to FIG. 8 showing a third embodiment of the present invention.
FIG. 11 is a view corresponding to FIG. 3, showing a fourth embodiment of the present invention.
FIG. 12 is a view corresponding to FIG. 1 showing a fifth embodiment of the present invention.
[Explanation of symbols]
1 is an IGBT chip (insulated gate type power IC), 2 is a p + substrate (semiconductor substrate), 7 is a gate insulating film, 8 is a gate electrode, 10 is an emitter electrode, 11 is a collector electrode, 12 is a cell block, 15 is Emitter pad, 16 gate pad, 17 gate terminal, 18 bonding wire, 19 ground terminal, 33 emitter terminal, 34 IGBT module (insulated gate type power IC module), 35 wafer, 36 chip transfer , 37 is a tray, 38 is a handler, 39 is a handler controller, 41 is a tester, 42 is a measurement turntable, and 43 is a small black circle.

Claims

A plurality of cell blocks provided on the surface of the semiconductor substrate; a plurality of gate electrodes provided on the cell blocks; and a plurality of gate pads provided on the semiconductor substrate and connected to the gate electrodes, respectively. A gate pad connected to a gate electrode of a non-defective cell block of the plurality of cell blocks is connected to an external gate terminal, and a gate pad connected to the gate electrode of a defective cell block is externally connected In a method for manufacturing an insulated gate type power IC connected to a ground terminal or an emitter pad provided on the semiconductor substrate,
An insulating gate type power IC comprising: a sorting step of sorting the chips of the insulated gate type power IC so that defective cells in the plurality of cell blocks are arranged in the same position. Production method.

2. The method of manufacturing an insulated gate power IC according to claim 1, wherein in the sorting step, a chip transfer machine capable of selecting and storing the chips in a plurality of trays is used.

The chip information for sorting the chips is acquired when a wafer acceptance test (WAT) is executed, and the acquired chip information is provided to the chip transfer device. The manufacturing method of the insulated gate type power IC of description.

The chip transfer machine has a function of measuring characteristics of the chip so that chip information for sorting the chips can be acquired by itself. 3. A method for producing an insulated gate power IC according to 2.

In the sorting process, in addition to the information on the arrangement position of the defective cell block, the chip is based on at least one of the threshold voltage Vth, collector-emitter voltage Vce (sat), or switching characteristics. 2. The method of manufacturing an insulated gate power IC according to claim 1, wherein the chips are sorted.

6. The method of manufacturing an insulated gate power IC according to claim 5, wherein a chip transfer machine capable of selecting and storing the chips in a plurality of trays is used in the sorting step.

The chip transfer machine has a function of measuring characteristics of the chip so that chip information for sorting the chips can be acquired by itself. 6. A method for producing an insulated gate power IC according to 6.

A plurality of cell blocks provided on the surface of the semiconductor substrate; a plurality of gate electrodes provided on the cell blocks; and a plurality of gate pads provided on the semiconductor substrate and connected to the gate electrodes, respectively. A gate pad connected to a gate electrode of a non-defective cell block of the plurality of cell blocks is connected to an external gate terminal, and a gate pad connected to the gate electrode of a defective cell block is externally connected In an apparatus for manufacturing an insulated gate power IC formed by connecting to a ground terminal or an emitter pad provided on the semiconductor substrate,
An insulating gate type power IC comprising: a sorting device that sorts the chips of the insulated gate type power IC so that defective cells in the plurality of cell blocks are arranged in the same position. Manufacturing equipment.

10. The insulated gate power IC manufacturing apparatus according to claim 9, wherein a chip transfer machine capable of sorting and storing the chips in a plurality of trays is used as the sorting apparatus.

A plurality of cell blocks provided on the surface of the semiconductor substrate; a plurality of gate electrodes provided on each of the cell blocks; and a plurality of gate pads provided on the semiconductor substrate and connected to the gate electrodes, respectively. A gate pad connected to a gate electrode of a non-defective cell block of the plurality of cell blocks is connected to an external gate terminal, and a gate pad connected to the gate electrode of a defective cell block is externally connected An insulated gate power IC connected to a ground terminal or an emitter pad provided on the semiconductor substrate, wherein only the insulated gate power IC having the same arrangement position of defective cell blocks among the plurality of cell blocks is provided. Insulated gate type power IC module manufactured by using a plurality of the above.