JP4557507B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ），ＧａＮ，ダイヤモンド等のワイドバンドギャップ半導体により構成される半導体素子を多数備えた半導体デバイスに関する。
【０００２】
【従来の技術】
従来より、半導体パワーデバイスは、大電流を制御し低損失を実現する必要から、広い面積を必要としていた。例えば、４インチ以上の大きさを有するＳｉウェハ全体に、多数の半導体素子である縦型ＭＩＳＦＥＴを集積してなる単一のパワーデバイスが市販されている（例えば、非特許文献１参照）。多数の縦型ＭＩＳＦＥＴを集積して１つのパワーデバイスを構成しているのは、電流が流れる領域を分散させて、発熱部の集中を回避するためである。
【０００３】
一方、炭化珪素（ＳｉＣ），ＧａＮ，ＡｌＮ等のIII 族窒化物、ダイヤモンドなどのワイドバンドギャップ半導体を用いて構成されるワイドバンドギャップ半導体デバイスは、材料物性的に高速動作・高耐圧・低損失が期待されることから、実用化のための研究・開発が進んできている。
【０００４】
なお、「ＳｉＣ」で表わされる炭化珪素は、「Ｓi:Ｃ」で表されるＣを微量（数％以下）含んだシリコンとは、物理的，化学的性質が異なる材料である。
【０００５】
【非特許文献１】
電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編、「パワーデバイス・パワーＩＣハンドブック」、コロナ社、１９９６年７月３０日、ｐ．４
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のようなワイドバンドギャップ半導体材料は、欠陥の少ないウェハを得るのが困難であるという不具合がある。
【０００７】
例えば炭化珪素（ＳｉＣ）を用いる場合、炭化珪素ウェハ上にエピタキシャル成長させた薄膜をチャネル層として利用して縦型ＭＩＳＦＥＴを形成するが、従来から用いられているＳｉＣウェハは、結晶欠陥でもあるマイクロパイプと呼ばれる貫通欠陥を多く有している。エピタキシャル成長された薄膜中に、マイクロパイプから引き継がれる欠陥がＭＩＳＦＥＴやダイオードなどの半導体素子の重要な部分に存在していると、絶縁破壊の原因となり、絶縁耐圧などの仕様を満たすことができない。従来から用いられているＳｉＣウェハのマイクロパイプ密度は、数十個／ｃｍ2 以上存在しているため、１０ｍｍ2 以上の面積を有するパワーデバイスを作成した場合、１つのパワーデバイスに必ず数個以上のマイクロパイプを確率的に含むこととなる。したがって、１０ｍｍ2 以上の面積を有するＳｉＣデバイス、特に比較的大きな電流を扱うパワーデバイスをＳｉＣウェハ上に作成したときには、マイクロパイプが存在している領域で絶縁破壊を起こすため、そのようなＳｉＣデバイスの歩留まりが殆どゼロになるという不具合があった。
【０００８】
また、ＳｉＣ以外のＧａＮ，ＡｌＮ等のIII 族窒化物や、ダイヤモンドなどのワイドバンドギャップ半導体のウェハも、様々な結晶欠陥を高密度で含んでおり、上記ＳｉＣウェハの場合と同様に、結晶欠陥による歩留まり低下の不具合があった。
【０００９】
本発明の目的は、ワイドバンドギャップ半導体を用いつつ、高い歩留まりを確保し、低コストで製造することが可能な半導体デバイス及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体デバイスは、ワイドバンドギャップ半導体層を用い、互いに独立して動作することが可能な複数の半導体素子のうち，特定の半導体素子の各電極パッドと電極端子とを互いに電気的に接続して、特定の半導体素子が互いに並列に動作するものである。
【００１１】
これにより、欠陥が多いワイドバンドギャップ半導体を用いつつ、全体として１つの機能を発揮する半導体デバイスを高い歩留まりで得ることができる。
【００１２】
特に、複数の半導体素子を、共通の基板上に形成しておいて、特定の半導体素子以外の半導体素子は、動作させないでおくことにより、検査で良品となったものだけを使用することにより、欠陥によって不良と判定されたものを除いて半導体デバイスを構成することができるので、高い歩留まりを実現することができる。
【００１３】
特定の半導体素子の個数を一定値に定めておくことが好ましい。
【００１４】
複数の半導体素子同士の間を電気的に分離するためのショットキーダイオードとして機能する素子分離領域を備えることにより、半導体素子がＭＩＳＦＥＴである場合には、インバータを構成することができる。
【００１５】
本発明の半導体デバイスの製造方法は、ワイドバンドギャップ半導体からなる活性領域を有し、互いに独立して動作することが可能な複数の半導体素子を形成しておいて、検査によって動作が良好であることが確認された特定の半導体素子の各電極パッドをそれぞれ電極端子に接続しておいて、特定の半導体素子を１つのパッケージに組み込む方法である。
【００１６】
この方法により、欠陥率の高いワイドバンドギャップ半導体を用いつつ、パワーデバイスなどとして機能する半導体デバイスを現実的な歩留まりで製造することが可能である。
【００１７】
【発明の実施の形態】
（第１の実施形態）
図１は、第１の実施形態に係る半導体モジュール（半導体デバイス）の要部を示す上面図である。図１に示すように、本実施形態の半導体モジュールは、ＳｉＣ基板上にサイズが１．５ｍｍ×１．５ｍｍ（２．２５ｍｍ2 ）のセグメント１（半導体素子）を多数（本実施形態では９個）設けて形成されたチップ５を備えている。各セグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッド（図示せず）とを備えている。
【００１８】
各セグメント１は、電流容量２（Ａ）を有しており、動作時に１セグメント当たりに流れる電流は、直流換算で２（Ａ）である。後述する図２に示すように、相隣接するセグメント１同士間の素子分離は、ＳｉＣ基板２０の主面側においてセグメント１同士の境界領域をエッチングしてトレンチＴreを形成し、各セグメントをメサ構造にすることにより行われている。相隣接するセグメント１同士間の間隔ｄを１０μｍ以上にすることにより、耐圧６００Ｖが確保され、個別に動作することが可能なセグメント１を共通のＳｉＣ基板２０上に複数個設けることができた。
【００１９】
図２は、相隣接するセグメントの一部の構造を示す断面図である。図３は、セグメントの一部におけるゲート電極，ソース電極，不純物拡散層などの平面形状を示す平面図である。
【００２０】
図２に示すように、本実施形態の半導体モジュールは、高濃度のｎ型不純物を含む主面が（ 0 0 0 1）オフ面であるＳｉＣ基板２０（６Ｈ−ＳｉＣ基板）と、ＳｉＣ基板２０の上に形成されたエピタキシャル層（活性領域）内に設けられた低濃度のｎ型不純物を含むｎ−ＳｉＣ層２３（ドリフト領域）と、エピタキシャル層の上に設けられたゲート絶縁膜２６及びその上のゲート電極２７と、エピタキシャル層の上にゲート電極２７を囲むように設けられたソース電極２８と、ＳｉＣ基板２０の下面に設けられたドレイン電極２９と、エピタキシャル層のうちソース電極２８の下方に位置する領域からゲート電極２７の端部下方に位置する領域にｐ型不純物をドープして形成されたｐ−ＳｉＣ層２４と、エピタキシャル層のうちソース電極２７の端部下方からゲート電極２７の端部下方に亘る領域に高濃度のｎ型不純物をドープして形成されたソース領域２５と、エピタキシャル層の表面部のうちゲート電極２７の下方に位置する領域に低濃度のｎ型不純物を導入して形成されたチャネル領域２１とを備えている。
【００２１】
図３に示すように、ゲート電極２７は、縦方向及び横方向に一定間隔に設けられた開口を有しつつ連続的につながる単一の部材である。一方、ソース電極２８は、ゲート電極２７の開口中に孤立して設けられた多数の部材である。そして、ソース領域２５はソース電極２８の周囲を平面的に囲んで、ゲート電極２７の下方領域とオーバーラップしている。つまり、各ソース領域２５からゲート電極２７の一部に亘る領域にセルＭＩＳＦＥＴが形成される。１つのセルＭＩＳＦＥＴの大きさは、数十μｍ2 オーダーである。
【００２２】
また、エピタキシャル層の上には、ＢＰＳＧ膜からなる第１層間絶縁膜３３と、ソース配線３０及びゲート配線３１とが設けられている。ソース配線３０は、第１層間絶縁膜３３を貫通するプラグ３０ａを介して各ソース電極２８と接続され、ゲート配線３１は、第１層間絶縁膜３３を貫通するプラグ３１ａを介してゲート電極２７と接続されている。さらに、第１層間絶縁膜３３の上には、ＢＰＳＧ膜からなる第２層間絶縁膜３４が設けられている。そして、ソース電極パッド２とゲート電極パッド３とは第２層間絶縁膜３４の上に形成されており、ソース電極パッド２は、第２層間絶縁膜３４を貫通するプラグ２ａを介してソース配線３０に接続され、ゲート電極パッド３は、第２層間絶縁膜３４を貫通するプラグ３ａを介してゲート配線３１に接続されている。プラグ２ａは図１に示すソース電極パッド２の下方に位置する領域にのみ形成されているが、本実施形態では、全てのソース電極２８に接続されるソース配線３０が、プラグ２ａを介してソース電極パッド２に接続されている。また、プラグ３ａは図１に示すゲート電極パッド３の下方にのみ形成されているが、ゲート電極２７は、全体が連続した１つの部材であるので、ゲート電極パッド３は全てのゲート配線３１に接続されている必要はない。また、ＳｉＣ基板２０の裏面上には、ＳｉＣ基板２０にオーミック接触するドレイン電極パッド（ドレイン電極）２９が設けられている。そして、チップ５の上面において、第２層間絶縁膜３４のうちソース電極パッド２又はゲート電極パッド３によって覆われていない領域と、ソース電極パッド２及びゲート電極パッド３の端部とは、シリコン窒化膜からなるパッシベーション膜３６によって覆われている。
【００２３】
さらに、第２層間絶縁膜３４，第２層間絶縁膜３３，エピタキシャル層を順次貫通して、ＳｉＣ基板２０のある深さまで達するトレンチＴreが設けられており、このトレンチＴreによって、半導体モジュールが９個のセグメント１に区画されている。
【００２４】
この半導体モジュールの各セグメント１をオンする時には、ゲート電極２７に５Ｖ程度の電圧を印加して、ソース電極２８を接地し、ドレイン電極パッド２９に６００Ｖ程度の電圧を印加する。そして、ソース電極２８から供給されるキャリア（本実施形態においては、電子）がソース領域２５からチャネル領域２１を通って、ｎ−ＳｉＣ層２３，ＳｉＣ基板２０に流れ、ドレイン電極パッド２９に達する。
【００２５】
本実施形態の半導体デバイス（半導体モジュール）においては、１つのセグメント１全体が共通のゲートバイアスとソース・ドレイン電極間の電圧とによって動作して、単一のＤＭＯＳデバイスとして機能する。そして、本実施形態の各セグメント１は、ＳｉＣ基板の主面側から裏面側にキャリアが走行する縦型半導体素子であり、いわゆるＡＣＣＵＦＥＴ（Accumulation Mode ＦＥＴ）として機能する。
【００２６】
そして、本実施形態の特徴は、半導体モジュール中の複数のセグメント（半導体素子）について、正常に動作するか否かの検査を行ない、正常に動作しないセグメントは使用せず、かつ、使用するセグメント（特定の半導体素子）の個数を一定値にする点にある。ただし、正常に動作するセグメントをすべて特定の半導体素子として用いて半導体デバイスを構成してもよい。図１に示す例では、特定の半導体素子であるセグメントを７つに限定し、正常に動作しないセグメント１’と、正常に動作しても余剰となるセグメント１”とは使用しない。したがって、図１に示すように、各セグメント１，１’，１”について共通のドレイン電極パッド２９は、ドレイン電極端子４２にダイボンドによって接続されているが、７つの正常に動作するセグメント１についてのみワイヤボンドを行ない、セグメント１’，１”にはワイヤボンドを行わない。つまり、セグメント１の各ソース電極パッド２のみが、０．３ｍｍφのワイヤ６（アルミニウム製）によってソース電極端子４１に接続され、セグメント１の各ゲート電極パッド３のみが、０．２５ｍｍφのワイヤ７（アルミニウム製）によってゲート電極端子４３に接続されている。そして、各部材は、図中破線に示す封止樹脂内に封止されて、１つのパッケージに組み込まれている。
【００２７】
ただし、特定の半導体素子以外の半導体素子（本実施形態におけるセグメント１’，１”）の電極パッド２，３，２９のうち少なくとも１つの電極パッドが電極端子４１，４２，４３と接続されていなければ、半導体素子（セグメント）は動作しないので、本発明の効果を発揮することができる。
【００２８】
図４（ａ）〜（ｃ）は、本実施形態の半導体モジュールの製造工程を示す平面図である。
【００２９】
まず、図４（ａ）に示す工程で、２インチ径のＳｉＣウェハ中の多数のモジュール用領域Ｍodに、図２及び図３に示すような構造を有するセルＭＩＳＦＥＴを形成する。図４（ａ）には示されていないが、この時点で、モジュール用領域Ｍodは、トレンチＴreによって多数のセグメント１（本実施形態では、９個のセグメント）に区画されている。
【００３０】
次に、図４（ｂ）に示す工程で、ダイシングによって、ＳｉＣウェハから３×３＝９個のセグメント１を含むモジュール用領域Ｍodをチップ５として切り出す。そして、各チップ５について、各セグメント１の動作を確認する。その結果、９個のセグメント１中に、動作しないセグメントが１個含まれることが確認された。この動作不良は基板に含まれるマイクロパイプによるものと考えられる。
【００３１】
次に、図４（ｃ）に示す工程で、チップ５のドレイン電極パッド２９をドレイン電極端子４２上にダイボンディングを行い、正常に動作しないセグメント１’と、正常に動作するが余剰となるセグメント１”とにはワイヤボンドを行わず、結線されないまま残し、残りの７個のセグメント１についてのみ結線し、パワーデバイスとしてパッケージングした。このとき、各々のセグメント１に対して、０．３ｍｍφのワイヤ６（アルミニウム製）を一本ずつ直接ソース電極パッド２とソース電極端子４１間にボンディングする。また、０．２５ｍｍφのワイヤ７（アルミニウム製）を用い、同じ列に配置された複数のセグメント１のゲート電極パッド３を直列につなぎ、ゲート電極パッド３とゲート電極端子４３間をボンディングする。
【００３２】
その後、ソース電極端子４１，ドレイン電極端子４２及びゲート電極端子４３の各端部を露出させた状態で、汎用の封止樹脂（図４（ｃ）に示す破線参照）内に各部材を封止することにより、樹脂封止パッケージとしての半導体デバイス（半導体モジュール）が完成する。
【００３３】
本実施形態の半導体モジュールは、電流定格１５（Ａ）を有し、耐圧６００Ｖのパワーデバイスとして機能し、複数のＭＩＳＦＥＴ（セグメント）が並列動作するようにして電流を流しているが、特定のＭＩＳＦＥＴに電流が集中することがなく、安定な動作が確認された。また、共通のＳｉＣ基板上に形成された複数のＭＩＳＦＥＴのうち、特性検査を行うことにより正常に動作したもののみを選択してワイヤボンディングを行っているので、ワイドバンドギャップ半導体を用いて、高い歩留まりを確保しつつ、低コストで製造することができる，半導体モジュールを得ることができる。
【００３４】
また、ボンディングされた複数のセグメントのうちの一つが破壊した場合、３０（Ａ）を超える過電流が一時的に流れると、０．３ｍｍφのワイヤ６がヒューズ部材として機能して溶断するので、過電流が流れ続けることはなかった。したがって、本実施形態の半導体モジュールがフェールセーフの信頼性を有することが確認できた。
【００３５】
本実施形態によると、１つの樹脂封止パッケージとして設けられた半導体モジュール（半導体デバイス）において、複数のセグメント１，１’，１”（半導体素子）のうち、正常に動作しないセグメント１’は、ワイヤボンディングをせずに使用しないようにしているので、マイクロパイプなどの結晶欠陥がなく良好な電気的特性を有する複数のセグメント１（特定の半導体素子）だけを並列動作させて、半導体モジュールを１つのパワーデバイスとして機能させることができる。したがって、ワイドバンドギャップ半導体を用いて、大電流を制御し低損失を実現する半導体モジュールを、高い歩留まりを確保しつつ、低コストで製造することができる。
【００３６】
例えば、ウェハのマイクロパイプ密度が１０個／ｃｍ2 であると、面積が１００ｍｍ2 程度の半導体デバイス（半導体モジュール）中には確率的に１０個のマイクロパイプが含まれることとなり、高い歩留まりは期待できない。ところが同じマイクロパイプ密度であっても、半導体モジュールを複数の小面積のセグメントに区画して、個別に動作が可能な面積１ｍｍ2 のセグメント１００個からなる半導体モジュールを設けると、１００個中の１０個がマイクロパイプを含むのみで、残りの９０個は正常に動作することになる。したがって、半導体モジュールの歩留まりを高く維持することができる。
【００３７】
さらに、実際に使用するセグメント（特定の半導体素子）の個数を９０個よりも少ない一定の個数（たとえば８５個）に決めておくことにより、つまり、経験的にわかっている欠陥の平均密度から予想されるセグメントの平均的な不良数よりも少ない個数のセグメントを使用することで、さらに歩留まりの向上を図ることができる。その場合には、良品でありながら使用しないセグメントが全体としての歩留まりを低下させることにもなるが、それも考慮した上で、経験的に最も歩留まりが高くなる個数のセグメントを使用するようにすればよい。
【００３８】
本実施形態においては、エッチングによって形成されたトレンチＴre（素子分離領域）によって、各セグメントがメサ構造を有していることで、互いに電気的干渉が阻止されて個別に動作が可能に構成されている場合を示したが、それに限定されず、イオン打ち込みにより形成されたｐ型領域から構成されたガードリング等によって、各セグメント１同士の電気的干渉を阻止する構造にしてもよい。
【００３９】
また、本実施形態においては、各セグメント１は、共通のＳｉＣ基板２０に形成されており、物理的には分離されていないが、図４（ｂ）に示す工程で、ＳｉＣウェハをセグメント１ごとに分離しておいて、検査の結果、正常なセグメント１のみを選別しておいて、図４（ｃ）に示す工程で共通のドレイン電極端子上にダイボンドするようにしてもよい。
【００４０】
また、セグメントごとに検査する代わりに、個別のセルＭＩＳＦＥＴごとに正常に動作するか否かを検査して、正常に動作しないセルＭＩＳＦＥＴや余剰のソース配線をレーザ等によって切断する（ヒューズ配線）ような構成も可能である。たとえば、図２に示す第２層間絶縁膜３４を形成する前に、ゲート配線２８，ソース配線３０及びドレイン電極パッド２９から検査用電圧を印加して、各セルＭＩＳＦＥＴの動作を検査しておいて、正常に動作しないセルＭＩＳＦＥＴ，余剰のセルＭＩＳＦＥＴのソース配線３０をレーザによって切断することが可能である。この場合には、チップ５を複数のセグメントに区画する必要はないので、トレンチＴreを形成する必要もない。したがって、トレンチＴreが不要なので、本実施形態に比べて、チップ５全体を小型化することが可能である。その場合、ソース配線がソース電極パッドに接続されるセルＭＩＳＦＥＴが特定の半導体素子である。
【００４１】
なお、本発明の半導体モジュールの各セグメントが、本実施形態のようなＡＣＣＵＦＥＴとして機能するＭＩＳＦＥＴである必要はない。たとえば、国際出願ＰＣＴ／ＪＰ０１／０７８１０号の図９（ａ），（ｂ）や図１０に示される構造を有するＭＩＳＦＥＴであってもよいし、エピタキシャル層に形成したトレンチにゲート絶縁膜やゲート電極を埋め込んだ構造を有するＭＩＳＦＥＴであってもよい。
【００４２】
（第２の実施形態）
図５（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体モジュール（半導体デバイス）の要部を示す上面図、及び半導体モジュール中のショットキーダイオードの断面図である。
【００４３】
図５（ａ），（ｂ）に示すように、本実施形態の半導体モジュールは、ＳｉＣ基板上にサイズが２ｍｍ×２ｍｍ（４ｍｍ2 ）のＭＩＳＦＥＴとして機能する３つのセグメント１と、サイズが２ｍｍ×２ｍｍ（４ｍｍ2 ）のショットキーダイオードとして機能する３つのセグメント８とを備えている。本実施形態においては、３つのセグメント１（ＭＩＳＦＥＴ）と、３つのショットキーダイオード（セグメント８）とが、全て特定の半導体素子である。ＭＩＳＦＥＴとして機能するセグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッド（図示せず）とを備えている。また、ショットキーダイオードとして機能するセグメント８は、図５（ｂ）に示すように、ＳｉＣ基板２０上に設けられた低濃度のｎ型不純物を含むエピタキシャル層と、エピタキシャル層の上面にショットキー接触するショットキー電極パッド３７と、ＳｉＣ基板２０の裏面にオーミック接触するオーミック電極パッド３８とを備えている。ＭＩＳＦＥＴとして機能するセグメント１の構造は、図２，図３に示す通りである。ＭＩＳＦＥＴとして機能する１つのセグメント１は電流容量１０（Ａ）を有しており、１セグメントあたり動作時に流れる電流は、直流換算で１０（Ａ）であった。また、ショットキーダイオードとして機能する１つのセグメント８は、電流容量１０（Ａ）を有しており、１セグメントあたり動作時に流れる電流は、直流換算で１０（Ａ）であった。
【００４４】
そして、本実施形態においては、１つのウェハにはＭＩＳＦＥＴとして機能するセグメント１のみを多数形成し、別のウェハにはショットキーダイオードとして機能するセグメント８のみを多数形成する。そして、ウェハの状態で各セグメント１，８の特性検査を行った後、ダイシングを行うことにより、各々のチップが１つのセグメント１又は８を含むように切り出し、正常に動作するセグメント１を含むチップ３個と、正常に動作するセグメント８を含むチップ３個とを、図５に示すように、ドレイン電極端子４２上にダイボンディングにより搭載する。
そして、各セグメント１において、０．３ｍｍφのワイヤ６（アルミニウム製）が一本ずつ直接ソース電極パッド２とソース電極端子４１との間にボンディングされている。同様に、各セグメント８において、０．３ｍｍφのワイヤ６（アルミニウム製）が一本ずつ直接ショットキー電極パッド３７とソース電極端子４１との間にボンディングされている。また、０．２５ｍｍφのワイヤ７（アルミニウム製）により、同じ列に配置された複数のセグメント１のゲート電極パッド３が直列に接続され、さらに、端部のセグメント１のゲート電極パッド３とゲート電極端子４３との間がワイヤ７によって接続されている。さらに、ソース電極端子４１，ドレイン電極端子４２及びゲート電極端子４３の各端部を露出させた状態で、汎用の封止樹脂（図５（ａ）に示す破線参照）内に各部材を封止することにより、樹脂封止パッケージとしての半導体モジュールが設けられている。
【００４５】
本実施形態の半導体モジュール（パワーモジュール）は、電流定格３０（Ａ）を有し、耐圧６００Ｖのパワーモジュールとして機能している。そして、複数のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント８）が並列動作するように電流が流されるが、特定のＭＩＳＦＥＴ又はショットキーダイオードに電流が集中することがなく、安定な動作が確認されている。また、複数のＭＩＳＦＥＴ及びショットキーダイオードのうち、特性検査を行うことにより正常に動作したチップのみを選択してダイボンディングを行っているので、ＳｉＣ基板を用い、高い歩留まりを確保しつつ、低コストで製造することができる半導体モジュールを得ることができた。
【００４６】
また、ボンディングされた複数のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント８）のうちの一つが破壊した場合、３０（Ａ）を超える過電流が一時的に流れると、０．３ｍｍφのワイヤ６がヒューズ部材として機能して溶断するので、過電流が流れ続けることはなかった。したがって、本実施形態の半導体モジュールがフェールセーフの信頼性を有することが確認できた。
【００４７】
本実施形態においては、ＭＩＳＦＥＴを含むチップ３個とショットキーダイオードを含むチップ３個により構成される半導体モジュールを示したが、素子数に限定はなく、電流定格に合わせて適宜設定すればよい。
【００４８】
また、第１の実施形態及び第２の実施形態において、複数のセグメント１又は８と、各電極端子４１，４２，４３とが、一定値を越える電流が流れた場合に溶断する材料からなる接続部材（ワイヤなど）によって接続されていることが好ましい。この場合、複数のセグメント１又は８のうちの一つが絶縁破壊等によりショート状態になった場合でも、一定値を越える電流により、ショート状態のセグメントと電極端子とを接続する接続部材が溶断して電流が遮断されるので、この接続部材がヒューズとして機能し、ショート状態のセグメントはオープン状態となって流れる電流がゼロとなる。したがって、半導体モジュールに流れる過電流が押さえられるため、半導体モジュールにより制御されている機器本体に過電流が流れることを防止することができる。よって、過電流により機器本体に悪影響を及ぼすことがなく、フェイルセーフの要件を満たし、信頼性に優れた半導体モジュールを提供することができる。これは、例えば、数十（Ａ）以上の大電流を制御する必要がある、電気自動車（ＨＥＶ）のモータを駆動するインバータに用いる半導体モジュール等において有効である。
【００４９】
一定値を越える電流が流れた場合に溶断する材料としては、金属、導電性高分子膜等が挙げられるが、この中では、金属であることが特に好ましい。用いることができる金属としては、Ｍｇ，Ａｌ，Ａｕ，Ａｇ，Ｃｕ，Ｐｂ，Ｓｎ等が挙げられる。
【００５０】
ここで、１つの半導体デバイスにおいて、各セグメント１，８が切断されずに共通のＳｉＣ基板２０上に、互いに電気的に干渉しないように素子分離された状態でつながっていてもよい。このようにすると、第１の実施形態と同様に、各セグメント１，８のうち使用されないセグメントが存在することになるが、各セグメント１，８を１つのドレイン電極端子４２にダイボンドする工程が簡略化されるという利点がある。
【００５１】
（第３の実施形態）
図６は、第３の実施形態に係る半導体モジュール（半導体デバイス）の要部を示す上面図である。
【００５２】
図６に示すように、本実施形態の半導体モジュールは、ＳｉＣ基板上にサイズが２ｍｍ×２ｍｍ（４ｍｍ2 ）のＭＩＳＦＥＴとして機能する３つのセグメント１と、サイズが２ｍｍ×２ｍｍ（４ｍｍ2 ）のショットキーダイオードとして機能する３つのセグメント８とを備えている。ＭＩＳＦＥＴとして機能するセグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッド（図示せず）とを備えている。また、ショットキーダイオードとして機能するセグメント８は、エピタキシャル層の上面にショットキー接触するショットキー電極パッド３７と、ＳｉＣ基板の裏面にオーミック接触するオーミック電極パッド３８とを備えている。ＭＩＳＦＥＴとして機能するセグメント１の構造は、図２，図３に示す通りである。ショットキーダイオードとして機能するセグメント８の構造は、第２の実施形態における図５（ｂ）に示す通りである。ＭＩＳＦＥＴとして機能する１つのセグメント１と、ショットキーダイオードとして機能する１つのセグメント８との各電流容量や１セグメントあたり動作時に流れる電流は、第２の実施形態と同じである。
【００５３】
本実施形態の半導体モジュールが第２の実施形態と異なる点は、ワイヤボンディングでなくボールボンディングを用いた点である。ＭＩＳＦＥＴとして機能する各セグメント１のソース電極パッド２とソース電極端子４１上に、０．３ｍｍφのボール９（アルミニウム製）が設置され、これらのボール９に金属板１０を押しつけ超音波接着することによりボンディングが行われている。同様に、ショットキーダイオードとして機能する各セグメント８のショットキー電極パッド３７とソース電極端子４１上に、０．３ｍｍφのボール９（アルミニウム製）が設置され、これらのボール９に金属板１０を押しつけ超音波接着することによりボンディングが行われている。また、各セグメント１のゲート電極パッド３とゲート電極端子４３上に、０．２５ｍｍφのボール１１（アルミニウム製）が設置され、これらのボール１１に金属板１２を押しつけ超音波接着することによりボンディングが行われている。その後、各部材が封止樹脂（図６に示す破線参照）内に封止されて、１つのパッケージに組み込まれている。
【００５４】
本実施形態の半導体モジュールは、電流定格３０（Ａ）を有し、耐圧６００Ｖのパワーモジュールとして機能し、複数のＭＩＳＦＥＴ及びショットキーダイオードが並列動作するようにして電流が流される。このとき、特定のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント８）に電流が集中することがなく、安定な動作を行なうことが確認された。
【００５５】
また、第２の実施形態と同様に、各々ウェハに形成された複数のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント２）のうち、特性検査を行うことにより正常に動作したものを含むチップのみを選択してダイボンディングを行っているので、ＳｉＣ基板を用い、高い歩留まりを確保しつつ、低コストで製造することができる半導体モジュールを得ることができた。
【００５６】
また、ボンディングされた複数のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント２）のうちの一つが破壊した場合、３０（Ａ）を超える過電流が一時的に流れると、０．３ｍｍφのボール９がヒューズ部材として機能して溶断するので、過電流が流れ続けることはなかった。したがって、本実施形態の半導体モジュールがフェールセーフの信頼性を有することが確認できた。
【００５７】
一定値を越える電流が流れた場合に溶断する材料としては、金属、導電性高分子膜等が挙げられるが、この中では、金属であることが特に好ましい。用いることができる金属としては、Ｍｇ，Ａｌ，Ａｕ，Ａｇ，Ｃｕ，Ｐｂ，Ｓｎ等が挙げられる。
【００５８】
なお、本実施形態においては、ＭＩＳＦＥＴとして機能する３つのセグメント１と、ショットキーダイオードとして機能する３つのセグメント８とによって半導体モジュールを構成したが、半導体モジュール（半導体デバイス）中のセグメント数に限定はなく、電流定格に合わせて適宜設定することができる。
【００５９】
（第４の実施形態）
図７は、第４の実施形態の半導体モジュール（半導体デバイス）における相隣接するセグメントの一部の構造を示す断面図である。本実施形態における平面構造は、基本的には図１と同じである。
【００６０】
図２に示すように、本実施形態の半導体モジュールは、図２に示す第１の実施形態に係る半導体モジュールと同様の構造を有するセグメント１を有している。
【００６１】
本実施形態の半導体モジュールの特徴は、第１の実施形態と異なり、素子分離領域がトレンチではなく、ショットキーダイオードによって構成されている点である。すなわち、本実施形態においては、相隣接するセグメント１同士の間の素子分離は、エッチングによりメサ構造を形成することに代えて、相隣接するセグメント１同士の間にショットキーダイオード４５として機能する領域を形成することにより行われている。
【００６２】
具体的には、ＳｉＣ基板２０の主面側において、セグメント１（ＭＩＳＦＥＴ）から間隔１０μｍを隔てて、１００μｍ幅のＮｉ膜を各セグメント１の境界部に沿って蒸着することにより、エピタキシャル層とショットキー接触するショットキー電極４０が設けられている。つまり、このショットキー電極４０は、各セグメント１（ＭＩＳＦＥＴ）を囲むように配置されており、ショットキーダイオード４５により、相隣接するセグメント１同士が電気的に分離されている。また、エピタキシャル層内におけるショットキー電極４０の両端部下方に位置する領域には、ｐ型不純物を含む絶縁用拡散層４２が設けられている。
【００６３】
ここで、本実施形態においても、第１の実施形態と同様に、各セグメント１は、数μｍから数十μｍ角程度の大きさのセルＭＩＳＦＥＴを数百個以上並列に配置することにより構成されている。数百個以上のセルＭＩＳＦＥＴのソース電極２８は、ソース配線３０，各プラグ３０ａ，２ａ及びソース配線３０を介してソース電極パッド２に接続され、数百個以上のセルＭＩＳＦＥＴのゲート電極２７は各プラグ３１ａ，３ａ及びゲート配線３１を介してゲート電極パッド３に接続されている。
【００６４】
そして、第１層間絶縁膜３３の上には、ゲート配線４１が設けられており、ゲート配線４１はプラグ４１ａを介してショットキー電極４０に接続されるとともに、プラグ２ａを介してソース電極パッド２に接続されている。つまり、ショットキー電極４０は、セグメント１（ＭＩＳＦＥＴ）の内部のソース電極２８と電気的に接続されている。
【００６５】
本実施形態の半導体モジュールは、基本的には、第１の実施形態と同様の効果を有する。しかも、ＭＩＳＦＥＴとして機能するセグメント１の内部において、ショットキー電極４０とソース電極２８とが電気的に接続されているので、セグメント１（ＭＩＳＦＥＴ）とショットキーダイオード４５とが半導体モジュール中で並列に接続されていることになり、インバータモジュールとして小型化・低コスト化を実現することができる。特に、ショットキー電極４０のエッジ部下方に絶縁用拡散層４２が形成されていると、絶縁耐圧がより高く設定でき、さらに好ましい。
【００６６】
そして、以下の理由により、共通の基板（ＳｉＣ基板２０）に設けられた複数のセグメント１（ＭＩＳＦＥＴ）を備え、複数のセグメント１のうち一部のセグメント１’，１”（特定の半導体素子以外の半導体素子）が電極端子４１，４３と電気的に接続されていない場合（図１参照）、各セグメント１，１’，１”同士の間を電気的に分離している素子分離領域として、ショットキーダイオードとして機能する領域が設けられていることが好ましい。
【００６７】
このようにすると、ショットキーダイオードとして機能する領域に逆バイアスを印加することにより空乏層が広がるので、この領域は複数のセグメント１（ＭＩＳＦＥＴ）同士の間の素子分離ガードリングとして機能する。さらに、高速動作が可能なショットキーダイオード４５が、ＭＩＳＦＥＴ（セグメント１）と並列にオンチップで実装された半導体モジュールを実現することができる。したがって、素子分離領域としてＭＩＳＦＥＴ（セグメント１）の耐圧を確保する機能を有するだけであった領域が、素子分離領域としての機能は損なわずに、さらに高速に動作するショットキーダイオードとしても機能することが可能となる。
【００６８】
これにより、本実施形態の半導体モジュールによると、第１の実施形態におけるエッチングによって形成されたメサ構造に比べて、簡易なプロセスを用いた単純な構造により素子分離領域を形成することができる。
【００６９】
また、従来、例えばインバータ等に用いられるＳｉ半導体モジュールは、ＩＧＢＴやＭＩＳＦＥＴ等のパワースイッチング素子とダイオードとが並列に接続されたユニット６個により構成されており、それぞれのタイミングを合わせてスイッチングすることにより、モータを効率的に回転させていた。この場合、ダイオードは高速動作が必要であるため、ファーストリカバリダイオードと呼ばれる高速ダイオードが用いられていた。その場合、パワースイッチング素子に必要な半導体層の特性と、ファーストリカバリダイオードに必要な半導体層の特性とは、ライフタイム等の点で大きく異なるために、パワースイッチング素子とダイオードとをワンチップ化した小型のモジュールを実現することは困難であることから、異なるチップを実装することによりモジュールを構成していた。
【００７０】
それに対して、本実施形態の半導体モジュールによると、スイッチング素子として機能する複数のＭＩＳＦＥＴ（セグメント１）と高速ダイオードとして機能するショットキーダイオード４５とがオンチップに一体化され、小型化・低コスト化を実現することができる。
【００７１】
本実施形態の半導体モジュールにおいては、セグメントの電極パッドと電極端子との結線にワイヤボンディングを用いた場合について説明したが、第３の実施形態のごとく、金属ボールと金属ロッドによるボールボンディングを用いてもよい。
【００７２】
ここで、上記各実施形態におけるセグメント個数の適正な数などについて、以下に説明する。
【００７３】
互いに電気的に干渉しないように素子分離され、電気的に個別に動作することが可能なセグメント（半導体素子）の面積をＣｍｍ2 とし、基板に含まれる欠陥密度をｎ個／ｃｍ2 とすると、歩留まり、すなわちセグメント（半導体素子）中に欠陥が含まれていない割合は、下記式（１）
（１００／Ｃ−ｎ）／（１００／Ｃ）＝１−ｎ・Ｃ／１００ （１）
で表される。
【００７４】
つまり、１ｃｍ2 あたり（１００／Ｃ）個のセグメント（半導体素子）が形成されるが、その内のｎ個が確率的に欠陥を含むこととなり、不良となる。今後のワイドバンドギャップ半導体からなるウェハの基板品質の向上を考慮して、欠陥密度１個／ｃｍ2 程度が実現した場合、５０％以上の歩留まりを確保するために、上記式（１）より、各々のセグメントの面積を５０ｍｍ2 以下にすることが好ましい。同様に、欠陥密度が５個／ｃｍ2 程度である場合には、半導体素子の面積が１０ｍｍ2 以下であることが好ましく、欠陥密度が１０個／ｃｍ2 程度である場合には、半導体素子の面積が５ｍｍ2 以下であることが好ましい。
【００７５】
また、セグメントの面積が０．１ｍｍ2 より小さくなると、電極パッドと電極端子とを電気的に接続するためのワイヤボンドなどの結線を施すことが困難になるので、セグメントの面積は０．１ｍｍ2 以上であることが好ましい。さらに、セグメントの面積が０．４ｍｍ2 以上であると、０．３ｍｍφ以上の太さのワイヤをボンディングすることが可能となり、より大電流を流すことができるため好ましい。
【００７６】
さらに、１つの半導体モジュール中のセグメントの数は、素子分離領域であるトレンチの面積やショットキーダイオードの面積をも考慮して、できるだけ最適なセグメント数に定めることができる。
【００７７】
また、半導体モジュール中の各セグメント（半導体素子）において正常動作時に流れる電流が、直流換算で１００（Ａ）以下であることが好ましい。このようにすると、各セグメントの電極パッドと電極端子とを電気的に接続する接続部材として、１ｍｍφのボンディングワイヤやボール等を用いることにより、ボンディングワイヤやボール等が溶融することなく、半導体モジュールを安定に動作させることができる。
【００７８】
また、セグメントの絶縁破壊により１００（Ａ）を越える電流が流れた場合には、接続部材が溶断することにより、すでに説明したようなヒューズとして機能する。さらに、各セグメントにおいて、正常動作時に流れる電流が、直流換算で３０（Ａ）以下であると、０．３ｍｍφのボンディングワイヤやボール等を使用することができるので、半導体モジュールを小型化できるという点で好ましい。
セグメントに流れる電流がパルス状である場合は、正常動作時に流れる電流が、直流換算で１００（Ａ）以下に保たれていることが好ましく、それ以上の電流が１秒以上連続して流れないことが好ましい。
【００７９】
なお、本明細書において、「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギー差、すなわちバンドギャップが２．０ｅＶ以上である半導体のことを意味し、そのようなワイドバンドギャップ半導体としては、ＳｉＣ，ＧａＮやＡｌＮ等のIII 族窒化物、ダイヤモンド等が挙げられる。
なかでも、電気的特性や製品化への進展度合いなどを総合的に考慮すると、現在のところ、ワイドバンドギャップ半導体がＳｉＣであることが好ましい。
【００８０】
本発明の半導体モジュールにおいて、セグメント（半導体素子）としては、公知のものを特に制限なく用いることができ、例えば、ショットキーダイオード、ｐｎダイオード，ＭＩＳＦＥＴ，ＭＥＳＦＥＴ，Ｊ−ＦＥＴ，サイリスタ等が挙げられる。
【００８１】
また、パッケージとしては公知のものを特に制限なく用いることができ、例えば、樹脂封止パッケージ，セラミックパッケージ，金属パッケージ，ガラスパッケージ等が挙げられる。
【００８２】
従来の、主にＳｉにより構成されている半導体素子を用いた半導体モジュールにおいては、Ｓｉウェハがほぼ無欠陥であるため、大面積を有する素子により大電流の半導体素子を形成するのが通常であった。また、Ｓｉ−ＩＧＢＴのような低損失のパワー素子においては、ｐ／ｎ接合を電気伝導するため素子抵抗Ｒｏｎの温度係数が負であり、並列使用した場合に電流集中が起こり特定の素子を破壊してしまう。そのため、従来の半導体モジュールにおいては、本発明の半導体モジュールのような、小面積の複数の半導体素子を並列動作させることにより大電流を流すことができるようにすることは考えられなかった。
【００８３】
それに対し、本発明の半導体デバイス（半導体モジュール）によると、例えば、ＭＩＳＦＥＴ，ＪＦＥＴなどのユニポーラ素子においても、高耐圧かつ十分に小さいオン抵抗を実現することができ、特別な制御を加えなくとも、縦型半導体素子（セグメント）の並列接続が可能となる。
【００８４】
【発明の効果】
本発明によれば、ワイドバンドギャップ半導体を用い、高い歩留まりを確保しつつ、低コストで製造することが可能な半導体デバイスの提供を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体モジュールの要部を示す上面図である。
【図２】第１の実施形態の半導体モジュールにおける相隣接するセグメントの一部の構造を示す断面図である。
【図３】第１の実施形態の半導体モジュールにおけるセグメントの一部におけるゲート電極，ソース電極，不純物拡散層などの平面形状を示す平面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態の半導体モジュールの製造工程を示す平面図である。
【図５】（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体モジュールの要部を示す上面図、及び半導体モジュール中のショットキーダイオードの断面図である。
【図６】第３の実施形態に係る半導体モジュールの要部を示す上面図である。
【図７】第４の実施形態の半導体モジュールにおける相隣接するセグメントの一部の構造を示す断面図である。
【符号の説明】
１，１’，１” セグメント
２ ソース電極パッド
２ａ プラグ
３ ゲート電極パッド
３ａ プラグ
５ チップ
６ ワイヤ
７ ワイヤ
８ セグメント
９ ボール
１０ 金属板
１１ ボール
１２ 金属板
２０ ＳｉＣ基板
２１ チャネル領域
２３ ｎ−ＳｉＣ層
２４ ｐ−ＳｉＣ層
２５ ソース領域
２６ ゲート絶縁膜
２７ ゲート電極
２８ ソース電極
２９ ドレイン電極パッド
３０ ソース配線
３０ａ プラグ
３１ ゲート配線
３１ａ プラグ
３３ 第１層間絶縁膜
３４ 第２層間絶縁膜
３６ パッシベーション膜
４１ ソース電極端子
４２ ドレイン電極端子
４３ ゲート電極端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a large number of semiconductor elements composed of wide band gap semiconductors such as silicon carbide (SiC), GaN, and diamond.
[0002]
[Prior art]
Conventionally, a semiconductor power device requires a large area because it needs to control a large current and realize a low loss. For example, a single power device in which a vertical MISFET, which is a large number of semiconductor elements, is integrated on an entire Si wafer having a size of 4 inches or more is commercially available (see, for example, Non-Patent Document 1). The reason why a number of vertical MISFETs are integrated to form one power device is to avoid the concentration of heat generating parts by dispersing the current flowing region.
[0003]
On the other hand, wide bandgap semiconductor devices composed of wide bandgap semiconductors such as silicon carbide (SiC), group III nitrides such as GaN and AlN, diamond, etc., have high physical properties, high breakdown voltage, and low loss. Therefore, research and development for practical use is progressing.
[0004]
Silicon carbide represented by “SiC” is a material having different physical and chemical properties from silicon containing a small amount (several percent or less) of C represented by “Si: C”.
[0005]
[Non-Patent Document 1]
The Institute of Electrical Engineers, High Performance and High Functionality Power Device / Power IC Research Special Edition, “Power Device / Power IC Handbook”, Corona, July 30, 1996, p. 4
[0006]
[Problems to be solved by the invention]
However, the wide band gap semiconductor material as described above has a problem that it is difficult to obtain a wafer with few defects.
[0007]
For example, when silicon carbide (SiC) is used, a vertical MISFET is formed using a thin film epitaxially grown on a silicon carbide wafer as a channel layer. Conventionally, SiC wafers are micropipes that are also crystal defects. It has many penetration defects called. If a defect inherited from a micropipe is present in an important part of a semiconductor element such as a MISFET or a diode in an epitaxially grown thin film, it causes dielectric breakdown and cannot satisfy specifications such as dielectric strength voltage. The micropipe density of conventionally used SiC wafers is several tens / cm. 2 Because it exists more than 10mm 2 When a power device having the above area is created, one power device always includes several micropipes probabilistically. Therefore, 10mm 2 When a SiC device having the above area, particularly a power device that handles a relatively large current, is produced on a SiC wafer, dielectric breakdown occurs in the region where the micropipes are present, so that the yield of such a SiC device is almost not. There was a problem of zero.
[0008]
In addition, group III nitrides such as GaN and AlN other than SiC and wide band gap semiconductor wafers such as diamond also contain various crystal defects at high density. As in the case of the SiC wafer, the crystal defects There was a defect in yield reduction.
[0009]
An object of the present invention is to provide a semiconductor device that can ensure a high yield and can be manufactured at low cost while using a wide bandgap semiconductor, and a manufacturing method thereof.
[0010]
[Means for Solving the Problems]
The semiconductor device of the present invention uses a wide band gap semiconductor layer and electrically connects each electrode pad and electrode terminal of a specific semiconductor element among a plurality of semiconductor elements that can operate independently of each other. Thus, specific semiconductor elements operate in parallel with each other.
[0011]
As a result, a semiconductor device that exhibits one function as a whole can be obtained with a high yield while using a wide band gap semiconductor with many defects.
[0012]
In particular, by forming a plurality of semiconductor elements on a common substrate and not operating semiconductor elements other than a specific semiconductor element, by using only those that are non-defective in the inspection, Since semiconductor devices can be configured except for those determined to be defective due to defects, a high yield can be realized.
[0013]
The number of specific semiconductor elements is preferably set to a constant value.
[0014]
By providing an element isolation region that functions as a Schottky diode for electrically isolating a plurality of semiconductor elements, an inverter can be configured when the semiconductor element is a MISFET.
[0015]
The semiconductor device manufacturing method of the present invention has an active region made of a wide band gap semiconductor, and a plurality of semiconductor elements that can operate independently from each other are formed, and the operation is good by inspection. In this method, each electrode pad of a specific semiconductor element that has been confirmed to be connected is connected to an electrode terminal, and the specific semiconductor element is incorporated into one package.
[0016]
By this method, it is possible to manufacture a semiconductor device functioning as a power device or the like with a realistic yield while using a wide band gap semiconductor having a high defect rate.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a top view showing a main part of the semiconductor module (semiconductor device) according to the first embodiment. As shown in FIG. 1, the semiconductor module of this embodiment has a size of 1.5 mm × 1.5 mm (2.25 mm) on a SiC substrate. 2 ) And a chip 5 formed by providing a large number (9 in this embodiment) of segment 1 (semiconductor elements). Each segment 1 includes a source electrode pad 2 and a gate electrode pad 3 provided on the main surface side of the SiC substrate, and a drain electrode pad (not shown) provided on the back surface side of the SiC substrate.
[0018]
Each segment 1 has a current capacity 2 (A), and the current flowing per segment during operation is 2 (A) in terms of DC. As shown in FIG. 2 described later, element isolation between adjacent segments 1 is performed by etching a boundary region between the segments 1 on the main surface side of the SiC substrate 20 to form a trench Tre, and each segment has a mesa structure. It is done by By setting the interval d between adjacent segments 1 to 10 μm or more, a withstand voltage of 600 V was secured, and a plurality of segments 1 that can be individually operated could be provided on the common SiC substrate 20.
[0019]
FIG. 2 is a cross-sectional view showing the structure of a part of adjacent segments. FIG. 3 is a plan view showing a planar shape of a gate electrode, a source electrode, an impurity diffusion layer, etc. in a part of the segment.
[0020]
As shown in FIG. 2, the semiconductor module of this embodiment includes an SiC substrate 20 (6H—SiC substrate) whose main surface containing a high concentration of n-type impurities is a (0 0 0 1) off-surface, and an SiC substrate 20. An n-SiC layer 23 (drift region) containing a low-concentration n-type impurity provided in an epitaxial layer (active region) formed thereon, a gate insulating film 26 provided on the epitaxial layer, and its The upper gate electrode 27, the source electrode 28 provided on the epitaxial layer so as to surround the gate electrode 27, the drain electrode 29 provided on the lower surface of the SiC substrate 20, and the source layer 28 below the epitaxial layer. A p-SiC layer 24 formed by doping a p-type impurity in a region located below the edge of the gate electrode 27 from a region located in the source electrode 27 and the source electrode 27 in the epitaxial layer A source region 25 formed by doping a high concentration n-type impurity in a region extending from below the end portion to below the end portion of the gate electrode 27, and a region located below the gate electrode 27 in the surface portion of the epitaxial layer And a channel region 21 formed by introducing a low concentration n-type impurity.
[0021]
As shown in FIG. 3, the gate electrode 27 is a single member that is continuously connected while having openings provided at regular intervals in the vertical and horizontal directions. On the other hand, the source electrode 28 is a number of members provided in isolation in the opening of the gate electrode 27. The source region 25 surrounds the source electrode 28 in a plan view and overlaps with the lower region of the gate electrode 27. That is, the cell MISFET is formed in a region extending from each source region 25 to a part of the gate electrode 27. The size of one cell MISFET is several tens of μm. 2 It is an order.
[0022]
A first interlayer insulating film 33 made of a BPSG film, a source wiring 30 and a gate wiring 31 are provided on the epitaxial layer. The source wiring 30 is connected to each source electrode 28 through a plug 30 a penetrating the first interlayer insulating film 33, and the gate wiring 31 is connected to the gate electrode 27 via a plug 31 a penetrating the first interlayer insulating film 33. It is connected. Further, a second interlayer insulating film 34 made of a BPSG film is provided on the first interlayer insulating film 33. The source electrode pad 2 and the gate electrode pad 3 are formed on the second interlayer insulating film 34, and the source electrode pad 2 is connected to the source wiring 30 through the plug 2 a penetrating the second interlayer insulating film 34. The gate electrode pad 3 is connected to the gate wiring 31 through the plug 3 a penetrating the second interlayer insulating film 34. The plug 2a is formed only in a region located below the source electrode pad 2 shown in FIG. 1, but in this embodiment, the source wiring 30 connected to all the source electrodes 28 is connected to the source via the plug 2a. It is connected to the electrode pad 2. Further, although the plug 3a is formed only below the gate electrode pad 3 shown in FIG. 1, the gate electrode 27 is a single continuous member, so that the gate electrode pad 3 is connected to all the gate wirings 31. There is no need to be connected. A drain electrode pad (drain electrode) 29 that is in ohmic contact with the SiC substrate 20 is provided on the back surface of the SiC substrate 20. On the upper surface of the chip 5, the region of the second interlayer insulating film 34 that is not covered with the source electrode pad 2 or the gate electrode pad 3 and the end portions of the source electrode pad 2 and the gate electrode pad 3 are made of silicon nitride. The film is covered with a passivation film 36 made of a film.
[0023]
Further, a trench Tre is provided which sequentially passes through the second interlayer insulating film 34, the second interlayer insulating film 33, and the epitaxial layer and reaches a certain depth of the SiC substrate 20, and nine semiconductor modules are formed by the trench Tre. Segment 1.
[0024]
When each segment 1 of the semiconductor module is turned on, a voltage of about 5V is applied to the gate electrode 27, the source electrode 28 is grounded, and a voltage of about 600V is applied to the drain electrode pad 29. Then, carriers (electrons in the present embodiment) supplied from the source electrode 28 flow from the source region 25 through the channel region 21 to the n-SiC layer 23 and the SiC substrate 20 and reach the drain electrode pad 29.
[0025]
In the semiconductor device (semiconductor module) of this embodiment, one segment 1 as a whole operates by a common gate bias and a voltage between the source and drain electrodes and functions as a single DMOS device. Each segment 1 of the present embodiment is a vertical semiconductor element in which carriers run from the main surface side to the back surface side of the SiC substrate, and functions as a so-called ACCUFET (Accumulation Mode FET).
[0026]
The feature of the present embodiment is that a plurality of segments (semiconductor elements) in the semiconductor module are inspected to determine whether or not they normally operate, the segments that do not operate normally are not used, and the segments ( The number of specific semiconductor elements) is set to a constant value. However, a semiconductor device may be configured by using all segments that operate normally as specific semiconductor elements. In the example shown in FIG. 1, the number of segments that are specific semiconductor elements is limited to seven, and the segment 1 ′ that does not operate normally and the segment 1 ″ that becomes redundant even if it operates normally are not used. As shown in FIG. 1, the common drain electrode pad 29 for each segment 1, 1 ′, 1 ″ is connected to the drain electrode terminal 42 by a die bond, but only the seven normally operating segments 1 have wire bonds. No, no wire bonding is performed on the segments 1 ′ and 1 ″. That is, only the source electrode pads 2 of the segment 1 are connected to the source electrode terminal 41 by the 0.3 mmφ wire 6 (made of aluminum). Each of the gate electrode pads 3 is connected to the gate electrode terminal 43 by a 0.25 mmφ wire 7 (made of aluminum). Each member is sealed in a sealing resin indicated by a broken line in the drawing and is incorporated in one package.
[0027]
However, at least one of the electrode pads 2, 3 and 29 of the semiconductor element (segment 1 ′, 1 ″ in this embodiment) other than the specific semiconductor element must be connected to the electrode terminals 41, 42 and 43. In this case, since the semiconductor element (segment) does not operate, the effect of the present invention can be exhibited.
[0028]
4A to 4C are plan views showing the manufacturing process of the semiconductor module of this embodiment.
[0029]
First, in the step shown in FIG. 4A, a cell MISFET having a structure as shown in FIGS. 2 and 3 is formed in a large number of module regions Mod in a 2-inch diameter SiC wafer. Although not shown in FIG. 4A, at this time, the module region Mod is divided into a large number of segments 1 (9 segments in the present embodiment) by the trench Tre.
[0030]
Next, in the step shown in FIG. 4B, the module region Mod including 3 × 3 = 9 segments 1 is cut out as chips 5 from the SiC wafer by dicing. Then, the operation of each segment 1 is confirmed for each chip 5. As a result, it was confirmed that one segment that does not operate is included in the nine segments 1. This malfunction is considered to be caused by micropipes included in the substrate.
[0031]
Next, in the step shown in FIG. 4C, the drain electrode pad 29 of the chip 5 is die-bonded on the drain electrode terminal 42, and the segment 1 ′ that does not operate normally and the segment that operates normally but is redundant. No wire bonding is performed on 1 ″, leaving the wires unconnected, and only the remaining seven segments 1 are connected and packaged as a power device. At this time, each segment 1 has a 0.3 mmφ diameter. The wires 6 (made of aluminum) are directly bonded one by one between the source electrode pad 2 and the source electrode terminal 41. Also, a plurality of segments 1 arranged in the same row using 0.25 mmφ wire 7 (made of aluminum). The gate electrode pads 3 are connected in series, and the gate electrode pad 3 and the gate electrode terminal 43 are bonded.
[0032]
Thereafter, each member is sealed in a general-purpose sealing resin (see the broken line shown in FIG. 4C) with the ends of the source electrode terminal 41, the drain electrode terminal 42, and the gate electrode terminal 43 exposed. Thus, a semiconductor device (semiconductor module) as a resin-sealed package is completed.
[0033]
The semiconductor module of the present embodiment has a current rating of 15 (A), functions as a power device with a withstand voltage of 600 V, and allows a plurality of MISFETs (segments) to operate in parallel. As a result, stable operation was confirmed without current concentration. In addition, since a plurality of MISFETs formed on a common SiC substrate are selected by selecting only those that have been operated normally by performing characteristic inspection, wire bonding is performed. A semiconductor module that can be manufactured at a low cost while ensuring a yield can be obtained.
[0034]
In addition, when one of the plurality of bonded segments breaks, if an overcurrent exceeding 30 (A) temporarily flows, the 0.3 mmφ wire 6 functions as a fuse member and melts. Current did not continue to flow. Therefore, it was confirmed that the semiconductor module of this embodiment has fail-safe reliability.
[0035]
According to the present embodiment, in a semiconductor module (semiconductor device) provided as one resin-encapsulated package, among the plurality of segments 1, 1 ′, 1 ″ (semiconductor elements), the segment 1 ′ that does not operate normally is Since the wire module is not used without wire bonding, only a plurality of segments 1 (specific semiconductor elements) having good electrical characteristics without crystal defects such as micropipes are operated in parallel, and the semiconductor module 1 Therefore, a semiconductor module that controls a large current and realizes a low loss by using a wide band gap semiconductor can be manufactured at a low cost while ensuring a high yield.
[0036]
For example, the micropipe density of the wafer is 10 pieces / cm 2 The area is 100mm 2 A semiconductor device (semiconductor module) of about a degree includes 10 micropipes stochastically, and a high yield cannot be expected. However, even with the same micropipe density, the semiconductor module is divided into a plurality of small area segments, and the area that can be individually operated is 1 mm. 2 When the semiconductor module composed of 100 segments is provided, only 10 out of 100 include micropipes, and the remaining 90 operate normally. Therefore, the yield of the semiconductor module can be maintained high.
[0037]
Further, the number of segments (specific semiconductor elements) to be actually used is determined to be a certain number (for example, 85) less than 90, that is, predicted from the empirically known average density of defects. The yield can be further improved by using a smaller number of segments than the average number of defective segments. In that case, although it is a non-defective product, the unused segment may decrease the overall yield, but considering this, it is recommended that the number of segments with the highest yield is empirically used. That's fine.
[0038]
In the present embodiment, each segment has a mesa structure by the trench Tre (element isolation region) formed by etching, thereby preventing electrical interference with each other and enabling individual operation. However, the present invention is not limited to this, and a structure that prevents electrical interference between the segments 1 may be provided by a guard ring or the like formed of a p-type region formed by ion implantation.
[0039]
In the present embodiment, each segment 1 is formed on a common SiC substrate 20 and is not physically separated. However, in the step shown in FIG. As a result of the inspection, only the normal segment 1 may be selected and die-bonded on the common drain electrode terminal in the step shown in FIG. 4C.
[0040]
Also, instead of inspecting each segment, it is inspected whether each individual cell MISFET operates normally, and the cell MISFET that does not operate normally and the surplus source wiring are disconnected by a laser or the like (fuse wiring). A simple configuration is also possible. For example, before the second interlayer insulating film 34 shown in FIG. 2 is formed, an inspection voltage is applied from the gate wiring 28, the source wiring 30 and the drain electrode pad 29 to inspect the operation of each cell MISFET. The source wiring 30 of the cell MISFET and the surplus cell MISFET that do not operate normally can be cut by a laser. In this case, since it is not necessary to partition the chip 5 into a plurality of segments, it is not necessary to form the trench Tre. Therefore, since the trench Tre is unnecessary, the entire chip 5 can be downsized as compared with the present embodiment. In that case, the cell MISFET in which the source wiring is connected to the source electrode pad is a specific semiconductor element.
[0041]
Each segment of the semiconductor module of the present invention does not have to be a MISFET functioning as an ACCUFET as in the present embodiment. For example, it may be a MISFET having the structure shown in FIGS. 9A and 9B of International Application PCT / JP01 / 07810 and FIG. 10, or a gate insulating film or a gate electrode in a trench formed in an epitaxial layer. It may be a MISFET having a structure in which is embedded.
[0042]
(Second Embodiment)
FIGS. 5A and 5B are a top view and a cross-sectional view of a Schottky diode in the semiconductor module, respectively, showing the main part of the semiconductor module (semiconductor device) according to the second embodiment.
[0043]
As shown in FIGS. 5A and 5B, the semiconductor module of this embodiment has a size of 2 mm × 2 mm (4 mm) on a SiC substrate. 2 ) 3 segments 1 functioning as MISFET, and the size is 2mm x 2mm (4mm) 2 ) And three segments 8 functioning as Schottky diodes. In the present embodiment, the three segments 1 (MISFET) and the three Schottky diodes (segment 8) are all specific semiconductor elements. The segment 1 functioning as a MISFET includes a source electrode pad 2 and a gate electrode pad 3 provided on the main surface side of the SiC substrate, and a drain electrode pad (not shown) provided on the back surface side of the SiC substrate. Yes. In addition, as shown in FIG. 5B, the segment 8 functioning as a Schottky diode has a Schottky contact with an epitaxial layer including a low-concentration n-type impurity provided on the SiC substrate 20 and an upper surface of the epitaxial layer. And an ohmic electrode pad 38 that is in ohmic contact with the back surface of the SiC substrate 20. The structure of segment 1 functioning as a MISFET is as shown in FIGS. One segment 1 functioning as a MISFET has a current capacity of 10 (A), and the current flowing during operation per segment was 10 (A) in terms of DC. One segment 8 functioning as a Schottky diode has a current capacity of 10 (A), and the current flowing during operation per segment is 10 (A) in terms of DC.
[0044]
In this embodiment, a large number of segments 1 that function as MISFETs are formed on one wafer, and a large number of segments 8 that function as Schottky diodes are formed on another wafer. Then, after performing the characteristic inspection of each segment 1 and 8 in a wafer state, each chip is cut out so as to include one segment 1 or 8 by dicing, and the chip including segment 1 that operates normally As shown in FIG. 5, three chips and three chips including the segment 8 that operates normally are mounted on the drain electrode terminal 42 by die bonding.
In each segment 1, 0.3 mmφ wire 6 (made of aluminum) is directly bonded between the source electrode pad 2 and the source electrode terminal 41 one by one. Similarly, in each segment 8, 0.3 mmφ wire 6 (made of aluminum) is directly bonded between the Schottky electrode pad 37 and the source electrode terminal 41 one by one. Further, the gate electrode pads 3 of the plurality of segments 1 arranged in the same row are connected in series by a wire 7 (made of aluminum) of 0.25 mmφ, and further, the gate electrode pad 3 and the gate electrode of the segment 1 at the end portion are connected. The terminal 43 is connected by a wire 7. Further, each member is sealed in a general-purpose sealing resin (see the broken line shown in FIG. 5A) with the ends of the source electrode terminal 41, the drain electrode terminal 42, and the gate electrode terminal 43 exposed. Thus, a semiconductor module as a resin-sealed package is provided.
[0045]
The semiconductor module (power module) of this embodiment has a current rating of 30 (A) and functions as a power module with a withstand voltage of 600V. A current flows so that a plurality of MISFETs (segment 1) and a Schottky diode (segment 8) operate in parallel, but the current does not concentrate on a specific MISFET or Schottky diode, and stable operation is confirmed. Has been. Moreover, since die bonding is performed by selecting only a chip that has normally operated by performing characteristic inspection among a plurality of MISFETs and Schottky diodes, a SiC substrate is used to ensure high yield and low cost. The semiconductor module which can be manufactured by was able to be obtained.
[0046]
Further, when one of a plurality of bonded MISFETs (segment 1) and Schottky diode (segment 8) breaks down, when an overcurrent exceeding 30 (A) temporarily flows, a 0.3 mmφ wire 6 Functioned as a fuse member and fusing, so no overcurrent continued to flow. Therefore, it was confirmed that the semiconductor module of this embodiment has fail-safe reliability.
[0047]
In the present embodiment, a semiconductor module constituted by three chips including MISFETs and three chips including Schottky diodes is shown, but the number of elements is not limited and may be set as appropriate according to the current rating.
[0048]
In the first embodiment and the second embodiment, the plurality of segments 1 or 8 and the electrode terminals 41, 42, 43 are made of a material that melts when a current exceeding a certain value flows. It is preferable that they are connected by a member (such as a wire). In this case, even when one of the plurality of segments 1 or 8 becomes short-circuited due to dielectric breakdown or the like, the connecting member that connects the short-circuited segment and the electrode terminal is blown by a current exceeding a certain value. Since the current is cut off, this connecting member functions as a fuse, and the shorted segment is opened and the flowing current becomes zero. Therefore, since the overcurrent flowing through the semiconductor module is suppressed, it is possible to prevent the overcurrent from flowing through the device main body controlled by the semiconductor module. Therefore, it is possible to provide a semiconductor module that satisfies the fail-safe requirement and has excellent reliability without adversely affecting the device body due to overcurrent. This is effective in, for example, a semiconductor module used for an inverter that drives a motor of an electric vehicle (HEV) that needs to control a large current of several tens (A) or more.
[0049]
Examples of the material that melts when a current exceeding a certain value flows include metals and conductive polymer films. Among these, metals are particularly preferable. Examples of metals that can be used include Mg, Al, Au, Ag, Cu, Pb, and Sn.
[0050]
Here, in one semiconductor device, the segments 1 and 8 may be connected to the common SiC substrate 20 without being cut, in an element-separated state so as not to electrically interfere with each other. In this way, as in the first embodiment, there is an unused segment among the segments 1 and 8, but the process of die-bonding each segment 1 and 8 to one drain electrode terminal 42 is simplified. There is an advantage that
[0051]
(Third embodiment)
FIG. 6 is a top view showing a main part of a semiconductor module (semiconductor device) according to the third embodiment.
[0052]
As shown in FIG. 6, the semiconductor module of this embodiment has a size of 2 mm × 2 mm (4 mm) on a SiC substrate. 2 ) 3 segments 1 functioning as MISFET, and the size is 2mm x 2mm (4mm) 2 ) And three segments 8 functioning as Schottky diodes. The segment 1 functioning as a MISFET includes a source electrode pad 2 and a gate electrode pad 3 provided on the main surface side of the SiC substrate, and a drain electrode pad (not shown) provided on the back surface side of the SiC substrate. Yes. The segment 8 functioning as a Schottky diode includes a Schottky electrode pad 37 that makes Schottky contact with the upper surface of the epitaxial layer, and an ohmic electrode pad 38 that makes ohmic contact with the back surface of the SiC substrate. The structure of segment 1 functioning as a MISFET is as shown in FIGS. The structure of the segment 8 functioning as a Schottky diode is as shown in FIG. 5B in the second embodiment. The current capacities of one segment 1 functioning as a MISFET and one segment 8 functioning as a Schottky diode and the current flowing during operation per segment are the same as in the second embodiment.
[0053]
The semiconductor module of this embodiment is different from the second embodiment in that ball bonding is used instead of wire bonding. A 0.3 mmφ ball 9 (made of aluminum) is placed on the source electrode pad 2 and the source electrode terminal 41 of each segment 1 functioning as a MISFET, and the metal plate 10 is pressed against these balls 9 and ultrasonically bonded. Bonding is taking place. Similarly, a 0.3 mmφ ball 9 (made of aluminum) is installed on the Schottky electrode pad 37 and the source electrode terminal 41 of each segment 8 functioning as a Schottky diode, and the metal plate 10 is pressed against these balls 9. Bonding is performed by ultrasonic bonding. Also, 0.25 mmφ balls 11 (made of aluminum) are placed on the gate electrode pads 3 and the gate electrode terminals 43 of each segment 1, and bonding is performed by pressing the metal plate 12 against these balls 11 and ultrasonically bonding them. Has been done. Thereafter, each member is sealed in a sealing resin (see the broken line shown in FIG. 6) and incorporated in one package.
[0054]
The semiconductor module of the present embodiment has a current rating of 30 (A), functions as a power module with a withstand voltage of 600 V, and a current flows so that a plurality of MISFETs and Schottky diodes operate in parallel. At this time, it was confirmed that the current does not concentrate on the specific MISFET (segment 1) and the Schottky diode (segment 8), and a stable operation is performed.
[0055]
Similarly to the second embodiment, only a chip including a plurality of MISFETs (Segment 1) and Schottky diodes (Segment 2) formed on the wafer, each of which operates normally by performing a characteristic inspection. Therefore, a semiconductor module that can be manufactured at low cost while using a SiC substrate and securing a high yield could be obtained.
[0056]
Further, when one of a plurality of bonded MISFETs (segment 1) and Schottky diodes (segment 2) breaks down, if an overcurrent exceeding 30 (A) temporarily flows, a 0.3 mmφ ball 9 Functioned as a fuse member and fusing, so no overcurrent continued to flow. Therefore, it was confirmed that the semiconductor module of this embodiment has fail-safe reliability.
[0057]
Examples of the material that melts when a current exceeding a certain value flows include metals and conductive polymer films. Among these, metals are particularly preferable. Examples of metals that can be used include Mg, Al, Au, Ag, Cu, Pb, and Sn.
[0058]
In the present embodiment, the semiconductor module is configured by the three segments 1 functioning as MISFETs and the three segments 8 functioning as Schottky diodes. However, the number of segments in the semiconductor module (semiconductor device) is not limited. And can be set appropriately according to the current rating.
[0059]
(Fourth embodiment)
FIG. 7 is a cross-sectional view showing a partial structure of adjacent segments in the semiconductor module (semiconductor device) of the fourth embodiment. The planar structure in the present embodiment is basically the same as FIG.
[0060]
As shown in FIG. 2, the semiconductor module of this embodiment has a segment 1 having the same structure as the semiconductor module according to the first embodiment shown in FIG.
[0061]
The feature of the semiconductor module of the present embodiment is that, unlike the first embodiment, the element isolation region is not a trench but a Schottky diode. That is, in this embodiment, element isolation between adjacent segments 1 is a region functioning as a Schottky diode 45 between adjacent segments 1 instead of forming a mesa structure by etching. Is done by forming.
[0062]
Specifically, on the main surface side of the SiC substrate 20, a 100 μm-wide Ni film is deposited along the boundary portion of each segment 1 at a distance of 10 μm from the segment 1 (MISFET), thereby forming an epitaxial layer and a shot. A Schottky electrode 40 that makes key contact is provided. That is, the Schottky electrode 40 is disposed so as to surround each segment 1 (MISFET), and the adjacent segments 1 are electrically separated by the Schottky diode 45. In addition, an insulating diffusion layer 42 containing a p-type impurity is provided in a region located below both ends of the Schottky electrode 40 in the epitaxial layer.
[0063]
Here, also in the present embodiment, as in the first embodiment, each segment 1 is configured by arranging several hundred or more cell MISFETs having a size of about several μm to several tens of μm square in parallel. ing. The source electrode 28 of several hundred or more cell MISFETs is connected to the source electrode pad 2 via the source wiring 30, the plugs 30a and 2a and the source wiring 30, and the gate electrode 27 of several hundred or more cell MISFETs It is connected to the gate electrode pad 3 through plugs 31 a and 3 a and a gate wiring 31.
[0064]
A gate wiring 41 is provided on the first interlayer insulating film 33. The gate wiring 41 is connected to the Schottky electrode 40 via a plug 41a and the source electrode pad 2 via a plug 2a. It is connected to the. That is, the Schottky electrode 40 is electrically connected to the source electrode 28 inside the segment 1 (MISFET).
[0065]
The semiconductor module of this embodiment basically has the same effect as that of the first embodiment. Moreover, since the Schottky electrode 40 and the source electrode 28 are electrically connected inside the segment 1 functioning as the MISFET, the segment 1 (MISFET) and the Schottky diode 45 are connected in parallel in the semiconductor module. As a result, the inverter module can be reduced in size and cost. In particular, when the insulating diffusion layer 42 is formed below the edge portion of the Schottky electrode 40, the withstand voltage can be set higher, which is more preferable.
[0066]
For the following reason, a plurality of segments 1 (MISFETs) provided on a common substrate (SiC substrate 20) are provided, and some of the segments 1 ′, 1 ″ out of the plurality of segments 1 (other than specific semiconductor elements) In the case where the semiconductor element) is not electrically connected to the electrode terminals 41 and 43 (see FIG. 1), as the element isolation region that electrically isolates the segments 1, 1 ′, and 1 ″ from each other, It is preferable that a region functioning as a Schottky diode is provided.
[0067]
In this case, a depletion layer is expanded by applying a reverse bias to a region functioning as a Schottky diode, and this region functions as an element isolation guard ring between a plurality of segments 1 (MISFETs). Furthermore, it is possible to realize a semiconductor module in which the Schottky diode 45 capable of high-speed operation is mounted on-chip in parallel with the MISFET (segment 1). Therefore, the region that has only the function of securing the breakdown voltage of the MISFET (segment 1) as the element isolation region functions as a Schottky diode that operates at higher speed without impairing the function as the element isolation region. Is possible.
[0068]
Thereby, according to the semiconductor module of this embodiment, the element isolation region can be formed by a simple structure using a simple process as compared with the mesa structure formed by etching in the first embodiment.
[0069]
Conventionally, for example, an Si semiconductor module used for an inverter or the like is composed of six units in which power switching elements such as IGBTs and MISFETs and diodes are connected in parallel, and switching is performed at the same timing. As a result, the motor was rotated efficiently. In this case, since the diode needs to operate at high speed, a high-speed diode called a fast recovery diode has been used. In that case, the characteristics of the semiconductor layer required for the power switching element and the characteristics of the semiconductor layer required for the fast recovery diode are greatly different in terms of lifetime, etc., so the power switching element and the diode are integrated into one chip. Since it is difficult to realize a small module, the module is configured by mounting different chips.
[0070]
On the other hand, according to the semiconductor module of this embodiment, a plurality of MISFETs (segment 1) functioning as switching elements and a Schottky diode 45 functioning as a high-speed diode are integrated on-chip, thereby reducing size and cost. Can be realized.
[0071]
In the semiconductor module of the present embodiment, the case where wire bonding is used for the connection between the electrode pad and the electrode terminal of the segment has been described. However, as in the third embodiment, ball bonding using a metal ball and a metal rod is used. Also good.
[0072]
Here, an appropriate number of segments in each of the above embodiments will be described below.
[0073]
The area of the segment (semiconductor element) that can be electrically operated individually is separated from the element so as not to electrically interfere with each other. 2 And the defect density contained in the substrate is n / cm 2 Then, the yield, that is, the ratio that no defect is included in the segment (semiconductor element) is expressed by the following formula (1).
(100 / Cn) / (100 / C) = 1-n · C / 100 (1)
It is represented by
[0074]
In other words, 1cm 2 Around (100 / C) segments (semiconductor elements) are formed, but n of them will probabilistically contain defects and become defective. Defect density of 1 piece / cm in consideration of future substrate quality improvement of wide band gap semiconductor wafers 2 In order to secure a yield of 50% or more when the degree is realized, the area of each segment is 50 mm from the above formula (1). 2 The following is preferable. Similarly, the defect density is 5 / cm. 2 The area of the semiconductor element is 10 mm. 2 The defect density is preferably 10 / cm 2 or less. 2 If it is, the area of the semiconductor element is 5 mm. 2 The following is preferable.
[0075]
The segment area is 0.1mm 2 If it becomes smaller, it becomes difficult to perform connection such as wire bonding for electrically connecting the electrode pad and the electrode terminal, so the area of the segment is 0.1 mm. 2 The above is preferable. Furthermore, the area of the segment is 0.4mm 2 The above is preferable because a wire having a thickness of 0.3 mmφ or more can be bonded, and a larger current can flow.
[0076]
Furthermore, the number of segments in one semiconductor module can be determined to the optimum number of segments as much as possible in consideration of the area of the trench as the element isolation region and the area of the Schottky diode.
[0077]
Moreover, it is preferable that the electric current which flows at the time of normal operation in each segment (semiconductor element) in a semiconductor module is 100 (A) or less in terms of direct current. In this way, by using a 1 mmφ bonding wire or ball as a connecting member for electrically connecting the electrode pad and electrode terminal of each segment, the semiconductor module can be manufactured without melting the bonding wire or ball. It can be operated stably.
[0078]
Further, when a current exceeding 100 (A) flows due to the dielectric breakdown of the segment, the connecting member is blown to function as a fuse as described above. Further, in each segment, when the current flowing during normal operation is 30 (A) or less in terms of direct current, a 0.3 mmφ bonding wire, a ball, or the like can be used, so that the semiconductor module can be reduced in size. Is preferable.
When the current flowing in the segment is pulsed, it is preferable that the current flowing during normal operation is kept at 100 (A) or less in terms of DC, and no more current flows continuously for more than 1 second. Is preferred.
[0079]
In this specification, the term “wide band gap semiconductor” means a semiconductor having an energy difference between the lower end of the conduction band and the upper end of the valence band, that is, a band gap of 2.0 eV or more. Examples of such wide band gap semiconductors include group III nitrides such as SiC, GaN, and AlN, diamond, and the like.
In particular, considering the electrical characteristics and the degree of progress toward commercialization, it is preferable that the wide band gap semiconductor is SiC at present.
[0080]
In the semiconductor module of the present invention, any known segment (semiconductor element) can be used without particular limitation, and examples include a Schottky diode, a pn diode, a MISFET, a MESFET, a J-FET, and a thyristor.
[0081]
Moreover, a well-known thing can be especially used as a package without a restriction | limiting, For example, a resin sealing package, a ceramic package, a metal package, a glass package etc. are mentioned.
[0082]
In a conventional semiconductor module using a semiconductor element mainly composed of Si, since a Si wafer is almost defect-free, it is usual to form a semiconductor element having a large current with an element having a large area. It was. In addition, in a low-loss power element such as Si-IGBT, the temperature coefficient of the element resistance Ron is negative because the p / n junction is electrically conducted, and when used in parallel, current concentration occurs and destroys a specific element. Resulting in. For this reason, in the conventional semiconductor module, it has not been considered to allow a large current to flow by operating a plurality of semiconductor elements having a small area in parallel as in the semiconductor module of the present invention.
[0083]
On the other hand, according to the semiconductor device (semiconductor module) of the present invention, for example, even in a unipolar element such as MISFET and JFET, a high breakdown voltage and a sufficiently small on-resistance can be realized, and even without special control, Vertical semiconductor elements (segments) can be connected in parallel.
[0084]
【The invention's effect】
According to the present invention, it is possible to provide a semiconductor device that uses a wide band gap semiconductor and can be manufactured at low cost while ensuring a high yield.
[Brief description of the drawings]
FIG. 1 is a top view showing a main part of a semiconductor module according to a first embodiment.
FIG. 2 is a cross-sectional view showing a partial structure of adjacent segments in the semiconductor module of the first embodiment.
FIG. 3 is a plan view showing a planar shape of a gate electrode, a source electrode, an impurity diffusion layer, and the like in a part of a segment in the semiconductor module of the first embodiment.
FIGS. 4A to 4C are plan views showing manufacturing steps of the semiconductor module of the first embodiment. FIGS.
FIGS. 5A and 5B are a top view and a cross-sectional view of a Schottky diode in the semiconductor module, respectively, showing a main part of the semiconductor module according to the second embodiment in order.
FIG. 6 is a top view showing a main part of a semiconductor module according to a third embodiment.
FIG. 7 is a cross-sectional view showing a partial structure of adjacent segments in a semiconductor module according to a fourth embodiment.
[Explanation of symbols]
1,1 ', 1 "segment
2 Source electrode pad
2a plug
3 Gate electrode pad
3a plug
5 chips
6 wires
7 wire
8 segments
9 balls
10 Metal plate
11 balls
12 Metal plate
20 SiC substrate
21 channel region
23 n-SiC layer
24 p-SiC layer
25 Source area
26 Gate insulation film
27 Gate electrode
28 Source electrode
29 Drain electrode pad
30 Source wiring
30a plug
31 Gate wiring
31a plug
33 First interlayer insulating film
34 Second interlayer insulating film
36 Passivation film
41 Source electrode terminal
42 Drain electrode terminal
43 Gate electrode terminal

Claims (10)

共通の基板上に形成され、ワイドバンドギャップ半導体からなる活性領域と、動作用電圧が印加される少なくとも２つの電極パッドとを有し、互いに独立して動作することが可能な複数の半導体素子と、
複数の電極端子と、
上記複数の半導体素子のうちの少なくとも一部である特定の複数の半導体素子の各電極パッドと、上記複数の電極端子とを互いに電気的に接続するための複数の接続部材と、
上記複数の半導体素子同士の間を電気的に分離するためのショットキーダイオードとして機能する素子分離領域とを備え、
上記複数の半導体素子のうち上記特定の半導体素子以外の半導体素子は、検査によって動作不良が確認されたものを含み、
上記複数の半導体素子のうち上記特定の半導体素子以外の半導体素子の少なくとも１つの電極パッドは、上記複数の電極端子のいずれにも電気的に接続されておらず、
上記特定の複数の半導体素子は互いに並列に動作する，半導体デバイス。A plurality of semiconductor elements formed on a common substrate and having an active region made of a wide bandgap semiconductor and at least two electrode pads to which an operating voltage is applied, and capable of operating independently of each other; ,
A plurality of electrode terminals;
A plurality of connection members for electrically connecting each electrode pad of the plurality of specific semiconductor elements that are at least a part of the plurality of semiconductor elements and the plurality of electrode terminals;
An element isolation region that functions as a Schottky diode for electrically isolating the semiconductor elements from each other;
Among the plurality of semiconductor elements, semiconductor elements other than the specific semiconductor element include those whose operation failure has been confirmed by inspection,
At least one electrode pad of a semiconductor element other than the specific semiconductor element among the plurality of semiconductor elements is not electrically connected to any of the plurality of electrode terminals,
A semiconductor device in which the plurality of specific semiconductor elements operate in parallel with each other. 請求項１記載の半導体デバイスにおいて、
上記複数の接続部材は、一定値を越える電流が流れた場合に溶断する材料によって構成されている，半導体デバイス。The semiconductor device of claim 1.
The plurality of connecting members are made of a material that melts when a current exceeding a certain value flows. 請求項２記載の半導体デバイスにおいて、
上記複数の接続部材は、金属によって構成されている，半導体デバイス。The semiconductor device according to claim 2, wherein
The plurality of connecting members are semiconductor devices made of metal. 請求項１記載の半導体デバイスにおいて、
上記複数の半導体素子のうち上記特定の半導体素子以外の半導体素子は、検査によって動作の良好性が確認されたものを含み、上記特定の半導体素子の個数は、一定値に定められている，半導体デバイス。The semiconductor device of claim 1 .
Among the plurality of semiconductor elements, semiconductor elements other than the specific semiconductor element include elements whose operation is confirmed by inspection, and the number of the specific semiconductor elements is determined to be a constant value. device. 請求項１〜４のうちいずれか１つに記載の半導体デバイスにおいて、
上記各半導体素子の面積は、０．１ｍｍ２ 〜５０ｍｍ２ の範囲にある，半導体デバイス。In the semiconductor device according to any one of claims 1 to 4 ,
Area of the semiconductor elements is in the range of 0.1mm 2 ~50mm 2, the semiconductor device. 請求項１〜５のうちいずれか１つに記載の半導体デバイスにおいて、
上記半導体素子は、ＭＩＳＦＥＴ又はショットキーダイオードのうちの少なくとも一方の素子である，半導体デバイス。In the semiconductor device according to any one of claims 1 to 5 ,
The semiconductor device is a semiconductor device that is at least one of a MISFET and a Schottky diode. 請求項１〜６のうちいずれか１つに記載の半導体デバイスにおいて、
上記ワイドバンドギャップ半導体が炭化珪素である，半導体デバイス。In the semiconductor device according to any one of claims 1 to 6 ,
A semiconductor device, wherein the wide band gap semiconductor is silicon carbide. ワイドバンドギャップ半導体からなる活性領域と、動作用電圧が印加される少なくとも２つの電極パッドとを有し、互いに独立して動作することが可能な複数の半導体素子を共通の基板上に形成する工程（ａ）と、
上記複数の半導体素子同士の間を電気的に分離するためのショットキーダイオードとして機能する素子分離領域を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記複数の半導体素子の動作の良否を判定する工程（ｅ）と、
上記工程（ｅ）の後に、該工程（ｅ）において動作が良好であることが確認された複数の半導体素子のうち、少なくとも一部である特定の複数の半導体素子の各電極パッドをそれぞれ電極端子に接続する工程（ｃ）と、
上記工程（ｃ）の後、少なくとも上記特定の複数の半導体素子を１つのパッケージに組み込む工程（ｄ）と
を含む半導体デバイスの製造方法。Forming a plurality of semiconductor elements on a common substrate having an active region made of a wide band gap semiconductor and at least two electrode pads to which an operating voltage is applied, and capable of operating independently of each other; (A) and
Forming an element isolation region functioning as a Schottky diode for electrically isolating the semiconductor elements from each other;
After the step (b), a step (e) of determining whether the operations of the plurality of semiconductor elements are good,
After said step (e), of the plurality of semiconductor elements that operate is good was confirmed in the step (e), respectively the electrode terminals of each electrode pad of a particular plurality of semiconductor elements is at least a portion Connecting to (c),
After the step (c), at least a step (d) of incorporating the specific semiconductor elements into one package. 請求項８記載の半導体デバイスの製造方法において、
上記工程（ｃ）では、上記複数の半導体素子のうち上記特定の半導体素子以外の半導体素子の少なくとも１つの電極パッドを、上記複数の電極端子のいずれにも電気的に接続せず、
上記工程（ｄ）では、上記複数の半導体素子のすべてを１つのパッケージに組み込む，半導体デバイスの製造方法。The method of manufacturing a semiconductor device according to claim 8 .
In the upper Symbol step (c), at least one electrode pads of the semiconductor element other than the above specific semiconductor device of the plurality of semiconductor elements, in any of said plurality of electrode terminals without electrical connection,
In the step (d), a semiconductor device manufacturing method in which all of the plurality of semiconductor elements are incorporated into one package. 請求項８記載の半導体デバイスの製造方法において、
上記工程（ｄ）では、上記特定の半導体素子の個数は一定に定められている，半導体デバイスの製造方法。The method of manufacturing a semiconductor device according to claim 8 .
In the step (d), the number of the specific semiconductor elements is determined to be constant.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4400441B2 (en) 2004-12-14 2010-01-20 三菱電機株式会社 Semiconductor device
JP4744884B2 (en) * 2005-01-11 2011-08-10 ルネサスエレクトロニクス株式会社 Wafer inspection apparatus and wafer inspection method
WO2007007670A1 (en) 2005-07-08 2007-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor device and electric device
JP4185157B2 (en) 2005-07-25 2008-11-26 松下電器産業株式会社 Semiconductor elements and electrical equipment
CN101233616B (en) 2005-07-26 2010-04-14 松下电器产业株式会社 Semiconductor element and electric device
JP5061473B2 (en) * 2006-02-24 2012-10-31 住友電気工業株式会社 Nitride semiconductor devices
JP2009141083A (en) * 2007-12-05 2009-06-25 Denso Corp Semiconductor apparatus
US10600902B2 (en) * 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
JP2010087126A (en) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd Insulated-gate semiconductor device
JP5432492B2 (en) * 2008-09-30 2014-03-05 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー Insulated gate semiconductor device
JP2010087127A (en) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd Insulated-gate semiconductor device
JP2010087124A (en) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd Insulated-gate semiconductor device
JP5443837B2 (en) * 2009-06-05 2014-03-19 ルネサスエレクトロニクス株式会社 Semiconductor device
US8410600B2 (en) * 2009-10-02 2013-04-02 Arkansas Power Electronics International, Inc. Semiconductor device with protecting film and method of fabricating the semiconductor device with protecting film
JP5258825B2 (en) * 2010-03-23 2013-08-07 三菱電機株式会社 Power semiconductor device and manufacturing method thereof
JP2012069884A (en) * 2010-09-27 2012-04-05 Sanken Electric Co Ltd Semiconductor module design method and semiconductor module
JP5532248B2 (en) * 2010-10-13 2014-06-25 独立行政法人産業技術総合研究所 Diamond electronic device and manufacturing method thereof
JP5540296B2 (en) * 2010-10-13 2014-07-02 独立行政法人産業技術総合研究所 Diamond electronic device and manufacturing method thereof
CN102569387B (en) * 2010-12-22 2014-08-27 无锡华润上华半导体有限公司 Double diffusion metal-oxide-semiconductor (DMOS) device
JP2013038351A (en) * 2011-08-11 2013-02-21 Sumitomo Electric Ind Ltd Power semiconductor device
JP5811803B2 (en) * 2011-11-22 2015-11-11 住友電気工業株式会社 Semiconductor device and manufacturing method of semiconductor device
JP2013197331A (en) * 2012-03-21 2013-09-30 Sumitomo Electric Ind Ltd Semiconductor device
CN104170085B (en) 2012-03-28 2017-05-10 富士电机株式会社 Semiconductor device
EP2833405A4 (en) 2012-03-28 2016-01-13 Fuji Electric Co Ltd Semiconductor device, and method for manufacturing semiconductor device
JP5831626B2 (en) 2012-03-28 2015-12-09 富士電機株式会社 Semiconductor device and manufacturing method of semiconductor device
JP2013254828A (en) * 2012-06-06 2013-12-19 Honda Motor Co Ltd Semiconductor device
JP2014179547A (en) 2013-03-15 2014-09-25 Toshiba Corp Semiconductor module and method of manufacturing the same
JP6171586B2 (en) 2013-06-04 2017-08-02 富士電機株式会社 Semiconductor device
EP3100301B1 (en) * 2014-01-30 2019-11-06 Cree Fayetteville, Inc. Low profile, highly configurable, current sharing paralleled wide band gap power device power module
JP2016025124A (en) * 2014-07-16 2016-02-08 株式会社デンソー Semiconductor device and method of manufacturing the same
JP2017045901A (en) * 2015-08-27 2017-03-02 トヨタ自動車株式会社 Reflux diode and on-vehicle power supply device
WO2017203623A1 (en) * 2016-05-25 2017-11-30 株式会社日立製作所 Power module, power module manufacturing method, and method for manufacturing electric power conversion device
JP6745737B2 (en) * 2017-02-17 2020-08-26 三菱電機株式会社 Schottky barrier diode manufacturing method
JP7198168B2 (en) 2019-07-19 2022-12-28 株式会社 日立パワーデバイス power semiconductor module
TWI717072B (en) 2019-10-28 2021-01-21 聚積科技股份有限公司 Metal oxide semiconductor module and light emitting diode element display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02210866A (en) * 1989-02-10 1990-08-22 Hitachi Ltd Compound semiconductor device
JP2001053275A (en) * 1999-08-17 2001-02-23 Denso Corp Semiconductor device and manufacture thereof
JP2001111048A (en) * 1999-10-08 2001-04-20 Denso Corp Semiconductor device and insulated gate type bipolar transistor
JP2001135820A (en) * 1999-11-09 2001-05-18 Denso Corp Method for manufacturing insulation gate type power ic, apparatus for manufacturing insulation gate type power ic, and insulation gate type power ic module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02210866A (en) * 1989-02-10 1990-08-22 Hitachi Ltd Compound semiconductor device
JP2001053275A (en) * 1999-08-17 2001-02-23 Denso Corp Semiconductor device and manufacture thereof
JP2001111048A (en) * 1999-10-08 2001-04-20 Denso Corp Semiconductor device and insulated gate type bipolar transistor
JP2001135820A (en) * 1999-11-09 2001-05-18 Denso Corp Method for manufacturing insulation gate type power ic, apparatus for manufacturing insulation gate type power ic, and insulation gate type power ic module

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