JP4149578B2

JP4149578B2 - 並列シグネチャー圧縮回路及びその設計方法

Info

Publication number: JP4149578B2
Application number: JP25144498A
Authority: JP
Inventors: 揆贊沈
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-09-08
Filing date: 1998-09-04
Publication date: 2008-09-10
Anticipated expiration: 2018-09-04
Also published as: KR100292821B1; US6199184B1; KR19990024831A; JPH11142484A

Description

【０００１】
【発明の属する技術分野】
本発明は集積回路の欠陥検査（ｆａｕｌｔｄｅｔｅｃｔｉｏｎ）のためのシグネチャー分析回路（ｓｉｇｎａｔｕｒｅａｎａｌｙｚｅｒｃｉｒｃｕｉｔ）に関するものであり、より具体的には検査対象回路（ｏｂｊｅｃｔｃｉｒｃｕｉｔｔｏｂｅｔｅｓｔｅｄ）からの検査出力（ｔｅｓｔｏｕｔｐｕｔｓ）を圧縮する並列シグネチャー圧縮回路及びその設計方法に関するものである。
【０００２】
【従来の技術】
図１には、集積回路の欠陥検査において、検査対象回路とそれからの検査出力を圧縮する回路が図示されている。欠陥検査に対して図１を参照して簡略に説明すると次のようである。図示されたように、ロジック、メモリ、バス回路等のような集積回路の欠陥検査において、検査対象回路１０へは検査入力パターン（ｔｅｓｔｉｎｐｕｔｐａｔｔｅｒｎ）が与えられ、回路１０の検査出力パターン（ｔｅｓｔｏｕｔｐｕｔｐａｔｔｅｒｎ）すなわち、応答データ（ｒｅｓｐｏｎｓｅｄａｔａ）はシグネチャー圧縮回路１２に提供される。検査出力パターンはシグネチャー圧縮回路１２で圧縮される。圧縮回路１２は単一の入力を有する単一入力シグネチャーレジスター（ｓｉｎｇｌｅｉｎｐｕｔｓｉｇｎａｔｕｒｅｒｅｇｉｓｔｅｒ；ＳＩＳＲ）あるいは並列入力を有する多重入力シグネチャーレジスター（ｍｕｌｔｉｐｌｅｉｎｐｕｔｓｉｇｎａｔｕｒｅｒｅｇｉｓｔｅｒ；ＭＩＳＲ）から構成される。検査の最後の段階で、検査のシグネチャー、すなわち、結果データ（ｒｅｓｕｌｔａｎｔｄａｔａ）は圧縮回路１２に貯蔵される。このように、測定されたシグネチャーは予測されたシグネチャーと比較される。比較に基づいて検査対象回路１０が分析される。
【０００３】
シグネチャー分析回路の占有面積を考えると、ＭＩＳＲを使う並列圧縮技術（この技術では一つのＭＩＳＲで検査出力パターンのビットを並列に圧縮することができる）がＳＩＳＲを使う直列圧縮技術（この技術では検査出力パターンのビットに対して複数のＳＩＳＲが各々対応されなけれなならない）より有利である。従って、近来、検査のシグネチャーを効果的に分析するためにＳＩＳＲによりはＭＩＳＲにより圧縮技術に広く使われている。
【０００４】
”ＴｅｓｔｉｎｇＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｉｅｓ”、ｂｙＪｏｈｎＷｉｌｅｙ＆Ｓｏｎｓ、１９９１，ｐｐ．２０４〜２０９に開示されているように、ＳＩＲＳは勿論、ＭＩＳＲで、エラーがある検査出力パターンを圧縮することにより、発生されたシグネチャーがエラーがない検査出力パターンの圧縮によるシグネチャーと同一である。すなわち、エラーがあるパターン（エラーパターン）の圧縮により得られたシグネチャーマスキング（ｍａｓｋｉｎｇ）が起こることができる。ここで、シグネチャー分析器の長さ（すなわち、シグネチャーレジスターのビット数）ｎより検査対象回路から出力されるパターンシーケンス（ｐａｔｔｅｒｎｓｅｑｕｅｎｃｅｓ）の長さがより大きく、そして、各パターンシーケンスでエラーが発生する確率が同一であると、ＳＩＳＲ及びＭＩＳＲ全てで、マスキングが発生される確率は２^-nであることと知られている。しかし、上のような仮定は実質的ではないので、ＳＩＳＲやＭＩＳＲが使われる応用分野の特性により注意しなければならない必要がある。
【０００５】
シグネチャー分析のためのＭＩＳＲはソフトウェア形態で、あるいはハードウェア形態で具現されることができる。特に、ハードウェア的に具現されたＭＩＳＲはＶＬＳＩ回路において、ロジック及びメモリ回路の自体的な検査のためのＢＩＳＴ（ｂｕｉｌｔ−ｉｎｓｅｌｆｔｅｓｔ）回路の主要構成成分になっている。
【０００６】
図２には、応答データの並列圧縮のための典型的なＭＩＳＲが図示されている。図面で、ＭＩＳＲ２０は６ビットの検査出力パターン（Ｐ１ないしＰ６）に各々対応するフリップフロップ回路（ｆｌｉｐ−ｆｌｏｐｃｉｒｃｕｉｔｓ）２１を具備している。各フリップフロップ回路は排他的オア（ＸＯＲ）ゲート２３を通じて上位ビット側上の次のフリップフロップ回路に連結される。又、ＭＩＳＲ２０はフィードバックタップ（ｆｅｅｄｂａｃｋｔａｐ）２５を具備している。フィードバックタップ２５はＸＯＲゲート２７の一つの入力と連結される。ＸＯＲゲート２７の出力は検査出力パターンの一番目のビットに対応するＸＯＲゲート２３−１に提供される。
【０００７】
他のＭＩＳＲが図３に図示されている。図３を参照すると、ＭＩＳＲはフィードバックタップの構成が他のものを除外すると、図２のＭＩＳＲ２０と同一な構成を有する。
【０００８】
ＳＩＳＲとは別にＭＩＳＲによると、任意の検査中である回路（ｃｉｒｃｕｉｔｕｎｄｅｒｔｅｓｔ）からのパターンシーケンス（ｐａｔｔｅｒｎｓｅｑｕｅｎｃｅ）上でエラーが反復的に発生される場合にマスキングが発生されるかもしれない。言い換えれば、ＭＩＳＲが反復エラーパターン（ｒｅｐｅｃｔｉｔｉｖｅｅｒｒｏｒｐａｔｔｅｒｎｓ）を圧縮することに使われる時にはマスキングが発生されることができる。ここで、’反復エラーパターン’という用語はパターンシーケンス上の任意の二つのパターンでエラーが二つのパターン間の距離ぐらい間隔をおいて、発生することを意味する。反復エラーパターンは二つのパターン間の距離により、奇数の距離あるいは偶数の距離を有する。これに対して次の表１及び２を参照して具体的に説明する。表１及び２は各々距離３及び距離４の反復エラーパターンを示している。
【０００９】
【表１】

【００１０】
【表２】

【００１１】
表１及び表２の各ローは一つの検査出力パターンを示し、各パターンで’０’は正常データを表示し、’１’はエラーを表示する。表１で、一番目エラーパターン１０００００の一番目ビットＰ１でエラーが発生された後、２番目エラーパターン０００１００の四番目ビットＰ４で反復的にエラーが発生。すなわち、一番目エラーパターン１０００００のエラービットＰ１と二番目エラーパターン０００１００のエラービットＰ４間の間隔はパターンシーケンス上からの二つのエラーパターン間の距離３と同一である。これと同じように、表２では、一番目エラーパターン１０００００のエラービットＰ１と二番目エラーパターン００００１０のエラービットＰ５間の間隔はパターンシーケンス上からの二つのエラーパターン間の距離４と同一である。
【００１２】
【発明が解決しようとする課題】
次の表３は表１の反復エラーパターンを図２のＭＩＳＲを使って圧縮した結果を示している。
【表３】

【００１３】
表３に表示されたように、一番目から三番目まで一連の圧縮の過程を通じて、表２の一番目エラーパターン１００００００のエラービットＰ１が三回シフトされる。続いて、二番目エラーパターン００１０００が入力された直後の圧縮過程、すなわち、図２の四番目圧縮過程では、エラー効果が四番目セル、すなわち、フリップフロップ回路２１−４に伝達されないことを見られる。言い換えれば、二番目エラーパターン０００１００がＭＩＳＲ２０で入力される時、四番目セルの出力すなわち、三番目シグネチャービットＳ３は’０’になる。これは、エラーパターンの圧縮結果の正常パターンの圧縮結果が同一になるマスキングが起こることを意味する。その結果、シグネチャー（Ｓｏｕｔ）には二つのエラーパターン中、いずれかのエラー効果も残らない。
【００１４】
次の表４は表の反復エラーパターンを図２のＭＩＳＲを使って圧縮した結果を示している。
【表４】

【００１５】
表４に表示されたように、一番目から三番目まで一連の圧縮の過程を通じて、表２の一番目エラーパターン１００００００のエラービットＰ１が三回シフトされる。続いて、二番目エラーパターン００００１０が入力された直後の圧縮過程にエラー効果が図２の５番目セル、すなわち、フリップフロップ回路２１−５に伝達されないことを見られる。言い換えれば、二番目エラーパターン００００１０がＭＩＳＲ２０で入力される時、５番目セルの出力すなわち、５番目シグネチャービットＳ５は’０’になる。このようなマスキングによって、シグネチャー（Ｓｏｕｔ）には二つのエラーパターン中、いずれかのエラー効果も残らない。
【００１６】
上から記述した反復エラーパターンはメモリ欠陥検査でよく発生する。従って、メモリ検査のデータを圧縮することに使うＭＩＳＲの重要な入力クラスとして反復エラーパターンが考えなければならない。
【００１７】
本発明の目的は減少されたマスキング確率を有するシグネチャー圧縮回路を提供することである。
【００１８】
【課題を解決するための手段】
上述した目的を達成するための本発明の特徴によると、検査される電子回路からの応答データを圧縮する圧縮回路が第１シグネチャーを発生するため応答データ発生する第１多重入力シグネチャーレジスタ（ＭＩＳＲ）と、第１ＭＩＳＲに直列に結合され、第２シグネチャーを発生するため応答データ発生する第２ＭＩＳＲと
を含む。
【００１９】
本発明の他の特徴によると、検査される電子回路からの応答データを圧縮する圧縮回路が第１ＭＩＳＲに順序的に直列に結合された１つ以上の付加的なＭＩＳＲを加えて含み、付加的なＭＩＳＲが並列に以前のＭＩＳＲの出力を各々圧縮して、別のシグネチャーを発生する。
【００２０】
本発明の他の特徴によると、ＭＩＳＲ各々が少なくとも１つのフィードバックタップを有する。
【００２１】
本発明の他の特徴によると、直列で結合された少なくとも２つの多重入力シグネチャー（ＭＩＳＲ）を含み、検査される電子回路からの応答データを圧縮する圧縮回路を設計する方法が可能な反複エラーパターンの間に最大距離を探す段階と、前記反複エラーパターンにおける圧縮工程を遂行する段階と、反複エラーパターンにおけるシグネチャーエラーマスキングを有しない圧縮工程の数を計算する段階と、エラーマスキングを有しない反複圧縮工程における反複エラーパターンの数をチェクする段階と、反複エラーパターンの数に依存する前記ＭＩＳＲの前記数を決定する段階とを含む。
【００２２】
【発明の実施の形態】
次は、添付された図面を参照しながら、本発明の好ましい実施の形態に対して詳細に説明する。
【００２３】
［第１実施の形態］
図４を参照すると、奇数距離の反複エラーパターンによるエラーマスキングを防止する並列圧縮回路４０は２つのＭＩＳＲ４２−１と４２−２を備える。ＭＩＳＲ４２−１は６ビットの検査出力パターンＰ１ないしＰ６に各々対応する６つのフリップフロップ回路４３はＸＯＲゲートを通じて、上位ゲート側上のフリップフロップ回路の連結される。上記各ＸＯＲゲート４４の１つの入力としてはビット検査出力が入力される。又、ＭＩＳＲ４２−１はフィードバックタップを備える。フィードバックタップはＸＯＲゲート４５の１つの入力に連結される。ＸＯＲゲート４５の出力は検査パターンの１番目ビットに対応するＸＯＲゲート４４−１に提供する。
【００２４】
ＭＩＳＲ４２−１に直列連結されるＭＩＳＲ４２−２もＭＩＳＲ４２−１と同様な構成を有する。即ち、ＭＩＳＲ４２−２はＭＩＳＲ４２−１内のフリップフロップ４３の出力に各対応する６つのフリップフロップ４６を備える。前記ＭＩＳＲ４２−２内の各フリップフロップ回路４３は前記ＭＩＳＲ４２−１のそのもののようにＸＯＲゲート４７を通じて上位ビット側上の対応する次のフリップフロップ回路に連結される。各ＸＯＲゲート４８の１入力は最上位ビット位置のフリップフロップ回路４３−６の出力と連結され、その他の入力はＭＩＳＲ４２−２フィードバックタップと連結される。ＸＯＲゲート４８の出力は１番目のビットに対応するＸＯＲゲート４４−１に提供される。
【００２５】
上述した発明が従来の技術のように距離３の反複エラーパターンの圧縮結果（表３参照）によると、１ないし３番目検査パターンの圧縮によって得られたシグネチャーパターンのすべてはエラー効果を有するが、４番目パターン（即ち、２番目エラーパターン）の圧縮によるシグネチャーはエラー効果を有しない。エラー効果を有しない１ないし３番目のシグネチャーパターンは相互間の距離１の反複エラーパターンである。表３のシグネチャーを再び圧縮すれば、次の表５のようになる。
【００２６】
【表５】

【００２７】
表５のように、表３の圧縮（即ち、２次圧縮）の間に、２番目シグネチャーでマスキングが発生し、３番目シグネチャーではマスキングが発生されない、この結果最後のシグネチャーはエラー効果を有する。
【００２８】
上のような奇数距離の反複パターンの圧縮を一般化すれば、次のようである。
【００２９】
次の表６に示したように、任意のパターンのｉ番目ビットとそれからある奇数距離ｋを有するパターンのｉ＋ｋ番目ビットにエラーが示す反複エラーパターンを考慮する。
【００３０】
【表６】

【００３１】
次の表７は表６の反複エラーパターンの圧縮（即ち、１次圧縮）によって得られるシグネチャーを示している。
【表７】

【００３２】
表７に示したようにｉないしｋ＋１番目シグネチャーパターンのうち、最後の１つを除くすべてのシグネチャーパターンはエラーパターンはエラー効果を有する。即ち、ｉ番目ないしｉ＋ｋ−１番目シグネチャーパターンは共に相互間に対する距離１の反複エラーパターンになり、最後のパターンはマスキングによってエラー効果を有する。
【００３３】
次の表８は表７のシグネチャーパターンの圧縮（即ち、２次圧縮）によって得られるシグネチャーを示している。
【表８】

【００３４】
表８に示したように、表７でエラー効果を有するｋ−１個のシグネチャーパターン（ｉないし１＋ｋ−１番目シグネチャー）うち、偶数番目パターンの圧縮の間にマスキングが発生して、１＋ｋ−１番目シグネチャーパターンはエラー効果を有する。この１＋ｋ−１番目シグネチャーパターンのエラー効果はｉ＋ｋ番目シグネチャーパターンの圧縮で得られるシグネチャーに伝達される。
【００３５】
結局、図４に示したように２段のＭＩＳＲ４２−１と４２−２を使用して検査パターンの圧縮によって得られるシグネチャーパターンが再び圧縮されるようにすると、奇数距離の反複エラーパターンによってエラーパターンによってエラーマスキングが防止される。
【００３６】
［第２実施の形態］
上述した発明が従来の技術のように距離４の反複エラーパターンの圧縮結果（表４参照）によると、１ないし４番目検査パターンの圧縮によって得られたシグネチャーパターンのすべてはエラー効果を有するが、５番目パターン（即ち、２番目エラーパターン）の圧縮によるシグネチャーはエラー効果を有しない。エラー効果を有しない１ないし４番目のシグネチャーパターンは相互間の距離１の反複エラーパターンである。表４のシグネチャーを再び圧縮すれば、次の表９のようになる。
【００３７】
【表９】

【００３８】
表９のように、表４の圧縮（即ち、２次圧縮）の間、２番目、４番目シグネチャーパターンでマスキングが発生し、最後シグネチャーではエラー効果が伝達されない。
【００３９】
再び表９の圧縮（即ち、３次圧縮）の結果は次の表１０と同一である。
【表１０】

【００４０】
表１０のように、３次圧縮（即ち、表９の圧縮）の間、再び３番目、シグネチャーパターンでマスキングが発生し、最後シグネチャーでもエラー効果が伝達されない。
【００４１】
表１０シグネチャーパターンの圧縮（即ち、４次圧縮）が遂行されると、次の表１１のようなシグネチャーパターンが得られる。
【表１１】

【００４２】
表１１のように、距離４の反複エラーパターンに対する４次圧縮が遂行されると、マスキングが発生されないで、エラー効果が最後シグネチャーに伝達される。
【００４３】
反複エラーパターンに対する複数回数の圧縮を遂行すれば、エラーマスキングが発生されないで、必要な圧縮回数は反複エラーパターンの距離によって異なる。次の表１２は距離１ないし１６の反複エラーパターンに対して１ないし１６回の圧縮が遂行されるとき、マスキングが発生しない場合を示している。表１２でｘはエラーマスキングが発生しないことを示している。
【表１２】

【００４４】
上の表１２に表示されたように、１回圧縮が遂行されると、すべての反複エラーパターンでマスキングが全然発生しない。距離１ないし１６（即ち、最大距離１６）の反複エラーパターンの中各圧縮回数に対してマスキングが発生しない反複エラーパターンの数が表１２の最後の行に表示されている。圧縮回数に従いマスキングが発生しない反複エラーパターンの数と種類が多様であることをみられる。
【００４５】
多くの圧縮回数は過度なハードウェアオーバーヘッド（ｈａｒｄｗａｒｅｏｖｅｒｈｅａｄ）を発生させるため、すべての反複エラーパターンに対してマスキングを亡くすことができる回数の圧縮が実行されるようにすることより、設計許容範囲内でできるだけ多くの回数の圧縮が遂行されるようにするのが望ましい。このために、次のような流れを通じて最適の圧縮回数が得られる。
１）実現しようとするＭＩＳＲのタイプに関係なく、可能な反複エラーパターンの最大距離Ｄを求める。
２）距離１ないしＤの反複エラーパターン各々に対する１ないしＣかいの圧縮間にマスキングが発生するか否かを求める。ここで、Ｃはすべての反複エラーパターンの圧縮においてどんなマスキングも発生しない圧縮回数である。
３）各圧縮回数に関連してマスキングが発生しない反複エラーパターンの数を求める。
４）どの回路で実現されることができるＭＩＳＲの最大圧縮回数Ｃｍａｘを決める。
５）Ｃｍａｘ個のＭＩＳＲを直列に連結する。
【００４６】
図５を参照すると、反複エラーパターンによるエラーマスキングを防止するため４次圧縮を実行する並列シグネチャー圧縮回路５０が示されている上記シグネチャー圧縮回路５０は相互間に４つのＭＩＳＲ５２−１ないし５２−４を備える。各ＭＩＳＲ５２は８ビットの入力パターンＰ１−Ｐ８に各々対応する８つのフリップフロップ回路５４を備える。前記の実施の形態のように、各ＭＩＳＲ５２内の各フリップフロップ回路５４はＸＯＲゲート５３を通じて上位ビット側上の次のフリップフロップ回路に連結され、各ＭＩＳＲはフィードバックタップを備える。
【００４７】
上記８ビットシグネチャー圧縮回路の反複エラーパターンの検出可能な最大距離は７である。従って、表１２を参照すると、上記シグネチャー圧縮回路５０は距離１，２，３，６，７の反複エラーパターンを検出してそれによるエラーマスキングを防止する。
【００４８】
ここで、フィードバックタップを有するＭＩＳＲを有する並列シグネチャー圧縮回路を通じて本発明を詳細説明したが、本発明の技術的な思想と範囲はそのものに限定されないし、むしろ、本発明の多様な実施の形態とその変形例が可能であることは本分野の通常の技術者では明らかである。
【００４９】
【発明の効果】
このような本発明によると、偶数距離の反複エラーパターンによるエラーマスキングの確率を減らすことができる。
【図面の簡単な説明】
【図１】集積回路の欠陥検査を概略的に説明する図面である。
【図２】典型的な並列シグネチャー圧縮回路を示す回路図である。
【図３】他の並列シグネチャー圧縮回路を示す回路図である。
【図４】本発明の好ましい第１実施の形態による並列シグネチャー圧縮回路を示す回路図である。
【図５】本発明の好ましい第１実施の形態による並列シグネチャー圧縮回路を示す回路図である。
【符号の説明】
４０，５０：並列シグネチャー圧縮回路
４２，５２：多重入力シグネチャーレジスタ
４３，４６，５４：フリップフロップ回路
４４，４５，４７，４８，５３：ＸＯＲゲート

Claims

検査される電子回路からの応答データを圧縮する圧縮回路において、
前記応答データを時間的に圧縮することによって第１シグネチャーを生成する第１多重入力シグネチャーレジスタ（ＭＩＳＲ）と、
前記第１シグネチャーを圧縮することによって第２シグネチャーを生成する第２ＭＩＳＲとを含むことを特徴とする圧縮回路。
前記第１ＭＩＳＲに順序的に直列に結合された前記第２ＭＩＳＲを含む１つ以上の付加的なＭＩＳＲを加えて含み、前記付加的なＭＩＳＲが並列に以前のＭＩＳＲの出力を各々圧縮して、別のシグネチャーを発生することを特徴とする請求項１に記載の圧縮回路。
前記ＭＩＳＲ各々が少なくとも１つのフィードバックタップを有することを特徴とする請求項２記載の圧縮回路。
直列で結合された少なくとも２つの多重入力シグネチャーレジスタ（ＭＩＳＲ）を含み、検査される電子回路からの応答データを圧縮する圧縮回路を設計する方法において、
可能な反複エラーパターンの間に最大距離を探す段階と、
前記反複エラーパターンにおける圧縮工程を遂行する段階と、
反複エラーパターンにおけるシグネチャーエラーマスキングを有しない圧縮工程の数を計算する段階と、
エラーマスキングを有しない反複圧縮工程における反複エラーパターンの数をチェックする段階と、
反複エラーパターンの数に依存する前記ＭＩＳＲの前記数を決定する段階とを含むことを特徴とする圧縮回路の設計方法。
前記ＭＩＳＲの数が電子回路が保持できるＭＩＳＲの最大数以下であることを特徴とする請求項４記載の圧縮回路の設計方法。