JP4144248B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に半導体製造工程での加工精度のバラツキによる特性バラツキを抑制したカレントミラー回路に好適な半導体装置に関する。
【0002】
【従来の技術】
従来技術の半導体装置の平面構造を図6に示す。図6は、活性領域内に2つのゲート電極3を平行に形成し、2つのゲート電極3ではさんだ領域にソース拡散層5を形成し、このソース拡散層5に対して2つのゲート電極3の反対側の領域にドレイン拡散層4を形成している。この従来技術の半導体装置は、図示しないソース電極に対してMOSFET構造が線対称に形成されたミラーMOSFETである。
【0003】
図2は図6のC−C′における断面図である。図2において、符号1はシリコン半導体基板、2はゲート酸化膜、7aはソース電極、7bはドレイン電極、6はゲート酸化膜2とドレイン電極7bやソース電極7aとを絶縁する絶縁層間膜、L1,L2はMOSFETのチャネル長である。図2の構造はカレントミラー回路であって、ソース電極7aを共通にしている。
【0004】
図7は、従来技術の半導体装置を用いたカレントミラー回路の回路結線図の一例である。図7において、符号300はミラーMOSFETであり、310はミラーMOSFET300の中の一方のMOSFETであり、320はMOSFET310に対して他方のMOSFETを表している。また、30はMOSFET310のドレイン端子、31はMOSFET320のドレイン端子、39はミラーMOSFET300のソース端子である。図7に示すカレントミラー回路では、ドレイン端子30、31に同電位の電圧を加えた場合、ドレイン端子30に流れる電流と、ドレイン端子31に流れる電流とがほぼ同じ値になる。
【0005】
図3(a)から(d)は従来技術の半導体装置のドレイン拡散層形成までの製造工程の断面図である。従来技術の半導体装置は、まず(a)半導体基板上にnウエル拡散層を形成し、次に(b)半導体基板を酸化しゲート酸化膜を堆積し、次いで前記ゲート酸化膜上にゲート電極材を堆積する。(c)任意のホトリソグラフィー技術によりゲート電極材をエッチングし、ゲート配線を形成する。(d)任意のホトリソグラフィーによりドレイン拡散層形成部にレジストをパターンニングし、不純物を注入させる。図3(d)において、符号8は任意のホトリソグラフィーによりドレイン拡散層形成工程でパターンニングされたホトレジストである。
【0006】
【発明が解決しようとする課題】
前記従来技術において、イオン打込み法による図3(d)のドレイン拡散層部の不純物注入工程で、レジストと、ゲート電極と、LOCOSとをマスクとしてドレイン拡散層を形成する際に、レジスト8が除去されている部分のゲート電極直下のシリコン面に、図3(d)のように不純物が注入されてしまう現象が発生していた。
【0007】
この現象は、ゲート電極部材の膜厚変動や面内バラツキに起因することが判明した。また、レジスト8の合せ精度により、ソース電極に対して線対称にMOS構造を持たせた2つのMOSFETの各々のチャネル長が異なってしまう問題も生じた。これは、前記図7のMOSFET310とMOSFET320とのチャネル長が異なることであって、カレントミラー回路のドレイン端子30とドレイン端子31とに流れる電流値が変化する。即ち、2つのドレイン電流値の差が起きる問題を生じた。
【0008】
上記従来技術の半導体装置のカレントミラー回路がICの電源電圧回路に使用されているために、ICの電源電圧規格外れ不良が発生する問題が生じている。
【0009】
本発明の目的は、上記ミラーMOSFETを用いたカレントミラー回路で生じる問題、即ち同等な電流値を必要とする回路であっても、チャネル長の変化により半導体装置に流れる各電流値の差が大きくならないようにした半導体装置を提供するにある。
【0010】
【課題を解決するための手段】
本発明の半導体装置は、従来型のミラーMOSFETのチャネル幅を0.50 倍とした平面構造を持つ半導体装置であって、前記半導体装置を平行に配置したカレントミラー回路を用いて、一方のトランジスタの電流値と他方のトランジスタの電流値が同値である回路配線及び配線構造にする。
【0011】
本発明の半導体装置は、活性領域内に平行に形成された2つのゲート電極と、該2つのゲート電極に挟まれた領域に形成されたソース拡散層と、該ソース拡散層に対して前記2つのゲート電極の反対側の領域に形成されたドレイン拡散層とを半導体基板の表面に備えているMOS構造の半導体装置であって、前記活性領域内に平行に形成された2つのゲート電極の一方の端部は接続され、他方の端部は接続されず、かつMOS構造を有する半導体装置が2個平行に並設され、この2個平行に並設された半導体装置のゲート電極が共通配線されると共に、前記ソース拡散層が、帯状に延在したソース電極によって共通配線され、更に前記2個平行に並設された半導体装置の一方の2つのドレイン拡散層が共通配線され、他方の前記半導体装置の2つのドレイン拡散層が共通配線された回路となり、ドレイン側の2つの端子が前記ゲート電極を挟んでソース側の端子と反対側に配置され、かつドレイン電極は、帯状に延在した前記ソース電極を対称軸にして4つ配置されると共に、対向する2つのドレイン電極同士が接続され、また前記ソース電極の中央部から直角にソース側の端子に向けて電極パターンが伸び、前記ドレイン電極は、前記ソース電極の中央部から直角にソース側の端子に向けた電極パターンを対称軸にして配置されていることを特徴とする。
【0012】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。以下PチャネルのMOSFETの場合を例に説明するが、NチャネルのMOSFETでも同様である。
【0013】
図1は本実施例の半導体装置のドレイン・ソース電極配線前の平面構造図である。図1において、符号W1,W2は各々ミラーMOSFET100,200のチャネル幅である。本実施例の半導体装置は、チャネル幅が図6に示した従来技術のMOSFETの半分であって、かつその他寸法は図6に示した従来技術のMOSFETの同倍程度の構造であるミラーMOSFET100と、このミラーMOSFET100と同様の構造であるミラーMOSFET200とを平行に配置している。図1に示すように本実施例では、2つのゲート電極3が活性領域に平行に配置されていて、その一方の端部が接続し、他方の端部は接続していない。また、図1に示すように上下に配置した2つの活性領域を平行に配置した2つのゲート電極3が接続している。図1では記載を省略したが、ソース電極を前記一方の端を接続した2つのゲート電極の対向する平行部の間を覆う部分に配置した。
【0014】
本実施例の半導体装置は、図3に示した従来技術の半導体装置と同様のプロセスで製造し、LOCOS形成工程と、ゲート電極形成工程と、ドレイン・ソース電極形成工程の任意のホトリソパターンとを変更している。図1のA−A′と、B−B′の断面構造は、図6のC−C′の従来技術の半導体装置の断面構造と同形である。
【0015】
図4は、本実施例の半導体装置を用いた回路結線図の例である。本実施例の半導体装置は、ミラーMOSFET100とミラーMOSFET200とである。図4において、符号110と120は、図1のミラーMOSFET100中のMOSFETに相当し、符号210と220は、図1のミラーMOSFET200中のMOSFETに相当する。また、端子20と21はドレイン側の端子であり、端子29はソース側の端子である。本実施例では、このようにカレントミラー回路を形成している。
【0016】
図8は、本発明の半導体装置に図4に示す配線を行った平面構造図であって、図4と図8の同じ符号はそれぞれ同じ構成要素に対応する。図8に示すようにドレイン側の2つの端子20と21がゲート電極3を挟んでソース側の端子29と反対側に配置している。また、ドレイン電極7bは、帯状に延在したソース電極7aを対称軸にして4つ配置し、対向する2つのドレイン電極が接続している。また、ソース電極7aの中央部から直角にソース側の端子29に向けて電極パターンが伸びている。前記、ドレイン電極7bは、このソース電極7aの中央部から直角にソース側の端子29に向けた電極パターンを対称軸にして配置している。
【0017】
図4に示すMOSFET110,120,210,220は同じプロセスで形成されるためチャネル長以外の寸法や不純物濃度等は全て同じか極めて近い値である。MOSFET110,120,210,220に対応するチャネル長をL110,L120,L210,L220とした場合、図3(d)ドレイン拡散層形成の合せ精度により、各チャネル長の関係は次の(数1)式または、(数2)式のようになる。
【0018】
L110=L210≠L120=L220 …(数1)
L110=L210=L120=L220 …(数2)
すなわちMOSFET110と210とは同じ半導体構造を有し、MOSFET120と220とについても同様である。
【0019】
ここで、図4の端子20と従来技術の図7の端子30とに流れる電流を数値解析し比較した。
【0020】
MOSFETのドレイン電流は、次の(数3)式,(数4)式で表される。
【0021】
VG−VT<VT の場合:
ID=W/L・μpn・Cox[(VG−VT)−0.50・VT2]…(数3)
VG−VT≧VT の場合:
ID=0.50・W/L・μpn・Cox(VG−VT)2 …(数4)
(数3)式,(数4)式で、IDはドレイン電流、VGはゲート電圧、VTはしきい値電圧、Wはチャネル幅、Lはチャネル長、μpnは正孔・電子移動度、Cox:単位面積当たりのゲート絶縁膜容量である。
【0022】
上記ドレイン電流を表す(数3)式,(数4)式に、VT=1[V],VG=10[V],μn=700[cm2/V・s],Cox=3.54×104[pF/cm2],W1及びW2=21.0[μm],W3=42.0[μm],L110+L120=L210+L220=10.0[μm] の条件下で、図6,図7に示す従来技術の構造と本実施例の構造とで、チャネル長が変動したときの端子20,30の電流値及びドレイン・ソース電圧との関係をシミュレーションした。その結果を図5に示す。
【0023】
図5に、図1の素子構造で、左右のMOSFETが対称的に形成された場合
(L110=L120=5.0μm)と、チャネル長が±3.0μm変動した場合(L110=2μm,L120=8μm;L110=8μm,L120=2μm)との端子20での電流値とドレイン・ソース間電圧との関係を表す。
【0024】
また、図6のチャネル長L310が5μmから±3.0μm 変動した場合
(L310=2μm,8μm)の端子30での電流値とドレイン・ソース間電圧の関係も図5に併記してある。本実施例でのチャネル長の変化量±3.0μm は、製造プロセスでの管理値が±3.0μm であることによる。
【0025】
従来技術の平面構造では、図7の端子30と、端子31に流れる電流値I30とI31との差は、チャネル長が±3.0μm変動した場合に最大|I30−I31|≒7.39mA であった。一方、本実施例で、図4の端子20と端子21とに流れる電流値I20とI21との差は、チャネル長の変動に関わらず、|I20−I21|=0.0mA すなわち、I20=I21であった。このように、本実施例では端子20に流れる電流値と端子21に流れる電流値が等しく、ミラーMOSFET構造を用いたカレントミラー回路で2つのドレイン電流値に格差が起きなかった。
【0026】
図5によれば、従来技術の平面構造の半導体装置を用いた回路図7の端子30の電流値I30は、I30=2.45〜9.84mAであって、その変化量ΔI30が、ΔI30≒7.39mA である。一方、図4に示す本実施例では、端子20に流れる電流値I20は、I20=3.93〜6.15mAであって、その変化量ΔI20が、ΔI20≒3.22mA と小さく、ドレイン電流のバラツキが低減している。このように、本実施例によれば図6のカレントミラー回路における1つのドレイン端子に流れる電流が、素子製造時の加工精度のバラツキに起因して変動する現象を低減できる。
【0027】
【発明の効果】
本発明によれば、半導体装置の製造誤差によるチャネル長の変化により、半導体装置に流れる電流値の誤差を低減できる。さらに、2つの半導体装置により、同等な電流値を必要とする回路で、チャネル長の変化により半導体装置に流れる各電流値の差が大きくなる問題を解決できる。
【図面の簡単な説明】
【図1】ドレイン,ソース電極及び絶縁層間膜形成前の、本発明の半導体装置の平面構造図である。
【図2】図1のA−A′,B−B′の断面構造図であって、図6のC−C′の断面構造図でもある。
【図3】本発明の半導体装置のドレイン拡散層形成までの製造工程の断面構造図である。
【図4】本発明の半導体装置を用いたカレントミラー回路の回路結線図である。
【図5】従来技術の半導体装置と、本発明の半導体装置との、チャネル長の変化に対するVI特性(ドレイン・ソース間の電圧−電流)シュミレーション結果である。
【図6】ドレイン,ソース電極及び絶縁層間膜形成前の従来技術の半導体装置の平面構造図である。
【図7】従来技術の半導体装置のカレントミラー回路の回路結線図である。
【図8】本発明の半導体装置に図4に示す配線を行った平面構造図である。
【符号の説明】
1…シリコン半導体基板、2…ゲート酸化膜、3…ゲート電極、4…ドレイン拡散層、5…ソース拡散層、6…絶縁層間膜、7a…ソース電極、7b…ドレイン電極、8…ホトレジスト、9…LOCOS、20,21,29,30,31,39…端子、100,200,300…ミラーMOSFET、110,120,210,220,310,320…MOSFET。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device suitable for a current mirror circuit in which variation in characteristics due to variation in processing accuracy in a semiconductor manufacturing process is suppressed.
[0002]
[Prior art]
FIG. 6 shows a planar structure of a conventional semiconductor device. In FIG. 6, two
[0003]
2 is a cross-sectional view taken along the line CC ′ of FIG. In FIG. 2, reference numeral 1 is a silicon semiconductor substrate, 2 is a gate oxide film, 7a is a source electrode, 7b is a drain electrode, 6 is an insulating interlayer film that insulates the
[0004]
FIG. 7 is an example of a circuit connection diagram of a current mirror circuit using a conventional semiconductor device. In FIG. 7,
[0005]
FIGS. 3A to 3D are cross-sectional views of the manufacturing process up to the formation of the drain diffusion layer of the conventional semiconductor device. In the prior art semiconductor device, first, (a) an n-well diffusion layer is formed on a semiconductor substrate, then (b) the semiconductor substrate is oxidized to deposit a gate oxide film, and then a gate electrode material is formed on the gate oxide film. To deposit. (C) The gate electrode material is etched by an arbitrary photolithography technique to form a gate wiring. (d) A resist is patterned on the drain diffusion layer forming portion by arbitrary photolithography, and impurities are implanted. In FIG. 3D,
[0006]
[Problems to be solved by the invention]
In the prior art, the
[0007]
It has been found that this phenomenon is caused by variations in the thickness of the gate electrode member and in-plane variations. Further, due to the alignment accuracy of the
[0008]
Since the current mirror circuit of the above-described conventional semiconductor device is used for the power supply voltage circuit of the IC, there is a problem that a failure of the IC power supply voltage is caused.
[0009]
The object of the present invention is to cause a problem in the current mirror circuit using the above-mentioned mirror MOSFET, that is, even in a circuit that requires an equivalent current value, the difference between the current values flowing through the semiconductor device due to the change in channel length is large. An object of the present invention is to provide a semiconductor device that does not become necessary .
[0010]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device having a planar structure in which the channel width of a conventional mirror MOSFET is 0.50 times, and using a current mirror circuit in which the semiconductor devices are arranged in parallel, Circuit wiring and wiring structure in which the current value of the other transistor and the current value of the other transistor are the same.
[0011]
The semiconductor device of the present invention includes two gate electrodes formed in parallel in an active region, a source diffusion layer formed in a region sandwiched between the two gate electrodes, and the above-mentioned 2 for the source diffusion layer. A MOS structure semiconductor device having a drain diffusion layer formed in a region opposite to one gate electrode on the surface of a semiconductor substrate, wherein one of the two gate electrodes formed in parallel in the active region Are connected to each other, the other end is not connected, and two semiconductor devices having a MOS structure are juxtaposed in parallel, and the gate electrodes of the two semiconductor devices juxtaposed in parallel are commonly wired. In addition, the source diffusion layer is commonly wired by a source electrode extending in a strip shape, and one two drain diffusion layers of the two semiconductor devices arranged in parallel are commonly wired, and the other semiconductor Equipment The drain diffusion layer is a common wiring circuit, the drain-side two terminals are arranged on the opposite side of the source-side terminal with the gate electrode in between, and the drain electrode is a strip-shaped extension of the source electrode. Four symmetrical axes are arranged, two opposing drain electrodes are connected to each other, and an electrode pattern extends perpendicularly from the center of the source electrode toward the source side terminal. It is characterized by being arranged with the electrode pattern directed from the center of the source electrode at a right angle to the terminal on the source side as the axis of symmetry.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Hereinafter, the case of a P-channel MOSFET will be described as an example, but the same applies to an N-channel MOSFET.
[0013]
FIG. 1 is a plan view of the semiconductor device according to the present embodiment before drain / source electrode wiring. In FIG. 1, symbols W1 and W2 denote channel widths of the
[0014]
The semiconductor device of this embodiment is manufactured by the same process as that of the prior art semiconductor device shown in FIG. 3, and includes an arbitrary photolithography pattern in the LOCOS forming step, the gate electrode forming step, and the drain / source electrode forming step. Has changed. The cross-sectional structures of AA ′ and BB ′ in FIG. 1 are the same as the cross-sectional structure of the conventional semiconductor device CC ′ in FIG.
[0015]
FIG. 4 is an example of a circuit connection diagram using the semiconductor device of this embodiment. The semiconductor device of this embodiment is a
[0016]
FIG. 8 is a plan structural view in which the wiring shown in FIG. 4 is performed on the semiconductor device of the present invention. The same reference numerals in FIGS. 4 and 8 correspond to the same components. As shown in FIG. 8, two
[0017]
Since the
[0018]
L110 = L210 ≠ L120 = L220 (Equation 1)
L110 = L210 = L120 = L220 (Expression 2)
That is,
[0019]
Here, the current flowing through the terminal 20 in FIG. 4 and the terminal 30 in FIG.
[0020]
The drain current of the MOSFET is expressed by the following formulas (3) and (4).
[0021]
If VG-VT <VT:
ID = W / L · μpn · Cox [(VG−VT) −0.50 · VT 2 ] (Equation 3)
When VG-VT ≧ VT:
ID = 0.50 · W / L · μpn · Cox (VG-VT) 2 (Expression 4)
In equations (3) and (4), ID is drain current, VG is gate voltage, VT is threshold voltage, W is channel width, L is channel length, μpn is hole / electron mobility, Cox : A gate insulating film capacitance per unit area.
[0022]
In the equations (3) and (4) representing the drain current, VT = 1 [V], VG = 10 [V], μn = 700 [cm 2 / V · s], Cox = 3.54 × 6 and 7 under the conditions of 10 4 [pF / cm 2 ], W1 and W2 = 21.0 [μm], W3 = 42.0 [μm], L110 + L120 = L210 + L220 = 10.0 [μm]. The relationship between the current value of the
[0023]
FIG. 5 shows the case where the left and right MOSFETs are formed symmetrically in the element structure of FIG. 1 (L110 = L120 = 5.0 μm), and the channel length fluctuates ± 3.0 μm (L110 = 2 μm, L120 = 8 μm; L110 = 8 μm, L120 = 2 μm), the relationship between the current value at the terminal 20 and the drain-source voltage.
[0024]
FIG. 5 also shows the relationship between the current value at the terminal 30 and the drain-source voltage when the channel length L310 in FIG. 6 varies from 5 μm to ± 3.0 μm (L310 = 2 μm, 8 μm). The change amount ± 3.0 μm of the channel length in this embodiment is due to the fact that the control value in the manufacturing process is ± 3.0 μm.
[0025]
In the planar structure of the prior art, the difference between the current values I30 and I31 flowing through the terminal 30 in FIG. 7 and the terminal 31 is maximum | I30−I31 | ≈7.39 mA when the channel length varies ± 3.0 μm. there were. On the other hand, in this embodiment, the difference between the current values I20 and I21 flowing through the terminal 20 and the terminal 21 in FIG. 4 is | I20−I21 | = 0.0 mA, that is, I20 = I21 regardless of the variation of the channel length. Met. Thus, in this embodiment, the current value flowing through the terminal 20 and the current value flowing through the terminal 21 are equal, and there is no difference between the two drain current values in the current mirror circuit using the mirror MOSFET structure.
[0026]
According to FIG. 5, the current value I30 of the terminal 30 in the circuit diagram 7 using the semiconductor device having the planar structure of the prior art is I30 = 2.45 to 9.84 mA, and the change amount ΔI30 is ΔI30≈ 7.39 mA. On the other hand, in the present embodiment shown in FIG. 4, the current value I20 flowing through the terminal 20 is I20 = 3.93 to 6.15 mA, and the change amount ΔI20 is as small as ΔI20≈3.22 mA. The variation is reduced. As described above, according to the present embodiment, it is possible to reduce a phenomenon in which the current flowing through one drain terminal in the current mirror circuit of FIG. 6 varies due to variations in processing accuracy during device manufacturing.
[0027]
【The invention's effect】
According to the present invention, it is possible to reduce an error in a current value flowing through a semiconductor device due to a change in channel length due to a manufacturing error of the semiconductor device. Further, a circuit that requires an equivalent current value by two semiconductor devices can solve the problem that a difference between current values flowing through the semiconductor device increases due to a change in channel length.
[Brief description of the drawings]
FIG. 1 is a plan structural view of a semiconductor device of the present invention before forming a drain, a source electrode and an insulating interlayer film.
2 is a cross-sectional view taken along the lines AA ′ and BB ′ of FIG. 1 and is a cross-sectional view taken along the line CC ′ of FIG. 6;
FIG. 3 is a cross-sectional structure diagram of a manufacturing process until formation of a drain diffusion layer of a semiconductor device of the present invention.
FIG. 4 is a circuit connection diagram of a current mirror circuit using the semiconductor device of the present invention.
FIG. 5 is a VI characteristic (drain-source voltage-current) simulation result with respect to a change in channel length between the semiconductor device of the prior art and the semiconductor device of the present invention.
FIG. 6 is a plan structural view of a conventional semiconductor device before forming a drain, a source electrode, and an insulating interlayer film;
FIG. 7 is a circuit connection diagram of a current mirror circuit of a conventional semiconductor device.
8 is a plan structural view in which the wiring shown in FIG. 4 is provided in the semiconductor device of the present invention. FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Silicon semiconductor substrate, 2 ... Gate oxide film, 3 ... Gate electrode, 4 ... Drain diffused layer, 5 ... Source diffused layer, 6 ... Insulating interlayer film, 7a ... Source electrode, 7b ... Drain electrode, 8 ... Photoresist, 9 ... LOCOS, 20, 21, 29, 30, 31, 39 ... terminals, 100, 200, 300 ... mirror MOSFETs, 110, 120, 210, 220, 310, 320 ... MOSFETs.
Claims (1)
前記活性領域内に平行に形成された2つのゲート電極の一方の端部は接続され、他方の端部は接続されず、かつMOS構造を有する半導体装置が2個平行に並設され、この2個平行に並設された半導体装置のゲート電極が共通配線されると共に、前記ソース拡散層が、帯状に延在したソース電極によって共通配線され、更に前記2個平行に並設された半導体装置の一方の2つのドレイン拡散層が共通配線され、他方の前記半導体装置の2つのドレイン拡散層が共通配線された回路となり、ドレイン側の2つの端子が前記ゲート電極を挟んでソース側の端子と反対側に配置され、かつドレイン電極は、帯状に延在した前記ソース電極を対称軸にして4つ配置されると共に、対向する2つのドレイン電極同士が接続され、また前記ソース電極の中央部から直角にソース側の端子に向けて電極パターンが伸び、前記ドレイン電極は、前記ソース電極の中央部から直角にソース側の端子に向けた電極パターンを対称軸にして配置されていることを特徴とする半導体装置。And two gate electrodes formed in parallel with the active region, two source diffusion layer formed in the area between the gate electrode said, on the opposite side of the two gate electrodes to said source diffusion layer A MOS structure semiconductor device comprising a drain diffusion layer formed in a region on a surface of a semiconductor substrate,
One end of two gate electrodes formed in parallel in the active region is connected, the other end is not connected, and two semiconductor devices having MOS structures are arranged in parallel. The gate electrodes of the semiconductor devices arranged in parallel are commonly wired, and the source diffusion layer is commonly wired by the source electrode extending in a strip shape , and further, the two semiconductor devices arranged in parallel are arranged. One drain diffusion layer is commonly wired, and the other drain diffusion layer of the other semiconductor device is commonly wired, and the two drain-side terminals are opposite to the source-side terminals across the gate electrode. The four drain electrodes are arranged with the source electrode extending in a band shape as the axis of symmetry, and two opposing drain electrodes are connected to each other. The electrode pattern extends from the portion at a right angle toward the source side terminal, and the drain electrode is arranged with the electrode pattern at a right angle from the central portion of the source electrode toward the source side terminal as an axis of symmetry. A featured semiconductor device.
Priority Applications (1)
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