JP4140054B2

JP4140054B2 - Semiconductor integrated circuit

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Publication number: JP4140054B2
Application number: JP2003013283A
Authority: JP
Inventors: 哲也奥住
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-01-22
Filing date: 2003-01-22
Publication date: 2008-08-27
Anticipated expiration: 2023-01-22
Also published as: JP2004228844A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の入出力回路に関し、特に入出力信号のタイミングを制御する回路に関するものである。
【０００２】
【従来の技術】
電子回路のシステムでは、多数の集積回路が共通バス形式によって並列に接続され、互いに集積回路間の情報の送受信を行っている。このような構成では、バス上にデータを出力できる回路はただ１つに限定しなければならない。そのため、各回路は他の回路がバスを使用していない時間に出力を行うよう工夫している。一般的にバス上にデータを出力している回路が存在していることは、制御信号によって出力していない各回路に対して通知され、また、情報を出力すべき（しなければならない）回路は、その制御線による指示に従い出力を行うように動作している。つまり、制御線は、出力信号が他の回路と競合しないように出力のタイミングを示し、周辺の回路に対してそのタイミングに沿って動作することを求めている。ここで２回路が同時に出力した場合、一方の回路が高い電位の出力でもう一方の回路が低い電位の出力であったとすると、出力回路に短絡電流が流れることになり、電気的ダメージを受け、破壊に至る場合もある。また、明らかなバス使用の制限の無視ではなくても、それぞれの回路の出力を同時に切り換える等の切り換え時点は複数の回路の切替がそれぞれの内部処理によって多少の時間的な差異があり、出力の衝突が発生する可能性が高い。特に容量性の負荷が大きい回路が接続されているような場合は、信号切替が遅れて意図しない衝突が発生しやすい。このような問題の発生を未然に防ぐために種々の工夫がなされている。
【０００３】
外部電源によって、バス上の信号の安定化を図るものとして、特開２００１−１８６００５号公報（特許文献１）では、出力トライステートバッファとレベルシフタとの間に、外部電源で動作する出力制御回路からの制御信号で制御される回路を設置し、出力トライステートバッファを制御することで、システム上でのバス衝突や他回路の誤動作などの不具合を防止するという技術が知られていた。この技術は、入出力端子部において、入出力回路の外部回路側出力端子に接続された出力トライステートバッファとレベルシフタとの間に、２入力のＡＮＤ回路と２入力のＯＲ回路とを挿入し、それらＡＮＤ回路とＯＲ回路の各１入力に、外部電源で動作する出力制御回路からの制御信号を入力して、出力トライステートバッファの制御を行い、入出力回路の出力を確定させるというものである。
【０００４】
特開平４−２６０１５４号公報（特許文献２）では、複数の機能ブロック間でのデータ転送に際して、各機能ブロック間のデータ転送をタイムシェアリング方式で、共通の単一シリアルデータバスを介して行うことにより、ブロック間の入出力データ線や、このデータ線に対するインタフェースであるゲート回路の数を削減する技術が知られていた。この技術では、タイムスロット方式を採用し、各ブロックのデータの入出力タイミングをどのタイムスロットにて行うかを予め割り当てておき、この割当に応じて、各ブロック内の双方向ゲートをタイミング制御部によりオンオフ制御するため、データ相互の衝突を防止することができる。
【０００５】
特開平４−２０５８８８号公報（特許文献３）では、書込可能で外部データ入出力端子を共用する半導体記憶回路装置において、外部制御信号による書込動作設定時、読出データ遮断用のスイッチング回路によって、出力バッファの最終段と外部データ入出力端子とを非導通とすることで動作設定から書き込みデータ入力までの時間を短縮し、マージンのある書込動作を可能とする技術が知られていた。
【０００６】
試験評価用の回路で入出力回路を安定化するものとして、特開平３−１５２４８５号公報（特許文献４）では、双方向性入出力端子を持った集積回路のテストを行う半導体評価回路において、被測定集積回路から供給される双方向性入出力端子の入出力切替信号（情報）により評価装置側ドライバを集積回路に接続するか否かを決定するリレーのオン／オフを制御する制御回路を設けたもので、集積回路試験時に発生した双方向性入出力端子での信号の不定状態を最小限に抑えられる技術が知られていた。
【０００７】
【特許文献１】
特開２００１−１８６００５号公報
【特許文献２】
特開平４−２６０１５４号公報
【特許文献３】
特開平４−２０５８８８号公報
【特許文献４】
特開平３−１５２４８５号公報
【０００８】
【発明が解決しようとする課題】
本発明の目的は、外部から出力バッファに印加される信号と出力バッファの出力信号が衝突しないように出力バッファから出力される出力信号の出力タイミングを制御することで、出力信号同士の衝突が引き起こす信号レベル変動による誤動作を防止することである。
【０００９】
本発明の他の目的は、出力タイミングを任意に変更することが可能となるため、接続される外部回路に合致した出力タイミングで出力することによって、外部回路が各々持っていたタイミング生成用の回路を削減し、さらに回路削減による消費電力の削減を行うことである。
【００１０】
本発明の他の目的は、外部回路の変更によって生ずるタイミング変更がある場合にも、回路の変更を行わずタイミング設定の値を変更するだけで対処でき、変更に伴う変更設計の時間と既に生産した集積回路やその集積回路を搭載している装置などの生産物の損失を防止することである。
【００１１】
【課題を解決するための手段】
以下に、［発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明の観点では、半導体集積回路は、出力バッファ部（１２／２１／３１）と出力タイミング生成部（１３／２２／３２）を備えている。出力バッファ部（１２／２１／３１）は、内部の情報信号を外部へ送出するインタフェース回路である。出力タイミング生成部（１３／２２／３２）は、内部の情報信号を出力バッファ部（１２／２１／３１）から外部へ送出するタイミングを出力バッファ部（１２／２１／３１）へ与える制御回路である。
【００１３】
本発明の半導体集積回路の出力バッファ部（１２）は、入出力端子（１０）に接続している。出力バッファ部（１２）の状態は、高低２レベルを出力する出力状態と、ハイインピーダンスの非出力状態のいずれかであり、入出力端子（１０）は、端子に印加される信号から情報信号を取り出す入力状態と、内部の情報信号を外部へ送出する出力状態と外部との情報の授受を行わない非入力非出力状態とを切り換えて共通に使用する。
【００１４】
本発明の半導体集積回路の出力バッファ部（１２）は、入出力端子（１０）に接続している。出力バッファ部（１２）の状態は、高低２レベルを出力する出力状態のみであり、入出力端子（１０）は、入出力端子（１０）を通して外部から情報信号を取り出す入力状態と、内部の情報信号を入出力端子（１０）を通して外部へ送出する出力状態とを切り換えて共通に使用する。外部との情報の授受を行わない場合、出力バッファ部（１２）は、外部の情報信号を入力可能なレベルの信号を出力している。オープンコレクタ型やオープンドレイン型の出力回路が該当する。オープンコレクタ型やオープンドレイン型の出力回路は、データ信号に対してＡＮＤまたはＯＲ演算し出力制御する。
【００１５】
本発明の半導体集積回路の出力バッファ部（２１／３１）は、出力端子（２０／３０）に接続している。出力バッファ部（２１／３１）の状態は、高低２レベルを出力する出力状態と、ハイインピーダンス状態の非出力状態のいずれかであり、出力端子（２０／３０）は、出力状態と非出力状態とを切り換えて共通に使用する。
【００１６】
本発明の半導体集積回路の出力バッファ部（２１／３１）は、出力端子（２０／３０）に接続している。出力バッファ部（２１／３１）の状態は、高低２レベルを出力する出力状態のみであり、出力端子（２０／３０）は、常時出力状態となる。内部の情報信号を外部へ出力しない場合、出力バッファ部（２１／３１）は、外部の情報信号を妨害しないレベルの信号を出力している。オープンコレクタ型やオープンドレイン型の出力回路が該当する。オープンコレクタ型やオープンドレイン型の出力回路は、データ信号に対してＡＮＤまたはＯＲ演算し出力制御する。
【００１７】
本発明の半導体集積回路の出力タイミング生成部（１３／２２／３２）は、タイミング部（１００）と選択部（２００）を備えている。タイミング部（１００）は、内部の情報信号が出力可能であることを示す原出力制御信号とタイミング生成の基準となるクロック信号を用いてタイミング信号を生成する。選択部（２００）は、タイミング部（１００）で生成したタイミング信号を組み合わせて内部の情報信号を外部へ送出するタイミングを選択する。選択したタイミングは、出力制御信号として出力バッファ部（１２／２１／３１）へ出力する。
【００１８】
本発明の半導体集積回路のタイミング生成を行う基準となるクロック信号は、外部回路（２４／３４）から供給されるクロック信号である。
【００１９】
また、本発明の半導体集積回路のタイミング生成を行う基準となるクロック信号は、外部回路（２４）から供給されるクロック信号に同期する位相同期ループ回路（２３）によって生成されるクロック信号である。
【００２０】
また、本発明の半導体集積回路のタイミング生成を行う基準となるクロック信号は、内部のシステムクロック回路（１４）から供給されるクロック信号である。
【００２１】
また、本発明の半導体集積回路のタイミング生成を行う基準となるクロック信号は、分周比を任意に設定できる分周回路（３３）によって、外部回路（３４）から供給されるクロック信号、または外部回路（２４）から供給されるクロック信号に同期する位相同期ループ回路（２３）によって生成されるクロック信号、または内部のシステムクロック回路（１４）から供給されるクロック信号のいずれかのクロック信号を分周した信号である。
【００２２】
本発明の半導体集積回路のタイミング部（１００）は、シフトレジスタ（１１０）を備えている。シフトレジスタ（１１０）は、前記クロック信号で原出力制御信号をシフト処理し、タイミング信号を生成する。
【００２３】
本発明の半導体集積回路のシフトレジスタ（１１０）に供給するクロック信号は、信号の通過／不通過を制御できる回路（１１５）を経て供給される。クロック信号が通過する期間は、原出力制御信号が内部の情報信号が出力可能であることを示してから少なくともシフトレジスタ（１１０）の最終段出力が出力し終わるまでの間である。
【００２４】
本発明の半導体集積回路の選択部（２００）は、選択設定回路（２１０／２４０）と選択演算回路（２２０／２３０）とを備える。選択設定回路（２１０／２４０）は、どのタイミングを選択するかを指示する選択信号を選択演算回路（２２０／２３０）に与える。選択演算回路（２２０／２３０）は、タイミング部（１００）で生成したタイミング信号のタイミングから選択設定回路（２１０／２４０）で設定した条件に従って選択し、出力制御信号を生成する。
【００２５】
本発明の半導体集積回路の選択設定回路（２１０）は、設定状態を保持する記憶素子（２１１）を備えている。
【００２６】
また、本発明の半導体集積回路の選択設定回路（２４０）は、入力バッファ回路（２４１〜２４４）を備え、外部回路（２５）より入力する信号によって選択信号を設定する。
【００２７】
本発明の半導体集積回路の選択演算回路（２３０）は、プログラム可能な演算素子（２３５）を備え、選択演算をプログラム可能とする。
【００２８】
本発明の半導体集積回路の出力タイミング生成部（１３／２２／３２）で生成した出力制御信号を外部へ出力する。
【００２９】
また、本発明の半導体集積回路の出力タイミング生成部（１３／２２／３２）へ入力する原出力制御信号を外部へ出力する。
【００３０】
また、本発明の半導体集積回路の出力タイミング生成部（１３／２２／３２）へ入力する原出力制御信号と生成した出力制御信号とを外部へ出力する。
【００３１】
本発明の半導体集積回路は、入出力インタフェース回路に使用される。
【００３２】
本発明の半導体集積回路は、バス回路に使用される。
【００３３】
本発明の観点では、出力タイミング生成ステップを備え、出力バッファ部（１２／２１／３１）の出力タイミングを制御する。出力タイミングを制御される出力バッファ部（１２／２１／３１）は、
１．入力状態と出力状態と非入力非出力状態とを切り換えて共通に使用する入出力端子に接続されている入出力回路。
２．入力状態と出力状態とを切り換えて共通に使用する入出力端子に接続されている入出力回路。
３．出力状態と非出力状態を切り換えて出力に使用する出力端子に接続する出力回路。
４．常時出力状態である出力端子に接続する出力回路。
のいずれかである。
【００３４】
本発明の出力タイミングを制御する方法において、出力タイミング生成ステップは、タイミングステップと選択ステップを備えている。タイミングステップは、内部の情報信号が出力可能であることを示す原出力制御信号とタイミング生成の基準となるクロック信号とに基づいてタイミング信号を生成する。選択ステップは、タイミングステップで生成したタイミング信号を組み合わせて出力タイミングを選択し、出力制御信号として出力バッファ部（１２／２１／３１）へ与える。
【００３５】
本発明の出力タイミングを制御する方法において、タイミング生成の基準となるクロック信号は、
１．外部回路（２４／３４）から供給されるクロック信号
２．外部回路（２４）から供給されるクロック信号に同期する位相同期ループ回路（２３）によって生成されるクロック信号
３．内部のシステムクロック回路（１４）から供給されるクロック信号
４．分周比を任意に設定できる分周回路（３３）によって上記１から３のクロック信号を分周した信号
のいずれかである。
【００３６】
本発明の出力タイミングを制御する方法において、タイミングステップは、シフトステップを備えている。シフトステップは、クロック信号で原出力制御信号をシフト処理し、タイミング信号を生成する。
【００３７】
本発明の出力タイミングを制御する方法において、シフトステップに供給するクロック信号は、信号の通過／不通過を制御する断続ステップを経て供給される。クロック信号が通過する期間は、原出力制御信号が内部の情報信号が出力可能であることを示してから、少なくともシフトステップの最終段ステップが完了するまでの間である。
【００３８】
本発明の出力タイミングを制御する方法において、選択ステップは、選択演算ステップと選択設定ステップを備えている。選択演算ステップは、タイミングステップで生成したタイミング信号を用いて前記出力制御信号を生成する。選択設定ステップは、選択演算ステップに対してタイミングの選択を指示する選択信号を与える。
【００３９】
本発明の出力タイミングを制御する方法において、選択設定ステップは情報記憶機能を持ち、設定状態を保持する。
【００４０】
本発明の出力タイミングを制御する方法において、選択設定ステップは、外部より入力する信号によって選択信号を設定する。
【００４１】
【発明の実施の形態】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係わる半導体集積回路と外部回路の接続を示す構成ブロック図である。入出力端子１０は入力バッファ部１１と出力バッファ部１２に接続し、外部との接点である。出力タイミング生成部１３で生成した出力制御信号ＣＴＲＬは、出力バッファ部１２に接続し、出力状態を制御する。出力バッファ部１２に接続する出力信号ＯＵＴＰＵＴと、入力バッファ部１１に接続する入力信号ＩＮＰＵＴと、出力タイミング生成部１３に接続するクロック信号ＣＬＫおよび原出力制御信号ＰＲＣＴＲＬは、半導体集積回路の内部の信号である。半導体集積回路の外部には、外部回路１５と外部回路１６があり、それぞれの回路の入出力は入出力端子１０に接続されている。
【００４２】
入力バッファ部１１は、入出力端子１０を通して入力する外部の信号から情報を取り出し、入力信号ＩＮＰＵＴとして内部の回路に供給する。内部で生成された情報信号である出力信号ＯＵＴＰＵＴは、出力バッファ部１２へ入力し、出力バッファ部１２は、出力タイミング生成部１３が生成した出力のタイミングを示す出力制御信号ＣＴＲＬに従ってバッファを開き、入出力端子１０を通して内部情報を外部へ出力する。出力タイミング生成部１３は、内部情報が出力できる状態になったことを示す原出力制御信号ＰＲＣＴＲＬと、出力タイミングの基準となるクロック信号ＣＬＫとを用いて内部情報を外部へ出力するタイミングを決定する。決定したタイミングは出力制御信号ＣＴＲＬとして出力バッファ部１２へ送り、内部情報を外部へ出力させる。外部回路１５と外部回路１６は、それぞれ入出力端子１０へ情報を出力し、また、入出力端子１０からの情報を取り込む動作をしている。図２は、入力バッファ部１１、出力バッファ部１２の回路図の例である。
【００４３】
図３は、この入出力回路の動作の一例を示すタイミング図である。図３（ａ）に示されるようなクロック信号ＣＬＫは、本半導体集積回路内部の信号である。以降このクロック信号ＣＬＫを基準としてタイミングを説明するので、ＣＬＫ０〜２８というように番号を付け、図３（ａ）にはその数字部分を記載する。図３（ｂ）に示されるように外部回路１５は、ＣＬＫ１〜５の間は出力し、ＣＬＫ８〜１３の間は入力の動作をしている。外部回路１６は、ＣＬＫ１６〜２１の間は出力し、ＣＬＫ２４〜２７の間は入力している。一方、本発明による半導体集積回路の入出力はその逆の動作となるが、内部情報を出力できるようになるタイミングは、図３（ｃ）で示されるように原出力制御信号ＰＲＣＴＲＬがオン（Ｈレベル）の状態、即ちＣＬＫ６〜１３の間とＣＬＫ２０〜２７の間である。外部回路１５への出力は、原出力制御信号ＰＲＣＴＲＬをクロックで同期を取って出力するため、図３（ｄ）に示すように出力制御信号ＣＴＲＬをＣＬＫ７〜１３の間オン状態とする。外部回路１６に対しての出力も同じタイミングとすると、図３（ｄ）の実線で示すようなタイミング、即ちＣＬＫ２１〜２７で出力制御信号ＣＴＲＬがオンとなり、少なくともＣＬＫ２１の期間は外部回路１６の出力とバス上で衝突することになる。衝突を防止するためには、外部回路１６に対して出力する場合、出力するタイミングを変更する必要がある。即ち、外部回路１６に対して出力する場合、図３（ｄ）の点線のように出力制御信号ＣＴＲＬを外部回路１５に対する出力するタイミングに比較して２クロック分遅れて出力を開始するように変更しなければならない。
【００４４】
図３に示したような外部回路のタイミングに対処する実施例を示す。図４は、半導体集積回路の入出力回路の一構成例を示すブロック図である。入出力端子１０は、入力バッファ部１１と出力バッファ部１２に接続し、外部との接点である。出力タイミング生成部１３で生成した出力制御信号ＣＴＲＬは、出力バッファ部１２に接続し、出力状態を制御する。内部のシステムクロック回路１４は、クロック信号ＣＬＫを出力タイミング生成部１３に供給する。出力バッファ部１２に接続する出力信号ＯＵＴＰＵＴと、入力バッファ部１１に接続する入力信号ＩＮＰＵＴと、出力バッファ部１２および出力タイミング生成部１３に接続する原出力制御信号ＰＲＣＴＲＬは、半導体集積回路の内部の信号である。
【００４５】
入力バッファ部１１は、入出力端子１０を通して入力する外部の信号から情報を取り出し、入力信号ＩＮＰＵＴとして内部の回路に供給する。内部で生成された情報信号は、出力信号ＯＵＴＰＵＴとして出力バッファ部１２へ入力する。システムクロック回路１４は、内部動作のタイミング基準となるクロック信号を生成し、入出力に関するクロック信号ＣＬＫを出力タイミング生成部１３に供給する。出力タイミング生成部１３は、内部情報が出力できる状態になったことを示す原出力制御信号ＰＲＣＴＲＬと、出力タイミングの基準となるクロック信号ＣＬＫとを用いて内部情報を外部へ出力するタイミングを決定する。決定したタイミングは出力制御信号ＣＴＲＬとして出力バッファ部１２へ送る。出力バッファ部１２は、原出力制御信号ＰＲＣＴＲＬのタイミングを使って出力信号ＯＵＴＰＵＴを保持し、出力タイミング生成部１３で生成された出力のタイミングを示す出力制御信号ＣＴＲＬに従ってバッファを開き、入出力端子１０を通して保持している信号を外部へ出力する。
【００４６】
出力タイミング生成部１３と出力バッファ部１２の構成を図５に示す。出力タイミング生成部１３は、タイミング部１００と選択部２００とを備える。タイミング部１００は、フリップフロップ１１１〜１１４を備えた４段構成のシフトレジスタ１１０を有し、タイミング信号Ｑ１〜４を生成して選択部２００へ出力する。選択部２００は、レジスタ２１１を有する選択設定回路２１０と、ＯＲゲート２２１〜２２４とＡＮＤゲート２２５の組み合わせ回路になっている選択演算回路２２０とを備える。２入力のＯＲゲート２２１〜２２４は、それぞれ一方の入力を選択設定部２１０からの選択信号ＳＥＬ１〜４に、もう一方の入力をタイミング部１００からのタイミング信号Ｑ１〜４に接続し、それぞれの出力は全てＡＮＤゲート２２５の入力に接続する。ＡＮＤゲート２２５の出力は、出力制御信号ＣＴＲＬとして出力バッファ部１２へ出力する。出力バッファ部１２は、出力バッファ３００とフリップフロップ４００を備え、フリップフロップ４００は内部の出力信号ＯＵＴＰＵＴを原出力制御信号ＰＲＣＴＲＬのタイミングで保持し、その出力は出力制御信号ＣＴＲＬによって制御される出力バッファ３００を通して出力信号ＯＵＴとして出力する。
【００４７】
タイミング部１００において、シフトレジスタ１１０は、原出力制御信号ＰＲＣＴＲＬをクロック信号ＣＬＫによって順次シフトし、タイミング信号Ｑ１〜４を生成し、選択部２００へ出力する。選択部２００では、選択設定回路２１０のレジスタ２１１に設定してある選択信号ＳＥＬ１〜４に従って、タイミング部１００で生成したタイミング信号Ｑ１〜４を選択演算回路２２０で組み合わせて出力制御信号ＣＴＲＬを生成する。選択設定回路２１０のレジスタ２１１は、選択状態を保持できるものであれば、他の記憶素子でも、また、配線によって構成されてもよい。また、タイミング部１００のシフトレジスタ１１０は４段構成で図示しているが、遅延させる時間、クロック周期などによって段数を決定する。さらに、シフトレジスタの代わりにバイナリカウンタも使用できる。その場合、フリップフロップ段数が同一であれば、より長時間を対象にすることができるが、選択演算回路が複雑になることが多い。
【００４８】
一方、フリップフロップ４００は、出力信号ＯＵＴＰＵＴを少なくとも出力開始から出力完了するまで保持する。ここでは、原出力制御信号ＰＲＣＴＲＬを使って出力信号ＯＵＴＰＵＴを保持する構成としている。なお、出力信号は１本としているため、フリップフロップとしたが、データを保持できる回路であれば特に限定はしない。出力バッファ３００は、出力制御信号ＣＴＲＬで出力を制御しており、フリップフロップ４００で保持している出力信号を、選択部２００で生成した出力制御信号ＣＴＲＬに従って出力する。なお、出力していないときはハイインピーダンス状態（ＨｉＺ状態）になっている。
【００４９】
図６に示したタイミング図に沿って、出力タイミング生成部１３の動作を説明する。システムクロック回路１４で生成したクロック信号ＣＬＫは、図６（ａ）に示されるように出力タイミングの基準として用い、出力タイミング生成部１３へ入力する。図３とのタイミング関係を明確にするため、対応するタイミングに同じ番号をつけて示す。なお、図６（ａ）下段の番号は図３の前半部分のタイミング、上段の番号は図３の後半部分のタイミングに対応する。出力データの準備完了を示す原出力制御信号ＰＲＣＴＲＬは、図６（ｂ）に示すようにＣＬＫ５／１９の途中からＣＬＫ１３／２７の途中までの間有効を示すオン状態で出力タイミング生成部１３へ入力する。シフトレジスタ１１０は、クロック信号ＣＬＫに同期して原出力信号ＰＲＣＴＲＬをシフトしていく。シフトレジスタ１１０を構成するフリップフロップ１１１〜１１４の出力は、図６（ｃ）〜（ｆ）に示すようにタイミング信号Ｑ１〜４として選択部２００へ入力する。
【００５０】
選択部２００において、選択演算回路２２０は、ＯＲゲート２２１〜２２４でタイミング信号Ｑ１〜４を選択し、ＡＮＤゲート２２５で合成することによって出力制御信号ＣＴＲＬを生成する。タイミング信号Ｑ１〜４の選択は、選択設定部２１０のレジスタ２１１に設定してある選択信号ＳＥＬ１〜４によって行う。この選択部２００で選択できるタイミングは１１の状態があり、選択信号ＳＥＬ１〜４と選択できるタイミングの関係を図７に示す。それぞれの出力制御信号ＣＴＲＬのタイミングは、図６（ｇ）〜（ｐ）に示すようにタイミング１からタイミング１０の１０通りである。図７のタイミング０の場合、出力制御信号ＣＴＲＬは、出力なしの状態になる。選択設定回路２１０に選択信号ＳＥＬ１〜４の状態を設定することにより、必要な出力タイミングが得られることになる。図３前半の出力制御信号ＣＴＲＬのタイミングはＣＬＫ７〜１３であるから、図６（ｋ）タイミング５であり、選択設定回路２１０のレジスタ２１１には図７タイミング５に示すようにＳＥＬ１、２にはＬレベルを、ＳＥＬ３、４にはＨレベルを設定する。図３後半の出力制御信号ＣＴＲＬのタイミングは、ＣＬＫ２３〜ＣＬＫ２７であるから、図６（ｐ）タイミング１０であり、選択設定回路２１０のレジスタ２１１には図７タイミング１０に示すようにＳＥＬ１、４にはＬレベルを、ＳＥＬ２、３はＬまたはＨレベル（この回路では、どちらのレベルでも同じ出力が得られる）を設定する。このように選択設定回路２１０のレジスタ２１１の設定内容を切り替えることによって、外部回路１５および外部回路１６の入出力タイミングに合致したタイミングが得られることになる。
【００５１】
タイミング部１００のシフトレジスタ１１０は、常時クロック信号ＣＬＫが入力しているために常時動作状態となっており、無駄な動作（電力を消費）をしていることになる。シフトレジスタ１１０の動作が必要な期間は、原出力制御信号ＰＲＣＴＲＬが変化する前後であることから、原出力制御信号ＰＲＣＴＲＬの変化する前後の必要な期間のみクロック信号ＣＬＫを供給し、シフトレジスタを動作させることが消費電力削減、雑音低減の観点から望ましい。
【００５２】
図８は、クロック供給を必要な期間に限定する回路の一例である。シフトレジスタ１１０の周辺に、ＡＮＤゲート１１５と、ＯＲゲート１１６を追加したものである。ＯＲゲート１１６は、シフトレジスタの出力Ｑ１〜４と原出力制御信号ＰＲＣＴＲＬを入力し、出力をクロック制御信号ＣＬＫＧＡＴＥとしてＡＮＤゲート１１５の入力に接続する。クロック信号ＣＬＫとクロック制御信号ＣＬＫＧＡＴＥを入力したＡＮＤゲート１１５の出力は、シフトレジスタ１１０のクロック入力に接続する。
【００５３】
ＯＲゲート１１６は、シフト動作を行わなければならない期間の開始を原出力制御信号ＰＲＣＴＲＬで、シフト動作中をシフトレジスタ１１０の出力Ｑ１〜４で識別するためにそれらの信号を入力し、全ての信号が無くなるまでをクロック供給の期間としてクロック制御信号ＣＬＫＧＡＴＥを生成する。ＡＮＤゲート１１５は、クロック制御信号ＣＬＫＧＡＴＥによってクロック信号ＣＬＫを断続することで必要な期間だけ供給されるクロック信号ＣＬＫ’を生成し、シフトレジスタ１１０に供給する。
【００５４】
図９にクロック信号を供給制限する回路のタイミング図を示す。図９（ａ）に示すようにタイミング部１００に入力のクロック信号ＣＬＫは、ＡＮＤゲート１１５において、図９（ｇ）で示されるようなクロック制御信号ＣＬＫＧＡＴＥで制御される。図９（ｂ）で示されるような原出力制御信号ＰＲＣＴＲＬが出力準備完了を示していない時（〜ＣＬＫ４）、シフトレジスタ１１０に供給されるクロック信号ＣＬＫ’（図９（ｈ））は、断の状態になっている。原出力信号ＰＲＣＴＲＬが出力準備完了を示すと（ＣＬＫ５〜１３）、ＯＲゲート１１６の出力がオン、即ち、クロック制御信号ＣＬＫＧＡＴＥ（図９（ｇ））は通過状態となり、図９（ｈ）に示すようなクロック信号ＣＬＫ’として、シフトレジスタ１１０にクロックを供給する。クロック信号ＣＬＫ’が供給されるとシフトレジスタ１１０は、シフト動作を行い、その出力Ｑ１〜４（図９（ｃ）〜（ｆ））に順次出力が現れる（ＣＬＫ６〜９）。原出力制御信号ＰＲＣＴＲＬが終了すると、シフトレジスタ１１０の出力Ｑ１〜４も順次オフ状態になっていく（ＣＬＫ１４〜１７）。シフトレジスタ１１０の出力Ｑ４のタイミングが、タイミング部で生成できる最後のタイミングであり、この出力Ｑ４がオフになるまでクロックが供給されていればよいので、原出力制御信号ＰＲＣＴＲＬとシフトレジスタの出力Ｑ１〜４の論理和であるＯＲゲート１１６の出力、即ちクロック制御信号ＣＬＫＧＡＴＥは、出力Ｑ４がオフになる（ＣＬＫ１７の始め）までオン状態で、その後オフになる。以上により、シフトレジスタ１１０に与えるクロックＣＬＫ’は、必要な期間のみ供給されることになる。なお、この回路例では、ＯＲゲート１１６にシフトレジスタ１１０の出力Ｑ１〜４が入力されているが、図９のタイミングでは、出力Ｑ１〜３のタイミングは無くてもよい。シフトレジスタの段数、入力するクロックの周期、原出力制御信号の時間長、論理演算素子の種類などから使用する信号を決定する方がよりよい。
【００５５】
（第２の実施の形態）
図１０は本発明の第２の実施の形態に係わる半導体集積回路の出力回路部分の構成ブロックを示す図である。出力回路は、出力バッファ部２１と出力タイミング生成部２２を備え、出力バッファ部２１の出力ＯＵＴは、出力端子２０から外部へ送出される。出力タイミング生成部２２に供給するクロック信号ＣＬＫは、外部クロック回路２４によって生成された外部クロック信号ＥＸＴを位相同期ループ回路２３で処理した信号である。外部の制御回路２５は、切替信号ＳＷを生成し、切替信号ＳＷは出力タイミング生成部２２に入力する。出力制御信号ＣＴＲＬは、出力タイミング生成部２２で生成される信号であり、出力バッファ部２１に接続する。出力信号ＯＵＴＰＵＴおよび原出力制御信号ＰＲＣＴＲＬは、半導体集積回路の内部の信号で、出力信号ＯＵＴＰＵＴは出力バッファ部２１に、原出力制御信号ＰＲＣＴＲＬは、出力バッファ部２１と出力タイミング生成部２２に入力する。
【００５６】
位相同期ループ回路２３は、外部クロック回路２４で生成した外部クロック信号ＥＸＴを入力し、外部クロックＥＸＴに同期したクロック信号ＣＬＫを生成し、出力タイミング生成部２２へ供給する。位相同期ループ回路２３は、外部クロック信号ＥＸＴと同期をとりながら周期の異なる内部クロックＣＬＫを発生するものであり、外部クロックＥＸＴがそのまま使用できるものであれば位相同期ループ回路２３なしに出力タイミング生成部２２に供給しても構わない。出力タイミング生成部２２は、内部情報が出力できる状態になったことを示す原出力制御信号ＰＲＣＴＲＬと、クロック信号ＣＬＫとでタイミング信号を生成する。出力タイミング生成部２２は、生成したタイミング信号を組み合わせて外部制御回路２５から与えられる切替信号ＳＷによって指定されるタイミングの信号を生成し、出力制御信号ＣＴＲＬとして出力バッファ部２１に与える。出力バッファ部２１は、原出力制御信号ＰＲＣＴＲＬのタイミングを使って出力信号ＯＵＴＰＵＴを保持し、出力制御信号ＣＴＲＬに従ってバッファを開き、保持している信号を出力信号ＯＵＴとして出力端子２０を通して外部へ出力する。
【００５７】
図１１に出力タイミング生成部２２と出力バッファ部２１の構成の一例を示す。出力タイミング生成部２２は、タイミング部１００と選択部２００を備え、タイミング部１００で生成したタイミング信号Ｑ１〜４を選択部２００へ出力する。タイミング部１００は、フリップフロップ１１１〜１１４を備えた４段構成のシフトレジスタ１１０を有している。選択部２００は、入力バッファ２４１〜２４４を有する選択設定回路２４０と、ゲート回路２２１〜２２５を有する選択演算回路２２０とを備えている。入力バッファ２４１〜２４４は、外部制御回路２５からの切替信号ＳＷを入力する。この例では、切替信号ＳＷは４本であるため、入力バッファ２４１〜２４４に入力する信号をそれぞれ切替信号ＳＷ１〜４とする。入力バッファ２４１〜２４４の出力は、選択信号ＳＥＬ１〜４として選択演算部２２０へ出力する。選択演算部２２０のＯＲゲート２２１〜２２４は、２入力であり、それぞれ一方の入力を選択設定部２４０からの選択信号ＳＥＬ１〜４に、もう一方の入力をタイミング部１００からのタイミング信号Ｑ１〜４に接続し、それぞれの出力は全てＡＮＤゲート２２５の入力に接続する。ＡＮＤゲート２２５の出力は、出力制御信号ＣＴＲＬとして出力バッファ部２１へ出力する。出力バッファ部２１は、出力バッファ３００とフリップフロップ４００を備え、フリップフロップ４００は内部の出力信号ＯＵＴＰＵＴを原出力制御信号ＰＲＣＴＲＬのタイミングで保持し、その出力は出力制御信号ＣＴＲＬによって制御される出力バッファ３００を通して出力信号ＯＵＴとして出力する。
【００５８】
位相同期ループ回路２３は、外部クロック信号ＥＸＴに同期した内部のクロック信号ＣＬＫを生成する。タイミング部１００は、原出力制御信号ＰＲＣＴＲＬと位相同期ループ回路２３が生成したクロック信号ＣＬＫからシフトレジスタ１１０によってタイミング信号Ｑ１〜４を生成する。選択設定回路２４０は、外部制御回路２５から入力した切替信号ＳＷ（ＳＷ１〜４）を入力バッファ２４１〜２４４によって取り込み、選択信号ＳＥＬ１〜４として選択演算部２２０へ出力する。ここでは、切替信号ＳＷ１はＬレベル（オフ）状態、切替信号ＳＷ２と切替信号ＳＷ４はＨレベル（オン）状態で固定されていて、変化する信号は切替信号ＳＷ３である。選択演算回路２２０は、タイミング部１００で生成したタイミング信号Ｑ１〜４を組み合わせてタイミングを生成し、選択設定回路２４０から出力された選択信号ＳＥＬ１〜４によって指定されたタイミングを選択して出力制御信号ＣＴＲＬを生成する。一方、フリップフロップ４００は、原出力制御信号ＰＲＣＴＲＬのタイミングで出力信号ＯＵＴＰＵＴを取り込み、出力完了するまで保持する。出力バッファ３００は、出力制御信号ＣＴＲＬで出力を制御しており、フリップフロップ４００で保持している出力信号を、選択部２００で生成した出力制御信号ＣＴＲＬに従って出力する。
【００５９】
図１２は、この出力回路の動作の一例を示すタイミング図である。本回路が出力するタイミングは、外部クロック信号ＥＸＴのＬレベルの期間に同期しなければならない場合と非同期でもよい場合があり、切替信号ＳＷによって制御する。切替信号ＳＷのうち変化する信号は切替信号ＳＷ３のみであり、図１２（ａ）に示すように切替信号ＳＷ３がＬ（オフ）レベルのときは、外部クロック信号ＥＸＴのＬレベルの期間に同期し、Ｈ（オン）レベルのときは、外部クロック信号ＥＸＴに非同期となることが求められている。図１２（ｃ）に示されるようなクロック信号ＣＬＫは、位相同期ループ回路２３で生成しているため、図１２（ｂ）に示されるような外部クロック信号ＥＸＴに同期している。このクロック信号ＣＬＫに番号を付けてタイミングの説明を行う。出力する情報も外部クロック信号ＥＸＴに同期して生成され、その状態を示す原出力制御信号ＰＲＣＴＲＬは、図１２（ｄ）に示されるようにＣＬＫ３〜９、ＣＬＫ１９〜２５において生成され、オン状態になる。ＣＬＫ３〜９の区間では切替信号ＳＷ３はオンであるため、出力制御信号ＣＴＲＬは、原出力制御信号ＰＲＣＴＲＬを内部のクロック信号で同期させた図１２（ｆ）に示すようなタイミングＱ１（ＣＬＫ４〜９）で生成する。ＣＬＫ１９〜２５の区間では、切替信号ＳＷ３はオフであり、外部クロック信号ＥＸＴのＬレベル（ＣＬＫ２２〜２５）に同期しなければならない。これは非同期時に比較して２クロック遅延し、出力期間も２クロック短縮された状態であり、出力制御信号ＣＴＲＬは、図１２（ｅ）の後半に示されるような信号（ＣＬＫ２２〜２５）としなければならない。図１２（ｈ）に示されるようなタイミングＱ３で始まり、図１２（ｆ）に示されるようなタイミングＱ１で終了するようにタイミングＱ３とタイミングＱ１を用いてタイミングを生成する。ところで、選択演算回路２２０は、図５に示した選択演算回路２２０と同じであり、生成される出力制御信号ＣＴＲＬのタイミングと選択信号ＳＥＬ１〜４の関係は、図７となる。よって、図１２（ｅ）のＣＬＫ４〜９のタイミングは図７タイミング１の状態（ＳＥＬ１＝Ｌ、ＳＥＬ２＝Ｈ、ＳＥＬ３＝Ｈ、ＳＥＬ４＝Ｈ）、ＣＬＫ２２〜２５のタイミングは図７タイミング８の状態（ＳＥＬ１＝Ｌ、ＳＥＬ２はどちらのレベルでもよい、ＳＥＬ３＝Ｌ、ＳＥＬ４＝Ｈ）を選択信号に設定すればよいことになる。図１１の切替信号ＳＷは、ＳＷ１＝Ｌ、ＳＷ２＝Ｈ、ＳＷ４＝Ｈにそれぞれ固定され、ＳＷ３はＨレベルとＬレベルを切り替えとなっている。即ち、選択設定回路２４０は、切替信号ＳＷを取り込み、ＳＷ３がＨレベルの場合は図７タイミング１の状態（ＳＥＬ１＝Ｌ、ＳＥＬ２＝Ｈ、ＳＥＬ３＝Ｈ、ＳＥＬ４＝Ｈ）を選択し、ＳＷ３がＬレベルの場合は図７タイミング８の状態（ＳＥＬ１＝Ｌ、ＳＥＬ２はどちらのレベルでもよいのでＨとする、ＳＥＬ３＝Ｌ、ＳＥＬ４＝Ｈ）を選択する。外部制御回路からの切替信号ＳＷによって期待されるタイミングで出力できることになる。
【００６０】
（第３の実施の形態）
図１３は本発明の第３の実施の形態に係わる半導体集積回路の出力回路部分の構成ブロックを示す図である。出力回路は、出力バッファ部３１と出力タイミング生成部３２を備え、出力バッファ部３１の出力ＯＵＴは、出力端子３０から外部へ送出される。出力タイミング生成部３２に供給するクロック信号ＣＬＫは、外部クロック回路３４によって生成された外部クロック信号ＥＸＴを分周回路３３で分周した信号である。出力制御信号ＣＴＲＬは、出力タイミング生成部３２で生成される信号であり、出力バッファ部３１に接続する。出力信号ＯＵＴＰＵＴおよび原出力制御信号ＰＲＣＴＲＬは、半導体集積回路の内部の信号で、出力信号ＯＵＴＰＵＴは出力バッファ部３１に、原出力制御信号ＰＲＣＴＲＬは出力バッファ部３１と出力タイミング生成部３２に入力する。
【００６１】
分周回路３３は、外部から供給されるクロック信号ＥＸＴを入力し、設定されている分周比で分周したクロック信号ＣＬＫを生成し、出力タイミング生成部３２へ供給する。出力タイミング生成部３２は、内部情報が出力できる状態になったことを示す原出力制御信号ＰＲＣＴＲＬと、クロック信号ＣＬＫとでタイミング信号を生成する。出力タイミング生成部３２は、生成したタイミング信号を組み合わせて指定されるタイミングの信号を生成し、出力制御信号ＣＴＲＬとして出力バッファ部３１に与える。出力バッファ部３１は、原出力制御信号ＰＲＣＴＲＬのタイミングを使って出力信号ＯＵＴＰＵＴを保持し、出力制御信号ＣＴＲＬに従ってバッファを開き、保持している信号を出力信号ＯＵＴとして出力端子３０を通して外部へ出力する。
【００６２】
図１４に出力タイミング生成部３２と出力バッファ部３１の構成の一例を示す。出力タイミング生成部３２は、タイミング部１００と選択部２００を備え、タイミング部１００で生成したタイミング信号Ｑ１〜４を選択部２００へ出力する。タイミング部１００は、フリップフロップ１１１〜１１４を備えた４段構成のシフトレジスタ１１０を有し、タイミング信号Ｑ１〜４を生成して選択部２００へ出力する。選択部２００は、レジスタ２１１を備える選択設定回路２１０と、選択演算回路２３０を有している。また、出力バッファ部３１は、出力バッファ３００とフリップフロップ４００を備え、フリップフロップ４００は内部の出力信号ＯＵＴＰＵＴを原出力制御信号ＰＲＣＴＲＬのタイミングで保持し、その出力は出力制御信号ＣＴＲＬによって制御される出力バッファ３００を通して出力信号ＯＵＴとして出力する。
【００６３】
外部クロック信号ＥＸＴは、分周回路３３で設定された分周比で分周され、クロック信号ＣＬＫとして出力タイミング生成部３２のタイミング部１００に入力する。タイミング部１００において、シフトレジスタ１１０は、原出力制御信号ＰＲＣＴＲＬをクロック信号ＣＬＫによって順次シフトし、タイミング信号Ｑ１〜４を生成し、選択部２００へ出力する。選択部２００では、選択設定回路２１０のレジスタ２１１に設定してある選択信号ＳＥＬ１〜４に従って、タイミング部１００で生成したタイミング信号Ｑ１〜４を選択演算回路２３０で組み合わせて出力制御信号ＣＴＲＬを生成する。一方、フリップフロップ４００は、原出力制御信号ＰＲＣＴＲＬのタイミングで出力信号ＯＵＴＰＵＴを取り込み、出力完了するまで保持する。出力バッファ３００は、出力制御信号ＣＴＲＬで出力を制御しており、フリップフロップ４００で保持している出力信号を、選択部２００で生成した出力制御信号ＣＴＲＬに従って出力する。
【００６４】
図１５に示すタイミング図に従って出力タイミング生成部３２の動作を説明する。本回路は、出力するタイミングをクロック信号ＣＬＫの周期をもとに任意の時間だけ遅延させるものである。分周回路３３は、図１５（ａ）に示されるような外部クロック信号ＥＸＴを４分周したクロック信号ＣＬＫを生成し（図１５（ｂ））、タイミング部１００のシフトレジスタ１１０へ与える。シフトレジスタ１１０は、図１５（ｃ）に示されるような原出力制御信号ＰＲＣＴＲＬをクロック信号ＣＬＫでシフトさせて図１５（ｄ）〜（ｇ）に示されるようなタイミング信号Ｑ１〜４を生成する。選択演算回路２３０は、タイミング信号Ｑ１〜４を組み合わせて図１５（ｈ）〜（ｎ）に示されるようなＮｏ１〜７の出力タイミングを生成する。選択設定回路２１０は、レジスタ２１１に出力タイミングを選択する情報を保持しており、レジスタ２１１の出力ＳＥＬ１〜４は、選択信号として選択演算回路２３０において出力タイミングＮｏ１〜７を選択する。選択信号ＳＥＬ１〜４と選択される出力タイミングＮｏ１〜７とは、図１６に示す関係にある。なお、図１４、図１５の例では、シフトレジスタ１１０は４段構成のため生成できるタイミングは７通りとなり、選択設定回路２１０のレジスタ２１１は、３出力（ＳＥＬ１〜３）しか使用していない。使用する状況によってタイミング部１００のシフトレジスタ１１０の段数、選択設定回路２１０のレジスタ２１１の大きさを決めるとよい。選択されたタイミングは出力制御信号ＣＴＲＬとして出力バッファ３００を制御し、指定されたタイミングで出力が得られることになる。
【００６５】
図１５（ｈ）〜（ｎ）に示されるような出力タイミングＮｏ１〜７を生成する選択演算回路２３０は、組み合わせ回路で実現する場合、例えば図１７に示すような回路となる。タイミングを選択する信号を生成するデコーダ回路２３１と、タイミング生成のためのゲート回路２３２ａ〜ｄ、２３３ａ〜ｇ、２３４とを用いる。タイミング信号Ｑ１〜４は、それぞれの持つタイミングを引き出すため、直接或いはＮＯＴゲート２３２ａ〜ｄを通してＡＮＤゲートに接続する。タイミング信号Ｑ１はＮＯＴゲート２３２ａとＡＮＤゲート２３３ａと２３３ｄに、タイミング信号Ｑ２はＮＯＴゲート２３２ｂとＡＮＤゲート２３３ｂと２３３ｅに、タイミング信号Ｑ３はＮＯＴゲート２３２ｃとＡＮＤゲート２３３ｃと２３３ｆに、タイミング信号Ｑ４はＮＯＴゲート２３２ｄとＡＮＤゲート２３３ｄと２３３ｇに接続する。ＮＯＴゲート２３２ａの出力は、ＡＮＤゲート２３３ｅに接続する。ＮＯＴゲート２３２ｂの出力は、ＡＮＤゲート２３３ａとＡＮＤゲート２３３ｆに接続する。ＮＯＴゲート２３２ｃの出力は、ＡＮＤゲート２３３ｂとＡＮＤゲート２３３ｇに接続する。ＮＯＴゲート２３２ｄの出力は、ＡＮＤゲート２３３ｃに接続する。選択信号ＳＥＬ１〜３は、デコーダ回路２３１に入力し、７種のタイミングを選択する信号を生成し、それぞれＡＮＤゲート２３３ａ〜２３３ｇに入力する。ＯＲゲート２３４は、ＡＮＤゲート２３３ａ〜ｇで選択したタイミング信号を合成し、出力制御信号ＣＴＲＬを生成する。
【００６６】
また、図１８に示すようにプログラム可能な演算素子を用いるとタイミング生成に柔軟に対応できる。プログラム可能な演算素子として、ＡＮＤ演算アレイとＯＲ演算アレイが接続されている演算回路を用いると、論理式をそのまま適用できる。このタイミングを生成する出力制御信号ＣＴＲＬの論理式は、論理否定した信号名を信号名の後にｎを付加して表すと、

となる。
【００６７】
また、タイミング信号Ｑ１〜４と選択信号ＳＥＬ１〜４をアドレス情報としてみると、メモリアレイでもよいことが解る。データとしてそのアドレスに対応する出力制御信号ＣＴＲＬの状態を書き込んでおけばよい。ＲＡＭやフラッシュメモリのように書き換えが可能なメモリ素子を用いると動作中にも論理変更が可能となり、より柔軟な対応が可能となる。以上のようにして生成した出力制御信号を用いることによって出力するタイミングを任意の時間だけ遅延させることができるようになる。
【００６８】
（第４の実施の形態）
図１９は本発明の第４の実施の形態に係わる半導体集積回路を使用した回路例を示す図である。本発明の半導体集積回路７００と出力回路７１１を有する半導体集積回路７１０と入力回路７２１を有する半導体集積回路７２０がバスによって接続されている。半導体集積回路７００は、出力タイミング生成部７０２と、出力バッファ部７０１を有しており、出力するデータの準備が完了したことを示す原出力制御信号ＰＲＣＴＲＬは出力バッファ部７０１と出力タイミング生成部７０２に入力するとともに半導体集積回路７１０へ出力される。出力タイミング生成部７０２で生成された出力制御信号ＣＴＲＬは半導体集積回路７２０へそれぞれ接続されている。
【００６９】
半導体集積回路７００は、出力するデータの準備が完了すると、原出力制御信号ＰＲＣＴＲＬを生成し、出力バッファ部７０１と出力タイミング生成部７０２に入力するとともに、半導体集積回路７１０へ出力する。原出力制御信号ＰＲＣＴＲＬが入力した出力タイミング生成部７０２は、指定された遅延時間後に出力するようにタイミングを生成し、出力制御信号ＣＴＲＬを出力バッファ部７０１へ出力する。出力バッファ部７０１は、出力信号ＯＵＴ０を出力制御信号ＣＴＲＬの制御によって指定された遅延時間後、出力信号ＯＵＴ１としてバスへ出力する。半導体集積回路７１０は、独自のタイミングで出力回路７１１を通して出力信号ＯＵＴ２を出力している。半導体集積回路７１０は、出力信号ＯＵＴ２を出力中に半導体集積回路７００からの出力制御信号ＣＴＲＬがあると、一定時間後に出力を中止するように制御している。半導体集積回路７２０は、入力回路７２１を通してバス上の信号から入力を得ており、半導体集積回路７００の出力信号ＯＵＴ１がバスに出力されたことは出力制御信号ＣＴＲＬによって認知でき、バスからデータを取り込む。
【００７０】
図２０のタイミング図に従って動作例を示す。半導体集積回路７００は、内部の情報が出力できる状態になったときに図２０（ａ）に示されるように原出力制御信号ＰＲＣＴＲＬを生成し、出力バッファ部７０１と出力タイミング生成部７０２に入力するとともに、半導体集積回路７１０へ通知する。出力バッファ部７０１は、出力信号ＯＵＴ０を出力が完了するまで保持し、出力タイミング生成部７０２は、出力するためのタイミングを生成する。半導体集積回路７１０は、図２０（ｄ）で示されるように出力信号ＯＵＴ２を出力中であったため、半導体集積回路７００の原出力制御信号ＰＲＣＴＲＬによる出力の抑制情報を受け取るとそれまで出力していた出力信号ＯＵＴ２を出力回路７１１で制御し、出力を終了する。このとき出力が終了するまで若干のタイムラグが発生する。半導体集積回路７００は、図２０（ｂ）に示されるように出力タイミング生成部７０２で半導体集積回路７１０が出力を終了するまでのタイムラグを想定した時間だけ出力信号ＯＵＴ０を遅延させる出力制御信号ＣＴＲＬを生成する。タイムラグを吸収した出力制御信号ＣＴＲＬによって出力バッファ部７０１は、図２０（ｃ）に示されるように遅延させた出力信号ＯＵＴ１をバスに出力する。半導体集積回路７２０の入力回路７２１には、図２０（ｅ）に示されるように半導体集積回路７１０の出力の後に半導体集積回路７００の出力がバスから入力されている。半導体集積回路７２０は、半導体集積回路７００から出力された出力制御信号ＣＴＲＬによって半導体集積回路７００がバス上にデータを出力したことを確認し、入力回路７２１によってバス上からデータを取り込ことができる。以上のようにバス上での出力同士の衝突を防止した入出力が可能となる。
【００７１】
【発明の効果】
本発明の実施により、外部から出力バッファに印加される信号と出力バッファの出力信号が衝突しないように出力バッファから出力される出力信号の出力タイミングを制御することができ、出力信号同士の衝突が引き起こす信号レベル変動による誤動作を防止することができる。
【００７２】
また、本発明の実施により、出力タイミングを任意に変更することが可能となるため、接続される外部回路に合致した出力タイミングで出力することができ、外部回路が各々持っていたタイミング生成用の回路を削減し、さらに回路削減による消費電力の削減が可能となる。
【００７３】
さらに、本発明の実施により、外部回路の変更によって生ずるタイミング変更がある場合にも、回路の変更を行わずタイミング設定の値を変更するだけで対処でき、変更に伴う変更設計の時間と既に生産した集積回路やその集積回路を搭載している装置などの生産物の損失を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路の入出力回路の構成を示す図である。
【図２】同入出力回路の入力バッファ部、出力バッファ部の回路図である。
【図３】同入出力回路の動作を示すタイミング図である。
【図４】同入出力回路の構成を示す図である。
【図５】同入出力回路の出力タイミング生成部と出力バッファ部の構成を示す図である。
【図６】同入出力回路の出力タイミング生成部の動作を示すタイミング図である。
【図７】同入出力回路の選択信号とタイミングの関係を示す表である。
【図８】同入出力回路の出力タイミング生成部のクロック制御を示す回路例である。
【図９】同入出力回路の出力タイミング生成部のクロック制御を示すタイミング図である。
【図１０】本発明の第２の実施の形態に係る半導体集積回路の出力回路の構成を示す図である。
【図１１】同出力回路の出力タイミング生成部と出力バッファ部の構成を示す図である。
【図１２】同出力回路の出力タイミング生成部の動作を示すタイミング図である。
【図１３】本発明の第３の実施の形態に係る半導体集積回路の出力回路の構成を示す図である。
【図１４】同出力回路の出力タイミング生成部と出力バッファ部の構成を示す図である。
【図１５】同出力回路の出力タイミング生成部の動作を示すタイミング図である。
【図１６】同出力回路の選択信号とタイミングの関係を示す表である。
【図１７】同出力回路の選択演算回路例を示す回路図である。
【図１８】同出力回路の選択演算回路例を示す図である。
【図１９】本発明の第４の実施の形態に係る半導体集積回路を使用した回路例を示す図である。
【図２０】同回路例の動作を示すタイミング図である。
【符号の説明】
１０入出力端子
１１入力バッファ部
１２出力バッファ部
１３出力タイミング生成部
１４システムクロック回路
１５外部回路
１６外部回路
２０出力端子
２１出力バッファ部
２２出力タイミング生成部
２３位相同期ループ回路
２４外部クロック回路
２５外部制御回路
３０出力端子
３１出力バッファ部
３２出力タイミング生成部
３３分周回路
３４外部クロック回路
１００タイミング部
１１０シフトレジスタ
１１１〜１１４フリップフロップ
１１５〜１１６ゲート回路
２００選択部
２１０選択設定回路
２１１レジスタ
２２０選択演算回路
２２１〜２２５ゲート回路
２３０選択演算回路
２３１デコーダ回路
２３２ａ〜ｄ、２３３ａ〜ｇ、２３４ゲート回路
２３５プログラム可能な演算素子
２４０選択設定回路
２４１〜２４４入力バッファ
３００出力バッファ
４００フリップフロップ
７００本発明の半導体集積回路
７０１出力バッファ部
７０２出力タイミング生成部
７１０出力回路を有する半導体集積回路
７１１出力回路
７２０入力回路を有する半導体集積回路
７２１入力回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input / output circuit of a semiconductor integrated circuit, and more particularly to a circuit for controlling the timing of an input / output signal.
[0002]
[Prior art]
In an electronic circuit system, a large number of integrated circuits are connected in parallel through a common bus format, and information is transmitted and received between the integrated circuits. In such a configuration, the number of circuits that can output data on the bus must be limited to one. For this reason, each circuit is devised so that the output is performed when the other circuit is not using the bus. Generally, the existence of a circuit outputting data on the bus is notified to each circuit not outputting by a control signal, and a circuit that should output (must) output information Operates so as to output in accordance with an instruction by the control line. That is, the control line indicates the output timing so that the output signal does not compete with other circuits, and requires peripheral circuits to operate in accordance with the timing. Here, when two circuits output simultaneously, if one circuit has a high potential output and the other circuit has a low potential output, a short-circuit current will flow through the output circuit, resulting in electrical damage, It may lead to destruction. In addition, even if it is not ignoring the obvious restrictions on bus use, there is a slight time difference between the switching of multiple circuits depending on the internal processing at the time of switching, such as switching the output of each circuit simultaneously. There is a high probability of a collision. In particular, when a circuit having a large capacitive load is connected, signal switching is delayed and unintended collisions are likely to occur. Various ideas have been made to prevent such problems from occurring.
[0003]
Japanese Patent Laid-Open No. 2001-186005 (Patent Document 1) discloses that an external power supply stabilizes a signal on a bus from an output control circuit operating with an external power supply between an output tristate buffer and a level shifter. A technique has been known in which a circuit controlled by a control signal is installed and the output tri-state buffer is controlled to prevent problems such as bus collision on the system and malfunction of other circuits. This technique inserts a 2-input AND circuit and a 2-input OR circuit between the output tristate buffer and the level shifter connected to the external circuit side output terminal of the input / output circuit in the input / output terminal section, A control signal from an output control circuit operating with an external power supply is input to each one input of the AND circuit and OR circuit, the output tristate buffer is controlled, and the output of the input / output circuit is determined. .
[0004]
In Japanese Patent Laid-Open No. 4-260154 (Patent Document 2), when transferring data between a plurality of functional blocks, the data is transferred between the functional blocks through a common single serial data bus in a time sharing manner. Thus, a technique for reducing the number of input / output data lines between blocks and a gate circuit as an interface to the data lines has been known. In this technology, a time slot system is adopted, and in which time slot the data input / output timing of each block is assigned is assigned in advance, and the bidirectional gate in each block is assigned to the timing control unit according to this assignment. Since the on / off control is performed by the control, collision between data can be prevented.
[0005]
In Japanese Patent Application Laid-Open No. 4-205888 (Patent Document 3), in a semiconductor memory circuit device that is writable and shares an external data input / output terminal, when a write operation is set by an external control signal, a switching circuit for cutting off read data is used. A technique has been known in which the time from operation setting to writing data input is shortened by making the final stage of the output buffer non-conductive with the external data input / output terminal, thereby enabling a writing operation with a margin.
[0006]
As a test evaluation circuit for stabilizing an input / output circuit, Japanese Patent Laid-Open No. 3-152485 (Patent Document 4) discloses a semiconductor evaluation circuit for testing an integrated circuit having a bidirectional input / output terminal. A control circuit for controlling on / off of a relay that determines whether or not the evaluation device side driver is connected to the integrated circuit by an input / output switching signal (information) of the bidirectional input / output terminal supplied from the integrated circuit to be measured; There has been known a technique for minimizing the indeterminate state of a signal at a bidirectional input / output terminal generated during an integrated circuit test.
[0007]
[Patent Document 1]
JP 2001-186005 A
[Patent Document 2]
JP-A-4-260154
[Patent Document 3]
Japanese Patent Laid-Open No. 4-205888
[Patent Document 4]
JP-A-3-152485
[0008]
[Problems to be solved by the invention]
An object of the present invention is to control the output timing of the output signal output from the output buffer so that the signal applied from the outside to the output buffer does not collide with the output signal of the output buffer, thereby causing the output signals to collide with each other. This is to prevent malfunction due to signal level fluctuation.
[0009]
Another object of the present invention is that it is possible to arbitrarily change the output timing. Therefore, by outputting at an output timing that matches the connected external circuit, the circuit for generating timing that each external circuit has And further reducing power consumption by reducing circuits.
[0010]
Another object of the present invention is that even when there is a timing change caused by a change in an external circuit, it can be dealt with only by changing the timing setting value without changing the circuit. It is to prevent loss of products such as integrated circuits and devices equipped with such integrated circuits.
[0011]
[Means for Solving the Problems]
Hereinafter, means for solving the problem will be described using the numbers and symbols used in the embodiments of the present invention. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and [Embodiments of the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].
[0012]
In an aspect of the present invention, the semiconductor integrated circuit includes an output buffer unit (12/21/31) and an output timing generation unit (13/22/32). The output buffer unit (12/21/31) is an interface circuit that sends an internal information signal to the outside. The output timing generation unit (13/22/32) is a control circuit that gives the output buffer unit (12/21/31) the timing of sending the internal information signal from the output buffer unit (12/21/31) to the outside. is there.
[0013]
The output buffer section (12) of the semiconductor integrated circuit of the present invention is connected to the input / output terminal (10). The state of the output buffer unit (12) is one of an output state that outputs two levels of high and low and a high-impedance non-output state. The input / output terminal (10) receives an information signal from a signal applied to the terminal. An input state to be taken out, an output state in which an internal information signal is transmitted to the outside, and a non-input non-output state in which no information is exchanged with the outside are switched and used in common.
[0014]
The output buffer section (12) of the semiconductor integrated circuit of the present invention is connected to the input / output terminal (10). The state of the output buffer unit (12) is only an output state that outputs two levels, high and low, and the input / output terminal (10) has an input state in which an information signal is extracted from the outside through the input / output terminal (10), It is used in common by switching the output state in which the signal is sent to the outside through the input / output terminal (10). When the exchange of information with the outside is not performed, the output buffer unit (12) outputs a signal at a level at which an external information signal can be inputted. Open collector type and open drain type output circuits are applicable. An open collector type or open drain type output circuit performs an AND or OR operation on the data signal to control the output.
[0015]
The output buffer (21/31) of the semiconductor integrated circuit of the present invention is connected to the output terminal (20/30). The state of the output buffer unit (21/31) is either an output state that outputs two levels, high or low, or a non-output state of a high impedance state, and the output terminal (20/30) is an output state or a non-output state. And are used in common.
[0016]
The output buffer (21/31) of the semiconductor integrated circuit of the present invention is connected to the output terminal (20/30). The state of the output buffer unit (21/31) is only an output state that outputs two levels of high and low, and the output terminal (20/30) is always in an output state. When the internal information signal is not output to the outside, the output buffer unit (21/31) outputs a signal at a level that does not interfere with the external information signal. Open collector type and open drain type output circuits are applicable. An open collector type or open drain type output circuit performs an AND or OR operation on the data signal to control the output.
[0017]
The output timing generation unit (13/22/32) of the semiconductor integrated circuit according to the present invention includes a timing unit (100) and a selection unit (200). The timing unit (100) generates a timing signal using an original output control signal indicating that an internal information signal can be output and a clock signal serving as a reference for generating timing. The selection unit (200) selects the timing for sending the internal information signal to the outside by combining the timing signals generated by the timing unit (100). The selected timing is output as an output control signal to the output buffer unit (12/21/31).
[0018]
The clock signal serving as a reference for generating the timing of the semiconductor integrated circuit of the present invention is a clock signal supplied from an external circuit (24/34).
[0019]
The clock signal that is a reference for generating the timing of the semiconductor integrated circuit of the present invention is a clock signal generated by the phase-locked loop circuit (23) synchronized with the clock signal supplied from the external circuit (24).
[0020]
Further, the clock signal which is a reference for generating the timing of the semiconductor integrated circuit of the present invention is a clock signal supplied from the internal system clock circuit (14).
[0021]
In addition, the clock signal serving as a reference for generating the timing of the semiconductor integrated circuit of the present invention is the clock signal supplied from the external circuit (34) by the frequency dividing circuit (33) whose frequency dividing ratio can be arbitrarily set, or the external The clock signal generated by the phase-locked loop circuit (23) synchronized with the clock signal supplied from the circuit (24) or the clock signal supplied from the internal system clock circuit (14) is divided. It is a rounded signal.
[0022]
The timing unit (100) of the semiconductor integrated circuit of the present invention includes a shift register (110). The shift register (110) shifts the original output control signal with the clock signal to generate a timing signal.
[0023]
The clock signal supplied to the shift register (110) of the semiconductor integrated circuit of the present invention is supplied via the circuit (115) that can control the passage / non-passage of the signal. The period during which the clock signal passes is from when the original output control signal indicates that the internal information signal can be output until at least the final stage output of the shift register (110) has been output.
[0024]
The selection unit (200) of the semiconductor integrated circuit of the present invention includes a selection setting circuit (210/240) and a selection operation circuit (220/230). The selection setting circuit (210/240) gives a selection signal indicating which timing is selected to the selection arithmetic circuit (220/230). The selection arithmetic circuit (220/230) selects the timing according to the condition set by the selection setting circuit (210/240) from the timing of the timing signal generated by the timing unit (100), and generates an output control signal.
[0025]
The selection setting circuit (210) of the semiconductor integrated circuit of the present invention includes a storage element (211) that holds a setting state.
[0026]
The selection setting circuit (240) of the semiconductor integrated circuit according to the present invention includes input buffer circuits (241 to 244), and sets a selection signal by a signal input from an external circuit (25).
[0027]
The selection calculation circuit (230) of the semiconductor integrated circuit of the present invention includes a programmable calculation element (235), and allows selection calculation to be programmed.
[0028]
The output control signal generated by the output timing generation unit (13/22/32) of the semiconductor integrated circuit of the present invention is output to the outside.
[0029]
Further, the original output control signal input to the output timing generation unit (13/22/32) of the semiconductor integrated circuit of the present invention is output to the outside.
[0030]
The original output control signal input to the output timing generation unit (13/22/32) of the semiconductor integrated circuit of the present invention and the generated output control signal are output to the outside.
[0031]
The semiconductor integrated circuit of the present invention is used for an input / output interface circuit.
[0032]
The semiconductor integrated circuit of the present invention is used for a bus circuit.
[0033]
In an aspect of the present invention, an output timing generation step is provided to control the output timing of the output buffer unit (12/21/31). The output buffer unit (12/21/31) whose output timing is controlled is
1. An input / output circuit connected to an input / output terminal that is used in common by switching between the input state, output state, and non-input / non-output state.
2. An input / output circuit that is connected to an input / output terminal that is used in common by switching between the input and output states.
3. An output circuit that switches between the output state and non-output state and connects to the output terminal used for output.
4). An output circuit that is connected to an output terminal that is always in output state.
One of them.
[0034]
In the output timing control method of the present invention, the output timing generation step includes a timing step and a selection step. In the timing step, a timing signal is generated based on an original output control signal indicating that an internal information signal can be output and a clock signal serving as a timing generation reference. In the selection step, an output timing is selected by combining the timing signals generated in the timing step, and is provided as an output control signal to the output buffer unit (12/21/31).
[0035]
In the method for controlling the output timing of the present invention, the clock signal serving as a reference for timing generation is:
1. Clock signal supplied from external circuit (24/34)
2. Clock signal generated by the phase-locked loop circuit (23) synchronized with the clock signal supplied from the external circuit (24)
3. Clock signal supplied from internal system clock circuit (14)
4). A signal obtained by frequency-dividing the clock signals 1 to 3 by the frequency dividing circuit (33) capable of arbitrarily setting the frequency dividing ratio.
One of them.
[0036]
In the method for controlling output timing of the present invention, the timing step includes a shift step. The shift step shifts the original output control signal with the clock signal to generate a timing signal.
[0037]
In the method for controlling the output timing of the present invention, the clock signal supplied to the shift step is supplied through an intermittent step for controlling passage / non-passage of the signal. The period during which the clock signal passes is from when the original output control signal indicates that the internal information signal can be output until at least the final step of the shift step is completed.
[0038]
In the method for controlling output timing according to the present invention, the selection step includes a selection calculation step and a selection setting step. In the selection calculation step, the output control signal is generated using the timing signal generated in the timing step. The selection setting step gives a selection signal for instructing selection of timing to the selection calculation step.
[0039]
In the method for controlling the output timing of the present invention, the selection setting step has an information storage function and holds the setting state.
[0040]
In the method for controlling the output timing of the present invention, the selection setting step sets a selection signal by a signal input from the outside.
[0041]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a block diagram showing the connection between a semiconductor integrated circuit and an external circuit according to the first embodiment of the present invention. The input / output terminal 10 is connected to the input buffer unit 11 and the output buffer unit 12 and is a contact point with the outside. The output control signal CTRL generated by the output timing generation unit 13 is connected to the output buffer unit 12 and controls the output state. The output signal OUTPUT connected to the output buffer unit 12, the input signal INPUT connected to the input buffer unit 11, the clock signal CLK and the original output control signal PRCTRL connected to the output timing generation unit 13 are signals inside the semiconductor integrated circuit. It is. There are an external circuit 15 and an external circuit 16 outside the semiconductor integrated circuit, and the input / output of each circuit is connected to the input / output terminal 10.
[0042]
The input buffer unit 11 extracts information from an external signal input through the input / output terminal 10 and supplies it to an internal circuit as an input signal INPUT. An output signal OUTPUT, which is an information signal generated internally, is input to the output buffer unit 12, and the output buffer unit 12 opens the buffer according to the output control signal CTRL indicating the output timing generated by the output timing generation unit 13, Internal information is output to the outside through the input / output terminal 10. The output timing generation unit 13 determines the timing for outputting the internal information to the outside using the original output control signal PRCTRL indicating that the internal information is ready to be output and the clock signal CLK serving as a reference for the output timing. . The determined timing is sent to the output buffer unit 12 as an output control signal CTRL to output internal information to the outside. Each of the external circuit 15 and the external circuit 16 outputs information to the input / output terminal 10 and operates to take in information from the input / output terminal 10. FIG. 2 is an example of a circuit diagram of the input buffer unit 11 and the output buffer unit 12.
[0043]
FIG. 3 is a timing chart showing an example of the operation of this input / output circuit. A clock signal CLK as shown in FIG. 3A is a signal inside the semiconductor integrated circuit. In the following, since the timing will be described with reference to the clock signal CLK, numbers such as CLK0 to 28 are given, and FIG. As shown in FIG. 3B, the external circuit 15 outputs between CLK1 and CLK5 and performs input operation between CLK8 and CLK13. The external circuit 16 outputs between CLK16-21 and inputs between CLK24-27. On the other hand, the input / output of the semiconductor integrated circuit according to the present invention is the reverse operation, but the timing at which the internal information can be output is when the original output control signal PRCTRL is turned on (H) as shown in FIG. Level), that is, between CLK6-13 and CLK20-27. As the output to the external circuit 15, the original output control signal PRCTRL is output in synchronization with the clock, so that the output control signal CTRL is turned on between CLK7 and CLK13 as shown in FIG. If the output to the external circuit 16 is also at the same timing, the output control signal CTRL is turned on at the timing shown by the solid line in FIG. 3D, that is, CLK21 to 27, and the output of the external circuit 16 is at least during the period of CLK21. Will collide on the bus. In order to prevent a collision, when outputting to the external circuit 16, it is necessary to change the output timing. That is, when outputting to the external circuit 16, the output control signal CTRL is changed so that the output is started with a delay of 2 clocks compared to the output timing of the output control signal CTRL to the external circuit 15 as shown by the dotted line in FIG. Must.
[0044]
An embodiment for dealing with the timing of the external circuit as shown in FIG. 3 will be described. FIG. 4 is a block diagram illustrating a configuration example of an input / output circuit of a semiconductor integrated circuit. The input / output terminal 10 is connected to the input buffer unit 11 and the output buffer unit 12 and is a contact point with the outside. The output control signal CTRL generated by the output timing generation unit 13 is connected to the output buffer unit 12 and controls the output state. The internal system clock circuit 14 supplies the clock signal CLK to the output timing generation unit 13. The output signal OUTPUT connected to the output buffer unit 12, the input signal INPUT connected to the input buffer unit 11, and the original output control signal PRCTRL connected to the output buffer unit 12 and the output timing generation unit 13 are Signal.
[0045]
The input buffer unit 11 extracts information from an external signal input through the input / output terminal 10 and supplies it to an internal circuit as an input signal INPUT. The internally generated information signal is input to the output buffer unit 12 as the output signal OUTPUT. The system clock circuit 14 generates a clock signal that serves as a timing reference for internal operations, and supplies the input / output clock signal CLK to the output timing generation unit 13. The output timing generation unit 13 determines the timing for outputting the internal information to the outside using the original output control signal PRCTRL indicating that the internal information is ready to be output and the clock signal CLK serving as a reference for the output timing. . The determined timing is sent to the output buffer unit 12 as an output control signal CTRL. The output buffer unit 12 holds the output signal OUTPUT using the timing of the original output control signal PRCTRL, opens the buffer according to the output control signal CTRL indicating the output timing generated by the output timing generation unit 13, and the input / output terminal 10 The signal held through is output to the outside.
[0046]
The configuration of the output timing generation unit 13 and the output buffer unit 12 is shown in FIG. The output timing generation unit 13 includes a timing unit 100 and a selection unit 200. The timing unit 100 includes a four-stage shift register 110 including flip-flops 111 to 114, generates timing signals Q1 to Q4, and outputs them to the selection unit 200. The selection unit 200 includes a selection setting circuit 210 having a register 211 and a selection operation circuit 220 that is a combinational circuit of OR gates 221 to 224 and an AND gate 225. The two-input OR gates 221 to 224 connect one input to the selection signals SEL1 to SEL4 from the selection setting unit 210 and the other input to the timing signals Q1 to Q4 from the timing unit 100, respectively. Are all connected to the input of AND gate 225. The output of the AND gate 225 is output to the output buffer unit 12 as the output control signal CTRL. The output buffer unit 12 includes an output buffer 300 and a flip-flop 400. The flip-flop 400 holds an internal output signal OUTPUT at the timing of the original output control signal PRCTRL, and its output is controlled by the output control signal CTRL. The output signal OUT is output through 300.
[0047]
In the timing unit 100, the shift register 110 sequentially shifts the original output control signal PRCTRL by the clock signal CLK, generates timing signals Q1 to Q4, and outputs them to the selection unit 200. In the selection unit 200, in accordance with the selection signals SEL1 to SEL4 set in the register 211 of the selection setting circuit 210, the selection control circuit 220 combines the timing signals Q1 to 4 generated by the timing unit 100 to generate the output control signal CTRL. . The register 211 of the selection setting circuit 210 may be another memory element or a wiring as long as it can hold a selection state. In addition, although the shift register 110 of the timing unit 100 is illustrated in a four-stage configuration, the number of stages is determined according to a delay time, a clock cycle, and the like. Further, a binary counter can be used instead of the shift register. In that case, if the number of flip-flop stages is the same, a longer time can be targeted, but the selection operation circuit is often complicated.
[0048]
On the other hand, the flip-flop 400 holds the output signal OUTPUT at least from the start of output to the completion of output. Here, the output signal OUTPUT is held using the original output control signal PRCTRL. Note that since one output signal is used, a flip-flop is used, but there is no particular limitation as long as the circuit can hold data. The output buffer 300 controls the output with the output control signal CTRL, and outputs the output signal held by the flip-flop 400 according to the output control signal CTRL generated by the selection unit 200. In addition, when not outputting, it is in a high impedance state (HiZ state).
[0049]
The operation of the output timing generation unit 13 will be described with reference to the timing chart shown in FIG. The clock signal CLK generated by the system clock circuit 14 is used as a reference for output timing as shown in FIG. In order to clarify the timing relationship with FIG. 3, the corresponding timing is given the same number. 6A corresponds to the timing of the first half of FIG. 3, and the upper number corresponds to the timing of the second half of FIG. The original output control signal PRCTRL indicating the completion of preparation of output data is input to the output timing generation unit 13 in an ON state that is valid from the middle of CLK5 / 19 to the middle of CLK13 / 27 as shown in FIG. To do. The shift register 110 shifts the original output signal PRCTRL in synchronization with the clock signal CLK. Outputs of the flip-flops 111 to 114 constituting the shift register 110 are input to the selection unit 200 as timing signals Q1 to Q4 as shown in FIGS.
[0050]
In the selection unit 200, the selection arithmetic circuit 220 generates the output control signal CTRL by selecting the timing signals Q1 to Q4 with the OR gates 221 to 224 and combining them with the AND gate 225. The selection of the timing signals Q1 to Q4 is performed by the selection signals SEL1 to SEL4 set in the register 211 of the selection setting unit 210. There are eleven timings that can be selected by the selection unit 200, and FIG. 7 shows the relationship between the selection signals SEL1 to SEL4 and the timing that can be selected. The timing of each output control signal CTRL has 10 timings from timing 1 to timing 10 as shown in FIGS. In the case of timing 0 in FIG. 7, the output control signal CTRL is in a state of no output. By setting the states of the selection signals SEL1 to SEL4 in the selection setting circuit 210, necessary output timing can be obtained. Since the timing of the output control signal CTRL in the first half of FIG. 3 is CLK7 to 13, it is FIG. 6 (k) timing 5, and the register 211 of the selection setting circuit 210 contains SEL1 and SEL2 as shown in FIG. The L level is set, and the SELs 3 and 4 are set to the H level. Since the timing of the output control signal CTRL in the latter half of FIG. 3 is CLK23 to CLK27, it is the timing 10 in FIG. 6 (p), and the register 211 of the selection setting circuit 210 stores SEL1 and SEL4 as shown in FIG. Sets the L level, and SEL2 and 3 set the L or H level (in this circuit, the same output can be obtained at either level). By switching the setting contents of the register 211 of the selection setting circuit 210 in this way, a timing that matches the input / output timing of the external circuit 15 and the external circuit 16 can be obtained.
[0051]
The shift register 110 of the timing unit 100 is always in an operating state because the clock signal CLK is constantly input, and is operating wastefully (consuming power). Since the period during which the shift register 110 needs to operate is before and after the original output control signal PRCTRL changes, the clock signal CLK is supplied only during the necessary period before and after the original output control signal PRCTRL changes to operate the shift register. It is desirable to reduce power consumption and noise.
[0052]
FIG. 8 is an example of a circuit that limits clock supply to a necessary period. An AND gate 115 and an OR gate 116 are added around the shift register 110. The OR gate 116 inputs the outputs Q1 to Q4 of the shift register and the original output control signal PRCTRL, and connects the output to the input of the AND gate 115 as the clock control signal CLKGATE. The output of the AND gate 115 to which the clock signal CLK and the clock control signal CLKGATE are input is connected to the clock input of the shift register 110.
[0053]
The OR gate 116 inputs these signals in order to identify the start of the period during which the shift operation must be performed with the original output control signal PRCTRL and the outputs Q1 to 4 of the shift register 110 during the shift operation, The clock control signal CLKGATE is generated with the period of clock supply until no longer exists. The AND gate 115 generates a clock signal CLK ′ that is supplied only for a necessary period by intermittently supplying the clock signal CLK with the clock control signal CLKGATE, and supplies the clock signal CLK ′ to the shift register 110.
[0054]
FIG. 9 shows a timing chart of a circuit for limiting the supply of a clock signal. As shown in FIG. 9A, the clock signal CLK input to the timing unit 100 is controlled by the AND gate 115 with a clock control signal CLKGATE as shown in FIG. When the original output control signal PRCTRL as shown in FIG. 9B does not indicate that output preparation is complete (˜CLK4), the clock signal CLK ′ (FIG. 9H) supplied to the shift register 110 is disconnected. It is in the state. When the original output signal PRCTRL indicates that the output is ready (CLK5 to 13), the output of the OR gate 116 is turned on, that is, the clock control signal CLKGATE (FIG. 9 (g)) is in the passing state, as shown in FIG. 9 (h). A clock is supplied to the shift register 110 as such a clock signal CLK ′. When the clock signal CLK ′ is supplied, the shift register 110 performs a shift operation, and outputs sequentially appear at its outputs Q1 to Q4 (FIGS. 9C to 9F) (CLK6 to 9). When the original output control signal PRCTRL is terminated, the outputs Q1 to Q4 of the shift register 110 are sequentially turned off (CLK14 to 17). The timing of the output Q4 of the shift register 110 is the last timing that can be generated by the timing unit, and it is sufficient that a clock is supplied until the output Q4 is turned off. Therefore, the original output control signal PRCTRL and the output Q1 of the shift register The output of the OR gate 116 which is a logical sum of ˜4, that is, the clock control signal CLKGATE is in an on state until the output Q4 is turned off (beginning of CLK17) and then turned off. As described above, the clock CLK ′ supplied to the shift register 110 is supplied only for a necessary period. In this circuit example, the outputs Q1 to Q4 of the shift register 110 are input to the OR gate 116, but the timings of the outputs Q1 to Q3 may not be present at the timing of FIG. It is better to determine the signal to be used from the number of stages of the shift register, the period of the input clock, the time length of the original output control signal, the type of the logic operation element, and the like.
[0055]
(Second Embodiment)
FIG. 10 is a diagram showing a configuration block of the output circuit portion of the semiconductor integrated circuit according to the second embodiment of the present invention. The output circuit includes an output buffer unit 21 and an output timing generation unit 22, and an output OUT of the output buffer unit 21 is sent from the output terminal 20 to the outside. The clock signal CLK supplied to the output timing generation unit 22 is a signal obtained by processing the external clock signal EXT generated by the external clock circuit 24 by the phase locked loop circuit 23. The external control circuit 25 generates a switching signal SW, and the switching signal SW is input to the output timing generation unit 22. The output control signal CTRL is a signal generated by the output timing generation unit 22 and is connected to the output buffer unit 21. The output signal OUTPUT and the original output control signal PRCTRL are signals inside the semiconductor integrated circuit. The output signal OUTPUT is input to the output buffer unit 21, and the original output control signal PRCTRL is input to the output buffer unit 21 and the output timing generation unit 22. .
[0056]
The phase locked loop circuit 23 receives the external clock signal EXT generated by the external clock circuit 24, generates a clock signal CLK synchronized with the external clock EXT, and supplies it to the output timing generation unit 22. The phase-locked loop circuit 23 generates an internal clock CLK having a different period while synchronizing with the external clock signal EXT. If the external clock EXT can be used as it is, the output timing is generated without the phase-locked loop circuit 23. You may supply to the part 22. FIG. The output timing generation unit 22 generates a timing signal based on the original output control signal PRCTRL indicating that the internal information can be output and the clock signal CLK. The output timing generation unit 22 combines the generated timing signals to generate a signal at a timing specified by the switching signal SW supplied from the external control circuit 25, and supplies the signal to the output buffer unit 21 as the output control signal CTRL. The output buffer unit 21 holds the output signal OUTPUT using the timing of the original output control signal PRCTRL, opens the buffer according to the output control signal CTRL, and outputs the held signal to the outside through the output terminal 20 as the output signal OUT. .
[0057]
FIG. 11 shows an example of the configuration of the output timing generation unit 22 and the output buffer unit 21. The output timing generation unit 22 includes a timing unit 100 and a selection unit 200, and outputs timing signals Q1 to Q4 generated by the timing unit 100 to the selection unit 200. The timing unit 100 includes a four-stage shift register 110 including flip-flops 111 to 114. The selection unit 200 includes a selection setting circuit 240 having input buffers 241 to 244 and a selection operation circuit 220 having gate circuits 221 to 225. The input buffers 241 to 244 receive the switching signal SW from the external control circuit 25. In this example, since there are four switching signals SW, signals input to the input buffers 241 to 244 are referred to as switching signals SW1 to SW4, respectively. Outputs of the input buffers 241 to 244 are output to the selection calculation unit 220 as selection signals SEL1 to SEL4. The OR gates 221 to 224 of the selection calculation unit 220 have two inputs, one input to the selection signals SEL1 to SEL1 to 4 from the selection setting unit 240, and the other input to timing signals Q1 to Q4 from the timing unit 100. And all the outputs are connected to the inputs of AND gate 225. The output of the AND gate 225 is output to the output buffer unit 21 as the output control signal CTRL. The output buffer unit 21 includes an output buffer 300 and a flip-flop 400. The flip-flop 400 holds an internal output signal OUTPUT at the timing of the original output control signal PRCTRL, and its output is controlled by the output control signal CTRL. The output signal OUT is output through 300.
[0058]
The phase locked loop circuit 23 generates an internal clock signal CLK synchronized with the external clock signal EXT. The timing unit 100 generates timing signals Q1 to Q4 by the shift register 110 from the original output control signal PRCTRL and the clock signal CLK generated by the phase locked loop circuit 23. The selection setting circuit 240 takes in the switching signals SW (SW1 to SW4) input from the external control circuit 25 by the input buffers 241 to 244 and outputs them as selection signals SEL1 to SEL4 to the selection calculation unit 220. Here, the switching signal SW1 is fixed in the L level (off) state, the switching signal SW2 and the switching signal SW4 are fixed in the H level (on) state, and the changing signal is the switching signal SW3. The selection arithmetic circuit 220 generates a timing by combining the timing signals Q1 to Q4 generated by the timing unit 100, selects a timing designated by the selection signals SEL1 to SEL4 output from the selection setting circuit 240, and outputs an output control signal Generate a CTRL. On the other hand, the flip-flop 400 takes in the output signal OUTPUT at the timing of the original output control signal PRCTRL and holds it until the output is completed. The output buffer 300 controls the output with the output control signal CTRL, and outputs the output signal held by the flip-flop 400 according to the output control signal CTRL generated by the selection unit 200.
[0059]
FIG. 12 is a timing chart showing an example of the operation of this output circuit. The output timing of this circuit may be synchronized with the L level period of the external clock signal EXT or may be asynchronous, and is controlled by the switching signal SW. Of the switching signals SW, the only signal that changes is the switching signal SW3. When the switching signal SW3 is at the L (off) level as shown in FIG. 12A, it is synchronized with the L level period of the external clock signal EXT. , H (on) level is required to be asynchronous with the external clock signal EXT. Since the clock signal CLK as shown in FIG. 12C is generated by the phase-locked loop circuit 23, it is synchronized with the external clock signal EXT as shown in FIG. The clock signal CLK is numbered to explain the timing. Information to be output is also generated in synchronization with the external clock signal EXT, and the original output control signal PRCTRL indicating the state is generated at CLK3 to 9 and CLK19 to 25 as shown in FIG. Become. Since the switching signal SW3 is on during the period from CLK3 to CLK9, the output control signal CTRL has a timing Q1 (CLK4-9) as shown in FIG. 12 (f) in which the original output control signal PRCTRL is synchronized with the internal clock signal. ). In the period of CLK 19 to 25, the switching signal SW3 is off and must be synchronized with the L level (CLK 22 to 25) of the external clock signal EXT. This is a state in which the clock is delayed by two clocks compared with the asynchronous mode, and the output period is also shortened by two clocks. The output control signal CTRL must be a signal (CLK22 to 25) as shown in the latter half of FIG. I must. Timing is generated using timing Q3 and timing Q1 so as to start at timing Q3 as shown in FIG. 12 (h) and end at timing Q1 as shown in FIG. 12 (f). Incidentally, the selection arithmetic circuit 220 is the same as the selection arithmetic circuit 220 shown in FIG. 5, and the relationship between the timing of the output control signal CTRL to be generated and the selection signals SEL1 to SEL1 is as shown in FIG. Therefore, the timing of CLK4 to 9 in FIG. 12E is the state of timing 1 in FIG. 7 (SEL1 = L, SEL2 = H, SEL3 = H, SEL4 = H), and the timing of CLK22 to 25 is the state of timing 8 in FIG. (SEL1 = L, SEL2 may be at either level, SEL3 = L, SEL4 = H) may be set as the selection signal. The switching signal SW in FIG. 11 is fixed to SW1 = L, SW2 = H, and SW4 = H, and SW3 switches between H level and L level. That is, the selection setting circuit 240 takes in the switching signal SW, and when SW3 is at the H level, selects the state at timing 1 (SEL1 = L, SEL2 = H, SEL3 = H, SEL4 = H) in FIG. In the case of the L level, the state at the timing 8 in FIG. 7 (SEL1 = L, SEL2 may be either level, and is set to H, SEL3 = L, SEL4 = H) is selected. It can be output at the expected timing by the switching signal SW from the external control circuit.
[0060]
(Third embodiment)
FIG. 13 is a diagram showing a configuration block of an output circuit portion of a semiconductor integrated circuit according to the third embodiment of the present invention. The output circuit includes an output buffer unit 31 and an output timing generation unit 32, and an output OUT of the output buffer unit 31 is sent from the output terminal 30 to the outside. The clock signal CLK supplied to the output timing generation unit 32 is a signal obtained by dividing the external clock signal EXT generated by the external clock circuit 34 by the frequency dividing circuit 33. The output control signal CTRL is a signal generated by the output timing generation unit 32 and is connected to the output buffer unit 31. The output signal OUTPUT and the original output control signal PRCTRL are signals inside the semiconductor integrated circuit. The output signal OUTPUT is input to the output buffer unit 31, and the original output control signal PRCTRL is input to the output buffer unit 31 and the output timing generation unit 32.
[0061]
The frequency dividing circuit 33 receives a clock signal EXT supplied from the outside, generates a clock signal CLK divided by a set frequency dividing ratio, and supplies the clock signal CLK to the output timing generating unit 32. The output timing generation unit 32 generates a timing signal based on the original output control signal PRCTRL indicating that the internal information can be output and the clock signal CLK. The output timing generation unit 32 generates a signal having a specified timing by combining the generated timing signals, and supplies the signal to the output buffer unit 31 as the output control signal CTRL. The output buffer unit 31 holds the output signal OUTPUT using the timing of the original output control signal PRCTRL, opens the buffer according to the output control signal CTRL, and outputs the held signal as an output signal OUT to the outside through the output terminal 30. .
[0062]
FIG. 14 shows an example of the configuration of the output timing generation unit 32 and the output buffer unit 31. The output timing generation unit 32 includes a timing unit 100 and a selection unit 200, and outputs timing signals Q1 to Q4 generated by the timing unit 100 to the selection unit 200. The timing unit 100 includes a four-stage shift register 110 including flip-flops 111 to 114, generates timing signals Q1 to Q4, and outputs them to the selection unit 200. The selection unit 200 includes a selection setting circuit 210 including a register 211 and a selection calculation circuit 230. The output buffer unit 31 includes an output buffer 300 and a flip-flop 400. The flip-flop 400 holds an internal output signal OUTPUT at the timing of the original output control signal PRCTRL, and its output is controlled by the output control signal CTRL. An output signal OUT is output through the output buffer 300.
[0063]
The external clock signal EXT is frequency-divided by the frequency dividing ratio set by the frequency dividing circuit 33 and input to the timing unit 100 of the output timing generating unit 32 as the clock signal CLK. In the timing unit 100, the shift register 110 sequentially shifts the original output control signal PRCTRL by the clock signal CLK, generates timing signals Q1 to Q4, and outputs them to the selection unit 200. In the selection unit 200, in accordance with the selection signals SEL1 to SEL4 set in the register 211 of the selection setting circuit 210, the selection control circuit 230 combines the timing signals Q1 to 4 generated by the timing unit 100 to generate the output control signal CTRL. . On the other hand, the flip-flop 400 takes in the output signal OUTPUT at the timing of the original output control signal PRCTRL and holds it until the output is completed. The output buffer 300 controls the output with the output control signal CTRL, and outputs the output signal held by the flip-flop 400 according to the output control signal CTRL generated by the selection unit 200.
[0064]
The operation of the output timing generation unit 32 will be described with reference to the timing chart shown in FIG. This circuit delays the output timing by an arbitrary time based on the cycle of the clock signal CLK. The frequency dividing circuit 33 generates a clock signal CLK obtained by dividing the external clock signal EXT by 4 as shown in FIG. 15A (FIG. 15B) and supplies the clock signal CLK to the shift register 110 of the timing unit 100. The shift register 110 shifts the original output control signal PRCTRL as shown in FIG. 15C with the clock signal CLK to generate timing signals Q1 to Q4 as shown in FIGS. 15D to 15G. . The selection operation circuit 230 generates the output timings No. 1 to No. 7 as shown in FIGS. 15H to 15N by combining the timing signals Q1 to Q4. The selection setting circuit 210 holds information for selecting the output timing in the register 211, and the outputs SEL1 to SEL4 of the register 211 select the output timings No1 to No7 in the selection arithmetic circuit 230 as selection signals. The selection signals SEL1 to SEL4 and the selected output timings No1 to No7 have the relationship shown in FIG. In the example of FIGS. 14 and 15, since the shift register 110 has a four-stage configuration, there are seven timings that can be generated, and the register 211 of the selection setting circuit 210 uses only three outputs (SEL1 to SEL3). The number of stages of the shift register 110 of the timing unit 100 and the size of the register 211 of the selection setting circuit 210 may be determined according to the use situation. The selected timing controls the output buffer 300 as the output control signal CTRL, and an output is obtained at the designated timing.
[0065]
When the selection arithmetic circuit 230 that generates the output timings Nos. 1 to 7 as shown in FIGS. 15H to 15N is realized by a combinational circuit, for example, a circuit as shown in FIG. A decoder circuit 231 that generates a signal for selecting timing and gate circuits 232a to d, 233a to g, and 234 for timing generation are used. The timing signals Q1 to Q4 are connected to the AND gates directly or through NOT gates 232a to 232d in order to extract the timings of the timing signals Q1 to Q4. Timing signal Q1 is sent to NOT gate 232a and AND

gates

233a and 233d, timing signal Q2 is sent to NOT gate 232b and AND

gates

233b and 233e, timing signal Q3 is sent to NOT gate 232c, AND

gates

233c and 233f, and timing signal Q4 is sent to NOT. Connected to gate 232d and AND

gates

233d and 233g. The output of the NOT gate 232a is connected to the AND gate 233e. The output of the NOT gate 232b is connected to the AND gate 233a and the AND gate 233f. The output of the NOT gate 232c is connected to the AND gate 233b and the AND gate 233g. The output of the NOT gate 232d is connected to the AND gate 233c. The selection signals SEL1 to SEL3 are input to the decoder circuit 231 to generate signals for selecting seven kinds of timings and input to the AND gates 233a to 233g, respectively. The OR gate 234 combines the timing signals selected by the AND gates 233a to 233g to generate an output control signal CTRL.
[0066]
Further, when a programmable arithmetic element is used as shown in FIG. 18, timing generation can be flexibly handled. When an arithmetic circuit in which an AND arithmetic array and an OR arithmetic array are connected is used as a programmable arithmetic element, a logical expression can be applied as it is. The logical expression of the output control signal CTRL that generates this timing is expressed by adding n after the signal name to the logically negated signal name.

It becomes.
[0067]
Further, when the timing signals Q1 to 4 and the selection signals SEL1 to SEL4 are viewed as address information, it can be understood that a memory array may be used. The state of the output control signal CTRL corresponding to the address may be written as data. When a rewritable memory element such as a RAM or a flash memory is used, the logic can be changed even during operation, and a more flexible response is possible. By using the output control signal generated as described above, the output timing can be delayed by an arbitrary time.
[0068]
(Fourth embodiment)
FIG. 19 is a diagram showing a circuit example using a semiconductor integrated circuit according to the fourth embodiment of the present invention. A semiconductor integrated circuit 700 of the present invention, a semiconductor integrated circuit 710 having an output circuit 711, and a semiconductor integrated circuit 720 having an input circuit 721 are connected by a bus. The semiconductor integrated circuit 700 includes an output timing generation unit 702 and an output buffer unit 701, and the original output control signal PRCTRL indicating that the preparation of data to be output is completed is the output buffer unit 701 and the output timing generation unit 702. And output to the semiconductor integrated circuit 710. The output control signal CTRL generated by the output timing generation unit 702 is connected to the semiconductor integrated circuit 720, respectively.
[0069]
When the preparation of data to be output is completed, the semiconductor integrated circuit 700 generates the original output control signal PRCTRL, inputs it to the output buffer unit 701 and the output timing generation unit 702, and outputs it to the semiconductor integrated circuit 710. The output timing generation unit 702 to which the original output control signal PRCTRL is input generates timing so as to be output after a designated delay time, and outputs the output control signal CTRL to the output buffer unit 701. The output buffer unit 701 outputs the output signal OUT0 to the bus as the output signal OUT1 after a delay time specified by the control of the output control signal CTRL. The semiconductor integrated circuit 710 outputs the output signal OUT2 through the output circuit 711 at a unique timing. If there is an output control signal CTRL from the semiconductor integrated circuit 700 while the output signal OUT2 is being output, the semiconductor integrated circuit 710 controls to stop the output after a certain time. The semiconductor integrated circuit 720 obtains an input from a signal on the bus through the input circuit 721, and it can be recognized by the output control signal CTRL that the output signal OUT1 of the semiconductor integrated circuit 700 has been output to the bus, and takes in data from the bus. .
[0070]
An example of operation is shown according to the timing diagram of FIG. The semiconductor integrated circuit 700 generates an original output control signal PRCTRL as shown in FIG. 20A when internal information can be output, and inputs the original output control signal PRCTRL to the output buffer unit 701 and the output timing generation unit 702. At the same time, the semiconductor integrated circuit 710 is notified. The output buffer unit 701 holds the output signal OUT0 until the output is completed, and the output timing generation unit 702 generates a timing for output. Since the semiconductor integrated circuit 710 was outputting the output signal OUT2 as shown in FIG. 20D, when the output suppression information by the original output control signal PRCTRL of the semiconductor integrated circuit 700 was received, it was output until then. The output signal OUT2 is controlled by the output circuit 711, and the output ends. At this time, a slight time lag occurs until the output is completed. As shown in FIG. 20B, the semiconductor integrated circuit 700 outputs an output control signal CTRL that delays the output signal OUT0 by a time assuming a time lag until the semiconductor integrated circuit 710 finishes output by the output timing generation unit 702. Generate. In response to the output control signal CTRL that has absorbed the time lag, the output buffer unit 701 outputs the output signal OUT1 delayed as shown in FIG. 20C to the bus. As shown in FIG. 20E, the output of the semiconductor integrated circuit 700 is input to the input circuit 721 of the semiconductor integrated circuit 720 from the bus after the output of the semiconductor integrated circuit 710. The semiconductor integrated circuit 720 can confirm that the semiconductor integrated circuit 700 has output data on the bus by the output control signal CTRL output from the semiconductor integrated circuit 700, and can input the data from the bus by the input circuit 721. . As described above, it is possible to perform input / output while preventing collision between outputs on the bus.
[0071]
【The invention's effect】
By implementing the present invention, it is possible to control the output timing of the output signal output from the output buffer so that the signal applied to the output buffer from the outside and the output signal of the output buffer do not collide. It is possible to prevent malfunction due to the signal level fluctuation caused.
[0072]
In addition, since the output timing can be arbitrarily changed by implementing the present invention, it is possible to output at an output timing that matches an external circuit to be connected, and to generate timings that each external circuit has. It is possible to reduce the power consumption by reducing the circuit and further reducing the circuit.
[0073]
Furthermore, by implementing the present invention, even when there is a timing change caused by a change in the external circuit, it is possible to cope with the change of the timing setting value without changing the circuit, and the time required for the change design associated with the change and the already production. It is possible to prevent loss of products such as integrated circuits and devices equipped with such integrated circuits.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an input / output circuit of a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of an input buffer unit and an output buffer unit of the input / output circuit.
FIG. 3 is a timing chart showing an operation of the input / output circuit.
FIG. 4 is a diagram showing a configuration of the input / output circuit.
FIG. 5 is a diagram illustrating a configuration of an output timing generation unit and an output buffer unit of the input / output circuit.
FIG. 6 is a timing chart showing an operation of an output timing generation unit of the input / output circuit.
FIG. 7 is a table showing a relationship between a selection signal and timing of the input / output circuit.
FIG. 8 is a circuit example showing clock control of an output timing generation unit of the input / output circuit;
FIG. 9 is a timing chart showing clock control of an output timing generation unit of the input / output circuit.
FIG. 10 is a diagram showing a configuration of an output circuit of a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 11 is a diagram illustrating a configuration of an output timing generation unit and an output buffer unit of the output circuit.
FIG. 12 is a timing chart showing the operation of the output timing generation unit of the same output circuit.
FIG. 13 is a diagram showing a configuration of an output circuit of a semiconductor integrated circuit according to a third embodiment of the present invention.
FIG. 14 is a diagram illustrating a configuration of an output timing generation unit and an output buffer unit of the output circuit.
FIG. 15 is a timing chart showing the operation of the output timing generation unit of the same output circuit.
FIG. 16 is a table showing a relationship between a selection signal and timing of the output circuit.
FIG. 17 is a circuit diagram showing an example of a selection operation circuit of the same output circuit.
FIG. 18 is a diagram showing an example of a selection operation circuit of the same output circuit.
FIG. 19 is a diagram showing a circuit example using a semiconductor integrated circuit according to a fourth embodiment of the present invention.
FIG. 20 is a timing chart showing the operation of the same circuit example.
[Explanation of symbols]
10 Input / output terminals
11 Input buffer section
12 Output buffer
13 Output timing generator
14 System clock circuit
15 External circuit
16 External circuit
20 output terminals
21 Output buffer
22 Output timing generator
23 Phase-locked loop circuit
24 External clock circuit
25 External control circuit
30 output terminals
31 Output buffer
32 Output timing generator
33 Frequency divider
34 External clock circuit
100 Timing section
110 Shift register
111-114 flip-flop
115-116 Gate circuit
200 selection part
210 Selection setting circuit
211 registers
220 Selection arithmetic circuit
221 to 225 gate circuit
230 Selection operation circuit
231 decoder circuit
232a-d, 233a-g, 234 gate circuit
235 Programmable arithmetic element
240 Selection setting circuit
241-244 input buffer
300 output buffer
400 flip-flops
700 Semiconductor integrated circuit of the present invention
701 Output buffer
702 Output timing generator
710 Semiconductor integrated circuit having output circuit
711 Output circuit
720 Semiconductor integrated circuit having input circuit
721 Input circuit

Claims

A phase-locked loop circuit that generates an output clock signal that is synchronized with an external clock signal input from the outside;
A timing unit that generates a plurality of timing signals based on an original output control signal indicating that an internal information signal can be output and the output clock signal;
An output timing generation circuit that generates and outputs an output control signal based on the plurality of timing signals and a switching signal input from the outside;
An output buffer unit that outputs the information signal based on the output control signal . A semiconductor integrated circuit.

Comprising input and output terminals to be used in common by switching the input state and the output state and the non-input output state,
The output buffer unit outputs the information signal through the input / output terminal.
The semiconductor integrated circuit according to claim 1.

Comprising input and output terminals to be used in common by switching the output state input state,
The output buffer unit outputs the information signal through the input / output terminal.
The semiconductor integrated circuit according to claim 1.

By switching the output state and a non-output state and having an output terminal used to output,
The output buffer unit outputs the information signal through the output terminal.
The semiconductor integrated circuit according to claim 1.

And having an output terminal which is normally a time output state,
The output buffer unit outputs the information signal through the output terminal.
The semiconductor integrated circuit according to claim 1.

The semiconductor integrated circuit according to any one of claims 1 to 5 ,
A frequency dividing circuit for dividing the output clock signal by an arbitrary frequency dividing ratio ;
The semiconductor integrated circuit for supplying the output clock signal divided by the divider circuit to said timing unit.

Wherein the timing unit comprises a shift register for shifting said original output control signal by the output clock signal
The semiconductor integrated circuit according to any one of claims 1 to 6.

The output timing generation circuit includes:
A selection arithmetic circuit that selects a predetermined output timing signal among the output timing signals generated by combining the plurality of timing signals as the output control signal;
A selection setting circuit for providing a selection signal for instructing the selection arithmetic circuit to select the output timing signal based on the switching signal ;
The semiconductor integrated circuit according to any one of claims 1 to 7 comprising a.

The selection setting circuit includes a storage element that holds a setting state.
The semiconductor integrated circuit according to claim 8 .

The selection arithmetic circuit includes a programmable arithmetic element.
The semiconductor integrated circuit according to claim 8 or 9 .

The semiconductor integrated circuit according to any one of claims 1 to 10 for outputting the output control signal to the outside.

The semiconductor integrated circuit according to any one of claims 1 to 10 for outputting the original output control signal to the outside.

The semiconductor integrated circuit according to any one of claims 1 to 10 for outputting the output control signal and the original output signal to the outside.

Multiple mounting a semiconductor integrated circuit as claimed in any one of claims 13, connects each said semiconductor integrated circuit in bus type device.

  An output clock generation step of generating an output clock signal synchronized with an external clock signal input from outside by a phase-locked loop circuit;
  A timing signal generation step of generating a plurality of timing signals based on an original output control signal indicating that an internal information signal can be output and the output clock signal;
  An output timing generation step of generating and outputting an output control signal based on the plurality of timing signals and a switching signal input from the outside;
  An output step of outputting the information signal from an output buffer unit based on the output control signal;
  A method of controlling output timing comprising:

The method of controlling output timing according to claim 15 ,
Said external clock signal is divided by an arbitrary division ratio, further comprising a dividing step of supplying a frequency-divided the external clock signal to the output timing generating step
A method to control output timing.

It said timing signal generating step comprises a shift step of generating timing by shifting the original output control signal by the output clock signal
The method for controlling the output timing according to claim 15 or 16 .

The output timing generation step includes
A selection calculation step of selecting a predetermined output timing signal among the output timing signals generated by combining the plurality of timing signals as the output control signal;
A selection setting step for providing a selection signal for instructing selection of the output timing signal to the selection calculation step based on the switching signal ;
With
The method for controlling the output timing according to any one of claims 15 to 17 .

The selection setting step includes a step of holding a setting state.
The method for controlling output timing according to claim 18 .