JP4135959B2 - 交換ノード及び交換ノード制御方法 - Google Patents

交換ノード及び交換ノード制御方法 Download PDF

Info

Publication number
JP4135959B2
JP4135959B2 JP2006540857A JP2006540857A JP4135959B2 JP 4135959 B2 JP4135959 B2 JP 4135959B2 JP 2006540857 A JP2006540857 A JP 2006540857A JP 2006540857 A JP2006540857 A JP 2006540857A JP 4135959 B2 JP4135959 B2 JP 4135959B2
Authority
JP
Japan
Prior art keywords
time slot
data
input
priority control
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006540857A
Other languages
English (en)
Other versions
JPWO2006040903A1 (ja
JP4135959B6 (ja
Inventor
憲治 宮保
一紀 宮原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Denki University
Original Assignee
Tokyo Denki University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Denki University filed Critical Tokyo Denki University
Publication of JPWO2006040903A1 publication Critical patent/JPWO2006040903A1/ja
Application granted granted Critical
Publication of JP4135959B2 publication Critical patent/JP4135959B2/ja
Publication of JP4135959B6 publication Critical patent/JP4135959B6/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/12—Avoiding congestion; Recovering from congestion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/24—Traffic characterised by specific attributes, e.g. priority or QoS
    • H04L47/2408—Traffic characterised by specific attributes, e.g. priority or QoS for supporting different services, e.g. a differentiated services [DiffServ] type of service
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/28—Flow control; Congestion control in relation to timing considerations
    • H04L47/283—Flow control; Congestion control in relation to timing considerations in response to processing delays, e.g. caused by jitter or round trip time [RTT]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/60—Software-defined switches
    • H04L49/602—Multilayer or multiprotocol switching, e.g. IP switching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/08—Monitoring or testing based on specific metrics, e.g. QoS, energy consumption or environmental parameters
    • H04L43/0876—Network utilisation, e.g. volume of load or congestion level
    • H04L43/0882—Utilisation of link capacity

Description

本発明は、コネクション型パケットデータ通信及びコネクションレス型パケットデータ通信において優先制御を行なう交換ノード及び交換ノード制御方法に関する。
近年、インターネットの普及、拡大により画像通信、音声通信、高速データ通信などのマルチメディア通信の利用が高まり、大容量のデータ通信に適した通信サービスが望まれている。大容量のデータ通信を行なうには、光ファイバ網のように回線側が大容量のデータを伝送できることはもちろんのこと、ルータ等の交換ノードが大容量データを処理する必要があり、交換ノードの高性能化が進んでいる。
従来のコネクションレス型のＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）データの通信に使用する交換ノードの構成を図２２に示す。図２２において８１は外部の伝送路から入力データ８７を書き込む入力側回線制御部、８２はルーチング制御を行なう共通制御部、８３は共通メモリ、８４は共通バス、８５は入力データ８７を外部の回線の方路を制御する出力側回線制御部、８６は多重化部である。なお、図２２において、９０は従来の交換ノード、８８は入力側クロック、８９は出力側クロックである。また、入力データ８７から出力側回線制御部８５へつながる点線はパケット転送の流れを示す。また、入力側回線制御部８１と共通制御部８２とを結ぶ点線及び入力側回線制御部８１と共通メモリ８３とをつなぐ点線は、ルーチングテーブルの更新等を示す。
図２２において入力データの流れについて説明する。入力データ８７は、入力側回線制御部８１に入力されシフトレジスタに書き込まれる。入力データ８７の全てが入力側回線制御部８１に書き込まれると、入力データ８７を共通バス８４に出力する。共通バス８４に出力された入力データ８７は共通制御部８２でルーチング制御を行なうため共通メモリ８３に書き込まれる。共通メモリ８３は、入力データ８７のルーチング制御を行なう順番まで保持し、制御順になると再度共通バス８４に出力する。共通制御部８２でルーチング制御された入力データ８７は出力側回線制御部８５に入力され、入力データ８７が有する方路情報に応じた方路へ出力される。この出力データを多重化部８６で１本のバスに多重化し、外部の回線に伝送する。
しかし、従来のコネクションレス型のＩＰデータの通信に使用する交換ノードでは、前述したように入力側回線制御部８１、共通メモリ８３、出力側回線制御部８５とバッファが多く、このバッファ処理が通信における遅延時間となる。さらに従来の交換ノードでは、異なる通信速度の回線を混在して収容する際に、同時期に同種の通信速度の回線が使用されることで生じるトラヒックの混雑状況によっては、確約できない不確定な遅延時間を発生し、リアルタイム性の向上の妨げとなる。
通信上の遅延時間を向上する技術としてＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）技術がある。ＡＴＭ方式では、各チャンネルの信号はその速度によらず、固定長のセルと呼ばれるパケットに分解されて非同期的に送られる。受信側で各チャンネル各チャンネルを識別できるように、送信側でセルのヘッダ内にチャンネル番号を書き込んで送るメカニズムを採用している。このＡＴＭ方式を採用する交換ノードにおいて、遅延時間を考慮した優先制御が可能であるが、交換ノード内でのバッファ制御を前提としているため、予想外のトラヒック負荷が流入した場合の遅延時間の変動やパケットの損失等、本質的に、流入トラヒック量が予定値と大幅に異なる場合には、リアルタイムの通信品質を完全に保証することが困難な場合が生じる。
次に音声をＩＰデータとして転送する場合の通信モデルを図２３に示す。ＲＴＰ（Ｒｅａｌ Ｔｉｍｅ Ｐｒｏｔｏｃｏｌ）は、タイムスタンプによってデータの順番を制御し、送信した順番通りに再生するためのプロトコルであるが、音声通信においてトランスポート層ではＵＤＰ（Ｕｓｅｒ Ｄａｔａｇｒａｍ Ｐｒｏｔｏｃｏｌ）が使用される。一般的に情報転送のスループットがＴＣＰより大きくとれるため、インターネット上ではコネクションレス型のＵＤＰを使用する。このＵＤＰでは届いたデータの順番を元の通りに並べ替える機能、修復を行なうなどのエラー修復機能を持たず信頼性に欠け、十分な音声品質を保証することが難しい。一方、コネクション型の通信では、通信品質に関し、網内で予め定められた基準の範囲内であれば遵守することが可能になるが、通話のための特定の論理チャンネルに対応する回線を占有する際に処理時間がかかることにより呼設定制御に必要な通信上のオーバーヘッドが大きく、通信を開始するまでの呼設定時間が長いことや、呼設定制御に伴う端末側、交換ノード側のソフトウェア制御が複雑であること等の問題からコネクションレス型の通信を使用せざるを得ない状況がある（例えば、非特許文献１参照）。
また、従来の交換ノードやルータで使用されていた共通制御用のバッファを撤廃して、代わりに超高速の電子回路又は超伝導素子を通話路用の共通バスとして活用することにより、コネクション型の通信を前提として、たとえばＩＰデータの優先制御転送を実施する場合が示されていた。
この方式により、従来の交換ノードにおいて、共通バッファ及び出力回線バッファ内での待ち合わせにより、確約できない不確定な遅延時間が発生する現象を回避できる可能性が示された。しかしながら、コネクションレス型の通信においても、インタラクティブな音声・映像情報等を対象とした場合や、多様な通信品質（ＱｏＳ：Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ）及び高品質の通信精度等が要求されるリアルタイム通信においても、安定した品質を常に交換ノードで保証できる技術的な対策が必要とされており、特に、呼の、設定制御に必要な通信上のオーバーヘッドが無いコネクションレス型通信においても、交換ノードでの遅延時間に関する問題点を解消できる方法の実現が要望されていた。
また、従来から、音声や特定のアプリケーションフロー等に対して、品質を制御できるコネクションレス方通信方式として、ＤｉｆｆＳｅｒｖ（Ｄｉｆｆｅｒｅｎｔｉａｔｅｄ
Ｓｅｒｖｉｃｅｓ）方式と呼ばれる優先制御方式が開発されていた。Ｄｉｆｆｓｅｒｖ方式では、ユーザが転送するＩＰパケットそれぞれに優先情報が付加され、複数の優先クラス間で相対的な転送性能差がつけられるため、シグナリング手順を用いずに、インターネット・ユーザが、送受信するトラヒックの種類を識別し、その種類に応じて通信品質を提供できる利点があるが、しかしながら、Ｄｉｆｆｓｅｒｖにおいても、通信トラヒックの混雑状況如何では、交換ノードでの遅延時間に関する問題点は解消されていなかった。
宮保 憲治、外２名、「最新 コンピュータネットワーク技術の基礎」、社団法人電気通信協会、平成１５年１１月１日、ｐ．３−２１４
本発明は、従来の交換ノードが内部のバッファ処理により生じる通信遅延時間と、従来の交換ノードが異なる通信速度の回線を混在した場合に生じるトラヒック混雑と、従来の通信方式がコネクションレス型であるため生じる通信品質が保証できないという課題に対して、交換ノードの出力・分配部をモニタして未使用のタイムスロットをデータの書き込み先として指定しデータに含まれる優先制御信号により優先制御を行なうことで遅延時間を極めて短くし、データの伝送路の通信速度によらず指定するタイムスロットに書き込み出力することでトラヒック混雑を解消し、通信上の遅延時間の短縮化ができることから通信方式をコネクション型とすることで通信品質を確保可能な交換ノード及び交換ノード制御方法を提供することを目的とする。
また、コネクションレス型の通信を行なうパケットに対し、通信トラヒックの混雑状況如何によらず、交換ノードでの遅延時間の発生を回避することのできる交換ノード及び交換ノード制御方法を提供することを目的とする。
上記課題を解決するため、本発明は、入力データに含まれる優先制御信号を識別し、出力・分配部のタイムスロットの使用状況をモニタし、未使用のタイムスロットに識別されたデータを優先的に書き込み、出力し、出力バッファを要しない交換ノード及び交換ノード制御方法とする。
具体的には、本発明に係る交換ノードは、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当回路と、前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、前記多重化回路からの前記多重化データを外部の回線に伝送し、且つ、前記多重化回路からの前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力する出力・分配部と、を備えることを特徴とする。
優先制御信号を識別して優先制御処理データを優先的に処理し、出力・分配部をモニタしてタイムスロット情報を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファを必要とせず通信上の遅延時間を短縮できる。また、通信方式をコネクション型とすることで通信品質を確保できる。
本発明に係る交換ノードは、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当回路と、前記振分け部からの前記優先制御処理データを入力し、前記優先制御処理データの時間幅を圧縮し、圧縮データを出力するフレーム圧縮回路と、前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記フレーム圧縮回路からの前記圧縮データを書き込み、前記圧縮データの書き込み完了により多重化データを出力する多重化回路と、前記多重化回路からの前記多重化データを入力し、前記多重化データの時間幅を伸長し、伸長データを出力するフレーム伸長回路と、前記フレーム伸長回路からの前記伸長データを外部の回線に伝送し、且つ、前記フレーム伸長回路からの前記伸長データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力する出力・分配部と、を備えることを特徴とする。
優先制御信号を識別して優先制御処理データを優先的に処理し、出力・分配部をモニタしてタイムスロット情報を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファを必要とせず通信上の遅延時間を短縮できる。また、通信方式をコネクション型とすることで通信品質を確保できる。さらに、優先制御処理データをフレーム圧縮回路により時間幅を圧縮することで、時分割多重化回線の１フレームに多数のタイムスロットを設けることができ、大量のデータを短時間に多重化でき、通信上の遅延時間を短縮化できる。また、１フレーム中のタイムスロットを増加できるため、入力側伝送路のコネクション数を増加できる。
また、本発明に係る交換ノードは、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定回路をさらに備え、前記タイムスロット割当回路が、前記優先度情報の優先度に応じてタイムスロットを指定することが好ましい。優先制御処理データに優先度があると優先度がないデータに先んじてタイムスロットを指定することで、優先度があるデータを遅延することなく伝送できる。
さらに、本発明に係る交換ノードは、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定回路をさらに備え、前記タイムスロット割当回路が、前記優先度情報の優先度に応じて指定するタイムスロットの数を可変にすることが好ましい。タイムスロットの数を優先度があるデータと優先度がないデータとで区別して指定するため、空きタイムスロットを効率よく使用でき、通信上の遅延時間を短縮することができる。
本発明に係る交換ノードは、前記多重化回路が、複数で、且つ、並列処理可能なシフトレジスタを備えることを含む。多重化回路が複数で、且つ、並列処理可能なシフトレジスタを備えることにより、データ量が大きい優先制御処理データを分割して同時並行して多重化でき、通信上の遅延時間を短縮することができる。
また、本発明に係る交換ノードは、前記タイムスロット割当回路が、２段階以上の前記優先度情報を含む前記優先制御処理データに対して、優先度に応じて前記タイムスロットを指定することを含む。優先度が２段階以上ある場合、優先度が高い順にタイムスロットを指定することで、優先度が高いデータを遅延することなく伝送できる。
さらに、本発明に係る交換ノードは、前記タイムスロット割当回路が、前記優先制御処理データの長さに応じてタイムスロット数を指定することが好ましい。優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超える場合、優先制御処理データの長さに対して適切なタイムスロット数を指定することにより、無駄なく時分割多重化回線の１フレームを使用できる。これにより通信上の遅延時間を短縮することができる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、コネクション毎にタイムスロットを指定する前記タイムスロット指定信号を出力することが好ましい。タイムスロットの指定を、コネクション毎の条件、例えば伝送路内の割当速度帯域に対応して通信速度又は優先制御処理データの長さに応じて行なう。これにより、コネクション毎に時分割多重化回線の１フレーム内のタイムスロット数を設定でき、通信速度又は優先制御処理データの長さに応じた優先制御が可能になる。
また、本発明に係る交換ノードは、前記タイムスロット割当回路が、前記入力データを前記入力バッファ部に伝送する伝送路の通信速度によらず前記タイムスロットを指定することを含む。入力データの伝送路の通信速度によらず、出力・分配部をモニタしタイムスロットに優先制御処理データを書き込み、異なる通信速度の伝送路に出力する。これにより、例えば中継ノードと中継ノードの間の通信では物理回線速度の最大値で伝送することも、トラヒックの混在状況如何では可能となる。したがって、ある通信速度の伝送路がトラヒック混雑している場合にこれを回避し、通信網全体の遅延時間を低減できる。
さらに、本発明に係る交換ノードは、前記タイムスロット割当回路が、前記優先制御処理データに対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号として前記多重化回路に出力し、前記多重化回路が、前記タイムスロット時系列順信号の順に前記優先制御処理データを書き込むことが好ましい。優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超え、複数のタイムスロットを指定する場合、指定する各タイムスロットが時系列順番として何番目に相当するかを示すタイムスロット時系列順信号を多重化回路に出力する。多重化回路は時系列順に分割された優先制御処理データを書き込む。これにより、外部の交換ノードや端末が本発明に係る交換ノードの出力を受け取ると、並び替えが容易にでき、データの故障を回避できる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることが好ましい。タイムスロット割当回路が指定したタイムスロット情報を所定の時間経過後リセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
また、本発明に係る交換ノードは、前記タイムスロット割当回路が、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることを含む。優先制御信号に優先制御解除信号を含ませ、これを識別してタイムスロット割当回路が指定したタイムスロット情報をリセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
さらに、本発明に係る交換ノードは、前記タイムスロット割当回路が、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットすることが好ましい。他のパケットデータが交換ノードに入力される毎にリセットすることで、入力データ毎にタイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
本発明に係る交換ノード制御方法は、入力バッファ部が、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当過程と、多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、出力・分配部が、前記多重化過程で出力された前記多重化データを外部の回線に伝送し、且つ、前記多重化過程で出力された前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路に前記タイムスロット情報として出力する出力過程と、を有することを特徴とする。
優先制御信号を識別して優先制御処理データを優先的に処理し、出力をモニタしてタイムスロット情報を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファ過程を必要とせず通信上の遅延時間を短縮できる。また、通信方式をコネクション型とすることで通信品質を確保できる。
本発明に係る交換ノード制御方法は、入力バッファ部が、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当過程と、フレーム圧縮回路が、前記振分け過程で出力された前記優先制御処理データを入力し、前記優先制御処理データの時間幅を圧縮し、圧縮データを出力するフレーム圧縮過程と、多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記フレーム圧縮過程で出力された前記圧縮データを書き込み、前記圧縮データの書き込み完了により多重化データを出力する多重化過程と、フレーム伸長回路が、前記多重化過程で出力された前記多重化データを入力し、前記多重化データの時間幅を伸長し、伸長データを出力するフレーム伸長過程と、出力・分配部が、前記フレーム伸長過程で出力された前記伸長データを外部の回線に伝送し、且つ、前記フレーム伸長過程で出力された前記伸長データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路に前記タイムスロット情報として出力する出力過程と、を有することを特徴とする。
優先制御信号を識別して優先制御処理データを優先的に処理し、出力をモニタしてタイムスロット情報を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファ過程を必要とせず通信上の遅延時間を短縮できる。また、通信方式をコネクション型とすることで通信品質を確保できる。さらに、優先制御処理データをフレーム圧縮過程により時間幅を圧縮することで、時分割多重化回線の１フレームに多数のタイムスロットを設けることができ、大量のデータを短時間に多重化でき、通信上の遅延時間を短縮化できる。また、１フレーム中のタイムスロットを増加できるため、入力側伝送路のコネクション数を増加できる。
また、本発明に係る交換ノード制御方法は、優先度判定回路が、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定過程をさらに有し、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先度情報の優先度に応じてタイムスロットを指定することが好ましい。優先制御処理データに優先度があると優先度がないデータに先んじてタイムスロットを指定することで、優先度があるデータを遅延することなく伝送できる。
さらに、本発明に係る交換ノード制御方法は、優先度判定回路が、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定過程をさらに有し、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先度情報の優先度に応じて指定するタイムスロットの数を可変にすることが好ましい。タイムスロットの数を優先度があるデータと優先度がないデータとで区別して指定するため、空きタイムスロットを効率よく使用でき、通信上の遅延時間を短縮することができる。
本発明に係る交換ノード制御方法は、前記多重化過程において、前記多重化回路が、複数で、且つ、並列処理可能なシフトレジスタにデータを書き込む過程を有することを含む。多重化回路が複数で、且つ、並列処理可能なシフトレジスタにデータを書き込む過程を有することにより、データサイズが大きい優先制御処理データを分割して同時並行して多重化でき、通信上の遅延時間を短縮することができる。
また、本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、２段階以上の前記優先度情報を含む前記優先制御処理データに対して、優先度に応じて前記タイムスロットを指定することを含む。優先度が２段階以上ある場合、優先度が高い順にタイムスロットを指定することで、優先度が高いデータを遅延することなく伝送できる。
さらに、本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先制御処理データの長さに応じてタイムスロット数を指定することが好ましい。優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超える場合、優先制御処理データの長さに対して適切なタイムスロット数を指定することにより、無駄なく時分割多重化回線の１フレームを使用できる。これにより通信上の遅延時間を短縮することができる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、コネクション毎にタイムスロットを指定する前記タイムスロット指定信号を出力することが好ましい。タイムスロットの指定を、コネクション毎の条件、例えば伝送路の通信速度に応じて行なう。これにより、コネクション毎に時分割多重化回線の１フレーム内のタイムスロット数を設定でき、通信速度に応じた優先制御が可能になる。
また、本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記入力データを前記入力バッファ部に入力する通信速度によらず前記タイムスロットを指定することを含む。入力データの伝送路の通信速度によらず、出力をモニタしタイムスロットに優先制御処理データを書き込み、異なる通信速度の伝送路に出力する。これにより、例えば交換ノードと交換ノードの間の通信では物理回線速度の最大値で伝送できる。したがって、ある通信速度の伝送路がトラヒック混雑している場合にこれを回避し、通信網全体の遅延時間を低減できる。
さらに、本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先制御処理データに対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号として前記多重化回路に出力し、前記多重化回路が、前記タイムスロット時系列順信号の順に前記優先制御処理データを書き込むことが好ましい。優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超え、複数のタイムスロットを指定する場合、指定する各タイムスロットが時系列順番として何番目に相当するかを示すタイムスロット時系列順信号を多重化回路に出力する。多重化回路は時系列順に分割された優先制御処理データを書き込む。これにより、外部の交換ノードや端末が本発明に係る交換ノード制御方法の出力を受け取ると、並び替えが容易にでき、データの故障を回避できる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることが好ましい。タイムスロット割当回路が指定したタイムスロット情報を所定の時間経過後リセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
また、本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることを含む。優先制御信号に優先制御解除信号を含ませ、これを識別してタイムスロット割当回路が指定したタイムスロット情報をリセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
さらに、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットすることが好ましい。他のパケットデータが交換ノードに入力される毎にリセットすることで、入力データ毎にタイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
さらに、コネクションレス型のパケットデータのタイムスロットを割り当て、タイムスロット指定信号を前記多重化回路に出力するコネクションレス型データ割当回路をさらに備え、前記振分け部は、前記入力バッファ部に入力された前記入力データがコネクションレス型のパケットデータであるとき、コネクションレス型データのヘッダ情報を前記コネクションレス型データ割当回路へ出力し、前記多重化回路は、前記多重化データにさらに前記コネクションレス型のパケットデータを多重化することが好ましい。
コネクションレス型のパケットデータ及びコネクション型のパケットデータのタイムスロットを割り当て、多重化することができる。よってコネクションレス通信及びコネクション通信を混在させることができる。
また、本発明に係る交換ノード及び交換ノード制御方法は、優先制御ビットを付加することにより、非優先型のコネクションレス型の通信パケットとの転送制御を差別化するとともに、当該パケットに対しては、超高速に共通バス内でのタイムスロットを、当該パケットが回線対応に設置されている入力バッファに受信されている時間を活用して、この時間内に速やかに共通バスへの多重化時のタイムスロットを割り当てることにより、リアルタイム通信を、一定時間は保障する手段を提供することを特徴とする。
具体的には、本発明に係る交換ノードは、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当回路と、前記タイムスロット割当回路からのタイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力するタイムスロット情報取得部と、前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、を備えることを特徴とする。
パケットデータのヘッダ情報に含まれる優先制御信号を識別してタイムスロットを割り当てるので、ヘッダ情報を受け取ったパケットデータの全データが入力バッファ部に入力される前に、タイムスロットの割り当てを行なうことができる。また、優先制御処理データを優先的に処理し、タイムスロット情報取得部のモニタしたタイムスロット情報を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファを必要とせず通信上の遅延時間を短縮できる。
本発明に係る交換ノードは、前記振分け部から出力される前記優先制御処理データを格納し、前記タイムスロット割当回路からタイムスロット指定信号が入力されると前記優先制御処理データを前記多重化回路へ出力するシフトレジスタをさらに備えることが好ましい。
優先制御処理データを一時的に格納するシフトレジスタをさらに備えるので、タイムスロット割当回路又はタイムスロット情報取得部での処理の若干の遅れがある場合にも、微小時間の待ち合わせ調整を行なうことができる。
本発明に係る交換ノードは、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当回路と、前記タイムスロット割当回路からのタイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力するタイムスロット情報取得部と、前記振分け部からの前記優先制御処理データを入力し、前記優先制御処理データの時間幅を圧縮し、圧縮データを出力するフレーム圧縮回路と、前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記フレーム圧縮回路からの前記圧縮データを書き込み、前記圧縮データの書き込み完了により多重化データを出力する多重化回路と、前記多重化回路からの前記多重化データを入力し、前記多重化データの時間幅を伸長し、伸長データを出力するフレーム伸長回路と、を備えることを特徴とする。
パケットデータのヘッダ情報に含まれる優先制御信号を識別してタイムスロットを割り当てるので、ヘッダ情報を受け取ったパケットデータの全データが入力バッファ部に入力される前に、タイムスロットの割り当てを行なうことができる。また、優先制御処理データを優先的に処理し、タイムスロット情報取得部のモニタしたタイムスロット情報を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファを必要とせず通信上の遅延時間を短縮できる。さらに、優先制御処理データをフレーム圧縮回路により時間幅を圧縮することで、時分割多重化回線の１フレームに多数のタイムスロットを設けることができ、大量のデータを短時間に多重化でき、通信上の遅延時間を短縮化できる。また、１フレーム中のタイムスロットを増加できるため、入力側伝送路のコネクション数を増加できる。
本発明に係る交換ノードは、前記フレーム圧縮回路から出力される前記圧縮データを格納し、前記タイムスロット割当回路からタイムスロット指定信号が入力されると前記圧縮データを前記多重化回路へ出力するシフトレジスタをさらに備えることが好ましい。
圧縮データを一時的に格納するシフトレジスタをさらに備えるので、タイムスロット割当回路又はタイムスロット情報取得部での処理の若干の遅れがある場合に待ち合わせ調整を行なうことができる。
前記タイムスロット割当回路は、前記入力データが前記入力バッファ部に入力されてから一定時間で前記多重化回路へ前記タイムスロット指定信号を出力し、前記タイムスロット情報に含まれているパケット識別情報と同一のパケット識別情報の前記優先制御信号が入力されると、当該パケット識別情報の割り当てられているタイムスロットに、前記優先制御処理データの書き込み先のタイムスロットを優先的に割り当て、前記タイムスロット情報取得部は、前記タイムスロット割当回路からの前記タイムスロット指定信号のうち未使用のタイムスロットの情報及び当該タイムスロットに割り当てられているパケット識別情報を前記タイムスロット割当回路にタイムスロット情報として出力し、あらかじめ設定された一定時間を経過すると、未使用のタイムスロットに割り当てられているパケット識別情報を消去することが好ましい。
タイムスロット群を一時的に付与することにより、以後、割り当ての許可されたパケット識別情報のパケットが交換ノードに到着した後は、交換ノード内で予め確保されたタイムスロット位置を使用して、交換ノード内での最小限の遅延時間で通信を行なうことができる。よって、予め定められたパケット識別情報の入力データについて、交換ノード内での最小限の遅延時間で通信を行なうことができる。
前記タイムスロット割当回路は、あらかじめ設定された一定時間で前記多重化回路へ前記タイムスロット指定信号を出力し、タイムスロットの割り当ての完了していない前記優先制御処理データが残っているときは、すでに割り当てたタイムスロットを予約タイムスロットとして記憶し、予約タイムスロットの割り当てられている前記優先制御処理データに含まれるパケット識別情報と同一のパケット識別情報を含む前記優先制御信号が入力されると、残りのタイムスロットを指定し、当該優先制御信号の前記優先制御処理データのタイムスロットの割り当てを完了させることが好ましい。
途中までタイムスロットを割り当てた入力データを破棄することなく、有効活用するので、交換ノード内での通信時間を短縮することができる。
本発明に係る交換ノードは、前記入力データのうち優先制御を要求しない非優先制御処理データのタイムスロットを割り当て、タイムスロットを割り当てた前記非優先制御処理データを出力する非優先制御処理データ割当回路をさらに備え、前記振分け部は、前記入力データが優先制御処理データであることを指示する優先制御信号により、優先制御を要求しない前記入力データを非優先制御処理データとして非優先制御処理データ割当回路へ出力し、記多重化回路は、前記非優先制御処理データ割当回路の出力する非優先制御処理データを前記多重化データにさらに多重化することが好ましい。
優先型のコネクションレス通信用のパケットデータ及び非優先型のコネクションレス通信用のパケットデータのタイムスロットを割り当て、多重化することができる。よって優先型のコネクションレス通信及び非優先型のコネクションレス通信を混在させることができる。
本発明に係る交換ノードは、前記振分け部から出力されたコネクション型のパケットデータのタイムスロットを割り当て、タイムスロットを割り当てた当該パケットデータを出力するコネクション型データ割当回路をさらに備え、前記振分け部は、前記入力バッファ部に入力された前記入力データがコネクション型のパケットデータであるとき、コネクション型データを前記コネクション型データ割当回路へ出力し、前記多重化回路は、前記コネクション型データ割当回路の出力するコネクション型データを前記多重化データにさらに多重化することが好ましい。
コネクションレス型のパケットデータ及びコネクション型のパケットデータのタイムスロットを割り当て、多重化することができる。よってコネクションレス通信及びコネクション通信を混在させることができる。
本発明に係る交換ノードは、前記入力バッファ部に前記入力データを入力する回線がＮ本であり、当該回線のｉ番目（ｉは１からＮまでの整数。）の回線速度がＡ（ｉ）であり、当該回線のｉ番目のパケットデータの最小サイズがＢ（ｉ）であり、前記タイムスロット割当回路のタイムスロットを割り当てるまでの実行処理回数がｄステップであるとき、各ステップ毎の所要時間ｅが、
Figure 0004135959
 であることが好ましい。
数１において、ＭＩＮ｛Ｘ１，Ｘ２，…Ｘｎ｝は、｛Ｘ１，Ｘ２，…Ｘｎ｝の中で最も小さいものを選択することを示す。本発明により、前記タイムスロット割当回路がタイムスロットを全収容回線を対象に同時に割り当て処理する場合に、各処理ステップ毎に必要とされる時間が数１よりも短かければ、交換ノード内での最小限の遅延時間で通信を行うことができる。
本発明に係る交換ノードは、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定回路をさらに備え、前記タイムスロット割当回路が、前記優先度情報の優先度に応じてタイムスロットを指定することが好ましい。
優先制御処理データに優先度があると優先度がないデータに先んじてタイムスロットを指定することで、優先度があるデータを遅延することなく伝送できる。
本発明に係る交換ノードは、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定回路をさらに備え、前記タイムスロット割当回路が、前記優先度情報の優先度に応じて指定するタイムスロットの数を可変にすることが好ましい。
タイムスロットの数を優先度があるデータと優先度がないデータとで区別して指定するため、空きタイムスロットを効率よく使用でき、通信上の遅延時間を短縮することができる。
本発明に係る交換ノードは、前記多重化回路が、複数で、且つ、並列処理可能なシフトレジスタを備えることが好ましい。
多重化回路が複数で、且つ、並列処理可能なシフトレジスタを備えることにより、データ量が大きい優先制御処理データを分割して同時並行して多重化でき、通信上の遅延時間を短縮することができる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、２段階以上の前記優先度情報を含む前記優先制御処理データに対して、優先度に応じて前記タイムスロットを指定することが好ましい。
優先度が２段階以上ある場合、優先度が高い順にタイムスロットを指定することで、優先度が高いデータを遅延することなく伝送できる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、前記優先制御処理データの長さに応じてタイムスロット数を指定することが好ましい。
優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超える場合、優先制御処理データの長さに対して適切なタイムスロット数を指定することにより、無駄なく時分割多重化回線の１フレームを使用できる。これにより通信上の遅延時間を短縮することができる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、前記入力データを前記入力バッファ部に伝送する伝送路の通信速度によらず前記タイムスロットを指定することが好ましい。
入力データの伝送路の通信速度によらず、タイムスロットに優先制御処理データを書き込み、異なる通信速度の伝送路に出力する。これにより、例えば中継ノードと中継ノードの間の通信では物理回線速度の最大値で伝送することも、トラヒックの混在状況如何では可能となる。したがって、ある通信速度の伝送路がトラヒック混雑している場合にこれを回避し、通信網全体の遅延時間を低減できる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、前記優先制御処理データに対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号として前記多重化回路に出力し、前記多重化回路が、前記タイムスロット時系列順信号の順に前記優先制御処理データを書き込むことが好ましい。
優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超え、複数のタイムスロットを指定する場合、指定する各タイムスロットが時系列順番として何番目に相当するかを示すタイムスロット時系列順信号を多重化回路に出力する。多重化回路は時系列順に分割された優先制御処理データを書き込む。これにより、外部の交換ノードや端末が本発明に係る交換ノードの出力を受け取ると、並び替えが容易にでき、データの故障を回避できる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることが好ましい。
タイムスロット割当回路が指定したタイムスロット情報を所定の時間経過後リセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることが好ましい。
優先制御信号に優先制御解除信号を含ませ、これを識別してタイムスロット割当回路が指定したタイムスロット情報をリセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
本発明に係る交換ノードは、前記タイムスロット割当回路が、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットすることが好ましい。
他のパケットデータが交換ノードに入力される毎にリセットすることで、入力データ毎にタイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
本発明に係る交換ノードは、前記多重化回路を複数備え、複数の外部の回線と接続され、前記多重化回路のそれぞれの出力する多重化データを、前記外部の回線ごとに分配する複数の分配器と、前記多重化回路と前記分配器との間に配置され、前記多重化データに多重化されている優先制御処理データを方路に応じた分配器に振り分けるセレクタ回路とを、さらに備えることが好ましい。
複数の多重化回路が並列に多重化回路と接続され、各多重化回路の出力する多重化データを分解回路ごとにセレクタ回路で振り分けるので、新たな多重化回路及び共通バスを設けることなく通話路の増設をすることができる。
本発明に係る交換ノード制御方法は、入力バッファ部が、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当過程と、タイムスロット情報取得部が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力するタイムスロット情報取得過程と、多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、を有することを特徴とする。
パケットデータのヘッダ情報に含まれる優先制御信号を識別してタイムスロットを割り当てるので、ヘッダ情報を受け取ったパケットデータの全データが入力バッファ部に入力される前に、タイムスロットの割り当てを行なうことができる。また、優先制御処理データを優先的に処理し、タイムスロット情報取得部のモニタしたタイムスロット情報を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファを必要とせず通信上の遅延時間を短縮できる。
また、本発明に係る交換ノード制御方法は、入力バッファ部が、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当過程と、タイムスロット情報取得回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力するタイムスロット情報取得過程と、フレーム圧縮回路が、前記振分け過程で出力された前記優先制御処理データを入力し、前記優先制御処理データの時間幅を圧縮し、圧縮データを出力するフレーム圧縮過程と、多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記フレーム圧縮過程で出力された前記圧縮データを書き込み、前記圧縮データの書き込み完了により多重化データを出力する多重化過程と、フレーム伸長回路が、前記多重化過程で出力された前記多重化データを入力し、前記多重化データの時間幅を伸長し、伸長データを出力するフレーム伸長過程と、を有することを特徴とする。
パケットデータのヘッダ情報に含まれる優先制御信号を識別してタイムスロットを割り当てるので、ヘッダ情報を受け取ったパケットデータの全データが入力バッファ部に入力される前に、タイムスロットの割り当てを行なうことができる。また、優先制御処理データを優先的に処理し、タイムスロット情報取得部のモニタしたタイムスロット情報を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファを必要とせず通信上の遅延時間を短縮できる。さらに、優先制御処理データをフレーム圧縮回路により時間幅を圧縮することで、時分割多重化回線の１フレームに多数のタイムスロットを設けることができ、大量のデータを短時間に多重化でき、通信上の遅延時間を短縮化できる。また、１フレーム中のタイムスロットを増加できるため、入力側伝送路のコネクション数を増加できる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記入力データが前記入力バッファ部に入力されてから一定時間で前記多重化回路へ前記タイムスロット指定信号を出力し、前記タイムスロット情報に含まれているパケット識別情報と同一のパケット識別情報の前記優先制御信号が入力されると、当該パケット識別情報の割り当てられているタイムスロットに、前記優先制御処理データの書き込み先のタイムスロットを優先的に割り当て、前記タイムスロット情報取得過程において、前記タイムスロット情報取得部が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報及び当該タイムスロットに割り当てられているパケット識別情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力し、あらかじめ設定された一定時間を経過すると、未使用のタイムスロットに割り当てられているパケット識別情報を消去することが好ましい。
タイムスロット群を一時的に付与することにより、以後、割り当ての許可されたパケット識別情報のパケットが交換ノードに到着した後は、交換ノード内で予め確保されたタイムスロット位置を使用して、交換ノード内での最小限の遅延時間で通信を行なうことができる。よって、予め定められたパケット識別情報の入力データについて、交換ノード内での最小限の遅延時間で通信を行なうことができる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路は、あらかじめ設定された一定時間で前記多重化回路へ前記タイムスロット指定信号を出力し、タイムスロットの割り当ての完了していない前記優先制御処理データが残っているときは、すでに割り当てたタイムスロットを予約タイムスロットとして記憶し、予約タイムスロットの割り当てられている前記優先制御処理データに含まれるパケット識別情報と同一のパケット識別情報を含む前記優先制御信号が入力されると、残りのタイムスロットを指定し、当該優先制御信号の前記優先制御処理データのタイムスロットの割り当てを完了させることが好ましい。
途中までタイムスロットを割り当てた入力データを破棄することなく、有効活用するので、交換ノード内での通信時間を短縮することができる。
本発明に係る交換ノード制御方法は、優先度判定回路が、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定過程をさらに有し、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先度情報の優先度に応じてタイムスロットを指定することが好ましい。
優先制御処理データに優先度があると優先度がないデータに先んじてタイムスロットを指定することで、優先度があるデータを遅延することなく伝送できる。
本発明に係る交換ノード制御方法は、優先度判定回路が、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定過程をさらに有し、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先度情報の優先度に応じて指定するタイムスロットの数を可変にすることが好ましい。
タイムスロットの数を優先度があるデータと優先度がないデータとで区別して指定するため、空きタイムスロットを効率よく使用でき、通信上の遅延時間を短縮することができる。
本発明に係る交換ノード制御方法は、前記多重化過程において、前記多重化回路が、複数で、且つ、並列処理可能なシフトレジスタにデータを書き込む過程を有することが好ましい。
多重化回路が複数で、且つ、並列処理可能なシフトレジスタにデータを書き込む過程を有することにより、データ量が大きい優先制御処理データを分割して同時並行して多重化でき、通信上の遅延時間を短縮することができる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、２段階以上の前記優先度情報を含む前記優先制御処理データに対して、優先度に応じて前記タイムスロットを指定することが好ましい。
優先度が２段階以上ある場合、優先度が高い順にタイムスロットを指定することで、優先度が高いデータを遅延することなく伝送できる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先制御処理データの長さに応じてタイムスロット数を指定することが好ましい。
優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超える場合、優先制御処理データの長さに対して適切なタイムスロット数を指定することにより、無駄なく時分割多重化回線の１フレームを使用できる。これにより通信上の遅延時間を短縮することができる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記入力データを前記入力バッファ部に入力する通信速度によらず前記タイムスロットを指定することが好ましい。
入力データの伝送路の通信速度によらず、タイムスロットに優先制御処理データを書き込み、異なる通信速度の伝送路に出力する。これにより、例えば中継ノードと中継ノードの間の通信では物理回線速度の最大値で伝送することも、トラヒックの混在状況如何では可能となる。したがって、ある通信速度の伝送路がトラヒック混雑している場合にこれを回避し、通信網全体の遅延時間を低減できる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先制御処理データに対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号として前記多重化回路に出力し、前記多重化回路が、前記タイムスロット時系列順信号の順に前記優先制御処理データを書き込むことが好ましい。
優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超え、複数のタイムスロットを指定する場合、指定する各タイムスロットが時系列順番として何番目に相当するかを示すタイムスロット時系列順信号を多重化回路に出力する。多重化回路は時系列順に分割された優先制御処理データを書き込む。これにより、外部の交換ノードや端末が本発明に係る交換ノードの出力を受け取ると、並び替えが容易にでき、データの故障を回避できる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることが好ましい。
タイムスロット割当回路が指定したタイムスロット情報を所定の時間経過後リセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることが好ましい。
優先制御信号に優先制御解除信号を含ませ、これを識別してタイムスロット割当回路が指定したタイムスロット情報をリセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
本発明に係る交換ノード制御方法は、前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットすることが好ましい。
他のパケットデータが交換ノードに入力される毎にリセットすることで、入力データ毎にタイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
本発明により、交換ノードの出力・分配部をモニタして未使用のタイムスロットをデータの書き込み先として指定しデータに含まれる優先制御信号により優先制御を行なうことで遅延時間を極めて短くでき、データの伝送路の通信速度によらず指定するタイムスロットに書き込み出力することでトラヒック混雑を解消でき、通信上の遅延時間の短縮化ができることから通信方式をコネクション型とすることで通信品質を確保可能な交換ノード及び交換ノード制御方法を提供することができる。
また、本発明により、優先制御ビットを付加し、非優先型のコネクションレス型の通信パケットとの転送制御を差別化し、当該パケットに対しては、超高速に共通バス内でのタイムスロットを、当該パケットが回線対応に設置されている入力バッファに受信されている時間を活用して、この時間内に速やかに共通バスへの多重化時のタイムスロットを割り当てることで、通信トラヒックの混雑状況如何によらず、交換ノードでの遅延時間の発生を回避することができる交換ノード及び交換ノード制御方法を提供することができる。
第１実施形態に係る交換ノード１００の概略図である。 入力データのフォーマットを示す図である。 タイムスロット指定の流れを示す図である。 第２実施形態に係る交換ノード２００の概略図である。 フレーム圧縮回路の構成を示す概略図である。 フレーム圧縮回路のタイミングチャートを示す図である。 フレーム圧縮回路のフレーム圧縮部の構成を示す概略図である。 フレーム圧縮回路のＤＣ／ＳＦＱ回路の構成を示す概略図である。 フレーム圧縮回路のＤ−Ｆ／Ｆ回路の構成を示す概略図である。 フレーム圧縮回路のＳＦＱ−ＰＧ回路の構成を示す概略図である。 フレーム圧縮回路のＣＢ回路の構成を示す概略図である。 フレーム圧縮回路のシフトレジスタ回路の構成を示す概略図である。 フレーム圧縮回路の多重化部の動作を示す図である。 フレーム圧縮回路の多重化部の回路構成を示す概略図である。 フレーム伸長回路の構成を示す概略図である。 フレーム伸長回路のＳＦＱ／ＤＣ回路の構成を示す概略図である。 第４実施形態に係る光スイッチを使用する光通信に適用する実施形態の概略図である。 従来の光スイッチを使用する光通信の構成例を示す概略図である。 従来の光スイッチを使用する光通信の別の構成例を示す概略図である。 第５実施形態に係るＭＰＬＳに適用した構成例を示す概略図である。 第６実施形態に係る基幹交換網に適用した構成例を示す概略図である。 従来の交換ノードの構成例を示す概略図である。 従来の音声通信の通信モデルを示す概略図である。 第１実施形態に係る交換ノードの振分け部の振分け制御の例を示す図である。 第１実施形態に係る交換ノードの振分け部の振分け制御の例を示す図である。 第１実施形態に係る交換ノードの時分割多重の概念図である。 多重化回路の可変遅延回路の概略図である。 多重化回路に可変遅延回路を組み合わせた構成例である。 第３実施形態の入力データ（伝送路速度が同じ場合）に対応したタイムスロット指定の具体例である。 第３実施形態の入力データ（伝送路速度が異なる場合）に対応したタイムスロット指定の具体例である。 第５実施形態に係るＭＰＬＳに適用した場合の入力データのフォーマットである。 第７実施形態に係る交換ノードの第１形態を示す概略図である。 入力データのフォーマットの一例を示す図である。 第７実施形態に係る交換ノードの第２形態を示す概略図である。 第７実施形態に係る交換ノードの第３形態を示す概略図である。 タイムスロット割当回路がタイムスロットを指定する流れの第１例を示す図である。 タイムスロット割当回路がタイムスロットを指定するタイムスロットマップの第１例である。 第７実施形態に係る交換ノードの時分割多重の概念図である。 タイムスロット割当回路がタイムスロットを指定する流れの第２例を示す図である。 タイムスロット割当回路がタイムスロットを指定する流れの第３例を示す図である。 第７実施形態に係る交換ノードの概略図である。 第８実施形態に係る交換ノードの一形態を示す概略図である。 フレーム圧縮回路の構成を示す概略図である。 フレーム圧縮回路のタイミングチャートを示す図である。 フレーム圧縮回路のフレーム圧縮部の構成を示す概略図である。 フレーム圧縮回路のＤＣ／ＳＦＱ回路の構成を示す概略図である。 フレーム圧縮回路のＤ−Ｆ／Ｆ回路の構成を示す概略図である。 フレーム圧縮回路のＳＦＱ−ＰＧ回路の構成を示す概略図である。 フレーム圧縮回路のＣＢ回路の構成を示す概略図である。 フレーム圧縮回路のシフトレジスタ回路の構成を示す概略図である。 フレーム圧縮回路の多重化部の動作を示す図である。 フレーム圧縮回路の多重化部の回路構成を示す概略図である。 フレーム伸長回路の構成を示す概略図である。 フレーム伸長回路のＳＦＱ／ＤＣ回路の構成を示す概略図である。 多重化回路の可変遅延回路の一例を示す概略図である。 多重化回路に可変遅延回路を組み合わせた構成例である。 第７実施形態の入力データ（伝送路速度が同じ場合）に対応したタイムスロット指定の具体例である。 第７実施形態の入力データ（伝送路速度が異なる場合）に対応したタイムスロット指定の具体例である。 第９実施形態に係る光スイッチを使用する光通信に適用する実施形態の概略図である。 従来の光スイッチを使用する光通信の構成例を示す概略図である。 従来の光スイッチを使用する光通信の別の構成例を示す概略図である。 通話路の拡張されている交換ノードの第１形態を示す概略図である。 通話路の拡張されている交換ノードの第２形態を示す概略図である。 第１２実施形態に係るＭＰＬＳに適用した構成例を示す概略図である。 第１１実施形態に係るＭＰＬＳに適用した場合の入力データのフォーマットである。 第７実施形態から第１２実施形態の交換ノードを基幹交換網へ適用した構成例である。 第７実施形態に係る交換ノードの概略図である。
符号の説明
１、入力データ
２、入力バッファ部
３、入力バッファデータ
５、振分け部
６、優先制御処理データ
７、識別部
８、優先制御信号
９、多重化回路
１０、出力・分配部
１１、タイムスロット情報
１２、タイムスロット割当回路
１３、タイムスロット指定信号
１４、多重化データ
１５、外部
１６、フレーム圧縮回路
１７、圧縮データ
１８、フレーム伸長回路
１９、伸長データ
２０、優先度判定回路
２１、優先度情報
２２、タイムスロット時系列順信号
３１、入力データ
３２、入力バッファ部
３３、入力バッファデータ
３５、振分け部
３６、優先制御処理データ
３７、識別部
３８、優先制御信号
３９、多重化回路
４０、タイムスロット情報取得部
４１、タイムスロット情報
４２、タイムスロット割当回路
４３、タイムスロット指定信号
４４、多重化データ
４６、フレーム圧縮回路
４７、圧縮データ
４８、フレーム伸長回路
４９、伸長データ
５１、シフトレジスタ
５２、非優先タイムスロット指定信号
５３、非優先制御処理データ割当回路
５４、コネクション型データ
５５、コネクション型データ割当回路
５６、分配器
５７、セレクタ回路
８１、入力側回線制御部
８２、共通制御部
８３、共通メモリ
８４、共通バス
８５、出力側回線制御部
８６、多重化部
８７、入力データ
８８、入力側クロック
８９、出力側クロック
９０、従来の交換ノード
１００、２００、２０１、２０２、２０７、２０８、２０９、交換ノード
４００、２０５、光スイッチを使用する光通信に用いる実施形態
３０１、ヘッダ
３０２、ヘッダ以外の情報
３０４、回線の帯域信号
３０５、方路信号
３１１、タイムスロット番号
３１２、空塞表示
３１３、方路番号
３１４、タイムスロットマップ
Ｓ３１５、優先制御信号の入力手順
Ｓ３１６、タイムスロットマップの更新手順
Ｓ３１７、確保要求確認手順
Ｓ３１８、確認手順
Ｓ３１９、Ｓ３２０、タイムスロットマップ３１４を更新する手順
３２１、３２２、多重・分離装置
３２３、コネクションレス型データ割当回路
３２４、同期用クロック
３２５、３２６、多重化回線
３２７、３２８、端末
３２９、コネクション型データ割当回路
３３０、非優先制御データ割当回路
３３３、クロックパルス
３３４、ＳＦＱ−ＰＧ回路
３３５、ＤＣ／ＳＦＱ回路
３３６、ＳＦＱ
３３７、Ｄ−Ｆ／Ｆ回路
３３８、ジョセフソン接合素子
３３９、フレーム圧縮部
３４１、ＤＣ／ＳＦＱのしきい値
３４２、リセットパルス
３４３、フレーム長（圧縮前）
３４４、フレーム長（圧縮後）
３４５、入力パルス
３４６、ＤＣ／ＳＦＱ出力
３４７、クロックパルス列
３４８、Ｄ−Ｆ／Ｆ回路の出力
３４９、フレーム圧縮回路の出力
３５１、フレーム圧縮部
３５２、シリアル入力・パラレル出力レジスタ
３５３、パラレル入力・シリアル出力レジスタ
３５４、クロックパルス
３５５、Ｄ−Ｆ／Ｆ回路の出力（圧縮される前）
３５６、フレーム圧縮部出力（圧縮された後）
３５７、ＣＢ
３６０、ＤＣ／ＳＦＱ回路
３６１、バイアス電流
３６２、ＳＦＱ
３６３、逆極性のＳＦＱ
３６４、優先制御処理データ
３６７、入力パルスの信号振幅
３６８、出力パルス幅
３７１、バイアス電流
３８４、スプリッタ
３９０、ＣＢ回路
３９３、合流
３９５、３９６、シフトレジスタ出力
３９８、ＣＢ出力
４０１、シフトレジスタ回路
４０５、バッファループ
４０６、ストレージループ
４０８、シフトレジスタ出力
４０９、シフトレジスタ１ｂｉｔ分
４１１、パケット（圧縮前）
４１２、パケット（圧縮後）
４１３、多重化部
４１４、入力ＣＨ−１（圧縮後）
４１５、入力ＣＨ−２（圧縮後）
４１６、入力ＣＨ−３（圧縮後）
４１７、入力ＣＨ−４（圧縮後）
４１８、遅延回路
４１９、ＣＢ回路
４２０、ＣＢ出力
４２１、ＳＦＱ−ＰＧ回路
４２２、ＳＦＱ／ＤＣ回路
４２３、フレーム伸長部
４２４、圧縮データ
４２５、クロックパルス
４２６、伸長データ
４２７、フレーム伸長部出力
４２８、ＳＦＱ／ＤＣ 出力
４２９、ＳＦＱ／ＤＣ回路
４３１、光スイッチ
４３２、ＥＯ変換
４３３、ＯＥ変換
４４１、デコーダ
４４２、セレクタ
４４３、論理積ゲート
４４４ 遅延２Ｄの遅延素子
４４５ 遅延Ｄの遅延素子
４４６、論理和ゲート
４４７、ＣＢ回路
４４８、ＶＤ
４４９、ＣＨｎ
４５０、デコーダ
４５１、ＶＤ
４５２、ＣＢ
４５３ａ、圧縮後のＣＨ１
４５３ｂ、圧縮後のＣＨ２
４５３ｃ、圧縮後のＣＨ３
４５３ｄ、圧縮後のＣＨ４
４５４、多重化データ
４５５、ＩＰデータ１（１２８バイト）
４５６、ＩＰデータ２（６４バイト）
４５７、ＩＰデータ３（６４バイト）
４５８、ＩＰデータ４（１２８バイト）
４５９、１フレーム（１２５μｓｅｃ）
４６０、１フレーム（１２５μｓｅｃ）
４６１ａ、方路１
４６１ｂ、方路２
４６１ｃ、方路３
４６２ａ、１００Ｍｂ／ｓ伝送路１
４６２ｂ、１００Ｍｂ／ｓ伝送路２
４６３、ＩＰデータ１（１２８バイト）
４６４、ＩＰデータ２（６４バイト）
４６５、ＩＰデータ３（１２８バイト）
４６６、ＩＰデータ４（６４バイト）
４６７、１００Ｍｂ／ｓ伝送路１
４６８、１Ｇｂ／ｓ伝送路１
４６９、タイムスロット３
４７０、タイムスロット４
４７１、ＩＰデータ１
４７２、ＩＰデータ２
４７３、タイムスロット１
４７４、タイムスロット２
４７５、ＩＰデータ３
４７６、ＩＰデータ４
４７７、方路
４８０、従来の光スイッチを使用する光通信
４８１、４８２、ＩＰスイッチング
４８３、４８４、ＯＥ・ＥＯ変換
４８５、光スイッチ１
４８６、光スイッチ２
４８７、光伝送路＃３ （λ３）
４８８、交換ノード１
４８９、交換ノード２
４９０、交換ノード３
４９１、交換ノード４
４９２、光伝送路＃１（λ１）
４９３、光伝送路＃２（λ２）
４９４、光伝送路＃４（λ１）
４９５、光伝送路＃５（λ２）
４９６、従来の光スイッチを使用する光通信
４９７、ＩＰスイッチング
５０１、ＭＰＬＳ通信への適用例
５０２ａ、＃１ノード
５０２ｂ、＃２ノード
５０２ｃ、＃３ノード
５０２ｄ、＃４ノード
５０２ｅ、＃５ノード
５０３ａ、パケット（宛先：Ｙ）
５０３ｂ、パケット（宛先：Ｘ）
５０３ｃ、パケット（アドレス：Ｙ）
５０３ｄ、パケット（アドレス：Ｘ）
５０４ａ、５０４ｂ、ラベル
５０５Ａ、端末Ａ
５０５Ｂ、端末Ｂ
５０５Ｘ、端末Ｘ
５０５Ｙ、端末Ｙ
５１１、基幹交換網への適用
５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆ、アクセスシステム
５１３ａ、５１３ｂ、５１３ｃ、５１３ｄ、エッジルータ
５１４ａ、５１４ｂ、５１４ｃ、コアルータ
５１５、コア中継網
５１６ａ、制御パケットの識別用ヘッダ（レイヤ２ヘッダ）
５１６ｂ、網内の転送ラベル
５１６ｃ、ＶＰＮの識別ラベル（優先制御信号用ラベルとして活用可）
５１６ｄ、ＩＰデータ ＋ データ
５２１、パケット量のモニタ
５３１、タイムスロットマップ
５３２、タイムスロット番号
５３３、空塞表示（０／１＝空／塞）
５３４、方路番号
Ｓ５３５、優先制御信号入力
Ｓ５３６、解除要求時のタイムスロットマップの更新
Ｓ５３７、確保要求の判定
Ｓ５３８、未使用タイムスロットのチェック及び方路チェック
Ｓ５３９、要求されたタイムスロットの指定の実行及び空塞マップの更新
Ｓ５４０、要求に近いタイムスロットの指定の実行及び空塞マップの更新
Ｓ５４１、加算ステップ
Ｓ５４２、クロック出力ステップ
Ｓ５４３、リセット信号出力ステップ
５４５、コネクション識別番号
５４６、使用・非使用の区別（０／１＝使用／非使用）
５４７ａ、５４７ｂ、５４７ｃ、ラッチ
５４８、スタックメモリ
５４９、割り当て可能なタイムスロット番号
５５０、タイムスロット割り当て毎のタイムスロットの捕捉要求
５５１、スタックポインタ
５５２、空きタイムスロット番号
５５３、出側方路番号
５５４、空きタイムスロット数
５５５、カウンタ制御（減算処理）
Ｓ５５６、要求タイムスロット番号に見合う出側方路が存在するかを確認する
５５７ａ、５５７ｂ、５５７ｃ、ヘッダ
５５８ａ、５５８ｂ、５５８ｃ、識別子
５５９ａ、５５９ｂ、５５９ｃ、データ
５６０ａ、５６０ｂ、５６０ｃ、パケットデータ、
５６１ａ、５６１ｂ、多重化回線
５７１、タイムスロット割当制御情報作成部
５７２、デコーダ
５７３、可変遅延回路
５７４、ＣＢ回路
５７５、タイムスロット割当回路の入力端子
５７６、多重化回路の入力端子
５８１、タイムスロット割り当て制御部
５８２、共通制御部
５８３、ＳＦＱ−ＰＧ回路
５８４、共通制御部
６０１、ＭＰＬＳ通信への適用例
６０２ａ、＃１ノード
６０２ｂ、＃２ノード
６０２ｃ、＃３ノード
６０２ｄ、＃４ノード
６０２ｅ、＃５ノード
６０３ａ、パケット（宛先：Ｙ）
６０３ｂ、パケット（宛先：Ｘ）
６０３ｃ、パケット（アドレス：Ｙ）
６０３ｄ、パケット（アドレス：Ｘ）
６０４ａ、５０４ｂ、ラベル
６０５Ａ、端末Ａ
６０５Ｂ、端末Ｂ
６０５Ｘ、端末Ｘ
６０５Ｙ、端末Ｙ
以下、本発明について実施形態を示しながら詳細に説明するが本発明はこれらの記載に限定して解釈されない。以下、図１から図６７を参照しながら本実施形態に係る交換ノード及び交換ノード制御方法について説明する。
（第１実施形態）
図１は本実施形態に係る交換ノード１００の一形態を示す概略図である。交換ノード１００は、入力バッファ部２と、識別部７と、振分け部５と、多重化回路９と、タイムスロット割当回路１２と、出力・分配部１０を備える。さらに好ましくは、図２で説明するフレーム圧縮回路４６と、フレーム伸長回路１８と、優先度判定回路２０を備える。図１に示す実線は主データの流れ、破線は制御用データの流れを示す。
入力バッファ部２は、コネクション型のパケットデータである入力データ１の伝送路に接続され、入力データ１をシフトレジスタに書き込む。入力データ１の書き込みを完了すると、入力バッファデータ３を出力する。本実施形態に係る交換ノード１００は、入力データ１がコネクション型のパケットデータで優先制御信号を有する場合に優先制御するものであるが、入力データ１がコネクション型のパケットデータで優先制御信号を有しないデータ、コネクション型でパケットデータ以外のデータ、並びにコネクションレス型データである場合にも、入力バッファ部２に書き込むこととしても良い。
識別部７は、入力バッファ部２に入力された入力データ１に含まれる優先制御信号８を識別する。優先制御信号８は、入力データが優先制御の対象であることを指示する信号である。コネクション型のパケットデータである入力データ１のフォーマットは、図２に一例として示すようにヘッダに優先制御信号８を含む。識別部７は、この優先制御信号８の有無を識別し、「有」か「無」を出力する。ここで優先制御信号８の「有」、「無」は、「１」、「０」として出力しても良い。図２に示すようにヘッダには優先制御信号８を、パケットデータには回線の帯域信号、方路信号を含む。また、優先制御信号８には、優先度情報２１、優先制御処理データの長さデータ、優先制御解除信号等が含まれる。なお、図２に示す入力データ１のフォーマットは、ヘッダ３０１とヘッダ以外の情報３０２を含む。ヘッダ３０１は、優先制御信号８を含む。優先制御信号８は、例えば、優先度情報２１、優先制御処理データの長さ又は優先制御解除信号である。ヘッダ以外の情報３０２は、回線の帯域信号３０４及び方路信号３０５を含む。
図１に示す振分け部５は、入力バッファ部２からの入力バッファデータ３と、識別部７からの優先制御信号８とを入力する。優先制御信号８が有る場合は、入力バッファデータ３を優先制御処理データ６として出力する。優先制御信号８が無い場合は、入力バッファデータ３を優先制御の対象外として、非優先制御処理データ（不図示）として出力する。振分け部５は、識別部７で識別された優先制御の有無に基づいて入力バッファデータが優先制御の対象か否かを振分けるので、振分け部５で入力バッファデータ３をバッファする必要がない。振分け部５による振分け制御は、図２４と図２５に示す振分けを行なうこととしても良い。図２４は、優先制御の対象となるデータを振分け部５で振分けコネクション型の通話路によって処理し、優先制御の対象外となるデータを振分け部５で振分けコネクションレス型の通話路によって処理する振分けを行なう場合を示す。図２４における交換ノード１００の構成は図１に示す構成と同様であるが、図中には振分け部５と、多重化回路９と、出力・分配部１０と、タイムスロット割当回路１２のみを図示している。図２５は、優先制御の対象となるデータを振分け部５で振分け優先制御処理し、優先制御の対象外となるデータを振分け部５で振分け従来のバッファリング優先制御によって処理する振分けを行なう場合を示す。図２５における交換ノード１００の構成は図１に示す構成と同様であるが、図中には振分け部５と、多重化回路９と、出力・分配部１０と、タイムスロット割当回路１２のみを図示している。また、図２４、図２５に示す多重化回路は指定された時分割多重回線のフレーム中のタイムスロットに書き込むため、タイムスロット指定信号をフレーム中の時間に置き換える同期用クロック３２４を備える。なお、図２４において、振分け部５から出力されたコネクションレス型の通信制御を行ない、出力・分配部１０へ出力するコネクションレス型データ割当回路３２３を備える。また、図２５において、振分け部５から出力された優先制御をすることなく、パケットのバッファリングを実施する通信制御を行なう非優先制御データ割当回路３３０を示す。また図２４及び図２５において、発信側の端末３２７と、発信側の端末３２７からのデータを多重化又は分離する多重・分離装置３２１と、多重・分離装置３２１からの多重化されている入力データを伝送し、交換ノード１００に入力データを入力する多重化回線３２５と、出力・分配部１０からの多重化データを伝送する多重化回線３２６と、多重化回線３２６の伝送する多重化データを多重化又は分離する多重・分離装置３２２と、多重・分離装置３２２の分離したデータを受信する受信側の端末３２８と、が示されている。
図１に示すタイムスロット割当回路１２は、出力・分配部１０でモニタされるタイムスロットが未使用であることを指示するタイムスロット情報１１を入力する。タイムスロット情報１１を入力したタイムスロット割当回路１２は、未使用のタイムスロットの中から優先制御処理データ６の書き込み先のタイムスロットを指定し、タイムスロット指定信号１３として出力する。未使用のタイムスロットの情報を出力・分配部１０より得ることで、適切に未使用のタイムスロットの情報を得ることができる。
タイムスロット割当回路１２がタイムスロットを指定する流れを図３に示す。タイムスロット割当回路１２がタイムスロットを正確に指定するために、図３に示すタイムスロットマップをタイムスロット割当回路１２が有することが好ましい。出力・分配部１０より得られるタイムスロット情報１１により、タイムスロットマップを更新する。タイムスロットマップから未使用のタイムスロットをチェックし、未使用のタイムスロットがある場合にタイムスロットの指定を実行し、タイムスロット指定信号１３を出力する。この際、指定したタイムスロットが使用状態になるのでタイムスロットマップを更新する。要求に見合う未使用のタイムスロットが無い場合、例えば優先制御信号８が要求する方路に該当する未使用のタイムスロットが無い場合、中継ノード間で、呼設定処理の手順により、当該コネクションに対して接続経路の確保が可能となる方路に未使用のタイムスロットがあればタイムスロットの指定を実行し、タイムスロット指定信号１３を出力することとしても良い。なお、図３において、３１１はタイムスロット番号、３１２は０が空で１が塞を示す空塞表示、３１３は方路番号、３１４はタイムスロットマップを示す。また、Ｓ３１５は優先制御信号の入力手順を示す。ここで、優先制御信号８はタイムスロット確保要求、タイムスロット解除要求又は目的方路番号を含む。また、Ｓ３１６は解除要求時のタイムスロットマップの更新手順を示す。また、Ｓ３１７は確保要求確認手順を示す。また、Ｓ３１８は未使用タイムスロット及び方路を確認する確認手順を示す。また、Ｓ３１９は要求方路に未使用のタイムスロット数があった場合に、要求されたスロットの指定を実行し、タイムスロットマップ３１４を更新し、タイムスロット指定信号１３を出力する手順を示す。また、Ｓ３２０は要求方路に未使用のタイムスロット数が無い場合に、要求に近いタイムスロットを指定し、タイムスロットマップ３１４を更新し、タイムスロット指定信号１３を出力する手順を示す。
図２６は、タイムスロット割当回路１２がタイムスロットを指定し、多重化回路９で時分割多重を行なう概念図である。タイムスロット割当回路１２は、時分割多重化回線の１フレームの時間ｔｆを必要なタイムスロット数ｎで除算し、１タイムスロットの時間ｔｔを定める。１タイムスロットに書き込むことのできる優先制御処理データ６の量は、交換ノード１００のスループットの速度Ｖｓに起因する。また、１タイムスロットに対応する期間においては、伝送回線から書き込むことのできるデータ量は、ｔｔ×Ｖｓとなる。交換ノード内のタイムスロット割当回路１２は、時分割多重回線のうち、宛先の出側方路に対応する未使用のタイムスロット情報を得て、その時刻αを認識する。時間は同期用クロックからの時間情報により行なう。タイムスロット割当回路１２は、時刻がαになると優先制御処理データ６を指定するタイムスロットに前述の図１に示す多重化回路９により書き込み多重化データ１４を出力する。また、基本パケット長のＮ倍の場合は、宛先の出側方路に対応するタイムスロット群の中から、Ｎ個の未使用のタイムスロット情報を得て、当該時刻に対応するα１〜αｎを認識する。なお、図２６において、３２４は同期用クロックである。
例えば、伝送速度がＶｓ（ｂ／ｓ）の回線の上で、ｔの時間幅を持つパケットデータが、当該の交換ノードで予め、想定した基本パケット長（具体的には、交換ノード内の共通バス上で１タイムスロットに変換される最小のパケットデータ長）に対応している場合を考える。この場合、伝送速度がＶｓ（ｂ／ｓ）の回線上において、ｔの時間幅を持つパケットデータは、共通バス上で、ｔｔの時間で１つのタイムスロットを活用して、高速に読み出される。基本パケット長のデータは交換ノードの入側回線対応のバッファに格納直後、基本パケット長単位のビット幅で、並列バス（ビット）構成をとる共通バス上に、ビット並列に展開されて、当該時間（ｔｔ）の１個のタイムスロットを用いて高速に読み出される。更に、１タイムスロットの時間に読み出す優先制御処理データ（パケットデータ）６の量は交換ノード１００が収容する伝送回線のスループットの速度Ｖｓとは独立に、ネットワーク内における、任意の異なる交換ノード内で、独自に定めることが可能である特徴を有する。但し、同一の交換ノード内の異なる速度の収容回線に対しては、共通バス上での１タイムスロットに割り当てられるべき、出側の方路へのルーチングの対象となる、データ量は同一である。仮に、伝送速度がＶｓ（ｂ／ｓ）の回線上で、基本データ長に相当するパケットデータの当該伝送路上での所用時間がｔである場合には、交換ノード内で１タイムスロットで読み出すことのできるデータ量はｎ×Ｖｓ×ｔｔ（＝ｔ×Ｖｓ＝基本パケットデータ長）となる。また、伝送速度がＶｓ（ｂ／ｓ）の回線の上でのパケットデータ長が、予め、当該の交換ノードが想定した基本パケット長のＮ倍である場合には、共通バス上で、Ｎ個のタイムスロットを使用して、高速に共通バス上に並列に展開されて、読み出すことで、可変長のパケットデータに対しても、本発明の動作原理が容易に適用できる。
また、交換ノード１００のスループットの速度Ｖｓ（ｂ／ｓ）の伝送路上で、時間ｔの期間継続している優先制御処理データ６があり、優先制御処理データ６のすべてが多重化されて共通バス上の１タイムスロットの多重化データ１４に変換される場合、同じ速度の伝送路がｎ本収容された場合の１回線当たりの優先制御処理データ６のパケットデータ量は、Ｖｓ×ｔ＝ｎ×Ｖｓ×ｔｔ＝ｎ×Ｖｓ×（ｔｆ／ｎ）＝ｔｆ×Ｖｓとなる。すなわち、ｔｆ＝ｔの関係が成り立つ。そのため、タイムスロット割当回路１２は、時分割多重化回線の多重化データ１４の１フレームの時間ｔｆと優先制御処理データ６の継続時間ｔとが等しいものが好ましい。
また、交換ノード１００のスループットの速度Ｖｓ（ｂ／ｓ）の伝送路上で、時間ｔの期間継続している優先制御処理データ６があり、この優先制御処理データ６が多重化されて共通バス上のｍ個のタイムスロットの多重化データ１４に変換される場合、同じ速度の伝送路がｎ本収容された場合の１回線当たりの優先制御処理データ６のパケットデータ量は、Ｖｓ×ｔ＝ｎ×Ｖｓ×ｔｔ×ｍ＝ｎ×Ｖｓ×（ｔｆ／ｎ）×ｍ＝ｔｆ×Ｖｓ×ｍとなる。すなわち、ｔｆ＝ｔ／ｍの関係が成り立つ。そのため、タイムスロット割当回路１２は、時分割多重化回線の多重化データ１４の１フレームの時間ｔｆと優先制御処理データ６が変換される多重化データ１４のタイムスロットの個数ｍで除算されたパケットデータの継続時間ｔとが等しいものが好ましい。
タイムスロット割当回路１２は、図１に示すように優先度判定回路２０から優先度情報２１を得て、優先度情報２１の優先度に応じてタイムスロットを指定し、タイムスロット指定信号１３を出力することが好ましい。より好ましくは、タイムスロット割当回路１２は、優先度情報２１の優先度に応じてタイムスロットの数を可変にする。さらに好ましくは、タイムスロット割当回路１２は、２段階以上の優先度情報２１を含む優先制御処理データに対して、優先度に応じてタイムスロットを指定する。優先度判定回路２０は、優先制御処理データ６の中に含まれる優先度を検出して、タイムスロット割当回路１２に優先度情報２１を出力するものである。優先度情報２１は、例えば図２に示すように優先制御処理データ６のヘッダに含まれる。優先度情報２１の優先度は、特に優先度を指示しない優先度無しと、優先度有りとの場合分けとしても良く、優先度を複数の段階で指示することとしても良い。タイムスロット割当回路１２が、これらの優先度情報２１に応じてタイムスロットを指定することで、優先制御の対象となる優先制御処理データ６を遅延することなく処理できる。また、タイムスロット割当回路１２が、優先度情報２１の優先度の有無若しくは優先度の段階に応じてタイムスロット数を可変にするため、未使用のタイムスロットを効率よく使用でき、通信上の遅延時間を短縮することができる。
また図１に示すタイムスロット割当回路１２は、優先制御処理データ６の長さに応じてタイムスロット数を指定することが好ましい。タイムスロット割当回路１２は、振分け部５から優先制御処理データ６を入力し、優先制御処理データ６のヘッダに含まれる優先制御処理データ６の長さの情報を得る。ここで優先制御処理データ６の長さの情報は、入力データ１に当初から含まれていることとしても良い。また、入力バッファ部２で入力データ１をシフトレジスタに書き込む際に、入力バッファ部にカウンタを設けてデータの長さの情報を検出し、このデータの長さの情報を振分け部５に入力し、振分け部５が出力する優先制御処理データ６のヘッダにデータの長さの情報を書き込むこととしても良い。優先制御処理データが１のタイムスロットに書き込むことができるデータ量を超える場合、優先制御処理データの長さに対して適切なタイムスロット数を指定することにより、無駄なく時分割多重化回線の１フレームを使用できる。これにより通信上の遅延時間を短縮することができる。
さらにタイムスロット割当回路１２は、コネクション毎にタイムスロットを指定し、タイムスロット指定信号を出力することが好ましい。コネクションは、交換ノードが呼を設定する際に認識できる。タイムスロット割当回路１２は、タイムスロットの指定を、コネクション毎の条件、例えば入力データ１の伝送路の通信速度に応じて行なう。これにより、時分割多重化回線の１フレームを無駄なく使用できる。
タイムスロット割当回路１２は、入力データ１を入力バッファ部２に伝送する伝送路の通信速度によらずタイムスロットを指定することが好ましい。例えば、入力データ１の伝送路の通信速度がＶａである場合に、通信速度がＶａよりも速いＶｂである時分割多重回線フレーム中のタイムスロットを指定する。中継ノードと中継ノードの間の通信においては、通信速度を変更してデータ通信を行なうことも可能であり、ある通信速度の伝送路がトラヒック混雑している場合にこれを回避し、通信網全体の遅延時間を低減できる。
タイムスロット割当回路１２は、優先制御処理データ６に対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号２２として出力する。優先制御処理データ６が１のタイムスロットに書き込むことができるデータ量を超え、複数のタイムスロットを指定する場合、指定する各タイムスロットが時系列順番として何番目に相当するかを示すタイムスロット時系列順信号２２を多重化回路に出力する。タイムスロット割当回路１２は、振分け部５から優先制御処理データ６を入力し、優先制御処理データ６のヘッダにある優先制御処理データ６の長さの情報を得る。この優先制御処理データ６の長さの情報と１タイムスロット当たりに書き込むことのできるデータ量を比較し、優先制御処理データ６のデータ量が大きいと複数のタイムスロットを指定する。この複数のタイムスロット毎にタイムスロット時系列順信号２２を定め、多重化回路９に出力する。これにより、外部の交換ノードや端末が本発明に係る交換ノードの出力を受け取ると、並び替えが容易にできる。
タイムスロット割当回路１２は、タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることが好ましい。また、タイムスロットを指定後、優先制御信号８に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることとしても良い。さらに、タイムスロットを指定後、他のパケットデータが前記入力バッファ部２に書き込まれることにより、タイムスロットの指定をリセットすることとしても良い。タイムスロット割当回路１２が指定したタイムスロットの情報をリセットすることで、タイムスロットが未使用状態であるにも関わらず指定できない状態を回避できる。タイムスロットの情報のリセットは、前述のタイムスロットマップのタイムスロットの使用情報を未使用とすることにより行なう。
多重化回路９は、振分け部５から優先制御処理データ６を入力する。また、タイムスロット割当回路１２からタイムスロット指定信号１３、タイムスロット時系列順信号２２を入力する。入力したタイムスロット指定信号１３により指定されるタイムスロットに相当するシフトレジスタに優先制御処理データ６を書き込む。優先制御処理データ６の書き込みが完了すると、多重化データ１４を出力する。指定されたタイムスロットに優先制御処理データ６を随時書き込むため、優先制御処理データ６のバッファの必要はなく、多重化処理するまでの待ち時間もない。したがって、通信上の遅延時間を短縮することができる。多重化回路９は、複数で、且つ、並列処理可能なシフトレジスタを備えることが好ましい。優先制御処理データ６のデータ量が大きく、複数のタイムスロットに書き込む場合、優先制御処理データ６を分割し、各々を同時に別のシフトレジスタに書き込むことができ、通信上の遅延時間を短縮することができる。
出力・分配部１０は、多重化回路９からの多重化データ１４を外部１５の回線に伝送する。外部１５の回線が複数ある場合は、各方路に向けて伝送する。また、出力・分配部１０は、多重化回路９からの多重化データ１４を入力し、多重化データ１４の使用状況をモニタするとともに、未使用のタイムスロット情報１１をタイムスロット割当回路１２に出力する。多重化データ１４の使用状況のモニタに当たっては、多重化データ１４が書き込まれているシフトレジスタの書き込み状況の履歴を検索することにより、使用率を推定することとしても良く、多重化回路９で多重化を行なう際、予め多重化データ１４のヘッダに使用しているシフトレジスタ毎の使用率を抽出するか若しくは未使用のシフトレジスタ番号の履歴等を記憶し、これらの情報をモニタ時に抽出することとしても良い。
（第２実施形態）
図４は本実施形態に係る交換ノード２００の一形態を示す概略図である。第１実施形態に係る交換ノード１００との構成上の相違は、フレーム圧縮回路１６とフレーム伸長回路１８とをさらに加えることである。フレーム圧縮回路１６は、振分け部５からの優先制御処理データ６を入力し、優先制御処理データ６の時間幅を圧縮し、圧縮データ１７を出力する。多重化回路９は、第１実施形態に係る交換ノード１００の優先制御処理データ６に変えて圧縮データ１７を入力し、タイムスロット割当回路１２からのタイムスロット指定信号１３並びにタイムスロット時系列順信号２２により多重化データ１４を出力する。フレーム伸長回路１８は、多重化回路９からの多重化データ１４を入力し、多重化データ１４の時間幅を伸長し、伸長データ１９を出力する。出力・分配部１０は、第１実施形態に係る交換ノード１００の多重化データ１４に変えて伸長データ１９を入力し、外部１５の伝送路に出力する。優先制御処理データ６をフレーム圧縮回路１６により時間幅を圧縮することで、時分割多重化回線の１フレームに多数のタイムスロットを設けることができ、大量のデータを短時間に多重化でき、通信上の遅延時間を短縮化できる。また、１フレーム中のタイムスロットを増加できるため、入力側伝送路のコネクション数を増加できる。これにより、通信上の遅延時間を短縮できる。図４の本実施形態に係る交換ノード２００では、フレーム圧縮回路１６が、圧縮データ１７の多重化を行なう多重化回路９の動作を兼ねる形態としたが、フレーム圧縮回路１６と多重化回路９を分離した構成としても良い。本実施形態に係る交換ノード２００は、フレーム圧縮回路１６、フレーム伸長回路１８以外の動作及び効果は、第１実施形態に係る交換ノード１００と同様である。以下、フレーム圧縮回路１６及びフレーム伸長回路１８について具体的に説明する。
フレーム圧縮回路１６の構成の一例を図５に示す。図５のフレーム圧縮回路１６は、超伝導ＳＦＱ回路で構成される。図５では超伝導ＳＦＱ回路で構成するが、半導体回路で構成することとしても良い。フレーム圧縮回路１６を超伝導ＳＦＱ回路で構成することにより、半導体回路で構成するよりも圧縮度を高くすることができ、時分割多重回線の１フレームに多数のタイムスロットを設けることができる。ＳＦＱはＳｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍの略語で単一の磁束量子を表す。超伝導体で囲まれた空間では磁束は量子力学的な意味で量子化され、ひとつふたつと数えられる粒子としてふるまう。これが磁束量子である。この磁束量子を情報担体とした論理回路がＳＦＱ論理回路である。多くの半導体論理回路では出力電圧レベルの高、低を論理の「１」、「０」に対応させるのに対して、ＳＦＱ論理回路では、ＳＦＱの有無を論理の「１」、「０」に対応させる。このＳＦＱ回路は、ジョセフソン接合を含む超伝導回路で構成され、数１００ＧＨｚの高速クロックで動作する。さらにそのときの消費電力が半導体回路に較べて約３けた低いという優れた特徴をもつ。ＳＦＱ回路ではＳＦＱに伴って生じるパルス幅１ピコ秒程度の非常に鋭いパルスで論理動作を行なう。図５の×印がジョセフソン接合素子で半導体回路のトランジスタに相当する能動デバイスである。図５のＤＣ／ＳＦＱ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ／Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ）回路はパルス幅変換回路で、数１００ｐｓのパルス幅をもった半導体回路からのパルス列を１ｐｓ程度の狭いパルス幅のパルス列に変換する。図５のＳＦＱ−ＰＧ（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ−Ｐｕｌｓｅ Ｇｅｎｅｒａｔｏｒ）はＳＦＱパルス発生器で回路を同期動作させるための高速のクロックパルス列を発生する。Ｄ−Ｆ／Ｆ（Ｄｅｌａｙ−ＦｌｉｐＦｌｏｐ）回路は遅延フリップフロップである。フレーム圧縮部は、幅の狭いパルスの列となったパケットを時間的に圧縮して短い時間長のパルスを出力する。なお、図５において、３４５は入力パルス、３４２はリセットパルス、３３３はクロックパルス、３３４はＳＦＱ−ＰＧ、３３５はＤＣ／ＳＦＱ回路、３３６はＳＦＱ回路、３３７はＤ−Ｆ／Ｆ回路、３３８はジョセフソン接合素子、３３９はフレーム圧縮部、３４６はＤＣ−ＳＦＱ出力、３４８はＤ−Ｆ／Ｆ回路の出力、３４９はフレーム圧縮回路の出力を示す。
図６に、フレーム圧縮回路１６のタイミングチャートの一例を示す。横軸は時間軸である。Ａは優先制御処理データ６のパルスの列である。ＢはＤＣ／ＳＦＱ回路からの出力を示す。ＤＣ／ＳＦＱ回路からＡのデータに対応した鋭いＳＦＱパルスが出る。ＣはＳＦＱ−ＰＧ回路の出力である。回路全体の同期信号となる高速の繰り返しパルス列である。Ｄは遅延フリップフロップであるＤ−Ｆ／Ｆ回路の出力を表す。ＢのＳＦＱパルスの列がＣのクロックパルスに同期して出力される。Ｅはフレーム圧縮部の出力である。Ｄ−Ｆ／Ｆ回路から出力された時間的に疎なパルス列はフレーム圧縮部によって時間軸上で圧縮され、短いフレーム長の中に密なパルス列として出力される。なお、図６において、３４１はＤＣ／ＳＦＱのしきい値、３４２はリセットパルス、３４３はフレーム長（圧縮前）、３４４はフレーム長（圧縮後）、３４５は入力パルス列、３４６はＤＣ／ＳＦＱ出力、３４７はクロックパルス列、３４８はＤ−Ｆ／Ｆ回路の出力、３４９はフレーム圧縮回路の出力、ｔは時間を示す。
図７に、フレーム圧縮部の構成の一例を示す。フレーム圧縮部は、２つのタップ付きＳＦＱシフトレジスタから構成される。入力側のシリアル入力パラレル出力のシフトレジスタと出力側のパラレル入力シリアル出力のシフトレジスタである。入力側シフトレジスタは圧縮前の長いビット長（時間長）のレジスタであり、出力側シフトレジスタは圧縮後の短いビット長（時間長）のレジスタである。２つのレジスタのパラレルタップは数ビット毎にコンフルエンス・バッファ（ＣＢ：Ｃｏｎｆｌｕｅｎｃｅ Ｂｕｆｆｅｒ）と呼ばれる多重化部で、ＳＦＱの合流回路を介して接続される。圧縮される前のパルス列であるＤ−Ｆ／Ｆ回路出力を入力し、圧縮された後のパルス列であるフレーム圧縮部出力を出力する。数ビット毎に合流させるのはＤＣ／ＳＦＱで発生させるＳＦＱパルスのクロックパルスに対するジッタを吸収させるためである。なお、図７において、３５１はフレーム圧縮部、３５２はシリアル入力・パラレル出力レジスタ、３５３はパラレル入力・シリアル出力レジスタ、３５４はクロックパルス、３５５はＤ−Ｆ／Ｆ回路出力（圧縮される前）、３５６はフレーム圧縮部出力（圧縮された後）、３５７はＣＢを示す。
図８に、ＤＣ／ＳＦＱ回路の構成の一例を示す。図８においてＲは抵抗、Ｌ１からＬ５はコイル、Φ０は磁束量子、Ｊ１からＪ４はジョセフソン接合素子、Ｐは入力パルスの立上り、Ｎは入力パルスの立下りを示す。入力される幅が広く立上り立下りがゆっくりと変化する優先制御処理データを入力し、これを微分してシャープで幅の狭いパルスに変換し、パルスの立上りＰをＤＣ／ＳＦＱデータ出力として出力し、パルスの立下りＮをＤＣ／ＳＦＱリセット出力として出力する。ＤＣ／ＳＦＱデータ出力に対応してＳＦＱパルスをジョセフソン接合Ｊ２から出力し、ＤＣ／ＳＦＱリセット出力に対応して逆極性のＳＦＱパルスをジョセフソン接合Ｊ４から放出する。なお、図８において、３６０はＤＣ／ＳＦＱ回路、３６１はバイアス電流、３６２はＳＦＱ回路、３６３は逆極性のＳＦＱ回路、３６４は優先制御処理データ、３４２はＤＣ／ＳＦＱのリセットパルス、３４６はＤＣ／ＳＦＱ出力、３６７は出力パルスの信号振幅、３６８は出力パルス幅を示す。ここで、ＤＣ／ＳＦＱデータ出力３４６は、出力パルスの信号振幅３６７が約１ｍＶ、出力パルス幅３６８が約２ｐｓｅｃとすることができる。
図９に、Ｄ−Ｆ／Ｆ回路の構成の一例を示す。図９においてＲは抵抗、Ｌ１からＬ４はコイル、Ｊ１からＪ４はジョセフソン接合素子を示す。セット入力としてＤＣ／ＳＦＱデータ出力を入力し、リセット入力としてクロックパルスを入力することで、Ｄ−Ｆ／Ｆ回路はクロックパルスに同期した出力を出力する。クロックパルスによる同期は、多重化のために行なう。なお、図９において、３３７はＤ−Ｆ／Ｆ回路、３７１はバイアス電流、３３６はＳＦＱ回路、３５４はクロックパルス、３４６はＤＣ／ＳＦＱデータ出力、３４８はＤ−Ｆ／Ｆ出力を示す。
図１０に、ＳＦＱ−ＰＧ回路の構成の一例を示す。ＳＦＱ−ＰＧ回路は高速でパルス幅1ピコ秒程度のシャープなクロックパルスを発生する。ＳＦＱ−ＰＧ回路は、ＳＦＱがリング状回路を周回運動することで、連続等間隔のパルス列であるクロックパルスをスプリッタから発生するリング・オシレータと呼ばれる回路形式である。フレーム圧縮回路１６は、このＳＦＱ−ＰＧ回路が発生する高速のタイミングパルス列に同期して動作する。なお、図１０において、３３４はＳＦＱ−ＰＧ回路、３６３は逆極性のＳＦＱ回路、３３６はＳＦＱ回路、３７１はバイアス電流、３８４はスプリッタ、３５４はクロックパルスを示す。
図１１に、多重化部であるＣＢ回路の構成の一例を示す。複数の入力線から入ってくるシフトレジスタ出力を１本の線に合流させるＣＢ出力を出力する回路で、ＳＦＱ回路で構成される。ＣＢ回路は、図１１では入力側シフトレジスタと出力側のシフトレジスタが同期型であるので、これらの連結に用いられるＣＢ回路も同期型を用いるが、非同期型としても良い。この同期型ＣＢ回路は、複数の入力データが重ならないことが動作条件となる。なお、図１１において、３９０はＣＢ回路、３７１はバイアス電流、３３６はＳＦＱ回路、３９３は合流、３５７はＣＢ、３９５、３９６はシフトレジスタ出力、３５４はクロックパルス、３９８はＣＢ出力を示す。ここで、ＣＢ３５７はシンボル化を行なう。
図１２に、ＳＦＱ回路を用いたシフトレジスタ回路の構成の一例を示す。シフトレジスタ回路は、Ｄ−Ｆ／Ｆ出力とクロックパルス出力を入力し、シフトレジスタ出力を出力する入力側シフトレジスタのための回路である。図１２は、シフトレジスタの２ビット分を抽出したものである。シフトレジスタの１ビットは、データを保持するストレージループとその前段のバッファループで構成される。シフトレジスタの１ビットに２つ以上のバッファループを使うこととしても良い。図１２のシフトレジスタ回路は、各ビットの上側のループにレジスタの後段側から供給されるクロックパルス列に同期してデータを転送する。データはレジスタ内を左から右にシフトする。このシフトレジスタのストレージループに出力線を２本設けることでパラレル出力タップを付加することができる。なお、図１２において、４０１はシフトレジスタ回路、３３６はＳＦＱ回路、３７１はバイアス電流、３４８はＤ−Ｆ／Ｆ出力、４０５はバッファループ、４０６はストレージループ、３５４はクロックパルス、４０８はシフトレジスタ出力、４０９はシフトレジスタの１ｂｉｔ分を示す。
図１３は、多重化部の動作の一例を示す。図１３は、フレーム圧縮率ｎ＝４の場合について説明する。ここで入力される優先制御処理データ６は、Ｄ−Ｆ／Ｆ回路でＣＨ−１からＣＨ−４のチャンネル間の同期がとられているものとする。多重化部では、ＣＨ−２からＣＨ−４の圧縮後データを順に１データ長＋αだけ遅延させてＣＨ−１に多重化する。αは多重化後のデータ間隔を表わす。このようにするとデータの重なりが生じないのでスムーズに多重化が実現できる。なお、図１３において、４１１はパケット（圧縮前）、４１２はパケット（圧縮後）を示す。ＣＨ−１からＣＨ−４のパケットは、すべてＣＨ−１に多重化される。また、遅延τＤは、τＤ＝パケッ ト長（圧縮後）＋αで表される。
図１４は、多重化部の回路構成の一例を示す。多重化部は、フレーム圧縮部の一部であるシフトレジスタ回路からシフトレジスタ出力を各チャンネルに入力し、ＣＢ出力を出力する。ＣＢ回路でチャンネル１つ分のデータと遅延回路４１８ａ、４１８ｂ、４１８ｃを介した他のチャンネル１つ分のデータを合流させる。これをカスケードに接続して順に合流させることで、すべてのパケットを重なり無くＣＨ−１に多重化させることができる。遅延時間τＤの遅延回路４１８ａ、４１８ｂ、４１８ｃは、適切な長さの超伝導ジョセフソン伝送線路を挿入することで実現できる。なお、図１４において、４１３は多重化部、４１４は入力ＣＨ−１（圧縮後）、４１５は入力ＣＨ−２（圧縮後）、４１６は入力ＣＨ−３（圧縮後）、４１７は入力ＣＨ−４（圧縮後）、４１８は遅延回路、４１９はＣＢ回路、４２０はＣＢ出力 を示す。また、遅延回路４１８の遅延τＤは、τＤ＝パケッ ト長（圧縮後）＋αで表される。
フレーム伸長回路１８の構成の一例を図１５に示す。図１５のフレーム伸長回路１８は、超伝導ＳＦＱ回路で構成される。図１５では超伝導ＳＦＱ回路で構成するが、半導体回路で構成することとしても良い。フレーム圧縮回路１６で圧縮し出力される圧縮データのフレーム長を伸長した伸長データを出力し、パルス幅を広げて本実施形態に係る交換ノード２００の外部の端末や他のノードが、データを検出できるようにするものである。ＳＦＱ／ＤＣ（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ／Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）回路はパルス幅変換回路である。なお、図１５において、４２１はＳＦＱ−ＰＧ、４２２はＳＦＱ／ＤＣ、４２３はフレーム伸長部、４２４は圧縮データ、４２５はクロックパルス、４２６は伸長データである。
図１６は、ＳＦＱ／ＤＣ回路の構成の一例を示す。フレーム伸長部出力が入力されると、出力の「０」「１」が反転する回路である。この回路の出力であるＳＦＱ／ＤＣ出力は、パルスではなく振幅を持つレベル信号である。ＳＦＱパルスのように鋭い立ち上り、立ち下りのパルスに対応して「０」「１」が反転するレベル出力が得られる。この出力は半導体回路で検出できる。なお、図１６において、４２７はフレーム伸長部出力、４２８はＳＦＱ／ＤＣ出力、４２２はＳＦＱ／ＤＣ回路である。
図２７は、多重化回路での多重化を可能にする可変遅延回路の一例である。図２７の可変遅延回路ＶＤ（Ｖａｒｉａｂｌｅ Ｄｅｌａｙ ｅｌｅｍｅｎｔ）は、例えば論理積ゲートで構成されるセレクタと、遅延素子（遅延Ｄ、遅延２Ｄ）と、論理和ゲートで構成される。セレクタは、コネクションが設定されると、入力側の伝送路上の任意チャンネルｎ（ＣＨｎ）の入力データを要求される時間だけ遅延させて出力する。遅延時間は、遅延素子が無い場合、遅延Ｄにより遅延させる場合、遅延２Ｄにより遅延させる場合等の選択が可能である。図２７では遅延の設定を３段階として例に挙げたが、これに拘束されない。遅延された入力データは論理和ゲートを介してＣＢ回路に出力される。セレクタへの遅延要求は、タイムスロット割当回路１２の指定するタイムスロット指定信号を、デコーダに入力し、デコーダからの信号により遅延時間を選択することとしても良い。この遅延時間設定は、コネクション毎に可変であるが、一旦、コネクションが設定された後は、コネクションの解放指示があるまでは、この状態は保持されることとしても良い。なお、図２７において、４４１はデコーダ 、４４２はセレクタ、４４３は論理積ゲート、４４４は遅延２Ｄの遅延素子、４４５は遅延Ｄの遅延素子、４４６は論理和ゲート、４４７はＣＢ回路、４４８はＶＤ、４４９はＣＨｎである。
図２８は、タイムスロットの多重化位置を可変に設定するため、可変遅延回路ＶＤを、ＣＢ回路及びデコーダと組み合わせた構成例である。図２８の例では、可変遅延回路ＶＤを３種類（ＶＤ１、ＶＤ２、ＶＤ３）用いて、圧縮された多重化データ（チャネル１（ＣＨ１）からチャネル４（ＣＨ４））を、目的の方路別に対応した所望のタイムスロット位置に位相を変換する。なお、図２８において、１２はタイムスロット割当回路、４５０はデコーダ、４５１はＶＤ、４５２はＣＢ、４５３ａは圧縮後のＣＨ１、４５３ｂは圧縮後のＣＨ２、４５３ｃは圧縮後のＣＨ３、４５３ｄは圧縮後のＣＨ４、４５４は多重化データである。
（第３実施形態）
図２９は、第１実施形態に係る交換ノード１００、或いは、第２実施形態に係る交換ノード２００を用いて、時分割多重化回線の１フレーム内のタイムスロットと、出力側の方路との対応関係の例を示す。図２９では、入力側伝送路の速度が等しい複数のコネクションが設定された場合に、ＩＰアドレスを付けられて転送されるデータ長さの異なる各入力データ（ＩＰデータ）が、どのようにタイムスロットの番号を指定されるかという一例を示す。図２９では、交換ノード内での時分割多重化回線の１フレームを１２５μｓｅｃと仮定する。１００Ｍｂ／ｓ伝送路１からは１２８バイトのＩＰデータ１と、６４バイトのＩＰデータ２が入力される。１００Ｍｂ／ｓ伝送路２からは６４バイトのＩＰデータ３と、１２８バイトのＩＰデータ４が入力される。これら入力に対して、タイムスロット割当回路１２は、１２８バイトのＩＰデータに対しては呼設定時に２タイムスロットを指定する。一方、６４バイトのＩＰデータに対しては呼設定時に１タイムスロット分を指定する。このように６４バイト単位でタイムスロット数を指定することで、異なる長さのパケットデータが混在する場合においても、能率よく、タイムスロットの指定が可能となる方式が提供できる。図２９に示すタイムスロットマップは、コネクションが設定されている間、テーブル形式で保持される。図２９には図示していないが、入力側には伝送路速度に対応して、６４バイト分のデータをバッファリングするためのメモリ回路が設けられるため、このバッファリングのための遅延は、交換ノードの入口では発生する。しかしながら、交換ノード内では、６４バイトデータは一律的に、時分割多重化フレーム内での超高速な、１つのタイムスロットとして、最小の遅延時間で目的の出力側方路へ転送される。なお、図２９において、１２はタイムスロット割当回路、４５５はＩＰデータ１（１２８バイト）、４５６はＩＰデータ２（６４バイト）、４５７はＩＰデータ３（６４バイト）、４５８はＩＰデータ４（１２８バイト）、４５９は１２５μｓｅｃのフレーム、４６０は１２５μｓｅｃのフレーム、４６１ａは方路１、４６１ｂは方路２、４６１ｃは方路３、４６２ａは１００Ｍｂ／ｓ伝送路１、４６２ｂは１００Ｍｂ／ｓ伝送路２である。また、図２９は、８ビット並列〜５１２ビット並列の一例を示す。タイムスロット１及びタイムスロット２が方路１、タイムスロット３及びタイムスロット４が方路２、タイムスロット５及びタイムスロット６が方路３とする。また、ＩＰデータ１の希望する方路が方路２、ＩＰデータ２及びＩＰデータ３の希望する方路が方路１、ＩＰデータ４の希望する方路が方路３とする。この場合、先頭指示（１）のＩＰデータ１がタイムスロット３に１２８Ｂ割り当てられ、ＩＰデータ３がタイムスロット１に６４Ｂ割り当てられ、最後指示（０）のＩＰデータ１がタイムスロット４に１２８Ｂ割り当てられ、ＩＰデータ２がタイムスロット２に６４Ｂ割り当てられ、先頭指示（１）のＩＰデータがタイムスロット５に１２８Ｂ割り当てられ、最後指示（０）のＩＰデータ４がタイムスロット６に１２８Ｂ割り当てられる。
タイムスロットを複数個占有する場合には、上記のタイムスロットマップ内で、最初のタイムスロットまたは最後のタイムスロットに対応するかを識別するための制御ビットが有効に活用できる。例えば、コネクションが終了する場合には、先頭のタイムスロットから、順番にサーチして、最後のタイムスロットであるかどうかが判別できた段階で、サーチを終了し、タイムスロットを解放して、他のコネクション用に使用するなどの技術を組み合わせて使用することが可能となる。図２９では、ＩＰデータ1は１２８バイトであるため、タイムスロットマップに基づき出力側方路２向けとして、タイムスロット３（ＴＳ３）、タイムスロット４（ＴＳ４）が指定され、ＩＰデータ２は６４バイトであるため、タイムスロットマップに基づき出力側方路１向けとして、タイムスロット２（ＴＳ２）が指定され、出力側の各方路番号上への転送に対応したタイムスロット位置へ多重化される。
図３０は、図２９の実施形態において入力側伝送路の速度が異なる場合の、時分割多重化回線の１フレーム内のタイムスロットと、出力側の方路との対応関係の例を示す。図３０では、交換ノード内での時分割多重化回線の１フレームを１２５μｓｅｃと仮定する。１００Ｍｂ／ｓ伝送路１からは１２８バイトのＩＰデータ１と、６４バイトのＩＰデータ２が入力される。１Ｇｂ／ｓ伝送路１からは１２８バイトのＩＰデータ３と、６４バイトのＩＰデータ４が入力される。これら入力に対して、タイムスロット割当回路１２は、１２８バイトのＩＰデータに対しては呼設定時に２タイムスロットを指定する。一方、６４バイトのＩＰデータに対しては呼設定時に１タイムスロット分を指定する。この場合も同様に、入力側には伝送路速度に対応して、６４バイト分のデータをバッファリングするためのメモリ回路が設けられるため、このバッファリングのための遅延は、交換ノードの入口では発生する。しかしながら、交換ノード内では、６４バイトデータは一律的に、時分割多重化フレーム内での超高速な、１つのタイムスロットとして、最小の遅延時間で目的の出力側方路へ転送される。１２８バイトのパケットデータに対しては、最初のタイムスロットまたは最後のタイムスロットに対応するかを識別するための制御用ビットが活用できる。なお、図３０において、１２はタイムスロット割当回路、４６３はＩＰデータ１（１２８バイト）、４６４はＩＰデータ２（６４バイト）、４６５はＩＰデータ３（１２８バイト）、４６６はＩＰデータ４（６４バイト）、４６７は１００Ｍｂ／ｓ伝送路１、４６８は１Ｇｂ／ｓ伝送路１、４６９はタイムスロット３、４７０はタイムスロット４、４７１はＩＰデータ１、４７２はＩＰデータ２、４７３はタイムスロット１、４７４はタイムスロット２、４７５はＩＰデータ３、４７６はＩＰデータ４、４７７ａは方路１、４７７ｂは方路２、４７７ｃは方路３である。また、図３０は、８ビット並列〜５１２ビット並列の一例を示す。タイムスロット１及びタイムスロット２が方路１、タイムスロット３及びタイムスロット４が方路２、タイムスロット５及びタイムスロット６が方路１とする。また、ＩＰデータ１の希望する方路が方路２、ＩＰデータ２及びＩＰデータ３の希望する方路が方路１、ＩＰデータ４の希望する方路が方路３とする。この場合、先頭指示（１）のＩＰデータ１が方路２のタイムスロット３に割り当てられ、先頭指示（１）のＩＰデータ３が方路１のタイムスロット１に割り当てられ、最後指示（０）のＩＰデータ３が方路１のタイムスロット２に割り当てられ、最後指示（０）のＩＰデータ１が方路２のタイムスロット４に割り当てられ、最後指示（０）のＩＰデータ４が方路３のタイムスロット５に割り当てられ、最後指示（０）のＩＰデータ２が方路１のタイムスロット６に割り当てられる。
図３０では、ＩＰデータ１は１２８バイトであるため、出力側方路２向けとして、タイムスロット３（ＴＳ３）、タイムスロット４（ＴＳ４）が指定され、出力側方路２へ転送される。同様に、ＩＰデータ２は６４バイトであるため、出力側方路１向けである、タイムスロット６（ＴＳ６）が指定され、出力側方路１へ転送される。また、１Ｇｂ／ｓ伝送路１のＩＰデータ３は１２８バイトであるため、出力側方路１向けとして、タイムスロット１（ＴＳ１）、タイムスロット２（ＴＳ２）が指定され、出力側方路１へ転送される。以上の述べたように、本発明の原理を用いれば、異なる伝送速度に収容された長さの異なるパケットも、コネクションの設定時に適切なタイムスロットを割り当てることにより、交換ノード内を最小の遅延時間で、転送され、目的の出力側方路へ、転送することが可能となる。上記の説明では、交換ノード内での１フレームの中では、どのような速度の呼に対しても、与えるタイムスロットは最大速度に対応するもの１つに限定し、低速度の呼の場合には、空のデータが送出される場合も許容する例を示したが、本発明はこの条件に束縛されるものではない。仮に、１フレーム内で速度別に、個別に複数のタイムスロットを割り当てる制御が必要となった場合においても、呼の設定時に当該呼に対して、最大で何タイムスロットを交換ノード内で割り当てるべきかを、優先制御信号を利用して交換ノードと事前に交渉する。この交渉が終了後、当該呼のデータ通信の継続中は常時、最大タイムスロット数を用いたデータ伝送が行われても十分なように、帯域を交換ノード側で確保することも可能である。
（第４実施形態）
図１７は、第１実施形態から第３実施形態の交換ノードを光スイッチを使用する光通信に用いる実施形態４００である第４実施形態の一形態を示す概略図である。本実施形態４００を説明する前に、図１８で従来の光スイッチを使用する光通信の構成例について説明する。交換ノード４８８から波長λ１を用いて伝送される光伝送路＃１と交換ノード４８９から波長λ２を用いて伝送される光伝送路＃２とが、光スイッチ１へ収容され、光中継伝送路＃３を用いて、光スイッチ２へ波長λ３を使用して光スイッチ２へ伝送され、光スイッチ２において、交換ノード４９０、交換ノード４９１にそれぞれ、波長λ１、λ２に変換される。ここで、交換ノード１、交換ノード２からの送出されるデータトラヒックが少なく、交換ノード１及び交換ノード２の波長におけるデータ占有率が非常に大きい場合には、波長毎のスイッチング機能を光スイッチ１及び光スイッチ２に具備すればよい。しかし、各波長毎のトラヒック量が少なく、光中継伝送路＃３を効率的に使用する必要性が生じた場合や、または、各波長毎に多重化されたトラヒックを混在して多重または交換する必要性が生じた場合には、図１８に示されるように、入側の波長データをＯＥ変換後に、電気的なＩＰスイッチング処理を行ない、処理後に再び、ＥＯ変換を行なって、適切な波長に変換後に、出側の伝送路に送出処理を行なう必要がある。この場合に、ＩＰスイッチング用には大容量のバッファメモリが必要とされ、この部分での処理遅延は避けることはできないという欠点が生じていた。なお、図１７において、１００は交換ノード、４３１は光スイッチ、４３２はＥＯ変換、４３３はＯＥ変換である。また、図１８において、４８０は従来の光スイッチを使用する光通信、４８１、４８２はＩＰスイッチング、４８３、４８４はＯＥ・ＥＯ変換、４８５は光スイッチ１、４８６は光スイッチ２、４８７は光伝送路＃３ （λ３）、４８８は交換ノード１、４８９は交換ノード２、４９０は交換ノード３、４９１は交換ノード４、４９２は光伝送路＃１（λ１）、４９３は光伝送路＃２（λ２）、４９４は光伝送路＃４（λ１）、４９５は光伝送路＃５（λ２）である。
図１９は、従来の光スイッチを使用する別の構成例である。波長λ３とλ４が多重化された入側回線＃１と、波長λ１とλ２が多重化された入側回線＃２が、光スイッチへ入力される。出側回線＃３には波長λ１と波長λ４を、出側回線＃４には波長λ２を、出側回線＃５には波長λ３を出力する。この場合、波長で伝送される伝送回線データを一度、ＯＥ変換を行ない、電気レベルでのバッファリングを行なう。ＩＰスイッチング処理を行なった後に、ＥＯ変換を行なって、方路変換を行なうことになる。したがって、バッファリング処理に伴う遅延が発生し、遅延品質を損なう可能性があった。なお、図１９において、４９６は従来の光スイッチを使用する光通信、４９７はＩＰスイッチング、４３１は光スイッチ、４３２はＥＯ変換、４３３はＯＥ変換である。
図１７は、第４実施形態に係る光スイッチを使用する光通信に用いる実施形態４００の構成例である。波長λ３とλ４が多重化された入側回線＃１と、波長λ１とλ２が多重化された入側回線＃２が、光スイッチへ入力される。出側回線＃３には波長λ１と波長λ４を、出側回線＃４には波長λ２を、出側回線＃５には波長λ３を出力する。図１９の従来の光スイッチを使用する構成例のＩＰスイッチング処理部を第１実施形態から第３実施形態の交換ノードに置き換えたものである。入側から出側までの動作は、従来の光スイッチを使用する構成例と同様であるが、第１実施形態から第３実施形態の交換ノードを使用するため、処理遅延時間は固定的で且つ常に極小値で保障される。
（第５実施形態）
図２０は、ＭＰＬＳ通信に第１実施形態から第４実施形態の交換ノードを適用した構成例である。ＭＰＬＳ（Ｍｕｌｔｉ−Ｐｒｏｔｏｃｏｌ Ｌａｂｅｌ Ｓｗｉｔｃｈｉｎｇ）は、あて先ＩＰアドレスを見る代わりに、ネットワーク入口のノードが新たに加えるラベルと呼ばれる目印のみを見てフォワーディングを行なう通信方式である。ネットワーク入口のノードが新たにラベルの情報を、第１実施形態から第４実施形態の交換ノードにおける優先制御信号として活用し、ＭＰＬＳ通信において遅延時間を低減することができる。図２０では、＃１ノード５０２ａで、宛て先のＩＰアドレスがＹである仮想コネクションに対してラベルａが付与されて＃２ノードに伝搬される。＃２ノード５０２ｂでは目的ノードである＃３ノード５０２ｃへの方路上のコネクション識別子であるｂが付与されて、＃３ではラベルｂが取り除かれ、最終宛て先ホスト（ＩＰアドレスＹに対応）に到着する経過が示されている。このＭＰＬＳの通信形態において、ラベルはネットワーク全体で一意になるように決める必要はなく、各リンク毎に一意であればよい。一般に、ＭＰＬＳを適用したＶＰＮ（Ｖｉｒｔｕａｌ Ｐｒｉｖａｔｅ Ｎｅｔｗｏｒｋ）においては、ラベル情報を交換するノードをＬＳＲ（Ｌａｂｅｌ Ｓｗｉｔｃｈｉｎｇ Ｒｏｕｔｅｒ）と呼び、特に、ネットワークへの入口で、特定のＩＰパケットに対して対応したラベル情報を付与する。また、ネットワークからの出口でラベル情報を除去するノードをＰＥ（Ｐｒｏｖｉｄｅｒ Ｅｄｇｅ）デバイスと呼んでおり、図２０では＃１ノード、＃３ノード、＃５ノードが、ＰＥデバイスに相当している。各交換ノード内ではＭＰＬＳコネクションの通信に対して、常時、固定的にタイムスロットが割り当てられ、常に一定の遅延時間で入力データは出側のリンクへ出力される。すなわち、各交換ノードで使用されるＭＰＬＳ用ラベルは、ＬＳＰ（Ｌａｂｅｌ Ｓｗｉｔｃｈｅｄ Ｐａｔｈ）が設定されている限りは、保証されることに特徴がある。図２０では、特定のあて先ＩＰアドレスに対応してＭＰＬＳ用のラベルが割り当てられているが、この方式に限定する必要はなく、＃３ノード行きの全てのＩＰアドレスに対して、この方式を適用するか、あるいは、＃３ノード内の特定のＩＰアドレス群や、特定のポート番号に対してＭＰＬＳ用ラベルを割り当てて、中継用のリンク上で高速転送することも可能である。ＭＰＬＳを適用したネットワーク内でラベル交換を行なうＬＳＲでは、宛先ＩＰアドレスや、ユーザから要求されるＱｏＳ（Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ）レベルに対応したＦＥＣ（Ｆｏｒｗａｒｄ Ｅｑｕｉｖａｌｅｎｔ Ｃｌａｓｓ）が識別され、本発明で対象としているコネクション型の通信トラヒックに対しては、要求される高い品質のＱｏＳを提供することが可能となる。なお、図２０において、５０１はＭＰＬＳ通信への適用例、５０２ａは＃１ノード、５０２ｂは＃２ノード、５０２ｃは＃３ノード、５０２ｄは＃４ノード、５０２ｅは＃５ノード、５０３ａはパケット（宛先：Ｙ）、５０３ｂはパケット（宛先：Ｘ）、５０３ｃはパケット（アドレス：Ｙ）、５０３ｄはパケット（アドレス：Ｘ）、５０４ａ、５０４ｂはラベル、５０５Ａは端末Ａ、５０５Ｂは端末Ｂ、５０５Ｘは端末Ｘ、５０５Ｙは端末Ｙである。＃１ノード５０２ａ、＃２ノード５０２ｂ及び＃３ノード５０２ｃはＰＥデバイスを備える。＃１ノード５０２ａはラベルを張替え、ラベル５０４ａを出力する。＃２ノード５０２ｂはラベルを張替え、ラベル５０４ｂを出力する。＃３ノード５０２ｃはラベル５０４ｂを取り外す。
ＭＰＬＳラベルの代わりにＡＴＭをレイヤ２用に使用し、ＶＰＩ（Ｖｉｒｔｕａｌ Ｐａｔｈ Ｉｄｅｎｔｉｆｉｅｒ）／ＶＣＩ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）を適用することや、フレームリレーの場合にはＤＬＣＩ（Ｄａｔｅ Ｌｉｎｋ Ｃｏｎｎｅｃｔｉｏｎ Ｉｄｅｎｔｉｆｉｅｒ）をＭＰＬＳ用のラベルとして適用することも、同様に可能である。一般には、ＭＰＬＳでは、図３１に示すように、ＶＰＮ識別情報用のヘッダが付与されるため、この情報を優先制御信号として活用すること可能である。なお、図３１において、５１６ａは制御パケットの識別用ヘッダ（レイヤ２ヘッダ）、５１６ｂは網内の転送ラベル、５１６ｃはＶＰＮの識別ラベル（優先制御信号用ラベルとして活用可）、５１６ｄは（ＩＰデータ＋データ）である。
（第６実施形態）
図２１は、第１実施形態から第５実施形態の交換ノードを基幹交換網へ適用した構成例である。コア中継網ではコアルータ同士が接続される。このコアルータはエッジルータと接続され、エッジルータは、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）メディアコンバータ、ＡＤＳＬ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）、ＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）といったアクセスシステムに接続される。図２１において、第１実施形態から第５実施形態の交換ノードは、エッジルータとコアルータの間乃至はコアルータ同志の通信に適用される。第１実施形態から第５実施形態の交換ノードを基幹交換網へ適用することにより、基幹交換網全体の遅延時間を低減できるとともに、通信品質の向上が図れる。なお、図２１において、５１１は基幹交換網への適用、５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆはアクセスシステム、５１３ａ、５１３ｂ、５１３ｃはエッジルータ、５１４ａ、５１４ｂ、５１４ｃはコアルータ、５１５はコア中継網である。
（第７実施形態）
図３２は本実施形態に係る交換ノード２０１の第１形態を示す構成図である。本実施形態に係る交換ノード２０１は、入力バッファ部３２と、識別部３７と、振分け部３５と、多重化回路３９と、タイムスロット割当回路４２と、タイムスロット情報取得部４０を備える。さらに好ましくは、優先度判定回路２０及びシフトレジスタ５１を備える。
入力バッファ部３２は、コネクションレス型のパケットデータである入力データ３１の伝送路に接続され、入力データ３１をシフトレジスタに書き込む。入力データ３１の書き込みを完了すると、入力バッファデータ３３を出力する。本実施形態に係る交換ノード２０１は、入力データ３１がコネクションレス型のパケットデータで優先制御信号３８を有する場合に優先制御するものであるが、入力データ３１がコネクションレス型のパケットデータで優先制御信号３８を有しないデータ、コネクションレス型でパケットデータ以外のデータ、並びにコネクション型データである場合にも、入力バッファ部３２に書き込むこととしても良い。
識別部３７は、入力バッファ部３２に入力された入力データ３１に含まれる優先制御信号３８を識別するものである。さらに、識別部３７は、優先制御信号３８を振分け部３５に出力するものである。優先制御信号３８は、入力データ３１が優先制御の対象であることを指示する信号である。コネクションレス型のパケットデータである入力データ３１のフォーマットは、図３３に一例として示すようにヘッダ３０１に優先制御信号３８を含む。識別部３７は、この優先制御信号３８の有無を識別し、「有」か「無」を出力する。ここで優先制御信号３８の「有」、「無」は、「１」、「０」として出力しても良い。図３３に示すようにヘッダには優先制御信号３８を、パケットデータには回線の帯域信号、方路信号を含む。また、優先制御信号３８には、優先度情報２１、優先制御処理データ３６の長さデータ、優先制御解除信号等が含まれる。なお、図３３において、示す入力データ３１のフォーマットは、ヘッダ３０１とヘッダ以外の情報３０２を含む。ヘッダ３０１は、優先制御信号３８を含む。優先制御信号３８は、例えば、優先度情報２１、優先制御処理データの長さ又は優先制御解除信号である。ヘッダ以外の情報３０２は、例えばパケットデータであり、回線の帯域信号３０４及び方路信号３０５を含む。
振分け部３５は、入力バッファ部３２からの入力バッファデータ３３と、識別部３７からの優先制御信号３８とを入力する。優先制御信号３８が有る場合は、入力バッファデータ３３を優先制御処理データ３６として出力する。優先制御信号３８が無い場合は、入力バッファデータ３３を優先制御の対象外として、非優先制御処理データ（不図示）として出力する。振分け部３５は、識別部３７で識別された優先制御の有無に基づいて入力バッファデータ３３が優先制御の対象か否かを振分けるので、振分け部３５で入力バッファデータ３３をバッファする必要がない。振分け部３５による振分け制御は、図３４と図３５に示す振分けを行なうこととしても良い。なお、図３４において、振分け部３５から出力されたコネクションレス型の通信制御を行ない、多重化回路３９へ出力するコネクションレス型データ割当回路３２３を備える。また、振分け部３５から出力されたコネクション型の通信制御を行ない、多重化回路３９へ出力するコネクション型データ割当回路３２９を備える。また、図３５において、振分け部５から出力された優先制御を必要としていないパケットデータについて、パケットのバッファリングを実施する通信制御を行なう非優先制御データ割当回路３３０を示す。また図３４及び図３５において、発信側の端末３２７と、発信側の端末３２７からのデータを多重化又は分離する多重・分離装置３２１と、多重・分離装置３２１からの多重化されている入力データを伝送し、交換ノード２０１に入力データを入力する多重化回線３２５と、多重化回路３９からの多重化データを伝送する多重化回線３２６と、多重化回線３２６の伝送する多重化データを多重化又は分離する多重・分離装置３２２と、多重・分離装置３２２の分離したデータを受信する受信側の端末３２８と、が示されている。
図３４は、本実施形態に係る交換ノードの第２形態を示す構成図である。コネクション型のデータとコネクションレス型のデータとを振分け部で振分けする場合を示す。図３４における交換ノード２０１の構成は図３２に示す構成と同様であるが、図中には振分け部３５と、多重化回路３９と、図３２に示すタイムスロット割当回路４２を有するコネクションレス型データ割当回路３２３が示されている。振分け部３５で振分けられたコネクション型のデータはコネクション型の通話路によってコネクション型データ割当回路３２９が処理し、振分け部３５で振分けられたコネクションレス型のデータはコネクションレス型の通話路にコネクションレス型データ割当回路３２３がよって処理する。コネクション型データ割当回路３２９は、コネクション型のパケットデータのタイムスロットを割り当て、タイムスロットを割り当てた当該パケットデータを出力するコネクション型データ用のタイムスロット割当回路１２を備えるものとすることができる。振分け部３５は、図３２に示す入力バッファ部３２に入力された入力データ３１がコネクション型のパケットデータであるとき、コネクション型データとしてコネクション型データ割当回路３２９へ出力し、多重化回路３９は、多重化データ４４にさらにコネクション型データを多重化することが好ましい。
コネクション型のパケットデータのタイムスロットの割り当ては、前述の実施形態１から実施形態６で説明した交換ノードと同様の構成とすることができる。例えば、図１に示すタイムスロット割当回路１２及び出力・分配部１０をコネクション型データ割当回路３２９として用いることができる。一方、コネクションレス型データ割当回路３２９としては、タイムスロット割当回路４２を用いることができる。コネクションレス型のパケットデータ及びコネクション型のパケットデータのタイムスロットを割り当て、多重化することができれば、コネクションレス通信及びコネクション通信を混在させることができる。
図３５は、本実施形態に係る交換ノードの第３形態を示す構成図である。優先制御の対象となるデータを振分け部３５で振分け優先制御処理し、優先制御の対象外となるデータを振分け部３５で振分け従来のバッファリング優先制御によって処理する振分けを行なう場合を示す。図３５における交換ノード２０１の構成は図３２に示す構成と同様であるが、図中には振分け部３５と、多重化回路３９と、コネクションレス型データ割当回路３２３と、非優先制御データ割当回路３３０とを図示している。また、図３４、図３５に示す交換ノード２０１は、指定された時分割多重回線のフレーム中のタイムスロットに書き込むため、タイムスロット指定信号をフレーム中の時間に置き換える同期用クロックを備える。この場合、振分け部３５は、入力データが優先制御処理データであることを指示する優先制御信号により、優先制御を要求しない入力データを非優先制御処理データとして非優先制御データ割当回路３３０へ出力することが好ましい。非優先制御処理データ割当回路はさらにこの場合、交換ノード２０１は、入力データのうち優先制御を要求しない非優先制御処理データのタイムスロットを割り当て、タイムスロットを割り当てた非優先制御処理データを出力する。さらにこの場合、多重化回路３９は、前述の図３２で説明した多重化データ４４にさらに非優先制御処理データを多重化する。このように、優先型のコネクションレス通信用のパケットデータ及び非優先型のコネクションレス通信用のパケットデータのタイムスロットを割り当て、多重化することができる。よって優先型のコネクションレス通信及び非優先型のコネクションレス通信を混在させることができる。
図３２に示すタイムスロット割当回路４２は、未使用のタイムスロットの中から優先制御処理データ３６の書き込み先のタイムスロットを指定し、タイムスロット指定信号４３として出力するものである。タイムスロット情報４１を入力されたタイムスロット割当回路４２は、未使用のタイムスロットの中から優先制御処理データ３６の書き込み先のタイムスロットを指定し、タイムスロット指定信号４３として出力する。未使用のタイムスロットの情報をタイムスロット情報取得部４０より得ることで、適切に未使用のタイムスロットの情報を得ることができる。
タイムスロット割当回路４２がタイムスロットを指定する流れを図３６に示す。図３６において、４０はタイムスロット情報取得部、４１はタイムスロット情報、４３はタイムスロット指定信号、５３１はタイムスロットマップ、５３２はタイムスロット番号、５３３は空塞表示（０／１＝空／塞）、５３４は方路番号、Ｓ５３５は優先制御信号入力を示す。タイムスロット割当回路４２がタイムスロットを正確に指定するために、図３６に示すタイムスロットマップ５３１をタイムスロット割当回路４２が有することが好ましい。タイムスロット割当回路４２は、タイムスロット情報取得部４０より得られるタイムスロット情報４１により、タイムスロットマップ５３１を更新する。優先制御信号入力Ｓ５３５では、優先制御信号３８が入力される。優先制御信号３８には、例えば、タイムスロット確保要求、タイムスロット解除要求、目的方路番号が含まれる。Ｓ５３７では、確保要求の判定を行なう。Ｓ５３６では、解除要求時のタイムスロットマップを更新する。Ｓ５３８では、タイムスロットマップ５３１から未使用のタイムスロットをチェックし、未使用のタイムスロットがある場合に、タイムスロットの指定を実行し、タイムスロット指定信号４３を出力する（Ｓ５３９）。この際、指定したタイムスロットが使用状態になるのでタイムスロットマップ５３１を更新する。例えば空塞マップの更新を行なう。加算ステップＳ５４１では、クロックに合わせ、方路向けのタイムスロットに対する選択的な加算演算を行なう。このとき、リセット信号出力Ｓ５４３で出力された１周期ごとのリセット信号と、タイムスロットマップの空塞表示、及び、方路番号５３４と、に応じて、クロック出力Ｓ５４２で出力されたクロックに合わせる。一方、要求に合う未使用のタイムスロットが無い場合、パケットを廃棄する（Ｓ５４０）。
図３７は、タイムスロット割当回路がタイムスロットを指定するタイムスロットマップの第１例である。図３７に示すタイムスロットマップは、出側の方路番号に対応するタイムスロット番号のすべてが割り当てられていない場合を示す。ここで、Ａｄｄｒｅｓｓはアドレスである。ＣＩＤ（Ｃａｌｌ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｎｕｍｂｅｒ）はＣａｌｌ ＩＤである。ＴＳはタイムスロットの略であり、ＴＳＦはＴＳ割り当てフラグである。ＴＳ１、ＴＳ２、…ＴＳＮは、１からＮまでのタイムスロット番号である。Ｄｅｓ−ＩＰＡ（Ｄｅｓｔｉｎａｔｉｏｎ ＩＰ Ａｄｄｒｅｓｓ）はあて先ＩＰアドレスを示す。Ｓｏｒ−ＩＰＡ（Ｓｏｕｒｃｅ ＩＰ Ａｄｄｒｅｓｓ）は発信元ＩＰアドレスを示す。α、βは、タイムスロットの割り当て状況を示すフィールドである。例えば、αβ＝１０であれば現在使用中、αβ＝１１であればまだすべてが割り当てられていない状態、αβ＝０１であれば保守・試験用に使用中、αβ＝００であればまだ接続用の要求が発生していない状態として、タイムスロットの割り当て状況を示すことができる。なお、ここでは、同時接続数がＮに対応することとし、ＴＳ割り当てフラグ「０」となっているアドレスのフィールドは、上書き使用が可能であることを示している。ＴＳ割り当てフラグが「１」であるＣＩＤは、適切な規定時間内にクリアされ、この場合には、ＴＳの使用状況もそれに同期してクリアされる。以上述べた本実施形態のメカニズムは、ＭＰＬＳ（Ｍｕｌｔｉ−Ｐｒｏｔｏｃｏｌ Ｌａｂｅｌ Ｓｗｉｔｃｈｉｎｇ）網を適用したＶＰＮ（Ｖｉｒｔｕａｌ Ｐｒｉｖａｔｅ Ｎｅｔｗｏｒｋ）においても、適用が同様に可能となる。すなわち、ＭＰＬＳ用のパス（ＬＳＰ：Ｌａｂｅｌ Ｓｗｉｔｃｈｅｄ Ｐａｔｈ）が設定されている限りは、この中で任意のコネクションレス通信用のパケット通信も、同時に品質を保障することができる。本実施形態のＭＰＬＳ網又はＶＰＮへの適用は、このように、ＬＳＰの最適なトラヒックフローの特定ＬＳＰへの割り当てを実施することにより、容易に実現可能である。以上述べたこれらのトラヒックエンジニアリングの手法を活用して、ネットワークの帯域を効率的に運用管理し、ネットワーク全体の負荷バランスの均衡化を図るプロトコル等を有効に活用することが、優先度の識別子をもつコネクションレス型の通信に対しても可能となる。また、ＭＰＬＳラベルの代わりにＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）をレイヤ２用に使用し、ＶＰＩ（Ｖｉｒｔｕａｌ Ｐａｔｈ Ｉｄｅｎｔｉｆｉｅｒ）／ＶＣＩ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）を適用することや、フレームリレーの場合にはＤＬＣＩ（Ｄａｔｅ Ｌｉｎｋ Ｃｏｎｎｅｃｔｉｏｎ Ｉｄｅｎｔｉｆｉｅｒ）をＭＰＬＳ用のラベルとして適用することも可能である。なお、図３７において、ＴＳはタイムスロット番号、ＣＩＤ（Ｃａｌｌ ＩＤ）はＩＰ呼の識別番号、ＴＳ１は＃１のタイムスロット、ＴＳ２は＃２のタイムスロット、．．．ＴＳＮは＃Ｎのタイムスロット、を示す。
図３８は、タイムスロット割当回路がタイムスロットを指定し、多重化回路で時分割多重を行なう概念図である。タイムスロット割当回路４２は、時分割多重化回線の１フレームの時間ｔｆを必要なタイムスロット数ｎで除算し、１タイムスロットの時間ｔｔを定める。１タイムスロットに書き込むことのできる優先制御処理データ３６の量は、交換ノード２０１のスループットの速度Ｖｓに起因する。また、１タイムスロットに対応する期間においては、伝送回線から書き込むことのできるデータ量は、ｔｔ×Ｖｓとなる。交換ノード内のタイムスロット割当回路４２は、未使用のタイムスロット情報４１を得て、その時刻αを認識する。時間は同期用クロックからの時間情報により行なう。タイムスロット割当回路４２は、時刻がαになると優先制御処理データ３６を指定するタイムスロットに多重化回路３９により書き込み多重化データ４４を出力する。また、基本パケット長のＮ倍の場合は、宛先の出側方路に対応するタイムスロット群の中から、Ｎ個の未使用のタイムスロット情報を得て、当該時刻に対応するα１〜αＮを認識する。なお、図３８において、３２４は同期用クロックである。
例えば、伝送速度がＶｓ（ｂ／ｓ）の回線の上で、ｔの時間幅を持つパケットデータが、交換ノードで予め、想定した基本パケット長（具体的には、交換ノード内の共通バス上で１タイムスロットに変換される最小のパケットデータ長）に対応している場合を考える。この場合、伝送速度がＶｓ（ｂ／ｓ）の回線上において、ｔの時間幅を持つパケットデータは、共通バス上で、ｔｔの時間で１つのタイムスロットを活用して、高速に読み出される。基本パケット長のデータは交換ノードの入側回線対応のバッファに格納直後、基本パケット長単位のビット幅で、並列バス（ビット）構成をとる共通バス上に、ビット並列に展開されて、当該時間（ｔｔ）の１個のタイムスロットを用いて高速に読み出される。更に、１タイムスロットの時間に読み出す優先制御処理データ（パケットデータ）３６の量は交換ノード２０１が収容する伝送回線のスループットの速度Ｖｓとは独立に、ネットワーク内における、任意の異なる交換ノード内で、独自に定めることが可能である特徴を有する。但し、同一の交換ノード内の異なる速度の収容回線に対しては、共通バス上での１タイムスロットに割り当てられるべき、出側の方路へのルーチングの対象となる、データ量は同一である。仮に、伝送速度がＶｓ（ｂ／ｓ）の回線上で、基本データ長に相当するパケットデータの当該伝送路上での所用時間がｔである場合には、交換ノード内で１タイムスロットで読み出すことのできるデータ量はｎ×Ｖｓ×ｔｔ（＝ｔ×Ｖｓ＝基本パケットデータ長）となる。また、伝送速度がＶｓ（ｂ／ｓ）の回線の上でのパケットデータ長が、予め、当該の交換ノードが想定した基本パケット長のＮ倍である場合には、共通バス上で、Ｎ個のタイムスロットを使用して、高速に共通バス上に並列に展開されて、読み出すことで、可変長のパケットデータに対しても、本発明の動作原理が容易に適用できる。
また、交換ノード２０１のスループットの速度Ｖｓ（ｂ／ｓ）の伝送路上で、時間ｔの期間継続している優先制御処理データ３６があり、優先制御処理データ３６のすべてが多重化されて共通バス上の１タイムスロットの多重化データ４４に変換される場合、同じ速度の伝送路がｎ本収容された場合の１回線当たりの優先制御処理データ３６のパケットデータ量は、Ｖｓ×ｔ＝ｎ×Ｖｓ×ｔｔ＝ｎ×Ｖｓ×（ｔｆ／ｎ）＝ｔｆ×Ｖｓとなる。すなわち、ｔｆ＝ｔの関係が成り立つ。そのため、タイムスロット割当回路４２は、時分割多重化回線の多重化データ４４の１フレームの時間ｔｆと優先制御処理データ３６の継続時間ｔとが等しいものが好ましい。
また、交換ノード２０１のスループットの速度Ｖｓ（ｂ／ｓ）の伝送路上で、時間ｔの期間継続している優先制御処理データ３６があり、この優先制御処理データ３６が多重化されて共通バス上のｍ個のタイムスロットの多重化データ４４に変換される場合、同じ速度の伝送路がｎ本収容された場合の１回線当たりの優先制御処理データ３６のパケットデータ量は、Ｖｓ×ｔ＝ｎ×Ｖｓ×ｔｔ×ｍ＝ｎ×Ｖｓ×（ｔｆ／ｎ）×ｍ＝ｔｆ×Ｖｓ×ｍとなる。すなわち、ｔｆ＝ｔ／ｍの関係が成り立つ。そのため、タイムスロット割当回路４２は、時分割多重化回線の多重化データ４４の１フレームの時間ｔｆと優先制御処理データ３６が変換される多重化データ４４のタイムスロットの個数ｍで除算されたパケットデータの継続時間ｔとが等しいものが好ましい。
図３９は、タイムスロット割当回路がタイムスロットを指定する流れの第２例を示す図である。タイムスロット割当回路４２がタイムスロットを指定する場合に、方路の向きに１つのタイムスロットをハードウェアで捕捉するメカニズムの一例を示す。図３９において、５３１はタイムスロットマップ、５３２はタイムスロット番号、５４５はコネクション識別番号、５４６は使用・非使用の区別（０／１＝使用／非使用）、５４７ａ、５４７ｂはラッチ、５４８はスタックメモリ、５５０はタイムスロット割り当て毎のタイムスロットの捕捉要求信号、５５１はスタックポインタ、５５２は空きタイムスロット番号、５５３は出側方路番号、５５４は空きタイムスロット数を示す。ラッチ５４７ａは、割り当てるノード内のタイムスロット番号を出力する。ラッチ５４７ｂは、利用可能なタイムスロット番号を出力する。このとき、使用・非使用の区別５４６を参照し、非使用「１」であればイネーブルとし、使用・非使用の区別５４６の使用「０」であったタイムスロット番号５３２を空きタイムスロット番号５５２としてスタックメモリ５４８へ出力する。スタックポインタ５５１は、スタックメモリ５４８の使用・非使用の区別５４６を参照する。スタックポインタ５５１の参照によって空きタイムスロット数５５４の数を計数することができる。タイムスロット捕捉要求５５０は、空きタイムスロット数５５４の数の計数を完了するまでイネーブル信号を送出する。
また、図４０は、タイムスロット割当回路がタイムスロットを指定する流れの第３例を示す図である。タイムスロット割当回路がタイムスロットを指定する場合に、方路の向きに複数のタイムスロットをハードウェアで捕捉するメカニズムの一例を示す。図４０において、５５５はカウンタ制御（減算処理）、Ｓ５５６は要求タイムスロット番号に見合う出側方路が存在するかを確認するステップである。カウンタ制御５５５は、ＣＩＤ（Ｃａｌｌ ＩＤ）毎に要求するタイムスロット数のセット情報（ヘッダ情報内で通知される最大パケット長等）を取得し、使用「０」が計数されるまで非使用「１」の間はイネーブル信号を送出する。ラッチ５４７ｃは、スタックメモリ５４８に記録されている空きタイムスロット番号５５２を参照し、カウンタ制御５５５からのイネーブル信号を取得し、ＣＩＤに割り当て可能なタイムスロット番号を出力する。Ｓ５５６は、スタックポインタ５５１の参照する要求タイムスロット番号に見合う出側方路番号５５３が存在するか否かを判定する。そして、スタックポインタ５５１の参照する要求タイムスロット番号に見合う出側方路番号が存在すれば、スタックメモリ５４８に記録されている空きスロット番号５５２をカウントする。スタックポインタ５５１の参照する要求タイムスロット番号に見合う出側方路番号が存在しなければ、スタックポインタの参照しているパケットを破棄する。
図３９及び図４０のいずれの方式においても、スタックメモリ内の利用可能な空きのタイムスロット番号は、ＦＩＬＯベースで、スタックメモリ内への書き込みを自動的に実施する特徴をもたせることが可能である。制御上、複数のタイムスロットを要求するパケットに対して、十分な空きのタイムスロットが方路に対して存在せず、パケットの要求条件に応えることができない場合には、即座にパケットは廃棄される。また、これらのメカニズムは、すべての等価な論理機能はソフトウェア論理で実現することも、超伝導素子を活用したハードウェア論理で実現することも可能である。超高速動作のためには、超伝導素子の使用が望ましい。
タイムスロット割当回路４２は、図３２に示すように優先度判定回路２０から優先度情報２１を得て、優先度情報２１の優先度に応じてタイムスロットを指定し、タイムスロット指定信号４３を出力することが好ましい。より好ましくは、タイムスロット割当回路４２は、優先度情報２１の優先度に応じてタイムスロットの数を可変にする。さらに好ましくは、タイムスロット割当回路４２は、２段階以上の優先度情報２１を含む優先制御処理データ３６に対して、優先度に応じてタイムスロットを指定する。優先度判定回路２０は、優先制御処理データ３６の中に含まれる優先度を検出して、タイムスロット割当回路４２に優先度情報２１を出力するものである。優先度情報２１は、例えば図３３で説明したように優先制御処理データ３６のヘッダに含まれる。優先度情報２１の優先度は、特に優先度を指示しない優先度無しと、優先度有りとの場合分けとしても良く、優先度を複数の段階で指示することとしても良い。タイムスロット割当回路４２が、これらの優先度情報２１に応じてタイムスロットを指定することで、優先制御の対象となる優先制御処理データ３６を遅延することなく処理できる。また、タイムスロット割当回路４２が、優先度情報２１の優先度の有無若しくは優先度の段階に応じてタイムスロット数を可変にするため、未使用のタイムスロットを効率よく使用でき、通信上の遅延時間を短縮することができる。
タイムスロット割当回路４２は、入力データ３１が入力バッファ部３２に入力されてから一定時間で多重化回路３９へタイムスロット指定信号４３を出力し、タイムスロット情報４１に含まれているパケット識別情報と同一のパケット識別情報の優先制御信号３８が入力されると、当該パケット識別情報の割り当てられているタイムスロットに、優先制御処理データ３６の書き込み先のタイムスロットを優先的に割り当てることが好ましい。ここで、パケット識別情報とは、例えば、送信アドレス又は宛先アドレスとすることができる。この場合、タイムスロット情報取得部４０は、タイムスロット割当回路４２からのタイムスロット指定信号４３のうち未使用のタイムスロットの情報及び当該タイムスロットに割り当てられているパケット識別情報をタイムスロット割当回路４２にタイムスロット情報４１として出力し、あらかじめ設定された一定時間を経過すると、未使用のタイムスロットに割り当てられているパケット識別情報を消去することが好ましい。このように、タイムスロット群を一時的に付与することにより、以後、割り当ての許可されたパケット識別情報のパケットが交換ノードに到着した後は、交換ノード内で予め確保されたタイムスロット位置を使用して、交換ノード内での最小限の遅延時間で通信を行なうことができる。よって、予め定められたパケット識別情報の入力データ３１について、交換ノード内での最小限の遅延時間で通信を行なうことができる。
タイムスロット割当回路４２は、あらかじめ設定された一定時間で多重化回路３９へタイムスロット指定信号４３を出力し、タイムスロットの割り当ての完了していない優先制御処理データ３６が残っているときは、すでに割り当てたタイムスロットを予約タイムスロットとして記憶し、予約タイムスロットの割り当てられている優先制御処理データ３６に含まれるパケット識別情報と同一のパケット識別情報を含む優先制御信号３８が入力されると、残りのタイムスロットを指定し、当該優先制御信号３８の優先制御処理データ３６のタイムスロットの割り当てを完了させることが好ましい。途中までタイムスロットを割り当てた入力データ３１を破棄することなく、有効活用するので、交換ノード内での通信時間を短縮することができる。
タイムスロット割当回路４２が、２段階以上の優先度情報２１を含む優先制御処理データ３６に対して、優先度に応じてタイムスロットを指定することが好ましい。優先度が２段階以上ある場合、優先度が高い順にタイムスロットを指定することで、優先度が高いデータを遅延することなく伝送できる。
タイムスロット割当回路４２が、入力データ３１を入力バッファ部３２に伝送する伝送路の通信速度によらずタイムスロットを指定することが好ましい。例えば、入力データ３１の伝送路の通信速度がＶａである場合に、通信速度がＶａよりも速いＶｂである時分割多重回線フレーム中のタイムスロットを指定する。中継ノードと中継ノードの間の通信においては、通信速度を変更してデータ通信を行なうことも可能であり、ある通信速度の伝送路がトラヒック混雑している場合にこれを回避し、通信網全体の遅延時間を低減できる。
また、タイムスロット割当回路４２が、優先制御処理データ３６の長さに応じてタイムスロット数を指定することが好ましい。タイムスロット割当回路４２は、振分け部３５から優先制御処理データ３６を入力し、優先制御処理データ３６のヘッダに含まれる優先制御処理データ３６の長さの情報を得る。ここで優先制御処理データ３６の長さの情報は、入力データ３１に当初から含まれていることとしても良い。また、入力バッファ部３２で入力データ３１をシフトレジスタに書き込む際に、入力バッファ部３２にカウンタを設けてデータの長さの情報を検出し、このデータの長さの情報を振分け部３５に入力し、振分け部３５が出力する優先制御処理データ３６のヘッダにデータの長さの情報を書き込むこととしても良い。優先制御処理データ３６が１のタイムスロットに書き込むことができるデータ量を超える場合、優先制御処理データ３６の長さに対して適切なタイムスロット数を指定することにより、無駄なく時分割多重化回線の１フレームを使用できる。これにより通信上の遅延時間を短縮することができる。
タイムスロット割当回路４２が、優先制御処理データ３６に対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号２２として多重化回路３９に出力することが好ましい。優先制御処理データ３６が１のタイムスロットに書き込むことができるデータ量を超え、複数のタイムスロットを指定する場合、指定する各タイムスロットが時系列順番として何番目に相当するかを示すタイムスロット時系列順信号２２を多重化回路３９に出力する。タイムスロット割当回路４２は、振分け部３５から優先制御処理データ３６を入力し、優先制御処理データ３６のヘッダにある優先制御処理データ３６の長さの情報を得る。この優先制御処理データ３６の長さの情報と１タイムスロット当たりに書き込むことのできるデータ量を比較し、優先制御処理データ３６のデータ量が大きいと複数のタイムスロットを指定する。この複数のタイムスロット毎にタイムスロット時系列順信号２２を定め、多重化回路３９に出力する。これにより、外部の交換ノードや端末が本発明に係る交換ノードの出力を受け取ると、並び替えが容易にできる。
タイムスロット割当回路４２が、タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることが好ましい。また、タイムスロットを指定後、優先制御信号３８に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることとしても良い。さらに、タイムスロットを指定後、他のパケットデータが入力バッファ部３２に書き込まれることにより、タイムスロットの指定をリセットすることとしても良い。タイムスロット割当回路４２が指定したタイムスロットの情報をリセットすることで、タイムスロットが未使用状態であるにも関わらず指定できない状態を回避できる。タイムスロットの情報のリセットは、前述のタイムスロットマップのタイムスロットの使用情報を未使用とすることにより行なう。
優先制御処理データ３６の中に含まれる優先度を検出して、タイムスロット割当回路４２に優先度情報２１を出力する優先度判定回路２０をさらに備えることが好ましい。この場合、タイムスロット割当回路４２は、優先度情報２１の優先度に応じて指定するタイムスロットの数を可変にすることが好ましい。タイムスロットの数を優先度があるデータと優先度がないデータとで区別して指定するため、空きタイムスロットを効率よく使用でき、通信上の遅延時間を短縮することができる。
タイムスロット情報取得部４０は、タイムスロット割当回路４２からのタイムスロット指定信号４３を入力し、タイムスロットの割り当て状況をモニタし、未使用のタイムスロット情報４１をタイムスロット割当回路４２に出力する。タイムスロットの割り当て状況のモニタに当たっては、タイムスロットマップの空きスロットを検索することにより、使用率を推定することができる。
多重化回路３９は、振分け部３５から優先制御処理データ３６を入力する。また、タイムスロット割当回路４２からタイムスロット指定信号４３、タイムスロット時系列順信号２２を入力する。入力したタイムスロット指定信号４３により指定されるタイムスロットに相当するシフトレジスタに優先制御処理データ３６を書き込む。優先制御処理データ３６の書き込みが完了すると、多重化データ４４を出力する。指定されたタイムスロットに優先制御処理データ３６を随時書き込むため、優先制御処理データ３６のバッファの必要はなく、多重化処理するまでの待ち時間もない。したがって、通信上の遅延時間を短縮することができる。多重化回路３９は、複数で、且つ、並列処理可能なシフトレジスタを備えることが好ましい。優先制御処理データ３６のデータ量が大きく、複数のタイムスロットに書き込む場合、優先制御処理データ３６を分割し、各々を同時に別のシフトレジスタに書き込むことができ、通信上の遅延時間を短縮することができる。
優先度判定回路２０をさらに備える場合、多重化回路３９が、タイムスロット時系列順信号２２の順に優先制御処理データ３６を書き込むことが好ましい。多重化回路３９は時系列順に分割された優先制御処理データ３６を書き込む。これにより、外部の交換ノードや端末が本発明に係る交換ノードの出力を受け取ると、並び替えが容易にでき、データの故障を回避できる。
振分け部３５から出力される優先制御処理データ３６を格納し、タイムスロット割当回路４２からタイムスロット指定信号４３が入力されると優先制御処理データ３６を多重化回路３９へ出力するシフトレジスタ５１をさらに備えることが好ましい。優先制御処理データ３６を一時的に格納するシフトレジスタをさらに備えるので、タイムスロット割当回路４２又はタイムスロット情報取得部４０での処理の若干の遅れがある場合にも、微小時間の待ち合わせ調整を行なうことができる。
本実施形態に係る交換ノード２０１の交換ノード制御方法は、入力過程と、振分け過程と、識別過程と、タイムスロット割当過程と、タイムスロット情報取得過程と、多重化過程と、を有する。より好ましくは、優先度判定過程を有する。
入力過程では、入力バッファ部３２が、コネクションレス型のパケットデータである入力データ３１をシフトレジスタに書き込み、入力データ３１の書き込み完了により入力バッファデータ３３として出力する。入力バッファ部３２は、さらにコネクションレス型のパケットデータをシフトレジスタに書き込んでもよい。
振分け過程では、振分け部３５が、入力過程で出力された入力バッファデータ３３を入力し、入力過程で入力された入力データ３１が優先制御処理データ３６であることを指示する優先制御信号３８により、入力過程で出力された入力バッファデータ３３を優先制御処理データ３６として出力する。
識別過程では、識別部３７が、入力過程で入力された入力データ３１に含まれる優先制御信号３８を識別して優先制御信号３８を振分け部３５に出力する。
タイムスロット割当過程では、タイムスロット割当回路４２が、優先制御処理データ３６を書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報４１と識別部３７からの優先制御信号３８とを得て、未使用のタイムスロットの中から優先制御処理データ３６の書き込み先のタイムスロットを指定するタイムスロット指定信号４３を出力する。タイムスロット指定信号４３の出力は、例えば一定時間になったときに行なう。また、タイムスロット指定信号４３の出力は、タイムスロットを割り当てるべき優先制御処理データ３６の割当先をすべて割り当てたときであってもよい。それまでは、例えば、タイムスロットを割り当てた後、タイムスロット情報取得過程に移行する。
タイムスロット情報取得過程では、タイムスロット情報取得部４０が、タイムスロット割当過程で出力されたタイムスロット指定信号４３のうち未使用のタイムスロットの情報をタイムスロット情報４１として出力する。タイムスロット情報４１として出力後、タイムスロット割当過程へ戻り、再度タイムスロットの割り当てを行なう。
タイムスロット割当過程において、タイムスロット割当回路４２が、入力データ３１が入力バッファ部３２に入力されてから一定時間で多重化回路３９へタイムスロット指定信号４３を出力し、タイムスロット情報４１に含まれているパケット識別情報と同一のパケット識別情報の優先制御信号３８が入力されると、当該パケット識別情報の割り当てられているタイムスロットに、優先制御処理データ３６の書き込み先のタイムスロットを優先的に割り当てることが好ましい。この場合、タイムスロット情報取得過程において、タイムスロット情報取得部４０が、タイムスロット割当過程で出力されたタイムスロット指定信号４３のうち未使用のタイムスロットの情報及び当該タイムスロットに割り当てられているパケット識別情報をタイムスロット情報４１として出力し、あらかじめ設定された一定時間を経過すると、未使用のタイムスロットに割り当てられているパケット識別情報を消去することが好ましい。タイムスロット群を一時的に付与することにより、以後、割り当ての許可されたパケット識別情報のパケットが交換ノードに到着した後は、交換ノード内で予め確保されたタイムスロット位置を使用して、交換ノード内での最小限の遅延時間で通信を行なうことができる。よって、予め定められたパケット識別情報の入力データ３１について、交換ノード内での最小限の遅延時間で通信を行なうことができる。
タイムスロット割当過程において、タイムスロット割当回路４２は、あらかじめ設定された一定時間で多重化回路３９へタイムスロット指定信号４３を出力し、タイムスロットの割り当ての完了していない優先制御処理データ３６のタイムスロットを予約タイムスロットとして記憶し、予約タイムスロットの割り当てられている優先制御処理データ３６に含まれるパケット識別情報と同一のパケット識別情報を含む優先制御信号３８が入力されると、残りのタイムスロットを指定し、当該優先制御信号３８の優先制御処理データ３６のタイムスロットの割り当てを完了させることが好ましい。途中までタイムスロットを割り当てた入力データ３１を破棄することなく、有効活用するので、交換ノード内での通信時間を短縮することができる。
優先度判定回路２０が、優先制御処理データ３６の中に含まれる優先度を検出して、タイムスロット割当回路４２に優先度情報２１を出力する優先度判定過程をさらに有することが好ましい。この場合、タイムスロット割当過程において、タイムスロット割当回路４２が、優先度情報２１の優先度に応じてタイムスロットを指定することが好ましい。優先度が２段階以上ある場合、優先度が高い順にタイムスロットを指定することで、優先度が高いデータを遅延することなく伝送できる。
さらに、タイムスロット割当過程において、タイムスロット割当回路４２が、優先度情報２１の優先度に応じて指定するタイムスロットの数を可変にすることが好ましい。優先制御処理データ３６が１のタイムスロットに書き込むことができるデータ量を超える場合、優先制御処理データ３６の長さに対して適切なタイムスロット数を指定することにより、無駄なく時分割多重化回線の１フレームを使用できる。これにより通信上の遅延時間を短縮することができる。
タイムスロット割当過程において、タイムスロット割当回路４２が、２段階以上の優先度情報２１を含む優先制御処理データ３６に対して、優先度に応じてタイムスロットを指定することが好ましい。優先度が２段階以上ある場合、優先度が高い順にタイムスロットを指定することで、優先度が高いデータを遅延することなく伝送できる。
タイムスロット割当過程において、タイムスロット割当回路４２が、優先制御処理データ３６の長さに応じてタイムスロット数を指定することが好ましい。優先制御処理データ３６が１のタイムスロットに書き込むことができるデータ量を超える場合、優先制御処理データ３６の長さに対して適切なタイムスロット数を指定することにより、無駄なく時分割多重化回線の１フレームを使用できる。これにより通信上の遅延時間を短縮することができる。
タイムスロット割当過程において、タイムスロット割当回路４２が、入力データ３１を入力バッファ部３２に入力する通信速度によらずタイムスロットを指定することが好ましい。入力データ３１の伝送路の通信速度によらず、タイムスロットに優先制御処理データ３６を書き込み、異なる通信速度の伝送路に出力する。これにより、例えば中継ノードと中継ノードの間の通信では物理回線速度の最大値で伝送することも、トラヒックの混在状況如何では可能となる。したがって、ある通信速度の伝送路がトラヒック混雑している場合にこれを回避し、通信網全体の遅延時間を低減できる。
タイムスロット割当過程において、タイムスロット割当回路４２が、優先制御処理データ３６に対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号２２として多重化回路３９に出力することが好ましい。この場合、多重化回路が、タイムスロット時系列順信号２２の順に優先制御処理データ３６を書き込むことが好ましい。優先制御処理データ３６が１のタイムスロットに書き込むことができるデータ量を超え、複数のタイムスロットを指定する場合、指定する各タイムスロットが時系列順番として何番目に相当するかを示すタイムスロット時系列順信号２２を多重化回路３９に出力する。多重化回路３９は時系列順に分割された優先制御処理データ３６を書き込む。これにより、外部の交換ノードや端末が本実施形態に係る交換ノード２０１の出力を受け取ると、並び替えが容易にでき、データの故障を回避できる。
タイムスロット割当過程において、タイムスロット割当回路４２が、タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることが好ましい。タイムスロット割当回路４２が指定したタイムスロット情報４１を所定の時間経過後リセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
タイムスロット割当過程において、タイムスロット割当回路４２が、タイムスロットを指定後、優先制御信号３８に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることが好ましい。優先制御信号３８に優先制御解除信号を含ませ、これを識別してタイムスロット割当回路４２が指定したタイムスロット情報４１をリセットすることで、タイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
タイムスロット割当過程において、タイムスロット割当回路４２が、タイムスロットを指定後、他のパケットデータが入力バッファ部３２に書き込まれることにより、タイムスロットの指定をリセットすることが好ましい。他のパケットデータが交換ノードに入力される毎にリセットすることで、入力データ３１毎にタイムスロットが空き状態であるにも関わらず指定できない状態を回避できる。
多重化過程では、多重化回路３９が、タイムスロット割当過程で出力されたタイムスロット指定信号４３によって割り当てられるシフトレジスタに振分け過程で出力された優先制御処理データ３６を書き込み、優先制御処理データ３６の書き込み完了により多重化データ４４を出力する。
多重化過程において、多重化回路３９が、複数で、且つ、並列処理可能なシフトレジスタにデータを書き込む過程を有することが好ましい。これにより、データ量が大きい優先制御処理データ３６を分割して同時並行して多重化でき、通信上の遅延時間を短縮することができる。
本実施形態に係る交換ノード２０１の動作について、図４１を用いて説明する。図４１は、本実施形態に係る交換ノードの概略図である。図４１において、３１ａ、３１ｂは入力バッファ回路、３９は多重化回路、５５７ａ、５５７ｂ、５５７ｃはヘッダ、５５８ａ、５５８ｂ、５５８ｃは識別子、５５９ａ、５５９ｂ、５５９ｃはデータ、５６０ａ、５６０ｂ、５６０ｃはパケットデータ、５６１ａ、５６１ｂは多重化回線を示す。パケットデータ５６０ａは、ヘッダ５５７ａ、識別子５５８ａ及びデータ５５９ａを含む。パケットデータ５６０ｂは、ヘッダ５５７ｂ、識別子５５８ｂ及びデータ５５９ｂを含む。パケットデータ５６０ｃは、ヘッダ５５７ｃ、識別子５５８ｃ及びデータ５５９ｃを含む。パケットデータ５６０ａ及びパケットデータ５６０ｃは、１番目の多重化回線５６１ａから入力バッファ回路３１ａに入力される。パケットデータ５６０ｂは、ｍ番目の多重化回線５６１ｂから入力バッファ回路３１ｂに入力される。パケットデータ５６０ａが入力バッファ回路３１ａに入力されるタイミングと、パケットデータ５６０ｂが入力バッファ回路３１ｂに入力されるタイミングとは、略同時である。タイムスロット割り当て回路は、時時刻刻、到着するＩＰパケットのヘッダ情報に基づいて、コネクションレス制御パケットである場合にも、優先制御ビットが付加された優先制御を必要とするパケットデータに対しては、入力パケット共通バスに多重化出力される前に、出側の方路番号に対応するタイムスロット番号を割り当てられることが好ましい。
例えば、説明を単純化するために、すべての回線の伝送速度をＡ１と仮定した場合、回線速度Ａ１上のパケットデータが最小サイズ（例えば６４バイト）である場合に、最小サイズのパケットデータが回線入力部に格納されている時間内において、所要のタイムスロット番号が割り当てられ、かつ交換ノード内での多重化制御ができることが好ましい。すなわち、同一の回線速度Ａ１の伝送回線をｍ本交換ノードが所有することを想定する。このとき、以下の条件を満足できる動作であることが好ましい。
第１条件は、各回線上で伝送されるパケットのヘッダ部を除いた部分（例えば、プロトコルデータユニットである。）の最小値は６４バイトと仮定する。第２条件は、回線速度Ａ１上での１ビットあたりの所要時間は１／Ａ１（ｂ／ｓ）であるため、６４バイトのデータの入力バッファへの転送に要する時間は、（６４×８）／Ａ１＝ａ（ｓ）と仮定する。また簡単化のために、交換ノード内の多重化バスは６４バイト単位の並列バスと想定し、このデータ長に対して、１タイムスロットを割り当てるものとする。
第３条件は、交換ノード内でのプログラム制御又はハードウェアによる論理制御により、各々の入力パケットが要求する所望のタイムスロットの探索および割り当て処理を実行する場合の処理時間量Ｄ（ソフトウェア処理を想定する場合は実行処理ステップ数に該当）の見積もりに関しては、例えば、伝送速度がＡ１（ｂ／ｓ）のｍ本の回線上に同時に、最小サイズの６４バイト長のパケットが交換ノードに到着した場合に、当該パケットデータがそれぞれ回線ごとの入力バッファへの転送中に、ヘッダ情報の解析結果を使用して、全ての入力パケットに所望のタイムスロット番号を割り当て、共通バス上の所望のタイムスロット位置へ、当該の全パケットデータの多重化制御を完了させる場合の条件がもっとも厳しい時間的な条件となる。
第４条件は、上記では、単純化のために、タイムスロットを最小サイズの６４バイト長の各パケット毎に１つだけ探索し、全収容回線を対象に、同時にそれぞれ別のタイムスロットを割り当て処理することを想定すると、タイムスロット探索および割り当て処理に必要とされる時間Ｄに関しては、ａ／ｍ＞Ｄとなり、タイムスロット探索および割り当て処理に必要とされる時間Ｄはａ／ｍよりも、短い時間で行うことが好ましい。また、仮に共通バス上でタイムスロット群を構成する１フレームの時間がｆ（ｓ）であると仮定しこの１フレームのｆ（ｓ）内での多重化されるタイムスロット総数をＭとし、回線の収容数をｍと仮定すると、ｆ／（ａ／ｍ）＝Ｍとなり、Ｍ＝（ｍｆ）／ａの関係が成立する。
前記第４条件の説明により、ａ／ｍ＞Ｄであるから、ａ／ｍ＝ｆ／Ｍ＞Ｄとなり、ｆ／Ｄ＞Ｍの関係が導出でき、常識と一致することが示される。従って、タイムスロット探索および割り当て処理に必要とされる時間Ｄに関して、ａ／ｍ＞Ｄが成立できるような、プログラム処理動作又はハードウェア論理回路動作が実現可能となれば任意のｍ本の同一回線上のデータに対して、常時リアルタイムにタイムスロットの割り当てが可能となる。
以上の４つの条件を実施すると、優先制御を前提としたコネクションレス型の通信においても、大幅な遅延時間の解消とリアルタイム性の保障を可能とすることができる。ここでは、＃Ｍサイクルのクロック動作の範囲で、タイムスロット割り当て及びタイムスロット解放処理を同時に実行可能なタイムスロット割当制御が必要となるので、入力データ３１のヘッダ情報がタイムスロット割当回路へ通知され、入力パケットのデータ部の入力バッファ部への書き込みが完了するまでの間に、タイムスロットの割り当てが完了すればよい。また、実現するための超伝導素子の処理速度が若干間に合わない場合は、その時間を補填するためにバッファ処理用のシフトレジスタを多重化回路の前に設置し、微小時間の待ち合わせ調整を行ってもよい。シフトレジスタを仮に導入しても、本実施形態におけるコネクションレス型の通信におけるリアルタイム性の保障を実現できる。
また、一般的に、ｉ番目の回線の回線速度Ａｉ（ｂ／ｓ）が異なる場合にも、同様な導出が可能である。それぞれの回線Ａ１上での最小データサイズがＢｉバイトの場合には、全収容回線（回線総数Ｎ）を対象に同時にタイムスロットの割り当て処理する場合に、ｄステップの論理動作が必要であることを想定したとき、ｄステップ内での各処理ステップ毎に必要とされる平均の所要時間ｅは、次式で表現できることが好ましい。
Figure 0004135959
この式は、すべての入力回線上の入力パケットに対して、一括的にタイムスロット管理を行なうことを想定したものであるが、この処理方式を並列分散することにより、ハードウェアの要求動作速度を緩和することができる。さらに、入力バッファ部３２に入力データ３１を入力する回線がＮ本であり、当該回線のｉ番目（ｉは１からＮまでの整数。）の回線速度がＡ（ｉ）であり、当該回線のｉ番目のパケットデータの最小サイズがＢ（ｉ）であり、タイムスロット割当回路４２のタイムスロットを割り当てるまでの実行処理回数がｄステップであるとき、タイムスロット割当回路４２は、入力バッファ部３２に入力データ３１が入力されてからタイムスロット割当回路４２のタイムスロットを割り当てるまでを、数２よりも短い時間で行うことが好ましい。タイムスロット割当回路４２のタイムスロット割り当て時間ｅが数２を満たせば、交換ノード内での最小限の遅延時間で通信を行なうことができる。
以上説明したように、本実施形態に係る交換ノード２０１は、パケットデータのヘッダ情報に含まれる優先制御信号３８を識別してタイムスロットを割り当てるので、ヘッダ情報を受け取ったパケットデータの全データが入力バッファ部３２に入力される前に、タイムスロットの割り当てを行なうことができる。また、優先制御処理データ３６を優先的に処理し、タイムスロット情報取得部４０のモニタしたタイムスロット情報４１を得て未使用のタイムスロットを優先制御処理データの書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファを必要とせず通信上の遅延時間を短縮できる。
（第８実施形態）
図４２は本実施形態に係る交換ノードの一形態を示す概略図である。第７実施形態に係る交換ノード２０１との構成上の相違は、フレーム圧縮回路４６とフレーム伸長回路４８とをさらに加えることである。フレーム圧縮回路４６は、振分け部３５からの優先制御処理データ３６を入力し、優先制御処理データ３６の時間幅を圧縮し、圧縮データ４７を出力する。多重化回路３９は、第７実施形態に係る交換ノード２０１の優先制御処理データ３６に変えて圧縮データ４７を入力し、タイムスロット割当回路４２からのタイムスロット指定信号４３並びにタイムスロット時系列順信号２２により多重化データ４４を出力する。フレーム伸長回路４８は、多重化回路３９からの多重化データ４４を入力し、多重化データ４４の時間幅を伸長し、伸長データ４９を出力する。
優先制御処理データ３６をフレーム圧縮回路４６により時間幅を圧縮することで、時分割多重化回線の１フレームに多数のタイムスロットを設けることができ、大量のデータを短時間に多重化でき、通信上の遅延時間を短縮化できる。また、１フレーム中のタイムスロットを増加できるため、入力側伝送路のコネクション数を増加できる。これにより、通信上の遅延時間を短縮できる。図４２の本実施形態に係る交換ノード２０２では、フレーム圧縮回路４６が、圧縮データ４７の多重化を行なう多重化回路３９の動作を兼ねる形態としたが、フレーム圧縮回路４６と多重化回路３９を分離した構成としても良い。本実施形態に係る交換ノード２０２は、フレーム圧縮回路４６、フレーム伸長回路４８以外の動作及び効果は、第７実施形態に係る交換ノード２０１と同様である。以下、フレーム圧縮回路４６及びフレーム伸長回路４８について具体的に説明する。
フレーム圧縮回路４６の構成の一例を図４３に示す。図４３のフレーム圧縮回路４６は、超伝導ＳＦＱ回路で構成される。図４３では超伝導ＳＦＱ回路で構成するが、半導体回路で構成することとしても良い。フレーム圧縮回路４６を超伝導ＳＦＱ回路で構成することにより、半導体回路で構成するよりも圧縮度を高くすることができ、時分割多重回線の１フレームに多数のタイムスロットを設けることができる。ＳＦＱはＳｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍの略語で単一の磁束量子を表す。超伝導体で囲まれた空間では磁束は量子力学的な意味で量子化され、ひとつふたつと数えられる粒子としてふるまう。これが磁束量子である。この磁束量子を情報担体とした論理回路がＳＦＱ論理回路である。多くの半導体論理回路では出力電圧レベルの高、低を論理の「１」、「０」に対応させるのに対して、ＳＦＱ論理回路では、ＳＦＱの有無を論理の「１」、「０」に対応させる。このＳＦＱ回路は、ジョセフソン接合を含む超伝導回路で構成され、数１００ＧＨｚの高速クロックで動作する。さらにそのときの消費電力が半導体回路に較べて約３けた低いという優れた特徴をもつ。ＳＦＱ回路ではＳＦＱに伴って生じるパルス幅１ピコ秒程度の非常に鋭いパルスで論理動作を行なう。図４３の×印がジョセフソン接合素子で半導体回路のトランジスタに相当する能動デバイスである。図４３のＤＣ／ＳＦＱ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ／Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ）回路はパルス幅変換回路で、数１００ｐｓのパルス幅をもった半導体回路からのパルス列を１ｐｓ程度の狭いパルス幅のパルス列に変換する。図４３のＳＦＱ−ＰＧ（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ−Ｐｕｌｓｅ Ｇｅｎｅｒａｔｏｒ）はＳＦＱパルス発生器で回路を同期動作させるための高速のクロックパルス列を発生する。Ｄ−Ｆ／Ｆ（Ｄｅｌａｙ−ＦｌｉｐＦｌｏｐ）回路は遅延フリップフロップである。フレーム圧縮部は、幅の狭いパルスの列となったパケットを時間的に圧縮して短い時間長のパルスを出力する。なお、図４３において、３４５は入力パルス、３４２はリセットパルス、３３３はクロックパルス、３３４はＳＦＱ−ＰＧ、３３５はＤＣ／ＳＦＱ回路、３３６はＳＦＱ回路、３３７はＤ−Ｆ／Ｆ回路、３３８はジョセフソン接合素子、３３９はフレーム圧縮部、３４６はＤＣ−ＳＦＱ出力、３４８はＤ−Ｆ／Ｆ回路の出力、３４９はフレーム圧縮回路の出力を示す。
図４４に、フレーム圧縮回路４６のタイミングチャートの一例を示す。横軸は時間軸である。Ａは優先制御処理データ３６のパルスの列である。ＢはＤＣ／ＳＦＱ回路からの出力を示す。Ａのデータに対応した鋭いＳＦＱパルスが出る。ＣはＳＦＱ−ＰＧ回路の出力である。回路全体の同期信号となる高速の繰り返しパルス列である。Ｄは遅延フリップフロップであるＤ−Ｆ／Ｆ回路の出力を表す。ＢのＳＦＱパルスの列がＣのクロックパルスに同期して出力される。Ｅはフレーム圧縮部の出力である。Ｄ−Ｆ／Ｆ回路から出力された時間的に疎なパルス列はフレーム圧縮部によって時間軸上で圧縮され、短いフレーム長の中に密なパルス列として出力される。なお、図４４において、３４１はＤＣ／ＳＦＱ回路のしきい値、３４２はリセットパルス、３４３はフレーム長（圧縮前）、３４４はフレーム長（圧縮後）、３４５は入力パルス列、３４６はＤＣ／ＳＦＱ回路の出力、３４７はクロックパルス列、３４８はＤ−Ｆ／Ｆ回路の出力、３４９はフレーム圧縮回路の出力、ｔは時間を示す。
図４５に、フレーム圧縮部の構成の一例を示す。フレーム圧縮部は、２つのタップ付きＳＦＱシフトレジスタから構成される。入力側のシリアル入力パラレル出力のシフトレジスタと出力側のパラレル入力シリアル出力のシフトレジスタである。入力側シフトレジスタは圧縮前の長いビット長（時間長）のレジスタであり、出力側シフトレジスタは圧縮後の短いビット長（時間長）のレジスタである。２つのレジスタのパラレルタップは数ビット毎にコンフルエンス・バッファ（ＣＢ：Ｃｏｎｆｌｕｅｎｃｅ Ｂｕｆｆｅｒ）と呼ばれる多重化部で、ＳＦＱの合流回路を介して接続される。圧縮される前のパルス列であるＤ−Ｆ／Ｆ出力を入力し、圧縮された後のパルス列であるフレーム圧縮部出力を出力する。数ビット毎に合流させるのはＤＣ／ＳＦＱで発生させるＳＦＱパルスのクロックパルスに対するジッタを吸収させるためである。なお、図４５において、３５１はフレーム圧縮部、３５２はシリアル入力・パラレル出力レジスタ、３５３はパラレル入力・シリアル出力レジスタ、３５４はクロックパルス、３５５はＤ−Ｆ／Ｆ回路の出力（圧縮される前）、３５６はフレーム圧縮部出力（圧縮された後）、３５７はＣＢを示す。
図４６に、ＤＣ／ＳＦＱ回路の構成の一例を示す。図４６においてＲは抵抗、Ｌ１からＬ５はコイル、Φ０は磁束量子、Ｊ１からＪ４はジョセフソン接合素子、Ｐは入力パルスの立上り、Ｎは入力パルスの立下りを示す。入力される幅が広く立上り立下りがゆっくりと変化する優先制御処理データ３６を入力し、これを微分してシャープで幅の狭いパルスに変換し、パルスの立上りＰをＤＣ／ＳＦＱデータ出力として出力し、パルスの立下りＮをＤＣ／ＳＦＱリセット出力として出力する。ＤＣ／ＳＦＱデータ出力に対応してＳＦＱパルスをジョセフソン接合Ｊ２から出力し、ＤＣ／ＳＦＱリセット出力に対応して逆極性のＳＦＱパルスをジョセフソン接合Ｊ４から放出する。なお、図４６において、３６０はＤＣ／ＳＦＱ回路、３６１はバイアス電流、３６２はＳＦＱ回路、３６３は逆極性のＳＦＱ回路、３６４は優先制御処理データ、３４２はＤＣ／ＳＦＱリセット出力、３４６はＤＣ／ＳＦＱデータ出力、３６７は出力パルスの信号振幅、３６８は出力パルス幅を示す。ここで、ＤＣ／ＳＦＱデータ出力３４６は、出力パルスの信号振幅３６７が約１ｍＶ、出力パルス幅３６８が約２ｐｓｅｃとすることができる。
図４７に、Ｄ−Ｆ／Ｆ回路の構成の一例を示す。図４７においてＲは抵抗、Ｌ１からＬ４はコイル、Ｊ１からＪ４はジョセフソン接合素子を示す。セット入力としてＤＣ／ＳＦＱデータ出力を入力し、リセット入力としてクロックパルスを入力することで、クロックパルスに同期したＤ−Ｆ／Ｆ出力が出力される。クロックパルスによる同期は、多重化のために行なう。なお、図４７において、３３７はＤ−Ｆ／Ｆ回路、３７１はバイアス電流、３３６はＳＦＱ回路、３５４はクロックパルス、３４６はＤＣ／ＳＦＱデータ出力、３４８はＤ−Ｆ／Ｆ出力を示す。
図４８に、ＳＦＱ−ＰＧ回路の構成の一例を示す。ＳＦＱ−ＰＧ回路は高速でパルス幅1ピコ秒程度のシャープなクロックパルスを発生する。ＳＦＱ−ＰＧ回路は、ＳＦＱがリング状回路を周回運動することで、連続等間隔のパルス列であるクロックパルスをスプリッタから発生するリング・オシレータと呼ばれる回路形式である。フレーム圧縮回路４６は、このＳＦＱ−ＰＧ回路が発生する高速のタイミングパルス列に同期して動作する。なお、図４８において、３３４はＳＦＱ−ＰＧ回路、３６３は逆極性のＳＦＱ回路、３３６はＳＦＱ回路、３７１はバイアス電流、３８４はスプリッタ、３５４はクロックパルスを示す。
図４９に、多重化部であるＣＢ回路の構成の一例を示す。複数の入力線から入ってくるシフトレジスタ出力を１本の線に合流させるＣＢ出力を出力する回路で、ＳＦＱ回路で構成される。ＣＢ回路は、図４９では入力側シフトレジスタと出力側のシフトレジスタが同期型であるので、これらの連結に用いられるＣＢ回路も同期型を用いるが、非同期型としても良い。この同期型ＣＢ回路は、複数の入力データ３１が重ならないことが動作条件となる。なお、図４９において、３９０はＣＢ回路、３７１はバイアス電流、３３６はＳＦＱ回路、３９３は合流、３５７はＣＢ、３９５、３９６はシフトレジスタ出力、３５４はクロックパルス、３９８はＣＢ出力を示す。ここで、ＣＢ３５７はシンボル化を行なう。
図５０に、ＳＦＱ回路を用いたシフトレジスタ回路の構成の一例を示す。シフトレジスタ回路は、Ｄ−Ｆ／Ｆ出力とクロックパルス出力を入力し、シフトレジスタ出力を出力する入力側シフトレジスタのための回路である。図５０は、シフトレジスタの２ビット分を抽出したものである。シフトレジスタの１ビットは、データを保持するストレージループとその前段のバッファループで構成される。シフトレジスタの１ビットに２つ以上のバッファループを使うこととしても良い。図５０のシフトレジスタ回路は、各ビットの上側のループにレジスタの後段側から供給されるクロックパルス列に同期してデータを転送する。データはレジスタ内を左から右にシフトする。このシフトレジスタのストレージループに出力線を２本設けることでパラレル出力タップを付加することができる。なお、図５０において、４０１はシフトレジスタ回路、３３６はＳＦＱ回路、３７１はバイアス電流、３４８はＤ−Ｆ／Ｆ出力、４０５はバッファループ、４０６はストレージループ、３５４はクロックパルス、４０８はシフトレジスタ出力、４０９はシフトレジスタの１ｂｉｔ分を示す。
図５１は、多重化部の動作の一例を示す。図５１は、フレーム圧縮率ｎ＝４の場合について説明する。ここで入力される優先制御処理データ３６は、Ｄ−Ｆ／Ｆ回路でＣＨ−１からＣＨ−４のチャンネル間の同期がとられているものとする。多重化部では、ＣＨ−２からＣＨ−４の圧縮後データを順に１データ長＋αだけ遅延させてＣＨ−１に多重化する。αは多重化後のデータ間隔を表わす。このようにするとデータの重なりが生じないのでスムーズに多重化が実現できる。なお、図５１において、４１１はパケット（圧縮前）、４１２はパケット（圧縮後）を示す。ＣＨ−１〜ＣＨ−４のパケッ トは、すべてＣＨ−１に多重化される。また、遅延τＤは、τＤ＝パケッ ト長（圧縮後）＋αで表される。
図５２は、多重化部の回路構成の一例を示す。多重化部は、フレーム圧縮部の一部であるシフトレジスタ回路からシフトレジスタ出力を各チャンネルに入力し、ＣＢ出力を出力する。ＣＢ回路でチャンネル１つ分のデータと遅延回路Ｄを介した他のチャンネル１つ分のデータを合流させる。これをカスケードに接続して順に合流させることで、すべてのパケットを重なり無くＣＨ−１に多重化させることができる。遅延時間τＤの遅延回路Ｄは、適切な長さの超伝導ジョセフソン伝送線路を挿入することで実現できる。なお、図５２において、４１３は多重化部、４１４は入力ＣＨ−１（圧縮後）、４１５は入力ＣＨ−２（圧縮後）、４１６は入力ＣＨ−３（圧縮後）、４１７は入力ＣＨ−４（圧縮後）、４１８は遅延回路、４１９はＣＢ回路、４２０はＣＢ出力 を示す。また、遅延回路４１８の遅延τＤは、τＤ＝パケット長（圧縮後）＋αで表される。
フレーム伸長回路４８の構成の一例を図５３に示す。図５３のフレーム伸長回路４８は、超伝導ＳＦＱ回路で構成される。図５３では超伝導ＳＦＱ回路で構成するが、半導体回路で構成することとしても良い。フレーム圧縮回路４６で圧縮し出力される圧縮データ４７のフレーム長を伸長した伸長データ４９を出力し、パルス幅を広げて本実施形態に係る交換ノード２０２の外部の端末や他のノードが、データを検出できるようにするものである。ＳＦＱ／ＤＣ（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ／Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）回路はパルス幅変換回路である。なお、図５３において、４２１はＳＦＱ−ＰＧ回路、４２２はＳＦＱ／ＤＣ回路、４２３はフレーム伸長部、４２４は圧縮データ、４２５はクロックパルス、４２６は伸長データである。
図５４は、ＳＦＱ／ＤＣ回路の構成の一例を示す。フレーム伸長部出力が入力されると、出力の「０」「１」が反転する回路である。この回路の出力であるＳＦＱ／ＤＣ出力は、パルスではなく振幅を持つレベル信号である。ＳＦＱパルスのように鋭い立ち上り、立ち下りのパルスに対応して「０」「１」が反転するレベル出力が得られる。この出力は半導体回路で検出できる。なお、図５４において、４２７はフレーム伸長部出力、４２８はＳＦＱ／ＤＣ出力、４２２はＳＦＱ／ＤＣ回路である。
図５５は、多重化回路での多重化を可能にする可変遅延回路の一例を示す概略図である。図５５の可変遅延回路ＶＤ（Ｖａｒｉａｂｌｅ Ｄｅｌａｙ ｅｌｅｍｅｎｔ）は、例えば論理積ゲートで構成されるセレクタと、遅延素子（遅延Ｄ、遅延２Ｄ）と、論理和ゲートで構成される。セレクタは、コネクションが設定されると、入力側の伝送路上の任意チャンネルｎ（ＣＨｎ）の入力データ３１を要求される時間だけ遅延させて出力する。遅延時間は、遅延素子が無い場合、遅延Ｄにより遅延させる場合、遅延２Ｄにより遅延させる場合等の選択が可能である。図５５では遅延の設定を３段階として例に挙げたが、これに拘束されない。遅延された入力データ３１は論理和ゲートを介してＣＢ回路に出力される。セレクタへの遅延要求は、タイムスロット割当回路４２の指定するタイムスロット指定信号４３を、デコーダに入力し、デコーダからの信号により遅延時間を選択することとしても良い。この遅延時間設定は、コネクション毎に可変であるが、一旦、コネクションが設定された後は、コネクションの解放指示があるまでは、この状態は保持されることとしても良い。なお、図５５において、４２はタイムスロット割当回路、４４１はデコーダ 、４４２はセレクタ、４４３は論理積ゲート、４４４は遅延２Ｄの遅延素子、４４５は遅延Ｄの遅延素子、４４６は論理和ゲート、４４７はＣＢ回路、４４８はＶＤ、４４９はＣＨｎである。
図５６は、タイムスロットの多重化位置を可変に設定するため、可変遅延回路ＶＤを、ＣＢ回路及びデコーダと組み合わせた構成例である。図５６の例では、可変遅延回路ＶＤを３種類（ＶＤ１、ＶＤ２、ＶＤ３）用いて、圧縮された多重化データ４４（チャネル１（ＣＨ１）からチャネル４（ＣＨ４）を、目的の方路別に対応した所望のタイムスロット位置に位相を変換する。なお、図５６において、５７１はタイムスロット割当制御情報作成部、５７２はデコーダ、５７３は可変遅延回路、５７４はＣＢ回路、５７５はタイムスロット割当回路の入力端子、５７６は多重化回路の入力端子である。入力端子５７５ａ、入力端子５７５ｂ、入力端子５７５ｃ、入力端子５７５ｄに、それぞれ、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４のヘッダ情報が入力される。入力端子５７６ａ、入力端子５７６ｂ、入力端子５７６ｃ、入力端子５７６ｄに、それぞれ、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４の圧縮後の優先制御処理データが入力される。
また、本発明に係る交換ノード制御方法は、前述の第７実施形態で説明した振分け過程と多重化過程の間に、フレーム圧縮回路４６が、振分け過程で出力された優先制御処理データ３６を入力し、優先制御処理データ３６の時間幅を圧縮し、圧縮データ４７を出力するフレーム圧縮過程を有する。また、フレーム伸長回路４８が、多重化過程で出力された多重化データ４４を入力し、多重化データ４４の時間幅を伸長し、伸長データ４９を出力するフレーム伸長過程と、を有する。
フレーム圧縮過程では、フレーム圧縮回路４６が、振分け過程で出力された優先制御処理データ３６を入力し、優先制御処理データ３６の時間幅を圧縮し、圧縮データ４７を出力する。
フレーム伸長過程では、フレーム伸長回路４８が、多重化過程で出力された多重化データ４４を入力し、多重化データ４４の時間幅を伸長し、伸長データ４９を出力する。
図６７は、本実施形態に係る交換ノード２０２の概略図である。交換ノード２０２は、以上述べたように、タイムスロット割当回路４２が、時々刻々到着するＩＰパケットのヘッダ識別情報に基づいて優先処理を行なう。ここで、図６７において、４２はタイムスロット割当回路、４６はフレーム圧縮回路、４８はフレーム伸長回路、８４は共通バス、５７は入力側クロック、５８は出力側クロック、５８１はタイムスロット割当制御部、５８２は共通制御部、５８３はＳＦＱ−ＰＧ回路である。コネクションレス制御パケットである場合でも、優先制御ビットが付加された優先制御を必要とする、パケットデータに対しては、入力パケットが共通バス８４に多重化出力される前に、出側の方路番号に対応するタイムスロットを割り当てることができる。このように、図３２で説明した交換ノード２０１又は図４２で説明した交換ノード２０２は、タイムスロット割当回路４２がパケットデータのヘッダ情報に含まれる優先制御信号３８を識別してタイムスロットを割り当てるので、ヘッダ情報を受け取ったパケットデータの全データが入力バッファ部３２に入力される前に、タイムスロット割当回路４２はタイムスロットの割り当てを行なうことができる。また、タイムスロット割当回路４２が、優先制御処理データ３６を優先的に処理し、タイムスロット情報取得部４０のモニタしたタイムスロット情報４１を得て未使用のタイムスロットを優先制御処理データ３６の書き込み先として指定することで、交換ノード内部のデータ処理のためのバッファを必要とせず通信上の遅延時間を短縮できる。さらに、優先制御処理データ３６をフレーム圧縮回路４６により時間幅を圧縮することで、時分割多重化回線の１フレームに多数のタイムスロットを設けることができ、大量のデータを短時間に多重化でき、通信上の遅延時間を短縮化できる。また、１フレーム中のタイムスロットを増加できるため、入力側伝送路のコネクション数を増加できる。
（第９実施形態）
図５７は、第７実施形態に係る交換ノード２０１、或いは、第８実施形態に係る交換ノード２０２を用いて、時分割多重化回線の１フレーム内のタイムスロットと、出力側の方路との対応関係の例を示す。図５７では、入力側伝送路の速度が等しい複数のコネクションが設定された場合に、ＩＰアドレスを付けられて転送されるデータ長さの異なる各入力データ３１（ＩＰデータ）が、どのようにタイムスロットの番号を指定されるかという一例を示す。図５７では、交換ノード内での時分割多重化回線の１フレームを１２５μｓｅｃと仮定する。１００Ｍｂ／ｓ伝送路１からは１２８バイトのＩＰデータ１と、６４バイトのＩＰデータ２が入力される。１００Ｍｂ／ｓ伝送路２からは６４バイトのＩＰデータ３と、１２８バイトのＩＰデータ４が入力される。これら入力に対して、タイムスロット割当回路４２は、１２８バイトのＩＰデータに対しては呼設定時に２タイムスロットを指定する。一方、６４バイトのＩＰデータに対しては１タイムスロット分を指定する。このように６４バイト単位でタイムスロット数を指定することで、異なる長さのパケットデータが混在する場合においても、能率よく、タイムスロットの指定が可能となる方式が提供できる。図５７に示すタイムスロットマップは、テーブル形式で保持される。図５７には図示していないが、入力側には伝送路速度に対応して、６４バイト分のデータをバッファリングするためのメモリ回路が設けられるため、このバッファリングのための遅延は、交換ノードの入口では発生する。しかしながら、交換ノード内では、６４バイトデータは一律的に、時分割多重化フレーム内での超高速な、１つのタイムスロットとして、最小の遅延時間で目的の出力側方路へ転送される。図５７において、４２はタイムスロット割当回路、４５５はＩＰデータ１（１２８バイト）、４５６はＩＰデータ２（６４バイト）、４５７はＩＰデータ３（６４バイト）、４５８はＩＰデータ４（１２８バイト）、４５９は１２５μｓｅｃのフレーム、４６０は１２５μｓｅｃのフレーム、４６１ａは方路１、４６１ｂは方路２、４６１ｃは方路３、４６２ａは１００Ｍｂ／ｓ伝送路１、４６２ｂは１００Ｍｂ／ｓ伝送路２である。また、図５７は、８ビット並列〜５１２ビット並列の一例を示している。タイムスロット１及びタイムスロット２が方路１、タイムスロット３及びタイムスロット４が方路２、タイムスロット５及びタイムスロット６が方路３とする。また、ＩＰデータ１の希望する方路が方路２、ＩＰデータ２及びＩＰデータ３の希望する方路が方路１、ＩＰデータ４の希望する方路が方路３とする。この場合、先頭指示（１）のＩＰデータ１がタイムスロット３に１２８Ｂ割り当てられ、ＩＰデータ３がタイムスロット１に６４Ｂ割り当てられ、最後指示（０）のＩＰデータ１がタイムスロット４に１２８Ｂ割り当てられ、ＩＰデータ２がタイムスロット２に６４Ｂ割り当てられ、先頭指示（１）のＩＰデータがタイムスロット５に１２８Ｂ割り当てられ、最後指示（０）のＩＰデータ４がタイムスロット６に１２８Ｂ割り当てられる。
タイムスロットを複数個占有する場合には、上記のタイムスロットマップ内で、最初のタイムスロットまたは最後のタイムスロットに対応するかを識別するための制御ビットが有効に活用できる。例えば、先頭のタイムスロットから、順番にサーチして、最後のタイムスロットであるかどうかが判別できた段階で、サーチを終了し、タイムスロットを解放して、他のパケットデータに使用するなどの技術を組み合わせて使用することが可能となる。図５７では、ＩＰデータ１は１２８バイトであるため、タイムスロットマップに基づき出力側方路２向けとして、タイムスロット３（ＴＳ３）、タイムスロット４（ＴＳ４）が指定され、ＩＰデータ２は６４バイトであるため、タイムスロットマップに基づき出力側方路１向けとして、タイムスロット２（ＴＳ２）が指定され、出力側の各方路番号上への転送に対応したタイムスロット位置へ多重化される。
図５８は、図５７の実施形態において入力側伝送路の速度が異なる場合の、時分割多重化回線の１フレーム内のタイムスロットと、出力側の方路との対応関係の例を示す。図５８では、交換ノード内での時分割多重化回線の１フレームを１２５μｓｅｃと仮定する。１００Ｍｂ／ｓ伝送路１からは１２８バイトのＩＰデータ１と、６４バイトのＩＰデータ２が入力される。１Ｇｂ／ｓ伝送路１からは１２８バイトのＩＰデータ３と、６４バイトのＩＰデータ４が入力される。これら入力に対して、タイムスロット割当回路４２は、１２８バイトのＩＰデータに対しては２タイムスロットを指定する。一方、６４バイトのＩＰデータに対しては１タイムスロット分を指定する。この場合も同様に、入力側には伝送路速度に対応して、６４バイト分のデータをバッファリングするためのメモリ回路が設けられるため、このバッファリングのための遅延は、交換ノードの入口で発生する。しかしながら、交換ノード内では、６４バイトデータは一律的に、時分割多重化フレーム内での超高速な、１つのタイムスロットとして、最小の遅延時間で目的の出力側方路へ転送される。１２８バイトのパケットデータに対しては、最初のタイムスロットまたは最後のタイムスロットに対応するかを識別するための制御用ビットが活用できる。なお、図５８において、４２はタイムスロット割当回路、４６３はＩＰデータ１（１２８バイト）、４６４はＩＰデータ２（６４バイト）、４６５はＩＰデータ３（１２８バイト）、４６６はＩＰデータ４（６４バイト）、４６７は１００Ｍｂ／ｓ伝送路１、４６８は１Ｇｂ／ｓ伝送路１、４６９はタイムスロット３、４７０はタイムスロット４、４７１はＩＰデータ１、４７２はＩＰデータ２、４７３はタイムスロット１、４７４はタイムスロット２、４７５はＩＰデータ３、４７６はＩＰデータ４、４７７ａは方路１、４７７ｂは方路２、４７７ｃは方路３である。また、図５８は、８ビット並列〜５１２ビット並列の一例を示す。タイムスロット１及びタイムスロット２が方路１、タイムスロット３及びタイムスロット４が方路２、タイムスロット５及びタイムスロット６が方路３とする。また、ＩＰデータ１の希望する方路が方路２、ＩＰデータ２及びＩＰデータ３の希望する方路が方路１、ＩＰデータ４の希望する方路が方路３とする。この場合、先頭指示（１）のＩＰデータ１が方路２のタイムスロット３に割り当てられ、先頭指示（１）のＩＰデータ３が方路１のタイムスロット１に割り当てられ、最後指示（０）のＩＰデータ３が方路１のタイムスロット２に割り当てられ、最後指示（０）のＩＰデータ１が方路２のタイムスロット４に割り当てられ、最後指示（０）のＩＰデータ４が方路３のタイムスロット５に割り当てられ、最後指示（０）のＩＰデータ２が方路１のタイムスロット６に割り当てられる。
図５８では、ＩＰデータ１は１２８バイトであるため、出力側方路２向けとして、タイムスロット３（ＴＳ３）、タイムスロット４（ＴＳ４）が指定され、出力側方路２へ転送される。同様に、ＩＰデータ２は６４バイトであるため、出力側方路１向けである、タイムスロット６（ＴＳ６）が指定され、出力側方路１へ転送される。また、１Ｇｂ／ｓ伝送路１のＩＰデータ３は１２８バイトであるため、出力側方路１向けとして、タイムスロット１（ＴＳ１）、タイムスロット２（ＴＳ２）が指定され、出力側方路１へ転送される。以上の述べたように、本発明の原理を用いれば、異なる伝送速度に収容された長さの異なるパケットも、適切なタイムスロットを割り当てることにより、目的の出力側方路へ、転送することが可能となる。上記の説明では、交換ノード内での１フレームの中では、どのような速度の呼に対しても、与えるタイムスロットは最大速度に対応するもの１つに限定し、低速度の呼の場合には、空のデータが送出される場合も許容する例を示したが、本発明はこの条件に束縛されるものではない。仮に、１フレーム内で速度別に、個別に複数のタイムスロットを割り当てる制御が必要となった場合においても、最大で何タイムスロットをノード内で割り当てるべきかを、優先制御信号３８を利用して交換ノードと事前に交渉する。この交渉が終了後、帯域を交換ノード側で確保することも可能である。
（第１０実施形態）
図５９は、第７実施形態から第９実施形態の交換ノードを光スイッチを使用する光通信に用いる実施形態２０７である第１０実施形態の一形態を示す概略図である。本実施形態２０７を説明する前に、図６０で従来の光スイッチを使用する光通信の構成例について説明する。交換ノード１から波長λ１を用いて伝送される光伝送路＃１と交換ノード２から波長λ２を用いて伝送される光伝送路＃２とが、光スイッチ１へ収容され、光中継伝送路＃３を用いて、波長λ３を使用して光スイッチ２へ伝送され、光スイッチ２において、交換ノード３、交換ノード４にそれぞれ、波長λ１、λ２に変換される。ここで、交換ノード１、交換ノード２からの送出されるデータトラヒックが少なく、交換ノード１及び交換ノード２の波長におけるデータ占有率が非常に大きい場合には、波長毎のスイッチング機能を光スイッチ１及び光スイッチ２に具備すればよい。しかし、各波長毎のトラヒック量が少なく、光中継伝送路＃３を効率的に使用する必要性が生じた場合や、または、各波長毎に多重化されたトラヒックを混在して多重または交換する必要性が生じた場合には、図６０に示されるように、入側の波長データをＯＥ変換後に、電気的なＩＰスイッチング処理を行ない、処理後に再び、ＥＯ変換を行なって、適切な波長に変換後に、出側の伝送路に送出処理を行なう必要がある。この場合に、ＩＰスイッチング用には大容量のバッファメモリが必要とされ、この部分での処理遅延は避けることはできないという欠点が生じていた。なお、図５９において、２０１は交換ノード、４３１は光スイッチ、４３２はＥＯ変換、４３３はＯＥ変換である。また、図６０において、４８０は従来の光スイッチを使用する光通信、４８１、４８２はＩＰスイッチング、４８３、４８４はＯＥ・ＥＯ変換、４８５は光スイッチ１、４８６は光スイッチ２、４８７は光伝送路＃３（λ３）、４８８は交換ノード１、４８９は交換ノード２、４９０は交換ノード３、４９１は交換ノード４、４９２は光伝送路＃１（λ１）、４９３は光伝送路＃２（λ２）、４９４は光伝送路＃４（λ１）、４９５は光伝送路＃５（λ２）である。
図６１は、従来の光スイッチを使用する別の構成例である。波長λ３とλ４が多重化された入側回線＃１と、波長λ１とλ２が多重化された入側回線＃２が、光スイッチへ入力される。出側回線＃３には波長λ１と波長λ４を、出側回線＃４には波長λ２を、出側回線＃５には波長λ３を出力する。この場合、波長で伝送される伝送回線データを一度、ＯＥ変換を行ない、電気レベルでのバッファリングを行なう。ＩＰスイッチング処理を行なった後に、ＥＯ変換を行なって、方路変換を行なうことになる。したがって、バッファリング処理に伴う遅延が発生し、遅延品質を損なう可能性があった。なお、図６１において、４９６は従来の光スイッチを使用する光通信、４９７はＩＰスイッチング、４３１は光スイッチ、４３２はＥＯ変換、４３３はＯＥ変換である。である。
図５９は、第１０実施形態に係る光スイッチを使用する光通信に用いる実施形態２０７の構成例である。波長λ３とλ４が多重化された入側回線＃１と、波長λ１とλ２が多重化された入側回線＃２が、光スイッチへ入力される。出側回線＃３には波長λ１と波長λ４を、出側回線＃４には波長λ２を、出側回線＃５には波長λ３を出力する。図６０の従来の光スイッチを使用する構成例のＩＰスイッチング処理部を第７実施形態から第９実施形態の交換ノードに置き換えたものである。入側から出側までの動作は、従来の光スイッチを使用する構成例と同様であるが、第７実施形態から第９実施形態の交換ノードを使用するため、処理遅延時間は固定的で且つ常に極小値で保障される。
（第１１実施形態）
図６２は、通話路の拡張されている交換ノードの第１形態を示す概略図である。図６２に示す交換ノード２０８は、前述の第７実施形態で説明した多重化回路３９を２個備え、複数の外部の回線と接続され、多重化回路３９のそれぞれの出力する多重化データ４４を、外部の回線ごとに分配する複数の分配器５６ａ、５６ｂと、多重化回路３９と分配器５６との間に配置され、多重化データ４４に多重化されている優先制御処理データ３６を方路に応じた分配器５６に振り分けるセレクタ回路５７と、をさらに備えることが好ましい。分配器５６は、多重化データ４４を、外部の回線ごとに分配する。図６２において、３９ａは交換ノード２０８内の多重化回路、３９ｂは交換ノード２０８外の多重化回路、４２はタイムスロット割当回路、５６ａは交換ノード２０８内の分配器、５６ｂは交換ノード２０８外の分配器５６、５７ａは交換ノード２０８内のセレクタ回路、５７ｂは交換ノード２０８外のセレクタ回路、５８４は共通制御部を示す。セレクタ回路５７は、高速動作を行なうものが好ましい。セレクタ回路５７は、共通バス上に設置されることが好ましい。セレクタ回路５７をタイムスロット制御部の動作により、適宜切り替え動作を行なうことにより、回路規模を小さくすることができる。さらに消費電力の削減が可能となる。多重化回路３９の個数は２個に限定されるものではない、例えば、３個以上であってもよい。
図６３は、通話路の拡張されている交換ノードの第２形態を示す概略図である。図６３に示す交換ノード２０９は、前述の図６２で説明した交換ノード２０８と、セレクタ回路５７が分配器５６の後段に配置されている点が異なる。この形態においても、Ｎ本の既設置の収容回線を収容して交換する交換ノードの出側のＮ本の回線に対して、既設置の交換ノードの出側回線又は新規設置の交換ノードの出側回線の、いずれの回線群からの相互に交換することができる。この場合、交換ノードの入出力回線数Ｎ、Ｍが大きくなると、高速で動作するセレクタ回路５７が必要となる。このように、複数の多重化回路３９が並列に多重化回路３９と接続され、各多重化回路３９の出力する多重化データ４４を分配器５６ごとにセレクタ回路５７で振り分けるので、新たな多重化回路３９及び共通バスを設けることなく通話路の増設をすることができる。
（第１２実施形態）
図６４は、ＭＰＬＳ通信に第７実施形態から第 １１実施形態の交換ノードを適用した構成例である。ＭＰＬＳ（Ｍｕｌｔｉ Ｐｒｏｔｏｃｏｌ Ｌａｂｅｌ Ｓｗｉｔｃｈｉｎｇ）は、あて先ＩＰアドレスを見る代わりに、ネットワーク入口のノードが新たに加えるラベルと呼ばれる目印のみを見てフォワーディングを行なう通信方式である。ネットワーク入口のノードが新たにラベルの情報を、第７実施形態から第１０実施形態の交換ノードにおける優先制御信号３８として活用し、ＭＰＬＳ通信において遅延時間を低減することができる。図６４では、＃１ノードで、宛て先のＩＰアドレスがＹである仮想コネクションに対してラベルａが付与されて＃２ノードに伝搬される。＃２ノードでは目的ノードである＃３ノードへの方路上のコネクション識別子であるｂが付与されて、＃３ノードではラベルｂが取り除かれ、最終宛て先ホスト（ＩＰアドレスＹに対応）に到着する経過が示されている。このＭＰＬＳの通信形態において、ラベルはネットワーク全体で一意になるように決める必要はなく、各リンク毎に、一意であればよい。一般に、ＭＰＬＳを適用したＶＰＮ（Ｖｉｒｔｕａｌ Ｐｒｉｖａｔｅ Ｎｅｔｗｏｒｋ）においては、ラベル情報を交換するノードをＬＳＲ（Ｌａｂｅｌ Ｓｗｉｔｃｈｉｎｇ Ｒｏｕｔｅｒ）と呼び、特に、ネットワークへの入口で、特定のＩＰパケットに対して対応したラベル情報を付与する。また、ネットワークからの出口でラベル情報を除去するノードをＰＥ（Ｐｒｏｖｉｄｅｒ Ｅｄｇｅ）デバイスと呼んでおり、図６４では＃１ノード６０２ａ、＃３ノード６０２ｃ、＃５ノード６０２ｅが、ＰＥデバイスに相当している。各交換ノード内ではＭＰＬＳコネクションの通信に対して、常時、固定的にタイムスロットが割り当てられ、常に一定の遅延時間で入力データは出側のリンクへ出力される。すなわち、各交換ノードで使用されるＭＰＬＳ用ラベルは、ＬＳＰ（Ｌａｂｅｌ Ｓｗｉｔｃｈｅｄ Ｐａｔｈ）が設定されている限りは、保証されることに特徴がある。図６４では、特定のあて先ＩＰアドレスに対応してＭＰＬＳ用のラベルが割り当てられているが、この方式に限定する必要はなく、＃３ノード行きの全てのＩＰアドレスに対して、この方式を適用するか、あるいは、＃３ノード内の特定のＩＰアドレス群や、特定のポート番号に対してＭＰＬＳ用ラベルを割り当てて、中継用のリンク上で高速転送することも可能である。ＭＰＬＳを適用したネットワーク内でラベル交換を行なうＬＳＲでは、宛先ＩＰアドレスや、ユーザから要求されるＱｏＳ（Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ）レベルに対応したＦＥＣ（Ｆｏｒｗａｒｄ Ｅｑｕｉｖａｌｅｎｔ Ｃｌａｓｓ）が識別され、本発明で対象としているコネクションレス型の通信トラヒックに対しては、要求される高い品質のＱｏＳを提供することが可能となる。なお、図６４において、５０１はＭＰＬＳ通信への適用例、６０２ａは＃１ノード、６０２ｂは＃２ノード、６０２ｃは＃３ノード、６０２ｄは＃４ノード、６０２ｅは＃５ノード、６０３ａはパケット（宛先：Ｙ）、６０３ｂはパケット（宛先：Ｘ）、６０３ｃはパケット（アドレス：Ｙ）、６０３ｄはパケット（アドレス：Ｘ）、６０４ａ、６０４ｂはラベル、６０５Ａは端末Ａ、６０５Ｂは端末Ｂ、６０５Ｘは端末Ｘ、６０５Ｙは端末Ｙである。＃１ノード６０２ａ、＃２ノード６０２ｂ及び＃３ノード６０２ｃはＰＥデバイスを備える。＃１ノード６０２ａはラベルを張替え、ラベル６０４ａを出力する。＃２ノード６０２ｂはラベルを張替え、ラベル６０４ｂを出力する。＃３ノード６０２ｃはラベル６０４ｂを取り外す。
ＭＰＬＳラベルの代わりにＡＴＭをレイヤ２用に使用し、ＶＰＩ（Ｖｉｒｔｕａｌ Ｐａｔｈ Ｉｄｅｎｔｉｆｉｅｒ）／ＶＣＩ（Ｖｉｒｔｕａｌ Ｃｈａｎｎｅｌ Ｉｄｅｎｔｉｆｉｅｒ）を適用することや、フレームリレーの場合にはＤＬＣＩ（Ｄａｔｅ Ｌｉｎｋ Ｃｏｎｎｅｃｔｉｏｎ Ｉｄｅｎｔｉｆｉｅｒ）をＭＰＬＳ用のラベルとして適用することも、同様に可能である。一般には、ＭＰＬＳでは、図６５に示すように、ＶＰＮ識別情報用のヘッダが付与されるため、この情報を優先制御信号として活用すること可能である。なお、図６５において、５１６ａは制御パケットの識別用ヘッダ（レイヤ２ヘッダ）、５１６ｂは網内の転送ラベル、５１６ｃはＶＰＮの識別ラベル（優先制御信号用ラベルとして活用可）、５１６ｄは（ＩＰデータ＋データ）である。
（第１３実施形態）
図６６は、第７実施形態から第１２実施形態の交換ノードを基幹交換網へ適用した構成例である。コア中継網ではコアルータ同士が接続される。このコアルータはエッジルータと接続され、エッジルータは、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）メディアコンバータ、ＡＤＳＬ（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）、ＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）といったアクセスシステムに接続される。図６６において、第７実施形態から第１２実施形態の交換ノードは、エッジルータとコアルータの間乃至はコアルータ同志の通信に適用される。第７実施形態から第１２実施形態の交換ノードを基幹交換網へ適用することにより、基幹交換網全体の遅延時間を低減できるとともに、通信品質の向上が図れる。なお、図６６において、５１１は基幹交換網への適用、５１２ａ、５１２ｂ、５１２ｃ、５１２ｄ、５１２ｅ、５１２ｆはアクセスシステム、５１３ａ、５１３ｂ、５１３ｃ、５１３ｄはエッジルータ、５１４ａ、５１４ｂ、５１４ｃはコアルータ、５１５はコア中継網である。

Claims (73)

  1. コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、前記優先制御処理データの長さに応じてタイムスロット数を指定し、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、
    前記多重化回路からの前記多重化データを外部の回線に伝送し、且つ、前記多重化回路からの前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力する出力・分配部と、
    を備えることを特徴とする交換ノード。
  2. コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記振分け部からの前記優先制御処理データを入力し、前記優先制御処理データの時間幅を圧縮し、圧縮データを出力するフレーム圧縮回路と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記フレーム圧縮回路からの前記圧縮データを書き込み、前記圧縮データの書き込み完了により多重化データを出力する多重化回路と、
    前記多重化回路からの前記多重化データを入力し、前記多重化データの時間幅を伸長し、伸長データを出力するフレーム伸長回路と、
    前記フレーム伸長回路からの前記伸長データを外部の回線に伝送し、且つ、前記フレーム伸長回路からの前記伸長データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力する出力・分配部と、
    を備えることを特徴とする交換ノード。
  3. コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定し、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットするタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、
    前記多重化回路からの前記多重化データを外部の回線に伝送し、且つ、前記多重化回路からの前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力する出力・分配部と、
    を備えることを特徴とする交換ノード。
  4. コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定し、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットするタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、
    前記多重化回路からの前記多重化データを外部の回線に伝送し、且つ、前記多重化回路からの前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力する出力・分配部と、
    を備えることを特徴とする交換ノード。
  5. コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定し、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットするタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、
    前記多重化回路からの前記多重化データを外部の回線に伝送し、且つ、前記多重化回路からの前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力する出力・分配部と、
    を備えることを特徴とする交換ノード。
  6. 前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定回路をさらに備え、
    前記タイムスロット割当回路が、前記優先度情報の優先度に応じてタイムスロットを指定することを特徴とする請求項１、２、６２、６３又は６４に記載の交換ノード。
  7. 前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定回路をさらに備え、
    前記タイムスロット割当回路が、前記優先度情報の優先度に応じて指定するタイムスロットの数を可変にすることを特徴とする請求項１、２、６２、６３、６４又は６５に記載の交換ノード。
  8. 前記多重化回路が、複数で、且つ、並列処理可能なシフトレジスタを備えることを特徴とする請求項１、２、６２、６３、６４、６５又は６６に記載の交換ノード。
  9. 前記タイムスロット割当回路が、２段階以上の前記優先度情報を含む前記優先制御処理データに対して、優先度に応じて前記タイムスロットを指定することを特徴とする請求項１、２、６２、６３、６４、６５、６６又は６７に記載の交換ノード。
  10. 前記タイムスロット割当回路が、前記優先制御処理データの長さに応じてタイムスロット数を指定することを特徴とする請求項２、６２、６３、６４、６５、６６、６７又は６８に記載の交換ノード。
  11. 前記タイムスロット割当回路が、コネクション毎にタイムスロットを指定する前記タイムスロット指定信号を出力することを特徴とする請求項１、２、６２、６３、６４、６５、６６、６７、６８又は６９に記載の交換ノード。
  12. 前記タイムスロット割当回路が、前記入力データを前記入力バッファ部に伝送する伝送路の通信速度によらず前記タイムスロットを指定することを特徴とする請求項１、２、６２、６３、６４、６５、６６、６７、６８、６９又は７０に記載の交換ノード。
  13. 前記タイムスロット割当回路が、前記優先制御処理データに対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号として前記多重化回路に出力し、
    前記多重化回路が、前記タイムスロット時系列順信号の順に前記優先制御処理データを書き込むことを特徴とする請求項１、２、６２、６３、６４、６５、６６、６７、６８、６９、７０又は７１に記載の交換ノード。
  14. 前記タイムスロット割当回路が、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることを特徴とする請求項１、２、６３、６４、６５、６６、６７、６８、６９、７０、７１又は７２記載の交換ノード。
  15. 前記タイムスロット割当回路が、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることを特徴とする請求項１、２、６２、６４、６５、６６、６７、６８、６９、７０、７１、７２又は７３記載の交換ノード。
  16. 前記タイムスロット割当回路が、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットすることを特徴とする請求項１、２、６２、６３、６５、６６、６７、６８、６９、７０、７１、７２、７３又は７４記載の交換ノード。
  17. 入力バッファ部が、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、前記優先制御処理データの長さに応じてタイムスロット数を指定し、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、
    出力・分配部が、前記多重化過程で出力された前記多重化データを外部の回線に伝送し、且つ、前記多重化過程で出力された前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路に前記タイムスロット情報として出力する出力過程と、
    を有することを特徴とする交換ノード制御方法。
  18. 入力バッファ部が、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力し、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットするタイムスロット割当過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、
    出力・分配部が、前記多重化過程で出力された前記多重化データを外部の回線に伝送し、且つ、前記多重化過程で出力された前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路に前記タイムスロット情報として出力する出力過程と、
    を有することを特徴とする交換ノード制御方法。
  19. 入力バッファ部が、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力し、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットするタイムスロット割当過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、
    出力・分配部が、前記多重化過程で出力された前記多重化データを外部の回線に伝送し、且つ、前記多重化過程で出力された前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路に前記タイムスロット情報として出力する出力過程と、
    を有することを特徴とする交換ノード制御方法。
  20. 入力バッファ部が、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力し、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットするタイムスロット割当過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、
    出力・分配部が、前記多重化過程で出力された前記多重化データを外部の回線に伝送し、且つ、前記多重化過程で出力された前記多重化データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路に前記タイムスロット情報として出力する出力過程と、
    を有することを特徴とする交換ノード制御方法。
  21. 入力バッファ部が、コネクション型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報を得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当過程と、
    フレーム圧縮回路が、前記振分け過程で出力された前記優先制御処理データを入力し、前記優先制御処理データの時間幅を圧縮し、圧縮データを出力するフレーム圧縮過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記フレーム圧縮過程で出力された前記圧縮データを書き込み、前記圧縮データの書き込み完了により多重化データを出力する多重化過程と、
    フレーム伸長回路が、前記多重化過程で出力された前記多重化データを入力し、前記多重化データの時間幅を伸長し、伸長データを出力するフレーム伸長過程と、
    出力・分配部が、前記フレーム伸長過程で出力された前記伸長データを外部の回線に伝送し、且つ、前記フレーム伸長過程で出力された前記伸長データのうち未使用のタイムスロットの情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力する出力過程と、
    を有することを特徴とする交換ノード制御方法。
  22. 優先度判定回路が、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定過程をさらに有し、
    前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先度情報の優先度に応じてタイムスロットを指定することを特徴とする請求項７６から８０のいずれかに記載の交換ノード制御方法。
  23. 優先度判定回路が、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定過程をさらに有し、
    前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先度情報の優先度に応じて指定するタイムスロットの数を可変にすることを特徴とする請求項７６から８１のいずれかに記載の交換ノード制御方法。
  24. 前記多重化過程において、前記多重化回路が、複数で、且つ、並列処理可能なシフトレジスタにデータを書き込む過程を有することを特徴とする請求項７６から８２のいずれかに記載の交換ノード制御方法。
  25. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、２段階以上の前記優先度情報を含む前記優先制御処理データに対して、優先度に応じて前記タイムスロットを指定することを特徴とする請求項７６から８３のいずれかに記載の交換ノード制御方法。
  26. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先制御処理データの長さに応じてタイムスロット数を指定することを特徴とする請求項７７から８４のいずれかに記載の交換ノード制御方法。
  27. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、コネクション毎にタイムスロットを指定する前記タイムスロット指定信号を出力することを特徴とする請求項７６から８５のいずれかに記載の交換ノード制御方法。
  28. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記入力データを前記入力バッファ部に入力する通信速度によらず前記タイムスロットを指定することを特徴とする請求項７６から８６のいずれかに記載の交換ノード制御方法。
  29. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先制御処理データに対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号として前記多重化回路に出力し、
    前記多重化回路が、前記タイムスロット時系列順信号の順に前記優先制御処理データを書き込むことを特徴とする請求項７６から８７のいずれかに記載の交換ノード制御方法。
  30. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることを特徴とする請求項７６、７８、７９、８０、８１、８２、８３、８４、８５、８６、８７又は８８に記載の交換ノード制御方法。
  31. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることを特徴とする請求項７６、７７、７９、８０、８１、８２、８３、８４、８５、８６、８７、８８又は８９記載の交換ノード制御方法。
  32. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットすることを特徴とする請求項７６、７７、７８、８０、８１、８２、８３、８４、８５、８６、８７、８８、８９又は９０に記載の交換ノード制御方法。
  33. コネクションレス型のパケットデータのタイムスロットを割り当て、タイムスロット指定信号を前記多重化回路に出力するコネクションレス型データ割当回路をさらに備え、
    前記振分け部は、前記入力バッファ部に入力された前記入力データがコネクションレス型のパケットデータであるとき、コネクションレス型データのヘッダ情報を前記コネクションレス型データ割当回路へ出力し、
    前記多重化回路は、前記多重化データにさらに前記コネクションレス型のパケットデータを多重化することを特徴とする請求項１、２、６２、６３、６４、６５、６６、６７、６８、６９、７０、７１、７２、７３、７４又は７５に記載の交換ノード。
  34. コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、前記優先制御処理データの長さに応じてタイムスロット数を指定し、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記タイムスロット割当回路からのタイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力するタイムスロット情報取得部と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、を備えることを特徴とする交換ノード。
  35. コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力し、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットするタイムスロット割当回路と、
    前記タイムスロット割当回路からのタイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力するタイムスロット情報取得部と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、を備えることを特徴とする交換ノード。
  36. コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定し、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットするタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記タイムスロット割当回路からのタイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力するタイムスロット情報取得部と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、を備えることを特徴とする交換ノード。
  37. コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別しで前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定し、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットするタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記タイムスロット割当回路からのタイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力するタイムスロット情報取得部と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け部からの前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化回路と、を備えることを特徴とする交換ノード。
  38. 前記振分け部から出力される前記優先制御処理データを格納し、前記タイムスロット割当回路からタイムスロット指定信号が入力されると前記優先制御処理データを前記多重化回路へ出力するシフトレジスタをさらに備えることを特徴とする請求項９４から９６９いずれかに記載の交換ノード。
  39. コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力バッファ部と、
    前記入力バッファ部からの前記入力バッファデータを入力し、前記入力バッファ部に入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力バッファ部からの前記入力バッファデータを優先制御処理データとして出力する振分け部と、
    前記入力バッファ部に入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別部と、
    前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当回路と、
    前記タイムスロット割当回路からのタイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路にタイムスロット情報として出力するタイムスロット情報取得部と、
    前記振分け部からの前記優先制御処理データを入力し、前記優先制御処理データの時間幅を圧縮し、圧縮データを出力するフレーム圧縮回路と、
    前記タイムスロット割当回路からの前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記フレーム圧縮回路からの前記圧縮データを書き込み、前記圧縮データの書き込み完了により多重化データを出力する多重化回路と、
    前記多重化回路からの前記多重化データを入力し、前記多重化データの時間幅を伸長し、伸長データを出力するフレーム伸長回路と、を備えることを特徴とする交換ノード。
  40. 前記フレーム圧縮回路から出力される前記圧縮データを格納し、前記タイムスロット割当回路からタイムスロット指定信号が入力されると前記圧縮データを前記多重化回路へ出力するシフトレジスタをさらに備えることを特徴とする請求項９８に記載の交換ノード。
  41. 前記タイムスロット割当回路は、前記入力データが前記入力バッファ部に入力されてから一定時間で前記多重化回路へ前記タイムスロット指定信号を出力し、前記タイムスロット情報に含まれているパケット識別情報と同一のパケット識別情報の前記優先制御信号が入力されると、当該パケット識別情報の割り当てられているタイムスロットに、前記優先制御処理データの書き込み先のタイムスロットを優先的に割り当て、
    前記タイムスロット情報取得部は、前記タイムスロット割当回路からの前記タイムスロット指定信号のうち未使用のタイムスロットの情報及び当該タイムスロットに割り当てられているパケット識別情報を前記タイムスロット割当回路にタイムスロット情報として出力し、あらかじめ設定された一定時間を経過すると、未使用のタイムスロットに割り当てられているパケット識別情報を消去することを特徴とする請求項９３から９９のいずれかに記載の交換ノード。
  42. 前記タイムスロット割当回路は、あらかじめ設定された一定時間で前記多重化回路へ前記タイムスロット指定信号を出力し、タイムスロットの割り当ての完了していない前記優先制御処理データが残っているときは、すでに割り当てたタイムスロットを予約タイムスロットとして記憶し、予約タイムスロットの割り当てられている前記優先制御処理データに含まれるパケット識別情報と同一のパケット識別情報を含む前記優先制御信号が入力されると、残りのタイムスロットを指定し、当該優先制御信号の前記優先制御処理データのタイムスロットの割り当てを完了させることを特徴とする請求項９３から９９のいずれかに記載の交換ノード。
  43. 前記入力データのうち優先制御を要求しない非優先制御処理データのタイムスロットを割り当て、タイムスロットを割り当てた前記非優先制御処理データを出力する非優先制御処理データ割当回路をさらに備え、
    前記振分け部は、前記入力データが優先制御処理データであることを指示する優先制御信号により、優先制御を要求しない前記入力データを前記非優先制御処理データ割当回路へ非優先制御処理データとして出力し、
    前記多重化回路は、前記非優先制御処理データ割当回路の出力する非優先制御処理データを前記多重化データにさらに多重化することを特徴とする請求項９３から１０１のいずれかに記載の交換ノード。
  44. 前記振分け部から出力されたコネクション型のパケットデータのタイムスロットを割り当て、タイムスロットを割り当てた当該パケットデータを出力するコネクション型データ割当回路をさらに備え、
    前記振分け部は、前記入力バッファ部に入力された前記入力データがコネクション型のパケットデータであるとき、コネクション型データとしてコネクション型データ割当回路へ出力し、
    前記多重化回路は、前記コネクション型データ割当回路の出力するコネクション型データを前記多重化データにさらに多重化することを特徴とする請求項９３から１０２のいずれかに記載の交換ノード。
  45. 前記入力バッファ部に前記入力データを入力する回線がＮ本であり、当該回線のｉ番目（ｉは１からＮまでの整数。）の回線速度がＡ（ｉ）であり、当該回線のｉ番目のパケットデータの最小サイズがＢ（ｉ）であり、前記タイムスロット割当回路のタイムスロットを割り当てるまでの実行処理回数がｄステップであるとき、各ステップ毎の所要時間ｅが、
    Figure 0004135959
    であることを特徴とする請求項９３から１０３のいずれかに記載の交換ノード。
  46. 前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定回路をさらに備え、
    前記タイムスロット割当回路が、前記優先度情報の優先度に応じてタイムスロットを指定することを特徴とする請求項９３から１０４のいずれかに記載の交換ノード。
  47. 前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定回路をさらに備え、
    前記タイムスロット割当回路が、前記優先度情報の優先度に応じて指定するタイムスロットの数を可変にすることを特徴とする請求項９３から１０５のいずれかに記載の交換ノード。
  48. 前記多重化回路が、複雑で、且つ、並列処理可能なシフトレジスタを備えることを特徴とする請求項９３から１０６のいずれかに記載の交換ノード。
  49. 前記タイムスロット割当回路が、２段階以上の前記優先度情報を含む前記優先制御処理データに対して、優先度に応じて前記タイムスロットを指定することを特徴とする請求項９３から１０７のいずれかに記載の交換ノード。
  50. 前記タイムスロット割当回路が、前記優先制御処理データの長さに応じてタイムスロット数を指定することを特徴とする請求項９４から１０８のいずれかに記載の交換ノード。
  51. 前記タイムスロット割当回路が、前記入力データを前記入力バッファ部に伝送する伝送路の通信速度によらず前記タイムスロットを指定することを特徴とする請求項９３から１０９のいずれかに記載の交換ノード。
  52. 前記タイムスロット割当回路が、前記優先制御処理データに対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号として前記多重化回路に出力し、
    前記多重化回路が、前記タイムスロット時系列順信号の順に前記優先制御処理データを書き込むことを特徴とする請求項９３から１１０のいずれかに記載の交換ノード。
  53. 前記タイムスロット割当回路が、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることを特徴とする請求項９３、９５、９６、９７、９８、９９、１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０又は１１１に記載の交換ノード。
  54. 前記タイムスロット割当回路が、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることを特徴とする請求項９３、９４、９６、９７、９８、９９、１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０、１１１又は１１２に記載の交換ノード。
  55. 前記タイムスロット割当回路が、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットすることを特徴とする請求項９３、９４、９５、９７、９８、９９、１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９、１１０、１１１、１１２又は１１３に記載の交換ノード。
  56. 前記多重化回路を複数備え、
    複数の外部の回線と接続され、前記多重化回路のそれぞれの出力する多重化データを、前記外部の回線ごとに分配する複数の分配器と、
    前記多重化回路と前記分配器との間に配置され、前記多重化データに多重化されている優先制御処理データを方路に応じた分配器に振り分けるセレクタ回路と、をさらに備えることを特徴とする請求項９３から１１４のいずれかに記載の交換ノード。
  57. 入力バッファ部が、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、前記優先制御処理データの長さに応じてタイムスロット数を指定し、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当過程と、
    タイムスロット情報取得部が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力するタイムスロット情報取得過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、を有することを特徴とする交換ノード制御方法。
  58. 入力バッファ部が、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力し、前記タイムスロットを指定後、所定９時間を経過すると、タイムスロットの指定をリセットするタイムスロット割当過程と、
    タイムスロット情報取得部が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力するタイムスロット情報取得過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、を有することを特徴とする交換ノード制御方法。
  59. 入力バッファ部が、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力し、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットするタイムスロット割当過程と、
    タイムスロット情報取得部が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力するタイムスロット情報取得過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、を有することを特徴とする交換ノード制御方法。
  60. 入力バッファ部が、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力し、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットするタイムスロット割当過程と、
    タイムスロット情報取得部が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力するタイムスロット情報取得過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記振分け過程で出力された前記優先制御処理データを書き込み、前記優先制御処理データの書き込み完了により多重化データを出力する多重化過程と、を有することを特徴とする交換ノード制御方法。
  61. 入力バッファ部が、コネクションレス型のパケットデータである入力データをシフトレジスタに書き込み、前記入力データの書き込み完了により入力バッファデータとして出力する入力過程と、
    振分け部が、前記入力過程で出力された前記入力バッファデータを入力し、前記入力過程で入力された前記入力データが優先制御処理データであることを指示する優先制御信号により、前記入力過程で出力された前記入力バッファデータを優先制御処理データとして出力する振分け過程と、
    識別部が、前記入力過程で入力された前記入力データに含まれる前記優先制御信号を識別して前記優先制御信号を前記振分け部に出力する識別過程と、
    タイムスロット割当回路が、前記優先制御処理データを書き込むためのタイムスロットが未使用であることを指示するタイムスロット情報と前記識別部からの前記優先制御信号とを得て、未使用のタイムスロットの中から前記優先制御処理データの書き込み先のタイムスロットを指定するタイムスロット指定信号を出力するタイムスロット割当過程と、
    タイムスロット情報取得回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報を前記タイムスロット割当回路へ前記タイムスロット情報として出力するタイムスロット情報取得過程と、
    フレーム圧縮回路が、前記振分け過程で出力された前記優先制御処理データを入力し、前記優先制御処理データの時間幅を圧縮し、圧縮データを出力するフレーム圧縮過程と、
    多重化回路が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号によって割り当てられるシフトレジスタに前記フレーム圧縮過程で出力された前記圧縮データを書き込み、前記圧縮データの書き込み完了により多重化データを出力する多重化過程と、
    フレーム伸長回路が、前記多重化過程で出力された前記多重化データを入力し、前記多重化データの時間幅を伸長し、伸長データを出力するフレーム伸長過程と、を有することを特徴とする交換ノード制御方法。
  62. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記入力データが前記入力バッファ部に入力されてから一定時間で前記多重化回路へ前記タイムスロット指定信号を出力し、前記タイムスロット情報に含まれているパケット識別情報と同一のパケット識別情報の前記優先制御信号が入力されると、当該パケット識別情報の割り当てられているタイムスロットに、前記優先制御処理データの書き込み先のタイムスロットを優先的に割り当て、
    前記タイムスロット情報取得過程において、前記タイムスロット情報取得部が、前記タイムスロット割当過程で出力された前記タイムスロット指定信号のうち未使用のタイムスロットの情報及び当該タイムスロットに割り当てられているパケット識別情報を前記タイムスロット割当回路に前記タイムスロット情報として出力し、あらかじめ設定された一定時間を経過すると、未使用のタイムスロットに割り当てられているパケット識別情報を消去することを特徴とする請求項１１６から１２０のいずれかに記載の交換ノード制御方法。
  63. 前記タイムスロット割当過程において、前記タイムスロット割当回路は、あらかじめ設定された一定時間で前記多重化回路へ前記タイムスロット指定信号を出力し、タイムスロットの割り当ての完了していない前記優先制御処理データが残っているときは、すでに割り当てたタイムスロットを予約タイムスロットとして記憶し、予約タイムスロットの割り当てられている前記優先制御処理データに含まれるパケット識別情報と同一のパケット識別情報を含む前記優先制御信号が入力されると、残りのタイムスロットを指定し、当該優先制御信号の前記優先制御処理データのタイムスロットの割り当てを完了させることを特徴とする請求項１１６から１２１のいずれかに記載の交換ノード制御方法。
  64. 優先度判定回路が、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定過程をさらに有し、
    前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先度情報の優先度に応じてタイムスロットを指定することを特徴とする請求項１１６から１２２のいずれかに記載の交換ノード制御方法。
  65. 優先度判定回路が、前記優先制御処理データの中に含まれる優先度を検出して、前記タイムスロット割当回路に優先度情報を出力する優先度判定過程ををさらに有し、
    前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先度情報の優先度に応じて指定するタイムスロットの数を可変にすることを特徴とする請求項１１６から１２３のいずれかに記載の交換ノード制御方法。
  66. 前記多重化過程において、前記多重化回路が、複数で、且つ、並列処理可能なシフトレジスタにデータを書き込む過程を有することを特徴とする請求項１１６から１２４のいずれかに記載の交換ノード制御方法。
  67. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、２段階以上の前記優先度情報を含む前記優先制御処理データに対して、優先度に応じて前記タイムスロットを指定することを特徴とする請求項１１６から１２５のいずれかに記載の交換ノード制御方法。
  68. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先制御処理データの長さに応じてタイムスロット数を指定することを特徴とする請求項１１７から１２６のいずれかに記載の交換ノード制御方法。
  69. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記入力データを前記入力バッファ部に入力する通信速度によらず前記タイムスロットを指定することを特徴とする請求項１１６から１２７のいずれかに記載の交換ノード制御方法。
  70. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記優先制御処理データに対して複数のタイムスロットを指定する際に、各タイムスロットの時系列順番をタイムスロット時系列順信号として前記多重化回路に出力し、
    前記多重化回路が、前記タイムスロット時系列順信号の順に前記優先制御処理データを書き込むことを特徴とする請求項１１６から１２８のいずれかに記載の交換ノード制御方法。
  71. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、所定の時間を経過すると、タイムスロットの指定をリセットすることを特徴とする請求項１１６、１１８、１１９、１２０、１２１、１２２、１２３、１２４、１２５、１２６、１２７、１２８又は１２９に記載の交換ノード制御方法。
  72. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、前記優先制御信号に含まれる優先制御解除信号により、タイムスロットの指定をリセットすることを特徴とする請求項１１６、１１７、１１９、１２０、１２１、１２２、１２３、１２４、１２５、１２６、１２７、１２８、１２９又は１３０に記載の交換ノード制御方法。
  73. 前記タイムスロット割当過程において、前記タイムスロット割当回路が、前記タイムスロットを指定後、他のパケットデータが前記入力バッファ部に書き込まれることにより、タイムスロットの指定をリセットすることを特徴とする請求項１１６、１１７、１１８、１２０、１２１、１２２、１２３、１２４、１２５、１２６、１２７、１２８、１２９、１３０又は１３１に記載の交換ノード制御方法。
JP2006540857A 2004-10-14 2005-09-16 交換ノード及び交換ノード制御方法 Expired - Fee Related JP4135959B6 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004300783 2004-10-14
JP2004300783 2004-10-14
PCT/JP2005/017140 WO2006040903A1 (ja) 2004-10-14 2005-09-16 交換ノード及び交換ノード制御方法

Publications (3)

Publication Number Publication Date
JPWO2006040903A1 JPWO2006040903A1 (ja) 2008-08-07
JP4135959B2 true JP4135959B2 (ja) 2008-08-20
JP4135959B6 JP4135959B6 (ja) 2010-02-24

Family

ID=

Also Published As

Publication number Publication date
WO2006040903A1 (ja) 2006-04-20
US7760625B2 (en) 2010-07-20
US20080084898A1 (en) 2008-04-10
JPWO2006040903A1 (ja) 2008-08-07

Similar Documents

Publication Publication Date Title
WO2006040903A1 (ja) 交換ノード及び交換ノード制御方法
US9967638B2 (en) Optical switching
US5390184A (en) Flexible scheduling mechanism for ATM switches
US4893306A (en) Method and apparatus for multiplexing circuit and packet traffic
US4855999A (en) DTDM multiplexer with cross-point switch
KR960003783B1 (ko) 광대역 종합정보통신망 가입자 액세스 장치의 비동기 전달방식(atm) 다중화 처리 장치 및 방법
US4833673A (en) Time division multiplexer for DTDM bit streams
JP3810907B2 (ja) セルスケジューリング装置
KR100269650B1 (ko) 회로 에뮬레이터된 atm 교환기에서 stm 셀을 스위칭시키기 위한 스위치 노드 및 방법
US6542511B1 (en) Programmable transport and network architecture
US6931002B1 (en) Hybrid switching
US6477168B1 (en) Cell/frame scheduling method and communications cell/frame scheduler
JPH0728314B2 (ja) ハイブリッドパケット交換方法および装置
US4819226A (en) Framer circuit for use in a DTDM network
JPH10285184A (ja) 広い帯域幅のネットワークを狭い帯域幅のネットワーク構造に適用するためのライン・インターフェイス装置
JP2002057738A (ja) フレーム転送装置、フレーム転送方法、フレーム転送システム
JP2001244980A (ja) 超高速光パケット転送リングネットワーク、光挿入分岐型多重分離ノード装置及び光挿入分岐型多重分離ノード装置の動作方法
JPH0670385A (ja) 高速セル交換網のための光スイッチ
US4833671A (en) DTDM multiplexing circuitry
Bjornstad et al. A packet-switched hybrid optical network with service guarantees
US5946315A (en) Method and device for synchronizing dynamic synchronous transfer mode in a ring topology
Baldi et al. Fractional lambda switching principles of operation and performance issues
US20060147207A1 (en) System and method of time-slotted optical burst switching
KR100467321B1 (ko) 광 버스트 스위칭 망에서의 스케줄링 방법 및 헤더 패킷 데이터 자료구조
JP4135959B6 (ja) 交換ノード及び交換ノード制御方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080513

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080602

R150 Certificate of patent or registration of utility model

Ref document number: 4135959

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130613

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees