JP4125086B2

JP4125086B2 - 表示装置

Info

Publication number: JP4125086B2
Application number: JP2002304335A
Authority: JP
Inventors: 恵一伊奈; 一郎白木; 睦中島; 靖久保田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-10-18
Filing date: 2002-10-18
Publication date: 2008-07-23
Anticipated expiration: 2022-10-18
Also published as: JP2004138880A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に代表される表示装置の画像表示性能向上に関するものである。
【０００２】
【従来の技術】
液晶表示装置に代表される表示装置は、アクティブマトリックス基板を使用するものが近年多く見られるようになってきた。アクティブマトリックス基板は、多数のゲートバスラインとソースバスラインとが、それぞれ直交するように配置されてマトリクス構造を形成している。ゲートバスラインとは、走査のための信号を入力するための配線をいい、ソースバスラインとは、表示信号を入力するための配線をいう。
【０００３】
ゲートバスラインとソースバスラインとの交差部の近傍には、薄膜トランジスタ（ＴＦＴ：Tin Film Transistor）が設置されている。薄膜トランジスタのゲート電極には、上記ゲートバスラインが接続され、また薄膜トランジスタのソース領域あるいはドレイン領域のいずれか一方には、ソースバスラインが接続されている。この薄膜トランジスタは、画素への書き込みを制御するスイッチング素子として働く。
【０００４】
画素電極は、薄膜トランジスタを通してソース領域あるいはドレイン領域のいずれか一方に接続されている。薄膜トランジスタがオン状態になることで、ソースバスラインから画素電極へ画像信号の電位に応じた電荷が充電される。このように画素電極に所定の電荷が充電されることにより、画素電極と対向電極間に形成された表示素子に印加されるべき電位差が生じる。そして、薄膜トランジスタがオフ状態になることで、画素への充電は終了する。
【０００５】
このように画素電極へ供給された電荷が電極上に保たれ、画素電極と対向電極間の電位差が維持されて、鮮明な表示を得ることができる。
【０００６】
しかし、スイッチング素子である薄膜トランジスタのスイッチング機能は完全ではなく、薄膜トランジスタがオフ状態にあるときでも、いわゆるリーク電流（薄膜トランジスタのオフ電流）により画素電極から若干の電荷移動が生じる。そのため、画素電極の電位の値が変動し、表示素子に印加されるべき画素電極と対向電極間の電位差が不足してしまうという問題があった。
【０００７】
この問題を解消し、画素電極に蓄積された電荷の移動による画素電極と対向電極間の電位差不足の影響を小さくするために、ゲートバスラインとソースバスラインとで形成されたマトリクス内に補助容量を設置する技術が開示されている。
【０００８】
また、隣り合う透明画素電極のそれぞれとソース配線の重なり幅が異なることにより生じる寄生容量の差を解消する目的で、ソース配線を一方の電極とし、ソース配線の下方に前記画素電極と電気的に接続された補助電極を他方の電極として補助容量を形成する技術も開示されている（例えば、特許文献１参照。）。
【０００９】
【特許文献１】
特開２００１−５０３２号公報
【００１０】
【発明が解決しようとする課題】
しかし、上記従来技術においては、以下のような問題があった。
【００１１】
即ち、リーク電流による画素電極からの電界移動が生じた場合であっても、画素電極と対向電極間の電位差を確保するために、補助容量配線を用いて画素電極の容量を充分に大きくしようとする場合、補助容量配線の面積を拡大すると画素の開口率が低下するといった問題があった。
【００１２】
更に、画素の充電率は、画素設計の仕様で決まる。そのため、表示装置を最適に駆動させるためには、表示装置の機種ごとに画素の充電率に応じたドライバ回路等を組合せなければならない。特に、ある表示画素とドライバ回路の組合せにおいて、ドライバ回路から画素電極への印加電圧が画素電極の容量を超えている場合、画素の充電率は変更できないためドライバ回路の設計を変更せざるを得ないといった問題があった。
【００１３】
本発明は、このような従来技術の課題を解決すべくなされたものであり、表示装置の開口率を確保しつつ、画素の充電率を上昇させることにより表示品位を向上させることを課題とする。また、表示装置の画素の充電率を上昇させることにより、各種ドライバ回路など周辺装置への適用範囲を拡大することで、表示装置の汎用性を向上させ、表示装置を用いた製品開発の期間短縮をも実現させることを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に係る発明は、ゲートバスラインと、ソースバスラインと、補助容量配線と、上記ゲートバスラインとソースバスラインで囲まれた領域内であって、上記ゲートバスラインとソースバスラインとの交差部近傍にて上記ゲートバスラインとソースバスラインとに接続された薄膜トランジスタと、上記薄膜トランジスタに接続された画素電極と、上記画素電極に対向する対向電極とを有する表示装置において、上記補助容量配線の一部を延設してキャパシタ電極とし、上記キャパシタ電極が層間膜を挟んで上記ソースバスラインと重なるように配置されることにより、上記キャパシタ電極及び上記ソースバスラインによってソースバスライン容量が形成され、上記ソースバスラインの上記キャパシタ電極とは反対側において、上記画素電極と異なる電位となる補助容量電極が、絶縁膜を挟んで上記ソースバスラインと重なるように配置されることにより、上記補助容量電極及び上記ソースバスラインによって補助容量が形成されることを特徴とする表示装置である。
【００１５】
本発明に係る表示装置は、ゲートバスラインとソースバスラインとが直交して形成されるマトリックス状の基板を備える。上記ゲートバスラインとソースバスラインの交差部近傍に配置された薄膜トランジスタは、ゲートバスラインからのゲート電圧によってオン・オフ状態を切り換えるスイッチング素子として機能する。
【００１６】
薄膜トランジスタのゲート電極にゲートパルス信号が印加されると、薄膜トランジスタはオン状態となる。薄膜トランジスタがオン状態になると、ソースバスラインからドレイン電極、及びソース電極を通って、電荷が画素電極に蓄積される。
【００１７】
本発明に係る表示装置は、補助容量配線を備え、該補助容量配線の一部が延設されたキャパシタ電極を形成している。該キャパシタ電極は、絶縁性の層間膜を挟んで上記ソースバスラインと重なるように配置されている。また、補助容量配線とキャパシタ電極とは同電位であるが、補助容量配線と画素電極、キャパシタ電極とソースバスラインとの間には電位差が生じている。従って、補助容量配線は、画素電極との間で補助容量を構成し、キャパシタ電極は、ソースバスラインとの間でソースバスライン容量を構成する。
【００１８】
この補助容量は、画素電極の容量と並列的に接続されているため、結果的に画素電極の容量を増大させる。しかも、ソースバスライン容量も、キャパシタ電極が画素電極と導通している場合は、画素電極の容量を増大させる。ソースバスライン容量は、本来不透明な素材からなるソースバスラインに重なるように形成されているため、画素の開口率を低下させることもない。
【００１９】
請求項２に係る発明は、請求項１に記載の表示装置において、上記補助容量電極は、ＩＴＯにより構成されていることを特徴とする表示装置である。
【００２０】
請求項３に係る発明は、請求項１又は２に記載の表示装置において、上記キャパシタ電極の電位が、上記画素電極の電位と異なることを特徴とする表示装置である。
【００２１】
従って、上記キャパシタ電極と画素電極の間に補助容量が構成されることになり、電荷が蓄積される。この補助容量は、画素電極の容量と並列的に接続されているため、結果的に画素電極の容量を増大させることになる。
【００２２】
請求項４に係る発明は、請求項１乃至３に記載の表示装置において、上記補助容量配線が上記ゲートバスラインと平行に配置されていることを特徴とする表示装置である。
【００２３】
このように補助容量配線をゲートバスラインと平行の配置することにより、補助容量配線とゲートバスラインを接触させることなく、同一層状の同一素材から形成することができる。従って、製造工程上、１工程で補助容量配線とゲートバスラインを形成することができるため有利である。
【００２４】
請求項５に係る発明は、請求項１乃至４のいずれか１項に記載の表示装置であって、上記補助容量配線が、上記ゲートバスラインとソースバスラインで区画される１画素領域内に２本配置されていることを特徴とする表示装置である。
【００２５】
本発明において１画素内に２本配置された補助容量配線は、それぞれ画素電極との間に補助容量を構成する。これら補助容量は、画素電極の容量と並列的に接続されているため、結果的に画素電極の容量を増大させる。
【００２６】
このように１画素内に補助容量配線が２本配置されることにより、画素の開口率は幾分低下するが、画素電極の容量を十分に増大させることができる。
【００２７】
また、本発明において１画素内に２本の補助容量配線が配置されているため、何らかの原因で、上記補助容量配線の１本が断裂した場合であっても、他の１本の補助容量配線が補助容量として働く。そのため、本発明は、補助容量配線の断列に対する冗長という効果を有する。
【００２８】
請求項６に係る発明は、請求項１乃至５のいずれか１項に記載の表示装置であって、画素への書き込み方式が点順次駆動方式であることを特徴とする表示装置である。
【００２９】
一般に、画素への書き込み方式は、線順次駆動方式と点順次駆動方式とに大別される。点順次駆動方式は、線順次駆動方式に比べて画素への書き込み時間が長くかかる傾向にある。しかし、本発明によれば、点順次駆動方式を採用する表示装置においても、比較的短時間で充分な画素充電率を達成することができる。なお、本発明を線順次駆動方式を採用する表示装置に適用することも当然可能である。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３１】
＜参考例＞
図１は、本発明を適用した液晶表示装置のアクティブマトリックス基板の（ａ）平面図及び（ｂ）断面図である。
【００３２】
アクティブマトリックス基板は、ガラス基板９の上面にゲート絶縁膜６が積層され、ゲート絶縁膜６の上面に複数本のゲートバスライン１が所定間隔で平行に形成されている。また、ゲートバスライン１と直交するように複数本のソースバスライン２が所定間隔で形成されている。ゲートバスライン１とソースバスライン２との間には、層間膜５が形成されており、ゲートバスライン１とソースバスライン２を絶縁している。層間膜５は、絶縁性の金属酸化物や金属窒化物の薄膜で形成されている。
【００３３】
ゲートバスライン１とソースバスライン２との交差部近傍には、薄膜トランジスタ３が形成されている。薄膜トランジスタ３は、ゲート電極、半導体層、ソース電極、ドレイン電極、パッシベーション膜等からなる。半導体膜は、絶縁膜を介してゲート電極と積層されている。また、半導体膜は、ソース電極を介してソースバスライン２と、ドレイン電極を介して画素電極と接続されている。
【００３４】
補助容量配線４は、金属薄膜からなる配線であり、上記ゲート絶縁膜６と層間膜５の間において、ゲートバスライン１と平行に多数の画素に跨って形成されている。該補助容量配線４がソースバスライン２と交差する部位から、ソースバスライン２の下面に沿って、補助容量配線４の一部が延設されてキャパシタ電極４０が形成されている。これら補助容量配線４及びキャパシタ電極４０は、画素電極、ゲートバスライン１及びソースバスライン２から絶縁されている。
【００３５】
このように補助容量配線に一部を延設して形成されたキャパシタ電極４０とソースバスライン２とが重なり合う面積が大きくなり、この重合領域４１に新たな容量が形成される。この補助容量は、ソースバスラインの寄生容量のひとつであり、この構造をとることでソースバスラインの寄生容量を大きくすることができる。この寄生容量をソースバスライン容量とする。
【００３６】
上記ソースバスライン容量は、画素電極の容量（液晶容量＋補助容量）と薄膜トランジスタを通じて並列的に接続されているため、画素充電終了後の画素電位Ｖは次のように求められる。サンプリング終了時のソースバスライン２の電位をＶsl、画素電極の電位をＶpix、キャパシタ電極４０とソースバスライン２によって形成されるソースバスライン容量をＣsl、画素電極の容量（液晶容量＋補助容量）をＣpixとする。
【００３７】
サンプリングが終わった状態でソースバスラインと画素電極には、外部から電荷の出入りはないので、ソースバスラインと画素電極にある総電荷量をＱとすると、Ｑ＝ＣslＶsl＋ＣpixＶpixで一定である。この状態から、ソースバスライン容量Ｃslと画素電極の容量Ｃpixとは、薄膜トランジスタを通じて並列的に接続されているため、両者間で電荷の移動があって同一の電位になったとすると、その電位Ｖは、総電荷量が一定であることから、
Ｑ＝ＣslＶsl＋ＣpixＶpix＝（Ｃsl＋Ｃpix）Ｖ
を満たす。
【００３８】
この式を整理して、Ｖを求めると、
Ｖ＝（Ｃsl／（Ｃsl＋Ｃpix））Ｖsl＋（Ｃpix／（Ｃsl＋Ｃpix））Ｖpix
で表される電位になる。
【００３９】
Ｖsl＞Ｖpixの場合、図２に示すように、ＶはＣslに対し単調増加関数であることがわかる。一方、Ｖsl＜Ｖpixの場合、図３に示すように、ＶはＣslに対し単調減少関数であることがわかる。
【００４０】
ここで、画素への電荷の移動が、画像信号線、アナログスイッチ、ソースバスライン２、薄膜トランジスタ、画素電極の順であることから、画素電極よりもソースバスライン２の方が先に充電される。
【００４１】
画素にプラス書き込みをする場合には、Ｖsl＞Ｖpixであり、図２に示すように、ＶはＣslに対して単調増加である。よって、この場合、画素の充電率は、Ｃslが大きくなるにしたがって上昇する。
【００４２】
一方、画素にマイナス書き込みをする場合には、やはり接続の関係からＶsl＜Ｖpixであり、図３に示すように、ＶはＣslに対して単調減少である。よって、この場合、画素の充電率は、Ｃslが大きくなるにしたがって上昇する。
【００４３】
このようにプラス書き込み及びマイナス書き込みのいずれの場合であっても、ソースバスライン容量Ｃslを増やすことで画素の充電率を上昇させることができる。
【００４４】
具体的に、従来の液晶表示装置と本実施形態に係る液晶表示装置の画素の充電率とを比較する。
【００４５】
図８は、従来の液晶表示装置のアクティブマトリックス基板の模式図である。この従来例において、ソースバスライン２と補助容量配線４との重合領域４１の面積は、１画素あたり８９．３μｍ^２であり、ソースバスライン容量Ｃslは、１５ｐＦである。一方、図１に示す本実施形態に係る液晶表示装置の重合領域４１の面積は、１画素あたり２０８４．３μｍ^２であり、ソースバスライン容量Ｃslは、２５ｐＦである。
【００４６】
これら両画素の充電率を比較すると、従来例の画素の充電率が約９１％であるのに対し、本実施形態に係る画素の充電率は約９５％であり、約４％の充電率の向上が認められた。
【００４７】
＜実施形態１＞
図４は、実施形態１に係るアクティブマトリックス基板の（ａ）平面図及び（ｂ）Ａ−Ｂ線断面図である。
【００４８】
本実施形態に係る補助容量配線４は、上記参考例と同様、その一部が延設されてキャパシタ電極４０を形成している。図５のＡ−Ｂ線断面図からわかるように、補助容量配線４がソースバスライン２と交差する部位から、ソースバスライン２の下面に沿って、キャパシタ電極４０が延設されている。これら補助容量配線４及びキャパシタ電極４０は、画素電極及びソースバスライン２から絶縁されている。
【００４９】
ソースバスライン２の上面側には、絶縁膜８を挟んで補助容量電極７がソースバスライン２と重なり合うように配置されている。該補助容量電極７は、ＩＴＯ（Indium Tin Oxide）からなる電極であって、画素電極と異なる電位となるように配線されている。また、補助容量電極７は、ソースバスライン２からも絶縁されている。
【００５０】
本発明において、ソースバスライン容量Ｃslを大きくすることで、画素の充電率を上昇させることができる。しかし、参考例では、ソースバスライン２と重ね合わせるキャパシタ電極４０の面積に限界があり、ソースバスライン容量Ｃslの増加にも限度があった。
【００５１】
本実施形態では、上記キャパシタ電極４０をソースバスライン２に重ね合わせた反対側に、ソースバスライン２に重ね合わせるように補助容量電極７を配置する。ソースバスライン２は、キャパシタ電極４０と補助容量電極７の二つの導電層により、上下から絶縁層を介して挟まれた状態になる。
【００５２】
このように構成されることにより、参考例と同様、ソースバスライン２とキャパシタ電極との重合領域４１に、ソースバスライン容量Ｃslが構成されるとともに、ソースバスライン２と補助容量電極７との重合領域４１に新たな補助容量が形成されることになる。この新たな補助容量も画素電極の容量とは並列的に接続されている。したがって、画素電極の容量を更に向上させることができる。
【００５３】
＜実施形態２＞
図５は、実施形態２に係るアクティブマトリックス基板の（ａ）平面図及び（ｂ）Ａ−Ｂ線断面図である。
【００５４】
本実施形態では、参考例、実施形態１と異なり、補助容量配線４を延設するのではなく、ソースバスライン２の一部を延設してキャパシタ電極４０を形成し、補助容量配線４と重なり合うように配置する。図５からわかるように、補助容量配線４がソースバスライン２と交差する部位から、補助容量配線４の上面に沿って、キャパシタ電極４０が配置されている。これら補助容量配線４及びキャパシタ電極４０は、画素電極から絶縁されている。
【００５５】
本発明において、ソースバスライン容量Ｃslを大きくすることで、画素の充電率を上昇させることができる。しかし、参考例では、ソースバスライン２と重ね合わせるキャパシタ電極４０の面積に限界があり、ソースバスライン容量Ｃslの増加にも限度があった。
【００５６】
本実施形態では、上記ソースバスライン２の一部を延設してキャパシタ電極４０を形成し、上記補助容量配線４と重ね合わせるように配置することで、キャパシタ電極４０と補助容量配線４との重合領域４１に、ソースバスライン容量Ｃslが構成される。このソースバスライン容量Ｃslも画素電極の容量とは薄膜トランジスタを通じて並列的に接続されている。したがって、画素電極の容量を更に向上させることができる。
【００５７】
具体的に、従来の液晶表示装置と本実施形態に係る液晶表示装置の画素の充電率とを比較する。
【００５８】
図８は、従来の液晶表示装置のアクティブマトリックス基板の模式図である。この従来例において、ソースバスライン２と補助容量配線４との重合領域４１の面積は、１画素あたり８９．３μｍ^２であり、ソースバスライン容量Ｃslは、１５ｐＦである。一方、図４に示す本実施形態に係る液晶表示装置の重合領域４１の面積は、１画素あたり７０７１．８μｍ^２であり、ソースバスライン容量Ｃslは、５０ｐＦである。
【００５９】
これら両画素の充電率を比較すると、従来例の画素の充電率が約９１％であるのに対し、本実施形態に係る画素の充電率は約９７％であり、約６％の充電率の向上が認められた。
【００６０】
＜その他の実施形態＞
本発明に係るその他の実施形態として、１画素内に上記補助容量配線４を２本配置する構成をとることも可能である。
【００６１】
図６に示す実施形態では、１画素内に２本の補助容量配線４が配置されており、それぞれソースバスライン２との交差部において重合領域４１を形成している。
【００６２】
図７に示す実施形態では、１画素内に２本の補助容量配線４が配置されるとともに、それら補助容量配線４の一部を延設してキャパシタ電極４０とし、ソースバスライン２と重なり合うように配置されて重合領域４１を形成している。さらに、キャパシタ電極４０は、上記２本の補助容量配線４を架橋するように接続されている。
【００６３】
これら実施形態において、参考例及び実施形態１と同様に、補助容量配線４とソースバスライン２が絶縁された状態で重なり合う重合領域４１を増加させて、ソースバスライン容量Ｃslを増加させている。これらソースバスライン容量Ｃslは画素電極の容量と、薄膜トランジスタを通じて並列的に接続されている。従って、結果的にソースバスライン容量Ｃslは、画素電極の容量を向上させる。
【００６４】
図７に示す実施形態では、１画素内に２本の補助容量配線４は配置されている上に、補助容量配線４同士がキャパシタ電極４０により互いに接続されている。
従って、本実施形態に係る表示装置は、何らかの原因により、上記補助容量配線４やキャパシタ電極４０の一部が断線した場合であっても、画素電極の容量が低下しないため、表示に悪影響がでることがない。本実施形態に係る表示装置は、補助容量配線の断線に対する冗長効果を備える。
【００６５】
上記各実施形態において、補助容量配線４、キャパシタ電極４０、補助容量電極７の材料は、導電性を有するものの中から適宜選択することができる。これら各部材は、ゲートバスライン１及びソースバスライン２と絶縁されていて、画素電極とも異なる電位となるように配線されている。
【００６６】
【発明の効果】
本発明によれば、従来のアクティブマトリックス基板の製造工程を増やすことなく画素電極の容量を増やすことができる。それにより、画素の充電率を上昇せさ、表示性能を向上させることができる。
【００６７】
また、１画素内に補助容量配線を２本配置する構成を取ることにより、画素の充電率を向上させるとともに、補助容量配線の断線に対する冗長効果を付与することもできる。
【００６８】
更に、本発明によれば、画素の充電率を向上させた表示装置を得ることができ、ソースドライバから印加される画像信号電圧に対する許容範囲が拡大する。それによって、複数のタイプのソースドライバ回路に対応することが可能となるため、製品開発のための期間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の参考例に係る表示装置の画素構造を示す概略平面図及び断面図である。
【図２】画素電極に印加される電圧Ｖをソースバスライン容量Ｃslの関数として表したグラフである。
【図３】画素電極に印加される電圧Ｖをソースバスライン容量Ｃslの関数として表したグラフである。
【図４】本発明の実施の形態に係る表示装置の画素構造を示す概略平面図及び断面図である。
【図５】本発明の他の実施の形態に係る表示装置の画素構造を示す概略平面図及び断面図である。
【図６】本発明の他の実施の形態に係る表示装置の画素構造を示す概略平面図及び断面図である。
【図７】本発明の他の実施の形態に係る表示装置の画素構造を示す概略平面図及び断面図である。
【図８】従来の他の実施の形態に係る表示装置の画素構造を示す概略平面図及び断面図である。
【符号の説明】
１ゲートバスライン
２ソースバスライン
３薄膜トランジスタ
４補助容量配線
５層間膜
６ゲート絶縁膜
７補助容量電極
８絶縁膜
９ガラス基板
４０キャパシタ電極
４１重合領域

Claims

ゲートバスラインと、ソースバスラインと、補助容量配線と、上記ゲートバスラインとソースバスラインで囲まれた領域内であって、上記ゲートバスラインとソースバスラインとの交差部近傍にて上記ゲートバスラインとソースバスラインとに接続された薄膜トランジスタと、上記薄膜トランジスタに接続された画素電極と、上記画素電極に対向する対向電極とを有する表示装置において、
上記補助容量配線の一部を延設してキャパシタ電極とし、
上記キャパシタ電極が層間膜を挟んで上記ソースバスラインと重なるように配置されることにより、上記キャパシタ電極及び上記ソースバスラインによってソースバスライン容量が形成され、
上記ソースバスラインの上記キャパシタ電極とは反対側において、上記画素電極と異なる電位となる補助容量電極が、絶縁膜を挟んで上記ソースバスラインと重なるように配置されることにより、上記補助容量電極及び上記ソースバスラインによって補助容量が形成されることを特徴とする表示装置。
請求項１に記載の表示装置において、
上記補助容量電極は、ＩＴＯにより構成されていることを特徴とする表示装置。
請求項１又は２に記載の表示装置において、
上記キャパシタ電極の電位が、上記画素電極の電位と異なることを特徴とする表示装置。
請求項１乃至３のいずれか１項に記載の表示装置において、
上記補助容量配線が上記ゲートバスラインと平行に配置されていることを特徴とする表示装置。
請求項１乃至４のいずれか１項に記載の表示装置において、
上記補助容量配線が、上記ゲートバスラインとソースバスラインで区画される１画素領域内に２本配置されていることを特徴とする表示装置。
請求項１乃至５のいずれか１項に記載の表示装置において、
画素への書き込み方式が点順次駆動方式であることを特徴とする表示装置。