JP4122689B2

JP4122689B2 - Buffer circuit and semiconductor power converter using the same

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Publication number: JP4122689B2
Application number: JP2000223853A
Authority: JP
Inventors: 修治加藤; 隆二伊予谷; 茂太上田; 洋満酒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-07-19
Filing date: 2000-07-19
Publication date: 2008-07-23
Anticipated expiration: 2020-07-19
Also published as: JP2002043913A

Description

【０００１】
【発明の属する技術分野】
本発明はトランジスタを用いたアナログ回路に係り、特に入力の電位を出力に伝達する機能を有するいわゆるバッファ回路及びそれを用いた半導体電力変換装置に関する。
【０００２】
【従来の技術】
入力点の電位を出力点に伝える回路として、「トランジスタの回路の設計（CQ出版）」の８１ページから８５ページに紹介されるようなトランジスタを用いたバッファ回路が知られている。それぞれ主要部のみを図２乃至図４に抜き出す。いずれの回路方式においても入力電位が出力電位より高くなると、トランジスタ１がオンして出力電圧を上げ、一方、入力点の電位が出力点の電位より低くなるとトランジスタ２がオン、トランジスタ１がオフして、出力電位が低下して入力電位に追随するように制御される。
【０００３】
但し、トランジスタがオンするには、ベース電位とエミッタ電位の電位差が、ベース・エミッタ間のビルトイン電圧を超える必要がある。したがって、図２のバッファ回路では、トランジスタ１がオンするには、入力電位が出力電位より「トランジスタ１のベース・エミッタ間のビルトイン電圧分」高くなる必要があり、かつ、トランジスタ２がオンするには、入力電圧が出力電圧より「トランジスタ２のベース・エミッタ間のビルトイン電圧分」低くなる必要がある。
【０００４】
したがって、バッファ回路の入力と出力の電位差がトランジスタのビルトイン状態より小さいと、トランジスタ１もトランジスタ２も両方オフのままであるため、バッファ回路は出力点の電位を制御できない。すなわち、出力点の電位は入力点の電位に対して、トランジスタのベース・エミッタ間のビルトイン電圧に相当する誤差を含む。
【０００５】
図３及び図４は、この誤差を小さくする回路方式である。図３を例に取り説明する。ダイオード３とダイオード４は、常にオン状態であり、ダイオード３のアノードすなわち、トランジスタ１のベースは入力点電圧よりダイオード３のビルトイン電圧分高い。同様に、ダイオード４のカソードすなわち、トランジスタ２のベースは、入力点の電圧より、ダイオード４のビルトイン電圧分低い。トランジスタのベース・エミッタ間電位を相殺することにより、極めて少ない誤差で出力電圧を入力電圧に制御できる。図４では、トランジスタ５及び６のベース・エミッタ間のｐｎ接合がダイオード３と４と同様な働きをする。
【０００６】
これらのバッファ回路は様々な用途に使われるが、ＩＧＢＴ電力変換装置のＩＧＢＴのゲートドライバに用いられることも多い。例えば、ＩＥＥＥ，ＩＡＳ国際会議１９９８会議資料「Series Connection of High Voltage IGBT Modules」で紹介されるような過電圧保護機能を有するゲートドライバに用いられる。IGBT電力変換装置のあるアームをターンオフすると、ターンオフ時に配線に蓄えられていたエネルギーによってそのアームにサージ電圧が印加される。この文献で示された過電圧保護技術では、コレクタ電圧を抵抗などで分圧し、分圧点の電圧にゲート電圧をコントロールするアクティブゲート制御機能をゲートドライバに持たせ、過電圧を抑制する。図６に示すように、分圧点とＩＧＢＴのゲートをバッファ回路を介して接続すると、分圧点の電圧になるようゲート電圧がコントロールされ、上記のアクティブゲート制御を容易に実現できる。
【０００７】
図６を用いて、ゲートドライバ及びＩＧＢＴの動作を解説する。ＩＧＢＴ３１がオン状態の時にオンオフパルス発生器３７が負電位を出力すると、ゲート抵抗３８を介してＩＧＢＴ３１のゲートに蓄えられた電荷が引き抜かれてゲート電圧が低下し、ターンオフ状態に移行しＩＧＢＴ３１のコレクタ電圧が上昇する。
ＩＧＢＴ３１のコレクタにサージ過電圧が印加されても、本制御方式を用いれば、ＩＧＢＴ３１のコレクタ電圧に応じて分圧点の電位が上昇に追随して、IGBT31のゲート電圧も高くなり、ＩＧＢＴ３１のインピーダンスが低下するので、IGBT３１のコレクタ電圧の上昇をクランプして、素子を過電圧破壊から保護することが可能となる。
【０００８】
【発明が解決しようとする課題】
前に述ベたようにバッファ回路は、様々な分野で利用されている。しかし、出力に容量性の負荷、例えばＩＧＢＴやＭＯＳＦＥＴ等の絶縁ゲート型半導体スイッチング素子の絶縁ゲート（ＭＯＳゲート）が、接続された場合、出力電圧が入力電圧の変化に瞬時に追随できないという問題が生じる。図３のバッファでは、トランジスタ１もしくはトランジスタ２のベース電流は、抵抗体７もしくは抵抗体８を経由して供給される。出力電圧を入力電圧に瞬時に制御するには、トランジスタ１もしくはトランジスタ２を経由して、容量性負荷に対して、大電流による充放電を行なう必要があるが、トランジスタ１もしくはトランジスタ２のベース電流が抵抗体７あるいは抵抗体８によって制限されてしまい、十分な電流を供給できない。抵抗体７や抵抗体８の抵抗値を小さくすれば、ベース電流を豊富に供給できるが、抵抗体７−ダイオード３−ダイオード４−抵抗体８という経路で定常的に電流が流れるので、バッファ回路の消費電力（損失）が増大してしまうという課題がある。
【０００９】
上に述べた課題は、ＩＥＥＥ，ＩＡＳ国際会議１９９８会議資料「Series Connection of High Voltage IGBT Modules」の図３で紹介したアクティブゲート制御方式と平成１１年電気学会全国大会の「ＩＧＢＴ変換器用ゲート電源の主回路給電方式」で紹介されるような、分圧抵抗を経由して主回路よりゲートドライバ動作用のエネルギーを供給するゲート電力自給技術の両立を困難にする。なぜなら、アクティブゲート制御では、ＩＧＢＴのゲート電圧を瞬時に分圧点の電圧に追随できないとコレクタ電圧のクランプに失敗して、過電圧印加によりIGBTが故障する可能性があるが、ＩＧＢＴのゲートは容量性負荷であるので、分圧点の電圧にゲート電圧に瞬時にコントロールするには抵抗体７や抵抗体８の抵抗値を小さくしなければならない。しかし、抵抗体７や抵抗体８を小さくするとバッファ回路の損失が増大して、分圧抵抗からの供給するエネルギーを上回り、ゲートドライバを動作させるのが困難となる。
【００１０】
アクティブ制御技術とゲート電源の主回路給電技術は、ＩＧＢＴを直列に接続するような電力変換器には極めて重要な技術である。前者は、素子特性の不均一による直列素子間の電圧バランス調整及び過電圧保護に、後者は各ゲートドライバへの電力供給に際して、高耐圧の絶縁トランスが不要となるというメリットがある。
【００１１】
本発明は、上記に鑑みてなされたもので、容量性負荷が接続されたバッファ回路でも、出力電圧を瞬時に入力電圧と等しい電圧に制御し、かつ発生損失も抑制した新しいバッファ回路及び、アクティブコントロール制御技術とゲート電源の主回路給電技術の両方技術の適用したＩＧＢＴ電力変換器を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記、課題を解決するには、図３及び図４の抵抗体７及び抵抗体８に、それぞれ並列にスピードアップ用のトランジスタのコレクタ及びエミッタを接続し、これらトランジスタのベースをバッファ回路の入力に接続すればよい。
【００１３】
入力端子の電圧が急激に変化した場合、すなわち、バッファ回路の入力と出力のバランスが崩れた場合を想定する。ここでは、入力電位が急に高くなったと仮定する。入力電位が出力電位より高くなるので、負側の抵抗に並列に接続したスピードアップ用トランジスタがオンすることにより、出力用のトランジスタに豊富にベース電流を供給できる。一方、定常状態においては、スピードアップ用のトランジスタはいずれもオフ状態となるので、図３や図４の回路と同様に、入出力電圧はほぼ等しくできる。さらにスピードアップトランジスタはオフしているので、定常時の損失はごくわずかである。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明する全図において、同一の機能を有するものには同一の符号をつける。
（実施例１）
図１を用いて第１の実施例の回路構成を説明する。それぞれ電位の異なる電源線９０と電源線９１の間に、ＮＰＮ型のトランジスタ１とＰＮＰ型のトランジスタ２をエミッタフォロアの形で、コンプリメンタリに接続する。電源線９０の方が電源線９１より電位が高い。トランジスタ１のベースとバッファ回路の入力６０の間はビルトイン補償用ダイオード３を介して接続する。同様に、トランジスタ２のベースと入力６０の間もビルトイン補償用ダイオード４を経由して接続する。さらに、トランジスタ１のベースは抵抗体７を介して電源線９０に接続される。抵抗体７には並列にＮＰＮ型のスピードアップトランジスタ９が接続され、トランジスタ９のベースは入力６０に接続される。トランジスタ２のベースは抵抗体８を介して電源線９１に接続される。抵抗体８には並列にＰＮＰ型のスピードアップトランジスタ１０が接続され、トランジスタ１０のベースは入力に接続される。一方、トランジスタ１とトランジスタ２の各エミッタ間は出力に接続され、出力には容量性負荷８１を接続する。
【００１５】
次に、動作について説明する。
【００１６】
まず、入力６０の電位が出力６１の電位より高くなった状況を想定する。入力６０の電位が出力６１の電位より高くなると、トランジスタ１及びスピードアップトランジスタ９はオン状態、トランジスタ２とスピードアップトランジスタ１０はオフ状態となる。抵抗体７の抵抗値が大きくても、スピードアップトランジスタ９を経由してトランジスタ１に豊富にベース電流が供給されるので、トランジスタ１を経由して大電流により急速に容量性負荷８１を充電でき、出力６１の電位を入力６０の電位に瞬時に制御することが可能である。次に、入力６０の電位が出力６１の電位より低くなった状況を想定する。トランジスタ２とスピードアップトランジスタ１０はベース電位がエミッタ電位よりも低いのでオン状態となり、トランジスタ１及びスピードアップトランジスタ９はオフ状態となる。抵抗体８の抵抗値が大きくても、スピードアップトランジスタ１０を経由してトランジスタ２に豊富にベース電流が供給されるので、トランジスタ２を経由して大電流により急速に容量性負荷８１の電荷を放電でき、出力６１の電位を入力６０の電位に瞬時に制御することが可能である。
【００１７】
一方、入力６０と出力６１の電位差が小さい時（入力６０と出力６１の電位差がトランジスタ９もしくはトランジスタ１０のベース−エミッタ間のビルトイン電圧より小さい時）は、スピードアップトランジスタ９とスピードアップトランジスタ１０はオフ状態となるので、電源線９０からダイオード３とダイオード４を経由して電源線９０に流れる電流は、抵抗体７と抵抗体８を経由するごくわずかな電流である為、発生する損失も少ない。また、ごくわずかではあるが、電源線９１から抵抗体７，ダイオード３，ダイオード４，抵抗体８を経由して電源線９１に流れる電流が存在するので、ダイオード３やダイオード４のインピーダンスがトランジスタ９やトランジスタ１０のベース・エミッタ間のインピーダンスより小さくなるので、ダイオード３やダイオード４のビルトイン電圧がトランジスタ１及びトランジスタ２のベース−エミッタ間電圧のビルトイン電圧を補償して、入力６０の電位と出力６１の電位を極めて小さい誤差の範囲内にそろえることができる。
（実施例２）
図７を用いて第２の実施例の回路構成を説明する。それぞれ電位の異なる電源線９０と電源線９１の間に、トランジスタ１とトランジスタをエミッタフォロアの形で、コンプリメンタリに接続する。電源線９０の方が電源線９１より電位が高い。トランジスタ１のベースと入力の間は、ビルトイン補償用トランジスタ５のエミッタとベースを介して接続する。ビルトイン補償用トランジスタ５のコレクタは電源線９１に接続される。同様に、トランジスタ２のベースと入力の間もビルトイン補償用トランジスタ６のエミッタとベースを経由して接続する。ビルトイン補償用トランジスタ６のコレクタは電源線９０に接続される。さらに、トランジスタ１のベースは抵抗体７を介して電源線９０に接続される。抵抗体７には並列にスピードアップトランジスタ９が接続され、トランジスタ９のベースは入力に接続される。トランジスタ２のベースは抵抗体８を介して電源線９１に接続される。抵抗体８には並列にスピードアップトランジスタ１０が接続され、トランジスタ１０のベースは入力に接続される。
【００１８】
一方、トランジスタ１とトランジスタ２の各エミッタ間は出力に接続され、出力には容量性負荷８１を接続する。
【００１９】
次に、動作について説明する。
【００２０】
入力の電位が電源線９０と電源線９１の範囲内であれば、ビルトイン補償用トランジスタ５及びビルトイン補償用トランジスタ６は常にオン状態であり、トランジスタ５とトランジスタ６とのベースエミッタ間は、実施例１のビルトイン補償用ダイオード３とビルトイン補償用ダイオード４のカソード・アノード間と同様に、トランジスタ１及びトランジスタ２のベース・エミッタ間のビルトイン電圧を補償する働きをする。
【００２１】
まず、入力６０の電位が出力６１の電位より高くなった状況を想定する。トランジスタ２とスピードアップトランジスタ１０はベース電位がエミッタ電位よりも低いのでオフ状態となり、トランジスタ１及びスピードアップトランジスタ９はオン状態となる。抵抗体７の抵抗値が大きくても、スピードアップトランジスタ９を経由してトランジスタ１に豊富にベース電流が供給されるので、トランジスタ１を経由して大電流により急速に容量性負荷８１を充電でき、出力６１の電位を入力６０の電位に瞬時に制御することが可能である。次に、入力６０の電位が出力６１の電位より低くなった状況を想定する。トランジスタ２とスピードアップトランジスタ１０はベース電位がエミッタ電位よりも低いのでオン状態となり、トランジスタ１及びスピードアップトランジスタ９はオフ状態となる。抵抗体８の抵抗値が大きくても、スピードアップトランジスタ１０を経由してトランジスタ２に豊富にベース電流が供給されるので、トランジスタ２を経由して大電流により急速に容量性負荷８１を放電でき、出力６１の電位を入力６０の電位に瞬時に制御することが可能である。
【００２２】
一方、入力６０と出力６１の電位差が小さい時（入力６０と出力６１の電位差がトランジスタ９もしくはトランジスタ１０のベース−エミッタ間のビルトイン電圧より小さい時）は、スピードアップトランジスタ９とスピードアップトランジスタ１０はオフ状態となるので、電源線６０からトランジスタ５とトランジスタ６を経由して電源線９０に流れる電流は、抵抗体７と抵抗体８を経由するごくわずかな電流である為、発生する損失も少ない。しかし、ごくわずかではあるが、電源線９０→抵抗体７→トランジスタ５→電源線９１、もしくは、電源線９０→トランジスタ６→抵抗体８→電源線９１の経路で流れる電流が存在するので、トランジスタ５やトランジスタ６のベース・エミッタ間のインピーダンスがトランジスタ９やトランジスタ１０のベース・エミッタ間のインピーダンスより小さくなるので、トランジスタ５やトランジスタ６のベース・エミッタ間のビルトイン電圧がトランジスタ１及びトランジスタ２のベース−エミッタ間電圧のビルトイン電圧を補償して、入力６０の電位と出力６１の電位を極めてわずかな誤差の範囲内にそろえることができる。
（実施例３）
第３の実施例は電力変換装置のアームを形成するＩＧＢＴを駆動するゲートドライバーの一部に図１もしくは図７のバッファを適用したことを特徴とする。
【００２３】
まず、電力変換装置の構成を図５と図６を用いて説明する。図５は本発明を適用する電力変換装置の主要部を、図６は図５のアームの主要部の構成を示す。アーム２０の構成は次の通りである。ＩＧＢＴ３１に逆並列に環流ダイオード３２を接続する。また、ＩＧＢＴ３１のゲートには、ゲート抵抗３８を経由して、スイッチング指令用のオンオフ信号を発生するオンオフパルス発生器３７を接続する。パルス発生器３７には電源４３より電力を供給する。ＩＧＢＴ３１のコレクタ端子とエミッタ端子の間には、高圧側分圧抵抗体３３及び低圧側分圧抵抗体３４が接続されている。さらに、分圧点６０とＩＧＢＴ３１のゲートは、バッファ回路３６を介して接続され、バッファ回路３６は、図１もしくは図７に示す構成の回路形態を有する。
【００２４】
図５に示すように、電力変換装置では、２直列接続されたアーム２０が３並列され、それぞれ直流電圧源２１に接続されている。対となったアームの各中点は、負荷２２に接続されている。
【００２５】
次に、動作を説明する。電源４３からパルス発生器３７の動作に必要な電力を供給し、ＰＷＭやＰＡＭ制御により制御したドライブ信号をパルス発生器３７より発生させる。発生したドライブ信号をゲート抵抗３８を介してＩＧＢＴのゲートに入力してＩＧＢＴ３１をオンもしくはオフさせることによりアーム２０をオンオフさせて、交流電圧を作り出し、負荷２２を印加させる。対となったアームは同時にオンさせない（例えば、アーム２０(Ｐ)とアーム２０(Ｎ)）。
【００２６】
ここでアーム２０(Ｎ)とアーム２０(Ｐ)を交互にオンオフ制御して、アーム２０(Ｐ)へのドライブ信号がオン状態、アーム２０(Ｎ)がオフ状態である時に着目する。アーム２０(Ｐ)がオン状態において電流は、直流電圧源２１からアーム２０(Ｐ)、インダクタンス負荷２２といった経路で流れる。アーム２０(Ｐ)をターンオフさせると、アーム２０(Ｐ)には、主回路（直流電圧源２１→アーム２０(Ｐ)→アーム２０(Ｎ)→直流電圧源２１）の経路に存在する配線インダクタンス２３に発生する電圧が、直流電圧源２１の電圧に重畳されて、アーム２０に印加されて、ＩＧＢＴ３１のコレクタ電圧が上昇する。コレクタ電圧の上昇に伴い、分圧点６０の電位も上昇する。図１や図７に示す回路構成を有するバッファにより分圧点とＩＧＢＴ３１のゲートが接続されているので、ゲート電位は瞬時に分圧点の電位に追随して、ＩＧＢＴ３１のインピーダンスを低下させ、IGBT31のコレクタ・エミッタ間への過電圧の印加からＩＧＢＴを保護できる。また、バッファの損失も少なく抑えられる。
（実施例４）
図８は第４の実施例の回路方式を示す。実施例３はアームが１直列のＩＧＢＴで構成されていたのに対し、ＩＧＢＴが多直列に接続されたことを特徴とする。バッファ回路３６は図１や図７で示した構成の回路形態を含む。バッファ回路３６やパルス発生器３７の電源は、トランス４９を経由して電源５０より供給した。
【００２７】
ゲート容量などの素子特性に違いがある素子が直列に接続された場合、ゲート容量が小さく、ターンオフのタイミングの速い素子は、他の素子よりも早くターンオフするので、複数素子分の直流電圧を背負うこととなり、１直列でのターンオフと比べて急激にコレクタ電圧が上昇してしまう。しかし、本実施例の回路方式では、図１や図７で示した構成の回路形態を含むバッファ３６で分圧点６０とＩＧＢＴ３１のゲートを接続しているので、コレクタ電圧が上昇したＩＧＢＴ３１のゲートを瞬時に分圧点６０の電位に制御でき、過電圧の印加を防止できる。また、バッファ回路内にトランジスタ１及びトランジスタ２のビルトイン電圧補償用のデバイス（ダイオード３，４もしくはトランジスタ５，６）があるので、定常時においても、分圧点６０の電位にＩＧＢＴ３１のゲート電位を正確に制御できる。ＩＧＢＴ３１のゲート電圧を正確に制御できることは、すなわち、ＩＧＢＴ３１のインピーダンスを正確に制御できることを意味する。したがって、定常状態時においても各ＩＧＢＴの電圧を均等化できる。
【００２８】
なお、バッファ回路３６やパルス発生器３７の電源を図６のような独立した電圧源４３より供給しても同様な動作が可能である。
（実施例５）
図９は第５の実施例の回路方式を示す。実施例４はゲート動作用の電源がトランスより供給されていたのに対し、分圧抵抗体４４を経由して主回路から供給されることを特徴とする。バッファ回路３６は図１や図７で示した構成の回路形態を含む。分圧抵抗４４より電流がツェナーダイオード４５とコンデンサ４６に供給され電圧が平滑化され、ＤＣ−ＤＣコンバータ４７を介して、ゲートドライバの電源線に供給される。本方式は、絶縁トランスをなくすことができる。分圧抵抗４４を介して電力が供給されるので、供給電力はわずかだが、実施例１乃至２で述べたようにバッファ回路の損失が小さいのでＩＧＢＴ３１をゲートドライブするのに十分な電力が得られる。
（実施例６）
実施例３乃至５において、ＩＧＢＴ１を、パワーＭＯＳＦＥＴなどＭＯＳゲートに印加する電圧によりオンオフを制御するデバイスに置き換えても同様の効果が得ることができる。
【００２９】
【発明の効果】
スピードアップ用トランジスタを介してエミッタフォロアのトランジスタにベース電流を供給できるので、出力に容量性負荷が接続されても、大電流による充放電により、瞬時に出力電位を入力電位に制御することができ、さらに損失も小さい。これにより、ＩＧＢＴのゲート電圧をコレクタ電圧に応じて制御できるので、過電圧保護が容易となり、また、消費電力が少ないので、ＩＧＢＴゲート電源の主回路給電のみでもＩＧＢＴを駆動できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例であるバッファ回路の主要部である。
【図２】従来技術によるバッファ回路の主要部である。
【図３】従来技術によるバッファ回路の主要部である。
【図４】従来技術によるバッファ回路の主要部である。
【図５】本発明を適用する電力変換装置の主要部である。
【図６】電力変換器１アーム分の主要部である。
【図７】本発明の第２の実施例であるバッファ回路の主要部である。
【図８】電力変換器１アーム分の主要部である。
【図９】電力変換器１アーム分の主要部である。
【符号の説明】
１，２…トランジスタ、３，４…ビルトイン電圧補償用ダイオード、５，６…ビルトイン電圧補償用トランジスタ、７，８…抵抗体、９，１０…スピードアップトランジスタ、１１…電流逆流防止用ダイオード、１２…コレクタ−エミッタ間電圧を分圧した点、１３…オンオフパルス発生器用電源、１５…インダクタンス、２０…アーム、２０(Ｐ)…アーム２０(Ｎ)の対アーム、３１…ＩＧＢＴ、３２…還流ダイオード、３３…高圧側分圧抵抗、３４…低圧側分圧抵抗、３５…高圧側分圧抵抗並列コンデンサ、３６…バッファ回路、３７…オンオフパルス発生器、３８…ゲート抵抗、４４…分圧抵抗体、４５…ツェナーダイオード、４６…平滑用コンデンサ、４７…ＤＣ−ＤＣコンバータ、６０…入力(分圧点)、６１…出力、８１…容量性負荷、９０，９１…電源線、６１２…出力電流制限抵抗体。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an analog circuit using a transistor, and more particularly to a so-called buffer circuit having a function of transmitting an input potential to an output and a semiconductor power conversion device using the same.
[0002]
[Prior art]
As a circuit for transmitting a potential at an input point to an output point, a buffer circuit using a transistor as described in pages 81 to 85 of “Design of Circuit of Transistor (CQ Publishing)” is known. Only the main parts are extracted in FIGS. In any circuit system, when the input potential is higher than the output potential, the transistor 1 is turned on to increase the output voltage. On the other hand, when the potential at the input point is lower than the potential at the output point, the transistor 2 is turned on and the transistor 1 is turned off. Thus, the output potential is controlled to decrease and follow the input potential.
[0003]
However, in order for the transistor to turn on, the potential difference between the base potential and the emitter potential needs to exceed the built-in voltage between the base and the emitter. Therefore, in the buffer circuit of FIG. 2, in order to turn on the transistor 1, the input potential needs to be higher than the output potential by “the built-in voltage between the base and the emitter of the transistor 1” and the transistor 2 is turned on. The input voltage needs to be lower than the output voltage by “the built-in voltage between the base and emitter of the transistor 2”.
[0004]
Therefore, if the potential difference between the input and output of the buffer circuit is smaller than the built-in state of the transistor, both the transistor 1 and the transistor 2 remain off, so the buffer circuit cannot control the potential at the output point. That is, the potential at the output point includes an error corresponding to the built-in voltage between the base and emitter of the transistor with respect to the potential at the input point.
[0005]
3 and 4 show circuit systems that reduce this error. This will be described with reference to FIG. The diode 3 and the diode 4 are always on, and the anode of the diode 3, that is, the base of the transistor 1 is higher than the input point voltage by the built-in voltage of the diode 3. Similarly, the cathode of the diode 4, that is, the base of the transistor 2 is lower than the voltage at the input point by the built-in voltage of the diode 4. By canceling the base-emitter potential of the transistor, the output voltage can be controlled to the input voltage with very little error. In FIG. 4, the pn junctions between the bases and emitters of the transistors 5 and 6 function in the same manner as the diodes 3 and 4.
[0006]
Although these buffer circuits are used for various purposes, they are often used for IGBT gate drivers of IGBT power converters. For example, it is used for a gate driver having an overvoltage protection function as introduced in a document “Series Connection of High Voltage IGBT Modules” of IEEE, IAS International Conference 1998. When an arm with an IGBT power converter is turned off, a surge voltage is applied to the arm by the energy stored in the wiring at the time of turn-off. In the overvoltage protection technique disclosed in this document, the collector voltage is divided by a resistor or the like, and the gate driver is provided with an active gate control function for controlling the gate voltage to the voltage at the voltage dividing point, thereby suppressing the overvoltage. As shown in FIG. 6, when the voltage dividing point and the gate of the IGBT are connected via a buffer circuit, the gate voltage is controlled to be the voltage at the voltage dividing point, and the above active gate control can be easily realized.
[0007]
The operation of the gate driver and IGBT will be described with reference to FIG. When the on / off pulse generator 37 outputs a negative potential when the IGBT 31 is in the on state, the charge stored in the gate of the IGBT 31 is extracted through the gate resistor 38, the gate voltage is lowered, and the collector of the IGBT 31 is shifted to the turn-off state. The voltage rises.
Even if a surge overvoltage is applied to the collector of the IGBT 31, if this control method is used, the potential at the voltage dividing point follows the rise according to the collector voltage of the IGBT 31, the gate voltage of the IGBT 31 increases, and the impedance of the IGBT 31 Therefore, the increase in the collector voltage of the IGBT 31 can be clamped to protect the device from overvoltage breakdown.
[0008]
[Problems to be solved by the invention]
As described above, the buffer circuit is used in various fields. However, when a capacitive load, for example, an insulated gate (MOS gate) of an insulated gate semiconductor switching element such as an IGBT or a MOSFET is connected to the output, there is a problem that the output voltage cannot immediately follow the change of the input voltage. Arise. In the buffer of FIG. 3, the base current of the transistor 1 or 2 is supplied via the resistor 7 or the resistor 8. In order to instantaneously control the output voltage to the input voltage, it is necessary to charge / discharge the capacitive load via the transistor 1 or the transistor 2 with a large current. However, it is limited by the resistor 7 or the resistor 8, and a sufficient current cannot be supplied. If the resistance values of the resistor 7 and the resistor 8 are reduced, a large amount of base current can be supplied. However, since the current constantly flows through the path of the resistor 7 -diode 3 -diode 4 -resistor 8, the buffer circuit There is a problem that power consumption (loss) increases.
[0009]
The above-mentioned issues are related to the active gate control system introduced in FIG. 3 of the IEEE / IAS International Conference 1998 Conference Series “Series Connection of High Voltage IGBT Modules” and the 1999 Annual Conference of the Institute of Electrical Engineers of Japan. This makes it difficult to achieve a gate power self-sufficiency technology that supplies energy for gate driver operation from the main circuit via a voltage dividing resistor as introduced in “Main circuit power supply method”. This is because in active gate control, if the gate voltage of the IGBT cannot follow the voltage at the voltage dividing point instantaneously, the collector voltage may fail to be clamped, and the IGBT may fail due to overvoltage application. Since the load is a characteristic load, the resistance values of the resistor 7 and the resistor 8 must be reduced in order to instantaneously control the gate voltage to the voltage at the voltage dividing point. However, if the resistor 7 and the resistor 8 are made smaller, the loss of the buffer circuit increases, exceeding the energy supplied from the voltage dividing resistor, making it difficult to operate the gate driver.
[0010]
The active control technology and the main circuit power feeding technology of the gate power supply are extremely important technologies for a power converter in which IGBTs are connected in series. The former has the advantage that voltage balance adjustment and overvoltage protection between series elements due to non-uniform element characteristics, and the latter has the advantage that a high-voltage insulating transformer is not required when power is supplied to each gate driver.
[0011]
The present invention has been made in view of the above, and even in a buffer circuit to which a capacitive load is connected, a new buffer circuit in which an output voltage is instantaneously controlled to a voltage equal to an input voltage and generation loss is suppressed, and an active An object of the present invention is to provide an IGBT power converter to which both control control technology and gate power supply main circuit power feeding technology are applied.
[0012]
[Means for Solving the Problems]
In order to solve the above problem, the collector and the emitter of the speed-up transistor are connected in parallel to the resistor 7 and the resistor 8 of FIGS. 3 and 4, respectively, and the base of these transistors is used as the input of the buffer circuit. Just connect.
[0013]
Assume that the voltage at the input terminal changes rapidly, that is, the balance between the input and output of the buffer circuit is lost. Here, it is assumed that the input potential suddenly increases. Since the input potential becomes higher than the output potential, the speed-up transistor connected in parallel with the negative resistance is turned on, so that abundant base current can be supplied to the output transistor. On the other hand, in the steady state, all of the transistors for speeding up are turned off, so that the input / output voltages can be made almost equal, as in the circuits of FIGS. Furthermore, since the speed-up transistor is off, the steady-state loss is negligible.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for explaining the embodiments, the same reference numerals are given to those having the same function.
(Example 1)
The circuit configuration of the first embodiment will be described with reference to FIG. An NPN transistor 1 and a PNP transistor 2 are connected in a complementary manner in the form of an emitter follower between a power supply line 90 and a power supply line 91 having different potentials. The power supply line 90 has a higher potential than the power supply line 91. The base of the transistor 1 and the input 60 of the buffer circuit are connected via a built-in compensation diode 3. Similarly, the base of the transistor 2 and the input 60 are also connected via the built-in compensation diode 4. Further, the base of the transistor 1 is connected to the power supply line 90 via the resistor 7. An NPN speed-up transistor 9 is connected in parallel to the resistor 7, and the base of the transistor 9 is connected to the input 60. The base of the transistor 2 is connected to the power supply line 91 via the resistor 8. A PNP type speed-up transistor 10 is connected to the resistor 8 in parallel, and the base of the transistor 10 is connected to the input. On the other hand, the emitters of the transistors 1 and 2 are connected to the output, and a capacitive load 81 is connected to the output.
[0015]
Next, the operation will be described.
[0016]
First, it is assumed that the potential of the input 60 is higher than the potential of the output 61. When the potential of the input 60 becomes higher than the potential of the output 61, the transistor 1 and the speed-up transistor 9 are turned on, and the transistor 2 and the speed-up transistor 10 are turned off. Even if the resistance value of the resistor 7 is large, abundant base current is supplied to the transistor 1 via the speed-up transistor 9, so that the capacitive load 81 can be rapidly charged with a large current via the transistor 1. The potential of the output 61 can be instantaneously controlled to the potential of the input 60. Next, a situation is assumed in which the potential of the input 60 is lower than the potential of the output 61. The transistor 2 and the speed-up transistor 10 are turned on because the base potential is lower than the emitter potential, and the transistor 1 and the speed-up transistor 9 are turned off. Even if the resistance value of the resistor 8 is large, abundant base current is supplied to the transistor 2 via the speed-up transistor 10, so that the charge of the capacitive load 81 can be rapidly increased by the large current via the transistor 2. The electric potential of the output 61 can be instantaneously controlled to the electric potential of the input 60.
[0017]
On the other hand, when the potential difference between the input 60 and the output 61 is small (when the potential difference between the input 60 and the output 61 is smaller than the built-in voltage between the base 9 and the emitter of the transistor 9 or the transistor 10), the speed-up transistor 9 and the speed-up transistor 10 are Since the power supply line 90 is turned off, the current flowing from the power supply line 90 to the power supply line 90 via the diode 3 and the diode 4 is a very small current passing through the resistor 7 and the resistor 8, so that the generated loss is small. . Although there is a very small amount of current flowing from the power supply line 91 to the power supply line 91 via the resistor 7, the diode 3, the diode 4, and the resistor 8, the impedance of the diode 3 or the diode 4 is changed to the transistor 9. Since the built-in voltage of the diode 3 and the diode 4 compensates for the built-in voltage of the base-emitter voltage of the transistor 1 and the transistor 2, the potential of the input 60 and the output 61 are reduced. Can be set within an extremely small error range.
(Example 2)
The circuit configuration of the second embodiment will be described with reference to FIG. Between the power supply line 90 and the power supply line 91 having different potentials, the transistor 1 and the transistor are connected in a complementary manner in the form of an emitter follower. The power supply line 90 has a higher potential than the power supply line 91. The base and input of the transistor 1 are connected via the emitter and base of the built-in compensation transistor 5. The collector of the built-in compensation transistor 5 is connected to the power supply line 91. Similarly, the base and input of the transistor 2 are connected via the emitter and base of the built-in compensation transistor 6. The collector of the built-in compensation transistor 6 is connected to the power supply line 90. Further, the base of the transistor 1 is connected to the power supply line 90 via the resistor 7. A speed-up transistor 9 is connected to the resistor 7 in parallel, and the base of the transistor 9 is connected to the input. The base of the transistor 2 is connected to the power supply line 91 via the resistor 8. A speed-up transistor 10 is connected to the resistor 8 in parallel, and the base of the transistor 10 is connected to the input.
[0018]
On the other hand, the emitters of the transistors 1 and 2 are connected to the output, and a capacitive load 81 is connected to the output.
[0019]
Next, the operation will be described.
[0020]
If the input potential is within the range between the power supply line 90 and the power supply line 91, the built-in compensation transistor 5 and the built-in compensation transistor 6 are always in the on state. The built-in compensation diode 3 and the built-in compensation diode 4 of the built-in compensation diode 4 function to compensate the built-in voltage between the base and emitter of the transistor 1 and the transistor 2 in the same manner as between the cathode and the anode of the built-in compensation diode 4.
[0021]
First, it is assumed that the potential of the input 60 is higher than the potential of the output 61. Transistor 2 and speed-up transistor 10 are turned off because the base potential is lower than the emitter potential, and transistor 1 and speed-up transistor 9 are turned on. Even if the resistance value of the resistor 7 is large, abundant base current is supplied to the transistor 1 via the speed-up transistor 9, so that the capacitive load 81 can be rapidly charged with a large current via the transistor 1. The potential of the output 61 can be instantaneously controlled to the potential of the input 60. Next, a situation is assumed in which the potential of the input 60 is lower than the potential of the output 61. The transistor 2 and the speed-up transistor 10 are turned on because the base potential is lower than the emitter potential, and the transistor 1 and the speed-up transistor 9 are turned off. Even if the resistance value of the resistor 8 is large, abundant base current is supplied to the transistor 2 via the speed-up transistor 10, so that the capacitive load 81 can be rapidly discharged by a large current via the transistor 2. The potential of the output 61 can be instantaneously controlled to the potential of the input 60.
[0022]
On the other hand, when the potential difference between the input 60 and the output 61 is small (when the potential difference between the input 60 and the output 61 is smaller than the built-in voltage between the base 9 and the emitter of the transistor 9 or the transistor 10), the speed-up transistor 9 and the speed-up transistor 10 are Since it is in the off state, the current flowing from the power supply line 60 to the power supply line 90 via the transistor 5 and the transistor 6 is a very small current passing through the resistor 7 and the resistor 8, so that the generated loss is small. . However, since there is a very small amount of current flowing through the path of the power line 90 → the resistor 7 → the transistor 5 → the power line 91 or the power line 90 → the transistor 6 → the resistor 8 → the power line 91, the transistor Since the impedance between the base and emitter of transistors 5 and 6 is smaller than the impedance between the base and emitter of transistors 9 and 10, the built-in voltage between the base and emitter of transistors 5 and 6 is the base of transistors 1 and 2. -Compensate for the built-in voltage of the emitter-to-emitter voltage so that the potential of the input 60 and the potential of the output 61 can be aligned within a very small error range.
(Example 3)
The third embodiment is characterized in that the buffer shown in FIG. 1 or FIG. 7 is applied to a part of the gate driver that drives the IGBT forming the arm of the power converter.
[0023]
First, the configuration of the power conversion apparatus will be described with reference to FIGS. 5 and 6. FIG. 5 shows the main part of the power converter to which the present invention is applied, and FIG. 6 shows the structure of the main part of the arm of FIG. The structure of the arm 20 is as follows. A freewheeling diode 32 is connected in reverse parallel to the IGBT 31. Further, an on / off pulse generator 37 that generates an on / off signal for a switching command is connected to the gate of the IGBT 31 via a gate resistor 38. Electric power is supplied to the pulse generator 37 from the power supply 43. A high voltage side voltage dividing resistor 33 and a low voltage side voltage dividing resistor 34 are connected between the collector terminal and the emitter terminal of the IGBT 31. Further, the voltage dividing point 60 and the gate of the IGBT 31 are connected via a buffer circuit 36, and the buffer circuit 36 has a circuit configuration having the configuration shown in FIG. 1 or FIG.
[0024]
As shown in FIG. 5, in the power conversion apparatus, two arms 20 connected in series are arranged in parallel, and each is connected to a DC voltage source 21. Each midpoint of the paired arms is connected to a load 22.
[0025]
Next, the operation will be described. Electric power necessary for the operation of the pulse generator 37 is supplied from the power supply 43, and a drive signal controlled by PWM or PAM control is generated from the pulse generator 37. The generated drive signal is input to the gate of the IGBT via the gate resistor 38 to turn on or off the IGBT 31, thereby turning the arm 20 on and off, creating an AC voltage, and applying the load 22. The paired arms are not turned on at the same time (for example, arm 20 (P) and arm 20 (N)).
[0026]
Here, attention is paid to the case where the arm 20 (N) and the arm 20 (P) are alternately turned on / off, and the drive signal to the arm 20 (P) is on and the arm 20 (N) is off. When the arm 20 (P) is on, current flows from the DC voltage source 21 through a path such as the arm 20 (P) and the inductance load 22. When the arm 20 (P) is turned off, the wiring inductance existing in the path of the main circuit (DC voltage source 21 → arm 20 (P) → arm 20 (N) → DC voltage source 21) is connected to the arm 20 (P). The voltage generated at 23 is superimposed on the voltage of the DC voltage source 21 and applied to the arm 20 to increase the collector voltage of the IGBT 31. As the collector voltage increases, the potential at the voltage dividing point 60 also increases. Since the voltage dividing point and the gate of the IGBT 31 are connected by the buffer having the circuit configuration shown in FIG. 1 and FIG. 7, the gate potential instantaneously follows the potential of the voltage dividing point, thereby reducing the impedance of the IGBT 31. The IGBT can be protected from the application of an overvoltage between the collector and the emitter. Also, the loss of the buffer can be reduced.
(Example 4)
FIG. 8 shows a circuit system of the fourth embodiment. The third embodiment is characterized in that the arm is composed of one series of IGBTs, whereas the IGBTs are connected in multiple series. The buffer circuit 36 includes a circuit configuration having the configuration shown in FIGS. The power for the buffer circuit 36 and the pulse generator 37 was supplied from the power source 50 via the transformer 49.
[0027]
When devices with different device characteristics such as gate capacitance are connected in series, devices with small gate capacitance and fast turn-off timing turn off earlier than other devices, so they bear the DC voltage of multiple devices. As a result, the collector voltage rises abruptly as compared with one series turn-off. However, in the circuit system of the present embodiment, the voltage dividing point 60 and the gate of the IGBT 31 are connected by the buffer 36 including the circuit configuration shown in FIGS. 1 and 7, so that the gate of the IGBT 31 whose collector voltage has increased. Can be instantaneously controlled to the potential of the voltage dividing point 60, and application of overvoltage can be prevented. In addition, since there are built-in voltage compensation devices (diodes 3 and 4 or transistors 5 and 6) for the transistors 1 and 2 in the buffer circuit, the gate potential of the IGBT 31 is set to the potential of the voltage dividing point 60 even in a steady state. It can be controlled accurately. The ability to accurately control the gate voltage of the IGBT 31 means that the impedance of the IGBT 31 can be accurately controlled. Therefore, the voltage of each IGBT can be equalized even in the steady state.
[0028]
The same operation is possible even when the power supply for the buffer circuit 36 and the pulse generator 37 is supplied from an independent voltage source 43 as shown in FIG.
(Example 5)
FIG. 9 shows a circuit system of the fifth embodiment. The fourth embodiment is characterized in that the power for gate operation is supplied from the transformer, but is supplied from the main circuit via the voltage dividing resistor 44. The buffer circuit 36 includes a circuit configuration having the configuration shown in FIGS. A current is supplied from the voltage dividing resistor 44 to the Zener diode 45 and the capacitor 46, the voltage is smoothed, and supplied to the power line of the gate driver via the DC-DC converter 47. This method can eliminate an insulating transformer. Since power is supplied through the voltage dividing resistor 44, the power supplied is small, but the loss of the buffer circuit is small as described in the first and second embodiments, so that sufficient power can be obtained to drive the gate of the IGBT 31. .
(Example 6)
In the third to fifth embodiments, the same effect can be obtained by replacing the IGBT 1 with a device such as a power MOSFET that controls on / off using a voltage applied to the MOS gate.
[0029]
【The invention's effect】
Since the base current can be supplied to the emitter follower transistor via the speed-up transistor, even if a capacitive load is connected to the output, the output potential can be instantaneously controlled to the input potential by charging and discharging with a large current. Furthermore, the loss is small. As a result, the gate voltage of the IGBT can be controlled in accordance with the collector voltage, so that overvoltage protection is facilitated and the power consumption is low. Therefore, the IGBT can be driven only by the main circuit power supply of the IGBT gate power supply.
[Brief description of the drawings]
FIG. 1 shows a main part of a buffer circuit according to a first embodiment of the present invention.
FIG. 2 is a main part of a buffer circuit according to the prior art.
FIG. 3 is a main part of a buffer circuit according to the prior art.
FIG. 4 is a main part of a buffer circuit according to the prior art.
FIG. 5 is a main part of a power converter to which the present invention is applied.
FIG. 6 is a main part of one arm of the power converter.
FIG. 7 shows a main part of a buffer circuit according to a second embodiment of the present invention.
FIG. 8 is a main part of one arm of the power converter.
FIG. 9 is a main part of one arm of the power converter.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1,2 ... Transistor, 3, 4 ... Built-in voltage compensation diode, 5, 6 ... Built-in voltage compensation transistor, 7, 8 ... Resistor, 9, 10 ... Speed-up transistor, 11 ... Current backflow prevention diode, 12 A point at which the collector-emitter voltage is divided, 13 an on / off pulse generator power supply, 15 an inductance, 20 an arm, 20 (P), an arm 20 (N) pair arm, 31 an IGBT, 32 a reflux diode , 33 ... high voltage side voltage dividing resistor, 34 ... low voltage side voltage dividing resistor, 35 ... high voltage side voltage dividing resistor parallel capacitor, 36 ... buffer circuit, 37 ... on / off pulse generator, 38 ... gate resistance, 44 ... voltage dividing resistor , 45 ... Zener diode, 46 ... Smoothing capacitor, 47 ... DC-DC converter, 60 ... Input (voltage dividing point), 61 ... Output, 81 ... Capacitive load 90 and 91 ... power supply line, 612 ... output current limiting resistor.

Claims

Between different Do that power line potential, connected pnp transistors and npn transistors complementarily to each serving as an emitter follower, provided the output between the emitters of said npn transistor of said pnp transistor,
Wherein to compensate for the built-in voltage between the base and emitter of the pnp transistor and an npn transistor, so as to operate the pnp transistors and npn as a potential difference of the the input output are equal, the pnp transistor and a device for the built-in voltage compensation connected between each base of npn and said input;
A resistor is connected between the base of each of the pnp transistor and the npn transistor and each power supply line;
When the potential difference between the input and the output exceeds a voltage that is compensated by the built-in voltage compensation device and is larger than a voltage at which the pnp transistor and npn operate and a predetermined built-in voltage is added, the pnp transistor A buffer circuit for connecting, in parallel to each of the resistors , a transistor that operates to increase a corresponding base current among the npn transistors ;

2. The buffer circuit according to claim 1, wherein the built-in voltage compensation device is a built-in voltage compensation diode.

2. The buffer circuit according to claim 1, wherein the built-in voltage compensation device is a built-in voltage compensation transistor.

It has a circuit configuration in which the voltage between the collector of the IGBT and an arbitrary potential in the gate driver is divided by two electric components or a plurality of electric parts including two resistors, and the gate of the IGBT is divided into the voltage at the voltage dividing point. 4. A power converter having a function of protecting the IGBT from application of an overvoltage to the collector by controlling the potential of the gate, and connecting between the voltage dividing point and the gate driver via the buffer circuit according to any one of claims 1 to 3. The semiconductor power converter characterized by having performed.

It has a circuit configuration in which the voltage between the collector of the MOS control device and an arbitrary potential in the gate driver is divided by two or a plurality of electric parts including two resistors, and the potential at the voltage dividing point is MOS The power converter having a function of protecting the MOS control device from application of an overvoltage to the collector by controlling the potential of the gate of the control device, and between the voltage dividing point and the gate driver. A semiconductor power converter characterized by being connected via a buffer circuit.