JP4120572B2

JP4120572B2 - Circuit equipment

Info

Publication number: JP4120572B2
Application number: JP2003397198A
Authority: JP
Inventors: 貴久子安
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-11-27
Filing date: 2003-11-27
Publication date: 2008-07-16
Anticipated expiration: 2023-11-27
Also published as: JP2005159831A

Description

本発明は、電源電圧状態に基づいてパワーオンリセット信号を論理回路部に出力するパワーオンリセット回路部と、前記電源に基づいて生成した一定電流をアナログ回路部に供給する定電流回路部とで構成される回路装置に関する。 The present invention includes a power-on reset circuit unit that outputs a power-on reset signal to a logic circuit unit based on a power supply voltage state, and a constant current circuit unit that supplies a constant current generated based on the power source to an analog circuit unit. The present invention relates to a configured circuit device.

近年、環境問題は大きくクローズアップされるようになり、様々な技術分野において省資源を目的として省エネルギー化を進めることは必須の状況となっている。車載用の電子回路装置についても、事情は同じである。車両における電装品はシステムの大規模化が進行しており、制御ユニットの数が増加している。そのため、イグニッションスイッチがＯＦＦの場合における各制御ユニットのスタンバイ電流（暗電流,例えば、バックアップ用の電流など）が減少しない限りは、一車両当たりのスタンバイ電流は増加の一途をたどり、バッテリの消耗は激しくなる。 In recent years, environmental problems have been greatly highlighted, and it is indispensable to promote energy saving in order to save resources in various technical fields. The situation is the same for the in-vehicle electronic circuit device. The electrical components in vehicles are increasing in scale of the system, and the number of control units is increasing. Therefore, as long as the standby current (dark current, for example, backup current) of each control unit when the ignition switch is OFF does not decrease, the standby current per vehicle keeps increasing and the battery consumption is reduced. Become intense.

例えば、ＥＣＵ(Electronic Control Unit)を構成するようなマイクロコンピュータにおいては、ＲＡＭのデータをバックアップするための電源回路が必要だが、その電源回路自体についてもスタンバイ電流を低減させる必要がある。
ところで、バックアップ用の電源回路には、動作用電源が立ち上がった場合に、マイコンのＣＰＵや、その周辺回路としての論理回路を確実にリセットするため、パワ−オンリセット信号を生成して出力する回路を組み込むことが通常行われている。そのパワ−オンリセット回路は簡単なロジック回路で構成されることが多いが、そのロジック回路を確実に動作させるために当該回路専用のパワ−オンリセット回路が必要となることもある。また、その他に、アナログ回路を所定の動作状態に維持するため一定電流を供給する定電流回路も必要であるため、消費電流の低減はなかなか困難であった。 For example, in a microcomputer that constitutes an ECU (Electronic Control Unit), a power supply circuit for backing up RAM data is required, but it is also necessary to reduce the standby current for the power supply circuit itself.
By the way, the backup power supply circuit generates and outputs a power-on reset signal in order to reliably reset the CPU of the microcomputer and the logic circuit as its peripheral circuit when the operation power supply is started. It is usually done to incorporate. The power-on reset circuit is often composed of a simple logic circuit, but a power-on reset circuit dedicated to the circuit may be required to operate the logic circuit with certainty. In addition, since a constant current circuit for supplying a constant current is also required to maintain the analog circuit in a predetermined operation state, it is difficult to reduce current consumption.

図１７は、パワ−オンリセット回路と定電流回路の一構成例を示す。パワ−オンリセット回路１を構成するＮＰＮトランジスタ２のコレクタは抵抗３を介して電源線４に接続されており、エミッタはグランド線５に接続されている。また、電源線４とグランド線５との間には、抵抗６及び７の直列回路が接続されており、両者の共通接続点はトランジスタ２のベースに接続されている。そして、トランジスタ２のコレクタがパワーオンリセット信号PORの出力端子となっている。尚、抵抗６とトランジスタ２のベースとの間には、電位調整のため１個以上のダイオードが介挿される場合もある。 FIG. 17 shows a configuration example of a power-on reset circuit and a constant current circuit. The collector of the NPN transistor 2 constituting the power-on reset circuit 1 is connected to the power supply line 4 via the resistor 3, and the emitter is connected to the ground line 5. A series circuit of resistors 6 and 7 is connected between the power supply line 4 and the ground line 5, and a common connection point between them is connected to the base of the transistor 2. The collector of the transistor 2 serves as an output terminal for the power-on reset signal POR. One or more diodes may be interposed between the resistor 6 and the base of the transistor 2 for potential adjustment.

斯様に構成されるパワ−オンリセット回路１は、電源電圧Ｖccがしきい値Ｖthを以下であればリセット信号をアクティブ（ハイ）に維持し、電源電圧Ｖccがしきい値Ｖthを超えた場合にリセット信号をインアクティブ（ロウ）にする。この場合、しきい値Ｖthは以下のように設定されている。
Ｖth＝ＶBE１／Ｒ２・Ｒ１＋ＶBE１
＝（Ｒ１＋Ｒ２）／Ｒ２・ＶBE１・・・（１）
但し、ＶBE１はトランジスタ１のベース−エミッタ間電圧、Ｒ１，Ｒ２は、抵抗６，７の抵抗値である。 The power-on reset circuit 1 configured as described above maintains the reset signal active (high) if the power supply voltage Vcc is equal to or lower than the threshold value Vth, and the power supply voltage Vcc exceeds the threshold value Vth. The reset signal is made inactive (low). In this case, the threshold value Vth is set as follows.
Vth = VBE1 / R2 ・ R1 + VBE1
= (R1 + R2) / R2 · VBE1 (1)
However, VBE1 is the base-emitter voltage of the transistor 1, and R1 and R2 are resistance values of the resistors 6 and 7, respectively.

一方、定電流回路８を構成するＮＰＮトランジスタ９のエミッタは、グランド線５に接続されており、コレクタは、抵抗１０を介して電源線４に接続されると共に、ＮＰＮトランジスタ１１のベース及びＰＮＰトランジスタ１２のコレクタ（マルチコレクタの一方）に接続されている。トランジスタ１２のエミッタは、電源線４に接続されており、コレクタ（マルチコレクタの他方）は、トランジスタ１１のコレクタ及びＰＮＰトランジスタ１３のベースに接続されている。トランジスタ１１のエミッタは、抵抗１４を介してグランド線５に接続されている。トランジスタ１３のエミッタは、抵抗１５を介してトランジスタ１２のベースに接続されており、コレクタはグランド線５に接続されている。 On the other hand, the emitter of the NPN transistor 9 constituting the constant current circuit 8 is connected to the ground line 5, the collector is connected to the power supply line 4 through the resistor 10, and the base of the NPN transistor 11 and the PNP transistor It is connected to 12 collectors (one of the multi-collectors). The emitter of the transistor 12 is connected to the power supply line 4, and the collector (the other of the multi-collectors) is connected to the collector of the transistor 11 and the base of the PNP transistor 13. The emitter of the transistor 11 is connected to the ground line 5 via the resistor 14. The emitter of the transistor 13 is connected to the base of the transistor 12 via the resistor 15, and the collector is connected to the ground line 5.

斯様に構成される定電流回路８において、トランジスタ１２のエミッタ−コレクタに流れる定電流Ｉは、以下のように設定される。
Ｉ＝ＶBE２／Ｒ３・・・（２）
但し、ＶBE２はトランジスタ９のベース−エミッタ間電圧、Ｒ３は抵抗１４の抵抗値である。斯様な定電流回路８の構成は、例えば特許文献１に開示されている。また、パワ−オンリセット回路１の構成が明確に開示されている文献について発見できなかったが、極めて一般的な回路であることは言うまでもない。
特開平１１−１６１３４８号公報 In the constant current circuit 8 configured as described above, the constant current I flowing through the emitter-collector of the transistor 12 is set as follows.
I = VBE2 / R3 (2)
However, VBE2 is the base-emitter voltage of the transistor 9, and R3 is the resistance value of the resistor 14. Such a configuration of the constant current circuit 8 is disclosed in Patent Document 1, for example. Further, although it has not been possible to find a document in which the configuration of the power-on reset circuit 1 is clearly disclosed, it goes without saying that it is a very general circuit.
JP 11-161348 A

そして、パワ−オンリセット回路１は、電源電圧Ｖccが定常的なレベルに達した後においても、トランジスタ２を介して電流（バイアス電流）が流れ続けることで、リセット信号をインアクティブ状態に維持するようになっている。また、定電流回路８についても、定電流Ｉを供給し続けるために、トランジスタ１２を介して電流を流し続ける構成である。この様に、各回路毎に夫々の動作状態を維持するため、電流を流し続けている。 The power-on reset circuit 1 maintains the reset signal in an inactive state by continuing to flow a current (bias current) through the transistor 2 even after the power supply voltage Vcc reaches a steady level. It is like that. Further, the constant current circuit 8 also has a configuration in which a current continues to flow through the transistor 12 in order to continue supplying the constant current I. Thus, in order to maintain each operation state for each circuit, current is kept flowing.

本発明は上記事情に鑑みて成されたものであり、その目的は、パワーオンリセット回路部と定電流回路部とを備える構成において、スタンバイ電流のような定常的に消費される電流をより低減することが可能な回路装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object thereof is to further reduce a current that is constantly consumed, such as a standby current, in a configuration including a power-on reset circuit unit and a constant current circuit unit. It is an object of the present invention to provide a circuit device that can be used.

請求項１記載の回路装置によれば、パワーオンリセット回路部において動作電流を供給する回路部分と、定電流回路部の一部とを共通化して構成する。具体的には、パワーオンリセット回路部において動作電流を供給する動作電流設定用素子と、定電流回路部の定電流設定用素子とを共通化する。即ち、両者の各部は、何れも所定の電流を流すことを目的とする構成部分であるから、両者を一体として構成することで定常的に流れる電流量を低下させることができる。 According to the circuit device of the first aspect, the circuit part for supplying the operating current in the power-on reset circuit part and the part of the constant current circuit part are configured in common. Specifically, the common and the device for operating the current setting for supplying the operating current, and a constant current setting device of the constant current circuit unit in power-on reset circuit. That is, since each of the two parts is a component that aims to flow a predetermined current, the amount of current that flows steadily can be reduced by configuring both of them together.

請求項２記載の回路装置によれば、共通化した設定用素子をＰＮＰトランジスタで構成する場合に、各回路素子をトレンチ分離構造によって形成する。即ち、ＰＮＰトランジスタをジャンクション分離によって構成すると、分離領域によって寄生ＰＮＰトランジスタが形成されてしまうため、そのトランジスタのｈFEに応じた電流が分離領域に流れ込むようになる。これに対して、トレンチ分離構造を採用すれば、寄生ＰＮＰトランジスタは形成されないので、無用な消費電流を抑制することができる。 According to the circuit device of the second aspect , when the common setting element is constituted by the PNP transistor, each circuit element is formed by the trench isolation structure. That is, when the PNP transistor is configured by junction isolation, a parasitic PNP transistor is formed by the isolation region, and thus a current corresponding to the hFE of the transistor flows into the isolation region. On the other hand, if the trench isolation structure is adopted, a parasitic PNP transistor is not formed, and thus unnecessary current consumption can be suppressed.

請求項３記載の回路装置によれば、パワーオンリセット信号の出力段をＮＰＮトランジスタで構成すると共に寄生ＰＮＰトランジスタを形成するので、ＮＰＮトランジスタのベース領域に蓄積された電荷は、寄生ＰＮＰトランジスタを介してエミッタ側に高速で放電されるようになり、ＮＰＮトランジスタの動作速度を向上させることができる。 According to the circuit device of the third aspect, since the output stage of the power-on reset signal is composed of the NPN transistor and the parasitic PNP transistor is formed, the electric charge accumulated in the base region of the NPN transistor passes through the parasitic PNP transistor. As a result, the emitter is discharged at a high speed, and the operation speed of the NPN transistor can be improved.

請求項４記載の回路装置によれば、パワーオンリセット回路部においてリセット解除のしきい値を設定するための抵抗素子と、定電流回路部の定電流値を設定するための抵抗素子とをＣＭＯＳ素子を用いて構成する。即ち、消費電流を低減するには抵抗値が高い抵抗が必要だが、そのような抵抗素子を拡散抵抗として形成すると素子面積が大きくなってしまう。これに対して、ＣＭＯＳ素子を用いて抵抗素子を形成すれば素子面積を小さくすることができる。 According to the circuit device of the fourth aspect, the resistance element for setting the reset release threshold value in the power-on reset circuit section and the resistance element for setting the constant current value in the constant current circuit section are CMOS. It comprises using an element. That is, a resistor having a high resistance value is required to reduce the current consumption, but if such a resistor element is formed as a diffused resistor, the element area becomes large. On the other hand, if the resistance element is formed using a CMOS element, the element area can be reduced.

請求項５記載の回路装置によれば、車両制御用ＥＣＵを構成するＣＰＵに対して信号を出力するＩ／Ｏ回路に適用する。即ち、車両制御用ＥＣＵは、処理状態に応じて例えばスリープモードのような低消費電力モードに移行する場合があり、その低消費電力モード中においても、例えばモード解除時に対応するため、Ｉ／Ｏ回路の一部が所定の動作状態を維持するように定電流を供給し続ける必要がある。また、Ｉ／Ｏ回路が備えている論理回路部を、パワーオンリセットにより初期化する必要がある。そして、車両制御用ＥＣＵは、バッテリの消耗を抑制するため低消費電力化の要請が非常に強い。従って、本発明の回路装置を極めて有効に適用することができる。 According to the circuit device of the fifth aspect, the present invention is applied to an I / O circuit that outputs a signal to the CPU constituting the vehicle control ECU. That is, the vehicle control ECU may shift to a low power consumption mode such as a sleep mode, for example, depending on the processing state. It is necessary to continue supplying a constant current so that a part of the circuit maintains a predetermined operation state. In addition, it is necessary to initialize a logic circuit portion included in the I / O circuit by a power-on reset. The vehicle control ECU is highly demanded to reduce power consumption in order to suppress battery consumption. Therefore, the circuit device of the present invention can be applied very effectively.

（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照して説明する。図１は、パワーオンリセット回路部と定電流回路部とを一体に構成してなる回路装置の電気的構成を示すものである。回路装置２１のパワーオンリセット回路部２２の構成について説明する。パワ−オンリセット回路２２を構成するＮＰＮトランジスタ２３のコレクタは抵抗２４を介して電源線２５に接続されており、エミッタはグランド線２６に接続されている。 (First embodiment)
A first embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows an electrical configuration of a circuit device in which a power-on reset circuit unit and a constant current circuit unit are integrally configured. The configuration of the power-on reset circuit unit 22 of the circuit device 21 will be described. The collector of the NPN transistor 23 constituting the power-on reset circuit 22 is connected to the power supply line 25 via the resistor 24, and the emitter is connected to the ground line 26.

また、電源線２５とグランド線２６との間には、ＰＮＰトランジスタ（動作電流設定用素子，定電流設定用素子）２７のエミッタ−コレクタを介して抵抗２８及び２９の直列回路が接続されており、両者の共通接続点はトランジスタ２３のベースに接続されている。また、トランジスタ２７のベース−コレクタ間は、直接接続されている。そして、トランジスタ２３のコレクタがパワーオンリセット信号の出力端子となっている。 A series circuit of resistors 28 and 29 is connected between the power supply line 25 and the ground line 26 via an emitter-collector of a PNP transistor (operating current setting element, constant current setting element) 27. The common connection point between the two is connected to the base of the transistor 23. The base and collector of the transistor 27 are directly connected. The collector of the transistor 23 is an output terminal for a power-on reset signal.

一方、定電流回路部３０は、パワーオンリセット回路部２２を構成するトランジスタ２７，抵抗２８及び２９を共通の構成要素としている。そして、トランジスタ２７のベースには、ＰＮＰトランジスタ３１のベースが接続されており、そのトランジスタ３１のエミッタは電源線２５に接続され、コレクタは抵抗３２を介してグランド線２６に接続されている。そして、トランジスタ３１のコレクタが定電流Ｉの出力端子となっている。即ち、トランジスタ２７と３１とでカレントミラー回路が構成されている。 On the other hand, the constant current circuit unit 30 includes the transistor 27 and the resistors 28 and 29 constituting the power-on reset circuit unit 22 as common components. The base of the transistor 27 is connected to the base of the PNP transistor 31, the emitter of the transistor 31 is connected to the power supply line 25, and the collector is connected to the ground line 26 via the resistor 32. The collector of the transistor 31 is an output terminal for the constant current I. That is, the transistors 27 and 31 constitute a current mirror circuit.

以上のように構成されるパワーオンリセット回路部２２によれば、リセット解除のしきい値電圧Ｖthは、（３）式のようになる。
Ｖth＝ＶBE３／Ｒ５・Ｒ４＋ＶBE３＋ＶBE４・・・（３）
但し、ＶBE３，ＶBE４はトランジスタ２３，２２のベース−エミッタ間電圧、Ｒ４，Ｒ５は抵抗２８，２９の抵抗値である。ここで、ＶBE３＝ＶBE４＝ＶBEであれば、
Ｖth＝（Ｒ４＋２・Ｒ５）／Ｒ５・ＶBE ・・・（４）
となる。 According to the power-on reset circuit unit 22 configured as described above, the reset release threshold voltage Vth is expressed by equation (3).
Vth = VBE3 / R5.R4 + VBE3 + VBE4 (3)
However, VBE3 and VBE4 are the base-emitter voltages of the transistors 23 and 22, and R4 and R5 are the resistance values of the resistors 28 and 29, respectively. Here, if VBE3 = VBE4 = VBE,
Vth = (R4 + 2 · R5) / R5 · VBE (4)
It becomes.

一方、定電流回路部３０によって流れる定電流Ｉは、
Ｉ＝（Ｖcc−ＶBE４−ＶBE３）／Ｒ４
＝（Ｖcc−２・ＶBE）／Ｒ４・・・（５）
となる。従って、回路動作としては従来のパワーオンリセット回路１、定電流回路８と同様である。
そして、電源電圧Ｖccがしきい値電圧Ｖthを超えてリセット信号がインアクティブになると、パワーオンリセット回路部２２においては、トランジスタ２７、抵抗２８及び２９並びにトランジスタ２３に動作電流が流れ続ける。また、その動作電流は、定電流回路部３０が定電流Ｉを供給し続けるために流す必要がある電流でもある。 On the other hand, the constant current I flowing by the constant current circuit unit 30 is
I = (Vcc-VBE4-VBE3) / R4
= (Vcc-2 · VBE) / R4 (5)
It becomes. Accordingly, the circuit operation is the same as that of the conventional power-on reset circuit 1 and constant current circuit 8.
When the power supply voltage Vcc exceeds the threshold voltage Vth and the reset signal becomes inactive, the operating current continues to flow through the transistor 27, the resistors 28 and 29, and the transistor 23 in the power-on reset circuit unit 22. The operating current is also a current that needs to flow in order for the constant current circuit unit 30 to continue supplying the constant current I.

次に、図２は、ＰＮＰトランジスタ２７の半導体的構造を模式的に示すものである。本実施例では、ＰＮＰトランジスタ２７をトレンチ分離構造で形成している。即ち、ＳＯＩ(Silicon On Insulator)基板において埋め込み酸化膜４１に達する溝４２を形成し、その溝に酸化膜を形成した後ポリシリコン４３を埋め込むことでトランジスタ２７の素子形成領域が設けられている。そして、低濃度シリコン半導体層４４（Ｎ−）内に、Ｐ＋のコレクタ領域４５，エミッタ領域４６，Ｎ＋のベース領域４７を形成する。 Next, FIG. 2 schematically shows the semiconductor structure of the PNP transistor 27. In this embodiment, the PNP transistor 27 is formed with a trench isolation structure. That is, a trench 42 reaching the buried oxide film 41 is formed on an SOI (Silicon On Insulator) substrate, and an oxide film is formed in the trench, and then polysilicon 43 is buried, thereby providing an element formation region of the transistor 27. Then, a P + collector region 45, an emitter region 46, and an N + base region 47 are formed in the low-concentration silicon semiconductor layer 44 (N−).

尚、図３には、比較のため、ＰＮＰトランジスタをジャンクション（ＰＮ接合）分離で形成した場合の例を示す。この場合、コレクタ領域４５とベース領域４７に、アイソレーション用のＰ＋領域４８が加わることで、寄生ＰＮＰトランジスタ４９が形成されてしまう。すると、トランジスタ４９のｈFEに依存した電流がＰ＋領域４８に流れ込んでしまうため、消費電流の低減効果が十分に得られない。
これに対して、図２に示すトレンチ分離構造によれば、Ｐ＋領域４８が存在せず寄生ＰＮＰトランジスタは形成されない。従って、消費電流がより抑制される。 FIG. 3 shows an example in which a PNP transistor is formed by junction (PN junction) separation for comparison. In this case, a parasitic PNP transistor 49 is formed by adding an isolation P + region 48 to the collector region 45 and the base region 47. Then, since the current depending on hFE of the transistor 49 flows into the P + region 48, the effect of reducing current consumption cannot be sufficiently obtained.
On the other hand, according to the trench isolation structure shown in FIG. 2, the P + region 48 does not exist and the parasitic PNP transistor is not formed. Therefore, current consumption is further suppressed.

また、図４は、パワーオンリセット信号の出力段に配置されるＮＰＮトランジスタ２３の半導体的構造を模式的に示すものである。勿論、ＮＰＮトランジスタ２３もトレンチ分離構造で形成されている。図２と同様に設けられた素子形成領域において、Ｐ＋のベース領域５０、Ｎ＋のコレクタ領域５１が形成され、ベース領域５０の内部にＮ＋のエミッタ領域５２が形成されている。そして、これらとは別にＰ＋領域５３を形成することで、ベース領域５０、コレクタ領域５１、Ｐ＋領域５３により寄生ＰＮＰトランジスタ５４を意図的に形成している。
この寄生ＰＮＰトランジスタ５４を形成することで、ＮＰＮトランジスタ２３のベース領域に蓄積された電荷を、トランジスタ５４のエミッタ−コレクタを介してトランジスタ２３のエミッタ側に高速に抜くことが可能となる。即ち、トランジスタ２３を高速に遮断することができる。 FIG. 4 schematically shows the semiconductor structure of the NPN transistor 23 arranged at the output stage of the power-on reset signal. Of course, the NPN transistor 23 is also formed with a trench isolation structure. In the element formation region provided as in FIG. 2, a P + base region 50 and an N + collector region 51 are formed, and an N + emitter region 52 is formed inside the base region 50. Further, by forming the P + region 53 separately from these, the parasitic PNP transistor 54 is intentionally formed by the base region 50, the collector region 51, and the P + region 53.
By forming the parasitic PNP transistor 54, the charge accumulated in the base region of the NPN transistor 23 can be extracted at high speed to the emitter side of the transistor 23 through the emitter-collector of the transistor 54. That is, the transistor 23 can be shut off at high speed.

以上のように本実施例によれば、パワーオンリセット回路部２２において動作電流を供給する回路部分と、定電流回路部３０の一部とを共通化して回路装置２１を構成した。具体的には、パワーオンリセット回路部２２の動作電流設定用素子と定電流回路部３０の定電流設定用素子とをトランジスタ２７で共通化したことで、回路装置２１において定常的に流れる電流量を低下させることができる。 As described above, according to the present embodiment, the circuit device 21 is configured by sharing the circuit portion that supplies the operating current in the power-on reset circuit unit 22 and a part of the constant current circuit unit 30. Specifically, the operating current setting element of the power-on reset circuit unit 22 and the constant current setting element of the constant current circuit unit 30 are shared by the transistor 27, so that the amount of current that constantly flows in the circuit device 21 Can be reduced.

そして、ＰＮＰトランジスタ２７をトレンチ分離構造によって形成したので、寄生ＰＮＰトランジスタ４９が形成されることを回避して、無用な消費電流を抑制することができる。また、パワーオンリセット信号の出力段をＮＰＮトランジスタ２３で構成し、Ｐ＋領域５３を追加形成することで寄生ＰＮＰトランジスタ５４を形成したので、ＮＰＮトランジスタ２３の動作速度を向上させることができる。 Since the PNP transistor 27 is formed with a trench isolation structure, it is possible to avoid the formation of the parasitic PNP transistor 49 and suppress unnecessary current consumption. Further, since the output stage of the power-on reset signal is composed of the NPN transistor 23 and the parasitic PNP transistor 54 is formed by additionally forming the P + region 53, the operation speed of the NPN transistor 23 can be improved.

（第２実施例）
図５は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、第１実施例における回路装置１と機能的に同一の回路装置５５を、ＣＭＯＳプロセスで形成したものである。 (Second embodiment)
FIG. 5 shows a second embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. In the second embodiment, a circuit device 55 functionally identical to the circuit device 1 in the first embodiment is formed by a CMOS process.

即ち、第１実施例におけるＮＰＮトランジスタ２３、ＰＮＰトランジスタ２７及び３１を、夫々ＮチャネルＭＯＳＦＥＴ５６，ＰチャネルＭＯＳＦＥＴ（動作電流設定用素子，定電流設定用素子）５７及び５８に置き換えている。尚、しきい値電圧Ｖth、定電流Ｉについての（４）、（５）式については、エミッタ−コレクタ間電圧ＶBEがＦＥＴのしきい値電圧ＶTに置き換わることになる。以上のように構成された第２実施例によれば、第１実施例と同様の作用効果が得られる。 That is, the NPN transistor 23 and the PNP transistors 27 and 31 in the first embodiment are replaced with an N-channel MOSFET 56 and a P-channel MOSFET (operating current setting element, constant current setting element) 57 and 58, respectively. Incidentally, in the expressions (4) and (5) for the threshold voltage Vth and the constant current I, the emitter-collector voltage VBE is replaced with the FET threshold voltage VT. According to the second embodiment configured as described above, the same operational effects as those of the first embodiment can be obtained.

（第３実施例）
図６は本発明の第３実施例を示すものであり、第２実施例と異なる部分についてのみ説明する。第３実施例の回路装置５９は、第２実施例における抵抗２４，２８，２９，３２に代えて、ＮチャネルＭＯＳＦＥＴ６０，６１，６２，６３のオン抵抗を利用した、所謂負荷ＭＯＳで形成したものである。 (Third embodiment)
FIG. 6 shows a third embodiment of the present invention, and only the parts different from the second embodiment will be described. The circuit device 59 of the third embodiment is formed of a so-called load MOS that uses the on-resistances of N-channel MOSFETs 60, 61, 62, and 63 instead of the resistors 24, 28, 29, and 32 of the second embodiment. It is.

以上のように構成された第３実施例によれば、パワーオンリセット回路部５９Ａにおいてリセット解除のしきい値を設定するための抵抗素子と、定電流回路部５９Ｂの定電流値を設定するための抵抗素子とをＮチャネルＭＯＳＦＥＴ６０，６１，６２，６３による負荷ＭＯＳで構成したので、消費電流を抑制するために必要な高い抵抗値の抵抗素子を拡散抵抗として形成する場合に比較して、素子面積を非常に小さくすることができる。また、例えば、ＦＥＴ６１，６２の抵抗値を等しく設定する場合、それらの負荷ＭＯＳのペア性を取ることで抵抗比を高精度に設定できるので、検出電圧の精度を向上させることができる。 According to the third embodiment configured as described above, the resistance element for setting the reset release threshold value in the power-on reset circuit unit 59A and the constant current value of the constant current circuit unit 59B are set. Since the resistive element of FIG. 2 is composed of a load MOS composed of N-channel MOSFETs 60, 61, 62, and 63, the element having a high resistance value necessary for suppressing current consumption is formed as a diffused resistor. The area can be made very small. For example, when the resistance values of the FETs 61 and 62 are set to be equal, the resistance ratio can be set with high accuracy by taking the pair characteristics of the load MOS, so that the accuracy of the detection voltage can be improved.

（第４実施例）
図７は本発明の第４実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。第４実施例の回路装置６４は、トランジスタ２３のベースとグランド線２６との間に、コンデンサ６５を配置したものである。斯様に構成された第４実施例によれば、コンデンサ６５の容量を適宜選択することで、必要なリセット時間を確保することが可能となる。従って、電源ＶCCの立ち上がりが非常に急峻である場合でも、リセットを確実にかけることができる。 (Fourth embodiment)
FIG. 7 shows a fourth embodiment of the present invention, and only different portions from the first embodiment will be described. In the circuit device 64 of the fourth embodiment, a capacitor 65 is disposed between the base of the transistor 23 and the ground line 26. According to the fourth embodiment configured as described above, a necessary reset time can be secured by appropriately selecting the capacitance of the capacitor 65. Therefore, even when the rise of the power supply VCC is very steep, the reset can be reliably performed.

（第５実施例）
図８は本発明の第５実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。第５実施例の回路装置６６は、トランジスタ２７のベースとグランド線２６との間に、抵抗６７及びＰＮＰトランジスタ６８を配置したものである。即ち、トランジスタ２７のベース−コレクタ間の接続は断たれており、トランジスタ６８のエミッタは、抵抗６７を介してトランジスタ２７のベースに接続され、コレクタはグランド線２６に、ベースはトランジスタ２７のコレクタに接続されている。
これらの抵抗６７及びトランジスタ６８は、定電流回路部６６Ｂのベース電流補正用として設けられており、トランジスタ２７のｈFEの影響による特性ずれを少なくすることができる。更に、トランジスタ２７，３１のエミッタ側に別途抵抗を挿入すれば、ＶBEのバラつきを吸収することもできる。 (5th Example)
FIG. 8 shows a fifth embodiment of the present invention, and only different portions from the first embodiment will be described. In the circuit device 66 of the fifth embodiment, a resistor 67 and a PNP transistor 68 are arranged between the base of the transistor 27 and the ground line 26. That is, the connection between the base and the collector of the transistor 27 is cut off, the emitter of the transistor 68 is connected to the base of the transistor 27 via the resistor 67, the collector is connected to the ground line 26, and the base is connected to the collector of the transistor 27. It is connected.
The resistor 67 and the transistor 68 are provided for correcting the base current of the constant current circuit portion 66B, and the characteristic deviation due to the influence of hFE of the transistor 27 can be reduced. Further, if a separate resistor is inserted on the emitter side of the transistors 27 and 31, the variation in VBE can be absorbed.

（第６〜第１０実施例）
図９乃至図１３は本発明の第６〜第１０実施例を示すものである。これらの実施例は第１〜第５実施例に対応するもので、パワーオンリセット信号の出力論理を逆に（即ちロウアクティブに）すると共に、定電流回路部をシンク構成としたものである。例えば図９に示す第６実施例の回路装置６９は、第１実施例では電源線２５側に配置されていたＮＰＮトランジスタ２２，３０に代えて、グランド線２６側にＮＰＮトランジスタ７０（動作電流設定用素子，定電流設定用素子），７１が配置されている。また、ＮＰＮトランジスタ２３に代えて、電源線２５側にＰＮＰトランジスタ７２が配置されており、トランジスタ７２のコレクタがパワーオンリセット信号の出力端子となり、トランジスタ７１のコレクタが定電流出力端子となっている。 (Sixth to tenth embodiments)
9 to 13 show sixth to tenth embodiments of the present invention. These embodiments correspond to the first to fifth embodiments, in which the output logic of the power-on reset signal is reversed (that is, made low active), and the constant current circuit unit has a sink configuration. For example, the circuit device 69 of the sixth embodiment shown in FIG. 9 replaces the NPN transistors 22 and 30 arranged on the power supply line 25 side in the first embodiment with an NPN transistor 70 (operating current setting) on the ground line 26 side. Element, constant current setting element) 71. Further, instead of the NPN transistor 23, a PNP transistor 72 is disposed on the power supply line 25 side, the collector of the transistor 72 is an output terminal for a power-on reset signal, and the collector of the transistor 71 is a constant current output terminal. .

そして、図１０に示す第７実施例の回路装置７３は、第６実施例のトランジスタ７０，７１，７２を，ＭＯＳＦＥＴ７４（動作電流設定用素子，定電流設定用素子），７５，７６に置き換えたもので、図１１に示す第８実施例の回路装置７７は、回路装置７３の抵抗２４，２８，２９，３２を，負荷ＭＯＳとしてのＭＯＳＦＥＴ７８，７９，８０，８１に置き換えたものである。 In the circuit device 73 of the seventh embodiment shown in FIG. 10, the transistors 70, 71, 72 of the sixth embodiment are replaced with MOSFETs 74 (operation current setting elements, constant current setting elements), 75, 76. The circuit device 77 of the eighth embodiment shown in FIG. 11 is obtained by replacing the resistors 24, 28, 29, and 32 of the circuit device 73 with MOSFETs 78, 79, 80, and 81 as load MOSs.

また、図１２に示す第９実施例の回路装置８２は、第６実施例の電源線２５とトランジスタ７２との間にコンデンサ８３を設けたもので、図１３に示す第１０実施例の回路装置８４は、第６実施例の電源線２５とトランジスタ７０のベースとの間に、抵抗８５及びＮＰＮトランジスタ８６を設けたものである。
以上のように構成された第６〜第１０実施例によれば、第１〜第５実施例と同様の効果が得られる。 The circuit device 82 of the ninth embodiment shown in FIG. 12 is provided with a capacitor 83 between the power line 25 and the transistor 72 of the sixth embodiment, and the circuit device of the tenth embodiment shown in FIG. A resistor 84 and an NPN transistor 86 are provided between the power supply line 25 of the sixth embodiment and the base of the transistor 70.
According to the sixth to tenth embodiments configured as described above, the same effects as those of the first to fifth embodiments can be obtained.

（第１１，第１２実施例）
図１４，図１５は本発明の第１１，第１２実施例であり、第１〜第１０実施例に示した回路装置の応用例を示すものである。例えば、図１４に示す第１１実施例では、回路装置２１は、論理回路（論理回路部）８８にパワーオンリセット（ＰＯＲ）信号を出力し、また、定電流回路部３０のトランジスタ３１がアナログ回路（アナログ回路部）８９の一部として組み込まれている。論理回路８８において演算された結果の出力信号はアナログ回路８９に与えられ、外部に出力されるようになっている。 (11th and 12th embodiments)
FIGS. 14 and 15 show the eleventh and twelfth embodiments of the present invention and show application examples of the circuit device shown in the first to tenth embodiments. For example, in the eleventh embodiment shown in FIG. 14, the circuit device 21 outputs a power-on reset (POR) signal to the logic circuit (logic circuit section) 88, and the transistor 31 of the constant current circuit section 30 is an analog circuit. (Analog circuit portion) 89 is incorporated as a part. An output signal obtained as a result of the operation in the logic circuit 88 is supplied to the analog circuit 89 and output to the outside.

また、図１５に示す第１２実施例は、ＭＯＳＦＥＴで構成される回路装置５５を度応用の機能をなす論理回路（論理回路部）９０，アナログ回路（アナログ回路部）９１に応用した場合を示す。尚、これらの構成例におけるアナログ回路については、その他、インバータ出力やバッファ出力構成であっても良い。また、論理回路はバイポーラロジックやＣＭＯＳロジック、ＩＩＬであっても良い。 Further, the twelfth embodiment shown in FIG. 15 shows a case where the circuit device 55 composed of MOSFET is applied to a logic circuit (logic circuit section) 90 and an analog circuit (analog circuit section) 91 which have a function of application. . The analog circuits in these configuration examples may have an inverter output or a buffer output configuration. The logic circuit may be bipolar logic, CMOS logic, or IIL.

（第１３実施例）
図１６は本発明の第１３実施例であり、第１〜第１０実施例に示した回路装置のより具体的な応用例を示すものである。図１６は、車両において車内ＬＡＮを用いた通信に使用されるトランシーバ回路の構成を示す機能ブロック図である。このトランシーバ回路は、車両制御用ＥＣＵの一部として構成されている。バッテリ電源＋Ｂは、低電圧カット回路９２を介して制御用電源５Ｖを生成するための定電圧回路９３に供給されている。そして、定電圧回路９３より出力される電圧は、例えば第１実施例における回路装置２１やその他の各構成要素に供給されている。 (Thirteenth embodiment)
FIG. 16 shows a thirteenth embodiment of the present invention, which shows a more specific application example of the circuit device shown in the first to tenth embodiments. FIG. 16 is a functional block diagram showing a configuration of a transceiver circuit used for communication using an in-vehicle LAN in a vehicle. This transceiver circuit is configured as a part of the vehicle control ECU. The battery power source + B is supplied to the constant voltage circuit 93 for generating the control power source 5V via the low voltage cut circuit 92. The voltage output from the constant voltage circuit 93 is supplied to, for example, the circuit device 21 and other components in the first embodiment.

回路装置２１によって出力されるパワーオンリセット信号PORは、タイマ回路（論理回路部）９４に与えられている。タイマ回路９４は、２つのウェイクアップ回路９５，９６の何れかによってウェイクアップ信号が出力された場合に起動されるタイマであり、パワーオンリセット信号により内部のロジックがリセットされるようになっている。また、回路装置２１によって供給される定電流は、これら２つのウェイクアップ回路（アナログ回路部）９５，９６に供給されている。 The power-on reset signal POR output by the circuit device 21 is given to a timer circuit (logic circuit unit) 94. The timer circuit 94 is a timer that is started when a wake-up signal is output by one of the two wake-up circuits 95 and 96, and the internal logic is reset by a power-on reset signal. . The constant current supplied by the circuit device 21 is supplied to these two wake-up circuits (analog circuit units) 95 and 96.

外部スイッチウェイクアップ回路９５は、例えばユーザにより図示しないウェイクアップスイッチが操作された場合にウェイクアップ信号を出力するものであり、ＬＩＮバスウェイクアップ回路９６は、車内ＬＡＮ規格の１種であるＬＩＮバスを介してデータを受信した場合にウェイクアップ信号を出力するように構成されている。
タイマ回路９４は、ウェイクアップ信号がアクティブになるとカウント動作を開始し、所定時間を計時するとＩＮＨ（インヒビット）出力回路９７にカウントアップ信号を出力する。そして、ＩＮＨ出力回路９７は、そのカウントアップ信号を受けて、例えば図示しない車両制御用ＥＣＵを構成するＣＰＵに対してＩＮＨ信号を出力する。ＣＰＵは、ＩＮＨ信号がアクティブになるか否かを割り込み若しくはポーリングにより監視しており、ＩＮＨ信号がアクティブになると、台形波生成回路９８にイネーブル信号ＥＮを出力する。即ち、このトランシーバ回路は、前記ＣＰＵの周辺回路として構成されている。 The external switch wakeup circuit 95 outputs a wakeup signal when, for example, a wakeup switch (not shown) is operated by a user. The LIN bus wakeup circuit 96 is a LIN bus that is a type of in-vehicle LAN standard. When the data is received via the wake-up signal, the wake-up signal is output.
The timer circuit 94 starts a count operation when the wake-up signal becomes active, and outputs a count-up signal to an INH (inhibit) output circuit 97 when a predetermined time is counted. The INH output circuit 97 receives the count-up signal, and outputs an INH signal to a CPU that constitutes a vehicle control ECU (not shown), for example. The CPU monitors whether the INH signal becomes active by interrupting or polling, and outputs an enable signal EN to the trapezoidal wave generation circuit 98 when the INH signal becomes active. That is, this transceiver circuit is configured as a peripheral circuit of the CPU.

台形波生成回路９８は、ＣＰＵより送信されたシリアルデータＴＸを受信すると、不要輻射レベルを低減するため、そのシリアルデータの波形に基づく台形波信号を生成してドライバ回路９９に出力する。そして、ドライバ回路９９は、その台形波信号をＬＩＮバスに出力するようになっている。過熱保護・過電流制限回路１００は、ドライバ回路９９が過熱状態若しくは過電流状態に陥っているか否かをモニタして、それらの状態が検出されるとドライバ回路９９の動作に制限をかけて保護するものである。
一方、ＬＩＮバスを介して受信したデータは、前述したＬＩＮバスウェイクアップ回路９６及びレシーバ回路１０１に与えられる。そして、レシーバ回路１０１は、その受信データに応じてＣＰＵにシリアルデータＲＸを送信するようになっている。 When the trapezoidal wave generation circuit 98 receives the serial data TX transmitted from the CPU, the trapezoidal wave generation circuit 98 generates a trapezoidal wave signal based on the waveform of the serial data and outputs it to the driver circuit 99 in order to reduce the unnecessary radiation level. The driver circuit 99 outputs the trapezoidal wave signal to the LIN bus. The overheat protection / overcurrent limiting circuit 100 monitors whether or not the driver circuit 99 is in an overheated state or an overcurrent state, and when those states are detected, the operation of the driver circuit 99 is limited and protected. To do.
On the other hand, the data received via the LIN bus is given to the LIN bus wakeup circuit 96 and the receiver circuit 101 described above. The receiver circuit 101 transmits serial data RX to the CPU according to the received data.

以上のように構成されるトランシーバ回路（Ｉ／Ｏ回路）１０２においては、スリープ時（この場合、タイマ回路９４及び台形波生成回路９８の動作が停止している状態）でも、ウェイクアップ回路９５，９６はウェイクアップ要因の発生に備えて動作している必要があるため、回路装置２１より動作電流を供給している。そして、タイマ回路９４は、バッテリ電源＋Ｂが投入された場合にはリセットされなければ、正確なカウント動作が保障されない。従って、回路装置２１を適用する共に、トランシーバ回路１０２全体を第１実施例で述べたようにトレンチ分離構造の半導体集積回路として構成することで、耐ノイズ性に優れたシステムを構成することが可能となる。 In the transceiver circuit (I / O circuit) 102 configured as described above, the wake-up circuit 95, even during sleep (in this case, the operation of the timer circuit 94 and the trapezoidal wave generation circuit 98 is stopped) Since 96 needs to operate in preparation for the occurrence of a wake-up factor, an operating current is supplied from the circuit device 21. If the timer circuit 94 is not reset when the battery power supply + B is turned on, an accurate count operation cannot be guaranteed. Therefore, by applying the circuit device 21 and configuring the entire transceiver circuit 102 as a semiconductor integrated circuit having a trench isolation structure as described in the first embodiment, it is possible to configure a system with excellent noise resistance. It becomes.

以上のように第１３実施例によれば、回路装置２１を、ＬＩＮバスを介して送受信されるデータについて、車両制御用ＥＣＵを構成するＣＰＵとの間でシリアルデータを送受信するトランシーバ回路１０２に適用した。即ち、車両制御用ＥＣＵは、バッテリの消耗を抑制するため低消費電力化の要請が非常に強いので、本発明の回路装置２１を極めて有効に適用することができる。 As described above, according to the thirteenth embodiment, the circuit device 21 is applied to the transceiver circuit 102 that transmits / receives serial data to / from the CPU constituting the vehicle control ECU for data transmitted / received via the LIN bus. did. That is, since the vehicle control ECU is very demanded to reduce power consumption in order to suppress battery consumption, the circuit device 21 of the present invention can be applied very effectively.

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
定電流の供給をソースタイプで行うと共に、パワーオンリセット信号をロウアクティブで出力する必要がある場合には、第１〜第５実施例の構成において、パワーオンリセット信号の出力段に論理反転用の素子を追加すれば良い。 The present invention is not limited to the embodiments described above and shown in the drawings, and the following modifications or expansions are possible.
When it is necessary to supply a constant current by a source type and output a power-on reset signal in a low active state, in the configuration of the first to fifth embodiments, a logic inversion is applied to the output stage of the power-on reset signal. These elements may be added.

第１１〜第１３実施例に適用する回路装置は、周辺の設計仕様に応じて第１〜第１０実施例における回路装置を適宜選択して適用すれば良い。
車両制御用ＥＣＵに限ることなく、電源投入時にリセットされる必要がある論理回路と、所定レベルの動作電流を供給し続ける必要があるアナログ回路などを備える構成であれば、広く適用することができる。 The circuit devices applied to the first to thirteenth embodiments may be appropriately selected from the circuit devices according to the first to tenth embodiments in accordance with the surrounding design specifications.
The present invention is not limited to the vehicle control ECU, and can be widely applied to any configuration including a logic circuit that needs to be reset when the power is turned on and an analog circuit that needs to continue to supply a predetermined level of operating current. .

本発明の第１実施例であり、回路装置の電気的構成を示す図1 is a diagram showing an electrical configuration of a circuit device according to a first embodiment of the present invention. ＰＮＰトランジスタの半導体的構造を模式的に示す図The figure which shows the semiconductor structure of a PNP transistor typically ＰＮＰトランジスタをジャンクション分離で形成した場合の図２相当図FIG. 2 equivalent diagram when a PNP transistor is formed by junction isolation リセット信号の出力段に配置されるＮＰＮトランジスタについての図２相当図FIG. 2 equivalent diagram of the NPN transistor arranged at the output stage of the reset signal 本発明の第２実施例を示す図１相当図FIG. 1 equivalent view showing a second embodiment of the present invention. 本発明の第３実施例を示す図１相当図FIG. 1 equivalent view showing a third embodiment of the present invention. 本発明の第４実施例を示す図１相当図FIG. 1 equivalent view showing a fourth embodiment of the present invention. 本発明の第５実施例を示す図１相当図FIG. 1 equivalent view showing a fifth embodiment of the present invention. 本発明の第６実施例を示す図１相当図FIG. 1 equivalent view showing a sixth embodiment of the present invention. 本発明の第７実施例を示す図１相当図FIG. 1 equivalent view showing a seventh embodiment of the present invention 本発明の第８実施例を示す図１相当図FIG. 1 equivalent view showing an eighth embodiment of the present invention. 本発明の第９実施例を示す図１相当図FIG. 1 equivalent diagram showing a ninth embodiment of the present invention. 本発明の第１０実施例を示す図１相当図FIG. 1 equivalent view showing a tenth embodiment of the present invention. 本発明の第１１実施例であり、上記実施例に示した回路装置の応用例を示す機能ブロック図（その１）Functional block diagram showing an application example of the circuit device shown in the above embodiment, which is an eleventh embodiment of the present invention (No. 1) 本発明の第１２実施例を示す図１４相当図（その２）FIG. 14 equivalent diagram showing the twelfth embodiment of the present invention (No. 2) 本発明の第１３実施例であり、上記実施例に示した回路装置を車両用トランシーバ回路に応用した場合の電気的構成を示す機能ブロック図FIG. 13 is a functional block diagram showing an electrical configuration when the circuit device shown in the above embodiment is applied to a vehicle transceiver circuit according to a thirteenth embodiment of the present invention. 従来技術を示す図１相当図1 equivalent diagram showing the prior art

Explanation of symbols

図面中、２１は、回路装置、２２はパワーオンリセット回路部、２７はＰＮＰトランジスタ（動作電流設定用素子，定電流設定用素子）、３０は定電流回路部、５４は寄生ＰＮＰトランジスタ、５５は回路装置、５７はＰチャネルＭＯＳＦＥＴ（動作電流設定用素子，定電流設定用素子）、５９は回路装置、６０〜６３はＮチャネルＭＯＳＦＥＴ、６４，６６は回路装置、７０はＮＰＮトランジスタ（動作電流設定用素子，定電流設定用素子）、７３は回路装置、７４はＮチャネルＭＯＳＦＥＴ（動作電流設定用素子，定電流設定用素子）、８２，８４は回路装置、８８は論理回路（論理回路部）、８９はアナログ回路（アナログ回路部）、９０は論理回路（論理回路部）、９１はアナログ回路（アナログ回路部）、９４はタイマ回路（論理回路部）、９５，９６はウェイクアップ回路（アナログ回路部）、１０２はトランシーバ回路（Ｉ／Ｏ回路）を示す。

In the drawings, 21 is a circuit device, 22 is a power-on reset circuit unit, 27 is a PNP transistor (operating current setting element, constant current setting element), 30 is a constant current circuit unit, 54 is a parasitic PNP transistor, and 55 is Circuit device, 57 is a P-channel MOSFET (element for setting operating current, element for setting constant current), 59 is a circuit device, 60 is an N-channel MOSFET, 64 and 66 are circuit devices, and 70 is an NPN transistor (operating current setting) Element, constant current setting element), 73 is a circuit device, 74 is an N-channel MOSFET (operating current setting element, constant current setting element), 82 and 84 are circuit devices, and 88 is a logic circuit (logic circuit section). 89 is an analog circuit (analog circuit portion), 90 is a logic circuit (logic circuit portion), 91 is an analog circuit (analog circuit portion), and 94 is a timer circuit (logic). Road section), 95 and 96 the wake-up circuit (analog circuit), 102 denotes a transceiver circuit (I / O circuit).

Claims

A power-on reset circuit unit that outputs a power-on reset signal to the logic circuit unit based on the state of the power supply voltage;
A constant current circuit unit that generates a constant current based on the power source and supplies the current to the analog circuit unit,
A circuit device comprising an operating current setting element for supplying an operating current in the power-on reset circuit section and a constant current setting element in the constant current circuit section in common.

The setting element is composed of a PNP transistor,
2. The circuit device according to claim 1, wherein each circuit element is formed by a trench isolation structure .

The output stage of the power-on reset signal is composed of an NPN transistor,
A parasitic PNP transistor having an emitter connected to the base region of the NPN transistor and a collector connected to the emitter region side of the NPN transistor is formed in order to discharge the charge accumulated in the base region of the NPN transistor at high speed. The circuit device according to claim 2.

Each circuit element is formed by a CMOS process,
A resistance element for setting a reset release threshold value in the power-on reset circuit section and a resistance element for setting a constant current value in the constant current circuit section are configured using CMOS elements. circuit device according to claim 1 wherein.

5. The circuit device according to claim 1 , wherein the circuit device is configured as a part of a vehicle control ECU and is applied to an I / O circuit that outputs a signal to a CPU constituting the ECU. .