JP2009059877A - Semiconductor device and semiconductor device system - Google Patents
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Abstract
Description
本発明は、複数の異なる電源電圧で動作する複数の半導体集積回路が混在する、半導体集積回路からなるシステムにおいて、電源電圧を排他的にOFFされるか、電源電圧が相対的に低い半導体集積回路の入力回路に関する。 The present invention relates to a semiconductor integrated circuit in which a plurality of semiconductor integrated circuits operating at a plurality of different power supply voltages are mixed, and the power supply voltage is exclusively turned off or the power supply voltage is relatively low in a system composed of semiconductor integrated circuits. Relates to the input circuit.
近年、携帯電話等の電池で動作する製品は1回の充電につき、長時間動作が要求され、その実現の為には、製品全体の消費電力を抑えるのが有効である。すなわち、動作する必要の無い半導体集積回路はその動作を停止させ、消費電力を抑制する手法が一般的に用いられている。 In recent years, products that operate on batteries such as mobile phones are required to operate for a long time for each charge, and in order to achieve this, it is effective to reduce the power consumption of the entire product. That is, a method is generally used in which a semiconductor integrated circuit that does not need to operate is stopped and its power consumption is suppressed.
図5は従来の半導体集積回路の回路ブロック図を示す。半導体集積回路501には、外付けの定電圧出力回路502から電源電圧Vccが与えられ、その定電圧出力回路502は電池503を電源電圧としている。半導体集積回路501は、I/O端子として制御信号入力端子504を備えるほか、消費電流を抑えるために内部回路505をスリープ状態に(一般的には電流源をOFFして停止)する制御信号入力端子506を備えている。また定電圧出力回路502には制御信号507が入力される。定電圧出力回路502には、制御信号507によってON・OFFするスイッチ回路508が接続されており、このスイッチ回路508がOFFすることにより、定電圧出力回路502はスリープ状態となる。
FIG. 5 shows a circuit block diagram of a conventional semiconductor integrated circuit. The semiconductor integrated
半導体集積回路501において、制御信号入力端子504からの制御信号はインバータ509を通じて内部回路505に入力される。インバータ509は、制御信号入力端子504からの制御信号を内部回路505の電源電圧レベルにレベル変換して内部回路505に入力する。スイッチ回路510は、制御信号入力端子506からの制御信号によってON・OFFする。スイッチ回路510がOFFすることにより、内部回路505はスリープ状態となる。さらに半導体集積回路501は、制御信号入力端子504について、内部回路505をESD(Electric Static Charge)から保護するためのESD保護素子として、Pチャネルトランジスタ511とNチャネルトランジスタ512とを備えている。
In the semiconductor
図6は従来の半導体集積回路にI/O端子から正のサージが入力された場合に、そのサージ電流の流れる経路を示す。Pチャネルトランジスタ511は、正のサージ電流から内部回路505を保護するのに用いられる。Pチャネルトランジスタ511において、P型の半導体であるドレインとN型の半導体であるバックゲートは寄生ダイオード601を構成する。I/O端子である制御信号入力端子504に、Vcc基準で正の電荷で帯電した良導体が接触したとすると、そのドレインとバックゲートは順バイアスとなり、その接触により生じるVcc基準で正のパルス電流(サージ電流)は、内部回路505ではなく、ダイオード601を流れる(経路602)。またGND基準の場合には、Nチャネルトランジスタ512がggNMOS603として動作(機能)し、サージ電流を内部回路505ではなくGNDに流す(経路604)。
FIG. 6 shows a path through which a surge current flows when a positive surge is input from an I / O terminal to a conventional semiconductor integrated circuit. P-
図7は従来の半導体集積回路にI/O端子から負のサージが入力された場合に、そのサージ電流の流れる経路を示す。Nチャネルトランジスタ512は、負のサージ電流から内部回路505を保護するのに用いられる。Nチャネルトランジスタ512において、N型の半導体であるドレインとP型の半導体であるバックゲートは寄生ダイオード701を構成する。制御信号入力端子504に、GND基準で負の電荷で帯電した良導体が接触したとすると、そのドレインとバックゲートは順バイアスとなり、その接触によるGND基準で負のサージ電流は、内部回路505ではなく、ダイオード701を流れる(経路702)。またGND基準の場合には、Pチャネルトランジスタ511がggPMOS703として動作し、サージ電流が内部回路505を流れるのを防止する(経路704)。
FIG. 7 shows a path through which a surge current flows when a negative surge is input from an I / O terminal to a conventional semiconductor integrated circuit. N-
上述のように内部回路505をサージから保護するのにESD素子が必要とされるが、そのESD素子を介してリーク電流が流れてしまう場合がある。ここで、半導体集積回路が組み込まれる機器として携帯電話を考える。その携帯電話では、その動作を制御するマイクロコンピュータから、制御信号入力端子504、506への制御信号や、定電圧出力回路への制御信号507が出力されることになる。マイクロコンピュータから出力される制御信号はH/L信号であり、そのレベルは制御信号を出力するマイクロコンピュータの電源電圧やGNDとほぼ等しくなる。
As described above, an ESD element is required to protect the
このような動作環境において、制御信号入力端子506への制御信号によって内部回路505が動作を停止し、尚且つ定電圧出力回路502をスリープ状態にしてその半導体集積回路501の電源電圧がOFFになっている場合、ESD保護素子を介したリーク電流が生じる可能性がある。この場合、半導体集積回路501の制御信号入力端子504に、マイクロコンピュータの電源電圧とほぼ同じレベルを有する制御信号が入力されると、Pチャネルトランジスタ511の寄生ダイオード601が順バイアスとなり易くなる。
In such an operating environment, the
また半導体集積回路501の内部回路が動作中であっても、半導体集積回路501の電源電圧が例えば2.8Vに抑えられ、その半導体集積回路501へ制御信号を出力するマイクロコンピュータのような別の半導体集積回路の電源電圧がそれよりも高い5Vである場合にも、Pチャネルトランジスタ511を介したリーク電流が生じる可能性がある。これは、別の半導体集積回路の電源電圧が高いと、制御信号入力端子504に、Vcc基準で正の電荷で帯電した良導体を接触させるのと同じになるためである。この場合、Vcc基準で正のサージ電流と同様に、寄生ダイオード601を通じてリーク電流が流れてしまう。
Even when the internal circuit of the semiconductor
図8は制御信号によってESD保護素子を通じたリーク電流が発生する領域を説明するための図である。横軸は時間であり、縦軸は電圧である。この例において、電池電圧は時間にかかわらず一定電圧になっており、制御信号入力端子506の制御信号、および制御信号507が、ある時刻T1でONすると、定電圧出力回路502の出力は外部に付けられている容量を充電しながら立ち上がっていく。定電圧出力が立ち上がった後、制御信号入力端子504の制御信号が時刻T2で立ち上がって寄生ダイオード601が順バイアス(定電圧出力より0.7V程度高い電圧)になるまで上昇すると、既述の通り寄生ダイオード601がONしてリーク電流が生じる。
FIG. 8 is a diagram for explaining a region where a leak current is generated through the ESD protection element by the control signal. The horizontal axis is time, and the vertical axis is voltage. In this example, the battery voltage is constant regardless of time, and when the control signal of the control signal input terminal 506 and the control signal 507 are turned on at a certain time T1, the output of the constant
また、その後の時刻T3において制御信号入力端子506の制御信号、および制御信号507がOFFしたとすると、外部の容量が蓄積していた電荷を放電しながら定電圧出力回路502の出力はGNDに向かって下降し、やがてGNDと同電位となる。このようなスリープ状態になっている間の時刻T4に制御信号入力端子504の制御信号が立ち上がり、寄生ダイオード601が順バイアスになるまで上昇すると、やはりダイオード601がONしてリーク電流が生じてしまう。このように図中斜線部における電流はダイオード601を流れ、電力消費の増大などの問題を招く恐れがある。
If the control signal at the control signal input terminal 506 and the control signal 507 are turned off at the subsequent time T3, the output of the constant
この問題を解決する方法として、例えば特許文献1や特許文献2に記載された技術がある。特許文献1に記載の出力バッファ回路は、電源に接続された第1のPチャネルトランジスタと、ゲートおよびバックゲートが入力パッドに接続された第2のPチャネルトランジスタとを備えている。パッドにLレベルを出力している場合には、パッドにいかなる電圧がかかっても、第2のPチャネルトランジスタのゲートとソース、バックゲートは同電位であるので、第2のPチャネルトランジスタは常にオフ状態となる。このため、この出力バッファ回路では、リーク電流の発生が防止され、かつ印加された電圧にまで高速に電圧を出力することが可能となる。また特許文献2に記載の多電源用保護回路は、多電源間保護素子に供給される電源の状態を監視して、高電位電源が正常電圧値になるまで、多電源間保護素子のパスをカットし、リーク電流が流れることを防止している。
特許文献1に記載された出力バッファ回路は、共通のバスに自己の電源電圧よりも高い電圧が印加された場合において、リーク電流の発生を防止している。しかしながら、電源OFFの回路に外部から入力があったような場合は寄生素子を介してリーク電流が発生するという問題がある。また特許文献2に記載された多電源用保護回路は、高電位電源が正常電圧値になるまで、保護素子へのパスがカットされるので、ESDによる内部回路の破壊を招く可能性があるという問題があった。
The output buffer circuit described in
本発明は、自己の電源電圧がOFFした場合、更に自己の電源電圧が他方の電源電圧よりも低い場合に他方から信号が印加されてもESD保護を行いながら、ESD保護素子を通じたリーク電流を防止することのできる半導体装置および半導体装置システムを提供することを目的とする。 The present invention reduces leakage current through an ESD protection element while performing ESD protection even when a signal is applied from the other power supply voltage when the power supply voltage of the self power supply is OFF, and when the power supply voltage of the self power supply is lower than the other power supply voltage. An object of the present invention is to provide a semiconductor device and a semiconductor device system that can be prevented.
図1は本発明によるリーク電流防止ESD保護の原理図を示す。本発明の半導体装置は、内部回路1と、内部回路1に対して信号を入力するための信号入力端子2と、内部回路1を静電放電から保護するためのPチャネルトランジスタ3およびNチャネルトランジスタ4のドレインが信号入力端子2に接続され、Pチャネルトランジスタ3のソースに電源端子が接続されるESD保護回路と、内部回路1を動作または停止させるための信号が入力される信号入力端子5と、信号入力端子2および5の電位の状態によって、信号入力端子2および電源端子のどちらか一方に、Pチャネルトランジスタ2のバックゲートを接続するためのスイッチ回路6とを備える。この半導体装置では、外部からの入力信号電圧が自己の電源電圧より高い場合や、自己の電源電圧より高い電圧で駆動される別の半導体装置から入力信号電圧が与えられるような場合でも、信号入力端子2および5の電位の状態によってスイッチ回路6の接続を決定することでESD保護を行いながら、ESD保護素子を通じたリーク電流を防止する。
FIG. 1 shows the principle of leakage current prevention ESD protection according to the present invention. The semiconductor device of the present invention includes an
例えばスイッチ回路7をOFFして内部回路1を停止させる制御信号が信号入力端子5に入力された場合、スイッチ回路6は、信号入力端子2とPチャネルトランジスタ3のゲートおよびバックゲートとを接続する。このため、Pチャネルトランジスタ3のゲートおよびバックゲートは信号入力端子2と同電位となり、内部回路1の電源電圧がOFFの場合に信号入力端子2へ信号が入力されても、Pチャネルトランジスタ3の寄生ダイオードは順バイアスにならないのでリーク電流を防止することができる。また内部回路1を動作させる制御信号が信号入力端子5に入力され、内部回路1の電源電圧がONしている場合は、スイッチ回路6が、電源端子とPチャネルトランジスタ3のゲートおよびバックゲートとを接続する。
For example, when a control signal for turning off the
図2はスイッチ回路6が信号入力端子2とPチャネルトランジスタ3のゲートおよびバックゲートとを接続している場合にVcc、GND基準の正のサージを信号入力端子2に印加したときの電流経路を示す。Vcc基準で正のサージのときは、Pチャネルトランジスタ3の信号入力端子2側が高圧になって、Pチャネルトランジスタ3がggPMOS201としての役割を担い(経路202)、内部回路1をESDから保護する。またGND基準のときはNチャネルトランジスタ4がggNMOS203として動作し(経路204)、内部回路1がESDから保護される。
FIG. 2 shows a current path when a positive surge based on Vcc and GND is applied to the signal input terminal 2 when the
図3はスイッチ回路6が信号入力端子2とPチャネルトランジスタ3のゲートおよびバックゲートを接続している場合にVcc、GND基準の負のサージを信号入力端子2に印加したときの電流経路を示す。GND基準のときはNチャネルトランジスタ4のN型半導体のドレインとP型半導体のバックゲートで構成される寄生ダイオード301を介して電流が流れ(経路302)、Vcc基準のときはPチャネルトランジスタ3のP型半導体のドレインとN型半導体のバックゲートで構成される寄生ダイオード303を介して電流が流れ(経路304)、内部回路1をESDから保護する。
FIG. 3 shows a current path when a negative surge based on Vcc and GND is applied to the signal input terminal 2 when the
以上の構成を採用することにより、本発明は、半導体集積回路の電源電圧がOFFした場合や、更に電源電圧がONしている状態でもシステムを制御している別の半導体集積回路から自己の電源電圧よりも高い電圧の信号が入力されている場合でも、ESD保護素子を介して流れるリーク電流を防止することが可能となる。したがって、複数の電源電圧で動作する複数の半導体集積回路が混在する、あるいは複数の半導体集積回路の中で、スリープ状態になって電源をOFFされる半導体集積回路が存在してもその制御について特別な配慮をする必要がなくなる。 By adopting the above configuration, the present invention enables the self-power supply from another semiconductor integrated circuit that controls the system even when the power supply voltage of the semiconductor integrated circuit is turned off or even when the power supply voltage is turned on. Even when a signal having a voltage higher than the voltage is input, a leakage current flowing through the ESD protection element can be prevented. Therefore, even when a plurality of semiconductor integrated circuits that operate with a plurality of power supply voltages are mixed or there are semiconductor integrated circuits that are in a sleep state and turned off in a plurality of semiconductor integrated circuits, the control is special. There is no need for special consideration.
以下、本発明の実施の形態について図面を参照して説明する。本実施の形態における半導体集積回路は、複数の電源電圧が異なる他の半導体集積回路とともに1つのシステムを形作るものであり、半導体集積回路の信号入力端子には、当該半導体集積回路の電源電圧よりも高い電源電圧で駆動される別の半導体装置の出力信号が入力される。その場合、信号入力端子から入力される信号電圧は、その信号入力端子を備えた半導体集積回路の電源電圧よりも一般的に高くなる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. The semiconductor integrated circuit in this embodiment forms one system together with other semiconductor integrated circuits having different power supply voltages, and a signal input terminal of the semiconductor integrated circuit has a power supply voltage higher than that of the semiconductor integrated circuit. An output signal of another semiconductor device driven by a high power supply voltage is input. In that case, the signal voltage input from the signal input terminal is generally higher than the power supply voltage of the semiconductor integrated circuit including the signal input terminal.
図4は本実施の形態における半導体集積回路の回路構成を示す回路図である。本実施の形態における半導体集積回路401は、外付けの定電圧回路から与えられる電源電圧VccとGNDの端子402、403と、その電圧によって動作する内部回路404と、外部からの制御信号が入力される制御信号入力端子405、406と、制御信号入力端子405からの信号を内部回路404の電源電圧にレベル変換するインバータ407と、制御信号入力端子406からの信号でON/OFFし内部回路404を動作または停止させるスイッチ回路408と、制御信号入力端子405に対するESD保護素子としてのPチャネルトランジスタ409およびNチャネルトランジスタ410とを備えている。
FIG. 4 is a circuit diagram showing a circuit configuration of the semiconductor integrated circuit according to the present embodiment. The semiconductor integrated
この半導体集積回路401は、Pチャネルトランジスタ411、412をさらに備えており、それらPチャネルトランジスタ411および412が、Pチャネルトランジスタ409のゲートおよびバックゲートを電源電圧の端子402および制御信号入力端子405のどちらか一方に接続する。図1は、本実施の形態における半導体集積回路の図4に示した構成のうち、特徴的な構成を簡略にして示した図である。この実施の形態では、Pチャネルトランジスタ411、412が図1のスイッチ回路6に対応する。ESD保護素子のPチャネルトランジスタ409のゲートおよびバックゲートをVccに接続する場合、Pチャネルトランジスタ411がON、Pチャネルトランジスタ412がOFFし、Pチャネルトランジスタ409のゲートおよびバックゲートを制御信号入力端子405に接続する場合、Pチャネルトランジスタ411がOFFし、Pチャネルトランジスタ412がONする。
The semiconductor integrated
図4に示した半導体集積回路401において、制御信号入力端子406に入力される信号はアクティブ・ローになっている。制御信号入力端子406に「L」レベルの信号が入力されている場合、スイッチ回路408はONし、内部回路404は動作状態となる。制御信号入力端子406にはPチャネルトランジスタ411のゲートが接続されており、内部回路404が動作状態にある場合、Pチャネルトランジスタ411はONする。そのPチャネルトランジスタ411のソースおよびバックゲートは電源電圧に接続され、ドレインはPチャネルトランジスタ409のゲートおよびバックゲートに接続されている。Pチャネルトランジスタ411がONすることによって、Pチャネルトランジスタ409のゲートおよびバックゲートをVccとほぼ同じ電位にすることができる。
In the semiconductor integrated
また制御信号入力端子406にはPチャネルトランジスタ413のゲートも接続されている。そのPチャネルトランジスタ413のソースおよびバックゲートは電源電圧に接続されており、そのドレインはPチャネルトランジスタ412のゲートに接続されている。制御信号入力端子406に「L」レベルの信号が入力されている場合、Pチャネルトランジスタ413はONし、それによってPチャネルトランジスタ412のゲート電位がほぼVccになるので、Pチャネルトランジスタ412はOFFとなる。
The control signal input terminal 406 is also connected to the gate of a P-
このように制御信号入力端子406に「L」レベルの信号が入力され、内部回路404が動作状態にある場合、ESD保護素子としてのPチャネルトランジスタ409のゲートおよびバックゲートはVccとほぼ同じ電位となる。この状態において、制御信号入力端子405に電源電圧Vccよりも高い電圧信号が入力され、Pチャネルトランジスタ409のP型半導体のドレインおよびN型半導体のバックゲートで構成される寄生ダイオードが順バイアスになると、その寄生ダイオードを通じたリーク電流が発生してしまう。そのリーク電流を防止するために、この半導体集積回路401は、コンパレータ回路414を備えている。
In this way, when an “L” level signal is input to the control signal input terminal 406 and the
コンパレータ回路414は、制御信号入力端子405に入力された信号電圧と、参考電圧とに基づいて信号を出力する。コンパレータ回路414の信号電圧側の入力は、抵抗415と抵抗416の中点に接続されている。信号電圧は、抵抗415と416とで分圧されてコンパレータ回路414に入力される。またコンパレータ回路414の参考電圧側の入力は抵抗417を介してVccに接続され、抵抗418を介してGNDに接続されている。抵抗417と418とでVccを分圧した電圧がコンパレータ回路414の参考電圧側に入力されることになる。
The
スイッチ回路419、420は、このコンパレータ回路414からの信号でそれぞれON/OFFする。スイッチ回路419がONすると、抵抗421が抵抗416と並列に接続され、制御信号入力端子405に入力された信号電圧は、抵抗415と、並列抵抗416、421とで分圧される。その分圧によって、インバータ407には、信号電圧が降圧されて入力されることになる。またスイッチ回路420がONすると、抵抗422が抵抗418と並列に接続され、抵抗417と並列抵抗418、422とでVccが分圧される。すなわち、コンパレータ回路414の信号電圧側の入力に抵抗421が接続される場合、それに対応して参考電圧側の入力には抵抗422が接続され、いずれの入力についても分圧比が調整される。
The
内部回路404を動作または停止させるスイッチ回路408は、コンパレータ回路414や抵抗416、418、422にも接続されている。内部回路404が動作しているときには、コンパレータ回路414も動作し、抵抗416、418はGNDに接続される。抵抗422は、その状態でスイッチ回路420がONになったときGNDに接続される。
The
内部回路404が動作している間に制御信号入力端子405にVccよりも高い電圧が入力されると、これに近い電圧がコンパレータ回路414に入力され、コンパレータ回路414の出力によって、スイッチ回路419がONする。この場合、制御信号入力端子405に入力された電圧が、抵抗415と並列抵抗416、421とで降圧される。それによって、インバータ407の入力およびPチャネルトランジスタ409のドレインはいずれもVcc程度になって、Pチャネルトランジスタ409のドレインとバックゲートで構成される寄生ダイオードが順バイアスにならない。このため、内部回路404が動作中に、制御信号入力端子405にVccよりも高い電圧が入力されても、その寄生ダイオードを通じたリーク電流が防止される。
When a voltage higher than Vcc is input to the control signal input terminal 405 while the
また制御信号入力端子406に「H」レベルの信号が入力され内部回路404やコンパレータ回路414が停止している場合、Pチャネルトランジスタ409を介したリーク電流の発生は、Pチャネルトランジスタ409のゲートおよびバックゲートを制御信号入力端子405に接続することにより防止される。制御信号入力端子406に「H」レベルの信号が入力されている場合、Pチャネルトランジスタ411、413のゲート電位は「H」レベルになるため、Pチャネルトランジスタ411、413はOFFする。この状態で、制御信号入力端子405に「H」レベルの信号が入力されてくると、Nチャネルトランジスタ423がONする。Nチャネルトランジスタ423のゲートは制御信号入力端子405に接続されており、ソースおよびバックゲートはGNDに接続されている。さらにNチャネルトランジスタ423のドレインは抵抗424を通じてPチャネルトランジスタ412のゲートに、また抵抗424、425を通じて制御信号入力端子406に接続されている。Nチャネルトランジスタ423がONすると、制御信号入力端子406から抵抗425、424を通じて電流が流れて、Pチャネルトランジスタ412のゲート電位が「L」レベルとなる。それによってPチャネルトランジスタ412はONし、Pチャネルトランジスタ409のゲートおよびバックゲートが制御信号入力端子405に接続される。Pチャネルトランジスタ409のゲートおよびバックゲートは制御信号入力端子405に入力されている信号とほぼ同じ電位になるため、Pチャネルトランジスタ409のドレインとバックゲートで構成される寄生ダイオードは順バイアスとならない。このため、内部回路404が停止中に制御信号入力端子405から「H」レベルの信号が入力された場合でも、リーク電流の発生が防止される。
In addition, when an “H” level signal is input to the control signal input terminal 406 and the
このように本実施の形態における半導体集積回路では、内部回路が動作中に電源電圧より大きな信号が外部から入力された場合や、内部回路が停止中に外部から信号が入力された場合でも、ESD保護素子を通じたリーク電流の発生を防止することができる。制御信号入力端子405からサージ電流が入力されたときには、ESD保護素子であるPチャネルトランジスタ409およびNチャネルトランジスタ410が内部回路404を保護する。
As described above, in the semiconductor integrated circuit in this embodiment, even when a signal larger than the power supply voltage is input from the outside while the internal circuit is operating, or even when a signal is input from the outside while the internal circuit is stopped, Generation of leakage current through the protective element can be prevented. When a surge current is input from the control signal input terminal 405, the
サージ電流によって制御信号入力端子405にVcc基準で正の電位が与えられるとNチャネルトランジスタ423がONし、それによってPチャネルトランジスタ412がONする。この状態では、Pチャネルトランジスタ409がggPMOSとして機能する。Vcc基準で与えられる正の電位がダイオードの順バイアス程度の大きさであれば流れる電流は無視できる大きさであるが、一般的には正の電位はダイオードの順バイアスよりも十分大きく、アバランシェ降伏電圧を超えた時に、サージ電流がそのggPMOSを流れることにより、内部回路404が保護される。サージ電流によって制御信号入力端子405にGND基準で正の電位が与えられると、Nチャネルトランジスタ410がggNMOSとして機能し、サージ電流がそのggNMOSを流れることにより、内部回路404が保護される。
When a positive potential is applied to the control signal input terminal 405 with reference to Vcc by a surge current, the N-
またサージ電流によって制御信号入力端子405にVcc基準で負の電位が与えられると、直列に接続された2つの寄生ダイオードを通じてサージ電流が流れ内部回路404が保護される。寄生ダイオードの一つは、Pチャネルトランジスタ412のP型半導体のドレインとN型半導体のバックゲートとで構成され、寄生ダイオードの他の一つは、Pチャネルトランジスタ409のP型半導体のドレインとN型半導体のバックゲートとで構成される。さらにサージ電流によって制御信号入力端子405にGND基準で負の電位が与えられると、Nチャネルトランジスタ410のN型半導体のドレインとP型半導体のバックゲートとで構成される寄生ダイオードを通じてサージ電流が流れ内部回路404が保護される。
When a negative potential is applied to the control signal input terminal 405 with reference to Vcc by a surge current, a surge current flows through two parasitic diodes connected in series, and the
このように本実施の形態における半導体集積回路では、システムを構成する別の半導体集積回路から自己の電源電圧よりも高い信号が入力されるような場合でも、ESD保護素子により内部回路を保護しつつ、そのESD保護素子を通じてリーク電流が発生するのを防止することができる。 As described above, in the semiconductor integrated circuit in this embodiment, even when a signal higher than its own power supply voltage is input from another semiconductor integrated circuit constituting the system, the internal circuit is protected by the ESD protection element. The leakage current can be prevented from being generated through the ESD protection element.
上述した実施の形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の範囲内で種々の変形や応用が可能である。 The embodiments described above do not limit the technical scope of the present invention, and various modifications and applications other than those already described are possible within the scope of the present invention.
本発明は、複数の電源電圧で動作する複数の半導体集積回路が混在するシステムにおいて、前記半導体集積回路を制御する信号よりも相対的に低い電源電圧で動作する半導体集積回路、又は複数の半導体集積回路で構成されるシステムでの消費電力をシステム全体として低減するために、必要に応じて動作させていない場合に電源電圧がOFFされる半導体集積回路などに有用である。 The present invention relates to a semiconductor integrated circuit that operates with a power supply voltage relatively lower than a signal for controlling the semiconductor integrated circuit in a system in which a plurality of semiconductor integrated circuits that operate with a plurality of power supply voltages coexist, or a plurality of semiconductor integrated circuits In order to reduce the power consumption of a system composed of circuits as a whole system, the present invention is useful for a semiconductor integrated circuit in which a power supply voltage is turned off when not operating as necessary.
1 内部回路
2 制御信号入力端子
3 ESD保護用Pチャネルトランジスタ
4 ESD保護用Nチャネルトランジスタ
5 制御信号入力端子
6 スイッチ回路
7 スイッチ回路
401 半導体集積回路
404 内部回路
405 制御信号入力端子
406 制御信号入力端子
408 スイッチ回路
409 ESD保護用Pチャネルトランジスタ
410 ESD保護用Nチャネルトランジスタ
411、412 スイッチ回路用のPチャネルトランジスタ
414 コンパレータ回路
415、416 信号電圧側の分圧抵抗
417、418 電源電圧側の分圧抵抗
419、420 スイッチ回路
421、422 調整抵抗
DESCRIPTION OF
Claims (8)
前記内部回路に対して外部から信号を入力するための第1の信号入力端子と、
前記第1の信号入力端子と電源端子との間にドレイン・ソースが接続されたESD保護用Pチャネルトランジスタと、前記第1の信号入力端子にドレインが接続されたESD保護用Nチャネルトランジスタとを有するESD保護回路と、
前記内部回路が動作中には前記ESD保護用Pチャネルトランジスタのバックゲートに前記電源端子を接続し、前記内部回路が停止中には前記ESD保護用Pチャネルトランジスタのバックゲートに前記第1の信号入力端子を接続する第1のスイッチ回路と
を備える半導体装置。 Internal circuitry,
A first signal input terminal for inputting a signal from the outside to the internal circuit;
An ESD protection P-channel transistor having a drain / source connected between the first signal input terminal and a power supply terminal, and an ESD protection N-channel transistor having a drain connected to the first signal input terminal An ESD protection circuit comprising:
The power supply terminal is connected to the back gate of the ESD protection P-channel transistor when the internal circuit is operating, and the first signal is connected to the back gate of the ESD protection P-channel transistor when the internal circuit is stopped. A semiconductor device comprising: a first switch circuit for connecting an input terminal.
前記第1のスイッチ回路が、前記内部回路が停止中において、前記第1の信号入力端子および前記第2の信号入力端子に入力された入力信号電圧に基づいて、前記ESD保護用Pチャネルトランジスタのバックゲートに前記第1の信号入力端子を接続することを特徴とする請求項1に記載の半導体装置。 A second signal input terminal to which a signal for operating or stopping the internal circuit is input;
The first switch circuit is configured to detect the ESD protection P-channel transistor based on input signal voltages input to the first signal input terminal and the second signal input terminal while the internal circuit is stopped. The semiconductor device according to claim 1, wherein the first signal input terminal is connected to a back gate.
前記電源端子を介して与えられる電源電圧を分圧する第2の分圧抵抗回路と、
前記第1の分圧抵抗回路および前記第2の分圧抵抗回路それぞれの中点電圧を入力とするコンパレータ回路と、
前記コンパレータ回路の出力によってON/OFFする第2のスイッチ回路と、
前記第2のスイッチ回路がONすることによって、前記第1の分圧抵抗回路および前記第2の分圧抵抗回路それぞれの接地側の分圧抵抗に並列に接続され、前記第1の分圧抵抗回路および前記第2の分圧抵抗回路それぞれの分圧比を調整する調整抵抗と
をさらに備えることを特徴とする請求項1に記載の半導体装置。 A first voltage dividing resistor circuit that divides an input signal voltage input to the first signal input terminal;
A second voltage dividing resistor circuit that divides a power supply voltage applied through the power supply terminal;
A comparator circuit that receives a midpoint voltage of each of the first voltage dividing resistor circuit and the second voltage dividing resistor circuit;
A second switch circuit that is turned ON / OFF by the output of the comparator circuit;
When the second switch circuit is turned on, the first voltage dividing resistor circuit and the second voltage dividing resistor circuit are connected in parallel to the ground voltage dividing resistors of the first voltage dividing resistor circuit and the second voltage dividing resistor circuit, respectively. The semiconductor device according to claim 1, further comprising: an adjustment resistor that adjusts a voltage dividing ratio of each of the circuit and the second voltage dividing resistor circuit.
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JP2007225638A JP2009059877A (en) | 2007-08-31 | 2007-08-31 | Semiconductor device and semiconductor device system |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2228986A1 (en) | 2009-03-12 | 2010-09-15 | Kabushiki Kaisha Toshiba | Broadcast recording apparatus |
US9281818B2 (en) | 2009-12-30 | 2016-03-08 | Samsung Electronics Co., Ltd. | Interface circuit, and semiconductor device and liquid crystal display device including the same |
JP2020170768A (en) * | 2019-04-02 | 2020-10-15 | ローム株式会社 | Semiconductor device |
-
2007
- 2007-08-31 JP JP2007225638A patent/JP2009059877A/en active Pending
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