JP4114488B2 - Semiconductor package mounting structure - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、基板側面に放熱部材を有する半導体パッケージの実装構造に関する。
【０００２】
【従来の技術】
フラットパッケージのような半導体リードを有する半導体パッケージをプリント基板上にハンダ付け実装する方法として、予め加熱したハンダを吹き付けたり、ハンダ槽に浸してハンダ付けを行うフローハンダ付けがある。フローハンダ付けでは、ハンダの流れの影響によって導体リード端子間で余分なハンダがブリッジして、電気的ショートを起こすおそれがある。そのため、余分なハンダを引き込むダミーランドを、基板上のハンダ流れの下流位置に設けることにより、上述したような電気的ショートを防止する方法が知られている（例えば、特許文献１参照）。
【０００３】
ところが、電子部品実装の高密度化に伴い、導体リード間ピッチを狭くする方向に進んでいる。特に、ピッチが０．５mm以下のフラットパッケージを基板上にハンダ付け実装する場合には、一般的に上述したフローハンダ付けではなくリフローハンダ付け工法が用いられる傾向がある。リフローハンダ付けでは、ハンダペーストをプリント基板のランドに印刷し、そのハンダペースト上に導体リードが載るようにフラットパッケージを基板上に搭載してハンダペーストを加熱溶融・冷却することにより、導体リードとランドとをハンダ接続する（例えば、特許文献２参照。）。
【０００４】
【特許文献１】
特開平８−２５０８４４号公報
【特許文献２】
特開平７−７４２０９号公報
【０００５】
【発明が解決しようとする課題】
フラットパッケージでは、モールド材でモールドされたパッケージ本体の基板側の一部に、金属製放熱部材を露出して設けたものがある。なお、パッケージ本体の基板側とは、半導体パッケージを基板に搭載したときに基板に対向する面のことであり、以下では裏面と呼ぶことにする。ハンダ付け工程においてフラットパッケージをプリント基板上に搭載すると、放熱部材はプリント基板上の放熱又は電極用金属パターン（以下、説明簡略のため、単に金属パターンと記載する。）に印刷されたハンダペースト上に載置され、パッケージ裏面のモールド部分と基板との間には非常に狭い隙間ができる。
【０００６】
リフローハンダ付けの加熱工程においては、金属パターン上のハンダペーストに含まれるフラックス成分が溶けだし、毛細管現象によりパッケージ裏面とプリント基板との隙間に拡がる。ところが、余分なハンダや、金属パターンや放熱部材に接触せずに不安定に挙動するハンダが、上述したフラックスの拡がりに取り込まれて、パッケージ裏面とプリント基板との隙間を移動することがある。
【０００７】
その場合、溶けたハンダはフラックスの拡がりとともに移動し、上記隙間にある間はフレーク形状の塊として移動し、ハンダが隙間からその外部に出るとボール状の塊となる。このボール状ハンダは、導体リードとランドとの接続部近傍においてブリッジ等を形成して電気的ショートの原因となる。また、上述したダミーランドを基板上に形成しても、リフローハンダ付け工程におけるフレーク状ハンダやボール状ハンダの移動方向は不規則であるため、それらが必ずしもダミーランド方向に流れるとは限らない。そのため、ダミーランドを形成しても、フレーク状ハンダやボール状ハンダによるショートを防止できない場合が多かった。
【０００８】
本発明は、基板や半導体パッケージに溝を設けたり露出金属部材を設けることにより、フレーク状ハンダやボール状ハンダによるショートを防止できる半導体パッケージの実装構造を提供するものである。
【０００９】
【課題を解決するための手段】
本発明は、半導体パッケージのリード端子を基板上のランドに、半導体パッケージのチップ放熱部材を基板上の金属パターン上にそれぞれリフロー法によりハンダ接続する半導体パッケージの実装構造に適用される。そして、金属パターンの面積をチップ放熱部材の面積よりも大きく設定するとともに、金属パターン上のチップ放熱部材との接続部を除く領域を、周囲を囲むように接続部に接する第１のパターン領域と、周囲を囲むように第１のパターン領域に接する第２のパターン領域とに分割し、所定厚さのソルダーレジスト層を第１のパターン領域上に形成して、ソルダーレジスト層と半導体パッケージとの間に接続部を囲む第１の隙間領域を形成し、第２のパターン領域の金属パターンを露出させて、露出した金属パターンと半導体パッケージとの間に第１の隙間領域よりも間隔が大きい第２の隙間領域を形成したことを特徴とする。
本発明は、半導体パッケージのリード端子を基板上のランドに、半導体パッケージのチップ放熱部材を基板上の放熱又は電極用金属パターン上にそれぞれリフロー法によりハンダ接続する半導体パッケージの実装構造に適用される。そして、金属パターンは、チップ放熱部材との接続部および該接続部を囲む周囲領域を有し、周囲領域上にソルダーレジストを形成して、ソルダーレジストと半導体パッケージとの間に接続部を囲む第１の隙間領域を形成し、ソルダーレジストの外縁領域と対向する半導体パッケージの面に、第１の隙間領域の周囲を囲むように溝を形成して、外縁領域と半導体パッケージとの間に第１の隙間領域よりも間隔が大きい第２の隙間領域を形成し、半導体パッケージの前記溝の内周側に接する面に、金属露出面を形成したことを特徴とする。
本発明は、半導体パッケージのリード端子を基板上のランドに、半導体パッケージのチップ放熱部材を基板上の放熱又は電極用金属パターン上にそれぞれリフロー法によりハンダ接続する半導体パッケージの実装構造に適用される。そして、金属パターンの面積をチップ放熱部材の面積よりも大きく設定するとともに、金属パターン上のチップ放熱部材との接続部にその周囲を囲むように接する周囲領域、および、その周囲領域から半導体パッケージのリード端子が設けられていないパッケージ隅方向に延在する延在領域に、ソルダーレジストを形成して、ソルダーレジストと半導体パッケージとの間に接続部を囲む第１の隙間領域を形成し、延在領域の先端を除く周囲領域および延在領域の外周に接して基板を露出させ、露出した基板と半導体パッケージとの間に第１の隙間領域よりも間隔が大きい第２の隙間領域を形成し、延在領域の一部に、チップ放熱部材を金属パターン上にハンダ接続する際に生じるハンダフレークを捕捉する金属パターンの露出面を設けたことを特徴とする。
【００１０】
【発明の効果】
請求項１〜４の発明によれば、ハンダ接続の際に生じるハンダフレークがフラックスとともに移動しても、金属パターンの露出面や金属露出面により阻止されてリード端子に達することがない。その結果、リード端子部分にハンダフレークが付着するの防止することができ、ハンダフレーク付着に起因する電気的ショートを確実に防止することができる。
また、請求項１〜３の発明によれば、チップ放熱部材を金属パターンに接続するハンダから溶けだしたフラックスは、まず最初に、その周囲に形成された第１の隙間領域に拡がり、その第１の隙間領域の周囲に設けられた間隔のより大きい第２の隙間領域がフラックスのさらなる拡がりを規制する。
請求項４の発明によれば、チップ放熱部材を金属パターンに接続するハンダから溶けだしたフラックスは、まず最初に、その周囲に形成された第１の隙間領域に拡がり、第１の隙間領域より間隔の大きい第２の隙間領域よってフラックスのさらなる拡がりが規制される。また、第１の隙間領域のフラックスは、半導体パッケージのリード端子が設けられていないパッケージ隅方向に延在する延在領域へと拡がり、延在領域の一部に設けられた金属パターンの露出面によりハンダフレークが捕捉される。
【００１１】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を説明する。
−第１の実施の形態−
図１，２は本発明による半導体パッケージの実装構造の第１の実施の形態を示す図である。図１はプリント基板２上に実装された半導体パッケージ１を示す平面図であり、図２は図１のＩＩ−ＩＩ断面図である。半導体パッケージ１にはリード端子１６が複数設けられており、これらのリード端子１６はハンダ５ｂ（図２参照）によりプリント基板２のランド３に接続される。図１の破断面部分は半導体パッケージ１が搭載されている部分のプリント基板２を示したものであり、ハンダ５ａ，ソルダーレジスト１２およびトラップ部材４ａが示されている。
【００１２】
図２の断面図に示すように、半導体パッケージ１は半導体チップ１８を絶縁性のモールド材１ａでモールドしたものであり、リード端子１６と金属製放熱部材１５がモールド材１ａの外部に露出している。半導体チップ１８は金属製放熱部材１５上に設けられており、放熱部材１５のチップ載置面とは反対側の面が半導体パッケージ１の裏面側に露出している。半導体チップ１８の端子（不図示）とリード端子１６とはボンディングワイヤ１９により接続されている。
【００１３】
一方、プリント基板２側には、ランド３の他に放熱用金属パターン４、電極用金属パターン７が形成されている。なお、この電極用金属パターン７は、例えば対ノイズ性向上のために通常設けられる接地用電極パターンである。図２は、リフロー工法の加熱工程前の状態を示したものであり、放熱用金属パターン４上の一部およびランド３上にはペースト状のハンダ５ａ，５ｂが塗布されている。放熱用金属パターン４の場合には、半導体パッケージ１の放熱部材１５と対向する部分だけに矩形状のハンダ５ａが塗布されている（図１参照）。なお、本実施の形態においては金属パターン４を放熱用金属パターンとしているが、これが電極用金属パターンであっても良い。
【００１４】
図１に示すように、ハンダ５ａの周囲には、ハンダ５ａを囲むようにソルダーレジスト１２が設けられている。実際には、放熱用金属パターン４上に矩形輪状のソルダーレジスト１２が形成され、そのソルダーレジスト１２で囲まれた矩形領域にペースト状のハンダ５ａが塗布される。なお、図２に示すように、電極用金属パターン７上にもソルダーレジスト１２が形成されている。放熱用金属パターン４のソルダーレジスト形成領域の外側の領域４ａは、金属パターン４の金属面が露出しており、以下では、この領域４ａをトラップ部材と呼ぶことにする。
【００１５】
半導体パッケージ１はこれらハンダ５ａ，５ｂ上に載置され、その後の加熱・冷却工程により各ハンダ５ａ，５ｂが溶融・凝固して、リード端子１６とランド３とがハンダ接続されるとともに、放熱部材１５と金属パターン４とがハンダ接続される。半導体パッケージ１をハンダ５ａ，５ｂ上に載置すると、半導体パッケージ１の裏面とプリント基板２との間には隙間８，９が形成される。
【００１６】
本実施の形態では、ハンダ５ａの周囲の金属パターン４上には矩形輪状のソルダーレジスト１２が形成され、その部分の隙間８は間隔が狭くなっている。一方、隙間８の周囲のトラップ部材４ａの部分の隙間９は、ソルダーレジスト１２が形成されていないため、隙間８に比べて間隔が大きくなっている。
【００１７】
図３は、加熱工程において隙間部分を拡がるフラックスを説明する図であり、図２の隙間部分の拡大図である。加熱工程では、ハンダ５ａ，５ｂ中からフラックスが溶け出す。金属パターン４上のハンダ５ａから溶けだしたフラックス１０は、毛細管現象により間隔の狭い隙間８の領域に拡がろうとする。このとき、隙間９のギャップ間隔は隙間８よりも大きいため、フラックス１０は最初に隙間８全体に拡がり、その間は隙間９側に漏れ出ることは無い。
【００１８】
さらに、隙間８が形成される面積、すなわち金属パターン４上におけるソルダーレジスト１２の面積は、ハンダ５ａから溶けだしたフラックス１０の全てを隙間８内に留まらせるのに充分な面積を有するように設定されている。その結果、フラックス１０が隙間８から隙間９側に拡がるのを防止することができ、フラックス１０とともにハンダフレーク６が隙間９側に流れ出して電気的ショートの原因となるのを防止できる。
【００１９】
また、フラックス１０中を浮遊するハンダフレーク６が隙間８から隙間９側に飛び出した場合であっても、ハンダフレーク６は金属パターン４を露出させたトラップ部材４ａに捕捉されるようになっている。トラップ部材４ａは金属部が露出しているため、接触したハンダフレーク６と金属同士の結合が生じ、ハンダフレーク６はその場所に拘束されることになる。そのため、隙間８から飛び出したハンダフレーク６が半導体パッケージ１のリード端子１６付近まで移動することはなく、ハンダフレーク６による電気的ショートを防止することができる。
【００２０】
図４は比較例を示す図であり、隙間９や金属トラップ４ａなどを備えていない実装構造における、フラックス１０の流れやハンダフレーク６の挙動を説明する断面図である。図４では、プリント基板２０のランド３および放熱用金属パターン２４上にペースト状のハンダ５を塗布し、それらの上に半導体パッケージ１を載置して加熱したときの状況を示している。放熱用金属パターン２４の面積は、半導体パッケージ１の放熱部材１５の面積とほぼ同一となっている。また、プリント基板２０には電極用金属パターン２１が形成されており、その上にはソルダーレジスト１２が形成されている。
【００２１】
加熱工程によりハンダ５は溶融し、リード端子１６とランド３、および放熱部材１５と放熱用金属パターン２４はそれぞれハンダ接続される。加熱によりハンダ５からフラックス１０が溶けだし、毛細管現象により半導体パッケージ１と基板２０との隙間内に拡がる。このとき、ハンダ５の一部が分離してフラックス１０内に飛び出し、ハンダフレーク６としてフラックス１０内を浮遊する。そのようなハンダフレーク６が隙間の縁に達して隙間から飛び出すと、空間が急に広くなるためにハンダがボール状になる。
【００２２】
図４からも分かるように、隙間の縁はリード端子６とランド３とのハンダ接続部に近い位置にあるので、このようなハンダボール２２がハンダ接続部に移動して付着すると、ハンダボール２２によって隣同士のリード端子が電気的にショートするおそれがあった。
【００２３】
一方、上述した第１の実施の形態では、プリント基板２上に設けられた放熱用金属パターン４の面積を半導体パッケージ１の放熱部材１５の面積よりも大きくし、ハンダ５ａの周囲にソルダーレジスト１２を形成した。さらに、ソルダーレジスト１２の外周側に金属パターン４の金属部が露出したトラップ部材４ａを形成することによって、隙間８の外周部分に隙間間隔の大きな隙間９の領域を形成した。その結果、フラックス１０ともにハンダフレーク６が隙間９へ流れ出すのを防止することができる。また、ハンダフレーク６が隙間８から隙間９側に飛び出た場合でも、そのハンダフレーク６はトラップ部材４ａに拘束され、リード端子６側に移動することは無いため、ハンダフレーク６に起因する電気的なショートを確実に防止することができる。
【００２４】
［変形例］
図５〜図７は第１の実施の形態の変形例を示す図である。図５は図２と同様の断面図であり、図６は半導体パッケージ１００の裏面側の一部を示す斜視図である。変形例では、半導体パッケージ１００の裏面であって隙間８の外周領域に相当する部分に、隙間８を囲むようなトラップ部材１０１を形成した。さらに、そのトラップ部材１０１の外周を囲む溝１０２を、半導体パッケージ１００の裏面に形成した。トラップ部材１０１は放熱部材１５を構成するリードフレームの一部を利用することにより容易に形成することができる。１００ａはモールド材である。
【００２５】
溝１０２とプリント基板２０との隙間１０９は隙間８に比べてギャップ間隔が大きくなっており、また、隙間８の容積は溶け出すフラックス１０の量に比べて充分な広さに設定されているので、フラックス１０が隙間８から流れ出すのを防止することができる。さらに、隙間８の周囲にトラップ部材１０１を設けたので、金属パターン４によるトラップ部材４ａと相俟ってハンダフレーク６の拘束能力がより高まる。
【００２６】
もちろん、図７のように基板側にトラップ部材４ａがない場合であっても、トラップ部材１０１によりハンダフレークは拘束される。図７に示す例では、ソルダーレジスト１２で覆われた金属パターン４は、半導体パッケージ１００ａの溝１０２に対向する位置まで形成されており、溝１０２とソルダーレジスト１２との間にギャップ間隔の広い隙間１０９が形成される。
【００２７】
上述した変形例のように半導体パッケージ１００側にトラップ部材１０１や溝１０２を形成することにより、パターン配線の引き回しの都合等により基板側に隙間９やトラップ部材４ａを形成できない場合であっても、半導体パッケージ１００側で容易に対応することができる。
【００２８】
なお、上述した実施の形態では、トラップ部材４ａ，１０１を隙間８の周囲に接するように設けたが、隙間８から流れ出たハンダフレーク６がランド３に達しないようにできれば必ずしも接していなくても良い。
【００２９】
−第２の実施の形態−
図８は本発明による実装構造の第２の実施の形態を説明する図であり、（ａ）は半導体パッケージ１が搭載されるプリント基板の平面図で、（ｂ）は（ａ）のＶＩＩ−ＶＩＩ断面図である。プリント基板３０上には破線で示すように半導体パッケージ１が搭載される。３４は半導体パッケージ１の放熱部材１５がハンダ接続される放熱用金属パターンであり、ハンダ５が塗布される領域を囲む周囲領域にはソルダーレジスト１２が形成されている。
【００３０】
金属パターン３４のソルダーレジスト１２と半導体パッケージ１との間には、第１の実施の形態と同様に間隔の小さな隙間８が形成される。金属パターン３４の四隅は、ランド３の配列が切れている方向に延びている。すなわち隙間８（８ａ）の領域は、図８（ａ）に示すように、ハンダ５の周囲だけでなく、符号８ａで示すように半導体パッケージ１の四隅方向に延びている。四隅の隙間８ａの入口部分には、部分的にソルダーレジスト１２を除去したトラップ部材３４ａが形成されている。図８（ａ）に示す例では、各隙間８ａに対して３箇ずつトラップ部材３４ａが形成されている。なお、本実施の形態においてはトラップ部材３４ａの数を３個としたが、トラップ部材３４ａの数はこれに限定されるものではない。
【００３１】
隙間８（８ａ）の周囲には、隙間８よりもギャップ間隔の大きな隙間９が形成されている。この隙間９は、隙間８ａの端部（矢印が記されている部分）のみで切れている。本実施の形態では、図８（ｂ）に示すように基板材を露出させるようにして隙間９の領域を形成している。上述した第１の実施の形態では、ハンダ５ａの周囲の隙間８の領域の面積を、溶けだしたフラックス１０を溜めるのに充分な大きさに設定したが、第２の実施の形態では第１の実施の形態の場合よりも小さく設定している。そのように設定することにより、半導体パッケージ１の裏面にあたるプリント基板上に、配線の引き回しなどに利用される配線パターンやスルーホールやＶＩＡホールなどが形成できるエリアＥを充分確保することができる。図８（ｂ）では、エリアＥに電極用金属パターン３２が形成されている。
【００３２】
本実施の形態では、ハンダ５から溶けだしたフラックスは毛細管現象により間隔の狭い隙間８に拡がり、ハンダ５の周辺部分の隙間８から四隅の隙間８ａ方向へと拡がる。溶けだしたフラックスの量が隙間８（８ａ）の容積よりも多い場合、余分なフラックスは隙間８ａの端部方向に拡がり、隙間９が切れている部分から矢印のように基板上に流れ出す。なお、フラックスが流れ出す部分はランド３の配列が切れている領域でもあり、ソルダーレジスト１２が形成された電極パターン３４をこの領域方向に延ばすことにより、隙間８ａを介して隙間８内のフラックスをランド３を避けるように排出させることができる。そのため、ランド３とリード端子とのハンダ接続へのフラックスの悪影響を防止することができる。
【００３３】
また、ハンダ５の一部がフラックス内に溶けだしてハンダフレークとなって浮遊しても、ハンダフレークはフラックスの流れに従って隙間８ａ方向に移動する。隙間８ａの入口部分にはトラップ部材３４ａが形成されているため、ハンダフレークはこのトラップ部材３４ａに捕捉される。
【００３４】
以上説明した実施の形態と特許請求の範囲の要素との対応において、金属パターン４のソルダーレジスト１２が形成される領域が第１のパターン領域を、金属パターン４のトラップ部材４ａが第２のパターン領域を、隙間８ａが延在領域をそれぞれ構成している。また、本発明の特徴を損なわない限り、本発明は上記実施の形態に何ら限定されるものではない。
【図面の簡単な説明】
【図１】本発明による半導体パッケージの実装構造の第１の実施の形態を示す平面図である。
【図２】図１のＩＩ−ＩＩ断面図である。
【図３】加熱工程において隙間部分を拡がるフラックスを説明する図である。
【図４】比較例を示す図である。
【図５】第１の実施の形態の変形例を示す断面図である。
【図６】図５に示す半導体パッケージ１００の裏面側の一部を示す斜視図である。
【図７】変形例の他の例を示す図である。
【図８】本発明による実装構造の第２の実施の形態を説明する図であり、（ａ）は半導体パッケージ１が搭載されるプリント基板の平面図で、（ｂ）は（ａ）のＶＩＩ−ＶＩＩ断面図である。
【符号の説明】
１，１００ 半導体パッケージ
２，２０，３０ プリント基板
３ ランド
４，７，２４，３２，３４ 金属パターン
４ａ，１０１，３４ａ トラップ部材
５，５ａ，５ｂ ハンダ
６ ハンダフレーク
８，８ａ，９，１０９ 隙間
１０ フラックス
１２ ソルダーレジスト
１５ 放熱部材
１６ リード端子
１８ 半導体チップ
２２ ハンダボール
１０２ 溝[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor package mounting structure having a heat dissipation member on a side surface of a substrate.
[0002]
[Prior art]
As a method for soldering and mounting a semiconductor package having a semiconductor lead such as a flat package on a printed circuit board, there is a flow soldering method in which solder heated in advance is sprayed or soldered by being immersed in a solder bath. In flow soldering, excess solder may bridge between conductor lead terminals due to the influence of the solder flow, which may cause an electrical short circuit. Therefore, a method for preventing the above-described electrical short by providing a dummy land for drawing extra solder at a position downstream of the solder flow on the substrate is known (for example, see Patent Document 1).
[0003]
However, along with the increase in the density of electronic component mounting, it is proceeding in the direction of narrowing the pitch between conductor leads. In particular, when a flat package having a pitch of 0.5 mm or less is soldered and mounted on a substrate, a reflow soldering method tends to be used instead of the above-described flow soldering. In reflow soldering, the solder paste is printed on the land of the printed circuit board, and a flat package is mounted on the circuit board so that the conductor leads are placed on the solder paste. The land is soldered (see, for example, Patent Document 2).
[0004]
[Patent Document 1]
JP-A-8-250844 [Patent Document 2]
Japanese Patent Laid-Open No. 7-74209
[Problems to be solved by the invention]
In some flat packages, a metal heat radiating member is exposed and provided on a part of the substrate side of the package body molded with a molding material. The substrate side of the package body is a surface facing the substrate when the semiconductor package is mounted on the substrate, and will be referred to as a back surface below. When the flat package is mounted on the printed circuit board in the soldering process, the heat radiating member is radiated on the printed circuit board or on a solder paste printed on an electrode metal pattern (hereinafter simply referred to as a metal pattern for the sake of simplicity). A very narrow gap is formed between the mold part on the back surface of the package and the substrate.
[0006]
In the reflow soldering heating process, the flux component contained in the solder paste on the metal pattern starts to melt, and spreads in the gap between the back surface of the package and the printed circuit board by capillary action. However, extra solder or solder that behaves in an unstable manner without coming into contact with the metal pattern or the heat radiating member may be taken into the above-described spread of the flux and move in the gap between the back surface of the package and the printed board.
[0007]
In that case, the melted solder moves as the flux spreads, moves as a flake-shaped lump while in the gap, and becomes a ball-shaped lump when the solder comes out of the gap. This ball-shaped solder forms a bridge or the like in the vicinity of the connection portion between the conductor lead and the land, causing an electrical short circuit. Even if the dummy lands described above are formed on the substrate, the movement directions of the flaky solder and the ball-shaped solder in the reflow soldering process are irregular, so that they do not always flow in the dummy land direction. For this reason, even if the dummy land is formed, it is often impossible to prevent short-circuiting due to flake solder or ball solder.
[0008]
The present invention provides a semiconductor package mounting structure that can prevent a short circuit caused by flake solder or ball solder by providing a groove or an exposed metal member in a substrate or semiconductor package.
[0009]
[Means for Solving the Problems]
The present invention is applied to a semiconductor package mounting structure in which a lead terminal of a semiconductor package is solder-connected to a land on a substrate and a chip heat dissipation member of the semiconductor package is solder-connected to a metal pattern on the substrate by a reflow method. And while setting the area of a metal pattern larger than the area of a chip | tip heat dissipation member, the area | region except a connection part with the chip | tip heat dissipation member on a metal pattern is the 1st pattern area | region which contact | connects a connection part so that the circumference | surroundings may be enclosed And dividing into a second pattern region in contact with the first pattern region so as to surround the periphery, a solder resist layer having a predetermined thickness is formed on the first pattern region, and the solder resist layer and the semiconductor package Forming a first gap region that surrounds the connecting portion, exposing the metal pattern of the second pattern region, and having a larger gap between the exposed metal pattern and the semiconductor package than the first gap region. Two gap regions are formed.
The present invention is applied to a semiconductor package mounting structure in which a lead terminal of a semiconductor package is connected to a land on the substrate and a chip heat dissipation member of the semiconductor package is connected to the heat dissipation on the substrate or the metal pattern for electrodes by reflow soldering. . The metal pattern has a connection portion with the chip heat radiating member and a peripheral region surrounding the connection portion. A solder resist is formed on the peripheral region, and the metal pattern surrounds the connection portion between the solder resist and the semiconductor package. 1 is formed, and a groove is formed on the surface of the semiconductor package facing the outer edge region of the solder resist so as to surround the first gap region, and the first gap region is formed between the outer edge region and the semiconductor package. A second gap region having a larger interval than the gap region is formed, and a metal exposed surface is formed on a surface of the semiconductor package that contacts the inner peripheral side of the groove.
The present invention is applied to a semiconductor package mounting structure in which a lead terminal of a semiconductor package is connected to a land on the substrate and a chip heat dissipation member of the semiconductor package is connected to the heat dissipation on the substrate or the metal pattern for electrodes by reflow soldering. . And while setting the area of a metal pattern larger than the area of a chip heat dissipation member, the surrounding area which touches the connection part with the chip heat dissipation member on a metal pattern so that the circumference may be surrounded, and the semiconductor package from the surrounding area A solder resist is formed in an extended region extending in the package corner direction where no lead terminal is provided, and a first gap region surrounding the connecting portion is formed between the solder resist and the semiconductor package. Exposing the substrate in contact with the outer periphery of the peripheral region and the extension region excluding the tip of the region, and forming a second gap region having a larger interval than the first gap region between the exposed substrate and the semiconductor package; Provided an exposed surface of the metal pattern that captures solder flakes generated when soldering the chip heat dissipation member on the metal pattern in part of the extended area And features.
[0010]
【The invention's effect】
According to the first to fourth aspects of the present invention, even if the solder flakes generated at the time of solder connection move together with the flux, they are blocked by the exposed surface of the metal pattern or the exposed metal surface and do not reach the lead terminal. As a result, it is possible to prevent the solder flake from adhering to the lead terminal portion, and it is possible to reliably prevent an electrical short circuit due to the solder flake adhesion.
According to the first to third aspects of the present invention, the flux that has melted from the solder that connects the chip heat dissipating member to the metal pattern first spreads to the first gap region formed around the flux, and the first The second gap area having a larger interval provided around the gap area restricts further spreading of the flux.
According to the invention of claim 4 , the flux that has melted from the solder connecting the chip heat dissipation member to the metal pattern first spreads in the first gap region formed around the flux, and is spaced from the first gap region. big second gap region thus further spreading of the flux is regulated. Further, the flux in the first gap region spreads to an extended region extending in the package corner direction where the lead terminals of the semiconductor package are not provided, and the exposed surface of the metal pattern provided in a part of the extended region Due to this, solder flakes are captured.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
-First embodiment-
1 and 2 are views showing a first embodiment of a semiconductor package mounting structure according to the present invention. FIG. 1 is a plan view showing a semiconductor package 1 mounted on a printed circuit board 2, and FIG. 2 is a sectional view taken along the line II-II in FIG. The semiconductor package 1 is provided with a plurality of lead terminals 16, and these lead terminals 16 are connected to the lands 3 of the printed circuit board 2 by solder 5b (see FIG. 2). 1 shows a portion of the printed board 2 on which the semiconductor package 1 is mounted, and shows a solder 5a, a solder resist 12, and a trap member 4a.
[0012]
As shown in the cross-sectional view of FIG. 2, the semiconductor package 1 is obtained by molding a semiconductor chip 18 with an insulating molding material 1a, and the lead terminals 16 and the metal heat dissipation member 15 are exposed to the outside of the molding material 1a. Yes. The semiconductor chip 18 is provided on the metal heat radiating member 15, and the surface of the heat radiating member 15 opposite to the chip mounting surface is exposed on the back surface side of the semiconductor package 1. A terminal (not shown) of the semiconductor chip 18 and the lead terminal 16 are connected by a bonding wire 19.
[0013]
On the other hand, on the printed board 2 side, in addition to the lands 3, a metal pattern 4 for heat dissipation and a metal pattern 7 for electrodes are formed. The electrode metal pattern 7 is, for example, a ground electrode pattern that is usually provided to improve noise resistance. FIG. 2 shows a state before the heating process of the reflow method, and paste-like solders 5 a and 5 b are applied on a part of the heat dissipating metal pattern 4 and on the land 3. In the case of the metal pattern 4 for heat dissipation, the rectangular solder 5a is apply | coated only to the part facing the heat radiating member 15 of the semiconductor package 1 (refer FIG. 1). In the present embodiment, the metal pattern 4 is a heat radiating metal pattern, but this may be an electrode metal pattern.
[0014]
As shown in FIG. 1, a solder resist 12 is provided around the solder 5a so as to surround the solder 5a. Actually, a rectangular ring-shaped solder resist 12 is formed on the metal pattern 4 for heat dissipation, and a paste-like solder 5 a is applied to a rectangular area surrounded by the solder resist 12. As shown in FIG. 2, a solder resist 12 is also formed on the electrode metal pattern 7. In the region 4a outside the solder resist formation region of the metal pattern 4 for heat dissipation, the metal surface of the metal pattern 4 is exposed. Hereinafter, this region 4a will be referred to as a trap member.
[0015]
The semiconductor package 1 is placed on the solders 5a and 5b, and the solders 5a and 5b are melted and solidified by the subsequent heating / cooling process so that the lead terminals 16 and the lands 3 are solder-connected, and the heat dissipation member. 15 and the metal pattern 4 are solder-connected. When the semiconductor package 1 is placed on the solders 5 a and 5 b, gaps 8 and 9 are formed between the back surface of the semiconductor package 1 and the printed board 2.
[0016]
In the present embodiment, a rectangular ring-shaped solder resist 12 is formed on the metal pattern 4 around the solder 5a, and the gap 8 in that portion is narrow. On the other hand, the gap 9 in the portion of the trap member 4 a around the gap 8 is larger than the gap 8 because the solder resist 12 is not formed.
[0017]
FIG. 3 is a diagram illustrating a flux that expands the gap portion in the heating process, and is an enlarged view of the gap portion of FIG. 2. In the heating process, the flux melts out of the solders 5a and 5b. The flux 10 that has melted from the solder 5a on the metal pattern 4 tends to spread in the region of the narrow gap 8 by capillary action. At this time, since the gap interval of the gap 9 is larger than that of the gap 8, the flux 10 first spreads over the entire gap 8 and does not leak to the gap 9 side during that time.
[0018]
Furthermore, the area in which the gap 8 is formed, that is, the area of the solder resist 12 on the metal pattern 4 is set to have an area sufficient to allow all of the flux 10 melted from the solder 5a to remain in the gap 8. ing. As a result, it is possible to prevent the flux 10 from spreading from the gap 8 to the gap 9 side, and it is possible to prevent the solder flake 6 from flowing out to the gap 9 side together with the flux 10 and causing an electrical short circuit.
[0019]
Further, even when the solder flake 6 floating in the flux 10 jumps out from the gap 8 toward the gap 9, the solder flake 6 is captured by the trap member 4 a with the metal pattern 4 exposed. . Since the metal part of the trap member 4a is exposed, the contacted solder flake 6 and the metal are bonded to each other, and the solder flake 6 is constrained to the place. Therefore, the solder flakes 6 jumping out from the gap 8 do not move to the vicinity of the lead terminals 16 of the semiconductor package 1, and electrical shorts due to the solder flakes 6 can be prevented.
[0020]
FIG. 4 is a diagram showing a comparative example, and is a cross-sectional view for explaining the flow of the flux 10 and the behavior of the solder flake 6 in a mounting structure that does not include the gap 9 or the metal trap 4a. FIG. 4 shows a situation when paste-like solder 5 is applied on the lands 3 and the heat radiation metal pattern 24 of the printed circuit board 20 and the semiconductor package 1 is placed on the solder 5 and heated. The area of the heat dissipation metal pattern 24 is substantially the same as the area of the heat dissipation member 15 of the semiconductor package 1. Further, an electrode metal pattern 21 is formed on the printed circuit board 20, and a solder resist 12 is formed thereon.
[0021]
The solder 5 is melted by the heating process, and the lead terminal 16 and the land 3, and the heat dissipation member 15 and the heat dissipation metal pattern 24 are soldered. The flux 10 is melted from the solder 5 by heating, and spreads in the gap between the semiconductor package 1 and the substrate 20 by capillary action. At this time, part of the solder 5 separates and jumps into the flux 10 and floats in the flux 10 as solder flakes 6. When such solder flake 6 reaches the edge of the gap and jumps out of the gap, the space suddenly increases and the solder becomes ball-shaped.
[0022]
As can be seen from FIG. 4, since the edge of the gap is located near the solder connection portion between the lead terminal 6 and the land 3, when such a solder ball 22 moves and adheres to the solder connection portion, the solder ball 22 As a result, the adjacent lead terminals may be electrically short-circuited.
[0023]
On the other hand, in the first embodiment described above, the area of the heat dissipation metal pattern 4 provided on the printed circuit board 2 is made larger than the area of the heat dissipation member 15 of the semiconductor package 1, and the solder resist 12 around the solder 5a. Formed. Furthermore, the trap member 4 a in which the metal portion of the metal pattern 4 is exposed is formed on the outer periphery side of the solder resist 12, thereby forming a region of the gap 9 having a large gap interval on the outer periphery of the gap 8. As a result, it is possible to prevent the solder flake 6 from flowing into the gap 9 together with the flux 10. Even when the solder flake 6 jumps from the gap 8 to the gap 9 side, the solder flake 6 is restrained by the trap member 4a and does not move to the lead terminal 6 side. Can be surely prevented.
[0024]
[Modification]
5-7 is a figure which shows the modification of 1st Embodiment. FIG. 5 is a cross-sectional view similar to FIG. 2, and FIG. 6 is a perspective view showing a part of the back side of the semiconductor package 100. In the modification, the trap member 101 that surrounds the gap 8 is formed on the back surface of the semiconductor package 100 and in the portion corresponding to the outer peripheral area of the gap 8. Further, a groove 102 surrounding the outer periphery of the trap member 101 was formed on the back surface of the semiconductor package 100. The trap member 101 can be easily formed by utilizing a part of the lead frame constituting the heat radiating member 15. Reference numeral 100a denotes a molding material.
[0025]
The gap 109 between the groove 102 and the printed circuit board 20 has a larger gap interval than the gap 8, and the volume of the gap 8 is set to be sufficiently large compared to the amount of the flux 10 that melts. The flux 10 can be prevented from flowing out of the gap 8. Furthermore, since the trap member 101 is provided around the gap 8, the restraining ability of the solder flake 6 is further enhanced in combination with the trap member 4a formed by the metal pattern 4.
[0026]
Of course, even if there is no trap member 4a on the substrate side as shown in FIG. In the example shown in FIG. 7, the metal pattern 4 covered with the solder resist 12 is formed up to a position facing the groove 102 of the semiconductor package 100 a, and a gap having a wide gap interval is formed between the groove 102 and the solder resist 12. 109 is formed.
[0027]
Even when the gap 9 and the trap member 4a cannot be formed on the substrate side due to the convenience of routing the pattern wiring by forming the trap member 101 and the groove 102 on the semiconductor package 100 side as in the modification described above, This can be easily handled on the semiconductor package 100 side.
[0028]
In the above-described embodiment, the trap members 4a and 101 are provided so as to be in contact with the periphery of the gap 8. However, the solder flakes 6 that have flowed out of the gap 8 may not necessarily be in contact with each other if possible. good.
[0029]
-Second Embodiment-
8A and 8B are diagrams for explaining a second embodiment of the mounting structure according to the present invention. FIG. 8A is a plan view of a printed circuit board on which the semiconductor package 1 is mounted, and FIG. It is VII sectional drawing. The semiconductor package 1 is mounted on the printed circuit board 30 as indicated by a broken line. Reference numeral 34 denotes a heat radiating metal pattern to which the heat radiating member 15 of the semiconductor package 1 is solder-connected, and a solder resist 12 is formed in a peripheral region surrounding a region where the solder 5 is applied.
[0030]
A small gap 8 is formed between the solder resist 12 of the metal pattern 34 and the semiconductor package 1 as in the first embodiment. The four corners of the metal pattern 34 extend in the direction in which the lands 3 are disconnected. That is, as shown in FIG. 8A, the region of the gap 8 (8a) extends not only around the solder 5 but also in the four corner directions of the semiconductor package 1 as indicated by reference numeral 8a. A trap member 34a from which the solder resist 12 has been partially removed is formed at the entrance portion of the gap 8a at the four corners. In the example shown in FIG. 8A, three trap members 34a are formed for each gap 8a. In the present embodiment, the number of trap members 34a is three, but the number of trap members 34a is not limited to this.
[0031]
A gap 9 having a gap interval larger than that of the gap 8 is formed around the gap 8 (8a). The gap 9 is cut only at the end of the gap 8a (the part where the arrow is marked). In the present embodiment, as shown in FIG. 8B, the region of the gap 9 is formed so as to expose the substrate material. In the first embodiment described above, the area of the gap 8 around the solder 5a is set to a size sufficient to collect the melted flux 10, but in the second embodiment, the first area It is set smaller than in the case of the embodiment. By setting in such a manner, it is possible to sufficiently secure an area E in which a wiring pattern, a through hole, a VIA hole, and the like used for wiring routing can be formed on the printed circuit board corresponding to the back surface of the semiconductor package 1. In FIG. 8B, the electrode metal pattern 32 is formed in the area E.
[0032]
In the present embodiment, the flux that has melted from the solder 5 spreads into the narrow gap 8 due to the capillary phenomenon, and spreads from the gap 8 in the peripheral portion of the solder 5 toward the gap 8a at the four corners. When the amount of the melted flux is larger than the volume of the gap 8 (8a), the excess flux spreads in the direction of the end of the gap 8a and flows out on the substrate as indicated by the arrow from the portion where the gap 9 is cut. The part where the flux flows out is also an area where the land 3 is not aligned. By extending the electrode pattern 34 on which the solder resist 12 is formed in this area direction, the flux in the gap 8 is transferred to the land 8 via the gap 8a. 3 can be discharged to avoid. Therefore, the adverse effect of the flux on the solder connection between the land 3 and the lead terminal can be prevented.
[0033]
Further, even if part of the solder 5 starts to melt into the flux and floats as solder flakes, the solder flakes move in the direction of the gap 8a according to the flux flow. Since the trap member 34a is formed in the inlet portion of the gap 8a, solder flakes Ru trapped in this trap member 34a.
[0034]
In the correspondence between the embodiment described above and the elements of the claims, the region where the solder resist 12 of the metal pattern 4 is formed is the first pattern region, and the trap member 4a of the metal pattern 4 is the second pattern. The gaps 8a constitute the extended areas. In addition, the present invention is not limited to the above embodiment as long as the characteristics of the present invention are not impaired.
[Brief description of the drawings]
FIG. 1 is a plan view showing a first embodiment of a semiconductor package mounting structure according to the present invention;
2 is a cross-sectional view taken along the line II-II in FIG.
FIG. 3 is a diagram illustrating a flux that expands a gap portion in a heating process.
FIG. 4 is a diagram showing a comparative example.
FIG. 5 is a cross-sectional view showing a modification of the first embodiment.
6 is a perspective view showing a part of the back surface side of the semiconductor package 100 shown in FIG. 5; FIG.
FIG. 7 is a diagram illustrating another example of a modified example.
8A and 8B are diagrams for explaining a second embodiment of a mounting structure according to the present invention, in which FIG. 8A is a plan view of a printed circuit board on which a semiconductor package 1 is mounted, and FIG. 8B is a diagram VII of FIG. It is -VII sectional drawing.
[Explanation of symbols]
1,100 Semiconductor package 2, 20, 30 Printed circuit board 3 Lands 4, 7, 24, 32, 34 Metal patterns 4a, 101, 34a Trap members 5, 5a, 5b Solder 6 Solder flakes 8, 8a, 9, 109 Gap 10 Flux 12 Solder resist 15 Heat dissipation member 16 Lead terminal 18 Semiconductor chip 22 Solder ball 102 Groove

Claims (4)

半導体パッケージのリード端子を基板上のランドに、半導体パッケージのチップ放熱部材を基板上の放熱又は電極用金属パターン上にそれぞれリフロー法によりハンダ接続する半導体パッケージの実装構造において、
前記金属パターンの面積を前記チップ放熱部材の面積よりも大きく設定するとともに、前記金属パターン上の前記チップ放熱部材との接続部を除く領域を、周囲を囲むように前記接続部に接する第１のパターン領域と、周囲を囲むように前記第１のパターン領域に接する第２のパターン領域とに分割し、
所定厚さのソルダーレジスト層を前記第１のパターン領域上に形成して、前記ソルダーレジスト層と前記半導体パッケージとの間に前記接続部を囲む第１の隙間領域を形成し、
前記第２のパターン領域の金属パターンを露出させて、前記露出した金属パターンと前記半導体パッケージとの間に前記第１の隙間領域よりも間隔が大きい第２の隙間領域を形成したことを特徴とする半導体パッケージの実装構造。In the semiconductor package mounting structure in which the lead terminal of the semiconductor package is connected to the land on the substrate, and the chip heat dissipation member of the semiconductor package is connected to the heat dissipation on the substrate or the metal pattern for electrodes by the reflow method, respectively.
The area of the metal pattern is set to be larger than the area of the chip heat dissipation member, and a region on the metal pattern excluding the connection portion with the chip heat dissipation member is in contact with the connection portion so as to surround the periphery. Dividing into a pattern region and a second pattern region in contact with the first pattern region so as to surround the periphery,
Forming a solder resist layer having a predetermined thickness on the first pattern region, and forming a first gap region surrounding the connecting portion between the solder resist layer and the semiconductor package;
The metal pattern of the second pattern region is exposed, and a second gap region having a larger interval than the first gap region is formed between the exposed metal pattern and the semiconductor package. Semiconductor package mounting structure. 請求項１に記載の半導体パッケージの実装構造おいて、
前記第２の隙間領域における前記半導体パッケージの基板側の面に、金属露出面を設けたことを特徴とする半導体パッケージの実装構造。In the mounting structure of the semiconductor package according to claim 1,
A semiconductor package mounting structure, wherein a metal exposed surface is provided on a substrate-side surface of the semiconductor package in the second gap region. 半導体パッケージのリード端子を基板上のランドに、半導体パッケージのチップ放熱部材を基板上の放熱又は電極用金属パターン上にそれぞれリフロー法によりハンダ接続する半導体パッケージの実装構造において、
前記金属パターンは、前記チップ放熱部材との接続部および該接続部を囲む周囲領域を有し、
前記周囲領域上にソルダーレジストを形成して、前記ソルダーレジストと前記半導体パッケージとの間に前記接続部を囲む第１の隙間領域を形成し、
前記ソルダーレジストの外縁領域と対向する前記半導体パッケージの面に、前記第１の隙間領域の周囲を囲むように溝を形成して、前記外縁領域と前記半導体パッケージとの間に前記第１の隙間領域よりも間隔が大きい第２の隙間領域を形成し、
前記半導体パッケージの前記溝の内周側に接する面に、金属露出面を形成したことを特徴とする半導体パッケージの実装構造。In the semiconductor package mounting structure in which the lead terminal of the semiconductor package is connected to the land on the substrate and the chip heat dissipation member of the semiconductor package is connected to the heat dissipation on the substrate or the electrode metal pattern by the reflow method,
The metal pattern has a connection portion with the chip heat dissipation member and a surrounding region surrounding the connection portion,
Forming a solder resist on the peripheral region, forming a first gap region surrounding the connecting portion between the solder resist and the semiconductor package;
A groove is formed on the surface of the semiconductor package facing the outer edge region of the solder resist so as to surround the first gap region, and the first gap is formed between the outer edge region and the semiconductor package. Forming a second gap region having a larger interval than the region;
A semiconductor package mounting structure, wherein a metal exposed surface is formed on a surface of the semiconductor package that contacts the inner peripheral side of the groove. 半導体パッケージのリード端子を基板上のランドに、半導体パッケージのチップ放熱部材を基板上の放熱又は電極用金属パターン上にそれぞれリフロー法によりハンダ接続する半導体パッケージの実装構造において、
前記金属パターンの面積を前記チップ放熱部材の面積よりも大きく設定するとともに、前記金属パターン上の前記チップ放熱部材との接続部にその周囲を囲むように接する周囲領域、および、その周囲領域から前記半導体パッケージのリード端子が設けられていないパッケージ隅方向に延在する延在領域に、ソルダーレジストを形成して、前記ソルダーレジストと前記半導体パッケージとの間に前記接続部を囲む第１の隙間領域を形成し、
前記延在領域の先端を除く前記周囲領域および延在領域の外周に接して前記基板を露出させ、前記露出した基板と前記半導体パッケージとの間に前記第１の隙間領域よりも間隔が大きい第２の隙間領域を形成し、
前記延在領域の一部に、前記チップ放熱部材を前記金属パターン上にハンダ接続する際に生じるハンダフレークを捕捉する前記金属パターンの露出面を設けたことを特徴とする半導体パッケージの実装構造。In the semiconductor package mounting structure in which the lead terminal of the semiconductor package is connected to the land on the substrate, and the chip heat dissipation member of the semiconductor package is connected to the heat dissipation on the substrate or the metal pattern for electrodes by the reflow method, respectively.
The area of the metal pattern is set to be larger than the area of the chip heat dissipation member, and the peripheral area in contact with the connection portion with the chip heat dissipation member on the metal pattern so as to surround the periphery, and from the peripheral area A first gap region surrounding the connection portion between the solder resist and the semiconductor package by forming a solder resist in an extending region extending in the package corner direction where no lead terminal of the semiconductor package is provided. Form the
The substrate is exposed in contact with the outer periphery of the peripheral region and the extended region excluding the tip of the extended region, and a gap between the exposed substrate and the semiconductor package is larger than the first gap region. 2 gap areas,
A mounting structure of a semiconductor package, wherein an exposed surface of the metal pattern for capturing solder flakes generated when the chip heat dissipation member is solder-connected to the metal pattern is provided in a part of the extension region.
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JP2018093084A (en) * 2016-12-05 2018-06-14 株式会社デンソー Semiconductor device
JP2019129159A (en) * 2018-01-19 2019-08-01 株式会社富士通ゼネラル Printed wiring board
JP6984787B2 (en) * 2019-05-07 2021-12-22 三菱電機株式会社 Semiconductor devices and their manufacturing methods

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