JP4114251B2

JP4114251B2 - Frequency control device

Info

Publication number: JP4114251B2
Application number: JP30683898A
Authority: JP
Inventors: 淳一郎戸波
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1998-10-28
Filing date: 1998-10-28
Publication date: 2008-07-09
Anticipated expiration: 2018-10-28
Also published as: JP2000132921A

Description

【０００１】
【発明の属する技術分野】
本発明は周波数制御装置に係り、特に光ディスクの再生信号に対して周波数引き込みを行う周波数制御装置に関する。
【０００２】
【従来の技術】
光ディスク等の高密度情報記録された記録媒体の再生系においては、位相同期ループ回路（ＰＬＬ回路）を用いて再生信号を位相同期させ、正しい時間間隔で正確にデータを抽出することは必要不可欠な処理である。しかし、ＰＬＬ回路が周波数を引き込める範囲は理論的には±５〜６％程度で、実際の信号では±３〜５％がせいぜいであるため、光ディスクのように信号の相対速度が大幅に切り換わるような場合（つまり、通常再生速度から２０倍速程度の高速再生速度まで大幅に再生速度を可変できる場合）でも、ＰＬＬ回路に周波数を引き込ませるための周波数制御装置が必要になる。
【０００３】
従来の周波数制御装置には大別して３つの方式がある。第１の方式の周波数制御装置は、同期信号間隔を用いる方法で、同期信号の中にはデータのランレングス制約よりも長い反転間隔パターンが埋め込まれており（ＤＶＤ等）、反転間隔の最も長いものだけを検出すると、同期信号間隔を検出することができる。また、ＣＤのＥＦＭ信号では、最大反転間隔がほぼ一定の確率で発生するため、これを検出する場合もある。上記の同期信号間隔や最大反転間隔を電圧制御発振器で発生するクロックでカウントし、正しい値か否かで判定を行う。しかし、この周波数制御装置は、１回のエラー検出が同期信号間隔なので、判定までに時間がかかる。
【０００４】
従来の第２の方式の周波数制御装置は、最大反転間隔パターンそのものの長さを用い、最大反転間隔で正しいゼロクロス検出回数が得られるかを判定する周波数制御装置である。しかし、この第２の方式の周波数制御装置は±５％〜６％程度まで精度よくＰＬＬ回路が周波数を引き込めるようにできるが、１回のエラー同期信号間隔なので、判定までに時間がかかる。
【０００５】
更に、第３の方式の周波数制御装置として、反転間隔の平均値とマスタクロックカウントとの比が、平均反転間隔になることを利用した周波数制御装置がある。図１０はこの第３の方式の従来の周波数制御装置の一例のブロック図を示す。同図において、発振器からのマスタクロックをカウンタ１でカウントして得られた値と設定値１とを比較器２で比較する。ここで、上記の設定値１は、再生信号の最大反転間隔に対して十分に長い値に設定されている。
【０００６】
比較器２からは設定した間隔で一致信号が取り出され、リセット信号としてカウンタ１及びゼロクロス検出器３に供給される。ゼロクロス検出器３は再生信号から生成したゼロレベル（閾値）を再生信号が横切る毎にゼロクロス検出信号を検出し、積算した値を出力する。これを減算器４に供給して設定値２と差分をとる。この設定値２は、平均反転間隔より演算される設定値１の長さのマスタークロック中に含まれるべき反転数を示している。この差分信号はエラー判定回路５に供給され、差分値に応じたエラー信号とされて、再生信号抽出クロック再生用の前記ＰＬＬ回路内のループフィルタに供給され、その特性を制御する。
【０００７】
この周波数制御装置によれば、設定した間隔でゼロクロス検出器３をリセットして、設定した間隔でのゼロクロスを検出させる構成で、スクランブルされている信号に対して有効であり、同期信号間隔よりも短い間隔でエラー判定ができるため、高速引き込みが可能であり、粗調整に利用される。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１０に示した従来の周波数制御装置は一定時間単位でエラーを判定しているので、再生信号のレートが変わったとき（通常再生速度から高速再生速度、あるいは同じ高速再生時でも倍速比が変わったとき）は無駄が多い場合がある。
【０００９】
更に、上記のいずれの周波数制御装置も、ゼロクロスの閾値（ゼロレベルの設定）が理想的であり、反転間隔（ゼロクロス）が正しく判定されていることを前提としているが、光磁気型や相変化型等の書き換え可能な光ディスク、あるいは追記型や再生専用型の光ディスクの再生信号特性は、図１１に示すように、高周波数ほどレベル低下する特性であり、再生信号波形のピークレベルが信号周波数に応じて変化してしまう。また、これらの特有の性質として波形の上下非対称特性があり、これによりセンターレベル（ゼロレベル）が大きく変化してしまう。特に光ディスクに対して高密度記録した場合は上記の傾向が著しい。
【００１０】
このため、自動閾値制御（ＡＴＣ：Automatic Threshold Control）により再生信号のセンターレベルを最適なゼロレベルにするよう制御しているが、ＡＴＣが収束過程のときや、信号が上下非対称で、かつ、ＡＴＣが信号の最大振幅の中心にゼロクロス検出のゼロレベルを合わせようとする場合は上記の閾値にずれが生じる。
【００１１】
例えば、図１２（Ａ）に示すように、波形が上下対称の再生信号ａ１に対して閾値がＩで示すように理想的であれば、ビットクロックａ２に同期して復号データａ３が正常に得られるが、ＡＴＣが収束過程にあるときは、図１２（Ｂ）に示すように、波形が上下対称の再生信号ｂ１に対して閾値がIIで示すように理想的な位置からずれるため、ビットクロックｂ２に同期して得られる復号データはｂ３で示すように、本来の復号データａ３とは異なってしまう。
【００１２】
また、図１２（Ｃ）にｃ１で示すように、再生信号波形が上下非対称であっても、閾値がIIIで示すように理想的であれば、ビットクロックｃ２に同期して復号データｃ３が正常に得られるが、図１２（Ｄ）にIVで示すように上下非対称な再生信号ｄ１の最大振幅の中心に閾値をＡＴＣが合わせた場合は、ビットクロックｄ２に同期して得られる復号データはｄ３で示すように、本来の復号データｃ３とは異なってしまう。
【００１３】
このように、閾値が理想的な位置からずれている図１２（Ｂ）及び（Ｄ）に示す状態では、正しい反転位置の検出はできず、同期信号に含まれる最大反転間隔を正確に判別することができず、見掛け上、最大反転間隔よりも長い反転間隔が誤って検出されてしまうため、前記の第１の方式や第２の方式の従来の周波数制御装置では、誤動作を引き起こし、結果として収束を遅らせてしまう。
【００１４】
また、図１２（Ｂ）及び（Ｄ）に示す状態では、ゼロクロスカウントは正しい値を示すことができなくなるため、第３の方式の周波数制御装置では、見掛け上、信号の相対速度が下がったように検出されるため、前記ＰＬＬ回路内の電圧制御発振器から取り出されるビットクロックの周波数を下げる方向へ誤動作し、状態を悪化させ、結果として収束を遅らせてしまう。
【００１５】
本発明は以上の点に鑑みなされたもので、閾値のずれに依存せず正確な復号データを得ることができるようにＰＬＬ回路に迅速に周波数引き込みを行わせ得る周波数制御装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は上記の目的を達成するため、入力再生信号に位相同期し、正しい時間間隔で正確に入力再生信号からデータを抽出するための信号を出力する位相同期ループ回路の周波数引き込みを制御する周波数制御装置であって、入力再生信号の最大振幅よりも小なる、互いに異なるｎ個（ｎは３以上の整数）の閾値のそれぞれについて当該入力再生信号が横切った回数を別々に積算したクロスカウント値をそれぞれ出力するｎ個のクロス検出器と、ビットクロックを計数する計数手段と、ｎ個のクロス検出器の各出力クロスカウント値と共通の設定値とをそれぞれ比較し、そのうちいずれかのクロスカウント値と設定値とが一致した時点でリセット信号を出力してｎ個のクロス検出器と計数手段をそれぞれリセットするリセット手段と、計数手段の出力ビットクロックカウント値が本来あるべき値からどれだけずれているかを検出してエラー信号を生成し、そのエラー信号を位相同期ループ回路内のループフィルタへ出力するエラー判定回路とを有する構成としたものである。
【００１７】
本発明では、クロスカウント値が設定値になったときの計数手段のビットクロックカウント値が、本来あるべき値からどれだけずれているかを検出してエラー信号を生成するようにしているため、再生信号の信号レートに対応してエラー信号を生成でき、また複数の閾値を用いることにより、再生信号に対するＡＴＣ制御に依存しない周波数制御ができる。
【００１８】
また、本発明は、ｎ個の閾値のうちレベルが隣接する２つの閾値同士の間隔はそれぞれ等しい値Ｐであり、かつ、その値Ｐを入力再生信号の最小反転間隔における振幅Ｑよりも小に設定したことを特徴とする。本発明では、ｎ個の閾値のうちどれか一つが必ず正しいゼロクロス値を示すことができる。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる周波数制御装置の一実施の形態の回路系統図を示す。同図において、光ディスク等の記録媒体からの再生信号は、ｎ個（ｎは３以上の整数）のクロス検出器１１₁〜１１_nにそれぞれ供給される。ここでは上記のｎは「３」であるものとして、以下説明する。クロス検出器１１₁〜１１₃のそれぞれは予め定めた互いに異なる閾値（スレッショルドレベル）が設定されており、その設定閾値を再生信号が横切る毎にカウントした積算値（クロスカウント値）を出力する。
【００２０】
ここで、上記の互いに異なる３つの閾値のうち、中間レベルの第１の閾値は再生信号の本来のセンターレベルの辺りに設定されており、また、残りの第２及び第３の閾値と第１の閾値との間隔は、最小反転間隔における振幅の最小値を見込み、少なくともその値よりも細かい刻みステップとされている。
【００２１】
つまり、図２に示すように、再生信号Ｓの本来のセンターレベルの辺りに設定されている中間レベルの上記の第１の閾値Ｔｈ１及びこれよりも大レベルの第２の閾値Ｔｈ２の間隔と、Ｔｈ１よりも小レベルの第３の閾値Ｔｈ３とＴｈ１との間隔とはいずれもＰで示すように等しくされ、かつ、最小反転間隔における振幅の最小値Ｑよりも上記の間隔Ｐを小さく設定される。これにより、これら３つの閾値Ｔｈ１〜Ｔｈ３のうちのいずれかの閾値が、必ず正しいゼロクロス値を示すことになる（図２の例では、閾値Ｔｈ３）。
【００２２】
再び図１に戻って説明するに、クロス検出器１１₁〜１１₃のそれぞれより取り出されたクロスカウント値は、１対１に対応して設けられた比較器１２₁〜１２₃に供給され、ここで共通の設定値と別々に大小比較される。この設定値は反転間隔に対して十分に長い期間における本来の平均ゼロクロスカウント値に設定されている。比較器１２₁〜１２₃はそれぞれ上記の設定値に一致したときにハイレベルの一致信号を出力するように構成されている。
【００２３】
このため、比較器１２₁〜１２₃のうち入力クロスカウント値が最も早く設定値に達した比較器から一致信号が取り出され、これがＯＲ回路１３を通してリセットパルスとしてクロス検出器１１₁〜１１₃に供給されてそのクロスカウント値をリセットすると共に、ダウンカウンタ１４に供給されてリセットする。前述したように、３つの閾値Ｔｈ１〜Ｔｈ３のうちのいずれかの閾値が、必ず正しいゼロクロス値を示すから、最も早く設定値に達したクロスカウント値が必ず最小反転間隔を含んでいると考えられ、これをエラー演算に使用するのである。
【００２４】
ダウンカウンタ１４は初期値がロードされ、周波数制御するＰＬＬ回路内の電圧制御発振器からのビットクロックが入力される毎にダウンカウントする。ここで、再生信号の復号のために用いるビットクロックのカウント値と、正しく反転位置が判別されたときのクロスカウント値と、反転間隔制限されており、かつ、スクランブル記録されている再生信号の平均反転間隔との間には、反転間隔に対して十分に長い期間において、
（ビットクロックカウント値）／（クロスカウント値）＝（平均反転間隔）
なる関係が成立する。
【００２５】
よって、クロスカウント値が一定の値になったとき、ビットクロックカウント値が本来あるべき値からどれだけずれているかによって、補正する方向へエラー信号を出力することにより、周波数制御が可能になる。そこで、この実施の形態では、クロスカウント値が一定の値になったとき、ビットクロックカウント値が本来あるべき値を初期値としてダウンカウンタ１４に設定することにより、クロスカウント値が設定値になったとき、ビットクロックカウント値が本来あるべき値からどれだけずれているかを示す値（差分値）をダウンカウンタ１４から取り出し、その差分値をエラー判定回路１５に供給し、これより差分値の値及びその極性に応じた値（例えば、＋１、０、−１）のエラー信号を出力させる。このエラー信号の出力周期がエラー出力サイクルである。
【００２６】
次に、本発明になる周波数制御装置の他の実施の形態について説明する。図３は本発明になる周波数制御装置の他の実施の形態の回路系統図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図３に示す実施の形態はｎ＝３の例であり、クロス検出器１１_１〜１１_３のそれぞれより取り出されたクロスカウント値は、１対１に対応して設けられた反転間隔検出器１６_１〜１６_３に供給され、ここで反転間隔の最大値が検出され、それぞれの検出結果はスイッチ回路１８に入力される。
【００２７】
一方、比較器１２１〜１２３の各出力信号はスイッチング（ＳＷ）信号生成器１７に供給されてスイッチング信号に変換された後スイッチ回路１８に供給され、比較器１２１〜１２３のうち入力クロスカウント値が最も早く設定値に達した比較器と同じクロスカウント値が入力される反転間隔検出器の出力検出信号を選択させるように、スイッチ回路１８を制御する。スイッチ回路１８により選択出力された反転間隔検出信号は、Ｄ型フリップフロップ１９のデータ入力端子に入力されて、ビットクロックに同期してラッチされた後、比較回路２０に供給される。
【００２８】
比較回路２０は入力信号に応じた既知の最大反転間隔設定値が入力されており、フリップフロップ１９から取り出された最大反転間隔検出値と一致するかどうか比較し、両者の値が一致する場合はエラー信号を出力しないが（値０の信号を出力する）、不一致の場合はその差の値、若しくは差の極性に応じた値（例えば、＋１、−１）のエラー信号を出力する。なお、図示の便宜上、フリップフロップ１９は単一で図示しているが、スイッチ回路１８から出力される最大反転間隔検出値のビット数に応じた個数、並列に設けられている。また、反転間隔検出器１６₁〜１６₃はＯＲ回路１３の出力信号によりリセットされる。
【００２９】
この実施の形態は、クロスカウント値が設定値に達するまでの期間、反転間隔検出器１６₁〜１６₃で検出される最大反転間隔は、正常状態では１回は既知の最大反転間隔設定値と同じものが出現していることに鑑みてなされたものであり、最大反転間隔検出値と最大反転間隔設定値との差により周波数エラー信号を生成してＰＬＬ回路のループフィルタへ出力するものである。最大反転間隔の検出さえできれば、エラーの演算はその最大反転間隔期間であっても、それを含む連続した反転間隔をもとに行っても構わない。
【００３０】
図４は本発明になる周波数制御装置が適用された記録媒体再生装置の一例のブロック図を示す。この記録媒体再生装置には、Ａ／Ｄ変換器２１へのシステムクロックにＰＬＬ回路内のＶＣＯ出力を用いてサンプリングする場合と、固定のシステムクロックでサンプリングしておいて、後段のＰＬＬ回路で補間する場合とがある。同図において、光ディスク等の記録媒体から再生された再生信号は、プリアンプ（図示せず）で前置増幅された後、Ａ／Ｄ変換器２１でＡ／Ｄ変換され、ＤＣ制御・利得制御回路２２において、公知のＤＣ制御（ＡＴＣ制御）及び利得制御（ＡＧＣ）がなされて、本発明になる周波数制御装置２３及びオートイコライザ２５に供給される。
【００３１】
周波数制御装置２３は入力されたディジタル再生信号と、ＰＬＬ回路２４からのビットクロックとを受け、図１と共に説明した構成によりエラー信号を出力し、ＰＬＬ回路２４内のループフィルタへ供給する。オートイコライザ２５はＰＬＬ回路２４の出力信号に基づいて、再生ディジタル信号の等化処理を行い、その出力信号を復号回路２６へ供給する。復号回路２６は入力ディジタル信号を復号し、その復号結果をＥＣＣ回路２７へ供給して誤り訂正符号を用いて誤り訂正を行って再生データを出力させる。
【００３２】
次に、周波数制御装置２３の出力エラー信号が入力されるＰＬＬ回路２４の要部について説明する。図５はＰＬＬ回路の要部の一例の回路図を示す。この回路の概要について説明するに、周波数制御装置２３の出力エラー信号は端子３１を介して演算器３２に供給され、ここで周波数エラーなしの場合以外のときはハイレベルの信号に変換されてＯＲ回路３３を通してＤ型フリップフロップ３５のイネーブル端子に供給されて動作状態とすると共に、ＡＮＤ回路３６に供給されて周波数イネーブル制御信号と論理積をとられる。
【００３３】
一方、端子３８に入力されたずれ量の比率を示す信号は、乗算器３９で後述のＤ型フリップフロップ４７の出力信号と乗算される。ここで、上記のずれ量の比率を示す信号は、前記ダウンカウンタ１４の値と目標値との比、すなわち（差分）／（初期値）の比で表される信号である。スイッチ３７は、ＡＮＤ回路３６からハイレベル信号が入力されるときは乗算器３９の信号を選択し、ＡＮＤ回路３６からローレベル信号が入力されるときは０を出力する。減算器４０はスイッチ３７の出力信号とＤ型フリップフロップ３５の出力信号を減算を行い、その減算結果を加算器４１に供給してＰＬＬ回路内の位相比較器からの位相エラー信号と加算した後、Ｄ型フリップフロップ３５のデータ入力端子に供給する。Ｄ型フリップフロップ３５はマスタークロックに同期してデータ入力端子に入力された信号をラッチして出力する。
【００３４】
減算器４０、加算器４１及びＤ型フリップフロップ３５からなるフィードバックループにより、周波数ずれ分が積分される。Ｄ型フリップフロップ３５の出力信号は加算器４２でＰＬＬ回路内の位相比較器からの位相エラー信号と加算された後、スイッチ４３を通して加算器４４に供給され、ここで周波数プリセット値と加算されてＤ型フリップフロップ４５のデータ入力端子に供給される。
【００３５】
Ｄ型フリップフロップ４５はマスタークロックに同期してデータ入力端子に入力された信号をラッチして得た信号を、ループフィルタの出力信号としてＰＬＬ回路内の電圧制御発振器（ＶＣＯ）に供給する。また、Ｄ型フリップフロップ４５はイネーブル端子にビットクロックが入力され、ビットクロックに同期してＤ型フリップフロップ４５の出力信号をＶＣＯへ供給する。また、Ｄ型フリップフロップ４７は、Ｄ型フリップフロップ３５の出力信号と周波数プリセット値を加算器４６で加算した信号をビットクロックに同期して出力する。なお、この図５の回路におけるビットクロックのパルス幅は、マスタクロックの１周期の期間である。
【００３６】
図６は本発明になる周波数制御装置が適用された記録媒体再生装置の他の例のブロック図を示す。図４ではディジタルのＰＬＬ回路２４を用いているが、この記録媒体再生装置では、ＰＬＬ回路２４を用いない例である。図６中、図４と同一構成部分には同一符号を付し、その説明を省略する。図６において、オートイコライザ２５から出力された信号（オートイコライザ２５の入力信号でも可）は、ゼロクロス検出器５１によりゼロクロス検出され、位相比較器５２で位相比較される。
【００３７】
位相比較器５２から出力された位相誤差信号は、ループフィルタ５３に供給される。このループフィルタ５３は周波数制御装置２３からのエラー信号により特性が制御される。ループフィルタ５３の出力信号は電圧制御発振器（ＶＣＯ）５４に制御電圧として印加され、その出力信号はシステムクロックとして出力される。システムクロックはビットクロックの自然数倍の周波数である。
【００３８】
次に、本実施の形態のシミュレーション結果について説明する。図７は本発明の周波数制御装置によるＰＬＬ回路のロックインの様子を示す。同図において縦軸は（マスタクロック周波数）／（ビットクロック周波数）で表される比であり、横軸は時間である。ＰＬＬ回路２４は周波数制御装置２３からのエラー信号（周波数制御信号）が入力される毎に６１、６２、６３で示すようにロックする周波数が切り替えられ、最終的に迅速に所定の周波数にロックできることがわかる。従来は上記の周波数切替が行われないか、又は誤動作により飛ばしてしまうため迅速なロックインができない。
【００３９】
図８は本発明の周波数制御装置を有する再生装置の復号信号のアイパターンの一例を示す。同図において、縦軸は量子化レベル、横軸は時間を示す。この例では、直流レベル、ゲイン及び周波数ともに正規の値に対して−２０％ずらした最悪な状態で動作を開始した場合でも、周波数制御装置２３による周波数引き込み動作がＤＣ制御・利得制御回路２２内のＡＴＣ及びＡＧＣがロックする前から始まっており、ＤＣ制御・利得制御回路２２のＡＴＣ及びＡＧＣがロックする前に、周波数を含めてＰＬＬ回路２４がロックすることが図８からわかり、またＰＬＬ回路２４のロック後に復号信号が得られることがわかる。
【００４０】
このように、この実施の形態によれば、図９（Ａ）に示すように、波形が上下対称の再生信号Ｓ１に対して３つの閾値Ｔｈ１、Ｔｈ２及びＴｈ３が理想的であれば、閾値Ｔｈ１のクロス検出結果に基づき、ビットクロックＣＬＫに同期して復号データａ１０が正常に得られることは勿論のこと、ＡＴＣが収束過程にあるときなどで、図９（Ｂ）に示すように、波形が上下対称の再生信号Ｓ２に対して、３つの閾値Ｔｈ１、Ｔｈ２及びＴｈ３が理想的な位置からずれていても、閾値Ｔｈ３のクロス検出結果に基づき、ビットクロックＣＬＫに同期して得られる復号データはｂ１０で示すように、本来の復号データａ１０と同じデータが得られる。
【００４１】
また、図９（Ｃ）に示すように、再生信号Ｓ３が上下非対称であっても、３つの閾値Ｔｈ１、Ｔｈ２及びＴｈ３が理想的であれば、閾値Ｔｈ１のクロス検出結果に基づき、ビットクロックＣＬＫに同期して復号データｃ１０が正常に得られることは勿論のこと、図９（Ｄ）に示すように上下非対称な再生信号Ｓ４の最大振幅の中心を閾値Ｔｈ１にＡＴＣが合わせた場合でも、閾値Ｔｈ３のクロス検出結果に基づき、ビットクロックＣＬＫに同期して得られる復号データはｄ１０で示すように、本来の復号データｃ１０と同一のデータが得られる。
【００４２】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば図１の実施の形態ではダウンカウンタ１４を用いたが、これに代えてビットクロックを加算計数するアップカウンタを用い、クロスカウント値が設定値になったとき、本来あるべき値からどれだけずれているかを比較回路で検出することでエラー信号を出力するようにしてもよい。
【００４３】
また、以上の実施の形態では、クロスカウント値が設定値に達する毎にエラー信号を発生するようにしているが、エラー信号が複数回連続して出力された時点で最終的なエラー信号を出力するようにしてもよい。更に、本発明は光スポットを揺動させるウォブリング等を使った公知のエラー検出方法とも併用が可能である。また、一定時間内にクロス検出結果が得られなければ、無信号として検出することにも利用できる。また更に、外部に無信号検出部を備え、誤ったエラー出力を出さないようにしてもよい。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、クロスカウント値が設定値になったときの計数手段のビットクロックカウント値が、本来あるべき値からどれだけずれているかを検出してエラー信号を生成することにより、再生信号の信号レートに対応してエラー信号を生成するようにしたため、高速再生速度に対応して無駄なく迅速に位相同期ループ回路に対して周波数引き込みさせることができる。
【００４５】
また、本発明によれば、再生信号に対するＡＴＣ制御に依存しない周波数制御ができるため、ＡＴＣ制御の収束を待たずに、従来よりも短時間で位相同期ループ回路に対して周波数引き込みさせることができる。
【００４６】
また、本発明によれば、すべてディジタル回路で構成できるので、集積回路化が容易であり、その場合は信頼性をアナログ回路に比べて向上できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の回路系統図である。
【図２】図１中の３つの閾値と再生信号との関係を説明する図である。
【図３】本発明の他の実施の形態の回路系統図である。
【図４】本発明装置が適用される再生装置の一例のブロック図である。
【図５】本発明装置からのエラー信号が入力されるＰＬＬ回路の要部の一例の回路図である。
【図６】本発明装置が適用される再生装置の他の例のブロック図である。
【図７】本発明の作用効果を説明する図である。
【図８】本発明装置を用いた再生装置の復号信号のアイパターンの一例を示す図である。
【図９】本発明装置による閾値と再生信号と復号データとの関係の各例を説明する図である。
【図１０】従来の一例のブロック図である。
【図１１】再生装置の一例の周波数特性図である。
【図１２】従来装置による閾値と再生信号と復号データとの関係の各例を説明する図である。
【符号の説明】
１１₁〜１１_n クロス検出器
１２₁〜１２_n 比較器（リセット手段）
１３ＯＲ回路（リセット手段）
１４ダウンカウンタ（計数手段）
１５エラー判定回路
１６₁〜１６_n 反転間隔検出器
１７ＳＷ信号生成器（選択手段）
１８スイッチ回路（選択手段）
２０比較回路
２３周波数制御装置
２４位相同期ループ回路（ＰＬＬ回路）
Ｔｈ１、Ｔｈ２、Ｔｈ３閾値[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a frequency control device, and more particularly to a frequency control device that pulls in a frequency with respect to a reproduction signal of an optical disc.
[0002]
[Prior art]
In a reproducing system of a recording medium on which high-density information is recorded such as an optical disk, it is indispensable to use a phase-locked loop circuit (PLL circuit) to phase-lock the reproduced signal and extract data accurately at correct time intervals. It is processing. However, the range in which the PLL circuit can pull in the frequency is theoretically about ± 5 to 6%, and ± 3 to 5% at most in the actual signal, so the relative speed of the signal is greatly cut off like an optical disc. Even in such a case (that is, when the playback speed can be varied greatly from the normal playback speed to a high playback speed of about 20 times speed), a frequency control device is required for drawing the frequency into the PLL circuit.
[0003]
There are roughly three types of conventional frequency control devices. The frequency control device of the first method uses a synchronization signal interval. In the synchronization signal, an inversion interval pattern longer than the data run length constraint (DVD etc.) is embedded, and the inversion interval is the longest. If only one is detected, the synchronization signal interval can be detected. Further, in the CD EFM signal, the maximum inversion interval occurs with a substantially constant probability, and this may be detected. The synchronization signal interval and the maximum inversion interval are counted by a clock generated by a voltage controlled oscillator, and a determination is made based on whether the value is correct. However, this frequency control device takes time until the determination because one error detection is the synchronization signal interval.
[0004]
The conventional second type frequency control device is a frequency control device that uses the length of the maximum inversion interval pattern itself to determine whether the correct number of zero cross detections can be obtained at the maximum inversion interval. However, although the frequency control device of the second system can accurately pull in the frequency to about ± 5% to 6%, it takes time to make a determination because it is one error synchronization signal interval.
[0005]
Further, as a third type of frequency control device, there is a frequency control device that utilizes the fact that the ratio of the average value of the inversion interval to the master clock count becomes the average inversion interval. FIG. 10 shows a block diagram of an example of a conventional frequency control apparatus of the third system. In the figure, a value obtained by counting a master clock from an oscillator by a counter 1 is compared with a set value 1 by a comparator 2. Here, the set value 1 is set to a value sufficiently long with respect to the maximum inversion interval of the reproduction signal.
[0006]
A coincidence signal is taken out from the comparator 2 at a set interval and supplied to the counter 1 and the zero cross detector 3 as a reset signal. The zero cross detector 3 detects the zero cross detection signal every time the reproduction signal crosses the zero level (threshold) generated from the reproduction signal. Detected and integrated value is output. This is supplied to the subtracter 4 to obtain a difference from the set value 2. This set value 2 is included in the master clock having the length of the set value 1 calculated from the average inversion interval. Should The inversion number is shown. This difference signal is supplied to the error determination circuit 5, converted into an error signal corresponding to the difference value, and supplied to the loop filter in the PLL circuit for reproducing the reproduction signal extraction clock to control its characteristics.
[0007]
According to this frequency control device, the zero cross detector 3 is reset at a set interval to detect a zero cross at the set interval, and is effective for a scrambled signal. Since error determination can be performed at short intervals, high-speed pull-in is possible and it is used for coarse adjustment.
[0008]
[Problems to be solved by the invention]
However, since the conventional frequency control apparatus shown in FIG. 10 determines an error in a certain time unit, when the playback signal rate changes (from normal playback speed to high playback speed, or even at the same high speed playback, the double speed ratio). ) May be wasteful.
[0009]
Furthermore, in any of the above frequency control devices, it is assumed that the zero-crossing threshold (zero level setting) is ideal and the inversion interval (zero-crossing) is correctly determined. As shown in FIG. 11, the reproduction signal characteristic of a rewritable optical disk such as a mold or a write-once or read-only optical disk is a characteristic that the level decreases as the frequency increases, and the peak level of the reproduction signal waveform becomes the signal frequency. It will change accordingly. In addition, as a characteristic of these, there is a vertical asymmetry characteristic of the waveform, which causes the center level (zero level) to change greatly. In particular, the above-mentioned tendency is remarkable when high-density recording is performed on an optical disk.
[0010]
For this reason, the center level of the reproduction signal is controlled to an optimum zero level by automatic threshold control (ATC). However, when the ATC is in the convergence process, the signal is asymmetric in the vertical direction, and the ATC. However, when the zero level of the zero cross detection is set to the center of the maximum amplitude of the signal, the threshold value is shifted.
[0011]
For example, as shown in FIG. 12 (A), if the threshold is ideal for the reproduced signal a1 having a symmetrical waveform, the decoded data a3 can be normally obtained in synchronization with the bit clock a2. However, when the ATC is in the process of convergence, as shown in FIG. 12B, the threshold is shifted from the ideal position as indicated by II with respect to the reproduction signal b1 having a vertically symmetrical waveform. The decoded data obtained in synchronization with b2 is different from the original decoded data a3, as indicated by b3.
[0012]
Also, as indicated by c1 in FIG. 12C, even if the reproduced signal waveform is vertically asymmetric, if the threshold is ideal as indicated by III, the decoded data c3 is normal in synchronization with the bit clock c2. However, when the ATC matches the threshold value with the center of the maximum amplitude of the vertically asymmetric reproduction signal d1 as indicated by IV in FIG. 12D, the decoded data obtained in synchronization with the bit clock d2 is d3. As shown in FIG. 5, the original decoded data c3 is different.
[0013]
Thus, in the state shown in FIGS. 12B and 12D where the threshold value is deviated from the ideal position, the correct inversion position cannot be detected, and the maximum inversion interval included in the synchronization signal is accurately determined. The reversal interval longer than the maximum reversal interval is erroneously detected. 1 The method and the number 2 In the conventional frequency control apparatus of this type, a malfunction occurs, and as a result, convergence is delayed.
[0014]
In addition, in the state shown in FIGS. 12B and 12D, the zero cross count cannot show a correct value, and thus the third method of the frequency control device seems to have lowered the relative speed of the signal. Therefore, it malfunctions in the direction of lowering the frequency of the bit clock extracted from the voltage controlled oscillator in the PLL circuit, worsening the state and consequently delaying convergence.
[0015]
The present invention has been made in view of the above points, and provides a frequency control device that can cause a PLL circuit to quickly perform frequency pull-in so that accurate decoded data can be obtained without depending on threshold shift. Objective.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, the present invention controls the frequency pull-in of a phase-locked loop circuit that outputs a signal that is phase-synchronized with an input reproduction signal and accurately extracts data from the input reproduction signal at a correct time interval. A cross-count value obtained by separately accumulating the number of times that the input reproduction signal crosses each of n different thresholds (n is an integer of 3 or more) that is smaller than the maximum amplitude of the input reproduction signal. Each of the n cross detectors, the counting means for counting the bit clock, and the respective output cross count values of the n cross detectors are compared with a common set value, and one of the cross counts is compared. A reset means for outputting a reset signal when the value and the set value coincide with each other to reset the n cross detectors and the counting means respectively; And an error determination circuit that generates an error signal by detecting how much the output bit clock count value of the output signal deviates from a desired value and outputs the error signal to a loop filter in the phase-locked loop circuit; It is a thing.
[0017]
In the present invention, the error signal is generated by detecting how much the bit clock count value of the counting means when the cross count value reaches the set value is deviated from the original value. An error signal can be generated corresponding to the signal rate of the signal, and by using a plurality of threshold values, frequency control independent of ATC control on the reproduction signal can be performed.
[0018]
Further, according to the present invention, the interval between two threshold values adjacent to each other among n threshold values is the same value P, and the value P is made smaller than the amplitude Q at the minimum inversion interval of the input reproduction signal. It is characterized by setting. In the present invention, any one of the n threshold values can always indicate a correct zero cross value.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of an embodiment of a frequency control device according to the present invention. In the figure, the reproduction signal from a recording medium such as an optical disk has n (n is an integer of 3 or more) cross detectors 11. ₁ ~ 11 _n Are supplied respectively. In the following description, n is “3”. Cross detector 11 ₁ ~ 11 _Three Each of these is set with a predetermined different threshold (threshold level), and outputs an integrated value (cross count value) counted every time the reproduction signal crosses the set threshold.
[0020]
Here, among the three different threshold values, the first threshold value at the intermediate level is set around the original center level of the reproduction signal, and the remaining second and third threshold values and the first threshold value are set. The interval with the threshold value is set to a step which is finer than at least the minimum value of the amplitude in the minimum inversion interval.
[0021]
That is, as shown in FIG. 2, the interval between the first threshold value Th1 at the intermediate level set around the original center level of the reproduction signal S and the second threshold value Th2 at a higher level than this, The interval between the third threshold values Th3 and Th1 having a level smaller than Th1 is equal to each other as indicated by P, and the interval P is set smaller than the minimum amplitude value Q in the minimum inversion interval. . As a result, any one of the three threshold values Th1 to Th3 always indicates a correct zero cross value (threshold value Th3 in the example of FIG. 2).
[0022]
Returning again to FIG. 1, the cross detector 11 ₁ ~ 11 _Three The cross count value extracted from each of the comparators 12 is provided in a one-to-one correspondence with the comparator 12. ₁ ~ 12 _Three And is compared separately with the common set value. This set value is set to the original average zero cross count value in a sufficiently long period with respect to the inversion interval. Comparator 12 ₁ ~ 12 _Three Are configured to output a high level coincidence signal when they coincide with the above set values.
[0023]
For this reason, the comparator 12 ₁ ~ 12 _Three The coincidence signal is taken out from the comparator whose input cross count value has reached the set value earliest, and this is passed through the OR circuit 13 as a reset pulse to the cross detector 11. ₁ ~ 11 _Three To reset the cross count value and to the down counter 14 to reset it. As described above, since any one of the three threshold values Th1 to Th3 always indicates a correct zero cross value, it is considered that the cross count value that reaches the set value earliest always includes the minimum inversion interval. This is used for error calculation.
[0024]
The down counter 14 is loaded with an initial value and counts down every time a bit clock from a voltage controlled oscillator in a PLL circuit for frequency control is input. Here, the count value of the bit clock used for decoding the reproduction signal, the cross count value when the inversion position is correctly determined, and the average of the reproduction signals that are limited in the inversion interval and are scrambled Between the inversion interval, in a period sufficiently long with respect to the inversion interval,
(Bit clock count value) / (cross count value) = (average inversion interval)
This relationship is established.
[0025]
Therefore, when the cross count value becomes a constant value, the frequency control can be performed by outputting an error signal in a correction direction depending on how much the bit clock count value deviates from a value that should be originally. Therefore, in this embodiment, when the cross count value becomes a constant value, the cross count value becomes the set value by setting the bit clock count value as the initial value in the down counter 14. When this occurs, a value (difference value) indicating how much the bit clock count value deviates from the original value is extracted from the down counter 14, and the difference value is supplied to the error determination circuit 15, from which the value of the difference value is obtained. And an error signal having a value (for example, +1, 0, −1) corresponding to the polarity is output. The output period of this error signal is an error output cycle.
[0026]
Next, another embodiment of the frequency control device according to the present invention will be described. FIG. 3 shows a circuit diagram of another embodiment of the frequency control device according to the present invention. In the figure, the same components as those in FIG. To do. FIG. The embodiment shown in FIG. 4 is an example of n = 3. And black Detector 11 ₁ ~ 11 ₃ Each taken out of Cross count value Is an inversion interval detector 16 provided in a one-to-one correspondence. ₁ ~ 16 ₃ Here, the maximum value of the inversion interval is detected, and each detection result is input to the switch circuit 18.
[0027]
On the other hand, each output signal of the comparators 121 to 123 is supplied to the switching (SW) signal generator 17 and converted into a switching signal, and then supplied to the switch circuit 18. The set value was reached earliest Same cross count value as the comparator The switch circuit 18 is controlled so as to select the output detection signal of the inversion interval detector. The inversion interval detection signal selected and output by the switch circuit 18 is input to the data input terminal of the D-type flip-flop 19, latched in synchronization with the bit clock, and then supplied to the comparison circuit 20.
[0028]
The comparison circuit 20 receives a known maximum inversion interval setting value corresponding to the input signal, compares it with the maximum inversion interval detection value extracted from the flip-flop 19, and if both values match, Although an error signal is not output (a signal having a value of 0 is output), in the case of mismatch, an error signal having a difference value or a value (for example, +1, −1) corresponding to the polarity of the difference is output. For convenience of illustration, a single flip-flop 19 is shown, but a number corresponding to the number of bits of the maximum inversion interval detection value output from the switch circuit 18 is provided in parallel. Further, the inversion interval detector 16 ₁ ~ 16 _Three Is reset by the output signal of the OR circuit 13.
[0029]
In this embodiment, the inversion interval detector 16 is a period until the cross count value reaches the set value. ₁ ~ 16 _Three The maximum inversion interval detected in step 1 is made in view of the fact that the same value as the known maximum inversion interval setting value appears once in the normal state. The maximum inversion interval detection value and the maximum inversion interval setting A frequency error signal is generated based on the difference from the value and output to the loop filter of the PLL circuit. As long as the maximum inversion interval can be detected, the error calculation may be performed based on the continuous inversion interval including the maximum inversion interval period.
[0030]
FIG. 4 is a block diagram showing an example of a recording medium reproducing apparatus to which the frequency control apparatus according to the present invention is applied. In this recording medium reproducing apparatus, sampling is performed using the VCO output in the PLL circuit as a system clock to the A / D converter 21, and sampling is performed with a fixed system clock, and interpolation is performed by a subsequent PLL circuit. There is a case to do. In the figure, a reproduction signal reproduced from a recording medium such as an optical disk is preamplified by a preamplifier (not shown) and then A / D converted by an A / D converter 21 to obtain a DC control / gain control circuit. 22, known DC control (ATC control) and gain control (AGC) are performed, and the frequency control device 23 according to the present invention and Auto It is supplied to the equalizer 25.
[0031]
The frequency control device 23 receives the input digital reproduction signal and the bit clock from the PLL circuit 24, outputs an error signal with the configuration described with reference to FIG. 1, and supplies the error signal to the loop filter in the PLL circuit 24. Auto The equalizer 25 equalizes the reproduced digital signal based on the output signal of the PLL circuit 24 and supplies the output signal to the decoding circuit 26. The decoding circuit 26 decodes the input digital signal, supplies the decoding result to the ECC circuit 27, performs error correction using an error correction code, and outputs reproduced data.
[0032]
Next, the main part of the PLL circuit 24 to which the output error signal of the frequency control device 23 is input will be described. FIG. 5 shows a circuit diagram of an example of a main part of the PLL circuit. The outline of this circuit will be described. The output error signal of the frequency control device 23 is supplied to the computing unit 32 via the terminal 31, and is converted into a high level signal and ORed when there is no frequency error. The signal is supplied to the enable terminal of the D-type flip-flop 35 through the circuit 33 to be in an operating state, and is supplied to the AND circuit 36 to be ANDed with the frequency enable control signal.
[0033]
On the other hand, a signal indicating the ratio of the deviation amount input to the terminal 38 is multiplied by an output signal of a D-type flip-flop 47 described later by a multiplier 39. Here, the signal indicating the ratio of the deviation amount is a signal represented by the ratio between the value of the down counter 14 and the target value, that is, the ratio of (difference) / (initial value). The switch 37 selects the signal of the multiplier 39 when a high level signal is input from the AND circuit 36, and outputs 0 when a low level signal is input from the AND circuit 36. The subtractor 40 subtracts the output signal of the switch 37 and the output signal of the D-type flip-flop 35, supplies the subtraction result to the adder 41 and adds it to the phase error signal from the phase comparator in the PLL circuit. , And supplied to the data input terminal of the D-type flip-flop 35. The D-type flip-flop 35 latches and outputs the signal input to the data input terminal in synchronization with the master clock.
[0034]
The amount of frequency deviation is integrated by a feedback loop including the subtractor 40, the adder 41, and the D-type flip-flop 35. The output signal of the D flip-flop 35 is added to the phase error signal from the phase comparator in the PLL circuit by the adder 42 and then supplied to the adder 44 through the switch 43, where it is added to the frequency preset value. This is supplied to the data input terminal of the D-type flip-flop 45.
[0035]
The D-type flip-flop 45 supplies a signal obtained by latching the signal input to the data input terminal in synchronization with the master clock to the voltage controlled oscillator (VCO) in the PLL circuit as an output signal of the loop filter. The D-type flip-flop 45 has a bit clock input to the enable terminal, and supplies the output signal of the D-type flip-flop 45 to the VCO in synchronization with the bit clock. The D-type flip-flop 47 outputs a signal obtained by adding the output signal of the D-type flip-flop 35 and the frequency preset value by the adder 46 in synchronization with the bit clock. Note that the pulse width of the bit clock in the circuit of FIG. 5 is a period of one cycle of the master clock.
[0036]
FIG. 6 is a block diagram showing another example of a recording medium reproducing apparatus to which the frequency control apparatus according to the present invention is applied. Although the digital PLL circuit 24 is used in FIG. 4, this recording medium reproducing apparatus is an example in which the PLL circuit 24 is not used. In FIG. 6, the same components as those in FIG. 4 are denoted by the same reference numerals, and description thereof is omitted. In FIG. Auto The signal output from the equalizer 25 ( Auto The input signal of the equalizer 25 is also acceptable) The zero cross is detected by the zero cross detector 51, Phase comparison is performed by the phase comparator 52.
[0037]
The phase error signal output from the phase comparator 52 is supplied to the loop filter 53. The characteristics of the loop filter 53 are controlled by an error signal from the frequency control device 23. The output signal of the loop filter 53 is applied as a control voltage to a voltage controlled oscillator (VCO) 54, and the output signal is output as a system clock. The system clock has a natural number of times that of the bit clock.
[0038]
Next, the simulation result of this embodiment will be described. FIG. 7 shows a state of lock-in of the PLL circuit by the frequency control device of the present invention. In the figure, the vertical axis represents a ratio represented by (master clock frequency) / (bit clock frequency), and the horizontal axis represents time. The PLL circuit 24 switches the frequency to be locked as indicated by 61, 62, 63 every time an error signal (frequency control signal) is input from the frequency control device 23, and can finally lock quickly to a predetermined frequency. I understand. Conventionally, the above frequency switching is not performed, or it is skipped due to a malfunction, so that quick lock-in cannot be performed.
[0039]
FIG. 8 shows an example of an eye pattern of a decoded signal of a reproduction apparatus having the frequency control apparatus of the present invention. In the figure, the vertical axis represents the quantization level and the horizontal axis represents time. In this example, even when the operation is started in the worst state in which the DC level, the gain, and the frequency are shifted by −20% with respect to normal values, the frequency pulling operation by the frequency control device 23 is performed in the DC control / gain control circuit 22. 8 shows that the PLL circuit 24 is locked including the frequency before the ATC and AGC of the DC control / gain control circuit 22 are locked, and before the ATC and AGC of the DC control / gain control circuit 22 are locked. It can be seen that the decoded signal is obtained after 24 locks.
[0040]
Thus, according to this embodiment, as shown in FIG. 9A, if the three threshold values Th1, Th2 and Th3 are ideal for the reproduction signal S1 whose waveform is vertically symmetrical, the threshold value Th1 As shown in FIG. 9 (B), the decoded data a10 can be normally obtained in synchronization with the bit clock CLK and the ATC is in the convergence process. Even if the three threshold values Th1, Th2 and Th3 deviate from the ideal position with respect to the vertically symmetrical reproduction signal S2, the decoded data obtained in synchronization with the bit clock CLK based on the cross detection result of the threshold Th3 is As indicated by b10, the same data as the original decoded data a10 is obtained.
[0041]
As shown in FIG. 9C, even if the reproduction signal S3 is vertically asymmetric, if the three threshold values Th1, Th2, and Th3 are ideal, the bit clock CLK is based on the cross detection result of the threshold value Th1. As a matter of course, the decoded data c10 can be normally obtained in synchronization with the threshold value even when the ATC matches the threshold value Th1 with the center of the maximum amplitude of the vertically asymmetric reproduction signal S4 as shown in FIG. Based on the Th3 cross detection result, the decoded data obtained in synchronization with the bit clock CLK is the same as the original decoded data c10, as indicated by d10.
[0042]
The present invention is not limited to the above embodiment. For example, in the embodiment of FIG. 1, the down counter 14 is used, but instead of this, an up counter that adds and counts bit clocks is used. Yes When the loss count value reaches the set value, an error signal may be output by detecting how much the value deviates from the original value by a comparison circuit.
[0043]
In the above embodiment, an error signal is generated every time the cross count value reaches the set value, but a final error signal is output when the error signal is continuously output a plurality of times. You may make it do. Furthermore, the present invention can be used in combination with a known error detection method using wobbling that swings a light spot. Moreover, if a cross detection result is not obtained within a fixed time, it can be used for detection as no signal. Furthermore, a no-signal detection unit may be provided outside so as not to output an erroneous error output.
[0044]
【The invention's effect】
As described above, according to the present invention, an error signal is generated by detecting how much the bit clock count value of the counting means when the cross count value reaches the set value is deviated from the original value. As a result, the error signal is generated in accordance with the signal rate of the reproduction signal, so that the frequency can be quickly drawn into the phase locked loop circuit without waste corresponding to the high reproduction speed.
[0045]
In addition, according to the present invention, frequency control independent of ATC control on the reproduction signal can be performed, so that the frequency can be pulled into the phase-locked loop circuit in a shorter time than before without waiting for convergence of ATC control. .
[0046]
Further, according to the present invention, since all can be constituted by digital circuits, it is easy to make an integrated circuit. In that case, the reliability can be improved as compared with an analog circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an embodiment of the present invention.
FIG. 2 is a diagram for explaining a relationship between three threshold values in FIG. 1 and a reproduction signal;
FIG. 3 is a circuit diagram of another embodiment of the present invention.
FIG. 4 is a block diagram of an example of a playback apparatus to which the present invention apparatus is applied.
FIG. 5 is a circuit diagram of an example of a main part of a PLL circuit to which an error signal from the device of the present invention is input.
FIG. 6 is a block diagram of another example of a playback apparatus to which the apparatus of the present invention is applied.
FIG. 7 is a diagram for explaining the effect of the present invention.
FIG. 8 is a diagram showing an example of an eye pattern of a decoded signal of a playback device using the device of the present invention.
FIG. 9 is a diagram for explaining each example of a relationship among a threshold value, a reproduction signal, and decoded data by the device of the present invention.
FIG. 10 is a block diagram of a conventional example.
FIG. 11 is a frequency characteristic diagram of an example of a playback device.
FIG. 12 is a diagram for explaining examples of the relationship among a threshold value, a reproduction signal, and decoded data by a conventional apparatus.
[Explanation of symbols]
11 ₁ ~ 11 _n Cross detector
12 ₁ ~ 12 _n Comparator (reset means)
13 OR circuit (reset means)
14 Down counter (counting means)
15 Error judgment circuit
16 ₁ ~ 16 _n Inversion interval detector
17 SW signal generator (selection means)
18 Switch circuit (selection means)
20 Comparison circuit
23 Frequency controller
24 Phase-locked loop circuit (PLL circuit)
Th1, Th2, Th3 threshold

Claims

A frequency control device for controlling frequency pull-in of a phase-locked loop circuit that outputs a signal for extracting data from the input reproduction signal accurately at a correct time interval in phase with the input reproduction signal,
Output cross count values obtained by separately accumulating the number of times the input reproduction signal crosses for each of n different thresholds (n is an integer of 3 or more) smaller than the maximum amplitude of the input reproduction signal. Cross detectors,
Counting means for counting the bit clock;
Each output cross count value of the n cross detectors is compared with a common set value, and when any of the cross count values matches the set value, a reset signal is output and the n Reset means for resetting each of the cross detectors and the counting means,
An error determination circuit for generating an error signal by detecting how much the output bit clock count value of the counting means deviates from a value that should be originally generated, and outputting the error signal to a loop filter in the phase-locked loop circuit; A frequency control apparatus comprising:

A frequency control device for controlling frequency pull-in of a phase-locked loop circuit that outputs a signal for extracting data from the input reproduction signal accurately at a correct time interval in phase with the input reproduction signal,
Becomes smaller than the maximum amplitude of the input reproduced signal, different n (n is an integer of 3 or more) its Resolution the cross count value of the number of the input reproduced signal crosses integrated separately for each threshold N cross detectors that output and
N inversion interval detectors for separately detecting the maximum inversion interval based on the output signals of the n cross detectors;
Each output cross count value of the n cross detectors is compared with a common set value, and when any of the cross count values matches the set value, a reset signal is output and the n Reset means for resetting each of the cross detectors and the inversion interval detector;
A selection means for selectively outputting an output maximum inversion interval detection value of the inversion interval detector to which an output cross count value of a cross detector that matches the set value among the n cross detectors is input;
A comparison circuit that detects how much the output maximum inversion interval detection value of the selection means deviates from a value that should be originally generated, generates an error signal, and outputs the error signal to a loop filter in the phase-locked loop circuit; A frequency control apparatus comprising:

The interval between two threshold values adjacent to each other among the n threshold values is the same value P, and the value P is set smaller than the amplitude Q at the minimum inversion interval of the input reproduction signal. The frequency control device according to claim 1 or 2, characterized in that

The set value is set to an original zero cross count value in a sufficiently long period with respect to the inversion interval of the input reproduction signal, and when the zero cross count value becomes a constant value, the counting means value clock count value is originally should have been set as the initial value, the frequency control device according to claim 1, wherein the bit clock is characterized by comprising the down counter for counting down each time it is entered.