JP4111235B2 - Electro-optical device drive circuit, electro-optical device, and electronic apparatus - Google Patents
Electro-optical device drive circuit, electro-optical device, and electronic apparatus Download PDFInfo
- Publication number
- JP4111235B2 JP4111235B2 JP2006334157A JP2006334157A JP4111235B2 JP 4111235 B2 JP4111235 B2 JP 4111235B2 JP 2006334157 A JP2006334157 A JP 2006334157A JP 2006334157 A JP2006334157 A JP 2006334157A JP 4111235 B2 JP4111235 B2 JP 4111235B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- electro
- optical device
- liquid crystal
- inverters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
本発明は、高品位な表示とともに、形成領域において無駄な領域の発生を防止した電気光学装置の駆動回路、および、この駆動回路を内蔵する電気光学装置、並びに、この電気光学装置を用いた電子機器に関する。 The present invention relates to a drive circuit of an electro-optical device that prevents generation of a useless region in a formation region with a high-quality display, an electro-optical device incorporating the drive circuit, and an electron using the electro-optical device Regarding equipment.
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配設されたデータ線や走査線などに、画像信号や走査信号などを所定タイミングで供給するデータ線駆動回路や、走査線駆動回路、サンプリング回路などから構成されている。このうち、データ線駆動回路は、一般には、複数のラッチ回路(シフトレジスタ回路)を備え、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリング制御信号として出力するものであり、同様に、走査線駆動回路は、複数のラッチ回路を備え、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力するものである。また、サンプリング回路は、各データ線毎に設けられるサンプリング用のスイッチからなり、外部から供給される画像信号を、サンプリング制御信号にしたがってサンプリングして、各データ線に供給するものである。 A driving circuit of a conventional electro-optical device, for example, a liquid crystal device, includes a data line driving circuit that supplies an image signal, a scanning signal, and the like to a data line and a scanning line arranged in an image display area at a predetermined timing, and a scanning circuit. It is composed of a line drive circuit, a sampling circuit, and the like. Among these, the data line driving circuit generally includes a plurality of latch circuits (shift register circuits), and sequentially shifts the transfer signal supplied at the beginning of the horizontal scanning period according to the clock signal, and performs sampling control thereof. Similarly, the scanning line driving circuit includes a plurality of latch circuits, and sequentially shifts the transfer signal supplied at the beginning of the vertical scanning period in accordance with the clock signal, and outputs this signal as the scanning signal. Is output as The sampling circuit is composed of a sampling switch provided for each data line, samples an image signal supplied from the outside according to a sampling control signal, and supplies it to each data line.
また、ラッチ回路とサンプリング回路との間に、バッファ回路を介在させて、転送信号を波形整形して前述のサンプリング制御信号とするとともに、ラッチ回路の駆動能力がサンプリングスイッチを駆動するのに十分でなくても、サンプリングスイッチの負荷に十分対応可能な構成も採用されている。 In addition, a buffer circuit is interposed between the latch circuit and the sampling circuit to shape the transfer signal to obtain the above-described sampling control signal, and the driving capability of the latch circuit is sufficient to drive the sampling switch. A configuration that can sufficiently cope with the load of the sampling switch is also adopted even if it is not.
一方、これら駆動回路自体を、電気光学装置を構成する基板上に設けた駆動回路内蔵型の電気光学装置が開発されている。このタイプの電気光学装置では、製造プロセスを効率化するなどの観点から、駆動回路を構成する素子が、画素を駆動するスイッチング素子と共通プロセスで製造される。例えば、電気光学材料として液晶を用いた液晶装置において駆動回路を構成する素子は、液晶画素を駆動する薄膜トランジスタ(Thin Film Transistor:以下「TFT」と称する)などによって構成される。このような駆動回路内蔵型の電気光学装置は、駆動回路を別基板上に形成して外付けするタイプの電気光学装置と比較して、装置全体の小型化やコスト低下を図る上で有利である。 On the other hand, a drive circuit built-in type electro-optical device in which these drive circuits are provided on a substrate constituting the electro-optical device has been developed. In this type of electro-optical device, the elements constituting the drive circuit are manufactured in a common process with the switching elements for driving the pixels from the viewpoint of improving the efficiency of the manufacturing process. For example, an element constituting a driving circuit in a liquid crystal device using liquid crystal as an electro-optic material is constituted by a thin film transistor (hereinafter referred to as “TFT”) for driving a liquid crystal pixel. Such an electro-optical device with a built-in drive circuit is advantageous in reducing the size and cost of the entire device as compared with an electro-optical device in which a drive circuit is formed on a separate substrate and externally attached. is there.
さて近年、電気光学装置に限られず表示装置全般にあっては、例えばXGA(1024×768ドット)や、SXGA(1280×1024ドット)、UXGA(1600×1200ドット)などのように、高精細化の要請が高まっており、これに対応して、電気光学装置のドット周波数も高める必要が生じている。ここで、上記駆動回路内蔵型の電気光学装置において、ドット周波数を高めると、前述したサンプリングスイッチのサンプリング能力不足や、駆動回路を構成する素子の動作遅延などが発生して、例えば、本来次のデータ線に書き込まれるべき画像信号が、前のデータ線にも書込まれる結果、いわゆるゴーストやクロストークが生じて、表示画像の品位が低下する。これを解決するために、サンプリングスイッチや駆動回路の構成素子の性能自体を高めるのでは、コストの顕著な上昇を招いてしまう。 In recent years, not only electro-optical devices but also display devices in general have become high-definition, such as XGA (1024 x 768 dots), SXGA (1280 x 1024 dots), UXGA (1600 x 1200 dots), etc. Accordingly, there is a need to increase the dot frequency of the electro-optical device. Here, in the electro-optical device with a built-in drive circuit, when the dot frequency is increased, the sampling capability of the sampling switch described above is insufficient, the operation delay of elements constituting the drive circuit, and the like occur. As a result of the image signal to be written to the data line being written also to the previous data line, so-called ghost and crosstalk occur, and the quality of the display image is degraded. In order to solve this problem, if the performance of the sampling switch and the constituent elements of the drive circuit itself is increased, the cost will increase significantly.
そこで最近では、1系統の画像信号を複数系統に分配するとともに、時間軸に伸長(シリアル−パラレル変換)する一方、サンプリング回路においては複数系統の画像信号を同時にサンプリングして、複数本のデータ線に同時に供給する技術が開発されている。この技術によれば、同時駆動されるデータ線の本数に応じて、各サンプリングスイッチによるサンプリングする時間が、同時駆動されるデータ線の本数倍となるので、駆動回路における駆動周波数が、実質的に、同時駆動されるデータ線の逆数にまで低下する。このため、サンプリングスイッチや、駆動回路の構成素子、画素の駆動素子などの性能自体を向上させることなく、高ドット周波数化に対処することが可能となる。 Recently, therefore, one system of image signals is distributed to a plurality of systems and is expanded on the time axis (serial-parallel conversion). On the other hand, the sampling circuit simultaneously samples a plurality of systems of image signals to generate a plurality of data lines. Technology has been developed that can be supplied simultaneously. According to this technique, the sampling time by each sampling switch is double the number of simultaneously driven data lines in accordance with the number of simultaneously driven data lines, so that the drive frequency in the drive circuit is substantially reduced. Further, the number of data lines is reduced to the reciprocal of the data lines that are driven simultaneously. For this reason, it is possible to cope with a higher dot frequency without improving the performance of the sampling switch, the drive circuit components, the pixel drive elements, and the like.
このように複数のデータ線を同時駆動する場合、複数のサンプリングスイッチに対して同時に、あるいは、同一のサンプリング制御信号を供給する必要がある。このため、ラッチ回路とサンプリングスイッチとの間に介在するバッファ回路の駆動能力を、複数のサンプリングスイッチの負荷合計に応じて高めることが必要となる。 When a plurality of data lines are simultaneously driven in this way, it is necessary to supply the same sampling control signal to a plurality of sampling switches simultaneously. For this reason, it is necessary to increase the drive capability of the buffer circuit interposed between the latch circuit and the sampling switch in accordance with the total load of the plurality of sampling switches.
ここで、バッファ回路の駆動能力を高める方策としては、まず、バッファ回路を構成する論理回路、例えばインバータを構成する素子を、大サイズ化することが考えられる。ただし、この方策において、駆動回路の構成素子を単純に大サイズ化したのでは、今度は、この構成素子を駆動することになるラッチ回路の駆動能力を高める必要性が生じてしまい、複数ラッチ回路からなるシフトレジスタ回路の低消費電力化という、当該電気光学装置の技術分野における一般的要請とは相矛盾する結果を招く。そこで、複数のインバータを直列に多段接続してバッファ回路を構成して、バッファ回路の駆動能力を各段毎に段階的に高める構成が採用されている。すなわち、バッファ回路において、ラッチ回路側の段のインバータを構成する素子サイズが小さい一方、かつ、サンプリングスイッチ側の段のインバータを構成する素子サイズが大きい構成が採用されている。 Here, as a measure for increasing the drive capability of the buffer circuit, first, it is conceivable to increase the size of the logic circuit that constitutes the buffer circuit, for example, the element that constitutes the inverter. However, in this measure, if the constituent elements of the driving circuit are simply increased in size, it will be necessary to increase the driving capability of the latch circuit that will drive the constituent elements. This results in a contradiction with the general demand in the technical field of the electro-optical device for reducing the power consumption of the shift register circuit. Therefore, a configuration is adopted in which a plurality of inverters are connected in multiple stages in series to constitute a buffer circuit, and the driving capability of the buffer circuit is increased step by step for each stage. That is, the buffer circuit employs a configuration in which the element size constituting the inverter at the stage on the latch circuit side is small and the element size constituting the inverter at the stage on the sampling switch side is large.
しかしながら、直列に多段接続されたインバータから構成されるバッファ回路を、上記駆動回路内蔵型の電気光学装置に設けようとすると、基板領域において、バッファ回路が大型化するため、バッファ回路による占有面積や非有効利用面積の増加が問題となる。特に、バッファ回路が形成される領域は、通常、画像信号線とシフトレジスタ回路との間に介在する領域であるために、データ線の延在方向とは交差する方向に長手となる。したがって、単に、データ線の延在方向に長手状に伸びる素子から各段のインバータを形成するとともに、これをデータ線の延在方向に複数段直列に接続しただけの構成では、当該領域おいて非有効利用面積の割合が顕著に大きくなってしまう。そして、最終的には、画像表示領域の一端外側にデータ線駆動回路が形成されるので、非画像表示領域が広がることになり、装置全体の小型軽量化や、同一装置サイズにおける画像表示領域の大型化という、当該電気光学装置の一般的要請に相矛盾する結果を招くことになる。 However, if a buffer circuit composed of inverters connected in multiple stages in series is provided in the electro-optical device with a built-in driving circuit, the buffer circuit is enlarged in the substrate region. An increase in ineffective use area becomes a problem. In particular, since the region where the buffer circuit is formed is usually a region interposed between the image signal line and the shift register circuit, it is long in a direction intersecting with the extending direction of the data line. Therefore, in the configuration in which each stage of inverter is formed from elements extending in the longitudinal direction in the direction of extension of the data line and this is simply connected in a plurality of stages in the direction of extension of the data line, The proportion of the ineffective use area will be significantly increased. Finally, since the data line driving circuit is formed outside one end of the image display area, the non-image display area is expanded, and the entire apparatus can be reduced in size and weight, and the image display area in the same apparatus size can be reduced. This leads to a result that contradicts the general demand for the electro-optical device, that is, an increase in size.
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、駆動回路内蔵型であって、かつ、複数のデータ線を同時駆動する液晶装置等の電気光学装置において、基板領域を効率的に利用して、装置全体を小型化することが可能な電気光学装置の駆動回路、及び、この駆動回路を内蔵する電気光学装置、並びに、この電気光学装置を有する電子機器を提供することにある。 The present invention has been made in view of the above-described circumstances, and an object thereof is an electro-optical device such as a liquid crystal device that has a built-in driving circuit and simultaneously drives a plurality of data lines. A drive circuit for an electro-optical device capable of efficiently downsizing the entire device by efficiently using a substrate region, an electro-optical device incorporating the drive circuit, and an electronic apparatus having the electro-optical device It is to provide.
上記目的を達成するために本発明に係る電気光学装置の駆動回路は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との各交点に対応して設けられた複数の画素とを備えた電気光学装置を駆動するための電気光学装置の駆動回路において、前記駆動回路は、転送信号を出力するシフトレジスタ回路と、前記転送信号をサンプリング制御信号として出力するバッファ回路と、を有し、前記バッファ回路は、並列接続された複数の論理回路によって構成される段が、複数直列接続して構成されたものであり、前記論理回路を構成するトランジスタのチャネル幅は、前記論理回路を含む段の前段に含まれる論理回路を構成するトランジスタのチャネル幅よりも広いことを特徴とする。 In order to achieve the above object, the driving circuit of the electro-optical device according to the present invention corresponds to each intersection of a plurality of scanning lines, a plurality of data lines, and the plurality of scanning lines and the plurality of data lines. In a drive circuit of an electro-optical device for driving an electro-optical device including a plurality of pixels provided, the drive circuit outputs a shift register circuit that outputs a transfer signal, and outputs the transfer signal as a sampling control signal A buffer circuit, and the buffer circuit is formed by connecting in series a plurality of stages constituted by a plurality of logic circuits connected in parallel, and a channel of a transistor constituting the logic circuit The width is wider than a channel width of a transistor included in the logic circuit included in the previous stage of the stage including the logic circuit.
このように構成すると、論理回路を構成するトランジスタのサイズが各段毎に段階的に大きくなるので、バッファ回路全体の駆動能力を高めることができる。このため、サンプリング制御信号によって同時駆動可能なサンプリングの数を増やすことが可能となる。一方、初段の論理回路を構成するトランジスタのサイズは、比較的小さくて済むため、このトランジスタに転送信号を供給するラッチ回路の駆動能力は、低くても構わない。このため、複数のラッチ回路を備えるシフトレジスタ回路にあっては、回路規模が縮小されるとともに、低消費電力化が図られることとなる。 With this configuration, the size of the transistors constituting the logic circuit increases step by step for each stage, so that the drive capability of the entire buffer circuit can be increased. For this reason, it is possible to increase the number of samplings that can be simultaneously driven by the sampling control signal. On the other hand, since the size of the transistor constituting the first stage logic circuit may be relatively small, the driving capability of the latch circuit that supplies a transfer signal to this transistor may be low. For this reason, in a shift register circuit including a plurality of latch circuits, the circuit scale is reduced and power consumption is reduced.
なお、直列接続の段数が増加するにつれ、これらの論理回路を構成するトランジスタによる遅延時間の合計も増加する。このため、実際には、この遅延時間の合計が最終的に表示画像に悪影響を与えないように、かつ、ドット周波数や、必要とされる仕様、さらには画像品位などを総合的に勘案して、直列接続の段数を定めるようにすることが望ましい。 As the number of stages connected in series increases, the total delay time by the transistors constituting these logic circuits also increases. Therefore, in practice, the total delay time will not adversely affect the displayed image, and the dot frequency, required specifications, and image quality will be comprehensively taken into consideration. It is desirable to determine the number of stages of series connection.
なお、直列接続される構成において、1段分において並列接続される論理回路の個数は、全段にわたって互いに等しいことが望ましい。このように構成すると、論理回路が、データ線の延在方向およびこの交差方向にマトリクス状に配置するので、バッファ回路における設計が容易となる。さらに、各段分の論理回路を、データ線の延在方向と交差する方向において、限度一杯に並列接続すると、基板領域を限度一杯に利用することが可能となる。 Note that in a configuration in which the circuits are connected in series, it is desirable that the number of logic circuits connected in parallel in one stage is equal to each other in all stages. With this configuration, the logic circuit is arranged in a matrix in the extending direction of the data lines and in the intersecting direction, so that the buffer circuit can be easily designed. Furthermore, if the logic circuits for each stage are connected in parallel in the direction crossing the extending direction of the data lines, the board area can be fully used.
さらに、論理回路がマトリクス状に配置する構成において、前段の論理回路のうち、同列に位置する論理回路は、前記データ線の延在方向に形成された電源配線を互いに共用することが望ましい。このように構成すると、バッファ回路の設計が容易となるだけでなく、共用される電源配線の分だけ、基板領域が有効に活用されるためである。なお、このように同列に位置する論理回路において電源配線を共用するためには、2つの電源配線を、互いに櫛歯状に対向させて配設する構成で可能である。特に、この構成では、同段の論理回路のうち、相隣接する論理回路において、一方の電源配線が共用されるので、電源配線の引き回しが非常に簡略化されることとなる。 Further, in the configuration in which the logic circuits are arranged in a matrix, it is desirable that the logic circuits located in the same column among the logic circuits in the previous stage share the power supply wiring formed in the extending direction of the data lines. This is because not only the design of the buffer circuit is facilitated, but also the substrate area is effectively utilized for the shared power supply wiring. In order to share the power supply wiring in the logic circuits located in the same row in this way, it is possible to have a configuration in which two power supply wirings are arranged facing each other in a comb-tooth shape. In particular, in this configuration, among the logic circuits in the same stage, one power supply wiring is shared by adjacent logic circuits, so that the wiring of the power supply wiring is greatly simplified.
一方、本発明に係る駆動回路にあっては、シリアル−パラレル変換されて、複数本の画像信号線を介して供給されることが望ましい。これによれば、画像信号は、複数系統に変換されるので、実質的に時間軸に余裕が生じるので、ドット周端数が高い場合であっても、比較的性能の低いサンプリングスイッチを用いることが可能となる。 On the other hand, in the drive circuit according to the present invention, it is desirable that the drive circuit is serial-parallel converted and supplied via a plurality of image signal lines. According to this, since the image signal is converted into a plurality of systems, a margin is substantially generated in the time axis, so that a sampling switch with relatively low performance can be used even when the dot peripheral number is high. It becomes possible.
また、上記目的を達成するため、本発明に係る電気光学装置にあっては、上記駆動回路を備えたことを特徴としている。本発明によれば、基板の効率的利用が図られるので、装置全体の小型化や、同一サイズの装置における画像表示領域の大型化とともに、高品位の画像表示が可能となる。 In order to achieve the above object, the electro-optical device according to the present invention is characterized by including the drive circuit. According to the present invention, since the substrate can be efficiently used, high-quality image display can be achieved along with downsizing of the entire apparatus and enlargement of the image display area in the same size apparatus.
ここで、本発明にあっては、前記基板には、マトリクス状に配置された画素電極と、前記画素電極および前記データ線の間に介挿されるとともに、前記走査線に供給される走査信号にしたがって開閉するトランジスタとをさらに備えることが望ましい。この構成によれば、トランジスタによりオン画素とオフ画素とを電気的に分離できるので、高コントラストでクロストークのない高品位でかつ、高精細な表示が可能となる。 Here, in the present invention, the substrate is provided with pixel electrodes arranged in a matrix, the pixel electrodes and the data lines, and scanning signals supplied to the scanning lines. Therefore, it is desirable to further include a transistor that opens and closes. According to this configuration, since the on-pixel and the off-pixel can be electrically separated by the transistor, a high-definition and high-definition display with high contrast and no crosstalk is possible.
さらに、上記目的を達成するため本発明に係る電気機器にあっては、上記電気光学装置を備えることを特徴としているので、ゴーストやクロストークのない高品位な表示が可能となる。 Further, in order to achieve the above object, the electric apparatus according to the present invention is characterized by including the above electro-optical device, so that high-quality display without ghost and crosstalk becomes possible.
以下、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
<液晶装置>
まず、本発明に係る電気光学装置として、液晶装置を一例にとって説明する。液晶装置の構成は、後述するように、TFTアレイ基板と対向基板とが互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付されて、この間隙に液晶が挟持された構成となっている。このうち、TFTアレイ基板の画像表示領域にあっては、図1に示されるような等価回路となっている。
この図に示されるように、m本の走査線3aが、X方向に沿って平行に配列して形成される一方、n本のデータ線6aが、Y方向に沿って平行に配列して形成されている。そして、これらの走査線3aとデータ線6aとの各交点においては、TFT30のゲートが走査線3aに接続される一方、TFT30のソースがデータ線6aに接続されるとともに、TFT30のドレインが画素電極9aに接続されている。そして、各画素は、画素電極9aと、対向基板に形成される対向電極(後述する)と、これら両電極間に挟持された液晶とによって構成される結果、走査線3aとデータ線6aとの各交点に対応して、マトリクス状に配列することとなる。
<Liquid crystal device>
First, as an electro-optical device according to the present invention, a liquid crystal device will be described as an example. As will be described later, the liquid crystal device has a structure in which the TFT array substrate and the counter substrate are attached to each other with their electrode formation surfaces facing each other and with a certain gap therebetween, and the liquid crystal is sandwiched between the gaps. It has become. Among these, an equivalent circuit as shown in FIG. 1 is provided in the image display region of the TFT array substrate.
As shown in this figure,
ここで、本実施形態に係る液晶装置において、特に、データ線6aにサンプリングされた画像信号S1、S2、…、Snは、当該液晶装置に画像信号S1、S2、…、Snを供給する画像信号処理回路内のシリアル−パラレル変換回路(図示省略)によって、予めシリアル−パラレル変換されて12系統に分配されたものであって、相隣接する12本のデータ線6aからなるグループ毎に、同時に供給されるものである。なお、シリアル−パラレル変換数については一般には、ドット周波数が相対的に低ければ(あるいは後述のサンプリング回路におけるサンプリング能力が相対的に高ければ)、例えば「3」や「6」のように小さな値に設定しても良い。逆に、ドット周波数が相対的に高ければ(あるいはサンプリング能力が相対的に低ければ)、例えば「24」のように大きな値に設定してもよい。また、シリアル−パラレル変換数としては、カラー画像信号が3つの色に係る信号からなることとの関係から、3の倍数であると、ビデオ表示をする際の制御や回路構成を簡易化する上で好ましい。さらに、近時のXGAや、SXGA、UXGAなどのように高ドット周波数の場合、既存のTFT製造技術に鑑みれば、本実施形態である「12」や、ほかに「24」のような大きな値に設定するのが好ましい。
Here, in the liquid crystal device according to the present embodiment, in particular, the image signals S1, S2,..., Sn sampled on the
また、TFT30のゲートが接続される走査線3aには、走査信号G1、G2、…、Gmが、パルス的に線順次で印加される構成となっている。このため、ある走査線3aに走査信号が供給されると、当該走査線3aに接続されるTFT30がオンするので、データ線6aから所定のタイミングで供給される画像信号S1、S2、…、Snは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
Further, scanning signals G1, G2,..., Gm are applied to the
ここで、各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となっているのである。 Here, since the orientation and order of liquid crystal molecules change according to the voltage level applied to each pixel, gradation display by light modulation becomes possible. For example, in the normally white mode, the amount of light passing through the liquid crystal is limited as the applied voltage increases. In the normally black mode, the amount of light that passes through the liquid crystal is reduced as the applied voltage increases. Then, light having contrast according to the image signal is emitted for each pixel. For this reason, a predetermined display is possible.
また、保持された画像信号がリークするのを防ぐために、蓄積容量70が、画素電極9aと対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極9aの電圧は、ソース電圧が印加された時間よりも3桁も長い時間だけ蓄積容量70により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。 In order to prevent the held image signal from leaking, the storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. For example, since the voltage of the pixel electrode 9a is held by the storage capacitor 70 for a time that is three orders of magnitude longer than the time when the source voltage is applied, the holding characteristics are improved, and as a result, a high contrast ratio is realized. Become.
次に、本実施形態に係る液晶装置の駆動回路について説明する。図2は、TFTアレイ基板の構成を、特に、画像表示領域の外側周辺に形成される駆動回路の構成を示すブロック図である。 Next, the drive circuit of the liquid crystal device according to this embodiment will be described. FIG. 2 is a block diagram showing the configuration of the TFT array substrate, in particular, the configuration of the drive circuit formed around the outside of the image display area.
この図に示されるように、TFTアレイ基板10には、走査線3aおよびデータ線6aの交差領域たる画像表示部100aが設けられており、その外側周辺には、データ線駆動回路101、走査線駆動回路104およびサンプリング回路301を含む駆動回路200が設けられている。すなわち、本実施形態は、TFTアレイ基板10上に、駆動回路200が形成された駆動回路内蔵型のTFTアクティブマトリクス駆動方式の液晶装置である。
As shown in this figure, the
さて、駆動回路200のうち、走査線駆動回路104は、1垂直走査期間において、走査信号G1、G2、…、Gmを、走査線3aに対しパルス的に線順次で供給するものである。一方、データ線駆動回路101は、1水平走査期間において、すなわち、走査線駆動回路104が1本の走査線3aに走査信号を供給している期間において、サンプリング制御信号X1、X2、…、Xnを、サンプリング制御信号線114に対し順次供給するものである。
Of the driving
また、サンプリング回路301は、データ線6a毎にサンプリングスイッチ302を備えて、画像信号線115に供給される画像信号を、サンプリング制御信号X1、X2、…、Xnにしたがってサンプリングして、対応するデータ線6aに供給するものである。ここで、本実施形態にあっては、上述のように1系統の画像信号が12系統の画像信号VID1〜VID12にシリアル−パラレル変換されるため、相隣接する12本のデータ線6aに接続される12個のサンプリングスイッチ302が、同一のサンプリング制御信号によって同時駆動されて、当該12本のデータ線6aの各々に、画像信号VID1〜VID12がそれぞれサンプリングされて供給される構成となっている。
The
<データ線駆動回路>
次に、データ線駆動回路101の詳細について説明する。図3は、データ線駆動回路101の構成を示すブロック図である。図3に示されるように、データ線駆動回路101は、転送信号を順次出力するシフトレジスタ回路400と、順次出力された転送信号を波形整形するバッファ回路500とを備えている。このうち、シフトレジスタ回路400は、直列接続された複数段のラッチ回路401から構成されており、各ラッチ回路401は、実際には、クロック信号CLXおよびその反転クロック信号CLX'にしたがって入力信号の取込・保持を行う遅延型フリップフロップ回路などが用いられる。
<Data line drive circuit>
Next, details of the data line driving
さらに、データ線駆動回路101には、位相調整回路402が設けられる。この位相調整回路402は、各ラッチ回路401の出力に対応して設けられるNAND回路403からなり、このうち、図において左から数えて奇数段目のNAND回路403は、対応するラッチ回路401から入力される転送信号ST2i-1(ただし、iは自然数)と位相調整信号ENB1との否定論理積信号を、一方、左から数えて偶数段目のNAND回路403は、対応するラッチ回路401から入力される転送信号ST2iと位相調整信号ENB2との否定論理積信号を、それぞれ配線404を介してバッファ回路500に供給している。
Further, the data
また、バッファ回路500は、各NAND回路403に対応して設けられ、直列接続された3段のインバータ501〜503からなり、位相調整回路402による出力信号を波形整形等して、サンプリング制御信号線114を介してサンプリング制御信号として出力する。ここで、各インバータ501〜503では、後述するように、それを構成するTFTのサイズが後段となるにつれて大きくなるように形成されているため、バッファ回路500全体でみれば、駆動能力が高い一方で、その入力インピーダンスが低く抑えられている。
The
次に、このような構成されたデータ線駆動回路101の動作について説明する。図4は、データ線駆動回路101の動作を説明するためのタイミングチャートである。この図に示されるように、スタートパルスSPが、1水平走査期間の最初において、画像信号VID1〜VID12に同期して外部の画像信号処理回路から供給されると、図3において最左端に位置するラッチ回路401は、X側基準クロック信号CLX(および、その反転クロック信号CLX')に基づく転送動作を開始して、転送信号ST1を出力するとともに、この転送信号を左から数えて第2段目のラッチ回路401に供給する。次に、第2段目のラッチ回路401は、転送信号ST1を、クロック信号CLXの半周期だけシフトさせて、転送信号ST2として出力するとともに、この転送信号を左から数えて第3段目のラッチ回路401に供給する。そして、以下同様な転送動作が各段のラッチ回路401において繰り返される結果、1水平走査期間において、転送信号ST1、ST2、…、STnが順次出力されることとなる。
Next, the operation of the data line driving
さらに、このように順次出力される転送信号ST1、ST2、…、STnは、位相調整回路402によって、位相調整信号ENB1またはENB2のパルス幅に制限された後、バッファ回路500によって波形整形されて、サンプリング制御信号X1、X2、…、Xnとして、トランジスタ等で形成されるサンプリング回路301に供給されることとなる。
Further, the transfer signals ST1, ST2,..., STn sequentially output in this way are limited by the
本実施形態では、特に、位相調整回路402によるパルス幅の制限により、相前後するサンプリング制御信号X1、X2、…、Xnのパルス間隔は、図4に示されるように時間的に隔絶されるため、これらの信号パルスの重複に起因するクロストークやゴーストなどの発生が未然に防止される。すなわち、サンプリング制御信号X1、X2、…、Xnが重複していると、本来、あるグループのデータ線にサンプリングされるべき画像信号が、そのグループの前後に位置するグループのデータ線に対してもサンプリングされてしまうため、クロストークやゴーストなどが発生して表示品位が低下するが、本実施形態によれば、サンプリング制御信号X1、X2、…、Xnのパルスが時間的に隔絶されて出力されるため、クロストークやゴーストなどの発生が未然に防止されることとなる。 In the present embodiment, the pulse intervals of the sampling control signals X1, X2,..., Xn that follow each other are temporally separated as shown in FIG. The occurrence of crosstalk, ghosts and the like due to the overlap of these signal pulses is prevented in advance. That is, if the sampling control signals X1, X2,..., Xn overlap, an image signal that should be sampled on a data line of a certain group is also applied to a data line of a group located before and after that group. However, according to the present embodiment, the pulses of the sampling control signals X1, X2,..., Xn are temporally isolated and output. Therefore, occurrence of crosstalk, ghost, etc. is prevented in advance.
また、ラッチ回路401や位相調整回路402の駆動能力よりも、バッファ回路500の駆動能力の方が遥かに大きい。このためラッチ回路401や位相調整回路402の駆動能力が低くても、バッファ回路500から出力されるサンプリング制御信号X1、X2、…、Xnによって、12個のサンプリングスイッチ302を良好に同時駆動されることとなる。
In addition, the drive capability of the
<データ線駆動回路のレイアウト>
ここで、データ線駆動回路101の回路レイアウトについて説明する。図5は、データ線駆動回路101の要部回路についてのレイアウトを示す平面図である。この図においては、配線404を介して供給される位相調整回路402の出力信号が、第1に、バッファ回路500によって波形整形等されて、サンプリング制御信号線114を介しサンプリング制御信号として出力され、第2に、このサンプリング制御信号にしたがって、12個のサンプリングスイッチ302を駆動制御する構成とともに、12本の画像信号線115に供給される画像信号VID1〜VID12が、当該12個のサンプリングスイッチによりサンプリングされて、対応する12本のデータ線6aに供給される構成が示されている。
また、図5に示されるように、バッファ回路500は、ラッチ回路401や位相調整回路402が形成される領域と、シリアル−パラレル変換された12系統の画像信号VID1〜VID12が供給される12本の画像信号線115が形成される領域との間に形成されている。
<Layout of data line driving circuit>
Here, a circuit layout of the data line driving
Further, as shown in FIG. 5, the
<バッファ回路のレイアウト>
次に、バッファ回路500の詳細について図6〜図8を参照して説明する。ここで、図6は、バッファ回路500のレイアウトを示す平面図であり、図7は、図6のレイアウトを簡略化した回路図であり、図8は、バッファ回路500の構成を示す等価回路図である。これらの図に示されるように、バッファ回路500では、インバータ501〜503がデータ線6aの延在方向(Y方向)に3段直列接続して構成されており、さらに、各段のインバータ501〜503では、それぞれ7個のインバータが走査線3aの延在方向(X方向)に並列接続して構成されている。すなわち、第1段目のインバータ501はインバータ511〜517が、第2段目のインバータ502はインバータ521〜527が、第3段目のインバータ503はインバータ531〜537が、それぞれ並列接続されたものである。
<Buffer circuit layout>
Next, details of the
さらに、これらのインバータ511〜517、521〜527、531〜537は、いずれもチャネル幅方向がY方向に形成されたPチャネル型TFTおよびNチャネル型TFTを組み合わせた相補型TFTとして構成されている。すなわち、インバータ511〜517、521〜527、531〜537は、いずれも、引き出し配線601a、602a間において、Pチャネル型TFTおよびNチャネル型TFTが直列接続されている。
Further, each of these inverters 511 to 517, 521 to 527, and 531 to 537 is configured as a complementary TFT in which a P-channel TFT and an N-channel TFT having a channel width direction formed in the Y direction are combined. . That is, in each of the inverters 511 to 517, 521 to 527, and 531 to 537, a P-channel TFT and an N-channel TFT are connected in series between the
また、これらのTFTのチャネル長は、すべてにわたって略同一となっている。したがって、バッファ回路500を構成するインバータ511〜517、521〜527、531〜537は、レイアウト的には3行7列のマトリクス状に配置している。
The channel lengths of these TFTs are substantially the same throughout. Therefore, the inverters 511 to 517, 521 to 527, and 531 to 537 constituting the
ここで、第1段目のインバータ501(インバータ511〜517)を構成するTFTのチャネル幅L1、第2段目のインバータ502(インバータ521〜527)を構成するTFTのチャネル幅L2、および、第3段目のインバータ503(インバータ531〜537)を構成するTFTのチャネル幅L3は、L1<L2<L3となっている。上述したように、第1段目〜第3段目のインバータ501〜503は、それぞれ同数(7個)のインバータを並列接続したものであるから、そのオン抵抗は、チャネル幅で定まることになり、インバータ501>インバータ502>インバータ503>となっている。
Here, the channel width L1 of the TFT constituting the first stage inverter 501 (inverters 511 to 517), the channel width L2 of the TFT constituting the second stage inverter 502 (
したがって、バッファ回路500全体で見れば、入力インピーダンスが高くなる一方、出力インピーダンスが低くなる。このため、転送信号を出力するラッチ回路401、または、この転送信号のパルス幅を狭める位相調整回路402を構成するTFTサイズが小さくて済むので、消費電力の大きさが問題視されるシフトレジスタ回路400の低消費電力化が図られる一方で、多数(12個)のサンプリングスイッチ302を同時に駆動制御することが良好に行われることとなる。
Therefore, when viewed as a whole in the
一方、高電圧(Vcc)配線601および低電圧(GND)配線602は、それぞれTFT素子アレイ基板10のX方向にわたって引き通して配設されているが、バッファ回路500が形成される領域にあっては、特に図7において太線で示されるように、高電圧配線601からは引き出し配線601aが、低電圧配線602からは引き出し配線602aが、それぞれY方向に延長配設されるとともに、互いに櫛歯状に対向して形成されている。
On the other hand, the high-voltage (Vcc)
ここで、X方向に相隣接するインバータは、一方のチャネル領域を共有して、これが折り返して連続した形となっているため、1段分のインバータを構成するTFTのチャネル型は、図6または図7において左側から順番に、P、N、N、P、P、N、N、…、P、P、Nとなっている。このため、同一段において相隣接するインバータ同士は、同一のチャネル領域となるだけでなく、その共有領域に接続される引き出し配線も共有した構成となっている。例えば、インバータ511、512同士は、Nチャネル型とされるチャネル領域を共有しているだけでなく、その共有領域のうちドレイン領域に接続される引き出し配線602aも共有している。また、例えば、インバータ522、523同士は、Pチャネル型とされるチャネル領域を共有しているだけでなく、その共有領域のうちソース領域に接続される引き出し配線601aも共有している。すなわち、言うなれば、引き出し配線601aまたは602aを中心として左右対称化して各インバータが配列している。
Here, the inverters adjacent to each other in the X direction share one channel region and have a continuous shape that is folded back. Therefore, the TFT channel type constituting the inverter for one stage is shown in FIG. In FIG. 7, P, N, N, P, P, N, N,... For this reason, inverters adjacent to each other in the same stage not only have the same channel region, but also share the lead-out wiring connected to the common region. For example, the
一方、第1段目のインバータ511〜517を構成する各TFTにあっては、パルス幅が狭められた転送信号を供給する配線404が、櫛歯状に延設されてゲート電極となっている。一方、第1段目のインバータ511〜517を構成するPチャネル型TFTのソース領域と同Nチャネル型TFTのドレイン領域とに接続される配線は、コンタクトホールを介してインバータ511〜517の出力として共通接続されるとともに、櫛歯状に延設されて、第2段目のインバータ521〜527を構成する各TFTのゲート電極となっている。同様に、第2段目のインバータ521〜527を構成するPチャネル型TFTのソース領域と同Nチャネル型TFTのドレイン領域とに接続される配線は、コンタクトホールを介してインバータ521〜527の出力として共通接続されるとともに、櫛歯状に延設されて、第3段目のインバータ531〜537を構成する各TFTのゲート電極となっている。そして、第3段目のインバータ531〜537を構成するPチャネル型TFTのソース領域と同Nチャネル型TFTのドレイン領域とは、コンタクトホールを介してインバータ531〜537の出力として共通接続されて、これがサンプリング制御信号線114となっている。そして、このようなバッファ回路500は、図9に示されるように、同時に駆動される12本のデータ線6aの合計幅(ΔW)と一致するピッチでX方向に、シフトレジスタ回路400におけるラッチ回路401に対応して配列している。
On the other hand, in each TFT constituting the first-stage inverters 511 to 517, a
このようなバッファ回路500によれば、複数個のインバータが並列接続されて1段分のインバータを構成しているので、通常X方向が長手となる領域が効率的に利用されるとともに、1段分のインバータによる駆動能力を向上させることができる。さらに、インバータ501〜503を構成するTFTのチャネル幅L1〜L3が段階的に大きくなるので、バッファ回路500全体で高負荷に対応でき、同時駆動可能なサンプリングスイッチ302の個数を増やすことが可能となる。
According to such a
また、複数並列接続された1段分のインバータのうち、X方向に相隣接するインバータでは、Pチャネル領域またはNチャネル領域が共用されているので、TFT毎にチャネル領域を形成する場合と比較して、基板領域が効率的に利用されることになる。さらに、共用チャネル領域にあっては、そのドレイン領域またはソース領域についても共用されるので、電源配線からの引き出し配線も共用することができる。 In addition, among the inverters for one stage connected in parallel, the inverters adjacent to each other in the X direction share the P channel region or the N channel region. Compared with the case where the channel region is formed for each TFT. Thus, the substrate area is efficiently used. Further, in the shared channel region, since the drain region or the source region is also shared, the lead-out wiring from the power supply wiring can be shared.
くわえて、第1段目〜第3段目のインバータ501〜503は、いずれも同数(7個)並列接続されたインバータからなり、さらに、これらインバータを構成する相補型TFTは、いずれもチャネル長が略同一(チャネル幅は、段毎に異なる)であるため、インバータ511〜517、521〜527、531〜537が、X方向およびY方向にマトリクス状に配列することになる。このため、シフトレジスタ回路400(ラッチ回路401や位相調整回路402)と、複数本の画像信号線115とに挟まれるX方向に長手に延伸する領域において、各インバータを効率良く配置させることができるとともに、Y方向に隣接する相異なる段のインバータ同士において電源配線からの引き出し配線を共用することが容易となる。例えば、インバータ511、521、531において引き出し配線601a、602aを共用することができる。したがって、本実施形態にあっては、引き出し配線601a、602aは、上述のようにX方向に相隣接するインバータ同士のみならず、Y方向に相隣接するインバータ同士でも共用されるので、基板領域が極めて効率良く利用されていることになる。
In addition, the first to
さらに、本実施形態にあっては、各インバータを構成するTFTのサイズ調整は、比較的容易に行うことができる。例えば、チャネル長の調整は、1段分において並列接続されるインバータ個数を増減することで可能であるし、チャネル幅の調整は、シフトレジスタ回路400と複数本の画像信号線115との間隔を広狭することで可能である。特に、バッファ回路500の駆動能力を決定付ける最終段インバータのチャネル幅が調整容易であるのは、装置設計上大変有利といえる。しかも、TFTのサイズ調整にかかわらず、X方向には1段分のインバータが複数個並列接続されるから、基板領域の効率的利用とともに駆動能力の向上が図られることとなる。
Furthermore, in this embodiment, the size adjustment of the TFTs constituting each inverter can be performed relatively easily. For example, the channel length can be adjusted by increasing or decreasing the number of inverters connected in parallel in one stage, and the channel width can be adjusted by changing the interval between the
なお、上述したバッファ回路500では、インバータの直接段数が3段であったが、これ以外の段数として良いのはもちろんである。同様に、上述したバッファ回路500では、1段分のインバータにおける並列個数が7個であったが、これ以外の個数として良いのはもちろんである。
In the
ところで、サンプリング回路301を構成するサンプリングスイッチ302の具体的な構成例としては、例えば、図10(1)に示されるように、Nチャネル型TFT302aにより構成しても良いし、同図(2)に示されるように、Pチャネル型TFT302bにより構成しても良いし、また、同図(3)に示されるように、両者TFT302a、302bを相補型として構成しても良い。なお、図3に示される構成にあっては、図10(1)に示されるNチャネル型TFT302aを用いた場合を想定しているので、Pチャネル型TFTを用いる場合には、サンプリング制御信号114aに対してレベル反転させたサンプリング制御信号114bを生成する必要があり、さらに、相補型TFTを用いる場合には、サンプリング制御信号114a、114bをそれぞれ供給する信号線も必要となる。
By the way, as a specific configuration example of the
また、サンプリング回路301を構成する各サンプリングスイッチ302は、製造効率等の観点から好ましくは、画素部におけるTFT30と共通プロセスにより製造されるNチャネル型TFT、または、Pチャネル型TFT、および両者の相補型等から構成される。
Further, each
以上説明したように本実施形態によれば、バッファ回路500が、TFTアレイ基板10の領域を効率的に利用するようにレイアウトされているので、液晶装置全体の小型化や同一サイズの装置における画像表示領域の大型化が可能となるだけでなく、高ドット周波数にも対応して、高品位の画像表示が可能となる。
As described above, according to the present embodiment, since the
<液晶装置の全体構成>
次に、上述した実施形態に係る液晶装置の全体構成について図11および図12を参照して説明する。ここで、図11は、液晶装置100の構成を示す斜視図であり、図12は、図11におけるA−A'線の断面図である。
<Overall configuration of liquid crystal device>
Next, the overall configuration of the liquid crystal device according to the above-described embodiment will be described with reference to FIGS. 11 and 12. Here, FIG. 11 is a perspective view showing the configuration of the
これらの図に示されるように、液晶装置100は、画素電極9a等が形成されたガラスや、半導体、石英などからなるTFTアレイ基板10と、対向電極23等が形成されたガラスなどの透明な対向基板20とが、スペーサSPの混入されたシール材52によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられるとともに、この間隙に電気光学材料としての液晶50が封入された構造となっている。なお、シール材52は、対向基板20の周辺に沿って形成されるが、液晶50を封入するために一部が開口している。このため、液晶50の封入後に、その開口部分が封止材SRによって封止されている。
As shown in these drawings, the
ここで、TFTアレイ基板10の対向面であって、シール材52の外側一辺においては、上述したデータ線駆動回路101やサンプリング回路301(図11および図12では省略)が形成されて、Y方向に延在するデータ線6aを駆動する構成となっている。さらに、この一辺には複数の外部回路接続端子102が形成されて、外部回路によってシリアル−パラレル変換された画像信号VID1〜VID12などの各種信号を入力する構成となっている。また、この一辺に隣接する2辺には、2個の走査線駆動回路104が形成されて、X方向に延在する走査線3aをそれぞれ両側から駆動する構成となっている。なお、走査線3aに供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路104を片側1個だけに形成する構成でも良い。ほかに、TFTアレイ基板10においては、データ線6aへの画像信号の書込負荷を低減するため、各データ線6aを、画像信号のサンプリングに先行するタイミングにおいて、所定電位にプリチャージするプリチャージ回路を形成しても良い。
Here, the data
一方、対向基板の対向電極23は、貼合部分における4隅のうち、少なくとも1箇所において設けられた導通材によって、TFTアレイ基板10との電気的導通が図られている。ほかに、対向基板20には、液晶装置100の用途に応じて、例えば、第1に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第2に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどの遮光膜が設けられる。なお、色光変調の用途の場合には、カラーフィルタは形成されずに遮光膜が対向基板20に設けられる。また、必要に応じて液晶装置10に光を照射するバックライトが、いずれか一方の基板の背面側に設けられる。
On the other hand, the
くわえて、TFTアレイ基板10および対向基板20の対向面には、それぞれ所定の方向にラビング処理された配向膜(図示省略)などが設けられる一方、その各背面側には配向方向に応じた偏光板(図示省略)がそれぞれ設けられる。ただし、液晶50として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜や偏光板などが不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
In addition, the opposing surfaces of the
なお、駆動回路200等の周辺回路の一部または全部を、TFTアレイ基板10に形成する替わりに、例えば、TAB(Tape Automated Bonding)技術を用いてフィルムに実装された駆動用ICチップを、TFTアレイ基板10の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ICチップ自体を、COG(Chip On Grass)技術を用いて、TFTアレイ基板10の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良いが、上述したように、本実施形態に係る液晶装置の効果が最も表れるのは、この駆動回路200をTFTアレイ基板10に形成した場合である。
Instead of forming part or all of the peripheral circuits such as the
<その他>
また、実施形態においては、液晶装置を構成するTFTアレイ基板10として、ガラス等の透明な絶縁性基板を用いて、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたTFTによって、画素のスイッチング素子(TFT30)や駆動回路200を構成するTFTを形成するものとして説明したが、本発明はこれに限られるものではない。
<Others>
In the embodiment, a transparent insulating substrate such as glass is used as the
例えば、TFTアレイ基板10を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路200の構成素子を形成しても良い。このようにTFTアレイ基板10として半導体基板を用いる場合には、透過型として用いることができないため、画素電極9aをアルミニウムなどで形成して、反射型として用いられることとなる。また、TFTアレイ基板10を透明基板として、単に、画素電極9aにアルミニウムなどで形成して反射型としても良い。
For example, the
さらに、上述した実施形態にあっては、画素のスイッチング素子を、TFTで代表される3端子素子として説明したが、ダイオード等の2端子素子で構成しても良い。ただし、画素のスイッチング素子として2端子素子を用いる場合には、走査線3aを一方の基板に形成し、データ線6aを他方の基板に形成するとともに、2端子素子を、走査線3aまたはデータ線6aのいずれか一方と、画素電極9aとの間に形成する必要がある。この場合、画素は、二端子素子が接続される画素電極9aと、対向基板20に形成される信号線(データ線6aまたは走査線3aの一方)と、これらの間に挟持される液晶50とから構成されることとなる。
Furthermore, in the above-described embodiment, the switching element of the pixel has been described as a three-terminal element typified by a TFT, but may be configured by a two-terminal element such as a diode. However, when a two-terminal element is used as a pixel switching element, the
また、アクティブマトリクス型液晶装置に限られず、STN(Super Twisted Nematic)液晶などを用いたパッシブ型にも適用可能である。この場合、画素は、電極として作用する走査線3aと、同じく電極として作用するデータ線6aと、これら電極間に挟持される液晶50とから構成されることとなる。
Further, the present invention is not limited to an active matrix liquid crystal device, and can also be applied to a passive type using STN (Super Twisted Nematic) liquid crystal. In this case, the pixel is composed of the
さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置に適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。 Furthermore, as an electro-optic material, in addition to liquid crystal, an electroluminescence element or the like can be used for a display device that performs display by the electro-optic effect. That is, the present invention can be applied to all electro-optical devices having a configuration similar to that of the liquid crystal device described above.
<電子機器>
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図13に示されるように、主に、表示情報出力源1000、表示情報処理回路1002、駆動回路1004、液晶装置100、クロック発生回路1008並びに電源回路1010を備えて構成されている。このうち、表示情報出力源1000は、ROM(Read Only Memory)、RAM(Random Access Memory)などのメモリや、光ディスク装置などのストレージユニット、画像信号を同調して出力する同調回路等を含み、クロック発生回路1008からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路1002に出力するものである。また、表示情報処理回路1002は、上述したシリアル−パラレル変換回路や、増幅・極性反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKとともに駆動回路1004に出力するものである。駆動回路1004は、液晶装置100を駆動するものであり、上述した駆動回路200のほか、製造後の検査に用いる検査回路などを含んだものである。電源回路1010は、上述の各回路に所定の電源を供給するものである。
<Electronic equipment>
Next, the case where the above-described liquid crystal device is applied to various electronic devices will be described. In this case, as shown in FIG. 13, the electronic apparatus mainly includes a display
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。 Next, some examples in which the above-described liquid crystal device is used in a specific electronic device will be described.
<その1:プロジェクタ>
まず、この液晶装置100をライトバルブとして用いたプロジェクタについて説明する。図14は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロジェクタ1100内部には、ハロゲンランプ等の白色光源からなるランプユニット1102が設けられている。このランプユニット1102から射出された投射光は、内部に配置された3枚のミラー1106および2枚のダイクロイックミラー1108によってRGBの3原色に分離されて、各原色に対応するライトバルブ100R、100Gおよび100Bにそれぞれ導かれる。
<Part 1: Projector>
First, a projector using the
ここで、ライトバルブ100R、100Gおよび100Bの構成は、上述した液晶装置100と同様であり、画像信号処理回路(図示省略)から供給されるR、G、Bの原色信号でそれぞれ駆動されるものである。また、B色の光は、他のR色やG色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ1122、リレーレンズ1123および出射レンズ1124からなるリレーレンズ系1121を介して導かれる。
Here, the configuration of the
さて、ライトバルブ100R、100G、100Bによってそれぞれ変調された光は、ダイクロイックプリズム1112に3方向から入射される。このダイクロイックプリズム1112において、R色およびB色の光は90度に屈折する一方、G色の光は直進する。したがって、各色の画像が合成される結果、投射レンズ1114を介して、スクリーン1120にカラー画像が投射されることとなる。
The light modulated by the
なお、ライトバルブ100R、100Gおよび100Bには、ダイクロイックミラー1108によって、R、G、Bの各原色に対応する光が入射するので、上述したようにカラーフィルタを設ける必要はない。
Since light corresponding to the primary colors R, G, and B is incident on the
<その2:モバイル型コンピュータ>
次に、この液晶装置を、モバイル型のパーソナルコンピュータに適用した例について説明する。図15は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ1200は、キーボード1202を備えた本体部1204と、液晶表示ユニット1206とから構成されている。この液晶表示ユニット1206は、先に述べた液晶装置100の背面にバックライトを付加することにより構成されている。
<Part 2: Mobile computer>
Next, an example in which this liquid crystal device is applied to a mobile personal computer will be described. FIG. 15 is a perspective view showing the configuration of this personal computer. In the figure, a
なお、電子機器としては、図14および図15を参照して説明した他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、携帯電話、テレビ電話、POS端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器に対して、実施形態の液晶装置、さらには電気光学装置が適用可能なのは言うまでもない。 In addition to the electronic devices described with reference to FIGS. 14 and 15, the electronic devices include a liquid crystal television, a viewfinder type, a monitor direct-view type video tape recorder, a car navigation device, a pager, an electronic notebook, a calculator, and a word processor. , Workstations, mobile phones, videophones, POS terminals, devices with touch panels, and the like. Needless to say, the liquid crystal device and the electro-optical device according to the embodiments can be applied to these various electronic devices.
3a…走査線、3b…容量線、6a…データ線、9a…画素電極、10…TFTアレイ基板、20…対向基板、30…TFT、50…液晶、52…シール材、70…蓄積容量、101…データ線駆動回路、104…走査線駆動回路、114…サンプリング制御信号線、115…画像信号線、301…サンプリング回路、302…サンプリングスイッチ、400…シフトレジスタ回路、401…ラッチ回路、402…位相調整回路、403…NAND回路、500…バッファ回路、501…インバータ(1段目)、502…インバータ(2段目)、503…インバータ(3段目)、601…高電圧配線、602…低電圧配線。 3a ... Scanning line, 3b ... Capacitor line, 6a ... Data line, 9a ... Pixel electrode, 10 ... TFT array substrate, 20 ... Counter substrate, 30 ... TFT, 50 ... Liquid crystal, 52 ... Sealing material, 70 ... Storage capacitor, 101 DESCRIPTION OF SYMBOLS ... Data line drive circuit, 104 ... Scanning line drive circuit, 114 ... Sampling control signal line, 115 ... Image signal line, 301 ... Sampling circuit, 302 ... Sampling switch, 400 ... Shift register circuit, 401 ... Latch circuit, 402 ... Phase Adjustment circuit, 403 ... NAND circuit, 500 ... Buffer circuit, 501 ... Inverter (first stage), 502 ... Inverter (second stage), 503 ... Inverter (third stage), 601 ... High voltage wiring, 602 ... Low voltage wiring.
Claims (3)
前記駆動回路は、
転送信号を出力するシフトレジスタ回路と、
前記転送信号をサンプリング制御信号として出力するバッファ回路と、
を有し、
前記バッファ回路は、
並列接続された複数の論理回路によって構成される段が、複数直列接続して構成されたものであり、
前記論理回路を構成するトランジスタのチャネル幅は、前記論理回路を含む段の前段に含まれる論理回路を構成するトランジスタのチャネル幅よりも広いことを特徴とする電気光学装置の駆動回路。 Electricity for driving an electro-optical device comprising a plurality of scanning lines, a plurality of data lines, and a plurality of pixels provided corresponding to intersections of the plurality of scanning lines and the plurality of data lines A drive circuit for an optical device,
The drive circuit is
A shift register circuit that outputs a transfer signal;
A buffer circuit for outputting the transfer signal as a sampling control signal;
Have
The buffer circuit is
A stage configured by a plurality of logic circuits connected in parallel is configured by connecting a plurality of stages in series,
A drive circuit of an electro-optical device, wherein a channel width of a transistor constituting the logic circuit is wider than a channel width of a transistor constituting a logic circuit included in a stage preceding the stage including the logic circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006334157A JP4111235B2 (en) | 1999-02-23 | 2006-12-12 | Electro-optical device drive circuit, electro-optical device, and electronic apparatus |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4498699 | 1999-02-23 | ||
JP2006334157A JP4111235B2 (en) | 1999-02-23 | 2006-12-12 | Electro-optical device drive circuit, electro-optical device, and electronic apparatus |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006118972A Division JP4075937B2 (en) | 1999-02-23 | 2006-04-24 | Electro-optical device drive circuit, electro-optical device, and electronic apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007079610A JP2007079610A (en) | 2007-03-29 |
JP4111235B2 true JP4111235B2 (en) | 2008-07-02 |
Family
ID=37939893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006334157A Expired - Lifetime JP4111235B2 (en) | 1999-02-23 | 2006-12-12 | Electro-optical device drive circuit, electro-optical device, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4111235B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10115739B2 (en) | 2014-05-07 | 2018-10-30 | Sony Corporation | Display unit and electronic apparatus |
-
2006
- 2006-12-12 JP JP2006334157A patent/JP4111235B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2007079610A (en) | 2007-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100503708B1 (en) | Driving circuit for electrooptical device, electrooptical device, and electronic apparatus | |
JP3846057B2 (en) | Electro-optical device drive circuit, electro-optical device, and electronic apparatus | |
JP3835113B2 (en) | Data line driving circuit of electro-optical panel, control method thereof, electro-optical device, and electronic apparatus | |
JP2006091845A (en) | Driving circuit for electro-optical device, driving method thereof, electro-optical device, and electronic apparatus | |
KR100767906B1 (en) | Driving circuit of electro-optical device, electro-optical device having the same, and electronic apparatus | |
JP3855575B2 (en) | Electro-optical device drive circuit, electro-optical device, and electronic apparatus | |
JP4111235B2 (en) | Electro-optical device drive circuit, electro-optical device, and electronic apparatus | |
JP3654292B2 (en) | Electro-optical device drive circuit, electro-optical device, and electronic apparatus | |
JP3893819B2 (en) | Electro-optical device drive circuit, data line drive circuit, scanning line drive circuit, electro-optical device, and electronic apparatus | |
JP2000310964A (en) | Driving circuit of electro-optical device, electro-optical device, and electronic apparatus | |
JP3821148B2 (en) | Electro-optical device drive circuit, electro-optical device, and electronic apparatus | |
JP4075937B2 (en) | Electro-optical device drive circuit, electro-optical device, and electronic apparatus | |
JP3757646B2 (en) | Electro-optical device drive circuit and electro-optical device | |
JP4120306B2 (en) | Electro-optical device, flexible printed circuit board, and electronic device | |
JP2000162982A (en) | Driving circuit of electro-optical device, electro-optical device, and electronic equipment | |
JP4720654B2 (en) | Electro-optical device drive circuit, electro-optical device, and electronic apparatus | |
JP4017000B2 (en) | Electro-optical device and electronic apparatus | |
JP4111212B2 (en) | Drive circuit, electro-optical device, and electronic device | |
JP2004109985A (en) | Driving circuit of electro-optical device and electro-optical device | |
JP2006243759A (en) | Drive circuit of electro-optical apparatus, data line drive circuit, scanning line drive circuit, electro-optical apparatus, and electronic equipment | |
JP2009180969A (en) | Electrooptical device and electronic apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080331 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4111235 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |