JP4110675B2 - 半導体パッケージ用リードフレームの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、金属フレームの開口部にフレキシブル回路基板を接着させて半導体パッケージ用リードフレームを製造する半導体パッケージ用リードフレームの製造方法に関し、特にフレキシブル回路基板の反り等の変形を低減するようにした半導体パッケージ用リードフレームの製造方法に関するものである。
【0002】
【従来の技術】
QFP(Quad Flat Package)を製造する従来の製造装置で、FBGA(Fine Pitch Ball Glid Array)といわれるCSP(Chip Scale Package)の製造が可能となる半導体パケージ用リードフレームの製造方法が望まれている。
従来の半導体パッケージ用リードフレームの製造方法は、金属フレームとフレキシブル回路基板の間に熱硬化性接着剤を配置し、この接着剤を金属フレームの裏面にヒートブロックを接触させることによって加熱して金属フレームにフレキシブル回路基板を接着させている。
【0003】
【発明が解決しようとする課題】
しかし、従来の半導体パッケージ用リードフレームの製造方法によると、金属フレームがフレキシブル回路基板に比較して高温に加熱されるため、接着後の金属フレームの収縮量が大きくなり、そのため、図4に示すように、フレキシブル回路基板14のプラスチックテープ(ポリイミド)に反りが生じる。反りを有するフレキシブル回路基板14に半導体素子15を搭載すると、半導体素子15がダメージを受けることがある(12は金属フレーム)。
【0004】
従って、本発明の目的は、金属フレームにフレキシブル回路基板を接着した際のフレキシブル回路基板の反り等の変形を低減することができる半導体パッケージ用リードフレームの製造方法を提供することにある。
【0005】
【課題を解決するための手段】
本発明は、上記目的を実現するため、金属フレームの開口部上に、該開口部の外周に接着剤を介してフレキシブル回路基板を接着させる半導体パッケージ用リードフレームの製造方法において、前記接着剤を加熱して前記金属フレームと前記フレキシブル回路基板を接着させる際に、前記金属フレームの加熱接着領域の外側を冷却することを特徴とする半導体パッケージ用リードフレームの製造方法を提供する。
【0006】
上記構成によれば、金属フレームの加熱接着領域を除いて金属フレームを冷却することにより、接着剤を硬化させるための熱を金属フレームの接着剤塗布部を通して接着剤に伝え、他の部分に伝えないようにすることができる。このため、金属フレームの熱膨張は少なくなり、フレキシブル回路基板を接着した後のフレキシブル回路基板の反りの発生を抑制することができる。
【0007】
【発明の実施の形態】
以下、本発明の半導体パッケージ用リードフレームの製造方法の実施形態を図1を参照して説明する。
金属フレーム12における接着剤16の塗布部裏面をヒートブロック20の支持部20aに接触させるとともに、金属フレーム12における接着剤16の塗布部外周を冷却ブロック21で挟み込ませる。そして、フレキシブル回路基板14における金属フレーム12との接着部分を金属フレーム12の接着剤16の塗布部に重ね、ヒートブロック20を加熱するとともに、冷却ブロック21を冷却する。
【0008】
これにより、金属フレーム12は、接着剤16の塗布部のみが加熱され、接着剤16の塗布部以外の部分は冷却されることになる。このため、金属フレーム12はほとんど熱膨張せずに、接着剤16が熱硬化されて、金属フレーム12とフレキシブル回路基板14が接着される。したがって、接着後に金属フレーム12はほとんど収縮しないので、フレキシブル回路基板14の反りを低減することができる。
以上により、図2に示す半導体パッケージ用リードフレーム11が完成する。このパッケージ用リードフレーム11は、搬送用の孔12aを有する金属フレーム12にフレキシブル回路基板14が接着されている。
【0009】
次に、図3に示すように、半導体パッケージ用リードフレーム11に対し、半導体素子15の搭載、ワイヤボンディング、樹脂封止等の処理を行って、BGA型半導体パッケージ30を作製する。すなわち、フレキシブル回路基板14の表面にレジスト樹脂31を塗布し、更に、半導体素子15を搭載して接着剤40で接着する。
次いで、半導体素子15の電極15aとフレキシブル回路基板14のプラスチックテープ14c上に形成された回路パターン14aの接続パッド14bとの間を、ボンディングワイヤ32によリワイヤボンディングする。更に、半導体素子15とボンディングワイヤ32上をモールド樹脂33又はポッティング材で封止する。
【0010】
樹脂封止した後、フレキシブル回路基板14の下面に実装基板などと接続するための外部接続端子として半田ボール34を取り付ける。回路パターン14aの一部は、プラスチックテープ14cを貫く金めっきを施したビアホール14dを通して他側の片面に導出されており、その導出部に半田ボール34が接続される。
最後に、金属フレーム12から半導体素子15単位でフレキシブル回路基板14を取り外すことにより、単体のBGA型半導体パッケージ30が完成する。
なお、本発明は、その対象となる半導体素子に制約は無く、DRAMやSRAM等のメモリーやCPUやMPU等のロジック系のいずれにも適用可能である。
【0011】
【発明の効果】
以上述べたように、本発明によれば、フレキシブル回路基板を反りのない状態に維持することができるので、半導体素子を搭載した後の、例えばモールド時において、半導体素子に与えるダメージを少なくすることができる。よって、半導体パッケージの歩留りを高めることができる。
【図面の簡単な説明】
【図1】本発明の半導体パッケージ用リードフレームの製造方法の実施形態の接着工程を示す概略図である。
【図2】半導体パッケージ用リードフレームを示す平面図である。
【図3】本発明の半導体パッケージ用リードフレームを使用して製造される半導体パッケージの一例を示す断面図である。
【図4】従来の半導体パッケージ用リードフレームの製造方法を示す断面図である。
【符号の説明】
11 半導体パッケージ用リードフレーム
12 金属フレーム
13 開口部
14 フレキシブル回路基板
14a 回路パターン
14b 接続パッド
14c プラスチックテープ
14d ビアホール
15 半導体素子
16 接着剤
20 ヒートブロック
21 冷却ブロック
30 BGA型半導体パッケージ
31 レジスト樹脂
32 ボンディングワイヤ
33 モールド樹脂
34 半田ボール
40 接着剤
Claims (2)
- 金属フレームの開口部上に、該開口部の外周に接着剤を介してフレキシブル回路基板を接着させて半導体パッケージ用リードフレームを製造する方法において、前記接着剤を加熱して前記金属フレームと前記フレキシブル回路基板を接着させる際に、前記金属フレームの加熱接着領域の外側を冷却することを特徴とする半導体パッケージ用リードフレームの製造方法。
- 前記金属フレームの加熱接着領域の外側を冷却ブロックで挟み込んで冷却することを特徴とする請求項1に記載の半導体パッケージ用リードフレームの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP17696199A JP4110675B2 (ja) | 1999-06-23 | 1999-06-23 | 半導体パッケージ用リードフレームの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JP2001007267A JP2001007267A (ja) | 2001-01-12 |
JP4110675B2 true JP4110675B2 (ja) | 2008-07-02 |
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Application Number | Title | Priority Date | Filing Date |
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JP17696199A Expired - Fee Related JP4110675B2 (ja) | 1999-06-23 | 1999-06-23 | 半導体パッケージ用リードフレームの製造方法 |
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JP (1) | JP4110675B2 (ja) |
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KR101073698B1 (ko) * | 2009-09-07 | 2011-10-14 | 도레이첨단소재 주식회사 | 점착테이프와 리드프레임의 라미네이션 방법 |
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JP2001007267A (ja) | 2001-01-12 |
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