JP4108802B2 - 増幅器 - Google Patents
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Description
【発明の属する技術分野】
この発明は一般的には回路に関し、かつより特定的には、デジタル的にプログラム可能なミラー補償ネットワークを備えたA級またはクラスAドライバ回路に関する。
【0002】
【従来の技術】
図1は、部分的回路図形式および部分的ブロック図形式で、従来技術に係わるクラスAドライバ回路10を示す。クラスAドライバ回路10はPチャネルトランジスタ14および18、電流源16、差動増幅器12、電流源24、Nチャネルトランジスタ26、ミラー補償(Miller compensation)容量22、およびゼロヌル化またはゼロヌリング抵抗(zero nulling resistor)20を含んでいる。従来技術のクラスAドライバ回路10は負荷インピーダンス28をドライブするためのものである。
【0003】
クラスAドライバ回路10は2つの回路段を含む。第1の回路段は差動増幅器12を含みかつ第2の回路段は電流源24およびNチャネルトランジスタ26を含む。ミラー補償回路は直列に接続された抵抗20および容量22を含み、かつ差動増幅器12の出力端子を前記第2の回路段の増幅器の入力端子に接続する。ミラー補償は典型的には差動増幅器12の出力端子に安定性を与えるために使用される。Pチャネルトランジスタ14,18、および電流源16は差動増幅器12のための電流源を提供する。
【0004】
従来技術のクラスAドライバ10は多様な用途において使用できる。この種のクラスAドライバは高いリニアリティを備えた良好なドライブ強度を必要とする高性能のシステムにおいて使用される。クラスA増幅器はまた容量性であることに加えて高い抵抗性の負荷をドライブするために有用である。クラスA増幅器にとって、例えばバッテリで給電される用途の場合において、比較的低い電力消費を提供することも重要である。
【0005】
【発明が解決しようとする課題】
典型的には、この種のクラスAドライバのための回路設計は最悪の場合の負荷に対して最適化される。特定の用途に応じて、負荷インピーダンス28は、例えは、400オーム(Ω)と100キローオーム(KΩ)の間の抵抗成分を有するかもしれない。この場合、前記400Ωの負荷は最悪の場合の負荷であると考えることができる。しかしながら、もし用途が100KΩの負荷を要求すれば、負荷インピーダンス28をドライブするための電流要求は低減され、従って400Ωの最悪の場合の負荷に対して設計された第2の回路段のドライバは100KΩの負荷をドライブするのに多くの電力を消費することになる。
【0006】
従って、本発明の目的は、このような従来技術のクラスAドライバの不都合を除去または軽減することにある。
【0007】
【課題を解決するための手段】
一般に、本発明は複数の選択可能な電流源を備えた出力段を有するクラスAドライバ回路を提供する。前記選択可能な電流源は異なる出力インピーダンスを有する異なる用途に対してクラスAドライバ回路の第2回路段のドライブ能力を最適化するために使用される。1実施形態では、前記複数の電流源はユーザによってプログラムされるソフトウエアを使用して選択可能または選択的接続可能、あるいは切換え可能または切換接続可能、とすることができる。他の実施形態では、前記電流源は抵抗性負荷に提供される出力電流の検出に基づき、自動的に選択されるよう構成することができる。また、さらに別の実施形態では、前記電流源は第1の回路段の差動増幅器の入力信号に基づき選択できるように構成することもできる。必要なドライブ能力を提供するために前記複数の電流源を調整する場合、デジタル的に制御される、切換え可能な容量および抵抗を含むミラー補償ネットワークが前記選択された電流源に基づき増幅器のための必要な量のミラー補償を提供するために設けられる。ミラー補償は極分割(pole splitting)を確実に行うために提供され、かつ選択可能な抵抗がミラー容量によってもたらされる右ハーフ面のゼロをヌル化するために提供される。
【0008】
【発明の実施の形態】
図2は、回路図形式で、本発明の1実施形態に係わるクラスAドライバ回路30を示す。クラスAドライバ回路30はPチャネルトランジスタ34および38、電流源36、差動増幅器32、論理回路54、ミラー補償ネットワーク40、複数の電流源42、複数のスイッチ56〜58、Nチャネルトランジスタ50、および負荷インピーダンス52を含んでいる。スイッチ56〜58は複数の電流源42の内の対応する電流源を“OUT”と名付けられた出力ノードに結合するために使用される。
【0009】
Pチャネルトランジスタ34および38および電流源36は差動増幅器32のためのバイアス電流を提供する。差動増幅器32は伝統的なクラスAドライバ回路30のための第1段増幅器であり、かつ“INP”および“INN”と名付けられた差動入力信号を受信する。第2段は複数の電流源42および、増幅デバイスとして作用する、Nチャネルトランジスタ50によって提供される。選択可能な抵抗および選択可能な容量を有するミラー補償ネットワーク40は差動増幅器32と第2段増幅器との間に結合されている。制御論理回路54は「プログラムビット(PROGRAM BITS)」と名付けられた複数の入力信号を受信しかつ「電流源制御ビット(CURRENT SOURCE CONTROL BITS)」と名付けられた第1の複数の出力信号、および「ミラー補償制御ビット(MILLER COMPENSATION CONTROL BITS)」と名付けられた第2の複数の出力信号を提供する。「プログラムビット」に応じて、「電流源制御ビット」は前記複数の電流源42の内のどれがインピーダンス52をドライブするために出力OUTに接続されるかを決定する。また、制御論理回路54は「ミラー補償制御ビット」を前記複数の電流源42の内のどれだけ多くの電流源が選択されるかに応じてクラスAドライバ回路30において使用される補償の量を選択するためにミラー補償ネットワーク40に提供する。ミラー補償ネットワーク40は差動増幅器32の出力OUTのための良好な安定性および良好なセットリング時間(settling time)を提供する。
【0010】
前記複数の電流源42の各々はスイッチと直列に接続された電流源を含む。例えば、電流源44は“VDD”と名付けられた電源電圧端子と第2の回路段の出力OUTとの間にスイッチ56と直列に接続されている。電流源45はスイッチ57と直列に接続され、かつ電流源46は同様にしてスイッチ58と直列に接続されている。スイッチ56,57および58はPMOS(p型金属酸化物半導体)トランジスタとして実施することができ、該トランジスタの各々は電流源に接続されたソース、第2の回路段の出力OUTに接続されたドレイン、および「電流源制御ビット」を受けるためのゲートを有する。当業者に理解されるように、図2の実施形態は別の実施形態として対称の増幅器を形成するよう構成することができ、この場合各NチャネルデバイスはPチャネルデバイスと置き換えられ、適切な電源が印加され、かつ逆も同様に行われる。
【0011】
図2においては、電流源のプログラム可能性および対応するミラー補償のプログラム可能性のために2つの実施形態が示されている。一方の実施形態では、「プログラムビット」はクラスAドライバ回路30を使用する集積回路においてソフトウエアで提供することができ、これらはレジスタを通してユーザがプログラム可能である。他の実施形態では、「プログラムビット」は制御論理回路54への入力として入力信号INPおよびINNを使用して自動的に発生される。この実施形態では、制御論理回路54は入力信号INPおよびINNの振幅に基づき電流源の数を選択する。例えば、もし制御論理回路54が前記入力信号が小さな振幅を有することを検出すれば、第2の回路段の比較的少数の電流源が選択される。また、他の実施形態では、自動検知回路が、図5に示されかつ以下に説明するように、クラスAドライバ回路30の出力に結合される。クラスAドライバ回路30は高いドライブ能力ならびに低い電力消費および良好な直線性を、プログラム可能な電流源の選択およびデジタル的に制御されるミラー補償を可能にすることにより、提供するという利点を与える。ミラー補償の電流量は使用される電流ドライブの量に対して提供され、差動増幅器段の出力のための良好な安定性を維持する。複数の選択可能な電流源とデジタル的に制御されるミラー補償の組合せを提供することにより、クラスAドライバ回路30は低い出力インピーダンスおよび高い出力インピーダンスの双方において最適の性能を提供することができ、一方電力消費を大幅に低減する。また、ソフトウエア、ハードウエア、またはソフトウエアとハードウエアとの組合せで実施できる、プログラム可能性のために何らの外部要素も使用されない。
【0012】
図3は、回路図形式で、本発明の他の実施形態に係わるクラスAドライバ回路60を示す。クラスAドライバ回路60は差動増幅器62、コモンモードフィードバック増幅器66、ミラー補償回路90、および出力ドライバ段64を含む。差動増幅器62はPチャネルトランジスタ70,71,73,74,75,79および80、およびNチャネルトランジスタ76,77,82,83,85,86および78を含む。差動増幅器62は伝統的な差動増幅器である。“INP”および“INN”と名付けられた差動入力信号がNチャネルトランジスタ76および77からなる差動対およびPチャネルトランジスタ79および80からなる差動対に提供される。Pチャネルトランジスタ75は“BIASP1”と名付けられたバイアス電圧を受けかつPチャネル差動対に対し電流源を提供する。Nチャネルトランジスタ78は“BIASN1”と名付けられたバイアス電圧を受けかつNチャネル差動対のための電流源を提供する。Pチャネルトランジスタ73および74は“BIASP2”と名付けられたバイアス電圧を受けかつ差動増幅器62におけるゲイン増強のためのカスコード装置(cascode devices)である。同様に、Nチャネルトランジスタ82および83は“BIASN2”と名付けられたバイアス電圧を受け、かつ差動増幅器62におけるゲイン増強のためのカスコード装置である。
【0013】
コモンモード回路66は“BIAS CM”と名付けられたコモンモードバイアス電圧をPチャネルトランジスタ70および71のゲートに提供しかつ差動増幅器62のためのコモンモード制御を提供するよう機能する。コモンモード制御回路66はCMREFINおよびCMREFOUTと名付けられた差動コモンモード信号を受信する。CMREFINは基準電圧であり、かつCMREFOUTは差動増幅器60のコモンモード出力である。前記コモンモード基準電圧は差動増幅器60のコモンモード電圧が特定の用途に対して最適のDCレベルとなるよう選択される。一般に、コモンモードポイントは差動増幅器の出力信号のローおよびハイの電圧スイングの間のほぼ中間になるよう選択される。この場合、差動増幅器62は“VON”および“VOP”と名付けられた反対極性の出力信号を提供する。
【0014】
ミラー補償回路90の入力端子は差動増幅器62の出力端子に接続されている。ミラー補償回路90は図4により詳細に示されており、かつ後に説明する。差動出力段64は第1の半分またはハーフ(half)92および第2の半分またはハーフ94を含む。第1のハーフ92はミラー補償回路90を介して差動増幅器62の出力端子の1つに結合され、かつ第2のハーフ94はミラー補償回路90を介して差動増幅器62の他の出力端子に結合されている。クラスAドライバ回路60は完全に対称であり、すなわち、第1のハーフ92および第2のハーフ94は実質的に同じである。従って、出力段64の動作は第1のハーフ92のみを参照して説明する。第1のハーフ92はPチャネルトランジスタ95〜102およびNチャネルトランジスタ103〜110を含む。Pチャネルトランジスタ95および99ならびにNチャネルトランジスタ103および107は出力段64の1つの「脚部(leg)」を形成する。第1のハーフ92は4つの脚部を含み、該脚部の内の3つはプログラム可能である。
【0015】
Pチャネルトランジスタ95は電流源として作用しかつ“VDD”と名付けらた電源端子に接続されたソース、バイアス電圧、BIASP1、を受けるためのゲート、およびドレインを有する。Pチャネルトランジスタ99はスイッチ可能なカスコードトランジスタとして作用しかつPチャネルトランジスタ95のドレインに接続されたソース、“VSS”と名付けられた電源電圧端子に接続されたゲート、および“OUTP”と、名付けられた出力信号を提供するためのドレインを有する。Nチャネルトランジスタ103はスイッチ可能なカスコードトランジスタとして作用しかつPチャネルトランジスタ99のドレインに接続されたドレイン、VDDに接続されたゲート、およびソースを有する。Nチャネルトランジスタ107は増幅トランジスタとして作用しかつNチャネルトランジスタ103のソースに接続されたドレイン、出力信号VONを受けるためのゲート、およびVSSに接続されたソースを有する。Pチャネルトランジスタ96はVDDに接続されたソース、バイアス電圧BIASP1を受けるためのゲート、およびドレインを有する。Pチャネルトランジスタ100はPチャネルトランジスタ96のドレインに接続されたソース、BP1と名付けられた制御信号を受けるためのゲート、および出力端子OUTに接続されたドレインを有する。Nチャネルトランジスタ104はPチャネルトランジスタ100のドレインに接続されたドレイン、制御信号BN1を受けるためのゲート、およびソースを有する。Nチャネルトランジスタ108はNチャネルトランジスタ104のソースに接続されたドレイン、出力信号VONを受けるためのゲート、およびVSSに接続されたソースを有する。
【0016】
Pチャネルトランジスタ97,101、Nチャネルトランジスタ105,109はPチャネルトランジスタ96および100、そしてNチャネルトランジスタ104および108と同様の方法で直列に接続されている。また、Pチャネルトランジスタ98および102ならびにNチャネルトランジスタ106および110は(第2のハーフ94の1つの脚部を構成するPチャネルトランジスタ200,202およびNチャネルトランジスタ204,206)と同様の方法で接続されている。図示された実施形態では、Pチャネルトランジスタ95,96,97および98の各々は同じ寸法および大きさまたは面積を有する。他の実施形態では、Pチャネルトランジスタは異なるサイズとすることができ、例えば、該サイズは比率をもたせる(ratioed)か、あるいは2進重み付けする(binary weighted)ことができる。
【0017】
Pチャネルトランジスタ96,97および98を備えた電流源は1つでもあるいは一緒にでも任意の組合せで出力端子OUTPに結合することができ、OUTPに結合された負荷抵抗(図示せず)に応じて、必要な量のドライブ能力を提供することができる。Pチャネルトランジスタ99,100,101および102は前記制御信号に応じてスイッチとして機能する。Pチャネルトランジスタ99はそのゲートがVSSに接続されかつNチャネルトランジスタ103はそのゲートがVDDに接続され、それによって第1のハーフ92のために最小の出力ドライブ能力を提供することに注意を要する。電流源が2進重み付けされている場合のような、他の実施形態では、Pチャネルトランジスタ99をスイッチ可能にすることも望ましいであろう。Nチャネルトランジスタ104,105および106はそれぞれ制御ビットBN1,BN2G,BN3Gを受けて、Nチャネルトランジスタ108,109および110を備えた、複数の電流シンク(current sinks)を出力端子OUTPに結合する。
【0018】
図4はミラー補償ネットワーク90の1実施形態を示す。ミラー補償ネットワーク90は複数の並列に接続された抵抗素子を含み、該抵抗素子は複数の抵抗素子128における抵抗素子130,131,132,133および134を含む。複数の抵抗素子128はミラー補償ネットワーク90のためのゼロ補償を提供するよう機能する。該複数の抵抗素子128の内のいずれか、またはすべて、を一緒に並列に結合することができる。
【0019】
抵抗素子130は“MILTEST”と名付けらたれ制御信号を受けるためのゲートを有する。この抵抗素子は温度およびプロセス変動を考慮するために試験の間に補償を提供するために使用される。Nチャネルトランジスタ131はそのゲートがVDDに接続されかつNチャネルトランジスタ131はミラー補償ネットワーク90のための非ゼロ抵抗を提供する。Nチャネルトランジスタ132は“BN1M”と名付けられた制御ビットを受ける。Nチャネルトランジスタ133は“BN2M”と名付けられた制御ビットを受け、かつNチャネルトランジスタ134は“BN3M”と名付けられた制御ビットを受ける。トランジスタ132,133または134の各々は並列に結合してミラー補償ネットワーク90のための低減された抵抗を提供することができる。
【0020】
複数の容量129は複数の抵抗素子128と直列に接続されている。容量140はミラー補償ネットワーク90のための最少量の容量を提供しかつ常に選択される。容量141,143,146および150は各々個々に選択可能であり、かつミラー補償ネットワーク90のための並列容量として加えられる。Nチャネルトランジスタ142は制御ビット“BP3”を受けかつ容量140および141と並列に容量143を結合するために使用される。容量146を並列に結合するため、Nチャネルトランジスタ142および145の双方は導通されなければならない。Nチャネルトランジスタ144および147ならびに149は使用されない容量をグランドに結合して容量プレートがフローティングになるのを防止するために与えられている。1実施形態では、容量は多結晶シリコンプレート容量として実施される。しかしながら、他の実施形態では、容量はMOS(金属−酸化物半導体)トランジスタから形成できる。複数の抵抗素子155および複数の容量146が同様にして図3の差動増幅器60の出力VONに結合されている。
【0021】
図5は、回路図形式で、図3に示されるクラスAドライバ回路60のための自動制御回路を示す。図3および図5の同じ要素は同じ参照数字を有することに注意を要する。明瞭化および簡潔化のために、図3からの各々のハーフ92および94の内の1つの脚部のみが図5に示されている。Nチャネルトランジスタ111,208を備えたセンス回路は差動増幅器62の出力から、それぞれ、差動出力電圧VONおよびVOPを受ける。他の実施形態では、Nチャネルトランジスタ111および208と同様のNチャネルトランジスタを図3に示されるNチャネルトランジスタ107,108,109および110の各々または他のものにかつ第2のハーフ94における脚部の各々または他のものに対応して設けることができる。
【0022】
出力信号VONおよびVOPに応答して、Nチャネルセンストランジスタ111および208を通る電流は電流加算ノード209で加算される。加算された電流はPチャネルトランジスタ160によってPチャネルトランジスタ162を通って反映される(mirrored)。抵抗166はPチャネルトランジスタ162を通る電流を“V1”と名付けられた電圧に変換する。抵抗166の抵抗はアナログ−デジタル(A/D)変換器167によって受信される電圧レベルを設定する。A/D変換器167は電圧V1を受けかつ電圧V1のデジタル表現を提供する。A/D変換器162は逐次近似(successive approximation)に基づく簡単な、伝統的なA/D変換器とすることができる。A/D変換器167によって提供されるデジタル信号は論理回路169の入力端子に与えられる。これに応じて、論理回路169は次に「電流源およびミラー補償制御ビット(CURRENT SOURCE AND MILLER COMPENSATION CONTROL BITS)」を提供し前記複数の電流源の内のどれが最適化された回路のために、かつその最適化された回路構成に対する対応するミラー補償をプログラミングするために電流を提供すべきかを選択する。前記制御ビットは出力段64の第1のハーフ92および第2のハーフ94の図3に示されるスイッチの各々に提供される。
【0023】
前記出力段の1つの出力端子に結合される電流源の数は前記検知された電圧V1に依存し、この場合論理制御回路169は自動的に外部負荷をドライブするために使用される電流源の数を調整する。1実施形態では、この電流源の調整は差動クラスAドライバ60を使用して集積回路のパワーアップの間に行われる。図2に示されるような、他の実施形態では、電流源の選択は「動作中に(on the fly)」、または動的に行うことができる。もし電流源が動作中にスイッチングされれば、スイッチングトランジスタ99〜102のオンおよびオフの動作はクラスA増幅回路の出力において望ましくない過渡状態、またはノイズ、を生じるかもしれない。グリッチ(glitch)制御回路174および186のような、グリッチ制御回路を使用して図3のスイッチ99〜102および103〜106の比較的または相対的にグリッチのない動作を提供することができる。
【0024】
図6は、回路図形式で、グリッチ制御回路174および186を示す。グリッチ制御回路174はNチャネルトランジスタ178および184、Pチャネルトランジスタ175および180、およびキャパシタ182を含む。グリッチ制御回路174は図3のPチャネルトランジスタ101のスイッチングノイズを制御するために使用される。グリッチ制御回路174と同様のグリッチ制御回路は、Pチャネルトランジスタ100および102のような、第1のハーフ92および第2のハーフ94の他の対応するPチャネルトランジスタの各々に対してスイッチングノイズを低減するために使用される。
【0025】
グリッチ制御回路186はNチャネルトランジスタ190および192、Pチャネルトランジスタ188および196、および容量またはキャパシタ194を含む。グリッチ制御回路186は図3のNチャネルトランジスタ105のスイッチングノイズを制御するために使用される。グリッチ制御回路186と同様のグリッチ制御回路は、Nチャネルトランジスタ104および106のような、第1のハーフ92および第2のハーフ94の他の対応するNチャネルトランジスタの各々に対してスイッチングノイズを低減するために使用される。
【0026】
制御信号BN2はNチャネルトランジスタ184およびPチャネルトランジスタ180のゲートに与えられる。制御信号BN2が論理ロー電圧(インアクティブ)である場合、Pチャネルトランジスタ180は導通しかつNチャネルトランジスタ184は実質的に非導通になる。バイアス電圧BIASN1はNチャネルトランジスタ178に小さな一定の電流を生じさせ、かつPチャネルトランジスタ175はBN2がインアクティブである場合にこの電流をPチャネルトランジスタ101を通って反映させる(mirrors)。
【0027】
制御信号BN2が論理ハイ電圧(アクティブ)である場合、Pチャネルトランジスタ180は実質的に非導通でありかつNチャネルトランジスタ184は導通している。制御信号BP2Gの電圧はほぼVSSに等しいロー電圧に引かれ、Pチャネルトランジスタ101(図5)が導通するようにさせる。キャパシタ182はPチャネルトランジスタ180のドレイン/ソース端子およびVSSの間に結合され、かつ制御信号BP2Gの電圧スイッチングのための安定化を提供する。
【0028】
グリッチ制御回路186はグリッチ制御回路174と同様に機能する。制御信号BP2はNチャネルトランジスタ192およびPチャネルトランジスタ196のゲートに与えられる。制御信号BP2が論理ロー電圧(アクティブ)である場合、Nチャネルトランジスタ192は実質的に非導通でありかつPチャネルトランジスタ196は導通する。制御信号PN2Gの電圧はほぼVDDに等しいハイ電圧まで増大され、Nチャネルトランジスタ105(図3)が導通するようにさせる。制御信号BP2が論理ハイ電圧(インアクティブ)である場合、Nチャネルトランジスタ192は導通しかつPチャネルトランジスタ196は実質的に非導通である。バイアス電圧BIASP1はPチャネルトランジスタ188に小さな一定の電流を生じさせ、かつNチャネルトランジスタ190はBP2がインアクティブである場合にこの電流をNチャネルトランジスタ105(図5)を通して反映させる。Nチャネルトランジスタ105を通る小さな反映された電流のため、Nチャネルトランジスタ105は常に少なくとも少しは導通しており、これによってそれがBN2Gによってスイッチオンにされた場合により少ないスイッチングノイズを生じるようにする。キャパシタ194はNチャネルトランジスタ192のドレイン/ソース端子とVDDとの間に結合され、かつ制御信号BN2Gの電圧スイッチングのための安定化を提供する。
【0029】
本発明が好ましい実施形態に関して説明されたが、当業者には本発明は上に特に示しかつ説明したもの以外の数多くの実施形態を取ることができかつ数多くの方法で変更できることは明らかであろう。したがって、添付の特許請求の範囲は本発明の真の精神および範囲内にある本発明の全ての変更をカバーするものと考える。
【0030】
【発明の効果】
以上のように、本発明によれば、クラスAドライバ回路において、負荷の状態に応じて最適の出力段を構成することができ、種々の負荷に対して効率よく動作を行なうことが可能になる。
【図面の簡単な説明】
【図1】従来技術のクラスAドライバ回路を部分的回路図形式でかつ部分的ブロック図形式で示すブロック回路図である。
【図2】本発明の一実施形態に係わるクラスAドライバ回路を示すブロック回路図である。
【図3】本発明の他の実施形態に係わるクラスAドライバ回路を示すブロック回路図である。
【図4】図3のクラスAドライバ回路のミラー補償ネットワークの一実施形態を示す電気回路図である。
【図5】図3に示されたクラスAドライバ回路のための自動制御回路を示すブロック回路図である。
【図6】図3に示されたクラスAドライバ回路と共に使用するためのグリッチ制御回路を示す電気回路図である。
【符号の説明】
30 クラスAドライバ回路
32 差動増幅器
34,38 Pチャネルトランジスタ
36,44,45,46 電流源
40 ミラー補償ネットワーク
42 複数の電流源
50 Nチャネルトランジスタ
52 負荷インピーダンス
54 論理回路
56,57,58 スイッチ
Claims (6)
- 増幅器であって、
入力および出力を有する第1段増幅器、
第2段増幅器であって、第1の入力、第1の出力、および前記第1の出力に並列に電子的に結合された第1の組の切換接続可能な電流源を有し、前記第2段増幅器の第1の入力は前記第1段増幅器の出力に接続されているもの、
前記第1段増幅器の出力と前記第2段増幅器の第1の出力との間に接続された複数の切換接続可能な容量性素子を有するデジタル的にプログラム可能なミラーネットワーク、そして
自動利得制御回路であって、
電流加算ノードに接続された1つまたはそれ以上の検知用トランジスタであって、該1つまたはそれ以上の検知用トランジスタは少なくとも前記第1段増幅器の第1の出力によって制御されるもの、
出力および入力を有するカレントミラーであって、前記電流加算ノードが該カレントミラーの入力に接続されているもの、そして
アナログ入力およびデジタル出力を有するアナログ−デジタル変換器であって、前記カレントミラーの出力が前記アナログ−デジタル変換器の入力に接続されかつ前記アナログ−デジタル変換器は1つまたはそれ以上のプログラム信号を出力し、前記1つまたはそれ以上のプログラム信号は前記第1の組の切換接続可能な電流源の内の1つまたはそれ以上を切換接続するためのものであり、前記切換接続可能な容量性素子の内の1つまたはそれ以上は前記切換接続可能な電流源の内のどれだけ多くが選択されたかに依存して正しい量のミラー補償を提供するためのものである、前記自動利得制御回路、
を具備することを特徴とする増幅器。 - さらに、レジスタからプログラム信号を受けかつ該プログラム信号に応答して前記第1の組の切換接続可能な電流源の内の1つまたはそれ以上を切換接続しかつ前記複数の容量性素子の内の1つまたはそれ以上を切換接続する論理回路を具備することを特徴とする請求項1に記載の増幅器。
- 前記デジタル的にプログラム可能なミラーネットワークはさらに複数の選択可能な抵抗性素子を具備することを特徴とする請求項1に記載の増幅器。
- 前記第1の組の切換接続可能な電流源は第1のスイッチング可能なカスコードトランジスタと直列に接続された電流源トランジスタおよび増幅用トランジスタと直列に接続された第2のスイッチング可能なカスコードトランジスタを含むことを特徴とする請求項1に記載の増幅器。
- 前記第1段増幅器への入力は差動入力でありかつ前記第1段増幅器の出力は第1の極性の信号および第2の極性の信号を有する差動出力であり、かつ前記第2段増幅器はさらに第2の入力および第2の出力を備え、前記第2段増幅器の第1の入力は前記第1の極性の信号に接続されかつ前記第2段増幅器の第2の入力は前記第2の極性の信号に接続され、かつさらに前記第2段増幅器の第2の出力に並列に接続された第2の組の電流源を具備することを特徴とする請求項1に記載の増幅器。
- 前記複数の切換接続可能な容量性素子の内の各々の容量性素子は対応するトランジスタの第1のノードに接続されたノードを有し、かつ各々の対応するトランジスタの第2のノードは前記複数の切換接続可能な容量性素子の他のもののノードに接続され、前記対応するトランジスタの内の1つまたはそれ以上が活性化されて前記複数の切換接続可能な容量性素子の内の2つまたはそれ以上を並列に接続することを特徴とする請求項1に記載の増幅器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/758,658 | 1996-12-02 | ||
US08/758,658 US5877654A (en) | 1996-12-02 | 1996-12-02 | Class a amplifier with a digitally programmable miller compensation network |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10173445A JPH10173445A (ja) | 1998-06-26 |
JP4108802B2 true JP4108802B2 (ja) | 2008-06-25 |
Family
ID=25052588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33805397A Expired - Fee Related JP4108802B2 (ja) | 1996-12-02 | 1997-11-21 | 増幅器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5877654A (ja) |
JP (1) | JP4108802B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6580760B1 (en) * | 1998-08-28 | 2003-06-17 | Globespanvirata, Inc. | Line drive architecture with programmable gain and drive |
EP1307820B1 (en) * | 2000-06-06 | 2014-07-23 | Vitesse Semiconductor Corporation | Crosspoint switch with switch matrix module |
US6504435B1 (en) * | 2000-08-31 | 2003-01-07 | Texas Instruments Incorporated | Feedback clamp circuit to prevent overcharge in compensation capacitor |
US6538511B2 (en) | 2001-03-06 | 2003-03-25 | Intersil Americas Inc. | Operational amplifier including a right-half plane zero reduction circuit and related method |
FR2833430A1 (fr) * | 2001-12-12 | 2003-06-13 | St Microelectronics Sa | Amplificateur differentiel a faible niveau de bruit |
FR2833777B1 (fr) * | 2001-12-17 | 2004-03-12 | St Microelectronics Sa | Amplificateur a etage de sortie mos |
US6731163B2 (en) | 2002-03-08 | 2004-05-04 | Texas Instruments Incorporated | Miller de-compensation for differential input, differential output amplifier |
US8035626B2 (en) * | 2002-11-29 | 2011-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Current driving circuit and display device using the current driving circuit |
KR101101340B1 (ko) | 2003-02-28 | 2012-01-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 구동방법 |
US7218170B1 (en) * | 2003-05-23 | 2007-05-15 | Broadcom Corporation | Multi-pole current mirror filter |
US20080136464A1 (en) * | 2006-12-06 | 2008-06-12 | Electronics And Telecommunications Research Institute | Method of fabricating bipolar transistors and high-speed lvds driver with the bipolar transistors |
TWI427920B (zh) * | 2010-02-01 | 2014-02-21 | Novatek Microelectronics Corp | 耦合阻絕方法及運算放大器 |
EP2453618B1 (en) * | 2010-11-16 | 2016-09-14 | Nxp B.V. | Power reduction in switched-current line-drivers |
US8395448B2 (en) | 2011-01-14 | 2013-03-12 | Analog Devices, Inc. | Apparatus and method for miller compensation for multi-stage amplifier |
US8766725B2 (en) | 2012-04-13 | 2014-07-01 | Analog Devices, Inc. | Apparatus and methods for frequency compensation of an amplifier |
US9698729B2 (en) * | 2015-11-04 | 2017-07-04 | Infineon Technologies Ag | Optimum current control CMOS cascode amplifier |
CN112234973B (zh) * | 2020-09-24 | 2023-01-24 | 西安电子科技大学 | 一种适用于驱动宽范围电容负载的多级运放 |
EP4218131A1 (en) | 2020-09-28 | 2023-08-02 | QuantalRF AG | Differential amplifier including dual magnetically coupled feedback loops |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4500846A (en) * | 1983-04-20 | 1985-02-19 | Hughes Aircraft Company | Circuit for effecting improved slew rate of operational amplifiers |
US4943784A (en) * | 1989-03-06 | 1990-07-24 | Motorola, Inc. | Frequency stable digitally controlled driver circuit |
US5079514A (en) * | 1990-10-01 | 1992-01-07 | Motorola Inc. | Compensation circuit and method for stabilizing an operational amplifier |
DE69429212D1 (de) * | 1993-06-21 | 2002-01-10 | Koninkl Philips Electronics Nv | Verstärkungsanordnung mit Vielweg-Millernullunterdrückung |
-
1996
- 1996-12-02 US US08/758,658 patent/US5877654A/en not_active Expired - Lifetime
-
1997
- 1997-11-21 JP JP33805397A patent/JP4108802B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5877654A (en) | 1999-03-02 |
JPH10173445A (ja) | 1998-06-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041109 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071010 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080304 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080403 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110411 Year of fee payment: 3 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120411 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120411 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130411 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140411 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |