JP4090053B2 - 伝送方法 - Google Patents

Description

発明の属する技術分野
本発明は、ビットを種々の信頼性を有する位置へ分配する方法に関する。信頼性とは配置されたビットを正しく送信できる確率に関連している。このプロセスは優先度マッピングとも称される。

発明の背景
通信システムにとって高いデータ送信レートを提供することは重要である。移動通信システムの場合、ダウンリンクコネクション、すなわち基地局から端末機へのコネクションに対してこれは特に重要である。ＵＭＴＳ（Universal Mobile Communications Systems）ではいわゆる高速ダウンリンクパケットアクセスＨＳＤＰＡが開発されているところであり、これにより１０．８Ｍｂｐｓ（メガビット毎秒）のピークデータレートが得られる。

ＨＳＤＰＡデータチャネルは基本的に既存のＵＭＴＳダウンリンク共有チャネルＤＳＣＨの拡張形態である。ＨＳＤＰＡにより拡散係数１６であれば１５個までの符号で複数のユーザまたは移動局が符号化される。ただし第１の多重アクセスはタイムドメイン方式で行われ、種々のユーザは送信タイムインターバルＴＴＩごとにスケジューリングされる。この送信タイムインターバルは３個のＵＭＴＳスロット、例えば２ｍｓに相応する。個々のユーザに割り当てられる符号の数はＴＴ１ごとに異なる。システム負荷およびチャネル状況に応じて、基地局またはノードＢは各ユーザに対する変調および符号レートを適合化する。変調および符号レートの所定の組み合わせを変調および符号化スキーマＭＣＳのレベルと称する。ＭＣＳレベルは全てのＴＴＩを変更する。これは基地局によりユーザ端末機または移動局からのフィードバック情報またはチャネル品質情報ＣＱＩに基づいて求められる。これらの情報はチャネル状況測定から得られる。チャネル品質情報は１〜８０ＴＴＩの周期レンジで送信される。

高速データレートを達成するために、変調および符号化スキーマが使用され、１つの符号あたりの情報ビットレートが高められる。したがって１つのシンボルが２ビット以上を含むいわゆる高変調技術が使用される。１つの例として１６ＱＡＭ変調プロセスが挙げられる。この変調技術ではシンボル内のビットに対する個々の位置は均等には保護されない。したがって重要性の高いビットが良好に保護された位置へ置かれ、そうでない位置には重要性の低いビットが置かれるよう、ビットをマッピングすることが試みられる。このプロセスを優先度マッピングと称し、以下にＨＳＤＰＡの例に則して説明する。さらにチャネル符号化に対してレートＲ＝１／３のいわゆるターボ符号が用いられる。レートはビットの全数とロードの数または系列ビットの数との比を表している。

１．ＨＳＤＰＡ符号化回路（図１，図２）
図１を参照しながら、現行のＨＳＤＰＡ符号化回路へのビットの優先度マッピングプロセスの導入を以下に説明する。

ターボ符号器TurboEncの出力はこの例では３つのビットクラスを含んでいる。すなわちロードまたは実情報を含む系列ビットと、エラー補正に用いられる２種類のパリティビット（第１のパリティビットおよび第２のパリティビット）とである。データは第１のレートマッチングユニットへ供給され、ここでパリティビットが第１のレートマッチングにかけられる。このデータはヴァーチャルインクリメンタルリダンダンシバッファVirtual IR Bufferに記憶され、そののち第２のレートマッチングユニットへ供給される。ここでは全てのビットクラスが第２のレートマッチングにかけられる（RMSys，RMP1＿2，RMP2＿2）。

レートマッチングされたビットクラスの相応の出力はビット優先度マッピングおよびインタリービングユニットへ入力される。ここでは種々の入力データ、すなわち系列ビットおよび２種類のパリティビットがビット分配器ＤＵへ供給される。ビット分配の後、物理チャネルへのマッピング前に、ビットは３２×３０インタリーバを用いたリリース９９、すなわちR99Intlv(32×30)によりインタリーブされる。

ビット分配器ＤＵはいわゆる優先度マッピングを行う。優先度マッピングとは次のようなプロセスであると理解されたい。

直交位相シフトキーイング法（ＱＰＳＫ法）よりも高度な変調スキーマが用いられる場合、これはＱＰＳＫ法よりも多数のビットが１つのシンボルとして符号化されることを意味する。このとき種々のビット位置の信頼性は図２に４つの１６ＱＡＭ変調プロセスに則して示したようにそれぞれ異なってくる。実数部分と虚数部分との１６通りの組み合わせのそれぞれを１つのビットシーケンスを表すシンボルとする。ビットマッピングの順序は全ての配列に対してｉ_１、ｑ_１、ｉ_２、ｑ_２である。各プロセスａ〜ｄの相違点はｉ_１、ｉ_２に対する実数部分の割り当て、およびｑ_１、ｑ_２に対する虚数部分の割り当てのみである。ビット位置は０と１とのあいだの値の変化が象限の境界で発生する場合のほうが象限内部で発生する場合よりも良好に保護される。したがってビットマッピングの順序に依存して、例えば最上位ビットＭＳＢが最下位ビットＬＳＢよりも良好に保護される。

ここでビットをシンボル内の所定の位置に割り当てる際に問題が発生する。ターボ符号器では種々の優先度を有するビットクラスが存在しており、正確に受信されたものは均等な重要性を有していない。各ビットクラスは前述の最も高い優先度を有する系列ビットと低い優先度を有する第１のパリティビットおよび第２のパリティビットから成っている。したがって系列ビットは有利には信頼性の高い位置に割り当てられる。こうしたビットの分配プロセスについては次項で説明する。

ビット分配後、ＵＭＴＳ規格のルールにしたがってインタリービングプロセスが行われる。

２．ビット分配器（図３，図４）
この項ではビット分配器ＤＵに焦点を当て、これをＨＳＤＰＡに関連づけて説明する。引用文献［１］ではビット優先度のマッピングを行うハイブリッド自動再送要求ＨＡＲＱの機能部の後方にビット分配器を加えることが記載されている。引用文献［１］の図３にはここで使用されるビット分配器が示されている。ビット分配器は基本的には行数をシンボル当たりのビット数に相応させるインタリーバである。まず系列ビットのストリームが行ごとに第１ラインおよび第２ラインに書き込まれ、次に第１のパリティビットおよび第２のパリティビットが交互に残りのエリア（有利には第３ラインおよび第４ライン）に書き込まれる。全ての系列ビットが第１ラインおよび第２ラインに収まらない場合、系列ビットは第３ラインおよび第４ラインにも書き込まれる。このケースは次のように処理される。

そののちデータの出力は列ごとにインタリービングにかけられる。

引用文献［１］ではビット分配器について次のように記載されている。

データはインタリーバに行ごとに読み込まれ、インタリーバから列ごとに読み出される。優先度マッピングを達成するために、系列ビットの全ストリームはまずターボ符号器から読み出され、これに２つのパリティビットストリームからの交互のビットが続く。図３にはレートＲ＝１／２を使用した１６ＱＡＭのビット分配プロセスが示されている。パリティビットストリームがインタリーバの下方の右端から交互に読み出されるので、系列ビットおよびパリティビットが同じシンボルに由来しないことに注意されたい。

Ｒ＝１／２に対して全ての系列ビットを高い信頼性を有する位置へ置くことができ、系列ビットを収容できないからといってこれを低い信頼性を有する位置へわざわざ分配しなくて済む。

ただしこのビット分配器を仔細に観察すると、Ｒ≠１／２のときビットマッピングは最適化されず、系列ビットも低い信頼性を有する位置、すなわちこの実施例における第３ラインおよび第４ラインに置かれてしまう。図４にはＲ＝３／４の例が示されている。データの入出力は図３に則して説明したのと同様であるが、ここでは最後の３番目の系列ビット全体が低い信頼性を有する位置へブロックごと、つまり隣接するビットがビット分配器での隣接する位置にマッピングされてしまう点が相違する。Ｒ＜１／２であれば第１のパリティビットはブロックごとに高い信頼性を有する位置へマッピングされる。２つのケースともビットの分配はフレームにわたってきわめて不均一であり、復号化プロセスにおいてウィークスポットを生じる。高い信頼性を有する位置および低い信頼性を有する位置へのマッピングを以下に図５のビット分配器ＤＵに関連して説明する。

ビット分配器ＤＵは行ｒおよび列ｃのｒ＊ｃマトリクスで表される。１６ＱＡＭ変調プロセスでは行数は４であり、４ビットが１つのシンボルを形成する。列数はこれに適合するように所望の数を選定することができる。ビットは行ごとに、第１に系列ビット、次にパリティビットが続くようにマトリクスへ供給される。系列ビットの占める位置はハッチング部分としてマーキングされている。上述したように、系列ビットは１６ＱＡＭ変調プロセスでの高い信頼性を有する位置となる上方の２つの線にぴったりとは収まらないかもしれないが、別の線でカバーすることができる。行ごとの充填モードを組み合わせることにより上述のブロックごとのマッピングが可能となる。

さきに独国出願第１０１５０８３９号明細書においてビットマッピングプロセスが提案されており、これはビット分配に対してレートマッチングに類似したアルゴリズムを適用することによって上述の問題点を低減している（引用文献［２］を参照）。この手法は系列ビットが信頼性の低い位置へ、またパリティビットが信頼性の高い位置へ不均一に分散されてしまうという上述の欠点を回避し、ビットを相応の信頼性の位置へ分配することができる。いわゆるレートマッチングアルゴリズムに類似したアルゴリズムが適用され、系列ビット（１つのビットクラス）およびパリティビットが信頼性の高いビットストリームおよび信頼性の低いビットストリームへ分配される（つまりビットストリームが変調時にそれぞれの信頼性の位置へマッピングされる）。

ただしこの分配法は種々の変調プロセス、ビットレート、符号レートなどを組み合わせるためにかなり複雑な処理を必要とする。

１６ＱＡＭ変調プロセスに対して、ビットを高い信頼性のクラスおよび低い信頼性のクラスへどのように分配するかについて論じた文献をまとめておく。Samsungによる引用文献［６］やMotorolaによる引用文献［１］などにはきわめてシンプルな分配ルールが提示されているが、これは系列ビットのブロックが低い信頼性のクラスへマッピングされることがある。このために独立のシミュレーションのパフォーマンスが低減されてしまう（引用文献［２］を参照）。また全セット内の系列ビットを低い信頼性の位置へ例えばレートマッチングアルゴリズムのバリエーションを用いて均等に分配する他の分配ルールも提案されている（引用文献［３］を参照）。このルールは他の手段に比べて優れているが、シンプルであるとはいえない。

発明の概要
これまでの説明からわかるように、良好なビット分配スキーマを達成しようとするとインプリメンテーションの複雑性が高まり、これを抑えようとするとビット分配スキーマの精度も落ちてしまうというジレンマがあった。本発明はこのジレンマを解消することを目的とする。

したがって本発明の課題は、種々の位置のクラスにビットを分配する方法を提供し、複雑でなくしかもビット分配に合理的な一貫性が得られるようにすることである。

本発明では１つのフレームのビットを種々の信頼性を有する位置へ合理的かつ均一に分配することを保証することも目的としている。これにより復号化プロセスにおけるウィークスポットが回避される。

さらに本発明では独国出願第１０１５０８３９．５号明細書または引用文献［２］に記載されているマッピングルールよりもこれを簡単化することも目的としている。これによりパフォーマンスとインプリメンテーションの複雑性とのあいだで望ましい妥協点が見いだされる。つまり本発明のさらなる目的は複雑性を増大することなくいっそう均一なビット分配をもたらす簡単な最適化法を得ることである。

本発明の課題は、種々の信頼性を有する位置を設け、種々のクラスのデータを送信してビットを相応の信頼性を有する位置へマッピングすることにより解決される。

本発明ではビット分配の記述ルールを変更するコンセプトを基礎としている。

データは列ごとにインタリーバに書き込まれ、インタリーバから読み出される。最初のＮ_ｃ個の列では系列ビットが１からＮ_ｒ＋１の行に書き込まれ、続いて１からＮ_ｒの行に書き込まれる。ここで

であり、これは送信されたＮ_{ｔ，ｓｙｓ}によって完全に占有された行の数である。系列ビット（使用される“ブラケット”は近い整数へ向かって丸めることを表している）は

となる。Ｎ_{ｔ，ｓｙｓ}は送信された系列ビットの数であり、Ｎ_ｃｏｌは引用文献［１］に定義されている通り

となる。ここでＮ_{ｔｒａｎｓ}は符号化およびレートマッチングの行われた送信ビットの数であり、Ｍは変調シンボルの配列ポイントの数であり、ｌｏｇ_２（Ｍ）はシンボル当たりのビット数である。

このスキーマはブロックごとに誤った信頼性にビットをマッピングしてしまうことを回避する。その際にもインプリメンテーションの複雑性は要求されない。

まとめると、Ｎ_{ｔ，ｓｙｓ}は送信された系列ビットの数であり、Ｎ_{ｔｒａｎｓ}は送信された系列ビットと送信されたパリティビットとを加算した数であり、Ｎ_ｃｏｌは列の全数または相応の１行のエントリ数であり、Ｎ_ｃは次元Ｎ_ｒ＋１を有する列の数であり、次元は系列ビットに割り当てられるエントリの数として定義されるので、つまりここではＮ_ｒ＋１個のエントリが系列ビットに割り当てられる。

図面の簡単な説明
以下に本発明を有利な実施例に則して添付図を参照しながら説明する。図１にはＨＳＤＰＡの符号化回路のコンポーネントが示されている。図２のａ〜ｄには１６ＱＡＭの変調プロセスが示されている。図３には１６ＱＡＭ変調プロセスでのレートＲ＝１／２のビット分配の例が示されている。図４には１６ＱＡＭ変調プロセスでのレートＲ＝３／４のビット分配の例が示されている。図５にはビットマッピングプロシージャに用いられる従来技術のインタリーバが示されている。実線矢印および点線矢印は行ごとにインタリーバに書き込まれた２つの異なるクラスのビットを表している。図６には本発明のインタリーバが示されている。

実施例の詳細な説明（図６）
ビット分配法、または種々の信頼性を有する各位置へのビットマッピング法の本発明の基本的なアプローチを以下に説明する。

従来技術にしたがったビット分配法については図１〜図５に関連して説明した。以下に説明するのは種々のクラスのビット、すなわち系列ビットおよびパリティビットをレートマッチング後にビット分配器ＤＵへ書き込む本発明の方法である。ビット分配器ＤＵは１６ＱＡＭ変調プロセスでは４＊Ｘブロックのインタリーバに類似の構造から成っており、これはマトリクスで表される。Ｘは列の数を記述している。ただし従来技術のようにビットの行ごとの書き込みおよび列ごとの読み出しは行われず、異なる形式で行われる。まず系列ビットを求めるためのインタリーバの領域では標準的なインタリーバへの書き込みと同様に第１の系列ビットが書き込まれる。この決定はインタリーバへのエントリの数または相応のマトリクスの数の計算に基づいて上述のように行われる（“発明の概要”の項を参照）。図ではエントリの数またはマトリクスの領域がハッチング部分として表されている。次にビットは水平的にではなく垂直的に、つまり列ごとにインタリーバに書き込まれる。またこの書き込みは特定のクラスのビットに対してリザーブされたエリアのみに行われる。のちにデータは列ごとに読み出される。このことは図６に示されている。

データがビットマッピングユニットから読み出された後、上半部から到来したビット、すなわち上方の２行のビットは高い信頼性を有するビットとしてマッピングされ、下半部から到来したビットは低い信頼性を有するビットとしてマッピングされる。

実施例ではＨＳＤＰＡに対してビット分配およびインタリービング機能の最適化が提案される。引用文献［１］に比べて複雑性の増大なしにビットがブロックごとに誤った信頼性を有する位置へマッピングされてしまう欠点が低減される。

有利な実施例では、引用文献［３］に記載されているインタリービングスキーマが使用される。これにより引用文献［４］の比較シミュレーションで確認される良好なパフォーマンスが達成され、その際にもインプリメンテーションは簡単化される。

また、当該の技術分野の技術者には明らかなことであるが、このスキーマは次のような種々の変更を加えた手段として使用することができる。
ａ）列数または行数の変更
ｂ）ビット分配器へ書き込まれるビットのクラス数の変更
ｃ）信頼性の段階数の変更（信頼性以外のプロパティを備えたビットのセットを設けてもよい）
ｄ）ビットの分配とインタリービングとを同時でなく別個にインタリーバを設けてインタリービングを後から行う。インタリーバには前述したようなインプリメンテーションを使用することができる。
ｅ）ターボ符号器から到来したパリティビットをまずグループ化し、のちにパリティビット用にリザーブされたスペースに列ごとに書き込む。

このスキーマは唯一の信頼性クラスのみを出力に使用する場合にも適用可能である。この場合、本発明のスキーマは種々のクラスのビットをまとめて１つのストリームへ出力するために使用される。ここではビットマッピングユニットは簡単化のために４行のままで編成されるが、列ごとの読み出しの際にはもちろん全てのビットが１つのストリームへ出力される。これにより引用文献［７］に記載されているような煩雑な処理のステップが回避される。

さらに本発明の方法はターボ符号化されたデータのみでなく、種々の優先度に関連するサブセットとして利用される全てのデータに適用可能である。

また本発明の方法はＱＰＳＫよりも高度なあらゆる変調プロセスに適用可能である。

また本発明の方法は、同じ優先度を有するが複数回送信されるデータに適用することもできる。例えば或る送信では或るビットが高い信頼性を有する位置へ配置されたが、次の送信では同じビットが低い信頼性を有する位置へ配置されたりする。逆のケースや別のビットについての同様のケースも存在する。こうしたケースで本発明を適用すれば正確な受信の確率が増大する。

一般に本発明はあらゆる通信システムまたは移動無線通信網における中央ユニット（例えばノードＢまたは基地局）と端末機（例えば移動局）とのあいだのデータ伝送に適用することができる。

特に本発明はＵＭＴＳ規格にしたがって動作するシステムに適している。

リファレンス
この明細書はThe third generation partnership project 3GPP, ETSI Mobile Competence Centre 650 route des Lucioles, 06921 Sophia Antipolis Cedexで使用されているフォーマットにより次の文献を引用している。
［１］R1-02-0286, Motorola, "Enhancement of two-stage Rate Matching Scheme for HS-DSCH", Orlando Florida, February, 2002
［２］R1-01-1101, Siemens, "Details of Incremental Redundancy by means of Rate Matching", 3GPP TSG-RAN WG1/WG2 Ad Hoc on HSDPA, Sophia Antipolis France, November, 2001
［３］R1-01-1231, Siemens, "Interleaver operation in conjuction with SMP", Jeju Korea, November 19-23 2001
［４］R1-02-0081, Ericsson, "Comparison of different interleaving schemes", Espoo Finland, January 2002
［５］3GPP TSG RAN, "High Speed Downlink Packet Access: Physical Layer Aspects", TSG-R1 Technical Report, TR25.858
［６］R1-02-0024, Samsung, "Text proposal for SMP (Symbol Mapping based on bit Priority)", Orlando Florida, February 2002
［７］R1-02-0345, IPWireles, "HSDPA Bit Collection", Orlando Florida, February 2002 ＊この文献そのものは上記引用文献［４］を誤った解釈で論拠としていることに注意されたい。

略号のリスト
ＡＲＱ Automatic Repeat Request
ＢＣＨ Broadcast Channel
ＢＥＲ Bit Error Rate
ＢＬＥＲ Block Error Rate
ＢＳ Base Station
ＣＣＰＣＨ Common Control Physical Channel
ＣＣＴｒＣＨ Coded Composite Transport Channel
ＣＦＮ Connection Frame Number
ＣＲＣ Cyclic Redundancy Check
ＤＣＨ Dedicated Channel
ＤＬ Downlink (Forward link)
ＤＰＣＣＨ Dedicated Physical Control Channel
ＤＰＣＨ Dedicated Physical Channel
ＤＰＤＣＨ Dedicated Physical Data Channel
ＤＳ−ＣＤＭＡ Direct-Sequence Code Division Multiple Access
ＤＳＣＨ Downlink Schared Channel
ＤＴＸ Discontinuous Transmission
ＦＡＣＨ Forward Access Control
ＦＤＤ Frequency Division Duplex
ＦＥＲ Frame Error Rate
ＧＦ Galois Field
ＨＡＲＱ Hybrid Automatic Repeat reQuest
ＨＳ−ＤＰＣＣＨ A Dedicated Physical Control Channel associated with high speed downlink transmisson
ＨＳ−ＤＳＣＨ High Speed Downlink Shared Channel
ＨＳ−ＰＤＳＣＨ High Speed Physical Downlink Shared Channel
ＨＳ−ＳＣＣＨ Shared Control Channel for High Speed Downlink Shared Channel
ＭＡＣ Medium Access Control
Ｍｃｐｓ Mega Chip per Second
ＭＳ Mobile Station
ＯＶＳＦ Orthogonal Variable Spreading Factor (codes)
ＰＣＣＣ Parallel Concatenated Convolutional Code
ＰＣＨ Paging Channel
ＰｈＣＨ Physical Channel
ＰＲＡＣＨ Physical Random Access Channel
ＲＡＣＨ Random Access Channel
ＲＳＣ Recursive Systematic Convolutional Coder
ＲＶ Redundancy Version
ＲＸ Receive
ＳＣＨ Synchronisation Channel
ＳＦ Spreading Factor
ＳＦＮ System Frame Number
ＳＩＲ Signal-to-Interference Ratio
ＳＮＲ Signal-to-Noise Ratio
ＴＦ Transport Format
ＴＦＣ Transport Format Combination
ＴＦＣＩ Transport Format Combination Indicator
ＴＰＣ Transmit Power Control
ＴｒＣＨ Transport Channel
ＴＴＩ Transmission Time Interval
ＴＸ Transmit
ＵＬ Uplink (Reverse link)
ＲＡＮＷＧ１ Radio Access Network Working Group 1 (Physical layer)
ＣＲ Change Request
ＨＩ HS-DSCH Indicator
ＨＳＤＰＡ High Speed Downlink Packet Access
ＭＣＳ (Modulation and Coding Scheme)

ＨＳＤＰＡの符号化回路のコンポーネントを示す図である。 １６ＱＡＭの変調プロセスを示す図である。 １６ＱＡＭ変調プロセスでのレートＲ＝１／２のビット分配の例を示す図である。 １６ＱＡＭ変調プロセスでのレートＲ＝３／４のビット分配の例を示す図である。 従来技術のインタリーバを示す図である。 本発明のインタリーバを示す図である。

Claims (10)

1. 種々の信頼性を有する位置が存在しており、種々のクラスのデータを送信してビットを相応の信頼性を有する位置へマッピングするために、
   伝送のためにデータを変調して１つのシンボルにより１Ｂｉｔ以上の所定のシーケンスを表し、
   少なくとも第１のビットクラスおよび第２のビットクラスを含む種々のクラスのデータを送信し、
   ビットの配置されるシンボル内部の所定の位置として当該の信頼性の位置を表し、かつ当該の信頼性の位置を少なくとも２つの異なる値が存在する送信の信頼性とリンクさせ、
   シンボル内の所定の位置のビットのマッピングプロセスとして
   各エントリに１つのビットが配置され、同じ行の全てのエントリが前記送信の信頼性の同じ値にリンクするものとし、Ｎ_ｒｏｗ個の行およびＮ_ｃｏｌ個の列つまりＮ_ｒｏｗ＊Ｎ_ｃｏｌのエントリのマトリクス（ＤＵ）を形成するステップと、
   第１のビットクラスの送信すべきビット数Ｎ_{ｔ，ｓｙｓ}を求めて相応の数のエントリを行ごとにマトリクスのビットに割り当て、すなわち、第１のビットクラスのビットに完全に割り当てられた行の数Ｎ_ｒ、１＜Ｎ_ｃ＜Ｎ_ｃｏｌ、かつ
   

   

   として、Ｎ_ｒ＞０のとき最初のＮ_ｃ個の列に次元Ｎ_ｒ＋１を割り当て、残りのＮ_ｃｏｌ−Ｎ_ｃ個の列に次元Ｎ_ｒを割り当て、Ｎ_ｃ＝０であれば全ての列にＮ_ｒ個の行を割り当てるステップと、
   割り当てられたエントリに第１のビットクラスのビットを列ごとに充填するステップとを行う
   ことを特徴とする伝送方法。
2. 前記信頼性とは相応の位置に配置されたビットが正しく送信される度合を表す、請求項１記載の方法。
3. 第１のビットクラスは系列ビットから成る、請求項１または２記載の方法。
4. 第２のビットクラスはパリティビットから成る、請求項１から３までのいずれか１項記載の方法。
5. マトリクスの所定の列を１つのシンボルにマッピングする、請求項１から４までのいずれか１項記載の方法。
6. 当該の信頼性の位置が利用可能であれば、所定のクラスのビットをそこへマッピングする、請求項１記載の方法。
7. ビットが均等またはほぼ均等に複数の信頼性へ分散されるように個々のクラス内のビットを複数の信頼性へマッピングする、請求項１記載の方法。
8. 移動無線通信網内での中央ユニットから端末機へのデータ送信に対して適用する、請求項１から７までのいずれか１項記載の方法。
9. 移動無線通信網はＵＭＴＳ規格に準拠している、請求項８記載の方法。
10. 少なくとも第１のクラスのビットおよび第２のクラスのビットを所定のシンボル内の種々の位置へマッピングする際に、シンボル内の所定の位置を少なくとも２つの異なる値が存在する送信の信頼性とリンクさせ、
    シンボル内の所定の位置のビットのマッピングプロセスとして
    各エントリに１つのビットが配置され、同じ行の全てのエントリが送信の信頼性の同じ値にリンクするものとし、Ｎ_ｒｏｗ個の行およびＮ_ｃｏｌ個の列つまりＮ_ｒｏｗ＊Ｎ_ｃｏｌのエントリのマトリクス（ＤＵ）を形成するステップと、
    第１のビットクラスのビット数Ｎ_{ｔ，ｓｙｓ}を求めて相応の数のエントリを行ごとにマトリクスのビットに割り当て、すなわち
    

    

    として、Ｎ_ｒ＞０のとき、最初のＮ_ｃ個の列にＮ_ｒ＋１個の行を割り当て、残りのＮ_ｃｏｌ−Ｎ_ｃ個の列にＮ_ｒ個の行を割り当て、Ｎ_ｃ＝０のとき全ての列にＮ_ｒ個の行を割り当てるステップと、
    割り当てられたエントリに第１のビットクラスのビットを列ごとに充填するステップとを行う
    ことを特徴とするビット分配方法。

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