JP4089030B2

JP4089030B2 - Clock generation circuit

Info

Publication number: JP4089030B2
Application number: JP26545798A
Authority: JP
Inventors: 光生曽根田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-09-18
Filing date: 1998-09-18
Publication date: 2008-05-21
Anticipated expiration: 2018-09-18
Also published as: JP2000101424A

Description

【０００１】
【発明の属する技術分野】
本発明は、電磁波輻射を低減するために変動する周波数を持つクロック信号を発生するクロック発生回路に関するものである。
【０００２】
【従来の技術】
近年、半導体製造技術の進歩により半導体素子の最高動作可能な周波数は高くなる。例えば、一例としてパーソナルコンピュータに広く使用されているＣＰＵ（中央処理装置）の動作クロック周波数は、開発当初の１０ＭＨｚ前後からすでに２００乃至３００ＭＨｚに達した。このため、高速で動作可能な半導体装置が数多く実現されてきた。
【０００３】
【発明が解決しようとする課題】
ところで、上述したように、半導体装置の動作周波数の向上によりもたらした問題の一つは電磁波輻射である。周波数の向上に伴い、高周波信号の波長が短くなり、接続回路または基板内部の配線長は高周波信号の波長とほぼ同じオーダーになると、基板内部の配線などの接続部はアンテナとして機能し、周囲への電磁波輻射が急激に増加してしまうという不利益がある。
【０００４】
高速なクロック信号で動作する半導体素子を用いた電子機器の電磁波輻射により、電子機器間の相互干渉による誤動作、通信装置への妨害などをはじめ、人体への影響も懸念されている。現在電子輻射が問題となる電子機器に対して、回路の配置などを改良し電磁波輻射を低減するほか、電磁波遮蔽（シールド）により周囲への電磁波の漏れを低減させるなどの対策が施されている。しかし、モーバイル機器などでは小型化、軽量化が要求された場合に、電磁波輻射を低減するためのシールドを十分に施すことができず、電磁波輻射に対する有効な防止方法はほとんどない。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体装置の動作クロック信号を微小に遷移させることにより、クロック信号のスペクトラム拡散を実現でき、電磁波輻射を低減可能なクロック信号を生成するクロック発生回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明のクロック発生回路は、入力されたクロック信号を積分し、当該クロック信号の立ち上がりおよび立ち下がりにおける時間に対するレベル変化の傾きを緩やかにした積分クロック信号を出力する積分回路と、上記入力クロック信号より低い周波数でレベルが変化する周波数制御信号に基づいて上記積分クロック信号のレベルをリミットし、周波数が上記周波数制御信号のレベルに応じて変化する第２のクロック信号を出力するリミッタ回路と、上記第２のクロック信号を所定の逓倍比で周波数逓倍したクロック信号を出力する周波数逓倍回路とを有する。
【０００７】
また、本発明では、好適には、上記周波数逓倍回路は、上記第２のクロック信号と分周信号との位相を比較し、比較結果に応じて位相差信号を出力する位相比較回路と、上記位相差信号に応じて所定のレベルを有する発振制御信号を出力する増幅回路と、上記発振制御信号により設定した発振周波数で発振し、発振信号を上記逓倍したクロック信号として出力する電圧制御発振回路と、上記逓倍したクロック信号を所定の分周比で分周し、分周信号を上記位相比較回路に出力する分周回路とを有する。
【０００９】
さらに、本発明のクロック発生回路は、入力クロック信号と分周信号の位相を比較し、上記入力クロック信号と上記分周信号の位相差に応じた位相差信号を出力する位相比較回路と、上記位相差信号に応じてチャージまたはディスチャージ電流を発生し、周波数制御信号に応じてバイアス電流を発生し、当該バイアス電流および上記チャージまたはディスチャージ電流に応じて充放電するキャパシタから発振制御信号が出力するチャージポンプ回路と、上記発振制御信号により設定した発振周波数で発振し、クロック信号を出力する電圧制御発振回路と、上記クロック信号を所定の分周比で分周し、分周信号を上記位相比較回路に出力する分周回路とを有する。
【００１０】
本発明によれば、クロック発生回路において、半導体装置の正常の動作を影響しない程度にわずかに周波数が遷移するクロック信号を発生し、動作クロック信号として半導体装置に供給することにより、クロック信号の周波数スペクトラムを拡散させ、半導体装置の電磁波輻射を低減させる。具体的に、例えば、入力クロック信号に比べて緩やかにレベルが変化する周波数制御信号より、積分したクロック信号をリミットすることで、周波数が変化するクロック信号が生成され、当該クロック信号に応じて、ＰＬＬ回路により所定の逓倍数で逓倍したクロック信号を生成し半導体装置に供給する。
【００１１】
また、本発明のクロック発生回路はＰＬＬ回路により構成され、当該ＰＬＬ回路においてＶＣＯに供給する制御信号を発生する直流増幅回路、例えば、差動増幅回路において、一方の入力端子に位相比較回路が入力され、他方の入力端子に周波数制御信号が入力されるので、ＶＣＯに入力される発振制御信号に発振周波数に応じたバイアス成分が含まれ、当該周波数制御信号に応じてＶＣＯの発振周波数が遷移するように制御される。
さらに、ＰＬＬ回路を構成するチャージポンプにおいて、周波数制御信号に応じてバイアス電圧が発生され、位相差信号に応じて発生した電流に当該バイアス電流が加えられるので、チャージポンプの出力信号により発振周波数が制御されるＶＣＯの発振周波数は周波数制御信号に従って遷移する。
【００１２】
【発明の実施の形態】
第１実施形態
図１は本発明に係るクロック発生回路の第１の実施形態を示す回路図である。本実施形態のクロック発生回路は、積分器１、リミッタ２、ＰＬＬ回路３および分周器４により構成されている。
【００１３】
積分器１は、入力されたクロック信号ＣＫ_INを積分して、積分したクロック信号ＣＫ_Sを出力する。
リミッタ２は、積分クロック信号ＣＫ_Sおよび周波数制御信号Ｓ_Cを受けて、これらの信号に応じてＰＬＬ回路３に入力するクロック信号Ｓ_INを出力する。
ＰＬＬ回路３は、リミッタ２から入力されたクロック信号Ｓ_INおよび分周器４から入力された分周信号Ｓ_Dに応じて、例えば、クロック信号Ｓ_INに応じて周波数或いは位相が制御されるクロック信号ＣＫ_OUTを出力する。
【００１４】
リミッタ２に入力される周波数制御信号Ｓ_Cに応じて、ＰＬＬ回路３の出力クロック信号ＣＫ_OUTの出力を微小の変動幅をもって遷移させることにより、クロック信号ＣＫ_OUTのスペクトラムを拡散させる。このため、クロック信号ＣＫ_OUTを動作周波数として動作する半導体装置においては、動作クロック信号のスペクトラムが分散した結果、電磁波輻射の低減を実現できる。
【００１５】
図２は、分周器を含むＰＬＬ回路３の一構成例を示している。図示のように、ＰＬＬ回路３は、位相比較器１０、ローパスフィルタ（ＬＰＦ）２０、直流増幅器３０、電圧制御発振器（ＶＣＯ）４０および分周器５０により構成されている。なお、図２における分周器５０は、図１に示す分周器４と同一のものである。
【００１６】
位相比較回路１０は、分周回路５０からの分周信号Ｓ_Dとリミッタ２から入力されたクロック信号Ｓ_INとの位相を比較し、これらの信号の位相差を示すアップダウン信号Ｓ_UDを出力する。
ローパスフィルタ２０は、位相比較器１０からのアップダウン信号Ｓ_UDに含まれている高周波成分を除去し、低周波成分のみからなる信号Ｓ_Lを出力する。
直流増幅器３０は、図示のように、差動増幅器ＡＭＰおよび抵抗素子Ｒ１，Ｒ２からなる反転型増幅回路であり、ローパスフィルタ２０からの低周波信号Ｓ_Lを増幅し、さらに増幅した信号に所定の直流レベルＶ_dcを加えた信号Ｓ_Vを制御信号としてＶＣＯ４０に出力する。
ＶＣＯ４０は、直流増幅器３０からの制御信号Ｓ_Vにより制御された発振周波数で発振し、発振信号を出力する。なお、ＶＣＯ４０により出力される発振信号は、動作クロック信号ＣＫ_Oとして他の半導体装置に供給される。
分周器５０は、ＶＣＯ４０からのクロック信号ＣＫ_Oを予め設定された分周比で分周し、分周信号Ｓ_Dを位相比較器１０に出力する。
【００１７】
図３は、本実施形態のクロック発生回路の各部分回路の信号波形を示している。以下、図１〜図３を参照しつつ、本実施形態のクロック発生回路の動作について説明する。
【００１８】
図１のリミッタ２に入力される周波数制御信号Ｓ_Cは、図３（ａ）に示すように、例えば、所定の周期を持つ三角波である。当該三角波は、入力クロック信号ＣＫ_INよりかなり周波数が低く、緩やかに変化する低周波の信号である。なお、ここで、一例として三角波の信号を示しているが、周波数制御信号Ｓ_Cは、三角波に限定されるものではなく、他の信号、例えば、正弦波、或いは階段状にレベルが変化する信号でもよい。
【００１９】
図３（ｂ）に示す一定の周期Ｔを持つクロック信号ＣＫ_INは、積分器１に入力され、積分の結果、同図（ｃ）に示す積分クロック信号ＣＫ_Sが得られる。リミッタ２において、周波数制御信号Ｓ_Cを用いて、積分クロック信号ＣＫ_Sのレベルをリミットした結果、同図（ｄ）に示す周期が絶えずに変化するクロック信号が得られる。当該クロック信号は入力信号Ｓ_INとしてＰＬＬ回路３に供給される。
【００２０】
ＰＬＬ回路３は、分周器４の分周比ｎ（ｎは正整数）で設定した逓倍数で入力信号Ｓ_INの周波数を逓倍し、クロック信号ＣＫ_Oを発生する。例えば、入力信号Ｓ_INの周波数をｆとすると、出力クロック信号ＣＫ_Oの周波数はｎｆとなる。入力信号Ｓ_INの周波数が変化し、例えば、（ｆ＋Δｆ）になると、出力クロック信号ＣＫ_Oの周波数もそれに追従して、（ｎｆ＋ｎΔｆ）に変化する。上述したように、リミッタ２において周波数制御信号Ｓ_Cに応じて積分クロック信号ＣＫ_Sをリミットの結果、得られた信号Ｓ_INの周波数は、周波数制御信号Ｓ_Cのレベルに応じて制御される。このため、ＰＬＬ回路３の出力クロック信号ＣＫ_Oの周波数も制御信号Ｓ_Cのレベルにより制御される。即ち、本実施形態のクロック発生回路は、一種の周波数変調回路として機能し、周波数制御信号Ｓ_Cを用いて入力クロック信号ＣＫ_INの周波数に対して変調機能を働き、周波数が変化するクロック信号ＣＫ_Oを提供することができる。
【００２１】
本実施形態のクロック発生回路により、周波数制御信号Ｓ_Cに応じて周波数が変化するクロック信号ＣＫ_Oが発生される。当該クロック信号ＣＫ_Oを動作クロック信号として動作する他の半導体装置において、クロック信号のスペクトラムが拡散されるので、電磁波輻射を大幅に低減することが可能である。図４（ｂ）はスペクトラム拡散が施されたクロック信号のスペクトラムを示している。なお、比較のため、同図（ａ）にはスペクトラム拡散が行われていないクロック信号ＣＫのスペクトラムを示している。
【００２２】
図４（ａ）に示すように、スペクトラム拡散が行われていない場合に、クロック信号ＣＫのスペクトラムは、ノイズ成分などによりわずかに両側に広がった部分を除けば、ほとんど中心周波数ｆ_CKに集中している。これに対して、本実施形態のクロック発生回路によりスペクトラムが拡散したクロック信号のスペクトラムは、同図（ｂ）に示すように、周波数ｆ_CKを中心に広範囲に両側に広がり、そのピーク値は、図（ａ）に示すスペクトラムに比べて大幅に低減される。これによって、本実施形態のクロック発生回路で供給したクロック信号ＣＫ_Oで動作する半導体装置において、電磁波輻射が大幅に低減することが可能となり、シールドなどの対策を講じることが困難な場合でも、装置周辺への電磁波の漏れを大幅に減少させることが可能である。
【００２３】
第２実施形態
図５は本発明に係るクロック発生回路の第２の実施形態を示す回路図である。上述したクロック発生回路の第１の実施形態において、リミッタを用いてレベルが緩やかに変化する周波数制御信号Ｓ_Cで積分したクロック信号のレベルをリミットすることで周波数が遷移するクロック信号を発生し、当該クロック信号を所定の逓倍比で逓倍したクロック信号ＣＫ_Oを発生する。このため、リミッタの他に積分器が必要であり、ＰＬＬ回路以外の付加回路が多く、回路のコストが大きくなる。
【００２４】
これに対して、本実施形態のクロック発生回路において、ＰＬＬ回路のみを用いて周波数を遷移させ、スペクトラム拡散を施したクロックを発生することができるので、簡単な回路構成により所望のクロック信号を発生することができ、小型化、安価なクロック発生回路を実現できる。以下、図５を参照しつつ、本実施形態のクロック発生回路の構成およびその動作について説明する。
【００２５】
図５に示すように、本実施形態のクロック発生回路を構成するＰＬＬ回路は、図２に示すＰＬＬ回路３とほぼ同じ構成を有する。ただし、本実施形態において、直流増幅器３０ａを構成する差動増幅ＡＭＰにレベルが変化する周波数制御信号Ｓ_C1が入力され、これによって直流増幅器３０ａから出力される制御信号Ｓ_Vのレベルを制御し、ＶＣＯ４０の発振周波数を制御する。
【００２６】
ＰＬＬ回路を構成する位相比較器１０には、クロック信号Ｓ_INおよび分周器５０からの分周信号Ｓ_Dが入力される。クロック信号Ｓ_INは、例えば、安定した周波数を持つ基準クロック信号である。
位相比較器１０は、入力されたクロック信号Ｓ_INと分周信号Ｓ_Dとの位相を比較し、これらの信号の位相差に応じてアップダウン信号Ｓ_UDを出力する。
ローパスフィルタ２０は、位相比較器１０からのアップダウン信号Ｓ_UDに含まれている高周波成分を除去し、低周波成分のみからなる信号Ｓ_Lを出力する。
【００２７】
直流増幅器３０ａは、例えば、差動増幅器ＡＭＰにより構成され、ローパスフィルタ２０からの低周波信号Ｓ_Lが抵抗素子Ｒ１を通して差動増幅器ＡＭＰの反転入力端子“−”に入力され、さらに、当該反転入力端子“−”は抵抗素子Ｒ２を介して差動増幅器ＡＭＰの出力端子に接続されている。差動増幅器ＡＭＰの入力端子“＋”に周波数制御信号Ｓ_C1が入力される。図示のように、周波数制御信号Ｓ_C1は直流レベルＶ_dcにバイアス電圧ΔＶが加わった信号であり、例えば、図３（ａ）示す三角波である。
【００２８】
このように、差動増幅器ＡＭＰおよび抵抗素子Ｒ１，Ｒ２により反転増幅回路が構成され、その出力端子から入力信号Ｓ_Lの反転信号にバイアス信号Ｓ_C1が加わった信号Ｓ_Vが出力され、ＶＣＯ４０に供給される。
ここで、ローパスフィルタ２０の出力信号Ｓ_Lの電圧をＶ_Lとし、信号Ｓ_Vの電圧をＶ_Sとすると、次式が成り立つ。
【００２９】
【数１】

【００３０】
ＶＣＯ４０は、直流増幅器３０ａから出力される制御信号Ｓ_Vにより、発振周波数が制御され、当該発振周波数を持つクロック信号ＣＫ_Oが出力される。このため、ＶＣＯ４０の発振周波数は、直流増幅器３０ａに入力された周波数制御信号Ｓ_C1のレベル変化に応じて遷移する。即ち、出力クロック信号ＣＫ_Oのスペクトラムが拡散される。
【００３１】
このように、差動増幅回路ＡＭＰにバイアス信号Ｓ_C1を加えた結果、ローパスフィルタ２０の出力信号Ｓ_Lの電圧レベルが式（１）に示す電圧Ｖ_LになるようにＰＬＬ回路が動作する。その結果、差動増幅回路ＡＭＰに加えられたバイアス信号Ｓ_C1のレベルに応じてＶＣＯ４０の発振周波数が変化する。
【００３２】
クロック信号ＣＫ_Oが動作クロック信号として、他の半導体装置が供給されるので、当該クロック信号ＣＫ_Oで動作する半導体装置の電磁波輻射が大幅に低減される。
【００３３】
以上説明したように、本実施形態によれば、ＰＬＬ回路において位相比較器１０により入力した基準クロック信号Ｓ_INと分周器５０からの分周信号Ｓ_Dとの位相を比較し、これらの信号の位相差に応じてアップダウン信号Ｓ_UDを出力し、ローパスフィルタ２０はその高周波成分を除去し、低周波成分からなる信号Ｓ_Lを出力する。直流増幅器３０ａは入力される周波数制御信号Ｓ_C1をバイアスとする制御信号Ｓ_Vを生成し、ＶＣＯ４０に供給する。ＶＣＯ４０は制御信号Ｓ_Vにより設定した周波数で発振し、周波数制御信号Ｓ_C1に応じて周波数が遷移するクロック信号ＣＫ_Oを発生し、動作クロック信号として半導体装置に供給するので、スペクトラム拡散したクロック信号で動作する半導体装置の電磁波輻射を低減できる。
【００３４】
第３実施形態
図６は本発明に係るクロック発生回路の第３の実施形態を示す回路図である。図示のように、本実施形態のクロック発生回路は図５に示した本発明の第２の実施形態とほぼ同様に、ＰＬＬ回路を用いて周波数が遷移するクロック信号を発生する。ただし、本実施形態において位相比較器１０ａの出力信号に応じて動作するチャージポンプ６０に周波数制御信号Ｓ_C2で所定のバイアス電流を発生させることにより、信号Ｓ_Lのレベルを制御することで、ＶＣＯ４０の発振周波数を制御する。
【００３５】
位相比較器１０ａに入力される信号Ｓ_INは、例えば、所定の周波数を持つ基準クロック信号である。位相比較器１０ａは、当該基準クロック信号Ｓ_INと分周器５０からの分周信号Ｓ_Dの位相を比較し、比較結果に応じてアップ信号Ｓ_UPまたはダウン信号Ｓ_DWを出力する。なお、これらの出力信号は、例えば、基準クロック信号Ｓ_INと分周信号Ｓ_Dの位相差に応じて幅が制御されるパルス信号である。例えば、基準クロック信号Ｓ_INが分周信号Ｓ_Dより位相が進んでいるとき、これらの信号の位相差に応じた幅を持つパルス信号であるアップ信号Ｓ_UPが出力され、逆に、基準クロック信号Ｓ_INが分周信号Ｓ_Dより位相が遅れているとき、これらの信号の位相差に応じた幅を持つパルス信号であるダウン信号Ｓ_DWが出力される。
【００３６】
チャージポンプ６０は、アップ信号Ｓ_UPまたはダウン信号Ｓ_DWに応じてチャージ電流ｉ_Cを発生する。さらに、入力された周波数制御信号Ｓ_C2に応じてバイアス電流Δｉ_Cを発生し、チャージ電流ｉ_Cに加える。このため、チャージ電流ｉ_Cおよびバイアス電流Δｉ_Cの和（ｉ_C＋Δｉ_C）に応じて、キャパシタＣ１が充電または放電し、当該キャパシタＣ１の充放電に応じてレベルが制御される信号Ｓ_Lが出力される。
【００３７】
直流増幅器３０は、チャージポンプ６０から出力される信号Ｓ_Lを増幅し、得られた信号Ｓ_Vを制御信号としてＶＣＯ４０に供給する。なお、本実施形態の直流増幅器３０は、例えば、図２に示すＰＬＬ回路３を構成する直流増幅器と同じ構成を有するものでよい。
ＶＣＯ４０は、制御信号Ｓ_Vにより制御された発振周波数で発振し、発振信号を出力する。当該発振信号を動作クロック信号ＣＫ_Oとして、半導体装置に供給する。
分周器５０はＶＣＯ４０で発生したクロック信号ＣＫ_Oを予め設定した分周比ｎで分周し、分周信号Ｓ_Dを発生し、位相比較器１０ａに入力する。
【００３８】
図７はチャージポンプ６０の一構成例を示す回路図である。図示のように、チャージポンプ６０は、電源電圧Ｖ_ddと接地電位ＧＮＤ間に直列に接続されているｐｎｐトランジスタＰ１とｎｐｎトランジスタＱ１およびｐｎｐトランジスタＰ２とｎｐｎトランジスタＱ２、さらに、これらのトランジスタのエミッタ側に接続されている抵抗素子Ｒ３，Ｒ４，Ｒ５およびＲ６により構成されている。
【００３９】
トランジスタＰ１のエミッタが抵抗素子Ｒ３を介して電源電圧Ｖ_ddに接続され、ゲートに位相比較器１０ａからのアップ信号Ｓ_UPが入力される。トランジスタＱ１のエミッタが抵抗素子Ｒ４を介して接地され、ゲートに位相比較器１０ａからのダウン信号Ｓ_DWが入力される。トランジスタＰ１とＱ１コレクタはノードＮＤ１に接続されている。
トランジスタＰ２のエミッタが抵抗素子Ｒ５を介して電源電圧Ｖ_ddに接続され、コレクタがノードＮＤ１に接続されている。トランジスタＱ２のエミッタが抵抗素子Ｒ６を介して接地され、コレクタがノードＮＤ１に接続されている。さらに、トランジスタＰ２とＱ２のゲートに周波数制御信号Ｓ_C2が入力されている。キャパシタＣ１は、ノードＮＤ１と接地電位ＧＮＤとの間に接続されている。
【００４０】
位相比較器１０ａからアップ信号Ｓ_UP、例えば、ローレベルのパルス信号が入力されると、トランジスタＰ１に電流Ｉ₁が流れ、ノードＮＤ１に入力される。一方、位相比較器１０ａからダウン信号Ｓ_DW、例えば、ハイレベルのパルス信号が入力されると、トランジスタＱ１に電流Ｉ₂が流れる。キャパシタＣ１は、ノードＮＤ１に電流Ｉ₁が入力されるとき、当該電流によりチャージされ、ノードＮＤ１の電位が上昇する。逆に、ノードＮＤ１からトランジスタＱ２に電流Ｉ₂が流れると、ノードＮＤ１がディスチャージされ、ノードＮＤ１の電位が降下する。このため、位相比較器１０ａの比較結果に応じて、キャパシタＣ１がチャージまたはディスチャージされ、ノードＮＤ１の電圧が制御される。
【００４１】
一方、トランジスタＰ２とＱ２のゲートに入力された周波数制御信号Ｓ_C2のレベルに応じて、これらのトランジスタに流れる電流が制御される。例えば、周波数制御信号Ｓ_C2のレベルが低くなるとき、トランジスタＰ２に電流Ｉ₃が流れて、これに応じてキャパシタＣ１がチャージされる。一方、周波数制御信号Ｓ_C2のレベルが高くなると、トランジスタＱ２に電流Ｉ₄が流れ、これに応じてキャパシタＣ１はディスチャージされる。このため、周波数制御信号Ｓ_C2のレベルに応じて、キャパシタＣ１がチャージまたはディスチャージされ、ノードＮＤ１の電圧が制御される。
【００４２】
上述したように、チャージポンプ６０において、位相比較器１０ａからのアップ信号Ｓ_UPまたはダウン信号Ｓ_DWおよび周波数制御信号Ｓ_C2に応じて、ノードＮＤ１の電圧、即ち、チャージポンプ６０の出力信号Ｓ_Lのレベルが制御される。当該信号Ｓ_Lは直流増幅器３０により増幅したあと制御信号Ｓ_VとしてＶＣＯ４０に入力される。この結果、ＶＣＯ４０の発振周波数は位相比較器１０ａからのアップ信号Ｓ_UPおよびダウン信号Ｓ_DWのほか、周波数制御信号Ｓ_C2により制御される。
【００４３】
チャージポンプ６０に入力される周波数制御信号Ｓ_C2は、例えば、図３（ａ）に示す三角波とすると、ＶＣＯ４０の出力クロック信号ＣＫ_Oは、当該三角波のレベル変化に応じて周波数が緩やかに遷移する。このため、クロック信号ＣＫ_Oを動作クロックとする半導体装置において、クロック信号のスペクトラムが拡散するので、電磁波輻射が大幅に低減される。
【００４４】
以上説明したように、本実施形態によれば、位相比較器１０ａは入力された基準クロック信号Ｓ_INと分周器５０からの分周信号Ｓ_Dの位相を比較し、これらの信号の位相差に応じてアップ信号Ｓ_UPまたはダウン信号Ｓ_DWを出力する。チャージポンプ６０は位相比較器１０ａの出力信号および周波数制御信号Ｓ_C2に応じてチャージまたはディスチャージ電流を発生し、キャパシタＣ１はこれに応じてチャージまたはディスチャージし、信号Ｓ_Lのレベルを制御する。直流増幅器３０により信号Ｓ_Lを増幅して制御信号Ｓ_Vを生成し、ＶＣＯ４０に供給し、ＶＣＯ４０は制御信号Ｓ_Vで設定した周波数で発振し、クロック信号ＣＫ_Oを出力するので、当該クロック信号ＣＫ_Oの周波数は周波数制御信号Ｓ_C2のレベル変化に応じて遷移し、スペクトラムが拡散するのでこれを動作クロックとする半導体装置の電磁波輻射が大幅に低減される。
【００４５】
【発明の効果】
以上説明したように、本発明のクロック発生回路によれば、発生されるクロック信号の周波数が緩やかに遷移させることにより、そのスペクトラムが拡散し、それに応じて動作する半導体装置の電磁波輻射が低減できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るクロック発生回路の第１の実施形態を示す回路図である。
【図２】図１に示すクロック発生回路を構成するＰＬＬ回路の一構成例を示す回路図である。
【図３】第１の実施形態のクロック発生回路の動作を示す波形図である。
【図４】クロック信号のスペクトラムを示す図である。
【図５】本発明に係るクロック発生回路の第２の実施形態を示す回路図である。
【図６】本発明に係るクロック発生回路の第３の実施形態を示す回路図である。
【図７】図６に示すクロック発生回路を構成するチャージポンプの一構成例を示す回路図である。
【符号の説明】
１…積分器、２…リミッタ、３…ＰＬＬ回路、４…分周器、１０，１０ａ…位相比較器、２０…ローパスフィルタ、３０，３０ａ…直流増幅器、４０…ＶＣＯ、５０…分周器、６０…チャージポンプ、Ｖ_dd…電源電圧、ＧＮＤ…接地電位。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock generation circuit that generates a clock signal having a fluctuating frequency in order to reduce electromagnetic radiation.
[0002]
[Prior art]
In recent years, the maximum operable frequency of a semiconductor device has been increased due to advances in semiconductor manufacturing technology. For example, the operation clock frequency of a CPU (central processing unit) widely used in personal computers as an example has already reached 200 to 300 MHz from around 10 MHz at the beginning of development. For this reason, many semiconductor devices capable of operating at high speed have been realized.
[0003]
[Problems to be solved by the invention]
Incidentally, as described above, one of the problems brought about by the improvement of the operating frequency of the semiconductor device is electromagnetic radiation. As the frequency increases, the wavelength of the high-frequency signal becomes shorter, and when the length of the connection circuit or the wiring inside the board is on the same order as the wavelength of the high-frequency signal, the connection part such as the wiring inside the board functions as an antenna and goes to the surroundings. There is a disadvantage that the electromagnetic wave radiation increases rapidly.
[0004]
Due to electromagnetic radiation of electronic devices using semiconductor elements that operate with a high-speed clock signal, there are concerns about effects on the human body, including malfunctions due to mutual interference between electronic devices and interference with communication devices. For electronic devices where electronic radiation is currently a problem, measures such as reducing the electromagnetic radiation to the surroundings by improving the circuit layout and reducing electromagnetic radiation as well as reducing electromagnetic wave leakage to the surroundings are being taken. . However, in mobile devices and the like, when a reduction in size and weight is required, a shield for reducing electromagnetic radiation cannot be sufficiently provided, and there are almost no effective methods for preventing electromagnetic radiation.
[0005]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a clock signal that can realize spread spectrum of a clock signal and reduce electromagnetic radiation by making a slight transition of an operation clock signal of a semiconductor device. A clock generation circuit for generating
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the clock generation circuit of the present invention integrates an input clock signal and outputs an integrated clock signal in which the slope of the level change with respect to time at the rise and fall of the clock signal is moderated. A second clock signal that limits a level of the integrated clock signal based on a circuit and a frequency control signal whose level changes at a frequency lower than that of the input clock signal, and whose frequency changes according to the level of the frequency control signal. A limiter circuit for outputting, and a frequency multiplication circuit for outputting a clock signal obtained by multiplying the frequency of the second clock signal by a predetermined multiplication ratio.
[0007]
In the present invention, it is preferable that the frequency multiplication circuit compares a phase of the second clock signal and the frequency-divided signal, and outputs a phase difference signal according to the comparison result. An amplifier circuit that outputs an oscillation control signal having a predetermined level in accordance with the phase difference signal; a voltage-controlled oscillation circuit that oscillates at an oscillation frequency set by the oscillation control signal and outputs the oscillation signal as the multiplied clock signal; A frequency dividing circuit that divides the multiplied clock signal by a predetermined frequency dividing ratio and outputs the frequency divided signal to the phase comparison circuit.
[0009]
Furthermore, the clock generation circuit of the present invention compares the phase of the input clock signal and the divided signal, and outputs a phase difference signal corresponding to the phase difference between the input clock signal and the divided signal, A charge or discharge current is generated according to a phase difference signal, a bias current is generated according to a frequency control signal, and an oscillation control signal is output from the bias current and a capacitor that is charged / discharged according to the charge or discharge current. A pump circuit, a voltage-controlled oscillation circuit that oscillates at an oscillation frequency set by the oscillation control signal and outputs a clock signal, and divides the clock signal by a predetermined division ratio, and the divided signal is the phase comparison circuit. And a frequency dividing circuit that outputs the signal.
[0010]
According to the present invention, in the clock generation circuit, the frequency of the clock signal is generated by generating a clock signal having a slight frequency transition that does not affect the normal operation of the semiconductor device and supplying the clock signal to the semiconductor device as the operation clock signal. Spread spectrum and reduce electromagnetic radiation of semiconductor devices. Specifically, for example, by limiting the integrated clock signal from the frequency control signal whose level changes gently compared to the input clock signal, a clock signal whose frequency changes is generated, and according to the clock signal, A clock signal multiplied by a predetermined multiplication number is generated by a PLL circuit and supplied to the semiconductor device.
[0011]
The clock generation circuit of the present invention is constituted by a PLL circuit, and a phase comparison circuit is input to one input terminal of a DC amplification circuit that generates a control signal supplied to the VCO in the PLL circuit, for example, a differential amplification circuit. Since the frequency control signal is input to the other input terminal, a bias component corresponding to the oscillation frequency is included in the oscillation control signal input to the VCO, and the oscillation frequency of the VCO changes according to the frequency control signal. To be controlled.
Further, in the charge pump constituting the PLL circuit, a bias voltage is generated according to the frequency control signal, and the bias current is added to the current generated according to the phase difference signal. The oscillation frequency of the controlled VCO changes according to the frequency control signal.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of a clock generation circuit according to the present invention. The clock generation circuit according to this embodiment includes an integrator 1, a limiter 2, a PLL circuit 3, and a frequency divider 4.
[0013]
The integrator 1 integrates the input clock signal CK _IN, and outputs the integrated clock signal CK _S.
The limiter 2 receives the integration clock signal CK _S and the frequency control signal S _C and outputs a clock signal S _IN to be input to the PLL circuit 3 in response to these signals.
The PLL circuit 3 is a clock whose frequency or phase is controlled according to the clock signal S _IN , for example, according to the clock signal S _IN input from the limiter 2 and the frequency-divided signal _SD input from the frequency divider 4. Outputs signal CK _OUT .
[0014]
In response to the frequency control signal S _C input to the limiter 2, the output of the output clock signal CK _OUT of the PLL circuit 3 is shifted with a minute fluctuation width, thereby spreading the spectrum of the clock signal CK _OUT . Therefore, in a semiconductor device that operates a clock signal CK _OUT as the operating frequency is a result of the spectrum of the operation clock signals are dispersed, it can be realized reduction of electromagnetic radiation.
[0015]
FIG. 2 shows a configuration example of the PLL circuit 3 including a frequency divider. As illustrated, the PLL circuit 3 includes a phase comparator 10, a low-pass filter (LPF) 20, a DC amplifier 30, a voltage controlled oscillator (VCO) 40, and a frequency divider 50. The frequency divider 50 in FIG. 2 is the same as the frequency divider 4 shown in FIG.
[0016]
Phase comparing circuit 10 compares the divided signal S _D and the phase of the clock signal S _IN input from the limiter 2 from the frequency dividing circuit 50, outputs an up-down signal S _UD indicating the phase difference of these signals To do.
The low pass filter 20 removes the high frequency component contained in the up / down signal S _UD from the phase comparator 10 and outputs a signal S _L consisting only of the low frequency component.
DC amplifier 30, as shown, an inverting amplifier circuit consisting of a differential amplifier AMP and resistive elements R1, R2, amplifies the low-frequency signal S _L from the low-pass filter 20, the signal to a predetermined further amplified The signal S _V to which the DC level V _dc is added is output to the VCO 40 as a control signal.
The VCO 40 oscillates at an oscillation frequency controlled by the control signal S _V from the DC amplifier 30 and outputs an oscillation signal. The oscillation signal output by the VCO40 is supplied to another semiconductor device as an operation clock signal CK _O.
Divider 50 divides a frequency division ratio set in advance the clock signal CK _O from VCO 40, and outputs a divided signal S _D to the phase comparator 10.
[0017]
FIG. 3 shows signal waveforms of the partial circuits of the clock generation circuit of this embodiment. Hereinafter, the operation of the clock generation circuit of this embodiment will be described with reference to FIGS.
[0018]
The frequency control signal S _C input to the limiter 2 in FIG. 1 is, for example, a triangular wave having a predetermined period, as shown in FIG. The triangular wave is the input clock signal CK considerable frequency is lower than _IN, which is a low-frequency signal to be slowly varying. Here, a triangular wave signal is shown as an example, but the frequency control signal S _C is not limited to a triangular wave, and other signals, for example, a sine wave or a signal whose level changes in a staircase pattern. But you can.
[0019]
The clock signal CK _IN having a constant period T as shown in FIG. 3 (b), is inputted to the integrator 1, the result of the integration, the integration clock signal CK _S shown in (c) is obtained. In limiter 2, using the frequency control signal S _C, level result of the limit of the integral clock signal CK _S, the clock signal period shown in (d) of FIG changes to constantly obtain. The clock signal is supplied to the PLL circuit 3 as the input signal S _IN.
[0020]
PLL circuit 3, the frequency division ratio n of the frequency divider 4 (n is a positive integer) by multiplying the frequency of the input signal S _IN in multiplication number set in, generates a clock signal CK _O. For example, when the frequency of the input signal S _IN to is f, the frequency of the output clock signal CK _O becomes nf. Frequency changes of the input signal S _IN, and for example, at the (f + Δf), and following it also the frequency of the output clock signal CK _O, changes (nf + nΔf). As described above, the limit of the result integration clock signal CK _S in accordance with the frequency control signal S _C in the limiter 2, the frequency of the resulting signal S _IN is controlled according to the level of the frequency control signal S _C. Therefore, the frequency of the output clock signal CK _O of the PLL circuit 3 is also controlled by the level of the control signal S _C. That is, the clock generation circuit of the present embodiment functions as a kind of a frequency modulation circuit, serves the modulation function with respect to the frequency of the input clock signal CK _IN using a frequency control signal S _C, the clock signal CK whose frequency varies _O can be provided.
[0021]
The clock generation circuit of the present embodiment, the clock signal CK _O which changes its frequency according to the frequency control signal S _C is generated. In another semiconductor device that operates the clock signal CK _O as the operation clock signal, since the spectrum of the clock signal is spread, it is possible to greatly reduce the electromagnetic radiation. FIG. 4B shows the spectrum of the clock signal subjected to spectrum spreading. For comparison, FIG. 9A shows the spectrum of the clock signal CK that has not been spread spectrum.
[0022]
As shown in FIG. 4A, when spectrum spreading is not performed, the spectrum of the clock signal CK is almost concentrated on the center frequency f _CK except for a portion that slightly spreads on both sides due to noise components or the like. ing. On the other hand, the spectrum of the clock signal whose spectrum is spread by the clock generation circuit of the present embodiment spreads on both sides in a wide range with the frequency f _CK as the center, as shown in FIG. Compared to the spectrum shown in FIG. Thereby, in the semiconductor device operating at a clock signal CK _O was supplied at a clock generation circuit of the present embodiment, it is possible to electromagnetic radiation is greatly reduced, even if the shield such measures it is difficult for apparatus It is possible to greatly reduce the leakage of electromagnetic waves to the periphery.
[0023]
Second Embodiment FIG. 5 is a circuit diagram showing a second embodiment of the clock generation circuit according to the present invention. In the first embodiment of the clock generation circuit described above, a limiter is used to generate a clock signal whose frequency transitions by limiting the level of the clock signal integrated with the frequency control signal S _C whose level gradually changes. generating a clock signal CK _O obtained by multiplying the clock signal by a predetermined multiplication factor. For this reason, an integrator is required in addition to the limiter, and there are many additional circuits other than the PLL circuit, which increases the cost of the circuit.
[0024]
On the other hand, in the clock generation circuit of this embodiment, it is possible to generate a clock with spectrum spread by using only a PLL circuit to generate a desired clock signal with a simple circuit configuration. Thus, a small and inexpensive clock generation circuit can be realized. The configuration and operation of the clock generation circuit of this embodiment will be described below with reference to FIG.
[0025]
As shown in FIG. 5, the PLL circuit constituting the clock generation circuit of the present embodiment has almost the same configuration as the PLL circuit 3 shown in FIG. However, in this embodiment, the frequency control signal S _C1 whose level changes is input to the differential amplifier AMP constituting the DC amplifier 30a, thereby controlling the level of the control signal S _V output from the DC amplifier 30a, The oscillation frequency of the VCO 40 is controlled.
[0026]
The phase comparator 10 constituting the PLL circuit receives the clock signal S _IN and the frequency-divided signal _SD from the frequency divider 50. The clock signal _SIN is a reference clock signal having a stable frequency, for example.
The phase comparator 10 compares the phase of the input clock signal _SIN and the divided signal _SD, and outputs an up / down signal _SUD in accordance with the phase difference between these signals.
The low pass filter 20 removes the high frequency component contained in the up / down signal S _UD from the phase comparator 10 and outputs a signal S _L consisting only of the low frequency component.
[0027]
The DC amplifier 30a is constituted by, for example, a differential amplifier AMP, and the low-frequency signal S _L from the low-pass filter 20 is input to the inverting input terminal “−” of the differential amplifier AMP through the resistance element R1, and further, the inverting input The terminal “−” is connected to the output terminal of the differential amplifier AMP via the resistance element R2. The frequency control signal S _C1 is input to the input terminal “+” of the differential amplifier AMP. As shown in the figure, the frequency control signal S _C1 is a signal obtained by _adding a bias voltage ΔV to the DC level V _dc and is, for example, a triangular wave shown in FIG.
[0028]
Thus, the inverting amplifier circuit is constituted by a differential amplifier AMP and resistive elements R1, R2, the signal S _V to the bias signal S _C1 is applied to the inverted signal of the input signal S _L from the output terminal is output to the VCO40 Supplied.
Here, when the voltage of the output signal S _L of the low-pass filter 20 is V _L and the voltage of the signal S _V is V _S , the following equation is established.
[0029]
[Expression 1]

[0030]
VCO40 by the control signal S _V output from the DC amplifier 30a, the oscillation frequency is controlled, the clock signal CK _O having the oscillation frequency is outputted. For this reason, the oscillation frequency of the VCO 40 changes according to the level change of the frequency control signal S _C1 input to the DC amplifier 30a. That is, the spectrum of the output clock signal CK _O is diffused.
[0031]
As described above, as a result of adding the bias signal S _C1 to the differential amplifier circuit AMP, the PLL circuit operates so that the voltage level of the output signal S _L of the low-pass filter 20 becomes the voltage V _L shown in Expression (1). As a result, the oscillation frequency of the VCO 40 changes according to the level of the bias signal S _C1 applied to the differential amplifier circuit AMP.
[0032]
As the clock signal CK _O operation clock signal, the other semiconductor device is supplied, the electromagnetic radiation of a semiconductor device that operates in the clock signal CK _O is greatly reduced.
[0033]
As described above, according to the present embodiment, the phases of the reference clock signal S _IN input from the phase comparator 10 and the frequency-divided signal _SD from the frequency divider 50 in the PLL circuit are compared, and these signals are compared. the outputs up-down signal S _UD in accordance with the phase difference, the low pass filter 20 removes the high frequency components and outputs a signal S _L composed of a low-frequency component. The DC amplifier 30a generates a control signal S _V that uses the input frequency control signal S _C1 as a bias, and supplies it to the VCO 40. VCO40 oscillates at a frequency set by the control signal S _V, generates a clock signal CK _O frequency transitions in response to the frequency control signal S _C1, since the supply to the semiconductor device as the operation clock signal, the spread spectrum clock signal Electromagnetic radiation of a semiconductor device that operates at can be reduced.
[0034]
Third Embodiment FIG. 6 is a circuit diagram showing a third embodiment of the clock generation circuit according to the present invention. As shown in the figure, the clock generation circuit of the present embodiment generates a clock signal whose frequency transitions using a PLL circuit in substantially the same manner as the second embodiment of the present invention shown in FIG. However, in the present embodiment, the charge pump 60 that operates according to the output signal of the phase comparator 10a generates a predetermined bias current with the frequency control signal S _C2 to control the level of the signal S _L , so that the VCO 40 Controls the oscillation frequency.
[0035]
Signal S _IN supplied to the phase comparator 10a is, for example, a reference clock signal having a predetermined frequency. The phase comparator 10a compares the phase of the reference clock signal _SIN and the frequency-divided signal _SD from the frequency divider 50, and outputs an up signal _SUP or a down signal _SDW according to the comparison result. Note that these output signals are, for example, pulse signals whose widths are controlled according to the phase difference between the reference clock signal _SIN and the divided signal _SD . For example, when the phase of the reference clock signal S _IN is advanced from that of the frequency-divided signal _SD , an up signal S _UP that is a pulse signal having a width corresponding to the phase difference between these signals is output. When the signal S _IN is delayed in phase from the frequency-divided signal S _D , a down signal S _DW that is a pulse signal having a width corresponding to the phase difference between these signals is output.
[0036]
The charge pump 60 generates a charge current i _C in response to the up signal S _UP or the down signal S _DW . Further, a bias current Δi _C is generated according to the input frequency control signal S _C2 and added to the charge current i _C. Therefore, the capacitor C1 is charged or discharged according to the sum (i _C + Δi _C ) of the charge current i _C and the bias current Δi _C , and the signal S _L whose level is controlled according to the charge / discharge of the capacitor C1 is Is output.
[0037]
DC amplifier 30 amplifies the signal S _L that is output from the charge pump 60 is supplied to the VCO40 signals S _V obtained as a control signal. Note that the DC amplifier 30 of the present embodiment may have the same configuration as the DC amplifier that configures the PLL circuit 3 shown in FIG. 2, for example.
VCO40 oscillates at a controlled oscillation frequency by the control signal S _V, and outputs an oscillation signal. The oscillation signal as an operation clock signal CK _O, supplied to the semiconductor device.
Divider 50 divides a frequency division ratio n which is set in advance the clock signal CK _O generated by VCO 40, and generates a divided signal S _D, is input to the phase comparator 10a.
[0038]
FIG. 7 is a circuit diagram showing a configuration example of the charge pump 60. As shown, the charge pump 60 includes a pnp transistor P1, an npn transistor Q1, a pnp transistor P2, an npn transistor Q2, and an emitter side of these transistors connected in series between the power supply voltage _Vdd and the ground potential GND. The resistor elements R3, R4, R5, and R6 are connected to each other.
[0039]
The emitter of the transistor P1 is connected to the power supply voltage V _dd via a resistor R3, the up signal S _UP from the phase comparator 10a is input to the gate. The emitter of the transistor Q1 is grounded via the resistance element R4, and the down signal S _DW from the phase comparator 10a is input to the gate. Transistors P1 and Q1 collector are connected to node ND1.
The emitter of the transistor P2 is connected to the power supply voltage _Vdd via the resistance element R5, and the collector is connected to the node ND1. The emitter of the transistor Q2 is grounded via the resistance element R6, and the collector is connected to the node ND1. Further, the frequency control signal S _C2 is input to the gates of the transistors P2 and Q2. Capacitor C1 is connected between node ND1 and ground potential GND.
[0040]
When an up signal S _UP , eg, a low level pulse signal, is input from the phase comparator 10a, a current I ₁ flows through the transistor P1 and is input to the node ND1. On the other hand, when a down signal S _DW , for example, a high level pulse signal is input from the phase comparator 10a, a current I ₂ flows through the transistor Q1. When the current I ₁ is input to the node ND1, the capacitor C1 is charged by the current, and the potential of the node ND1 rises. Conversely, when the current I ₂ flows from the node ND1 to the transistor Q2, the node ND1 is discharged and the potential of the node ND1 drops. Therefore, the capacitor C1 is charged or discharged according to the comparison result of the phase comparator 10a, and the voltage at the node ND1 is controlled.
[0041]
On the other hand, the current flowing through these transistors is controlled according to the level of the frequency control signal S _C2 input to the gates of the transistors P2 and Q2. For example, when the level of the frequency control signal S _C2 becomes low, the current I ₃ flows through the transistor P2, and the capacitor C1 is charged accordingly. On the other hand, when the level of the frequency control signal S _C2 increases, a current I ₄ flows through the transistor Q2, and the capacitor C1 is discharged accordingly. Therefore, the capacitor C1 is charged or discharged according to the level of the frequency control signal S _C2 , and the voltage of the node ND1 is controlled.
[0042]
As described above, in the charge pump 60, the voltage of the node ND1, that is, the output signal S _{L of the} charge pump 60, according to the up signal S _UP or the down signal S _DW and the frequency control signal S _C2 from the phase comparator 10a. Level is controlled. The signal S _L is amplified by the DC amplifier 30 and then input to the VCO 40 as the control signal S _V. As a result, the oscillation frequency of the VCO 40 is controlled by the frequency control signal S _{C2 in} addition to the up signal S _UP and the down signal S _DW from the phase comparator 10a.
[0043]
Frequency control signal S _C2 which is input to the charge pump 60, for example, when a triangular wave shown in FIG. 3 (a), the output clock signal CK _O of VCO40 has a frequency gradual transition in response to the level change of the triangular wave . Therefore, in the semiconductor device to a clock signal CK _O and the operating clock, the spectrum of the clock signal is spread, the electromagnetic radiation is greatly reduced.
[0044]
As described above, according to the present embodiment, the phase comparator 10a compares the phase of the input reference clock signal _SIN and the frequency-divided signal _SD from the frequency divider 50, and the phase difference between these signals. In response to this, the up signal S _UP or the down signal S _DW is output. The charge pump 60 is a charge or discharge current generated in response to the output signal and the frequency control signal S _C2 of the phase comparator 10a, the capacitor C1 is charged or discharged in response thereto, to control the level of the signal S _L. It amplifies the signals S _L by the DC amplifier 30 generates a control signal S _V, and supplies the VCO 40, VCO 40 oscillates at a frequency set by the control signal S _V, since the output clock signal CK _O, the clock signal frequency of CK _O transitions in response to a level change of the frequency control signal S _C2, electromagnetic radiation of a semiconductor device according to the operation clock this because spectrum diffusion is significantly reduced.
[0045]
【The invention's effect】
As described above, according to the clock generation circuit of the present invention, the frequency of the generated clock signal is gradually changed, so that the spectrum is diffused, and the electromagnetic radiation of the semiconductor device operating in accordance with the spectrum can be reduced. There are advantages.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a clock generation circuit according to the present invention;
2 is a circuit diagram showing a configuration example of a PLL circuit constituting the clock generation circuit shown in FIG. 1;
FIG. 3 is a waveform diagram showing an operation of the clock generation circuit according to the first embodiment;
FIG. 4 is a diagram illustrating a spectrum of a clock signal.
FIG. 5 is a circuit diagram showing a second embodiment of the clock generation circuit according to the present invention.
FIG. 6 is a circuit diagram showing a third embodiment of the clock generation circuit according to the present invention.
7 is a circuit diagram showing a configuration example of a charge pump constituting the clock generation circuit shown in FIG. 6;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Integrator, 2 ... Limiter, 3 ... PLL circuit, 4 ... Frequency divider, 10, 10a ... Phase comparator, 20 ... Low pass filter, 30, 30a ... DC amplifier, 40 ... VCO, 50 ... Frequency divider, 60: Charge pump, _Vdd : Power supply voltage, GND: Ground potential.

Claims

An integration circuit that integrates the input clock signal and outputs an integrated clock signal in which the slope of the level change with respect to time at the rise and fall of the clock signal is moderated;
A limiter that limits the level of the integrated clock signal based on a frequency control signal whose level changes at a frequency lower than that of the input clock signal, and outputs a second clock signal whose frequency changes according to the level of the frequency control signal Circuit,
A frequency multiplication circuit that outputs a clock signal obtained by frequency-multiplying the second clock signal by a predetermined multiplication ratio.

The frequency multiplication circuit compares the phase of the second clock signal and the frequency-divided signal, and outputs a phase difference signal according to the comparison result;
An amplification circuit that outputs an oscillation control signal having a predetermined level according to the phase difference signal;
A voltage controlled oscillation circuit that oscillates at an oscillation frequency set by the oscillation control signal and outputs the oscillation signal as the multiplied clock signal;
The clock generation circuit according to claim 1, further comprising: a frequency dividing circuit that divides the multiplied clock signal by a predetermined frequency dividing ratio and outputs the frequency divided signal to the phase comparison circuit.

A phase comparison circuit that compares the phases of the input clock signal and the frequency-divided signal and outputs a phase difference signal corresponding to the phase difference between the input clock signal and the frequency-divided signal;
A charge or discharge current is generated according to the phase difference signal, a bias current is generated according to the frequency control signal, and an oscillation control signal is output from the bias current and a capacitor that is charged / discharged according to the charge or discharge current. A charge pump circuit;
A voltage controlled oscillation circuit that oscillates at an oscillation frequency set by the oscillation control signal and outputs a clock signal;
A frequency dividing circuit that divides the clock signal by a predetermined frequency dividing ratio and outputs the frequency divided signal to the phase comparison circuit.

The charge pump circuit generates a first current as the charge or discharge current according to a phase difference signal from the phase comparison circuit, and outputs the first current to a connection terminal;
A second current generation circuit that generates a second current as the bias current in response to the frequency control signal and outputs the second current to the connection terminal;
One electrode is connected to the connection terminal, the other terminal is grounded, and charging or discharging is performed according to the first and second currents, thereby changing the voltage of the connection terminal, and the voltage of the connection terminal The clock generation circuit according to claim 3 , further comprising a capacitor that supplies the voltage control oscillation circuit as the oscillation control signal.