JP4085446B2

JP4085446B2 - Semiconductor element

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Publication number: JP4085446B2
Application number: JP19868097A
Authority: JP
Inventors: 速男岩滝
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-07-24
Filing date: 1997-07-24
Publication date: 2008-05-14
Anticipated expiration: 2017-07-24
Also published as: JPH1145881A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体素子に関し、特に、自己平坦性膜を用いて表面を均一に平坦化することができる半導体素子に関する。
【０００２】
【従来の技術】
従来、下地と、その上側に設けられた配線パターンとを含む半導体素子を多層構造として使用する場合には、電気絶縁性を確保するための層間絶縁膜を介して、複数の配線パターンを上下方向に積層していた。かかる多層構造の半導体素子を製造する工程において、上下方向の配線パターンを精度良く積層するとともに、上下方向の配線パターンを電気的に導通させるビアプラグを垂直方向に精度良く作成するために、一般に層間絶縁膜材料としての自己平坦性膜材料を用いて、半導体素子の表面を平坦化することが行われていた。また、配線パターンが単層である半導体素子においても、かかる半導体素子の実装を均一に行うため、表面を平坦化することが広く行われていた。そして、これらの平坦化方法として、具体的に以下に示すものがあった。
【０００３】
（１）ＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）中塗り法
流動性に富む自己平坦性膜材料（ＳＯＧ材料）を、スピンコーター等を用いて下地およびその上側に設けられた配線パターン上に塗布し、自己平坦性膜として、ＳＯＧ膜を形成していた。
【０００４】
なお、ＳＯＧ膜だけでは、表面平坦性に乏しい場合や、あるいは、電気絶縁性や機械的強度をさらに向上させたい場合には、この自己平坦性膜（ＳＯＧ膜）上にプラズマ励起ＣＶＤ法を用いて、第２の自己平坦性膜として、プラズマ酸化膜を積層していた。
【０００５】
（２）エッチングバック法
ＣＶＤ法を用いて下地およびその上側に設けられた配線パターン上に第１の自己平坦性膜材料を積層し、例えば、第１の自己平坦性膜としての常圧オゾンＴＥＯＳ−ＮＳＧ膜を形成する。次に、流動性に富む第２の自己平坦性膜材料（ＳＯＧ材料）を、スピンコーター等を用いて、さらに第１の自己平坦性膜上に塗布して、第２の自己平坦性膜としてのＳＯＧ膜を形成する。それから、ドライエッチング法により、これらの第１および第２の自己平坦性膜の表面をエッチングして平滑にし、半導体素子の自己平坦性膜として形成していた。
【０００６】
（３）ＣＭＰ（Ｃｈｅｍｉｃａｌ／ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法
スピンコーター等を用いて下地およびその上側に設けられた配線パターン上に自己平坦性膜材料を塗布して、自己平坦性膜を形成する。それから、この自己平坦性膜の表面に対して、研磨用薬液を吹き付けながら、マイクロ研磨材を用いてこの自己平坦性膜を微細研磨する。そして、この自己平坦性膜の表面を平滑にして、半導体素子の自己平坦性膜としていた。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の半導体素子およびその製造方法に関し、以下のような問題があった。
【０００８】
（１）ＳＯＧ中塗り法を用いた場合には、配線上における自己平坦性膜（ＳＯＧ膜）の表面の位置（高さ）と、配線間の下地上における自己平坦性膜の表面の位置（高さ）とが異なりやすく、自己平坦性膜全体としての表面平滑性に乏しいという問題があった。図１２（Ａ）に、ＳＯＧ中塗り法を用いた場合の、典型的な半導体素子上における不均一な厚さの自己平坦性膜をモデル的に示す。
【０００９】
（２）エッチングバック法を用いた場合には、自己平坦性膜の作製工程以外に、第２の自己平坦性膜、あるいは第１の自己平坦性膜の一部の表面を含めてエッチングする工程を別途設ける必要があり、最終的に自己平坦性膜を形成する上で、工程数や工程管理が困難となりやすいという問題があった。また、ＳＯＧ中塗り法を用いた場合よりも自己平坦性膜の表面平滑性は良好になるものの、ＳＯＧ材料をスピンコータを用いて塗布している以上、自己平坦性膜の表面平滑性としては未だ不十分であるという問題があった。図１２（Ｂ）に、エッチングバック法を用いた場合の、典型的な半導体素子上における不均一な厚さの自己平坦性膜をモデル的に示す。
【００１０】
（３）ＣＭＰ法を用いた場合には、自己平坦性膜の作製工程以外に、研磨工程を別途設ける必要があり、工程数が増えたり、工程管理が困難となりやすいという問題があった。さらには、研磨すべき自己平坦性膜に対する研磨材の押しつけ力が不均一となり（ディッシング効果）、自己平坦性膜の表面平滑性が乏しいという問題があった。なお、図１２（Ｃ）には、典型的なディッシング効果による、半導体素子上における不均一な厚さの自己平坦性膜をモデル的に示す。
【００１１】
（４）また、ＳＯＧ中塗り法、エッチングバック法、ＣＭＰ法のいずれを用いても、隣接する配線間のピッチが広い箇所や、配線の幅が狭い箇所では、配線上に積層されるＳＯＧ膜の厚さが、隣接する配線間のピッチが狭い箇所や、配線の幅が広い箇所のＳＯＧ膜の厚さと比較すると薄くなりがちであった。すなわち、いわゆる体積効果や表面張力の関係で、配線間のピッチや幅によって、自己平坦性膜の表面平滑性が乏しくなるという問題があった。なお、図１２（Ａ）〜（Ｃ）に示す不均一な厚さの自己平坦性膜のモデルは、上述した配線の幅が広狭の場合も加味して示してある。
【００１２】
（５）また、基板上に配線パターンを形成する場合、一般にフォトリソグラフィ法を用いるが、このフォトリソグラフィ法に用いるアミン系レジスト剥離剤が配線パターン間の下地上に、残留しやすいという問題があった。
【００１３】
そのため、かかるアミン系レジスト剥離剤が残留した半導体素子において、ＣＶＤ法を用いて自己平坦性膜を積層した場合に、残留したアミン系レジスト剥離剤のために、極端に自己平坦性膜の成膜速度が遅くなるという問題があった。
【００１４】
（６）また、層間絶縁膜としての自己平坦性膜を用いて多層の半導体素子を構成しようとする場合に、上下方向に位置する配線を電気的に導通させるため、一般にビアプラグやスルーホールが用いられるが、これらのビアプラグやスルーホールを作製する上で、ドライエッチングが行われている。そして、上側に位置する配線を形成する前に、下方向に位置する配線周囲の自己平坦性膜をドライエッチングして、予めビアプラグ用の穴を形成する必要があった。そのため、かかるドライエッチングにおいて、さらに下方の配線との間の自己平坦性膜まで過エッチングしやすいという問題があった。
【００１５】
（７）また、同一基板上に、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合がある。すると、ＣＶＤ法を用いたエッチングバック法の場合、これらの配線上に自己平坦性膜をＣＶＤ法で形成した時点で、自己平坦性膜の厚さが異なるという問題があった。すなわち、ＣＶＤ法で形成する自己平坦性膜の分子は、一般にマイナス側に帯電しており、一方で、接地されていない配線（フローティング配線）はプラス側に帯電しやすく、自己平坦性膜の分子を引きつけやすいという現象があった。
【００１６】
よって、接地された配線（グランド配線）上の自己平坦性膜の厚さと、接地されていない配線（フローティング配線）上の自己平坦性膜の厚さとを比較すると、接地されていない配線（グランド配線）上の自己平坦性膜の厚さが厚くなりがちであった。したがって、ＣＶＤ法を用いたエッチングバック法の場合、配線間の接地の有り無しによっても、自己平坦性膜の表面平滑性が乏しくなるという問題があった。
【００１７】
そこで、下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅の相違が生じていたとしても、ＣＶＤ法により自己平坦性膜を用いて表面を平坦化する場合に、更にエッチング工程を施す必要がない、あるいは、可及的に少ないエッチング工程で済む半導体素子およびその製造方法の出現が望まれていた。
【００１８】
また、半導体素子の配線における接地（グランド）の有り無しという差が配線間に生じていたとしても、ＣＶＤ法により自己平坦性膜を用いて表面を平坦化する場合に、更にエッチング工程を施す必要がない、あるいは、可及的に少ないエッチング工程で済む半導体素子およびその製造方法の出現が望まれていた。
【００１９】
また、フォトリソグラフィ法に用いるアミン系レジスト剥離剤が配線パターン間の下地上に残留していたとしても、自己平坦性膜の成膜速度が遅くならずに、ＣＶＤ法により自己平坦性膜を用いて表面を平坦化する場合に、均一な表面平滑性が得られる半導体素子およびその製造方法の出現が望まれていた。
【００２０】
また、自己平坦性膜を用いて多層の半導体素子を構成し、上下方向に位置する配線を電気的に導通させるためビアプラグやスルーホール等を作製する上で、過エッチングすることのない半導体素子およびその製造方法の出現が望まれていた。
【００２１】
さらに、同一基板上に、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合に、ＣＶＤ法を用いても、かかる接地された配線（グランド配線）上の自己平坦性膜の厚さと、接地されていない配線（フローティング配線）上の自己平坦性膜の厚さとが実質的に等しく、ＣＶＤ法により自己平坦性膜を用いて表面を平坦化する場合に、均一な表面平滑性が得られる半導体素子およびその製造方法の出現が望まれていた。
【００２２】
【課題を解決するための手段】
この発明の第１の実施形態の半導体素子は、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子において、配線パターンが設けられていない領域の下地上に、水素基含有シリカ層が設けてあることを特徴する。
【００２３】
このような構成の半導体素子を用いると、ＣＶＤ法により自己平坦性膜を用いて半導体素子の表面を平坦化する場合に、水素基含有シリカ層に対して、ＣＶＤ膜を極めて速い速度で選択的に形成することができる。したがって、半導体素子において、下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅が相違しているという差が生じていたとしても、ＣＶＤ法（プラズマ励起ＣＶＤ法を含む。以下、同様である。）を用いて、下地上の配線パターンが無い箇所の自己平坦性膜を容易に厚くすることができ、自己平坦性膜全体において、優れた表面平滑性を得ることができる。
【００２４】
また、このような構成の半導体素子を用いると、配線パターンが設けられていない領域の下地上にアミン系レジスト剥離剤が一定量残留していたとしても、ＣＶＤ法を用いて自己平坦性膜を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜の成膜速度が遅くなることがない。
【００２５】
その上、このように半導体素子を構成すると、同一基板上に、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合であっても、ＣＶＤ法を用いて、かかる接地された配線（グランド配線）上の自己平坦性膜の厚さと、接地されていない配線（フローティング配線）上の自己平坦性膜の厚さとを実質的に等しくすることができる。
【００２６】
なお、この発明で配線パターンというときは、複数の配線から構成されるパターンのみならず、一つの配線そのものを含む広い意味である。また、この発明で水素基含有シリカ層とは、シリカ層を構成するシロキサン結合の一部の酸素が水素に置き換わったもの、より具体的には、Ｓｉ−Ｈの結合を少なくともシリカ（ＳｉＯ₄ ）層の一部に有している層をいう。以下、同様である。
【００２７】
また、この発明の第１の実施形態の半導体素子は、下地上に、水素基含有シリカ層を全面的に設けてあることが好ましい。
【００２８】
このような構成の半導体素子を用いると、ＣＶＤ法を用いて、自己平坦性膜を水素基含有シリカ層に対して速い速度で形成することができ、自己平坦性膜全体に、優れた表面平滑性を得ることができる。そして、水素基含有シリカ層を全面的に設けるため、かかる水素基含有シリカ層を設けるためにレジスト等を用いる必要がない点でも製造上都合が良い。
【００２９】
また、このように半導体素子を構成すると、配線下の基板上に、緻密で耐久性に優れたＣＶＤ膜としての水素基含有シリカ層が存在するため、上下方向の配線間の電気絶縁性が著しく向上するという効果も得られる。
【００３０】
さらに、このような構成の半導体素子を用いると、半導体素子を多層構造として形成した場合、上下方向に位置した配線同士を電気的に導通させるためにビアプラグ等を設ける際に、水素基含有シリカ層が、層間絶縁膜としての自己平坦性膜をエッチングする際の、エッチング防止層としての役目を果たすことができる。
【００３１】
すなわち、この発明の半導体素子における水素基含有シリカ層は、水素基を含んでいるため、この水素基がエッチングされて排出されたガスを利用して、エッチング位置の指標（モニタ用指標）とすることができる。よって、例えば、排出されたガス中に水素基に起因した赤外波長ピ−クを観察することができれば、層間絶縁膜としての自己平坦性膜のエッチングが終了し、水素基含有シリカ層までエッチングが進んだことが確認できる。
【００３２】
また、この発明の第１の実施形態の半導体素子において、水素基含有シリカ層の厚さを、１００〜１００、０００Åの範囲内の値とすることが好ましい。
【００３３】
水素基含有シリカ層の厚さをこのような範囲に制御すると、この発明の半導体素子に対して自己平坦性膜を形成する際に、かかる自己平坦性膜を一定の速い速度で形成することができる。また、水素基含有シリカ層の厚さがこのような範囲であれば、半導体素子全体としても、過度に厚くならないためである。したがって、自己平坦性膜の成膜速度と、半導体素子の厚さとのバランスがより好ましい観点から、水素基含有シリカ層の厚さとしては、２００〜１０、０００Åの範囲内の値、最適には、５００〜５、０００Åの範囲内の値である。
【００３４】
また、この発明の第１の実施形態の半導体素子において、水素基含有シリカ層における水素基の含有量を、０．１〜１０．０ｍｏｌ％の範囲内の値とすることが好ましい。
【００３５】
水素基含有シリカ層における水素基の含有量が、このような範囲内の値であれば、自己平坦性膜を一定の速い速度で形成することができ、また、水素基含有シリカ層の耐熱性や機械的強度が著しく低下するおそれが少ないためである。したがって、自己平坦性膜の成膜速度と、水素基含有シリカ層の耐熱性や機械的強度とのバランスがより好ましい観点から、水素基含有シリカ層における水素基の含有量としては、０．５〜５．０ｍｏｌ％の範囲内の値がより好ましく、最適には、１．０〜３．０ｍｏｌ％の範囲内の値である。
【００３６】
なお、かかる水素基の含有量は、Ｓｉ元素に付いている酸素（Ｏ）のモル数と、水素（Ｈ）のモル数との合計モル数を、１００ｍｏｌ％とした場合の、そのうちの水素（Ｈ）のモル数の割合（％）を表している。
【００３７】
また、この発明の第１の実施形態の半導体素子において、配線パターン（配線）上には、水素基非含有シリカ層が設けてある。水素基非含有シリカ層は、水素基含有シリカ層と異なり、自己平坦性膜の成膜速度を遅くすることができる。したがって、所定厚さの水素基非含有シリカ層を、配線パターン（配線）上に設けることにより、例えばＣＶＤ法を用いて、配線パターン上の自己平坦性膜の厚さを極め細かく制御することができる。
【００３８】
すなわち、この水素基非含有シリカ層のために、配線上の自己平坦性膜の成膜速度が遅くなり、この配線上の自己平坦性膜の厚さを容易に薄くすることができる。そして、一方で、配線間における基板上には水素基含有シリカ層が設けてあることにより、配線間における自己平坦性膜の厚さを容易に厚くすることができる。したがって、自己平坦性膜全体において優れた表面平滑性を得ることができる。
【００３９】
なお、この発明において、水素基非含有シリカ層とは、前述した水素基含有シリカ層とは逆に、シリカ層を構成するシロキサン結合の一部の酸素が水素に置き換わったＳｉ−Ｈ結合を原則として、シリカ（ＳｉＯ₄ ）層に有していない層をいう。具体的には、水素基非含有シリカ層に、水素基が含まれていたとしても、かかる水素基の含有量としては、０．１ｍｏｌ％未満の値が好ましく、より好ましくは、０．０５ｍｏｌ％未満、最適には、０．０１ｍｏｌ％未満の値である。
【００４０】
また、この発明の第２の実施形態は、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子において、前記配線パターン上に、アミン系化合物含有層が設けてあることを特徴とする。
【００４１】
アミン系化合物含有層は、自己平坦性膜の成膜速度を遅くすることができる。したがって、このようにアミン系化合物含有層を配線パターン上に設けることにより、この発明の半導体素子に対して自己平坦性膜を形成する際に、配線パターン上に形成される自己平坦性膜の厚さを薄くして、かかる自己平坦性膜全体の厚さを制御することができる。
【００４２】
すなわち、配線パターン上の自己平坦性膜は、このアミン系化合物含有層により、容易に薄くすることができるため、自己平坦性膜全体において優れた表面平滑性を得ることができる。
【００４３】
なお、アミン系化合物としては、第１アミン化合物、第２アミン化合物、第３アミン化合物等を適宜選択して使用することができるが、より具体的には、カテコールアミン、アニリン、ヒドロキシアミン、アクリルアミド等の使用が好ましい。また、アミン系化合物含有層は、これらのアミン系化合物を所定量含んでいれば良いが、例えば、シリカ等の無機化合物や、エポキシ樹脂やフェノール樹脂等のポリマ中に所定量のアミン系化合物を混合することも好ましい。
【００４４】
また、この発明の第２の実施形態の半導体素子において、少なくとも前記配線パターンが設けられていない領域の下地上に、水素基含有シリカ層が設けてあることが好ましい。
【００４５】
このように第２の実施形態の半導体素子を構成すると、かかる半導体素子に対して自己平坦性膜を形成する際に、既に述べたように、水素基含有シリカ層が設けてある箇所に対して、自己平坦性膜を極めて速い速度で選択的に形成することができる。
【００４６】
したがって、半導体素子において、下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅が相違しているという差が生じていたとしても、例えば、ＣＶＤ法（プラズマ励起ＣＶＤ法を含む。以下、同様である。）を用いて、配線パターン上に形成される自己平坦性膜の厚さを薄くすることができる。そして、下地上の配線パターンが無い箇所の自己平坦性膜を容易に厚くすることができ、自己平坦性膜全体において、より優れた表面平滑性を得ることができる。
【００４７】
また、このように第２の実施形態の半導体素子を構成すると、配線パターンが設けられていない領域に露出した水素基含有シリカ層上にアミン系レジスト剥離剤が一定量残留していたとしても、例えば、ＣＶＤ法を用いて自己平坦性膜を形成する場合に、残留したアミン系レジスト剥離剤のため、かかる自己平坦性膜の成膜速度が遅くなることがない。
【００４８】
その上、このように第２の実施形態の半導体素子を構成すると、同一基板上に、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合であっても、ＣＶＤ法を用いて自己平坦性膜を形成する場合に、かかる接地された配線（グランド配線）上の自己平坦性膜の厚さと、接地されていない配線（フローティング配線）上の自己平坦性膜の厚さとを実質的に等しくすることができる。
【００４９】
なお、第２の実施形態の半導体素子において、第１の実施形態の半導体素子と同様に、水素基含有シリカ層を下地上に全面的に設けても良く、この水素基含有シリカ層の厚さを具体的に、１００〜１００、０００Åの範囲内の値に制御しても良く、水素基含有シリカ層における水素基の含有量を、０．１〜１０．０ｍｏｌ％の範囲内の値に制御しても良いことは言うまでもない。
【００７２】
【発明の実施の形態】
以下、図１〜図１１を参照して、この発明の半導体素子およびその製造方法につき説明する。但し、図１〜図１１は、この発明が理解できる程度に半導体素子の構造および半導体素子の製造方法を概略的に示してあるにすぎない。よって、言うまでもなく、この発明の半導体素子およびその製造方法は、これらの実施の形態に理由なく限定されるものではない。
【００７３】
（第１の実施形態）
図１は、第１の実施形態の半導体素子１００についての断面図を示している。すなわち、図１（Ａ）は、第１の実施形態の半導体素子１００を自己平坦性材料を用いて平坦化処理する前の、かかる半導体素子１００の断面図を示しており、図１（Ｂ）は、第１の実施形態の半導体素子１００を自己平坦性材料を用いて平坦化処理した後の半導体素子１１４の断面図を示している。
【００７４】
そして、図示するように、少なくとも下地１０２と、その上側、この例では下地上に直接設けられた配線パターン（配線幅が異なる第１の配線１０４と、第２の配線１０６）とを含む半導体素子１００において、配線パターンが設けられていない領域の下地１０２上に、水素基含有シリカ層１０８が設けてあり、さらにこの半導体素子１００の例では、第１および第２の配線１０４および１０６上に、自己平坦性膜１１２の成膜速度を遅くするための水素基非含有シリカ層１１０が設けてある。
【００７５】
そして、より具体的にいうと、この半導体素子１００の例では、下地１０２を、リフロー法を用いて、融点約８００℃のボロン／リンシリケートガラスから形成してあり、第１および第２の配線１０４および１０６を、フォトリソグラフィ法およびスパッタリング法を用いて、それぞれ、Ａｌ、ＣｕあるいはＷ等の不純物をドーピングしたポリシコン（例えば、Ａｌ−Ｓｉ−Ｃｕ）から形成してある。
【００７６】
また、これらの第１および第２の配線１０４および１０６間の下地１０２が露出した領域には、厚さ１０００Åの水素基含有シリカ層１０８がプラズマ励起ＣＶＤ法を用いて設けてあり、さらに、これらの第１および第２の配線１０４および１０６上には、同様に、プラズマ励起ＣＶＤ法を用いて、厚さ１０００Åの水素基非含有シリカ層１１０が設けてある。
【００７７】
そして、水素基含有シリカ層１０８は、水素基非含有シリカ層１１０を構成するシロキサン結合の一部の酸素を水素に置き換えており、より具体的にはＳｉ−Ｈ結合を、少なくともシリカ（ＳｉＯ₄ ）層の一部に有している。この水素基含有シリカ層１０８の例では、水素基の含有量を、一例として、１．８ｍｏｌ％としてある。なお、水素基含有シリカ層１０８における、かかる水素基の含有量は、ＦＴ−ＩＲの相当する波長ピークの大きさから測定できるが、さらに簡便には、光の反射率からも測定することができる。
【００７８】
したがって、半導体素子１００において、下地１０２上の配線パターンの有り無しの差や、あるいは、第１および第２の配線１０４および１０６間で配線幅が相違しているという差が生じていたとしても、ＣＶＤ法（プラズマ励起ＣＶＤ法を含む。以下、同様である。）を用いて、下地１０２上の配線パターンがない領域の自己平坦性膜１１２を容易に厚くすることができ、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【００７９】
すなわち、第１および第２の配線１０４および１０６間の下地１０２が露出した領域に、水素基含有シリカ層１０８が設けてあるため、自己平坦性膜１１２の成膜速度を速めることができる。かかる効果が得られる理由は必ずしも明確ではないが、水素基含有シリカ層１０８を構成する材料中に、極性の高いＳｉ−Ｈ結合を有していることにより、自己平坦性膜材料をより吸着しやすくなり、また、自己平坦性膜を積層する際の、潜伏期間や成膜速度が速くなるためと考えられる。
【００８０】
この点、図２を用いて、より詳細に説明する。図２は、横軸に時間（相対値）を取ってあり、縦軸に層間絶縁膜の膜厚（Å）を取ってある。そして、Ｈ１で示す直線が、水素基含有シリカ層（水素基含有量：１．８ｍｏｌ％）に対して、ＣＶＤ法により自己平坦性膜材料を積層する際の成膜速度（膜厚変化）を示しており、一方、Ｈ２で示す直線が、同様に水素基非含有シリカ層（シリカ層）に対して、ＣＶＤ法により自己平坦性膜材料を積層する際の成膜速度（膜厚変化）を示している。
【００８１】
図から明らかなように、Ｈ１の直線における、成膜開始時間から、膜厚が実際に増加するまでの時間である潜伏期間Ｓ１を、Ｈ２の直線における潜伏期間Ｓ２と比較すると、潜伏期間Ｓ１のほうが著しく短くなっている。また、Ｈ１の直線における潜伏期間Ｓ１経過後の直線の傾き、すなわち成膜速度Ｎ１は、Ｈ２の直線における直線の傾き、すなわち成膜速度Ｎ２と比較すると、成膜速度Ｎ１のほうが著しく大きな値となっている。
【００８２】
よって、水素基含有シリカ層１０８を構成する材料中にＳｉ−Ｈ結合を有していることにより、潜伏期間や成膜速度が速くなり、結果として、自己平坦性膜１１２を一定厚さにするまでの時間を速めることができるものと考えられる。
【００８３】
一方、図１に示す半導体素子１００の例では、第１および第２の配線１０４および１０６上に、自己平坦性膜１１２の成膜速度を遅くするための水素基非含有シリカ層（シリカ層）１１０が設けてある。
【００８４】
したがって、かかる理由も明確ではないが、不純物をドーピングしたポリシコンから構成された第１および第２の配線１０４および１０６がむき出しの場合よりも、水素基非含有シリカ層（シリカ層）１１０のために、自己平坦性膜１１２の成膜速度はかなり遅くなる。
【００８５】
よって、この半導体素子１００の例では、第１および第２の配線１０４および１０６上と、かかる第１および第２の配線１０４および１０６が設けられていない領域とにおける、自己平坦性膜１１２の表面位置（高さ）が実質的に等しくなり、自己平坦性膜全体において、優れた表面平滑性を得ることができる。
【００８６】
この点、図１中に記載された記号を用いてより具体的に説明する。すなわち、絶縁膜としての水素基非含有シリカ層１１０の厚さ（１０００Å）を含んだ第１の配線１０４および第２の配線１０６の高さをそれぞれｔ０とし、さらに第１の配線１０４上に積層された自己平坦性膜１１２の厚さをｔ１とし、水素基含有シリカ層１０８の厚さ（１０００Å）を含んだ第２の配線１０６上に積層された自己平坦性膜１１２の厚さをｔ２とし、第１および第２の配線１０４および１０６間に露出した下地１０２（配線パターンが無い領域）の自己平坦性膜１１２の厚さをｔ３としたときに、ｔ０＋ｔ１の値、ｔ２の値、ｔ０＋ｔ３の値がそれぞれ実質的に等しくなっている。
【００８７】
また、第２の配線１０６は、第１の配線と１０４と比較して、約３倍の配線幅を有しているが、その配線幅の差による、すなわち、第１の配線１０４上と、第２の配線１０６上とで、自己平坦性膜１１２の表面位置の相違は見られなかった。この理由も必ずしも明確ではないが、水素基含有シリカ層１０８に対する自己平坦性膜１１２の成膜速度がかなり速くなり、一方で、水素基非含有シリカ層（シリカ層）１１０に対する自己平坦性膜１１２の成膜速度がかなり遅くなるため、自己平坦性膜１１２全体としてレベリングしやすくなり、結果として、配線幅の差による自己平坦性膜１１２の厚さの相違が小さくなるためと考えられる。
【００８８】
したがって、図１（Ｂ）に示す構成の、自己平坦性膜１１２を積層した半導体素子１１４は、表面が均一に平坦化されており、エッチングバック法を用いて自己平坦性膜１１２の表面をさらに平坦化する必要がなく、仮に、エッチングバック法を用いた場合にも、可及的に少ない自己平坦性膜１１２のエッチング量とすることができる。
【００８９】
また、このように半導体素子１００を構成すると、第１および第２の配線１０４および１０６が設けられていない領域の下地１０２上にフォトリソグラフィ法に用いたアミン系レジスト剥離剤が一定量残留していたとしても、ＣＶＤ法を用いて自己平坦性膜１１２を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜の成膜速度が遅くなることがない。この理由としては、残留したアミン系レジスト剥離剤の成分を、水素基含有シリカ層１０８が、封じ込めてしまい、しかも水素基含有シリカ層１０８は緻密な膜であるため、かかるアミン系レジスト剥離剤の成分が、水素基含有シリカ層内を拡散することもないためと考えられる。
【００９０】
この点、図１１を用いて詳細に説明する。図１１は、横軸に、サンプルの種類をとってあり、縦軸に、成膜速度（％）をとってある。サンプル１は、水素基含有シリカ層を有していない半導体素子において、接地されていない配線（フローティング配線）に何ら表面処理を施さない場合であり、サンプル２は、水素基含有シリカ層を有していない半導体素子において、接地されていない配線（フローティング配線）に、アミン系剥離剤を塗布した場合であり、サンプル３は、水素基含有シリカ層を有していない半導体素子において、接地された配線（グランド配線）に、アミン系剥離剤を塗布した場合であり、サンプル４は、第１の実施形態の半導体素子における接地されていない配線（フローティング配線）に、何ら表面処理を施さない場合であり、サンプル５は、第１の実施形態の半導体素子における接地されていない配線（フローティング配線）に、アミン系剥離剤を塗布した場合であり、サンプル６は、第１の実施形態の半導体素子における接地された配線（グランド配線）に、アミン系剥離剤を塗布した場合であり、それぞれ、プラズマ励起ＣＶＤ法により、自己平坦性膜として、ＴＥＯＳ（トリエトキシシランを原料ガスとしたシリカ）膜を積層し、その時の成膜速度（％）を測定したものである（実験を５回行い測定値を平均した）。なお、酸化されていないシリコン基板に対するＴＥＯＳ膜の成膜速度（％）を基準（１００％）として、各成膜速度（％）を測定した。また、水素基含有シリカ層における、水素基の含有量は、１．８ｍｏｌ％とした。さらに、この発明の半導体素子の半導体素子におけるバーには、ハッチングが施してある。
【００９１】
その結果、水素基含有シリカ層を有していない半導体素子においては（サンプル１と２の比較）、アミン系剥離剤を塗布すると（サンプル２）、アミン系剥離剤を塗布しない場合（サンプル１）と比較して、ＴＥＯＳ膜の成膜速度（％）が遅くなる傾向が見られた。
【００９２】
それに対して、この発明の第１の実施形態の半導体素子においては（サンプル４と５の比較）、いずれも約９４％という速い成膜速度（％）が得られ、アミン系剥離剤により、成膜速度（％）が影響されないことが確認された。
【００９３】
よって、この発明の半導体素子１００においては、第１および第２の配線１０４および１０６が設けられていない領域の下地１０２上にフォトリソグラフィ法に用いたアミン系レジスト剥離剤が一定量残留していたとしても、ＣＶＤ法を用いて自己平坦性膜１１２を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜の成膜速度が遅くなることがないことが立証された。
【００９４】
なお、同時期に、接地された配線（グランド配線）および接地されていない配線（フローティング配線）上における自己平坦性膜の成膜速度に対する水素基含有シリカ層の効果についても検討した。
【００９５】
その結果、水素基含有シリカ層を有していない半導体素子においては（サンプル２と３の比較）、接地された配線（グランド配線）（サンプル３）と、接地されていない配線（フローティング配線）（サンプル２）とで、著しい成膜速度（％）の差が見られた。
【００９６】
それに対して、この発明の第１の実施形態の半導体素子においては（サンプル５と６の比較）、接地された配線（グランド配線）（サンプル６）と、接地されていない配線（フローティング配線）（サンプル５）とで、いずれも約９４％という速い成膜速度（％）が得られた。したがって、理由は必ずしも明確ではないが、第１の実施形態の半導体素子においては、水素基含有シリカ層を設けることにより、配線に対する接地の有り無しの差が生じていたとしても自己平坦性膜の成膜速度（％）が影響されないことが確認された。
【００９７】
（第１の実施形態の変形例）
図３は、第１の実施形態の変形例の半導体素子１１６についての断面図を示している。すなわち、図３（Ａ）は、第１の実施形態の変形例の半導体素子１１６を自己平坦性材料を用いて平坦化処理する前の、この半導体素子１１６の断面図を示しており、図３（Ｂ）は、第１の実施形態の変形例の半導体素子１１６を自己平坦性材料を用いて平坦化処理した後の半導体素子１１８の断面図を示している。したがって、第１の実施形態の変形例の半導体素子１１６の説明において、第１の実施形態の半導体素子１００と異なる点を中心に説明し、同一の点は適宜省略する。また、第１の実施形態の半導体素子１００と同一の構成については、同一の番号を付している。
【００９８】
そして、第１の実施形態の変形例の半導体素子１１６は、図示するように、少なくとも下地１０２と、その上側、すなわちこの例では下地の上方に設けられた、それぞれ配線幅が異なる第１の配線１０４と、第２の配線１０６とを含む半導体素子１１６において、下地１０２上に全面的に水素基含有シリカ層１２２が設けてあり、さらにこの半導体素子１１６の例では、第１および第２の配線１０４および１０６上に、自己平坦性膜１１２の成膜速度を遅くするための水素基非含有シリカ層１１０が設けてある。
【００９９】
したがって、基本的に、第１の実施形態の変形例の半導体素子１１６と、第１の実施形態の半導体素子１００との構成上の相違は、水素基含有シリカ層１２２が下地１０２上に全面的に設けてあるか、あるいは、第１および第２の配線１０４および１０６の間に露出した下地１０２上に部分的に設けてあるかの点である。
【０１００】
よって、水素基含有シリカ層１２２以外の、第１の実施形態の変形例の半導体素子１１６についての下地１０２、第１および第２の配線１０４および１０６、水素基非含有シリカ層１１０の構成や態様は、第１の実施形態の半導体素子１００と同一である。
【０１０１】
そして、構成上異なる水素基含有シリカ層１２２についても、この水素基含有シリカ層１２２を構成する材料については、第１の実施形態の半導体素子１００と同様のものを用いている。すなわち、水素基含有シリカ層１２２の構成材料は、シリカ（ＳｉＯ₄ ）のシロキサン結合の一部の酸素を水素に置き換えた部分を有しており、その水素基の含有量は、第１の実施形態の半導体素子１００と同様、一例として、１．８ｍｏｌ％としてある。
【０１０２】
よって、第１の実施形態の変形例の半導体素子１１６についても、第１の実施形態の半導体素子１００と同様に、水素基含有シリカ層１２２を設けたことにより、下地１０２上における第１および第２の配線１０４および１０６の有り無しの差や、あるいは、第１および第２の配線１０４および１０６間で配線幅が相違しているという差が生じていたとしても、例えば、ＣＶＤ法を用いて、下地１０２上の配線パターンが無い領域の自己平坦性膜１１２を容易に厚くすることができる。
【０１０３】
また、一方で、水素基非含有シリカ層１１０により、第１および第２の配線１０４および１０６上の成膜速度を遅くして、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【０１０４】
すなわち、この半導体素子１１６の例では、図３（Ｂ）に示すように、第１および第２の配線１０４および１０６上と、かかる第１および第２の配線１０４および１０６が設けられていない領域（箇所）とにおける、さらには、第１および第２の配線１０４および１０６の配線幅が異なっていたとしても、これらの第１の配線１０４と、第２の配線１０６上とにおける、自己平坦性膜１１２の表面位置（高さ）が実質的に等しくなり、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【０１０５】
この点、図３中に記載された記号を用いてより詳細に説明すると、水素基非含有シリカ層１１０の厚さ（１０００Å）を含んだ第１の配線１０４および第２の配線１０６の高さをそれぞれｔ０とし、さらに第１の配線１０４上に積層された自己平坦性膜１１２の厚さをｔ１、第２の配線１０６上に積層された自己平坦性膜１１２の厚さをｔ３、第１および第２の配線１０４および１０６間の、水素基含有シリカ層１２２の表面を基準とした自己平坦性膜１１２の厚さをｔ２としたときに、ｔ０＋ｔ１の値、ｔ２の値、ｔ０＋ｔ３の値がそれぞれ実質的に等しくなっている。
【０１０６】
したがって、図３（Ｂ）に示す構成の、自己平坦性膜１１２を積層した半導体素子１１８は、この自己平坦性膜１１２を積層した時点で表面が均一に平坦化されており、エッチングバック法を用いて自己平坦性膜１１２の表面をさらに平坦化する必要がなく、仮に、エッチングバック法を用いた場合にも、可及的に少ない自己平坦性膜１１２のエッチング量とすることができる。
【０１０７】
また、図３（Ｂ）に示す構成の、自己平坦性膜１１２を積層した半導体素子１１８上に、図３（Ａ）に示す構成の半導体素子１１６をさらに積層して、半導体素子を多層構造とする場合でも、かかる半導体素子１１６を精度良く積層することができ、図４に示すような多層構造の半導体素子１２０とすることができる。
【０１０８】
なお、第１の実施形態の変形例の半導体素子１１６についても、第１の実施形態の半導体素子１００と同様に、第１および第２の配線１０４および１０６が設けられていない領域の下地１０２上にフォトリソグラフィ法に用いたアミン系レジスト剥離剤が一定量残留していたとしても、例えば、ＣＶＤ法を用いて自己平坦性膜１２２を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜１２２の成膜速度が遅くなることがない。
【０１０９】
ここで、図４を用いて、第１の実施形態の変形例の半導体素子１１６を応用した多層構造の半導体素子１２０につき簡単に説明する。下地１０２上に水素基含有シリカ層１２２が設けてあり、その上に、第１の配線１０４と、第２の配線１０６とが形成してある。また、第３の配線１０５および第４の配線１０７が、自己平坦性膜１１２と、別の水素基含有シリカ層１２２とを介して設けてある。そして、第３の配線１０５と、第１の配線１０４とは、ビアプラグ１２１を用いて電気的に導通してある。
【０１１０】
したがって、第１および第２の配線１０４および１０６は、下方の水素基含有シリカ層１２２の上に、第３および第４の配線１０５、１０７は、上方の別の水素基含有シリカ層１２２の上に形成してあり、上下方向の配線間で優れた電気絶縁性が得られる。特に、水素基含有シリカ層１２２は、例えばＣＶＤ法で成膜されるため、緻密な膜として得られ、そのためより優れた電気絶縁性が得られる。
【０１１１】
また、図４または図５に示す下方または最下層の水素基含有シリカ層１２２は、図４および図５に示すような多層構造の半導体素子１２０、１３４を作製する過程において、エッチング防止層としての役目を果たすことができる。
【０１１２】
この点、図５を用いてより詳細に説明する。すなわち、水素基含有シリカ層１２２は水素基を含んでいるため、この水素基部分をエッチングガス１２８でエッチングした際に、水素基を有するシラン成分を含んだ排出ガス１３０を排出する。したがって、かかる排出ガス１３０を連続的あるいは断続的にモニタすることにより、エッチング位置を確認することができる。例えば、排出ガス１３０中に水素基に起因した赤外波長ピ−クを観察することができれば、上層の自己平坦性膜１１２のエッチングが終了し、中間の水素基含有シリカ層１２２までエッチングが進んだことが確認できる。一方、排出ガス中に水素基に起因した赤外波長ピ−クを観察することができなければ、未だ、水素基含有シリカ層１２２までは到達しておらず、エッチングが不十分であることが確認できる。よって、中間の水素基含有シリカ層１２２までエッチングが進んだことが確認できた時点で、エッチングを終了すれば、さらに下層の自己平坦性膜１１２を誤ってエッチングすることがない。
【０１１３】
なお、図示はしないが、同一面上に、配線幅等が異なる複数の配線からなる配線パターンが形成してあり、そして、それぞれの配線にエッチングを用いてビアプラグを形成する場合、各配線上の自己平坦性膜１１２の厚さが実質的に等しいため、エッチング時間も実質的に等しくなる。したがって、この発明の多層構造の半導体素子１２０、１３４を作製する過程において、自己平坦性膜１１２の厚さが薄い箇所だけ過エッチングすることもない。
【０１１４】
（第２の実施形態）
次に、この発明の第２の実施形態の半導体素子について図６を参照して説明する。すなわち、図６（Ａ）は、第２の実施形態の半導体素子１４０を自己平坦性材料を用いて平坦化処理する前の、この半導体素子１４０の断面図を示しており、図４（Ｂ）は、第２の実施形態の半導体素子１４０を自己平坦性材料を用いて平坦化処理した後の断面図を示している。
【０１１５】
ここで、第２の実施形態の半導体素子１４０につき、第１の実施形態の半導体素子１００および第１の実施形態の変形例の半導体素子１１６と異なる点を中心に説明し、同一の点は適宜省略する。また、第２の実施形態の半導体素子１４０と、第１の実施形態の半導体素子１００および第１の実施形態の変形例の半導体素子１１６と同一の構成については、同一の番号を付している。
【０１１６】
そして、第２の実施形態半導体素子１４０は、図示するように、少なくとも下地１０２と、その上側に設けられた配線幅が異なる第１の配線１０４と、第２の配線１０６とを含む半導体素子１４０であって、下地１０２上に全面的に水素基含有シリカ層１２２が設けてあり、さらにこの半導体素子１４０の例では、第１および第２の配線１０４および１０６上に、自己平坦性膜１１２の成膜速度を遅くするためのアミン系化合物含有層１４２が設けてある。
【０１１７】
したがって、基本的に、第２の実施形態の半導体素子１４０と、第１の実施形態の変形例の半導体素子１１６との構成上の相違は、第１および第２の配線１０４および１０６上に、アミン系化合物含有層１４２が設けてあるか、あるいは、水素基非含有シリカ層１１０が設けてあるかの差である。
【０１１８】
よって、アミン系化合物含有層１４２以外の、第２の実施形態の半導体素子１４０についての下地１０２、第１および第２の配線１０４および１０６、水素基含有シリカ層１２２の構成や態様は、第１の実施形態の変形例の半導体素子１１６と同一である。
【０１１９】
そして、構成上異なるアミン系化合物含有層１４２については、アミン系レジスト剥離剤として、例えば、東京応化社製、型番ＳＳＴ３を用い、第１および第２の配線１０４および１０６上にスプレー塗布してある。
【０１２０】
したがって、第２の実施形態の半導体素子１４０についても、第１および第２の配線１０４および１０６上の成膜速度を遅くすることができる。また、一方で、水素基含有シリカ層１２２により、下地１０２上の配線パターンが無い領域の自己平坦性膜１１２を容易に厚くすることができる。よって、第１の実施形態の変形例の半導体素子１１６と同様に、下地１０２上における第１および第２の配線１０４および１０６の有り無しの差や、あるいは、第１および第２の配線１０４および１０６間で配線幅が相違しているという差が生じていたとしても、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【０１２１】
なお、第２の実施形態の半導体素子１４０において、図６（Ｂ）に示すように、アミン系化合物含有層１４２として、アミン系レジスト剥離剤層を用いた場合には、自己平坦性膜１１２を、例えばＣＶＤ法を用いて積層する際に、かかるアミン系レジスト剥離剤層は、雰囲気温度のために消失してしまうという特徴がある。
【０１２２】
よって、第２の実施形態の半導体素子１４０は、自己平坦性膜１１２を、例えばＣＶＤ法を用いて積層した場合でも、過度に厚くならないという利点が得られる。
【０１２３】
（第３の実施形態）
次に、この発明の第３の実施形態の半導体素子の製造方法について図７および図８を参照して説明する。すなわち、図７および図８は、この発明の第３の実施形態の半導体素子の製造方法に基づいた製造工程例を示している。但し、第３の実施形態の半導体素子の製造方法は、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法において、配線パターンが設けられていない下地上に、水素基含有シリカ層をプラズマ励起ＣＶＤ法を用いて設けることを特徴とする。したがって、図７および図８に示す製造工程を、かかる発明の特徴
（目的）の範囲内で変更することができることは言うまでもない。
【０１２４】
まず、図７（Ａ）は、下地１０２を用意する工程を示している。この例では、下地１０２を、一例として、リフロー法（温度約９００℃）を用いて、融点約８００℃のボロン／リンシリケートガラスを原料として、下地１０２を形成してある。
【０１２５】
また、図７（Ｂ）は、プラズマ励起ＣＶＤ法を用いて、下地１０２上に、水素基含有シリカ層１２２を全面的に設ける工程を示している。
【０１２６】
このプラズマ励起ＣＶＤ法の例では、原料ガス１４６として、ＴＭＳ（トリメチルヒドロシラン）と、Ｏ₂ （酸素）とを用い、チャンバ内を温度３５０〜４５０℃、圧力０．１〜１０Ｔｏｒｒの条件に保持して、これらの原料ガス１４６を反応させている。したがって、安価で、一般的な原材料を用いて、例えば、厚さ１０００Åの水素基含有シリカ層１２２を容易に形成することができる。また、これらの原料ガス１４６は、それぞれ正確なモル比率で反応しやすいため、チャンバ内の原料ガス１４６の仕込み量を調節するだけで、水素基含有シリカ層１２２における水素基の含有量を、所定量の範囲に正確に制御することができる。そして、これらの原料ガス１４６から製膜された水素基含有シリカ層１２２は、特に、自己平坦性膜１１２の成膜速度を速めることができる点でも良い。
【０１２７】
なお、原料ガス１４６として、ＳｉＨ₄ （テトラヒドロシラン）と、Ｏ₂ （酸素）との組み合わせも、ＴＭＳ（トリメチルヒドロシラン）とＯ₂ （酸素）とを組み合わせた場合よりも、若干、自己平坦性膜１１２の成膜速度は遅くなるが、より安価で、一般的な原材料を用いて水素基含有シリカ層１２２を形成することができる点で良い。
【０１２８】
また、図７（Ｃ）は、例えば、スパッタリング法を用いて、水素基含有シリカ層１２２上に、配線層１５０を形成する工程を示している。この例では、ＡｌおよびＣｕの不純物をドーピングしたポリシコン（例えば、Ａｌ−Ｓｉ−Ｃｕ）の原料ガス１４８から、一例として、厚さ約５０００Åの配線層１５０を構成してある。なお、Ｃｕは、不純物の拡散防止効果を高めるために添加してある。
【０１２９】
また、図７（Ｄ）は、例えば、プラズマ励起ＣＶＤ法により、水素基非含有シリカ層１１０を、配線層１５０上に形成する工程を示している。この例では、水素基非含有シリカ層１１０の厚さを、一例として１０００Åとしてあり、また、この水素基非含有シリカ層１１０を、原料ガス１５２としてＴＥＯＳを使用して形成した１００％シリカ（ＳｉＯ₄ ）層から構成してある。なお、水素基非含有シリカ層１１０の構成材料として、その他、窒化シリカ（ＳｉＮ）も使用可能である。窒化シリカ（ＳｉＮ）を水素基非含有シリカ層１１０に用いると、耐エッチング特性に優れていることより、エッチングガスによる配線の過エッチングを防止することができる。
【０１３０】
また、図８（Ａ）は、例えば、レジスト膜１５６を利用したフォトリソグラフィ法により、水素基非含有シリカ層１１０および、配線層１５０を、エッチングする工程を示している。この例では、エッチングガスとして、ＨＦ（フッ化水素）ガスを用いた。
【０１３１】
そして、かかるエッチングの排出ガスの赤外分光スペクトルを、赤外分光光度計を用いて連続的にモニタすれば、過エッチングを防止することができる。すなわち、水素基含有シリカ層１２２にはＳｉについた水素基（Ｓｉ−Ｈ）を含んでいるため、この水素基に基づいた赤外分光波長ピークをエッチング位置の確認の指標とすることができる。例えば、排出ガス中に水素基に基づいた赤外分光波長ピ−クを観察することができれば、自己平坦性膜１１２のエッチングをする場合に、この自己平坦性膜１２２のエッチングが終了し、水素基含有シリカ層１２２までエッチングが進んだことが確認できる。
【０１３２】
また、図８（Ｂ）は、レジスト膜１５６をリフトオフ法により除去する工程を示している。かかるレジスト膜１５６の剥離剤としては、剥離力が強いことから、例えば、アミン系レジスト剥離剤が好ましく、具体的に、東京応化社製、型番ＳＳＴ３、ＥＫＬ、ＡＣＴ等が使用可能である。なお、図８（Ｂ）に示す半導体素子は、レジスト膜１５６を除去した時点を示しており、この時点で、図３（Ａ）に示す半導体素子１１６の構成と同様である。
【０１３３】
また、図８（Ｃ）は、半導体素子１６０に対して、自己平坦性膜（層間絶縁膜）１１２を積層する工程を示している。かかる自己平坦性膜１１２は、例えば、プラズマ励起ＣＶＤ法により、ＴＥＯＳを原料ガス１６４として常圧条件で積層可能である。
【０１３４】
以上のように半導体素子１６０を製造すると、水素基含有シリカ層１２２を有する半導体素子１６０を容易かつ確実に製造することができる。したがって、半導体素子１６０において、水素基含有シリカ層１２２に対して自己平坦性膜１１２を速い速度で選択的に形成することができ、一方で、第１および第２の配線１０４および１０６に対しては、水素基非含有シリカ層１１０により、自己平坦性膜１１２を遅い速度で選択的に形成することができる。
【０１３５】
よって、図８（Ｃ）に示すように、下地１０２上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅の相違、さらには図示しないが配線間で接地の有り無しの差が生じていたとしても、自己平坦性膜１１２全体において、優れた表面平滑性を得ることができる。
【０１３６】
また、第３の実施形態の製造方法により製造された半導体素子１６０は、第１および第２の配線１０４および１０６が設けられていない領域に露出した水素基含有シリカ層１２２上に、アミン系レジスト剥離剤が一定量残留していたとしても、例えばＣＶＤ法を用いて自己平坦性膜１１２を積層した場合に、かかる残留したアミン系レジスト剥離剤のために自己平坦性膜１１２の成膜速度が遅くなることがない。
【０１３７】
（第４の実施形態）
次に、この発明の第４の実施形態の半導体素子の製造方法について図９を参照して説明する。すなわち、図９（Ａ）〜（Ｅ）は、この発明の第４の実施形態の半導体素子の製造方法に基づいた製造工程例を示している。但し、第４の実施形態の半導体素子の製造方法において、少なくとも配線パターンが設けられていない領域の下地上に、水素基含有シリカ層を水素イオン打ち込み（イオンインプランテーション）法を用いて形成してあることを特徴としている。したがって、図９に示す製造工程を、かかる発明の特徴
（目的）の範囲内で変更することができることは言うまでもない。
【０１３８】
また、図９に示す第４の実施形態の製造工程例において、図９（Ｃ）と、図９（Ｄ）との間には、図７（Ｃ）〜図８（Ｂ）に示す製造工程と実質的に同一の工程を含んでいるが、既に説明してあるため、かかる製造工程例からは省略してある。
【０１３９】
まず、図９（Ａ）は、第３の実施形態の製造工程例と同様に、第４の実施形態の製造工程例における下地１０２を用意する工程を示している。
【０１４０】
また、図９（Ｂ）は、プラズマ励起ＣＶＤ法を用いて、下地１０２上に、水素基非含有シリカ層１７２を設ける工程を示している。
【０１４１】
このプラズマ励起ＣＶＤ法の例では、原料ガス１７４として、ＴＭＳ（トリメチルヒドロシラン）およびＯ₂ を用い、チャンバ内を温度３５０〜４５０℃、圧力０．１〜１０Ｔｏｒｒの条件に保持して、これらの原料ガス１７４を反応させて、厚さ約１０００Åの水素基非含有シリカ層１７２を成膜している。
【０１４２】
すなわち、後に、第１および第２の配線１０４および１０６上に設ける水素基非含有シリカ層１１０と全く同様の成膜条件（原料ガス、温度、圧力等）を用いて、水素基非含有シリカ層１７２を製膜することができる。
【０１４３】
また、図９（Ｃ）は、水素イオン打ち込み法（イオンインプランテーション法）によりプラス電荷の水素イオン（水素化イオンとも称する）１７８を水素基非含有シリカ層１７２に打ち込んで、水素基含有シリカ層１７６に変える工程を示している。なお、水素基含有シリカ層１７６となったことを示すため、かかる水素基含有シリカ層１７６を、電荷を含めてモデル的に示してある。
【０１４４】
なお、水素イオン１７８は、水素イオン打ち込み機（図示せず）を用いて、一例として、加速電圧が４０ＫＶ、ビ−ム電流値が６３０μＡ、環境温度が室温（２３〜２７℃）の条件で、水素イオンのドーズ量が１×１０¹⁵ｉｏｎ／ｃｍ² となるように水素イオンを打ち込んだ。
【０１４５】
また、図９（Ｄ）は、レジスト膜を除去した後に得られた半導体素子１８０の断面図を示している。かかる半導体素子１８０の構成は、基本的に、図３（Ａ）に示す半導体素子１１６と同様である。
【０１４６】
また、図９（Ｅ）は、半導体素子１８０に、自己平坦性膜（層間絶縁膜）１１２を積層して、平坦化した半導体素子１９０を製造する工程を示している。かかる自己平坦性膜１１２は、例えば、ＣＶＤ法（プラズマＣＶＤ法を含む）により、ＴＥＯＳを原料ガス１６４として常圧条件（大気圧）で積層可能である。
【０１４７】
このように、第４の実施形態の製造方法に基づいて半導体素子１８０を作製すると、水素基非含有シリカ層１７２から、水素イオン打ち込み法により変えられた水素基含有シリカ層１７６に対して、自己平坦性膜１１２を速い速度で選択的に形成することができる。したがって、半導体素子１８０において、下地１０２上の第１および第２の配線１０４および１０６の有り無しの差や、あるいは、これらの第１および第２の配線１０４および１０６間で配線のピッチや幅の相違、さらには図示しないが配線間で接地の有り無しの差が生じていたとしても、例えばＣＶＤ法（プラズマ励起ＣＶＤ法を含む）を用いて自己平坦性膜１１２を形成し、優れた表面平滑性を得ることができる。
【０１４８】
また、このような製造方法で半導体素子１８０を構成すると、第１および第２の配線１０４および１０６間の領域に、これらの配線１０４および１０６をエッチングする際に使用したアミン系レジスト剥離剤が一定量残留していたとしても、ＣＶＤ法を用いて自己平坦性膜１１２を積層した場合に、残留したアミン系レジスト剥離剤のために自己平坦性膜の成膜速度が遅くなることがない。
【０１４９】
また、第４の実施形態の製造方法によれば、任意の位置に、しかも水素基含有量を任意に変えて水素基含有シリカ層１７６を容易に形成することができる。したがって、配線パターンの配置や幅等を考慮して、自己平坦性膜１１２の厚さをよりきめ細かく制御することができる。
【０１５０】
さらに、水素基含有シリカ層１７６の少なくとも表面にＳｉ−Ｈ結合を有すれば、自己平坦性膜１１２の成膜速度を速めることができるため、このように半導体素子１８０を作製すると、水素基含有シリカ層１７６における水素基の含有量をより少なくすることができる。よって、水素基含有シリカ層１７６を、より緻密な、電気絶縁性の高い絶縁膜とすることができる。
【０１５１】
（第５の実施形態）
次に、この発明の第５の実施形態である半導体素子の製造方法について図１０を参照して説明する。すなわち、図１０（Ａ）〜（Ｄ）は、この発明の第５の実施形態である半導体素子の製造方法に基づいた製造工程例を示している。但し、第５の実施形態の半導体素子の製造方法は、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法であって、配線パターンの形成後に、電子線またはマイナスイオンの双方あるいはいずれか一方を照射する工程を含むことを特徴としている。したがって、図１０に示す製造工程例を、かかる発明の特徴
（目的）の範囲内で変更することができることは言うまでもない。
【０１５２】
また、図１０に示す第５の実施形態の製造工程例において、図１０（Ｂ）と、図１０（Ｃ）との間には、図７（Ｃ）〜図８（Ｂ）に示す製造工程と実質的に同一の工程を含んでいるが、既に説明してあるため、製造工程例からは省略してある。
【０１５３】
まず、図１０（Ａ）は、第４の実施形態の製造工程例と同様に、第５の実施形態の製造工程例において下地１０２を用意する工程を示している。
【０１５４】
また、図１０（Ｂ）は、プラズマ励起ＣＶＤ法を用いて、下地１０２上に、水素基含有シリカ層１２２を設ける工程を示している。ここで、プラズマ状態の水素基含有シリカ層１２２の構成材料はマイナス側に帯電しているが、下地１０２上に水素基含有シリカ層１２２が積層された時には、逆にプラス側に帯電していることが判明している。したがって、図１０（Ｂ）には、水素基含有シリカ層１２２がプラス側に帯電していることをモデル的に示してある。なお、同様のことが、水素基非含有シリカ層１１０についても言える。
【０１５５】
そして、図１０（Ｃ）は、水素基含有シリカ層１２２を介して、下地１０２上に、接地された配線１８６およびビアプラグ１９２により接地された配線１８４が設けてある半導体素子２００において、接地されていない配線１８６に対してのみ、電子線１８２を照射する工程を示している。
【０１５６】
ここで、第５の実施形態の半導体素子の製造方法における、電子線等の照射条件について説明する。かかる電子線は、一例として、電子線照射装置を用いて、加速電圧２５ＫＶ、室温（２３〜２７℃）、真空度１×１０^-8Ｔｏｒｒ、時間３０秒の条件で、電子線１８２を接地されていない配線１８６に対して照射することができる。また、マイナスイオンについては、イオンブロアー等を用いて電子線と同様に、接地されていない配線１８６に対して照射することができる。
【０１５７】
なお、この半導体素子２００の例では、図１０（Ｄ）に示すように、接地されていない配線（フローティング配線）１８６はもちろん、接地された配線（グランド配線）１８４の上層には、水素基非含有シリカ層１１０が設けてある。したがって、水素基非含有シリカ層１１０は、原則的には、上述したように、プラス側に帯電している。一方、接地された配線１８４については、プラズマ励起ＣＶＤ法により帯電したプラス電荷は、グランド１９４に逃げており、実質的に電位は０Ｖになっていると考えられる。
【０１５８】
そして、このような半導体素子２００における、接地されていない配線（フローティング配線）１８６に対してのみ電子線１８２を照射すると、かかる配線１８６上で、プラス側に帯電している水素基非含有シリカ層１１０を、中和して実質的に０Ｖにすることができる。なお、水素基非含有シリカ層１１０が実質的に０Ｖになっているか否かは、荷電量をモニタすることにより判別することができる。そして、図１０（Ｃ）では、モデル的に、接地されていない配線１８６上の水素基非含有シリカ層１１０において、中和前のプラス側の電荷と、マイナス側の電荷が一時的に共存している状態を示している。
【０１５９】
したがって、プラズマ励起ＣＶＤ法を用いて、自己平坦性膜１１２を積層しようとしたときに、プラズマ状態における自己平坦性膜１１２の構成材料はマイナス側に帯電していたとしても、実質的に電荷に差がない、接地されていない配線１８６および接地された配線１８４に対して、それぞれ等しく積層する。
【０１６０】
また、この例の半導体素子２００の例では、下地１０２上に、水素基含有シリカ層１２２が設けてあるため、接地されていない配線１８６と接地された配線１８４との間の領域では、自己平坦性膜１１２の成膜速度は速くなり、電子線等の照射効果と相俟って、自己平坦性膜１１２全体として、優れた表面平滑性を得ることができる。
【０１６１】
【発明の効果】
この発明の第１の実施形態の半導体素子によれば、少なくとも前記配線パターンが設けられていない領域の下地上に、水素基含有シリカ層が設けてあることにより、半導体素子における下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅の相違や、さらには配線間で接地の有り無しの差が生じていたとしても、かかる半導体素子に対して、ＣＶＤ法を用いて自己平坦性膜を形成する際に、自己平坦性膜の成膜速度を速めることができ、したがって、下地上の配線パターンが無い領域の自己平坦性膜を容易に厚くすることができ、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【０１６２】
また、この発明の第２の実施形態の半導体素子によれば、その上側に設けられた配線パターンとを含む半導体素子において、前記配線パターン上に、アミン系化合物含有層が設けてあることにより、半導体素子における下地上の配線パターンの有り無しの差や、あるいは、配線間で配線のピッチや幅が相違しているという差が生じていたとしても、かかる半導体素子に対して、ＣＶＤ法を用いて自己平坦性膜を形成する際に、自己平坦性膜の成膜速度を遅くすることができ、下地上の配線パターン上の自己平坦性膜を容易に薄くすることができ、したがって、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【０１６３】
また、この発明の第３の実施形態の半導体素子の製造方法によれば、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法であって、少なくとも配線パターンが設けられていない下地上に、水素基含有シリカ層を、プラズマ励起ＣＶＤ法を用いて形成してあることにより、この水素基含有シリカ層を容易に形成することができ、結果として、上述した水素基含有シリカ層を設けた効果が得られ、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【０１６４】
また、この発明の第４の実施形態の半導体素子の製造方法によれば、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法であって、少なくとも配線パターンが設けられていない下地上に水素基非含有シリカ層を設け、その後、水素イオン打ち込み（イオンインプランテーション）法を用いてこの水素基非含有シリカ層から水素基含有シリカ層に変えて形成してあることにより、この水素基含有シリカ層を、任意の場所に容易に形成することができ、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【０１６５】
また、この発明の第５の実施形態の半導体素子の製造方法によれば、少なくとも下地と、その上側に設けられた配線パターンとを含む半導体素子の製造方法であって、配線パターンの形成後に、この配線パターンに対して電子線またはマイナスイオンの双方あるいはいずれか一方を照射する工程を含むことにより、接地された配線（グランド配線）と、接地されていない配線（フローティング配線）とが混在して設けてある場合であっても、これらの配線上に自己平坦性膜をＣＶＤ法を用いて容易に形成し、半導体素子に形成された自己平坦性膜全体において、優れた表面平滑性を得ることができるようになった。
【図面の簡単な説明】
【図１】この発明の第１の実施形態の半導体素子の断面図（その１）である。
【図２】自己平坦性膜の成膜速度を示す図（その１）である。
【図３】この発明の第１の実施形態の半導体素子の断面図（その２）である。
【図４】多層構造の半導体素子の断面図である。
【図５】エッチング状況を示す図である。
【図６】この発明の第２の実施形態の半導体素子の断面図である。
【図７】この発明の第３の実施形態の製造工程を示す図（その１）である。
【図８】この発明の第３の実施形態の製造工程を示す図（その２）である。
【図９】この発明の第４の実施形態の製造工程を示す図である。
【図１０】この発明の第５の実施形態の製造工程を示す図である。
【図１１】自己平坦性膜の成膜速度を示す図である（その２）。
【図１２】（Ａ）は、従来のＳＯＧ中塗り法を用いて平坦化した半導体素子の断面図、（Ｂ）は、従来のエッチングバック法を用いて平坦化した半導体素子の断面図、（Ｃ）は、従来のＣＭＰ法を用いて平坦化した半導体素子の断面図である。
【符号の説明】
１０、３０、５０、１１４、１１８、１４４、１７０、１９０：平坦化された半導体素子
１４、１６、３６、３８、５４、５６、１０４、１０５、１０６、１０７、１２４、１２６、１８４、１８６：配線
１８、４０、５８、１０２：下地
２０、４２、６０：プラズマ酸化膜
１００、１１６、１２０、１３４、１４０、１６０、１８０、２００：半導体素子
１０８、１２２、１７６：水素基含有シリカ層
１１０、１７２：水素基非含有シリカ層（絶縁層）
１１２：自己平坦性膜（層間絶縁膜）
１２１、１９２：ビアプラグ
１２８、１５８：エッチングガス
１３０：排出ガス
１４２：アミン系化合物含有層
１４６：原料ガス（水素基含有シリカ層用）
１４８：原料ガス（配線用）
１５０：配線層
１５２、１７４：原料ガス（水素基非含有シリカ層用）
１６４：原料ガス（自己平坦性膜用）
１７８：水素化イオン
１８２：電子線
１９４：グランド[0001]
BACKGROUND OF THE INVENTION
The present invention provides a semiconductor element For child In particular, a semiconductor element capable of uniformly planarizing the surface using a self-flattening film. For child Related.
[0002]
[Prior art]
Conventionally, when a semiconductor element including a base and a wiring pattern provided on the upper side thereof is used as a multi-layer structure, a plurality of wiring patterns are vertically arranged through an interlayer insulating film for ensuring electrical insulation. It was laminated. In the process of manufacturing a semiconductor device having such a multilayer structure, generally, interlayer insulation is generally used in order to accurately stack vertical wiring patterns and to accurately create via plugs that electrically connect vertical wiring patterns in the vertical direction. The surface of a semiconductor element has been flattened using a self-flattening film material as a film material. In addition, even in a semiconductor element having a single wiring pattern, the surface has been widely flattened in order to uniformly mount the semiconductor element. And as these flattening methods, there are concretely shown below.
[0003]
(1) SOG (Spin on Glass) intermediate coating method
A self-flattening film material (SOG material) rich in fluidity is applied onto a base and a wiring pattern provided thereon using a spin coater or the like to form an SOG film as a self-flattening film.
[0004]
If the surface flatness is poor with only the SOG film, or if it is desired to further improve the electrical insulation and mechanical strength, the plasma-excited CVD method is used on the self-flattening film (SOG film). Thus, a plasma oxide film is laminated as the second self-flattening film.
[0005]
(2) Etching back method
A first self-flattening film material is laminated on a base and a wiring pattern provided thereabove using a CVD method, and, for example, an atmospheric pressure ozone TEOS-NSG film as a first self-flattening film is formed. . Next, a second self-flattening film material (SOG material) rich in fluidity is further applied onto the first self-flattening film using a spin coater or the like to form a second self-flattening film. The SOG film is formed. Then, the surfaces of these first and second self-flattening films are etched and smoothed by a dry etching method to form a self-flattening film of a semiconductor element.
[0006]
(3) CMP (Chemical / Mechanical Polishing) method
Using a spin coater or the like, a self-flattening film material is applied on the base and the wiring pattern provided on the upper side to form a self-flattening film. Then, the self-flattening film is finely polished using a micro-abrasive material while spraying a polishing chemical on the surface of the self-flattening film. Then, the surface of the self-flattening film is smoothed to form a self-flattening film of the semiconductor element.
[0007]
[Problems to be solved by the invention]
However, the conventional semiconductor device and the manufacturing method thereof have the following problems.
[0008]
(1) When the SOG intermediate coating method is used, the position (height) of the surface of the self-flattening film (SOG film) on the wiring and the position of the surface of the self-flattening film on the base between the wirings ( There is a problem that the surface smoothness of the entire self-flattening film is poor. FIG. 12A shows a model of a non-uniform thickness self-planar film on a typical semiconductor element when the SOG intermediate coating method is used.
[0009]
(2) In the case where the etching back method is used, in addition to the self-flattening film manufacturing step, the second self-flattening film or a part of the first self-flattening film is etched. However, there is a problem that the number of processes and process management are likely to be difficult in finally forming a self-flattening film. In addition, although the surface smoothness of the self-flattening film is better than when the SOG intermediate coating method is used, the surface smoothness of the self-flattening film is still as long as the SOG material is applied using a spin coater. There was a problem of being insufficient. FIG. 12B shows a model of a non-uniform thickness self-flattening film on a typical semiconductor element when the etching back method is used.
[0010]
(3) When the CMP method is used, it is necessary to separately provide a polishing process in addition to the process for forming the self-flattening film, and there is a problem that the number of processes is increased and process management tends to be difficult. Furthermore, the pressing force of the abrasive against the self-flattening film to be polished becomes non-uniform (dishing effect), and the surface smoothness of the self-flattening film is poor. FIG. 12C shows a model of a self-planar film having a non-uniform thickness on a semiconductor element due to a typical dishing effect.
[0011]
(4) Even if any of the SOG intermediate coating method, the etching back method, and the CMP method is used, the SOG film laminated on the wiring at a portion where the pitch between adjacent wirings is wide or a portion where the wiring width is narrow. The thickness tends to be smaller than the thickness of the SOG film at a portion where the pitch between adjacent wires is narrow or a portion where the width of the wire is wide. That is, due to the so-called volume effect and surface tension, there is a problem that the surface smoothness of the self-flattening film becomes poor depending on the pitch and width between the wirings. Note that the model of the non-uniform thickness self-flattening film shown in FIGS. 12A to 12C is shown in consideration of the case where the width of the wiring is wide or narrow.
[0012]
(5) Further, when a wiring pattern is formed on a substrate, a photolithography method is generally used. However, there is a problem that an amine-based resist remover used in this photolithography method tends to remain on the base between the wiring patterns. It was.
[0013]
Therefore, when a self-flattening film is laminated using a CVD method in a semiconductor element in which such an amine-based resist remover remains, an extremely self-flattening film is formed due to the remaining amine-based resist remover. There was a problem that the speed became slow.
[0014]
(6) Also, when a multi-layer semiconductor element is to be configured using a self-flattening film as an interlayer insulating film, via plugs and through holes are generally used to electrically connect wirings positioned in the vertical direction. However, dry etching is performed to produce these via plugs and through holes. Then, before forming the wiring located on the upper side, it is necessary to dry-etch the self-flattening film around the wiring located in the lower direction to form holes for via plugs in advance. Therefore, in such dry etching, there is a problem that overetching is easy even to a self-flat film between the lower wiring.
[0015]
(7) In addition, a grounded wiring (ground wiring) and a non-grounded wiring (floating wiring) may be provided on the same substrate. Then, in the case of the etching back method using the CVD method, there is a problem that the thickness of the self-flattening film is different when the self-flattening film is formed on these wirings by the CVD method. That is, the molecules of the self-flattening film formed by the CVD method are generally charged on the minus side, while the ungrounded wiring (floating wiring) is easily charged on the plus side, and the molecules of the self-flattening film are There was a phenomenon that it was easy to attract.
[0016]
Therefore, when comparing the thickness of the self-flattening film on the grounded wiring (ground wiring) with the thickness of the self-flattening film on the non-grounded wiring (floating wiring), the wiring not grounded (ground wiring) ) The thickness of the above self-flattened film tended to be thick. Therefore, in the case of the etching back method using the CVD method, there is a problem that the surface smoothness of the self-flattening film becomes poor depending on whether or not the wiring is grounded.
[0017]
Therefore, even when there is a difference in the wiring pattern on the base, or there is a difference in wiring pitch or width between wirings, when the surface is flattened by a CVD method using a self-flattening film Further, there has been a demand for the emergence of a semiconductor element that does not require an etching process or that requires as few etching processes as possible and a method for manufacturing the same.
[0018]
Even if there is a difference between the wirings in the wiring of the semiconductor element between the wirings, it is necessary to perform an etching process when the surface is flattened by the CVD method using the self-flattening film. There has been a demand for the emergence of a semiconductor device and a method for manufacturing the same that can eliminate the need for an etching process or can perform as few etching processes as possible.
[0019]
Also, even if the amine-based resist stripper used in the photolithography method remains on the base between the wiring patterns, the self-flattening film is used by the CVD method without slowing down the film-forming speed of the self-flattening film. Thus, there has been a demand for the appearance of a semiconductor device and a method for manufacturing the same that can achieve uniform surface smoothness when the surface is flattened.
[0020]
In addition, a semiconductor device which is not over-etched in forming a via plug, a through hole or the like for forming a multi-layer semiconductor device using a self-flattening film and electrically connecting wirings positioned in the vertical direction, and The appearance of the manufacturing method has been desired.
[0021]
Further, when a grounded wiring (ground wiring) and a grounded wiring (floating wiring) are provided on the same substrate in a mixed manner, even if the CVD method is used, such grounded wiring ( The thickness of the self-flattening film on the ground wiring is substantially equal to the thickness of the self-flattening film on the ungrounded wiring (floating wiring), and the surface is flattened by the CVD method using the self-flattening film. Therefore, it has been desired to develop a semiconductor device and a method for manufacturing the same that can achieve uniform surface smoothness.
[0022]
[Means for Solving the Problems]
A semiconductor device according to a first embodiment of the present invention includes a hydrogen group-containing silica layer on a ground surface in a region where no wiring pattern is provided in a semiconductor device including at least a base and a wiring pattern provided above the base. Is provided.
[0023]
When the semiconductor element having such a structure is used, when the surface of the semiconductor element is planarized by a CVD method using a self-flattening film, the CVD film is selectively selected at a very high speed with respect to the hydrogen group-containing silica layer. Can be formed. Therefore, even if there is a difference in the presence or absence of the wiring pattern on the base in the semiconductor element or a difference in the wiring pitch or width between the wirings, the CVD method (plasma excitation CVD method is used). In the following, the same may be applied), and the self-flattening film in the portion where there is no wiring pattern on the base can be easily thickened, and excellent surface smoothness can be obtained in the entire self-flattening film. Can do.
[0024]
In addition, when a semiconductor element having such a configuration is used, even if a certain amount of amine-based resist remover remains on the surface of the area where the wiring pattern is not provided, a self-flattening film is formed using the CVD method. In the case of lamination, the deposition rate of the self-flattening film is not slowed due to the remaining amine-based resist remover.
[0025]
In addition, when the semiconductor element is configured in this way, even when grounded wiring (ground wiring) and ungrounded wiring (floating wiring) are provided on the same substrate, Using the CVD method, the thickness of the self-flattening film on the grounded wiring (ground wiring) and the thickness of the self-flattening film on the non-grounded wiring (floating wiring) are made substantially equal. Can do.
[0026]
In the present invention, the term “wiring pattern” has a broad meaning including not only a pattern composed of a plurality of wirings but also one wiring itself. Further, in the present invention, the hydrogen group-containing silica layer is obtained by replacing part of the oxygen in the siloxane bond constituting the silica layer with hydrogen, more specifically, at least silica (SiO _Four ) A layer that is part of the layer. The same applies hereinafter.
[0027]
In the semiconductor device according to the first embodiment of the present invention, it is preferable that a hydrogen group-containing silica layer is provided over the entire surface.
[0028]
When the semiconductor element having such a structure is used, the CVD method can be used to form the self-flattening film at a high speed with respect to the hydrogen group-containing silica layer. Sex can be obtained. In addition, since the hydrogen group-containing silica layer is provided over the entire surface, it is convenient in production from the point that it is not necessary to use a resist or the like in order to provide the hydrogen group-containing silica layer.
[0029]
In addition, when the semiconductor element is configured in this manner, since a hydrogen group-containing silica layer as a CVD film having a high density and excellent durability exists on the substrate under the wiring, the electrical insulation between the wirings in the vertical direction is remarkably high. The effect of improving is also acquired.
[0030]
Furthermore, when the semiconductor element having such a configuration is used, when the semiconductor element is formed in a multilayer structure, a hydrogen group-containing silica layer is provided when a via plug or the like is provided to electrically connect the wirings positioned in the vertical direction. However, it can serve as an anti-etching layer when etching a self-flattening film as an interlayer insulating film.
[0031]
That is, since the hydrogen group-containing silica layer in the semiconductor element of the present invention contains a hydrogen group, an index of the etching position (monitoring index) is obtained by using the gas discharged by etching the hydrogen group. be able to. Thus, for example, if the infrared wavelength peak due to hydrogen groups can be observed in the exhausted gas, the etching of the self-flattening film as the interlayer insulating film is completed, and etching is performed up to the hydrogen group-containing silica layer. Can be confirmed.
[0032]
In the semiconductor device according to the first embodiment of the present invention, the thickness of the hydrogen group-containing silica layer is preferably set to a value within the range of 100 to 100,000.
[0033]
When the thickness of the hydrogen group-containing silica layer is controlled within such a range, when the self-flattening film is formed on the semiconductor element of the present invention, the self-flattening film can be formed at a constant high speed. it can. Further, if the thickness of the hydrogen group-containing silica layer is in such a range, the entire semiconductor element is not excessively thick. Therefore, from the viewpoint that the balance between the deposition rate of the self-flattening film and the thickness of the semiconductor element is more preferable, the thickness of the hydrogen group-containing silica layer is a value within the range of 200 to 10,000 mm, optimally , In the range of 500 to 5,000 cm.
[0034]
In the semiconductor device of the first embodiment of the present invention, the hydrogen group content in the hydrogen group-containing silica layer is preferably set to a value within the range of 0.1 to 10.0 mol%.
[0035]
If the hydrogen group content in the hydrogen group-containing silica layer is a value within such a range, the self-flattening film can be formed at a constant high speed, and the heat resistance of the hydrogen group-containing silica layer It is because there is little possibility that a mechanical strength will fall remarkably. Therefore, from the viewpoint of a more preferable balance between the deposition rate of the self-flattening film and the heat resistance and mechanical strength of the hydrogen group-containing silica layer, the hydrogen group content in the hydrogen group-containing silica layer is 0.5%. A value in the range of ˜5.0 mol% is more preferred, and optimally a value in the range of 1.0 to 3.0 mol%.
[0036]
Note that the content of the hydrogen group is the hydrogen (O) when the total number of moles of oxygen (O) attached to the Si element and the number of moles of hydrogen (H) is 100 mol%. H) The ratio (%) of the number of moles.
[0037]
Further, in the semiconductor element according to the first embodiment of the present invention, on the wiring pattern (wiring) Is A hydrogen layer-free silica layer is provided. The Unlike the hydrogen group-containing silica layer, the hydrogen group-free silica layer can reduce the deposition rate of the self-flattening film. Accordingly, by providing a hydrogen group-free silica layer having a predetermined thickness on the wiring pattern (wiring), the thickness of the self-flattening film on the wiring pattern can be controlled extremely finely using, for example, the CVD method. it can.
[0038]
That is, because of the hydrogen group-free silica layer, the deposition rate of the self-flattening film on the wiring is reduced, and the thickness of the self-flattening film on the wiring can be easily reduced. On the other hand, since the hydrogen group-containing silica layer is provided on the substrate between the wirings, the thickness of the self-flattening film between the wirings can be easily increased. Therefore, excellent surface smoothness can be obtained in the entire self-flattened film.
[0039]
In the present invention, the hydrogen group-free silica layer is, in principle, a Si—H bond in which a part of oxygen of the siloxane bond constituting the silica layer is replaced with hydrogen, contrary to the hydrogen group-containing silica layer described above. As silica (SiO _Four ) A layer not included in the layer. Specifically, even if hydrogen groups are contained in the hydrogen group-free silica layer, the content of such hydrogen groups is preferably less than 0.1 mol%, more preferably 0.05 mol%. Less than, optimally, a value less than 0.01 mol%.
[0040]
According to a second embodiment of the present invention, in a semiconductor element including at least a base and a wiring pattern provided on the upper side, an amine compound-containing layer is provided on the wiring pattern. To do.
[0041]
The amine compound-containing layer can reduce the deposition rate of the self-flattening film. Accordingly, by providing the amine compound-containing layer on the wiring pattern in this way, the thickness of the self-flattening film formed on the wiring pattern when the self-flattening film is formed on the semiconductor element of the present invention. By reducing the thickness, the thickness of the entire self-flattening film can be controlled.
[0042]
That is, since the self-flattening film on the wiring pattern can be easily thinned by the amine-based compound-containing layer, excellent surface smoothness can be obtained in the entire self-flattening film.
[0043]
As the amine compound, a primary amine compound, a secondary amine compound, a tertiary amine compound and the like can be appropriately selected and used. More specifically, catecholamine, aniline, hydroxyamine, acrylamide, etc. Is preferred. The amine compound-containing layer may contain a predetermined amount of these amine compounds. For example, an inorganic compound such as silica, or a predetermined amount of amine compound in a polymer such as epoxy resin or phenol resin. Mixing is also preferred.
[0044]
In the semiconductor device according to the second embodiment of the present invention, it is preferable that a hydrogen group-containing silica layer is provided at least on the ground where no wiring pattern is provided.
[0045]
When the semiconductor element of the second embodiment is configured as described above, when the self-flattening film is formed on the semiconductor element, as described above, with respect to the portion where the hydrogen group-containing silica layer is provided. The self-flattening film can be selectively formed at a very high speed.
[0046]
Therefore, even if there is a difference in the presence or absence of the wiring pattern on the base in the semiconductor element or a difference in the wiring pitch or width between the wirings, for example, the CVD method (plasma excitation CVD) The same applies to the following), and the thickness of the self-flattening film formed on the wiring pattern can be reduced. Then, the self-flattening film in a portion where there is no wiring pattern on the base can be easily thickened, and more excellent surface smoothness can be obtained in the entire self-flattening film.
[0047]
Further, when the semiconductor element of the second embodiment is configured in this way, even if a certain amount of amine-based resist remover remains on the hydrogen group-containing silica layer exposed in the region where the wiring pattern is not provided, For example, when a self-flattening film is formed using a CVD method, the deposition rate of the self-flattening film does not slow because of the remaining amine-based resist remover.
[0048]
In addition, when the semiconductor element of the second embodiment is configured in this way, grounded wiring (ground wiring) and ungrounded wiring (floating wiring) are mixedly provided on the same substrate. Even when the self-flattening film is formed using the CVD method, the thickness of the self-flattening film on the grounded wiring (ground wiring) and the wiring that is not grounded (floating wiring) The thickness of the self-flattening film can be made substantially equal.
[0049]
In the semiconductor device of the second embodiment, as in the semiconductor device of the first embodiment, a hydrogen group-containing silica layer may be provided on the entire surface, and the thickness of the hydrogen group-containing silica layer. Specifically, the hydrogen group content in the hydrogen group-containing silica layer may be controlled to a value in the range of 0.1 to 10.0 mol%. Needless to say, you can.
[0072]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to FIGS. However, FIGS. 1 to 11 only schematically show the structure of the semiconductor element and the method of manufacturing the semiconductor element to the extent that the present invention can be understood. Therefore, it goes without saying that the semiconductor element and the manufacturing method thereof according to the present invention are not limited to these embodiments without any reason.
[0073]
(First embodiment)
FIG. 1 shows a cross-sectional view of the semiconductor element 100 of the first embodiment. That is, FIG. 1A shows a cross-sectional view of the semiconductor element 100 before the semiconductor element 100 of the first embodiment is planarized using a self-flattening material, and FIG. These show sectional views of the semiconductor element 114 after the semiconductor element 100 of the first embodiment is planarized using a self-flattening material.
[0074]
As shown in the drawing, a semiconductor element including at least a base 102 and a wiring pattern (first wiring 104 and second wiring 106 having different wiring widths) provided directly above the base, in this example, the base. 100, a hydrogen group-containing silica layer 108 is provided on a base 102 in a region where no wiring pattern is provided. Further, in the example of the semiconductor element 100, on the first and second wirings 104 and 106, A hydrogen group-free silica layer 110 for slowing down the deposition rate of the self-flattening film 112 is provided.
[0075]
More specifically, in this example of the semiconductor element 100, the base 102 is formed of boron / phosphorus silicate glass having a melting point of about 800 ° C. by using a reflow method, and the first and second wirings 104 and 106 are formed of polysilicon (for example, Al—Si—Cu) doped with impurities such as Al, Cu, or W, respectively, using a photolithography method and a sputtering method.
[0076]
Further, in the region where the base 102 between the first and second wirings 104 and 106 is exposed, a hydrogen layer-containing silica layer 108 having a thickness of 1000 mm is provided by using a plasma-excited CVD method. Similarly, on the first and second wirings 104 and 106, a hydrogen group-free silica layer 110 having a thickness of 1000 mm is provided by using a plasma enhanced CVD method.
[0077]
The hydrogen group-containing silica layer 108 replaces part of the siloxane bond oxygen constituting the non-hydrogen group-containing silica layer 110 with hydrogen, more specifically, Si—H bonds are at least silica (SiO 2). _Four ) Have part of the layer. In the example of the hydrogen group-containing silica layer 108, the hydrogen group content is set to 1.8 mol% as an example. The hydrogen group content in the hydrogen group-containing silica layer 108 can be measured from the magnitude of the wavelength peak corresponding to FT-IR, but can be more simply measured from the reflectance of light. .
[0078]
Therefore, in the semiconductor element 100, even if there is a difference in the presence or absence of the wiring pattern on the base 102 or a difference in the wiring width between the first and second wirings 104 and 106, By using a CVD method (including a plasma-enhanced CVD method, the same applies hereinafter), the self-flattening film 112 in the region having no wiring pattern on the base 102 can be easily thickened. Overall, excellent surface smoothness can be obtained.
[0079]
That is, since the hydrogen group-containing silica layer 108 is provided in the region where the base 102 between the first and second wirings 104 and 106 is exposed, the deposition rate of the self-flattening film 112 can be increased. The reason why such an effect is obtained is not necessarily clear, but the material constituting the hydrogen group-containing silica layer 108 has a highly polar Si—H bond, so that the self-flattening film material is more adsorbed. This is presumably because the incubation period and the film formation rate are increased when the self-flattening film is laminated.
[0080]
This point will be described in more detail with reference to FIG. In FIG. 2, the horizontal axis represents time (relative value), and the vertical axis represents the film thickness (Å) of the interlayer insulating film. The straight line indicated by H1 indicates the film formation speed (film thickness change) when the self-flattened film material is laminated by the CVD method on the hydrogen group-containing silica layer (hydrogen group content: 1.8 mol%). On the other hand, the straight line indicated by H2 indicates the film formation speed (film thickness change) when the self-flattened film material is laminated by the CVD method on the silica group not containing hydrogen group (silica layer). Show.
[0081]
As is apparent from the figure, when the incubation period S1 that is the time from the film formation start time until the film thickness actually increases in the straight line H1 is compared with the latent period S2 in the straight line H2, the latent period S1 Is significantly shorter. In addition, the slope of the straight line after the incubation period S1 in the straight line H1, that is, the film forming speed N1, is much larger than the slope of the straight line in the straight line H2, that is, the film forming speed N2. It has become.
[0082]
Therefore, the Si—H bond is included in the material constituting the hydrogen group-containing silica layer 108, so that the incubation period and the film formation rate are increased, and as a result, the self-flattening film 112 is made constant. It is thought that the time until can be accelerated.
[0083]
On the other hand, in the example of the semiconductor element 100 shown in FIG. 1, a hydrogen group-free silica layer (silica layer) for slowing the deposition rate of the self-flattening film 112 on the first and second wirings 104 and 106. 110 is provided.
[0084]
Therefore, although the reason for this is not clear, the hydrogen group-free silica layer (silica layer) 110 is used more than the case where the first and second wirings 104 and 106 made of polysilicon doped with impurities are exposed. The deposition rate of the self-flattening film 112 is considerably slow.
[0085]
Therefore, in the example of the semiconductor element 100, the surface of the self-flattening film 112 on the first and second wirings 104 and 106 and the region where the first and second wirings 104 and 106 are not provided. The position (height) becomes substantially equal, and excellent surface smoothness can be obtained in the entire self-flattened film.
[0086]
This point will be described more specifically with reference to the symbols shown in FIG. That is, the heights of the first wiring 104 and the second wiring 106 including the thickness (1000 mm) of the non-hydrogen group-containing silica layer 110 as the insulating film are set to t0, respectively, and are stacked on the first wiring 104. The thickness of the formed self-flattening film 112 is t1, and the thickness of the self-flattening film 112 laminated on the second wiring 106 including the thickness (1000 mm) of the hydrogen group-containing silica layer 108 is t2. When the thickness of the self-flattening film 112 of the base 102 (region without the wiring pattern) exposed between the first and second wirings 104 and 106 is t3, the values of t0 + t1, t2, and t0 + t3 Each value is substantially equal.
[0087]
The second wiring 106 has a wiring width approximately three times that of the first wiring 104 and the first wiring 104, but due to the difference in wiring width, that is, on the first wiring 104, There was no difference in the surface position of the self-flattening film 112 over the second wiring 106. The reason for this is not necessarily clear, but the deposition rate of the self-flattening film 112 on the hydrogen group-containing silica layer 108 is considerably increased, while the self-flattening film 112 on the non-hydrogen group-containing silica layer (silica layer) 110. This is because the film forming speed of the film becomes considerably slow, and the entire self-flattening film 112 is easily leveled. As a result, the difference in the thickness of the self-flattening film 112 due to the difference in the wiring width is considered to be small.
[0088]
Therefore, the surface of the semiconductor element 114 having the structure shown in FIG. 1B in which the self-flattening film 112 is stacked is uniformly planarized, and the surface of the self-flattening film 112 is further increased by using an etching back method. There is no need to planarize, and even if the etching back method is used, the etching amount of the self-flattening film 112 can be made as small as possible.
[0089]
Further, when the semiconductor element 100 is configured in this way, a certain amount of the amine-based resist remover used in the photolithography method remains on the base 102 in the region where the first and second wirings 104 and 106 are not provided. Even when the self-flattening film 112 is laminated using the CVD method, the deposition rate of the self-flattening film does not slow down due to the remaining amine-based resist remover. The reason for this is that the hydrogen group-containing silica layer 108 contains the remaining amine-based resist remover component, and the hydrogen group-containing silica layer 108 is a dense film. It is considered that the component does not diffuse in the hydrogen group-containing silica layer.
[0090]
This point will be described in detail with reference to FIG. In FIG. 11, the horizontal axis represents the sample type, and the vertical axis represents the deposition rate (%). Sample 1 is a case in which no surface treatment is applied to the ungrounded wiring (floating wiring) in a semiconductor element that does not have a hydrogen group-containing silica layer. Sample 2 has a hydrogen group-containing silica layer. This is a case where an amine-based release agent is applied to an ungrounded wiring (floating wiring) in a semiconductor element that is not grounded. Sample 3 is a grounded wiring in a semiconductor element that does not have a hydrogen group-containing silica layer. This is a case where an amine-based release agent is applied to (ground wiring), and sample 4 is a case where no surface treatment is applied to the ungrounded wiring (floating wiring) in the semiconductor element of the first embodiment. Sample 5 was prepared by applying an amine release agent to the ungrounded wiring (floating wiring) in the semiconductor element of the first embodiment. Sample 6 is a case where an amine-based release agent is applied to the grounded wiring (ground wiring) in the semiconductor element of the first embodiment. Each sample 6 is self-flattened by plasma-excited CVD. As a conductive film, a TEOS (silica using triethoxysilane as a raw material gas) film was laminated, and the film formation rate (%) at that time was measured (the experiment was repeated five times and the measured values were averaged). Each film formation rate (%) was measured based on the film formation rate (%) of the TEOS film on the non-oxidized silicon substrate as a reference (100%). The hydrogen group content in the hydrogen group-containing silica layer was 1.8 mol%. Furthermore, the bars in the semiconductor element of the semiconductor element of the present invention are hatched.
[0091]
As a result, in a semiconductor element not having a hydrogen group-containing silica layer (comparison between samples 1 and 2), when an amine release agent is applied (sample 2), no amine release agent is applied (sample 1). As compared with, the film formation rate (%) of the TEOS film tended to be slow.
[0092]
In contrast, in the semiconductor device according to the first embodiment of the present invention (comparison between samples 4 and 5), a high film formation rate (%) of about 94% was obtained in both cases, and the amine release agent made it possible It was confirmed that the film speed (%) was not affected.
[0093]
Therefore, in the semiconductor element 100 of the present invention, a certain amount of the amine-based resist remover used in the photolithography method remains on the base 102 in the region where the first and second wirings 104 and 106 are not provided. Even when the self-flattening film 112 is laminated by using the CVD method, it has been proved that the deposition rate of the self-flattening film is not slowed down due to the remaining amine-based resist remover.
[0094]
At the same time, the effect of the hydrogen group-containing silica layer on the deposition rate of the self-flattening film on the grounded wiring (ground wiring) and the ungrounded wiring (floating wiring) was also examined.
[0095]
As a result, in a semiconductor device that does not have a hydrogen group-containing silica layer (compare samples 2 and 3), a grounded wiring (ground wiring) (sample 3) and a non-grounded wiring (floating wiring) ( A significant difference in film formation rate (%) was observed between sample 2).
[0096]
On the other hand, in the semiconductor device of the first embodiment of the present invention (compare samples 5 and 6), the grounded wiring (ground wiring) (sample 6) and the ungrounded wiring (floating wiring) ( With Sample 5), a high film formation rate (%) of about 94% was obtained. Therefore, the reason is not necessarily clear, but in the semiconductor device of the first embodiment, by providing the hydrogen group-containing silica layer, even if there is a difference in the presence or absence of grounding with respect to the wiring, the self-flattening film It was confirmed that the deposition rate (%) was not affected.
[0097]
(Modification of the first embodiment)
FIG. 3 shows a cross-sectional view of a semiconductor element 116 according to a modified example of the first embodiment. That is, FIG. 3A shows a cross-sectional view of the semiconductor element 116 before the semiconductor element 116 according to the modification of the first embodiment is planarized using a self-flattening material. FIG. 5B is a cross-sectional view of the semiconductor element 118 after the semiconductor element 116 according to the modification of the first embodiment is planarized using a self-flattening material. Therefore, in the description of the semiconductor element 116 according to the modification of the first embodiment, the description will focus on points different from the semiconductor element 100 of the first embodiment, and the same points will be omitted as appropriate. Further, the same components as those of the semiconductor device 100 of the first embodiment are denoted by the same reference numerals.
[0098]
Then, as shown in the drawing, the semiconductor element 116 according to the modification of the first embodiment includes at least a first wiring 102 and a first wiring that is provided on the upper side thereof, that is, on the upper side of the base, in this example, each having a different wiring width. In the semiconductor element 116 including the semiconductor element 104 and the second wiring 106, a hydrogen group-containing silica layer 122 is provided on the entire surface of the base 102. Further, in the example of the semiconductor element 116, the first and second wirings are provided. A hydrogen group-free silica layer 110 for slowing the deposition rate of the self-flattening film 112 is provided on 104 and 106.
[0099]
Therefore, basically, the difference in configuration between the semiconductor element 116 of the modified example of the first embodiment and the semiconductor element 100 of the first embodiment is that the hydrogen group-containing silica layer 122 is entirely on the base 102. Or provided partially on the base 102 exposed between the first and second wirings 104 and 106.
[0100]
Therefore, configurations and modes of the base 102, the first and second wirings 104 and 106, and the hydrogen group-free silica layer 110 for the semiconductor element 116 of the modification of the first embodiment other than the hydrogen group-containing silica layer 122. Are the same as those of the semiconductor device 100 of the first embodiment.
[0101]
And also about the hydrogen group containing silica layer 122 which differs in structure, about the material which comprises this hydrogen group containing silica layer 122, the thing similar to the semiconductor element 100 of 1st Embodiment is used. That is, the constituent material of the hydrogen group-containing silica layer 122 is silica (SiO 2 _Four ) In which part of the oxygen in the siloxane bond is replaced with hydrogen, and the content of the hydrogen group is 1.8 mol% as an example, as in the semiconductor device 100 of the first embodiment. .
[0102]
Therefore, the semiconductor element 116 of the modification of the first embodiment is also provided with the hydrogen group-containing silica layer 122 in the same manner as the semiconductor element 100 of the first embodiment. Even if there is a difference in the presence or absence of the two wirings 104 and 106 or a difference in the wiring width between the first and second wirings 104 and 106, for example, the CVD method is used. The self-flattening film 112 in the region without the wiring pattern on the base 102 can be easily thickened.
[0103]
On the other hand, by the hydrogen group-free silica layer 110, the film formation rate on the first and second wirings 104 and 106 is slowed down, and excellent surface smoothness is obtained in the entire self-flattening film 112. Can do.
[0104]
That is, in the example of the semiconductor element 116, as shown in FIG. 3B, the first and second wirings 104 and 106 and a region where the first and second wirings 104 and 106 are not provided. Further, even if the wiring widths of the first and second wirings 104 and 106 are different from each other, the self-flatness between the first wiring 104 and the second wiring 106 is different. The surface position (height) of the film 112 becomes substantially equal, and excellent surface smoothness can be obtained in the entire self-flattened film 112.
[0105]
In more detail, the heights of the first wiring 104 and the second wiring 106 including the thickness (1000 mm) of the hydrogen group-free silica layer 110 will be described in more detail with reference to the symbols shown in FIG. , T0, the thickness of the self-flattening film 112 laminated on the first wiring 104 is t1, the thickness of the self-flattening film 112 laminated on the second wiring 106 is t3, When the thickness of the self-flattening film 112 between the second wirings 104 and 106 based on the surface of the hydrogen group-containing silica layer 122 is t2, the values of t0 + t1, t2, and t0 + t3 are Each is substantially equal.
[0106]
Therefore, the surface of the semiconductor element 118 having the structure shown in FIG. 3B in which the self-flattening film 112 is stacked is uniformly planarized when the self-flattening film 112 is stacked. Therefore, it is not necessary to further planarize the surface of the self-flattening film 112, and even if the etching back method is used, the etching amount of the self-flattening film 112 can be made as small as possible.
[0107]
Further, a semiconductor element 116 having the structure shown in FIG. 3A is further stacked over the semiconductor element 118 having the structure shown in FIG. 3B on which the self-flattening film 112 is stacked, so that the semiconductor element has a multilayer structure. Even in this case, the semiconductor elements 116 can be stacked with high accuracy, and a semiconductor element 120 having a multilayer structure as shown in FIG. 4 can be obtained.
[0108]
The semiconductor element 116 according to the modification of the first embodiment is also on the base 102 in the region where the first and second wirings 104 and 106 are not provided, as in the semiconductor element 100 of the first embodiment. Even if a certain amount of the amine-based resist remover used in the photolithography method remains, for example, when the self-flattened film 122 is laminated using the CVD method, the remaining amine-based resist remover The deposition rate of the self-flattening film 122 does not slow down.
[0109]
Here, a semiconductor device 120 having a multilayer structure to which the semiconductor device 116 according to the modification of the first embodiment is applied will be briefly described with reference to FIG. A hydrogen group-containing silica layer 122 is provided on the base 102, and a first wiring 104 and a second wiring 106 are formed thereon. The third wiring 105 and the fourth wiring 107 are provided via the self-flattening film 112 and another hydrogen group-containing silica layer 122. The third wiring 105 and the first wiring 104 are electrically connected using the via plug 121.
[0110]
Therefore, the first and second wirings 104 and 106 are on the lower hydrogen group-containing silica layer 122, and the third and fourth wirings 105 and 107 are on the upper another hydrogen group-containing silica layer 122. Thus, excellent electrical insulation can be obtained between the wirings in the vertical direction. In particular, since the hydrogen group-containing silica layer 122 is formed by, for example, the CVD method, the hydrogen group-containing silica layer 122 is obtained as a dense film, and thus more excellent electrical insulation is obtained.
[0111]
Further, the lower or lowermost hydrogen group-containing silica layer 122 shown in FIG. 4 or FIG. 5 is used as an etching prevention layer in the process of manufacturing the semiconductor elements 120 and 134 having a multilayer structure as shown in FIG. 4 and FIG. Can play a role.
[0112]
This point will be described in more detail with reference to FIG. That is, since the hydrogen group-containing silica layer 122 contains hydrogen groups, when this hydrogen group portion is etched with the etching gas 128, the exhaust gas 130 containing a silane component having hydrogen groups is discharged. Therefore, the etching position can be confirmed by monitoring the exhaust gas 130 continuously or intermittently. For example, if an infrared wavelength peak due to hydrogen groups can be observed in the exhaust gas 130, the etching of the upper self-flattening film 112 is completed, and the etching proceeds to the intermediate hydrogen group-containing silica layer 122. It can be confirmed. On the other hand, if the infrared wavelength peak due to the hydrogen group cannot be observed in the exhaust gas, the hydrogen group-containing silica layer 122 has not yet been reached and etching is insufficient. I can confirm. Therefore, when it is confirmed that the etching has progressed to the intermediate hydrogen group-containing silica layer 122, if the etching is finished, the lower self-flattening film 112 is not erroneously etched.
[0113]
Although not shown in the figure, a wiring pattern composed of a plurality of wirings having different wiring widths and the like is formed on the same surface, and when via plugs are formed on each wiring using etching, Since the thickness of the self-planar film 112 is substantially equal, the etching time is also substantially equal. Therefore, in the process of manufacturing the semiconductor elements 120 and 134 having the multilayer structure according to the present invention, only the portion where the self-flattening film 112 is thin is not over-etched.
[0114]
(Second Embodiment)
Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. That is, FIG. 6A shows a cross-sectional view of the semiconductor element 140 before the semiconductor element 140 of the second embodiment is planarized using a self-flattening material, and FIG. These show sectional views after the semiconductor element 140 of the second embodiment is flattened using a self-flattening material.
[0115]
Here, the semiconductor element 140 of the second embodiment will be described with a focus on differences from the semiconductor element 100 of the first embodiment and the semiconductor element 116 of the modification of the first embodiment. Omitted. Also, the same numbers are assigned to the same components as those of the semiconductor device 140 of the second embodiment, the semiconductor device 100 of the first embodiment, and the semiconductor device 116 of the modification of the first embodiment. .
[0116]
The semiconductor device 140 according to the second embodiment includes at least a base 102, a first wiring 104 having a wiring width different from the first wiring 104, and a second wiring 106 provided on the upper side, as illustrated. In this example of the semiconductor element 140, the self-flattening film 112 is formed on the first and second wirings 104 and 106. An amine compound-containing layer 142 for slowing the film formation rate is provided.
[0117]
Therefore, basically, the difference in configuration between the semiconductor element 140 of the second embodiment and the semiconductor element 116 of the modification of the first embodiment is that the first and second wirings 104 and 106 are different from each other. The difference is whether the amine compound-containing layer 142 is provided or the hydrogen group-free silica layer 110 is provided.
[0118]
Therefore, the configurations and modes of the base 102, the first and second wirings 104 and 106, and the hydrogen group-containing silica layer 122 for the semiconductor element 140 of the second embodiment other than the amine-based compound-containing layer 142 are as follows. This is the same as the semiconductor element 116 of the modification of the embodiment.
[0119]
The amine compound-containing layer 142 having a different structure is spray-coated on the first and second wirings 104 and 106 using, for example, model number SST3 manufactured by Tokyo Ohka Co., Ltd. as an amine-based resist remover. .
[0120]
Therefore, also in the semiconductor element 140 of the second embodiment, the deposition rate on the first and second wirings 104 and 106 can be reduced. On the other hand, the self-flattening film 112 in the region where there is no wiring pattern on the base 102 can be easily thickened by the hydrogen group-containing silica layer 122. Therefore, similarly to the semiconductor element 116 of the modification of the first embodiment, the difference between the presence and absence of the first and second wirings 104 and 106 on the base 102, or the first and second wirings 104 and Even if there is a difference in the wiring width between 106, excellent surface smoothness can be obtained in the entire self-flattening film 112.
[0121]
In the semiconductor element 140 of the second embodiment, as shown in FIG. 6B, when an amine-based resist remover layer is used as the amine-based compound-containing layer 142, the self-flattening film 112 is formed. For example, when lamination is performed using the CVD method, such an amine-based resist remover layer is characterized by disappearing due to the atmospheric temperature.
[0122]
Therefore, the semiconductor element 140 according to the second embodiment has an advantage that the self-flattening film 112 is not excessively thick even when the self-flattening film 112 is laminated by using, for example, the CVD method.
[0123]
(Third embodiment)
Next, a method for manufacturing a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS. That is, FIG. 7 and FIG. 8 show an example of a manufacturing process based on the method for manufacturing a semiconductor element of the third embodiment of the present invention. However, the semiconductor element manufacturing method according to the third embodiment is a method of manufacturing a semiconductor element including at least a base and a wiring pattern provided on the base, and a hydrogen group is formed on the base on which no wiring pattern is provided. The containing silica layer is provided using a plasma enhanced CVD method. Therefore, the manufacturing process shown in FIG. 7 and FIG.
Needless to say, it can be changed within the scope of (Purpose).
[0124]
First, FIG. 7A shows a process of preparing the base 102. In this example, as an example, the base 102 is formed by using a reflow method (temperature of about 900 ° C.) and using boron / phosphosilicate glass having a melting point of about 800 ° C. as a raw material.
[0125]
FIG. 7B shows a process of providing a hydrogen group-containing silica layer 122 over the entire surface of the base 102 using a plasma enhanced CVD method.
[0126]
In this plasma-excited CVD method, TMS (trimethylhydrosilane) and O 2 are used as the source gas 146. ₂ (Oxygen) is used, and the inside of the chamber is maintained at a temperature of 350 to 450 ° C. and a pressure of 0.1 to 10 Torr, and these source gases 146 are reacted. Therefore, the hydrogen group-containing silica layer 122 having a thickness of, for example, 1000 mm can be easily formed by using inexpensive and general raw materials. In addition, since these source gases 146 are likely to react at an accurate molar ratio, the hydrogen group content in the hydrogen group-containing silica layer 122 can be determined by simply adjusting the amount of the source gas 146 in the chamber. Accurate control over the range of quantification. The hydrogen group-containing silica layer 122 formed from these source gases 146 may be particularly capable of increasing the deposition rate of the self-flattening film 112.
[0127]
The source gas 146 is SiH. _Four (Tetrahydrosilane) and O ₂ In combination with (oxygen), TMS (trimethylhydrosilane) and O ₂ Although the deposition rate of the self-flattening film 112 is slightly slower than when combining with (oxygen), it is cheaper and the hydrogen group-containing silica layer 122 can be formed using general raw materials. Good in terms.
[0128]
FIG. 7C shows a step of forming the wiring layer 150 on the hydrogen group-containing silica layer 122 by using, for example, a sputtering method. In this example, a wiring layer 150 having a thickness of about 5000 mm is formed as an example from a source gas 148 of polysilicon (eg, Al—Si—Cu) doped with impurities of Al and Cu. Cu is added in order to enhance the effect of preventing diffusion of impurities.
[0129]
FIG. 7D shows a process of forming the hydrogen group-free silica layer 110 on the wiring layer 150 by, for example, a plasma enhanced CVD method. In this example, the thickness of the non-hydrogen group-containing silica layer 110 is 1000 mm as an example, and the non-hydrogen group-containing silica layer 110 is made of 100% silica (SiO 2) formed using TEOS as the source gas 152. _Four ) Layer. In addition, silica nitride (SiN) can also be used as a constituent material of the hydrogen group-free silica layer 110. When silica nitride (SiN) is used for the hydrogen group-free silica layer 110, it is possible to prevent over-etching of the wiring with an etching gas because of excellent etching resistance.
[0130]
FIG. 8A shows a process of etching the hydrogen group-free silica layer 110 and the wiring layer 150 by, for example, a photolithography method using the resist film 156. In this example, HF (hydrogen fluoride) gas was used as the etching gas.
[0131]
If the infrared spectrum of the etching exhaust gas is continuously monitored using an infrared spectrophotometer, overetching can be prevented. That is, since the hydrogen group-containing silica layer 122 contains hydrogen groups (Si—H) attached to Si, the infrared spectral wavelength peak based on the hydrogen groups can be used as an index for confirming the etching position. For example, if the infrared spectral wavelength peak based on the hydrogen group can be observed in the exhaust gas, the etching of the self-flattening film 122 is completed when the self-flattening film 112 is etched, and the hydrogen It can be confirmed that the etching has progressed to the group-containing silica layer 122.
[0132]
FIG. 8B shows a step of removing the resist film 156 by a lift-off method. As such a release agent for the resist film 156, for example, an amine-based resist release agent is preferable because of its strong peeling force. Specifically, model numbers SST3, EKL, and ACT manufactured by Tokyo Ohka Co., Ltd. can be used. Note that the semiconductor element illustrated in FIG. 8B illustrates a point in time when the resist film 156 is removed, and the structure of the semiconductor element 116 illustrated in FIG.
[0133]
FIG. 8C shows a step of stacking a self-flattening film (interlayer insulating film) 112 on the semiconductor element 160. Such a self-flattening film 112 can be laminated under normal pressure conditions using TEOS as a source gas 164 by, for example, a plasma enhanced CVD method.
[0134]
When the semiconductor element 160 is manufactured as described above, the semiconductor element 160 having the hydrogen group-containing silica layer 122 can be easily and reliably manufactured. Therefore, in the semiconductor element 160, the self-flattening film 112 can be selectively formed at a high speed with respect to the hydrogen group-containing silica layer 122, while the first and second wirings 104 and 106 are formed. Can selectively form the self-flattening film 112 at a low speed by the silica layer 110 containing no hydrogen group.
[0135]
Therefore, as shown in FIG. 8C, the difference between the presence and absence of the wiring pattern on the base 102, the difference in the wiring pitch and width between the wirings, and the presence or absence of grounding between the wirings although not shown. Even if this difference occurs, excellent surface smoothness can be obtained in the entire self-flattening film 112.
[0136]
In addition, the semiconductor element 160 manufactured by the manufacturing method of the third embodiment has an amine resist on the hydrogen group-containing silica layer 122 exposed in the region where the first and second wirings 104 and 106 are not provided. Even when a certain amount of the release agent remains, for example, when the self-flattening film 112 is laminated by using the CVD method, the deposition rate of the self-flattening film 112 is increased due to the remaining amine-based resist remover. There will be no delay.
[0137]
(Fourth embodiment)
Next, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIG. 9A to 9E show manufacturing process examples based on the semiconductor element manufacturing method according to the fourth embodiment of the present invention. However, in the method of manufacturing a semiconductor device according to the fourth embodiment, a hydrogen group-containing silica layer is formed using a hydrogen ion implantation (ion implantation) method on at least a region where no wiring pattern is provided. It is characterized by being. Therefore, the manufacturing process shown in FIG.
Needless to say, it can be changed within the scope of (Purpose).
[0138]
In the example of the manufacturing process of the fourth embodiment shown in FIG. 9, the manufacturing process shown in FIGS. 7C to 8B is provided between FIG. 9C and FIG. 9D. However, since it has already been described, it is omitted from this manufacturing process example.
[0139]
First, FIG. 9A shows a process of preparing the base 102 in the manufacturing process example of the fourth embodiment, similarly to the manufacturing process example of the third embodiment.
[0140]
FIG. 9B shows a process of providing a hydrogen group-free silica layer 172 on the base 102 using a plasma enhanced CVD method.
[0141]
In this plasma-excited CVD method, as the source gas 174, TMS (trimethylhydrosilane) and O ₂ The chamber is maintained at a temperature of 350 to 450 ° C. and a pressure of 0.1 to 10 Torr, and these source gases 174 are reacted to form a hydrogen group-free silica layer 172 having a thickness of about 1000 mm. is doing.
[0142]
That is, a hydrogen group-free silica layer is formed using film formation conditions (raw material gas, temperature, pressure, etc.) exactly the same as those for the hydrogen group-free silica layer 110 provided on the first and second wirings 104 and 106 later. 172 can be formed.
[0143]
FIG. 9C shows a hydrogen group-containing silica layer in which positively charged hydrogen ions (also referred to as hydrogen ions) 178 are implanted into the hydrogen group-free silica layer 172 by a hydrogen ion implantation method (ion implantation method). The process of changing to 176 is shown. In addition, in order to show that it became the hydrogen group containing silica layer 176, this hydrogen group containing silica layer 176 is shown in model form including an electric charge.
[0144]
As an example, the hydrogen ions 178 are obtained by using a hydrogen ion implanter (not shown) under the conditions of an acceleration voltage of 40 KV, a beam current value of 630 μA, and an environmental temperature of room temperature (23 to 27 ° C.). Hydrogen ion dose is 1 × 10 ¹⁵ ion / cm ² Hydrogen ions were implanted so that
[0145]
FIG. 9D shows a cross-sectional view of the semiconductor element 180 obtained after removing the resist film. The configuration of the semiconductor element 180 is basically the same as that of the semiconductor element 116 illustrated in FIG.
[0146]
FIG. 9E shows a step of manufacturing a planarized semiconductor element 190 by stacking a self-flattening film (interlayer insulating film) 112 on the semiconductor element 180. Such a self-flattening film 112 can be laminated under normal pressure conditions (atmospheric pressure) using TEOS as a source gas 164 by, for example, CVD (including plasma CVD).
[0147]
As described above, when the semiconductor element 180 is manufactured based on the manufacturing method according to the fourth embodiment, the hydrogen group-containing silica layer 176 changed by the hydrogen ion implantation method from the hydrogen group-free silica layer 172 is self-adjusted. The flat film 112 can be selectively formed at a high speed. Therefore, in the semiconductor element 180, the difference between the presence and absence of the first and second wirings 104 and 106 on the base 102, or the pitch and width of the wiring between the first and second wirings 104 and 106. Even if there is a difference or even a difference in the presence or absence of grounding between wirings, the self-flattening film 112 is formed by using, for example, a CVD method (including a plasma-excited CVD method), and excellent surface smoothing is performed. Sex can be obtained.
[0148]
Further, when the semiconductor element 180 is configured by such a manufacturing method, the amine-based resist remover used when etching the wirings 104 and 106 is constant in the region between the first and second wirings 104 and 106. Even if the amount remains, when the self-flattening film 112 is laminated using the CVD method, the deposition rate of the self-flattening film is not slowed due to the remaining amine-based resist remover.
[0149]
Further, according to the manufacturing method of the fourth embodiment, the hydrogen group-containing silica layer 176 can be easily formed at an arbitrary position and with the hydrogen group content being arbitrarily changed. Therefore, the thickness of the self-flattening film 112 can be more finely controlled in consideration of the layout and width of the wiring pattern.
[0150]
Furthermore, if the hydrogen group-containing silica layer 176 has a Si—H bond on at least the surface, the deposition rate of the self-flattening film 112 can be increased. The hydrogen group content in the silica layer 176 can be further reduced. Therefore, the hydrogen group-containing silica layer 176 can be a denser insulating film with high electrical insulation.
[0151]
(Fifth embodiment)
Next, a semiconductor device manufacturing method according to the fifth embodiment of the present invention will be described with reference to FIG. 10A to 10D show an example of a manufacturing process based on the semiconductor element manufacturing method according to the fifth embodiment of the present invention. However, the semiconductor device manufacturing method of the fifth embodiment is a method of manufacturing a semiconductor device including at least a base and a wiring pattern provided above the base, and after forming the wiring pattern, an electron beam or negative ion Including a step of irradiating both or any one of the above. Therefore, the manufacturing process example shown in FIG.
Needless to say, it can be changed within the scope of (Purpose).
[0152]
Further, in the manufacturing process example of the fifth embodiment shown in FIG. 10, the manufacturing process shown in FIGS. 7C to 8B is provided between FIG. 10B and FIG. 10C. However, since it has already been described, it is omitted from the manufacturing process example.
[0153]
First, FIG. 10A shows a process of preparing the base 102 in the manufacturing process example of the fifth embodiment, similarly to the manufacturing process example of the fourth embodiment.
[0154]
FIG. 10B shows a step of providing a hydrogen group-containing silica layer 122 on the base 102 by using a plasma enhanced CVD method. Here, the constituent material of the hydrogen group-containing silica layer 122 in the plasma state is charged to the minus side, but when the hydrogen group-containing silica layer 122 is laminated on the base 102, it is charged to the plus side. It has been found. Accordingly, FIG. 10B schematically shows that the hydrogen group-containing silica layer 122 is charged to the plus side. The same is true for the hydrogen group-free silica layer 110.
[0155]
FIG. 10C shows the grounding in the semiconductor element 200 in which the grounding wiring 186 and the wiring 184 grounded by the via plug 192 are provided on the base 102 through the hydrogen group-containing silica layer 122. The process of irradiating the electron beam 182 only to the wiring 186 that is not present is shown.
[0156]
Here, irradiation conditions such as an electron beam in the semiconductor device manufacturing method of the fifth embodiment will be described. As an example, such an electron beam uses an electron beam irradiation apparatus, an acceleration voltage of 25 KV, a room temperature (23 to 27 ° C.), and a degree of vacuum of 1 × 10. ^-8 The electron beam 182 can be irradiated to the ungrounded wiring 186 under the condition of Torr and time of 30 seconds. Further, negative ions can be irradiated to the ungrounded wiring 186 in the same manner as an electron beam using an ion blower or the like.
[0157]
In this example of the semiconductor element 200, as shown in FIG. 10D, not only the wiring (floating wiring) 186 that is not grounded, but also the upper layer of the grounded wiring (ground wiring) 184 has no hydrogen group. A containing silica layer 110 is provided. Therefore, in principle, the hydrogen group-free silica layer 110 is charged on the positive side as described above. On the other hand, regarding the grounded wiring 184, the positive charge charged by the plasma enhanced CVD method escapes to the ground 194, and the potential is considered to be substantially 0V.
[0158]
Then, when the electron beam 182 is irradiated only to the ungrounded wiring (floating wiring) 186 in such a semiconductor element 200, the hydrogen group-free silica layer charged on the plus side on the wiring 186. 110 can be neutralized to substantially 0V. Note that whether or not the hydrogen group-free silica layer 110 is substantially at 0 V can be determined by monitoring the charge amount. In FIG. 10C, the positive charge before neutralization and the negative charge temporarily coexist in the non-grounded hydrogen group-containing silica layer 110 on the wiring 186 that is not grounded. It shows the state.
[0159]
Therefore, even if the constituent material of the self-flattening film 112 in the plasma state is charged to the minus side when attempting to stack the self-flattening film 112 using the plasma enhanced CVD method, the charge is substantially charged. The non-grounded wiring 186 and the grounded wiring 184 that are not different from each other are stacked equally.
[0160]
Further, in the example of the semiconductor element 200 of this example, since the hydrogen group-containing silica layer 122 is provided on the base 102, a self-flattening is performed in a region between the ungrounded wiring 186 and the grounded wiring 184. The film forming rate of the conductive film 112 is increased, and in combination with the irradiation effect of the electron beam or the like, excellent surface smoothness can be obtained as the entire self-flattening film 112.
[0161]
【The invention's effect】
According to the semiconductor element of the first embodiment of the present invention, since the hydrogen group-containing silica layer is provided at least on the ground where the wiring pattern is not provided, the wiring pattern on the base in the semiconductor element is provided. Even if there is a difference in the presence or absence of wiring, a difference in wiring pitch or width between wirings, or even a difference in grounding between wirings, the CVD method is used for such semiconductor elements. When the self-flattening film is formed, the film-forming speed of the self-flattening film can be increased. Therefore, the self-flattening film in the region having no wiring pattern on the base can be easily thickened, and the semiconductor Excellent surface smoothness can be obtained in the entire self-flattened film formed on the device.
[0162]
Further, according to the semiconductor element of the second embodiment of the present invention, in the semiconductor element including the wiring pattern provided on the upper side, the amine compound-containing layer is provided on the wiring pattern. Even if there is a difference in the presence or absence of the wiring pattern on the base in the semiconductor element or a difference in the wiring pitch or width between the wirings, the CVD method is used for such a semiconductor element. When the self-flattening film is formed, the film-forming speed of the self-flattening film can be reduced, and the self-flattening film on the wiring pattern on the base can be easily thinned. Excellent surface smoothness can be obtained in the entire self-flattening film formed in (1).
[0163]
Further, according to the semiconductor element manufacturing method of the third embodiment of the present invention, there is provided a semiconductor element manufacturing method including at least a base and a wiring pattern provided on the upper side, and at least the wiring pattern is provided. Since the hydrogen group-containing silica layer is formed on the base that is not formed using the plasma enhanced CVD method, the hydrogen group-containing silica layer can be easily formed. The effect of providing the silica layer was obtained, and excellent surface smoothness can be obtained in the entire self-flattened film formed on the semiconductor element.
[0164]
Further, according to the semiconductor element manufacturing method of the fourth embodiment of the present invention, there is provided a semiconductor element manufacturing method including at least a base and a wiring pattern provided on the upper side, and at least the wiring pattern is provided. By providing a non-hydrogen group-containing silica layer on a non-substrate, and then changing the hydrogen group-free silica layer to a hydrogen group-containing silica layer using a hydrogen ion implantation method (ion implantation). The hydrogen group-containing silica layer can be easily formed at an arbitrary place, and excellent surface smoothness can be obtained in the entire self-flattening film formed on the semiconductor element.
[0165]
Further, according to the semiconductor element manufacturing method of the fifth embodiment of the present invention, there is provided a semiconductor element manufacturing method including at least a base and a wiring pattern provided on the upper side, and after forming the wiring pattern, By including a step of irradiating the wiring pattern with either or both of electron beams and negative ions, grounded wiring (ground wiring) and ungrounded wiring (floating wiring) are mixed. Even if it is provided, a self-flattening film can be easily formed on these wirings using the CVD method, and excellent surface smoothness can be obtained over the entire self-flattening film formed on the semiconductor element. Can now.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view (part 1) of a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a diagram (part 1) illustrating a deposition rate of a self-flattening film.
FIG. 3 is a sectional view (No. 2) of the semiconductor element according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view of a semiconductor element having a multilayer structure.
FIG. 5 is a diagram showing an etching state.
FIG. 6 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
FIG. 7 is a view (No. 1) showing a manufacturing step of the third embodiment of the present invention.
FIG. 8 is a view (No. 2) showing a manufacturing step of the third embodiment of the present invention.
FIG. 9 is a diagram showing manufacturing steps of the fourth embodiment of the present invention.
FIG. 10 is a diagram showing manufacturing steps according to the fifth embodiment of the present invention.
FIG. 11 is a diagram showing the deposition rate of a self-flattening film (No. 2).
12A is a cross-sectional view of a semiconductor element flattened using a conventional SOG intermediate coating method, and FIG. 12B is a cross-sectional view of a semiconductor element flattened using a conventional etching back method; C) is a cross-sectional view of a semiconductor element planarized using a conventional CMP method.
[Explanation of symbols]
10, 30, 50, 114, 118, 144, 170, 190: planarized semiconductor element
14, 16, 36, 38, 54, 56, 104, 105, 106, 107, 124, 126, 184, 186: Wiring
18, 40, 58, 102: Base
20, 42, 60: plasma oxide film
100, 116, 120, 134, 140, 160, 180, 200: Semiconductor element
108, 122, 176: hydrogen group-containing silica layer
110, 172: Silica layer not containing hydrogen group (insulating layer)
112: Self-flattening film (interlayer insulating film)
121, 192: Via plug
128, 158: Etching gas
130: exhaust gas
142: Amine compound-containing layer
146: Source gas (for hydrogen group-containing silica layer)
148: Source gas (for wiring)
150: Wiring layer
152, 174: Source gas (for hydrogen group-free silica layer)
164: Source gas (for self-flattening film)
178: Hydrogenated ion
182: Electron beam
194: Ground

Claims

In a semiconductor element including at least a base and a wiring pattern provided on the upper side,
A semiconductor element, wherein a hydrogen group-containing silica layer is provided at least on the ground where no wiring pattern is provided, and a hydrogen group-free silica layer is provided on the wiring pattern .

2. The semiconductor element according to claim 1, wherein the hydrogen group-containing silica layer is entirely provided on the base. 3.

3. The semiconductor element according to claim 1, wherein the hydrogen group-containing silica layer has a thickness in a range of 100 to 100,000 Å.

4. The semiconductor element according to claim 1, wherein the hydrogen group content in the hydrogen group-containing silica layer is a value within a range of 0.1 to 10.0 mol%. Semiconductor element.

A semiconductor element comprising at least a base and a wiring pattern provided thereon, wherein an amine compound-containing layer is provided on the wiring pattern.

The semiconductor element according to claim 5 , wherein a hydrogen group-containing silica layer is provided on a ground surface at least in a region where the wiring pattern is not provided.