JP4083961B2

JP4083961B2 - Recording device

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Publication number: JP4083961B2
Application number: JP2000248893A
Authority: JP
Inventors: 豊喜田口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-08-19
Filing date: 2000-08-18
Publication date: 2008-04-30
Anticipated expiration: 2020-08-18
Also published as: JP2001127379A

Description

【０００１】
【発明の属する技術分野】
この発明は、記録装置に関するもので、特に、コンパクトディスク（ＣＤ−Ｒ（Ｒｅｃｏｒｄａｂｌｅ）／ＲＷ（ＲｅａｄＷｒｉｔｅ））やデジタルバーサタイルディスク（ＤＶＤ−ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓｒｅａｄｗｒｉｔｅＭｅｍｏｒｙ））、光磁気（ＭＯ）ディスクなどの、データを書き込むことが可能な光ディスクの記録再生装置に関するものである。
【０００２】
【従来の技術】
従来、この種の装置に適用されるレーザ駆動回路としては、たとえば特公平８−３９０４号公報（以下、従来例と記す）に記載された回路が知られている。
【０００３】
図１１は、上記の従来例に記載されているレーザ駆動回路を示している。このレーザ駆動回路１００は、演算増幅器（以下、ＯＰアンプと称す）１０１、相補出力端を有するインバータ回路１０２、ＰＮＰトランジスタ１０３，１０４，１０５、抵抗１０６、電源Ｖｃｃが供給される電源端子１１０、駆動電流Ｉ_ＬＤを設定するための設定電圧Ｖｃが供給される入力端１１１、記録用の駆動パルス信号ＣＰが供給される端子１１２、および、半導体レーザ１１４が接続される端子１１３を有して構成されている。
【０００４】
入力端１１１に供給された設定電圧Ｖｃは、上記ＯＰアンプ１０１の非反転入力端に供給される。すると、その設定電圧Ｖｃに応じて、ＰＮＰトランジスタ１０３のベース電圧が制御される。そして、このトランジスタ１０３のコレクタから出力される定電流Ｉｄが、電流スイッチを構成するＰＮＰトランジスタ１０４，１０５の各エミッタに供給される。
【０００５】
また、端子１１２に供給された駆動パルス信号ＣＰは、インバータ回路１０２に供給される。このインバータ回路１０２の相補出力信号は、それぞれ、上記トランジスタ１０４，１０５のベースに供給される。駆動パルス信号ＣＰがハイレベルのとき、インバータ回路１０２の出力信号によりトランジスタ１０５がオンされる。これにより、端子１１３を介して、半導体レーザ１１４に上記定電流Ｉｄに応じた駆動電流Ｉ_ＬＤが供給される。一方、駆動パルス信号ＣＰがローレベルのとき、インバータ回路１０２の出力信号によりトランジスタ１０４がオンされる。これにより、定電流Ｉｄは接地へと流れる。
【０００６】
しかしながら、上記した従来例のレーザ駆動回路１００は、駆動パルス信号ＣＰがハイレベルおよびローレベルのいずれの場合においても、定電流Ｉｄがトランジスタ１０４，１０５のいずれかに流れる。通常、記録時における半導体レーザ１１４の駆動電流Ｉ_ＬＤは１００ｍＡ以上必要である。したがって、上記レーザ駆動回路１００では、常に、１００ｍＡ以上の電流が消費されていることになる。そのため、消費電流が大きいという問題があった。
【０００７】
特に、半導体レーザ１１４の近傍にこのレーザ駆動回路１００を配置した場合、レーザ駆動回路１００が発する熱により半導体レーザ１１４の動作温度が上昇される。その結果、一層、半導体レーザ１１４の駆動電流Ｉ_ＬＤを増大させるという深刻な問題を発生させる。
【０００８】
一方、光ディスク記録再生装置においては、近時、データ記録に高速動作が要求されている。ところが、従来例のレーザ駆動回路１００は、ＰＮＰトランジスタ１０３，１０４，１０５を用いて構成されている。そのため、本質的にこの要求に応じることが困難であった。
【０００９】
【発明が解決しようとする課題】
上記したように、従来においては、消費電流が大きく、また、高速動作の要求に応じることができないという欠点があった。
【００１０】
そこで、この発明は、消費電流が小さく、しかも、高速動作が可能な記録装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
本願発明の一態様によれば、記録時の設定電圧に応じて、記録時の駆動電流を生成する駆動回路と、前記駆動回路からの前記駆動電流が供給される半導体レーザとを具備した記録装置であって、前記駆動回路は、１つのＭＯＳトランジスタにより構成され、前記設定電圧に対応する設定電流に応じた駆動電流を生成する駆動電流源と、１つのＭＯＳトランジスタにより構成され、駆動信号に応じて、前記駆動電流源から供給される前記駆動電流を前記半導体レーザに供給するスイッチと、前記駆動電流源に接続され、前記スイッチの切り換え時に前記駆動電流を安定化させる安定化回路と、前記スイッチのノイズ電流を抑制するための、前記スイッチをなすＭＯＳトランジスタの基板に接続された抵抗と、この抵抗に並列に接続されたＭＯＳトランジスタとからなる抑制回路とを備えることを特徴とする記録装置が提供される。
【００１４】
上記の構成によれば、ＭＯＳトランジスタによって駆動電流の発生を制御できるようになる。これにより、消費電流の削減とともに、データ記録の高速動作を実現することが可能となるものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかるレーザ駆動回路１の回路構成を示すものである。
【００１７】
このレーザ駆動回路１において、端子２には、駆動電流Ｉ_ＬＤを設定するための設定電圧Ｖｃが供給される。端子１６には、駆動パルス信号ＣＰが供給される。
【００１８】
また、上記端子２は、ＯＰアンプ（制御回路）３の非反転入力端に接続されている。このＯＰアンプ３の出力端は、ＮチャネルＭＯＳトランジスタ４のゲートに接続されている。このトランジスタ４のソースは、抵抗５を介して、接地された端子６に接続されている。また、この端子６には、上記トランジスタ４の基板も接続されている。
【００１９】
上記トランジスタ４のドレインは、ＰチャネルＭＯＳトランジスタ７，８，９の各ゲートに接続されている。これらトランジスタ７，８，９のソースおよび基板は、電源Ｖｃｃが供給される端子１０に接続されている。また、上記トランジスタ７のドレインは、ＰチャネルＭＯＳトランジスタ１１のソースに接続されている。このトランジスタ１１の基板は、上記端子１０に接続されている。トランジスタ１１のゲートは、上記端子６に接続されている。さらに、このトランジスタ１１のドレインは、上記ＯＰアンプ３の反転入力端に接続されるとともに、抵抗１２を介して、上記端子６に接続されている。
【００２０】
また、上記トランジスタ８のドレインは、そのトランジスタ８のゲートに接続されている。さらに、駆動電流源としての上記トランジスタ９のドレインは、電流スイッチとしてのＰチャネルＭＯＳトランジスタ１３のソースに接続されている。このトランジスタ１３の基板は、上記端子１０に接続されている。また、トランジスタ１３のドレインは、端子１４に接続されている。この端子１４と接地との間には、半導体レーザ１５が接続されている。
【００２１】
一方、上記端子１６には、インバータ回路ＩＶ１を構成するＰチャネルＭＯＳトランジスタ１７およびＮチャネルＭＯＳトランジスタ１８の各ゲートが接続されている。上記トランジスタ１７のソースおよび基板は、上記端子１０に接続されている。上記トランジスタ１８のソースおよび基板は、上記端子６に接続されている。
【００２２】
これらトランジスタ１７，１８の共通接続されたドレインは、上記トランジスタ１３のゲートに接続されるとともに、インバータ回路ＩＶ２を構成するＰチャネルＭＯＳトランジスタ１９およびＮチャネルＭＯＳトランジスタ２０の各ゲートに接続されている。上記トランジスタ１９のソースおよび基板は、上記端子１０に接続されている。上記トランジスタ２０のソースおよび基板は、上記端子６に接続されている。
【００２３】
これらトランジスタ１９，２０の共通接続されたドレインは、フィルタとしてのキャパシタ２１を介して、上記トランジスタ７，８，９の各ゲートに接続されている。また、上記トランジスタ９のゲートとソースとの間には、フィルタを構成するキャパシタ２２が接続されている。
【００２４】
ＰチャネルＭＯＳトランジスタ７，８の各ゲート幅Ｗ７，Ｗ８は、互いにｘに設定されている（Ｗ７＝Ｗ８＝ｘ）。ＰチャネルＭＯＳトランジスタ９のゲート幅Ｗ９は、上記トランジスタ７，８の各ゲート幅Ｗ７，Ｗ８のＮ倍に設定されている（Ｗ９＝Ｎ・ｘ）。
【００２５】
また、ＰチャネルＭＯＳトランジスタ１１のゲート幅Ｗ１１は、上記トランジスタ１３のゲート幅Ｗ１３のＮ分の１に設定されている（Ｗ１１＝Ｗ１３／Ｎ，Ｗ１３＝Ｎ・Ｗ１１）。上記トランジスタ７，８，９，１１，１３の各ゲート長は、互いに等しく設定されている。
【００２６】
上記の構成における、レーザ駆動回路１の動作について説明する。上記設定電圧Ｖｃは、端子２を介して、ＯＰアンプ３の非反転入力端に供給される。このＯＰアンプ３の出力信号により、トランジスタ４のゲートが制御される。これにより、このトランジスタ４のドレインに流れる設定電流Ｉｃが制御される。この設定電流Ｉｃは、トランジスタ８のゲートおよびドレインに供給される。
【００２７】
そして、このトランジスタ８の制御電圧Ｖｇにより、トランジスタ９のゲート電圧が制御される。よって、このトランジスタ９により、駆動電流Ｉ_ＬＤが発生される。このトランジスタ９のゲート幅Ｗ９は、前述したように、トランジスタ８のゲート幅Ｗ８のＮ倍に設定されている。このため、少ない設定電流Ｉｃにより大きな駆動電流Ｉ_ＬＤを発生することができる。
【００２８】
また、上記トランジスタ８の制御電圧Ｖｇは、トランジスタ７のゲートにも供給される。トランジスタ７とトランジスタ８のゲート幅Ｗ７，Ｗ８は、互いに等しく設定されている。そのため、トランジスタ７からは、上記設定電流Ｉｃとほぼ等しいモニタ電流Ｉｍが発生される。
【００２９】
このモニタ電流Ｉｍは、トランジスタ１１のソースに供給される。このトランジスタ１１はゲートが接地されている。そのため、常時オンしている。これにより、上記モニタ電流Ｉｍは、トランジスタ１１のドレインを介して、抵抗１２にフィードバックされる。
【００３０】
モニタ電流Ｉｍは、抵抗１２の抵抗値をＲｍとした場合、次式で表される。
【００３１】
Ｉｍ＝Ｖｃ／Ｒｍ≒Ｉｃ
一方、トランジスタ１１のゲート幅Ｗ１１は、前述したように、トランジスタ１３のゲート幅Ｗ１３の１／Ｎに設定されている。したがって、トランジスタ７，８などにより構成されたモニタ電流発生経路と、トランジスタ１３などにより構成される駆動出力経路との相似性が保持されている。このため、駆動電流Ｉ_ＬＤの設定電流Ｉｃに対する非線形性と温度特性とが、モニタ電流Ｉｍに反映される。ゆえに、駆動電流Ｉ_ＬＤは、設定電圧Ｖｃに常に比例するように、ＯＰアンプ３により補正される。
【００３２】
また、端子１６に供給される駆動パルス信号ＣＰは、トランジスタ１７，１８により構成されたインバータ回路ＩＶ１の入力端に供給される。そして、このインバータ回路ＩＶ１によってレベルの反転された駆動パルス信号ＣＰが、トランジスタ１３のゲートに供給される。
【００３３】
したがって、駆動パルス信号ＣＰがハイレベルのとき、トランジスタ１３はオンされる。これにより、トランジスタ９により発生された駆動電流Ｉ_ＬＤが、半導体レーザ１５に供給される。また、駆動パルス信号ＣＰがローレベルのとき、トランジスタ１３はオフされる。これにより、半導体レーザ１５への駆動電流Ｉ_ＬＤの供給が遮断される。このため、トランジスタ９により発生される駆動電流Ｉ_ＬＤはゼロとなり、消費電流が削減される。
【００３４】
ところで、トランジスタ１３がオン，オフした場合、その切り換え時にトランジスタ９のバックゲートへ大きなゲート電流（バックゲート電流）が供給される。このため、制御電圧Ｖｇに大きなノイズが生じ、駆動電流Ｉ_ＬＤに大きなノイズ成分が重畳される。
【００３５】
上記キャパシタ２１，２２は、このノイズを防止して、上記駆動電流Ｉ_ＬＤを安定化させる安定化回路として機能するものである。すなわち、キャパシタ２１は、インバータ回路ＩＶ２の出力信号より補正電流（補正パルス）を生成し、これをトランジスタ９のゲートへ供給する。こうして、切り換え時に生じるトランジスタ９のバックゲート電流をキャンセルし、不要なノイズの発生を防止している。なお、キャパシタ２２をキャパシタ２１と併用することは、制御電圧Ｖｇに生じる大きなノイズを除去する上で、特に有効である。
【００３６】
図２は、キャパシタ２１の有無に応じた、駆動電流Ｉ_ＬＤのシミュレーション結果を示すものである。
【００３７】
同図において、波形３０はキャパシタ２１が無い場合を示している。この場合、トランジスタ１３の切り換え時に発生するアンダーシュートおよび大きなオーバーシュートによるノイズが、駆動電流Ｉ_ＬＤに重畳されていることが分かる。これに対して、波形３１はキャパシタ２１が有る場合を示している。この場合、トランジスタ１３の切り換え時に殆どノイズは発生せず、極めて速いパルス応答速度をもつことが分かる。
【００３８】
図３は、キャパシタ２１の有無に応じた、制御電圧Ｖｇのシミュレーション結果を示すものである。
【００３９】
同図において、波形３２はキャパシタ２１が無い場合を示している。この場合、トランジスタ１３の切り換え時に発生する大きなノイズが、制御電圧Ｖｇに重畳されていることが分かる。これは、駆動電流Ｉ_ＬＤの波形を劣化させる原因となる。これに対して、波形３３はキャパシタ２１が有る場合を示している。この場合、トランジスタ１３の切り換え時にさほどノイズは発生せず、制御電圧Ｖｇの波形は比較的平坦である。したがって、波形の劣化を著しく防止できる。
【００４０】
なお、ここには示していないが、上記キャパシタ２２を用いることにより、波形３３は一層平滑化されて、ノイズの発生が一段と抑圧される。
【００４１】
上記した第１の実施形態によれば、駆動電流源としてのトランジスタ９および電流スイッチとしてのトランジスタ１３を、ＭＯＳトランジスタにより構成するようにしている。しかも、駆動パルス信号ＣＰがハイレベルのときのみ、駆動電流Ｉ_ＬＤを発生させて半導体レーザ１５に供給するようにしている（駆動パルス信号ＣＰがローレベルのときは、駆動電流Ｉ_ＬＤを発生させない）。このため、消費電流を大幅に削減することができるとともに、これらトランジスタ９，１３からの発熱量を大幅に低減できる。
【００４２】
また、ＭＯＳトランジスタを用いることにより、従来例のバイポーラトランジスタによる回路（図１１参照）に比べて高速動作が可能となる。
【００４３】
また、キャパシタ２１によって、トランジスタ１３の切り換え時におけるトランジスタ９のバックゲート電流を抑えるようにしている。これにより、ノイズによる駆動電流Ｉ_ＬＤの波形劣化を防止できる。特に、トランジスタ９のゲートとソースとの間にキャパシタ２２を接続することにより、ノイズによる制御電圧Ｖｇの波形劣化を大幅に抑制できる。したがって、駆動電流Ｉ_ＬＤを高速にスイッチングすることができ、高速なパルス応答を実現できる。
【００４４】
さらに、互いにゲート幅Ｗ７，Ｗ８が等しいトランジスタ７，８により、トランジスタ９のゲートに供給される設定電流Ｉｃを正確にモニタできる、モニタ電流Ｉｍを生成するようにしている。また、このモニタ電流Ｉｍを、ゲート幅Ｗ１１が、トランジスタ１３のゲート幅Ｗ１３の１／Ｎに設定されたトランジスタ１１を介して、抵抗１２にフィードバックするようにしている。そして、この抵抗１２の電圧と設定電圧Ｖｃとが等しくなるように、ＯＰアンプ３により制御するようにしている。したがって、駆動電流源としてのトランジスタ９と電流スイッチとしてのトランジスタ１３とで生じる非線形性および温度特性が反映された、正確な設定電流Ｉｃを発生させることができる。
【００４５】
（第２の実施形態）
図４は、本発明の第２の実施形態にかかるレーザ駆動回路の構成を簡略化して示すものである。
【００４６】
上述の図１に示した構成のレーザ駆動回路１においては、半導体レーザ１５のアノードを端子１４に接続し、カソードを接地するとともに、ＰチャネルＭＯＳトランジスタ９，１３により駆動するようにしている。これに対して、半導体レーザ１５のアノードを電源Ｖｃｃに接続し、カソードを端子１４に接続する構成とした場合には、半導体レーザ１５をＮチャネルＭＯＳトランジスタにより駆動することができる。
【００４７】
この場合、図４に示すように、駆動パルス信号ＣＰが供給されるインバータ回路ＩＶ１は、電流スイッチとしてのＮチャネルＭＯＳトランジスタ３８のゲートに接続されている。このトランジスタ３８のソースは、駆動電流源としてのＮチャネルＭＯＳトランジスタ３９のドレインに接続されている。また、トランジスタ３８のドレインは、端子１４に接続されている。この端子１４と電源Ｖｃｃとの間には、半導体レーザ１５が接続されている。
【００４８】
さらに、上記インバータ回路ＩＶ１は、インバータ回路ＩＶ２に接続されている。このインバータ回路ＩＶ２は、フィルタとしてのキャパシタ２１を介して、上記トランジスタ３９のゲートに接続されている。また、上記トランジスタ３９のゲートとソース（接地）との間には、フィルタを構成するキャパシタ２２が接続されている。
【００４９】
なお、上記トランジスタ３８の基板、並びに、上記トランジスタ３９のソースおよび基板は、それぞれ接地されている。また、図中のキャパシタＣｄｇは、上記トランジスタ３９のゲート−ドレイン間に存在する寄生容量である。
【００５０】
このような構成によっても、上述した第１の実施形態の場合と同様の効果が期待できる。たとえば、消費電流を大幅に削減することができるとともに、トランジスタ３８，３９からの発熱量を大幅に低減できる。
【００５１】
また、従来例のバイポーラトランジスタによる回路（図１１参照）に比べて高速動作が可能となる。
【００５２】
さらに、駆動電流Ｉ_ＬＤを高速にスイッチングすることができ、高速なパルス応答を実現できる。
【００５３】
（第３の実施形態）
図５は、本発明の第３の実施形態にかかり、図１に示したレーザ駆動回路を用いた光ディスク記録再生装置の概略構成を示すものである。なお、図６は、図５における光ディスク記録再生装置の動作の一例を示すタイミングチャートである。
【００５４】
この光ディスク記録再生装置４１において、端子４２には、再生時の駆動電流を設定するための再生時駆動電流設定電圧ＶＲＤＣが、端子４３には、記録時の駆動電流を設定するための記録時駆動電流設定電圧ＶＷＤＣ１が、端子４４には、記録時のオーバードライブ電流を設定するためのオーバードライブ電流設定電圧ＶＷＤＣ２が、端子４５には、消去時の駆動電流を設定するための消去時駆動電流設定電圧ＶＥＤＣが、それぞれ供給される。
【００５５】
これら設定電圧ＶＲＤＣ，ＶＷＤＣ１，ＶＷＤＣ２，ＶＥＤＣは、それぞれ電圧信号Ｖｒ，Ｖｗ１，Ｖｗ２，Ｖｅとして、駆動回路４６，４７，４８，４９の一方の入力端に供給される。これら駆動回路４６，４７，４８，４９は、図１に示した構成とされており、各駆動回路４６，４７，４８，４９の一方の入力端は図１の端子２に相当している。
【００５６】
また、端子５０には、各駆動回路４６，４７，４８，４９をオン，オフする制御信号ＥＮＢＬが、端子５１には、半導体レーザ１５のオン，オフを設定する制御信号／ＯＵＴＲが、端子５２には、記録パルス信号／ＯＵＴＷ１が、端子５３には、オーバードライブ記録パルス信号／ＯＵＴＷ２が、端子５４には、消去パルス信号／ＯＵＴＥが、端子５５には、高周波重畳回路５７をオン，オフ制御する制御信号ＨＦＭが、それぞれ供給される。
【００５７】
これら信号ＥＮＢＬ，／ＯＵＴＲ，／ＯＵＴＷ１，／ＯＵＴＷ２，／ＯＵＴＥ，ＨＦＭは、ロジック回路５６に供給される。このロジック回路５６は、図６に示すように、信号ＥＮＢＬ，／ＯＵＴＲ，／ＯＵＴＷ１，／ＯＵＴＷ２，／ＯＵＴＥ，ＨＦＭに応じて、再生時の駆動パルス信号ＣＰＲ、記録時の駆動パルス信号ＣＰＷ１、記録時オーバードライブの駆動パルス信号ＣＰＷ２、消去時の駆動パルス信号ＣＰＥ、高周波信号重畳回路５７の駆動パルス信号ＣＰＨＦＭを、それぞれ生成する。
【００５８】
上記各駆動パルス信号ＣＰＲ，ＣＰＷ１，ＣＰＷ２，ＣＰＥは、上記駆動回路４６，４７，４８，４９の他方の入力端（図１の端子１６に相当する）にそれぞれ供給される。上記駆動パルス信号ＣＰＨＦＭは、高周波信号重畳回路５７を構成する発振器（ＯＳＣ）５７ａに供給される。
【００５９】
各駆動回路４６，４７，４８，４９は、各設定電圧ＶＲＤＣ，ＶＷＤＣ１，ＶＷＤＣ２，ＶＥＤＣ、および、各駆動パルス信号ＣＰＲ，ＣＰＷ１，ＣＰＷ２，ＣＰＥに応じて、図６に示すように、再生電流Ｉｄｒ、記録電流Ｉｄｗ１、記録時オーバードライブ電流Ｉｄｗ２、消去電流Ｉｄｅを生成する。また、再生時および消去時には、再生電流Ｉｄｒ、消去電流Ｉｄｅに対し、高周波信号重畳回路５７から供給される高周波信号（重畳電流）が重畳される。
【００６０】
図６に示すように、光ディスクに記録されたデータの再生、消去、および、光ディスクに対するデータの記録動作において、半導体レーザ１５を駆動するための駆動電流Ｉ_ＬＤは、再生電流Ｉｄｒをベースとして生成される。すなわち、消去時には、再生電流Ｉｄｒに消去電流Ｉｄｅが重畳される。記録時には、再生電流Ｉｄｒに記録電流Ｉｄｗ１、記録時オーバードライブ電流Ｉｄｗ２がさらに重畳される。このようにして生成された駆動電流Ｉ_ＬＤは、端子５８（図１の端子１４に相当する）を介して、半導体レーザ１５に供給される。
【００６１】
また、光ディスク記録再生装置４１の端子５９には、再生時または消去時における、上記重畳電流の振幅を設定するための切り換え信号Ａｓｅｔが供給される。この切り換え信号Ａｓｅｔは、上記発振器５７ａに接続された増幅器５７ｂに供給される。
【００６２】
さらに、端子６０，６１，６２には、抵抗６３，６４，６５がそれぞれ接続されている。抵抗６３は、再生時における、上記発振器５７ａの発振振幅を調整するための抵抗である。抵抗６４は、消去時における、前記発振器５７ａの発振振幅を調整するための抵抗である。これら抵抗６３，６４は、上記増幅器５７ｂに接続されている。また、上記抵抗６５は、発振器５７ａの発振周波数を調整するための抵抗であり、発振器５７ａに接続されている。
【００６３】
さらに、端子６６，６７には、上記半導体レーザ１５の発光出力をモニタするための光検出器７３が接続されている。この光検出器７３により検出された半導体レーザ１５の発光出力は、ＯＰアンプ６８に供給される。このＯＰアンプ６８により、上記発光出力は電流／電圧変換されて、出力端子６９から出力（ＡＯＵＴ）される。
【００６４】
なお、端子７０は電源Ｖｃｃが接続される電源端子であり、端子７１，７２は接地（ＧＮＤ）端子である。
【００６５】
上記した第３の実施形態の構成によれば、再生電流Ｉｄｒ、記録電流Ｉｄｗ１、記録時オーバードライブ電流Ｉｄｗ２、消去電流Ｉｄｅを、図１に示した構成からなる駆動回路４６，４７，４８，４９により生成している。このため、消費電流を大幅に削減することができるとともに、高速動作が可能な光ディスク記録再生装置４１を実現できる。
【００６６】
しかも、各駆動回路４６，４７，４８，４９におけるノイズの発生をも防止できる。そのため、光ディスク記録再生装置４１における全体のノイズを低減できる利点を有している。
【００６７】
（第４の実施形態）
図７は、本発明の第４の実施形態にかかるレーザ駆動回路の構成を簡略化して示すものである。
【００６８】
上述の図１に示したレーザ駆動回路１においては、駆動電流Ｉ_ＬＤに重畳されるノイズ成分をキャパシタ２１によって除去する構成とした場合について説明した。この構成において、さらにトランジスタ１３の切り換え時にバックゲートに生じる切り換え電流（幅狭スイッチングノイズ電流）が、駆動電流Ｉ_ＬＤに加算されるのを阻止できるようにすることも可能である。
【００６９】
この場合、図７に示すように、駆動パルス信号ＣＰが供給されるインバータ回路ＩＶ１は、インバータ回路ＩＶ２、および、電流スイッチとしてのＰチャネルＭＯＳトランジスタ１３のゲートに接続されている。
【００７０】
このトランジスタ１３のソースは、駆動電流源としてのＰチャネルＭＯＳトランジスタ９のドレインに接続されている。また、トランジスタ１３の基板は、抵抗８１およびＰチャネルＭＯＳトランジスタ８２のドレインに接続されている。さらに、トランジスタ１３のドレインは、端子１４に接続されている。この端子１４と接地との間には、半導体レーザ１５が接続されている。
【００７１】
上記インバータ回路ＩＶ２は、上記トランジスタ８２のゲートに接続されるとともに、フィルタとしてのキャパシタ２１を介して、上記トランジスタ９のゲートに接続されている。このトランジスタ９の基板およびソースは、電源Ｖｃｃに接続されている。また、この電源Ｖｃｃには、上記抵抗８１、並びに、上記トランジスタ８２の基板およびソースが接続されている。
【００７２】
このような構成とした場合、切り換え時に生じるトランジスタ９のバックゲート電流（トランジスタ９のゲート−ドレイン間に存在する寄生容量Ｃｄｇによるノイズ成分）を、キャパシタ２１により生成される補正電流（逆相のノイズ成分である補正パルス）によってキャンセルすることができる。これにより、不要なノイズの発生を防止でき、駆動電流Ｉ_ＬＤに大きなノイズ成分が重畳されるのを防ぐことが可能となる。
【００７３】
また、トランジスタ８２と、このトランジスタ８２に並列に接続された抵抗８１とによって、トランジスタ１３の切り換え時に生じる、そのバックゲートからの切り換え電流Ｉｂｇを抑制することができる。すなわち、トランジスタ１３のバックゲートと電源Ｖｃｃとの間に抵抗８１を挿入するようにしている。これにより、トランジスタ１３のバックゲートからの非常に急峻な切り換え電流Ｉｂｇを抑制できる。
【００７４】
しかし、抵抗８１を挿入するようにした場合、バックゲート電圧がスイッチングパルス列に応じて変動する。これを改善するために、トランジスタ１３がオフのときには、トランジスタ８２をオンさせて、バックゲート電圧を電源Ｖｃｃへとリセットさせる。こうすることにより、切り換え電流Ｉｂｇが駆動電流Ｉ_ＬＤに加算されるのを防いで、駆動電流Ｉ_ＬＤに発生するオーバーシュートを大幅に低減させることが可能となる。
【００７５】
しかも、トランジスタ１３がオフのとき、そのバックゲートは電源Ｖｃｃの電位に固定される。よって、パルス列の周期の変動を受けない、高速かつ高精度のレーザ駆動回路を実現できる。
【００７６】
（第５の実施形態）
図８は、本発明の第５の実施形態にかかるレーザ駆動回路の回路構成を示すものである。なお、図９は、図８におけるレーザ駆動回路の構成を簡略化して示すものである。
【００７７】
図８において、このレーザ駆動回路１’の端子２には、駆動電流Ｉ_ＬＤを設定するための設定電圧Ｖｃが供給される。端子１６には、駆動パルス信号ＣＰが供給される。
【００７８】
また、上記端子２は、ＯＰアンプ３の非反転入力端に接続されている。このＯＰアンプ３の出力端は、ＮチャネルＭＯＳトランジスタ４のゲートに接続されている。このトランジスタ４のソースは、抵抗５を介して、接地された端子６に接続されている。また、この端子６には、上記トランジスタ４の基板も接続されている。
【００７９】
上記トランジスタ４のドレインは、ＰチャネルＭＯＳトランジスタ７，８，９の各ゲートに接続されている。これらトランジスタ７，８，９のソースおよび基板は、電源Ｖｃｃが供給される端子１０に接続されている。
【００８０】
また、上記トランジスタ７のドレインは、ＰチャネルＭＯＳトランジスタ１１のソースに接続されている。このトランジスタ１１の基板は、上記端子１０に接続されている。トランジスタ１１のゲートは、上記端子６に接続されている。さらに、このトランジスタ１１のドレインは、上記ＯＰアンプ３の反転入力端に接続されるとともに、抵抗１２を介して、上記端子６に接続されている。
【００８１】
また、上記トランジスタ８のドレインは、そのトランジスタ８のゲートに接続されている。さらに、駆動電流源としての上記トランジスタ９のドレインは、電流スイッチとしてのＰチャネルＭＯＳトランジスタ１３のソースに接続されている。このトランジスタ１３の基板は、ＭＯＳトランジスタ９１のドレインに接続されるとともに、抵抗９２を介して、上記端子１０に接続されている。また、トランジスタ１３のドレインは、端子１４に接続されている。この端子１４と接地との間には、半導体レーザ１５が接続されている。
【００８２】
一方、上記端子１６には、上記トランジスタ９１のゲートが接続されている。このトランジスタ９１のソースおよび基板は、上記端子１０に接続されている。
【００８３】
また、上記端子１６には、インバータ回路ＩＶ１を構成するＰチャネルＭＯＳトランジスタ１７およびＮチャネルＭＯＳトランジスタ１８の各ゲートが接続されている。上記トランジスタ１７のソースおよび基板は、上記端子１０に接続されている。上記トランジスタ１８の基板は、上記端子６に接続されるとともに、ソースは、抵抗９３を介して、上記端子６に接続されている。これらトランジスタ１７，１８の共通接続されたドレインは、上記トランジスタ１３のゲートに接続されている。
【００８４】
さらに、上記端子１６には、バッファ回路（ノンインバータ回路）ＢＦ１を構成する、ＰチャネルＭＯＳトランジスタ１９ａおよびＮチャネルＭＯＳトランジスタ２０ａの各ゲートが接続されている。上記トランジスタ１９ａのソースおよび基板は、上記端子１０に接続されている。上記トランジスタ２０ａのソースおよび基板は、上記端子６に接続されている。
【００８５】
これらトランジスタ１９ａ，２０ａの共通接続されたドレインは、バッファ回路ＢＦ１を構成する、ＰチャネルＭＯＳトランジスタ１９ｂおよびＮチャネルＭＯＳトランジスタ２０ｂの各ゲートに接続されている。上記トランジスタ１９ｂのソースおよび基板は、上記端子１０に接続されている。上記トランジスタ２０ｂのソースおよび基板は、上記端子６に接続されている。
【００８６】
これらトランジスタ１９ｂ，２０ｂの共通接続されたドレインは、フィルタとしてのキャパシタ２１を介して、上記トランジスタ７，８，９の各ゲートに接続されている。また、上記トランジスタ９のゲートとソースとの間には、フィルタを構成するキャパシタ２２が接続されている。
【００８７】
ＰチャネルＭＯＳトランジスタ７，８の各ゲート幅Ｗ７，Ｗ８は、互いにｘに設定されている（Ｗ７＝Ｗ８＝ｘ）。ＰチャネルＭＯＳトランジスタ９のゲート幅Ｗ９は、上記トランジスタ７，８の各ゲート幅Ｗ７，Ｗ８のＮ倍に設定されている（Ｗ９＝Ｎ・ｘ）。
【００８８】
また、ＰチャネルＭＯＳトランジスタ１１のゲート幅Ｗ１１は、上記トランジスタ１３のゲート幅Ｗ１３のＮ分の１に設定されている（Ｗ１１＝Ｗ１３／Ｎ，Ｗ１３＝Ｎ・Ｗ１１）。上記トランジスタ７，８，９，１１，１３の各ゲート長は、互いに等しく設定されている。
【００８９】
上記の構成における、レーザ駆動回路１’の動作について説明する。上記設定電圧Ｖｃは、端子２を介して、ＯＰアンプ３の非反転入力端に供給される。このＯＰアンプ３の出力信号により、トランジスタ４のゲートが制御される。これにより、このトランジスタ４のドレインに流れる設定電流Ｉｃが制御される。
【００９０】
この設定電流Ｉｃは、トランジスタ８のゲートおよびドレインに供給される。そして、このトランジスタ８の制御電圧Ｖｇにより、トランジスタ９のゲート電圧が制御される。よって、このトランジスタ９により、駆動電流Ｉ_ＬＤが発生される。
【００９１】
このトランジスタ９のゲート幅Ｗ９は、前述したように、トランジスタ８のゲート幅Ｗ８のＮ倍に設定されている。このため、少ない設定電流Ｉｃにより大きな駆動電流Ｉ_ＬＤを発生することができる。
【００９２】
また、上記トランジスタ８の制御電圧Ｖｇは、トランジスタ７のゲートにも供給される。トランジスタ７とトランジスタ８のゲート幅Ｗ７，Ｗ８は、互いに等しく設定されている。そのため、トランジスタ７からは、上記設定電流Ｉｃとほぼ等しいモニタ電流Ｉｍが発生される。
【００９３】
このモニタ電流Ｉｍは、トランジスタ１１のソースに供給される。このトランジスタ１１はゲートが接地されている。そのため、常時オンしている。これにより、上記モニタ電流Ｉｍは、トランジスタ１１のドレインを介して、抵抗１２にフィードバックされる。
【００９４】
モニタ電流Ｉｍは、抵抗１２の抵抗値をＲｍとした場合、次式で表される。
【００９５】
Ｉｍ＝Ｖｃ／Ｒｍ≒Ｉｃ
一方、トランジスタ１１のゲート幅Ｗ１１は、前述したように、トランジスタ１３のゲート幅Ｗ１３の１／Ｎに設定されている。したがって、トランジスタ７，８などにより構成されたモニタ電流発生経路と、トランジスタ１３などにより構成される駆動出力経路との相似性が保持されている。このため、駆動電流Ｉ_ＬＤの設定電流Ｉｃに対する非線形性と温度特性とが、モニタ電流Ｉｍに反映される。ゆえに、駆動電流Ｉ_ＬＤは、設定電圧Ｖｃに常に比例するように、ＯＰアンプ３により補正される。
【００９６】
また、端子１６に供給される駆動パルス信号ＣＰは、トランジスタ１７，１８により構成されたインバータ回路ＩＶ１の入力端に供給される。そして、このインバータ回路ＩＶ１によってレベルの反転された駆動パルス信号ＣＰが、トランジスタ１３のゲートに供給される。したがって、駆動パルス信号ＣＰがハイレベルのとき、トランジスタ１３はオンされる。これにより、トランジスタ９により発生された駆動電流Ｉ_ＬＤが、半導体レーザ１５に供給される。
【００９７】
また、駆動パルス信号ＣＰがローレベルのとき、トランジスタ１３はオフされる。これにより、半導体レーザ１５への駆動電流Ｉ_ＬＤの供給が遮断される。このため、トランジスタ９により発生される駆動電流Ｉ_ＬＤはゼロとなり、消費電流が削減される。
【００９８】
次に、図９を参照して、電流スイッチとしてのＰチャネルＭＯＳトランジスタ１３の切り換え時に生じる、バックゲートからの切り換え電流Ｉｂｇを抑制する方法について説明する。
【００９９】
図９において、キャパシタ２１によって、バッファ回路ＢＦ１の出力信号より補正電流（逆相のノイズ成分である補正パルス）が生成される。そして、この補正電流がトランジスタ９のゲートに供給されることにより、不要なノイズの発生が防止される。なお、バッファ回路ＢＦ１は、トランジスタ１３の切り換え時に生じるトランジスタ９のバックゲート電流をキャンセルするための補正電流を、トランジスタ９のゲートに供給するタイミングを調整する目的で設けられている。
【０１００】
また、トランジスタ１３のバックゲートからの切り換え電流Ｉｂｇは、トランジスタ１３の基板と電源Ｖｃｃとの間に挿入された抵抗９２によって抑制することができる。
【０１０１】
その際、抵抗９２を挿入したことによって、バックゲート電圧がスイッチングパルス列に応じて変動する。このバックゲート電圧の変動は、トランジスタ１３がオフの場合、抵抗９２と並列に配置されたトランジスタ９１をオンさせて、バックゲート電圧を電源Ｖｃｃへとリセットさせることにより改善される。
【０１０２】
さらに、トランジスタ１３のバックゲートからの切り換え電流Ｉｂｇは、インバータ回路ＩＶ１と接地との間に挿入された抵抗９３によっても抑制できる。つまり、切り換え電流Ｉｂｇは、抵抗９３とゲート寄生容量との時定数を利用して、トランジスタ１３をオンする際のゲート電圧の立下りを遅らせることによっても抑制することが可能である。
【０１０３】
このような構成とすることにより、切り換え電流Ｉｂｇが駆動電流Ｉ_ＬＤに加算されるのを防いで、駆動電流Ｉ_ＬＤに発生するオーバーシュートを大幅に低減できる。しかも、トランジスタ１３がオフのとき、そのバックゲート電圧は電源Ｖｃｃの電位に固定される。よって、パルス列の周期の変動を受けない、高速かつ高精度のレーザ駆動回路を実現できる。
【０１０４】
（第６の実施形態）
図１０は、本発明の第６の実施形態にかかるレーザ駆動回路の構成を簡略化して示すものである。
【０１０５】
このレーザ駆動回路は、上述の図４に示した、半導体レーザ１５をＮチャネルＭＯＳトランジスタ３８，３９により駆動する構成とした場合のレーザ駆動回路において、さらに、電流スイッチとしてのＮチャネルＭＯＳトランジスタ３８の切り換え時に生じるバックゲートからの切り換え電流Ｉｂｇを抑制できるように構成した場合の例である。
【０１０６】
この場合、図１０に示すように、駆動パルス信号ＣＰが供給されるインバータ回路ＩＶ１は、電流スイッチとしてのＮチャネルＭＯＳトランジスタ３８のゲートに接続されている。このトランジスタ３８のソースは、駆動電流源としてのＮチャネルＭＯＳトランジスタ３９のドレインに接続されている。また、トランジスタ３８のドレインは、端子１４に接続されている。この端子１４と電源Ｖｃｃとの間には、半導体レーザ１５が接続されている。
【０１０７】
上記トランジスタ３８の基板は、ＭＯＳトランジスタ９１のドレインおよび接地された抵抗９２に、それぞれ接続されている。上記トランジスタ９１のゲートには、駆動パルス信号ＣＰが供給される。このトランジスタ９１の基板およびソースは、接地されている。
【０１０８】
また、駆動パルス信号ＣＰが供給されるバッファ回路ＢＦ１は、フィルタとしてのキャパシタ２１を介して、上記トランジスタ３９のゲートに接続されている。このトランジスタ３９の基板およびソースは、接地されている。また、トランジスタ３９のゲートとソース（接地）との間には、フィルタを構成するキャパシタ２２が接続されている。
【０１０９】
さらに、上記インバータ回路ＩＶ１と電源Ｖｃｃとの間には、抵抗９３が挿入されている。
【０１１０】
このような構成によれば、半導体レーザ１５をＮチャネルＭＯＳトランジスタ３８，３９により駆動できるとともに、電流スイッチとしてのＮチャネルＭＯＳトランジスタ３８の切り換え時に生じるバックゲートからの切り換え電流Ｉｂｇをも抑制できるようになる。
【０１１１】
なお、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１１２】
【発明の効果】
以上、詳述したようにこの発明によれば、消費電流が小さく、しかも、高速動作が可能な記録装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるレーザ駆動回路の一例を示す回路構成図。
【図２】同じく、図１の回路における駆動電流に関するノイズ特性を示す特性図。
【図３】同じく、図１の回路における制御電圧に関するノイズ特性を示す特性図。
【図４】本発明の第２の実施形態にかかるレーザ駆動回路の構成を示す要部の概略図。
【図５】本発明の第３の実施形態にかかる光ディスク記録再生装置を示す概略構成図。
【図６】同じく、図５の装置における動作の一例を示すタイミングチャート。
【図７】本発明の第４の実施形態にかかるレーザ駆動回路の構成を示す要部の概略図。
【図８】本発明の第５の実施形態にかかるレーザ駆動回路の一例を示す回路構成図。
【図９】同じく、図８に示したレーザ駆動回路の構成を示す要部の概略図。
【図１０】本発明の第６の実施形態にかかるレーザ駆動回路の構成を示す要部の概略図。
【図１１】従来技術とその問題点を説明するために示す、レーザ駆動回路の回路構成図。
【符号の説明】
１，１’…レーザ駆動回路
２，６，１０，１４，１６，４２，４３，４４，４５，５０，５１，５２，５３，５４，５５，５８，５９，６０，６１，６２，６６，６７，６９…端子
３，６８…ＯＰアンプ
４，１８，２０，２０ａ，２０ｂ，３８，３９…ＮチャネルＭＯＳトランジスタ
５，１２，６３，６４，６５，８１，９２，９３…抵抗
７，８，９，１１，１３，１７，１９，１９ａ，１９ｂ，８２…ＰチャネルＭＯＳトランジスタ
１５…半導体レーザ
２１，２２…キャパシタ
３０，３１，３２，３３…波形
４１…光ディスク記録再生装置
４６，４７，４８，４９…駆動回路
５６…ロジック回路
５７…高周波信号重畳回路
５７ａ…発振器（ＯＳＣ）
５７ｂ…増幅器
７０…電源端子
７１，７２…接地（ＧＮＤ）端子
７３…光検出器
９１…ＭＯＳトランジスタ
Ｖｃｃ…電源
ＩＶ１，ＩＶ２…インバータ回路
Ｉｃ…設定電流
Ｉｍ…モニタ電流
Ｉ_ＬＤ…駆動電流
Ｖｃ…設定電圧
Ｖｇ…制御電圧
ＣＰ…駆動パルス信号
Ｃｄｇ…寄生容量
ＶＲＤＣ（Ｖｒ）…再生時駆動電流設定電圧
ＶＷＤＣ１（Ｖｗ１）…記録時駆動電流設定電圧
ＶＷＤＣ２（Ｖｗ２）…オーバードライブ電流設定電圧
ＶＥＤＣ（Ｖｅ）…消去時駆動電流設定電圧
ＥＮＢＬ…駆動回路のオン，オフ用制御信号
／ＯＵＴＲ…半導体レーザのオン，オフ設定用制御信号
／ＯＵＴＷ１…記録パルス信号
／ＯＵＴＷ２…オーバードライブ記録パルス信号
／ＯＵＴＥ…消去パルス信号
ＨＦＭ…高周波重畳回路のオン，オフ制御用制御信号
ＣＰＲ…再生時の駆動パルス信号
ＣＰＷ１…記録時の駆動パルス信号
ＣＰＷ２…記録時オーバードライブの駆動パルス信号
ＣＰＥ…消去時の駆動パルス信号
ＣＰＨＦＭ…高周波信号重畳回路の駆動パルス信号
Ｉｄｒ…再生電流
Ｉｄｗ１…記録電流
Ｉｄｗ２…記録時オーバードライブ電流
Ｉｄｅ…消去電流
Ａｓｅｔ…切り換え信号
ＢＦ１…バッファ回路
Ｉｂｇ…切り換え電流[0001]
BACKGROUND OF THE INVENTION
This invention Record The present invention relates to a recording device, in particular, a compact disc (CD-R (Recordable) / RW (Read Write)), a digital versatile disc (DVD-RAM (Random Access read write Memory)), a magneto-optical (MO) disc, etc. Optical disc recording / reproducing apparatus capable of writing data In It is related.
[0002]
[Prior art]
Conventionally, as a laser driving circuit applied to this type of apparatus, for example, a circuit described in Japanese Patent Publication No. 8-3904 (hereinafter referred to as a conventional example) is known.
[0003]
FIG. 11 shows a laser drive circuit described in the above conventional example. The laser drive circuit 100 includes an operational amplifier (hereinafter referred to as an OP amplifier) 101, an inverter circuit 102 having complementary output terminals, PNP transistors 103, 104, and 105, a resistor 106, a power supply terminal 110 to which a power supply Vcc is supplied, a drive Current I _LD The input terminal 111 is supplied with a set voltage Vc for setting the signal, the terminal 112 is supplied with a recording drive pulse signal CP, and the terminal 113 is connected with a semiconductor laser 114.
[0004]
The set voltage Vc supplied to the input terminal 111 is supplied to the non-inverting input terminal of the OP amplifier 101. Then, the base voltage of the PNP transistor 103 is controlled according to the set voltage Vc. The constant current Id output from the collector of the transistor 103 is supplied to the emitters of the PNP transistors 104 and 105 constituting the current switch.
[0005]
Further, the drive pulse signal CP supplied to the terminal 112 is supplied to the inverter circuit 102. The complementary output signals of the inverter circuit 102 are supplied to the bases of the transistors 104 and 105, respectively. When the drive pulse signal CP is at a high level, the transistor 105 is turned on by the output signal of the inverter circuit 102. As a result, the drive current I corresponding to the constant current Id is applied to the semiconductor laser 114 via the terminal 113. _LD Is supplied. On the other hand, when the drive pulse signal CP is at a low level, the transistor 104 is turned on by the output signal of the inverter circuit 102. Thereby, the constant current Id flows to the ground.
[0006]
However, in the conventional laser driving circuit 100 described above, the constant current Id flows to either of the transistors 104 and 105 regardless of whether the driving pulse signal CP is at a high level or low level. Usually, the drive current I of the semiconductor laser 114 during recording _LD Requires 100 mA or more. Therefore, in the laser driving circuit 100, a current of 100 mA or more is always consumed. Therefore, there is a problem that current consumption is large.
[0007]
In particular, when the laser drive circuit 100 is disposed in the vicinity of the semiconductor laser 114, the operating temperature of the semiconductor laser 114 is raised by the heat generated by the laser drive circuit 100. As a result, the driving current I of the semiconductor laser 114 is further increased. _LD Cause a serious problem of increasing
[0008]
On the other hand, optical disc recording / reproducing apparatuses have recently been required to operate at high speed for data recording. However, the conventional laser driving circuit 100 is configured using PNP transistors 103, 104, and 105. Therefore, it was essentially difficult to meet this requirement.
[0009]
[Problems to be solved by the invention]
As described above, the prior art has the disadvantages of large current consumption and inability to meet the demand for high-speed operation.
[0010]
Therefore, the present invention has a low current consumption and can be operated at high speed. Record It aims to provide a recording device.
[0011]
[Means for Solving the Problems]
According to one aspect of the present invention, a recording apparatus comprising: a drive circuit that generates a drive current during recording according to a set voltage during recording; and a semiconductor laser that is supplied with the drive current from the drive circuit The drive circuit is composed of one MOS transistor, is composed of a drive current source that generates a drive current corresponding to the set current corresponding to the set voltage, and one MOS transistor, and corresponds to the drive signal. A switch for supplying the drive current supplied from the drive current source to the semiconductor laser, and a stabilization circuit connected to the drive current source for stabilizing the drive current when the switch is switched. A suppression circuit comprising a resistor connected to the substrate of the MOS transistor forming the switch and a MOS transistor connected in parallel to the resistor for suppressing the noise current of the switch; A recording apparatus is provided.
[0014]
According to the above configuration The generation of the drive current can be controlled by the MOS transistor. As a result, current consumption can be reduced and high-speed data recording operation can be realized.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0016]
(First embodiment)
FIG. 1 shows a circuit configuration of a laser drive circuit 1 according to a first embodiment of the present invention.
[0017]
In this laser drive circuit 1, the terminal 2 has a drive current I _LD Is supplied with a set voltage Vc. A drive pulse signal CP is supplied to the terminal 16.
[0018]
The terminal 2 is connected to a non-inverting input terminal of an OP amplifier (control circuit) 3. The output terminal of the OP amplifier 3 is connected to the gate of the N channel MOS transistor 4. The source of the transistor 4 is connected to a grounded terminal 6 through a resistor 5. The terminal 6 is also connected to the substrate of the transistor 4.
[0019]
The drain of the transistor 4 is connected to the gates of P-channel MOS transistors 7, 8 and 9. The sources and substrates of these transistors 7, 8, 9 are connected to a terminal 10 to which a power supply Vcc is supplied. The drain of the transistor 7 is connected to the source of the P-channel MOS transistor 11. The substrate of the transistor 11 is connected to the terminal 10. The gate of the transistor 11 is connected to the terminal 6. Further, the drain of the transistor 11 is connected to the inverting input terminal of the OP amplifier 3 and is connected to the terminal 6 via the resistor 12.
[0020]
The drain of the transistor 8 is connected to the gate of the transistor 8. Further, the drain of the transistor 9 as a drive current source is connected to the source of a P-channel MOS transistor 13 as a current switch. The substrate of the transistor 13 is connected to the terminal 10. The drain of the transistor 13 is connected to the terminal 14. A semiconductor laser 15 is connected between the terminal 14 and the ground.
[0021]
On the other hand, the terminal 16 is connected to the gates of a P-channel MOS transistor 17 and an N-channel MOS transistor 18 constituting the inverter circuit IV1. The source and substrate of the transistor 17 are connected to the terminal 10. The source and substrate of the transistor 18 are connected to the terminal 6.
[0022]
The commonly connected drains of the transistors 17 and 18 are connected to the gate of the transistor 13 and to the gates of the P-channel MOS transistor 19 and the N-channel MOS transistor 20 constituting the inverter circuit IV2. The source and substrate of the transistor 19 are connected to the terminal 10. The source and substrate of the transistor 20 are connected to the terminal 6.
[0023]
The commonly connected drains of the transistors 19 and 20 are connected to the gates of the transistors 7, 8, and 9 through a capacitor 21 as a filter. A capacitor 22 constituting a filter is connected between the gate and source of the transistor 9.
[0024]
The gate widths W7 and W8 of the P-channel MOS transistors 7 and 8 are set to x (W7 = W8 = x). The gate width W9 of the P-channel MOS transistor 9 is set to N times the gate widths W7 and W8 of the transistors 7 and 8 (W9 = N · x).
[0025]
The gate width W11 of the P-channel MOS transistor 11 is set to 1 / N of the gate width W13 of the transistor 13 (W11 = W13 / N, W13 = N · W11). The gate lengths of the transistors 7, 8, 9, 11, and 13 are set to be equal to each other.
[0026]
The operation of the laser drive circuit 1 in the above configuration will be described. The set voltage Vc is supplied to the non-inverting input terminal of the OP amplifier 3 via the terminal 2. The gate of the transistor 4 is controlled by the output signal of the OP amplifier 3. Thereby, the setting current Ic flowing through the drain of the transistor 4 is controlled. This set current Ic is supplied to the gate and drain of the transistor 8.
[0027]
The gate voltage of the transistor 9 is controlled by the control voltage Vg of the transistor 8. Therefore, this transistor 9 causes the drive current I _LD Is generated. The gate width W9 of the transistor 9 is set to N times the gate width W8 of the transistor 8 as described above. Therefore, a large drive current Ic with a small set current Ic. _LD Can be generated.
[0028]
The control voltage Vg of the transistor 8 is also supplied to the gate of the transistor 7. The gate widths W7 and W8 of the transistor 7 and the transistor 8 are set to be equal to each other. Therefore, the transistor 7 generates a monitor current Im substantially equal to the set current Ic.
[0029]
This monitor current Im is supplied to the source of the transistor 11. The gate of the transistor 11 is grounded. Therefore, it is always on. As a result, the monitor current Im is fed back to the resistor 12 via the drain of the transistor 11.
[0030]
The monitor current Im is expressed by the following equation when the resistance value of the resistor 12 is Rm.
[0031]
Im = Vc / Rm≈Ic
On the other hand, the gate width W11 of the transistor 11 is set to 1 / N of the gate width W13 of the transistor 13, as described above. Therefore, the similarity between the monitor current generation path configured by the transistors 7 and 8 and the drive output path configured by the transistor 13 and the like is maintained. For this reason, the drive current I _LD The non-linearity and temperature characteristics with respect to the set current Ic are reflected in the monitor current Im. Therefore, the drive current I _LD Is corrected by the OP amplifier 3 so as to be always proportional to the set voltage Vc.
[0032]
Further, the drive pulse signal CP supplied to the terminal 16 is supplied to the input terminal of the inverter circuit IV1 constituted by the transistors 17 and 18. Then, the drive pulse signal CP whose level is inverted by the inverter circuit IV1 is supplied to the gate of the transistor 13.
[0033]
Therefore, when the drive pulse signal CP is at a high level, the transistor 13 is turned on. As a result, the drive current I generated by the transistor 9 is _LD Is supplied to the semiconductor laser 15. When the drive pulse signal CP is at a low level, the transistor 13 is turned off. As a result, the drive current I to the semiconductor laser 15 _LD Is interrupted. Therefore, the drive current I generated by the transistor 9 _LD Becomes zero and current consumption is reduced.
[0034]
By the way, when the transistor 13 is turned on / off, a large gate current (back gate current) is supplied to the back gate of the transistor 9 at the time of switching. For this reason, a large noise occurs in the control voltage Vg, and the drive current I _LD A large noise component is superimposed on.
[0035]
The capacitors 21 and 22 prevent this noise, and the drive current I _LD It functions as a stabilization circuit that stabilizes. That is, the capacitor 21 generates a correction current (correction pulse) from the output signal of the inverter circuit IV2, and supplies this to the gate of the transistor 9. In this way, the back gate current of the transistor 9 generated at the time of switching is canceled, and unnecessary noise is prevented from being generated. Note that using the capacitor 22 together with the capacitor 21 is particularly effective in removing large noise generated in the control voltage Vg.
[0036]
FIG. 2 shows the drive current I according to the presence or absence of the capacitor 21. _LD The simulation results are shown.
[0037]
In the figure, a waveform 30 shows a case where there is no capacitor 21. In this case, noise due to undershoot and large overshoot that occur when the transistor 13 is switched is caused by the drive current I _LD It can be seen that they are superimposed on each other. On the other hand, the waveform 31 shows the case where the capacitor 21 is provided. In this case, almost no noise is generated when the transistor 13 is switched, and it can be seen that it has an extremely fast pulse response speed.
[0038]
FIG. 3 shows a simulation result of the control voltage Vg according to the presence or absence of the capacitor 21.
[0039]
In the figure, a waveform 32 shows a case where the capacitor 21 is not provided. In this case, it can be seen that a large noise generated when the transistor 13 is switched is superimposed on the control voltage Vg. This is because the drive current I _LD Cause deterioration of the waveform. On the other hand, the waveform 33 shows a case where the capacitor 21 is provided. In this case, no significant noise is generated when the transistor 13 is switched, and the waveform of the control voltage Vg is relatively flat. Therefore, the waveform deterioration can be remarkably prevented.
[0040]
Although not shown here, by using the capacitor 22, the waveform 33 is further smoothed and noise generation is further suppressed.
[0041]
According to the first embodiment described above, the transistor 9 as the drive current source and the transistor 13 as the current switch are configured by MOS transistors. In addition, only when the drive pulse signal CP is at a high level, the drive current I _LD Is generated and supplied to the semiconductor laser 15 (when the drive pulse signal CP is at low level, the drive current I _LD Does not occur). For this reason, current consumption can be significantly reduced, and the amount of heat generated from these transistors 9 and 13 can be greatly reduced.
[0042]
In addition, by using a MOS transistor, it is possible to operate at a higher speed than a conventional circuit using bipolar transistors (see FIG. 11).
[0043]
The capacitor 21 suppresses the back gate current of the transistor 9 when the transistor 13 is switched. As a result, the drive current I due to noise _LD Waveform deterioration can be prevented. In particular, by connecting the capacitor 22 between the gate and source of the transistor 9, the waveform deterioration of the control voltage Vg due to noise can be significantly suppressed. Therefore, the drive current I _LD Can be switched at high speed, and a high-speed pulse response can be realized.
[0044]
Further, the transistors 7 and 8 having the same gate widths W7 and W8 generate the monitor current Im that can accurately monitor the set current Ic supplied to the gate of the transistor 9. Further, the monitor current Im is fed back to the resistor 12 through the transistor 11 in which the gate width W11 is set to 1 / N of the gate width W13 of the transistor 13. Then, the OP amplifier 3 is controlled so that the voltage of the resistor 12 is equal to the set voltage Vc. Accordingly, it is possible to generate an accurate set current Ic that reflects the nonlinearity and temperature characteristics generated in the transistor 9 as the drive current source and the transistor 13 as the current switch.
[0045]
(Second Embodiment)
FIG. 4 shows a simplified configuration of a laser drive circuit according to the second embodiment of the present invention.
[0046]
In the laser driving circuit 1 having the configuration shown in FIG. 1, the anode of the semiconductor laser 15 is connected to the terminal 14, the cathode is grounded, and the semiconductor laser 15 is driven by the P-channel MOS transistors 9 and 13. On the other hand, when the anode of the semiconductor laser 15 is connected to the power supply Vcc and the cathode is connected to the terminal 14, the semiconductor laser 15 can be driven by an N-channel MOS transistor.
[0047]
In this case, as shown in FIG. 4, the inverter circuit IV1 to which the drive pulse signal CP is supplied is connected to the gate of an N-channel MOS transistor 38 as a current switch. The source of this transistor 38 is connected to the drain of an N-channel MOS transistor 39 as a drive current source. The drain of the transistor 38 is connected to the terminal 14. A semiconductor laser 15 is connected between the terminal 14 and the power source Vcc.
[0048]
Further, the inverter circuit IV1 is connected to the inverter circuit IV2. The inverter circuit IV2 is connected to the gate of the transistor 39 through a capacitor 21 as a filter. A capacitor 22 constituting a filter is connected between the gate and source (ground) of the transistor 39.
[0049]
The substrate of the transistor 38 and the source and substrate of the transistor 39 are grounded. A capacitor Cdg in the figure is a parasitic capacitance existing between the gate and drain of the transistor 39.
[0050]
Even with such a configuration, the same effect as in the case of the first embodiment described above can be expected. For example, current consumption can be greatly reduced, and the amount of heat generated from the transistors 38 and 39 can be greatly reduced.
[0051]
In addition, high-speed operation is possible as compared with the conventional circuit using bipolar transistors (see FIG. 11).
[0052]
Furthermore, the drive current I _LD Can be switched at high speed, and a high-speed pulse response can be realized.
[0053]
(Third embodiment)
FIG. 5 shows a schematic configuration of an optical disc recording / reproducing apparatus using the laser driving circuit shown in FIG. 1 according to the third embodiment of the present invention. FIG. 6 is a timing chart showing an example of the operation of the optical disc recording / reproducing apparatus in FIG.
[0054]
In this optical disc recording / reproducing apparatus 41, a terminal driving current setting voltage VRDC for setting a driving current at the time of reproduction is set at a terminal 42, and a driving at recording time for setting a driving current at the time of recording at a terminal 43. The current setting voltage VWDC1 is set at the terminal 44, the overdrive current setting voltage VWDC2 for setting the overdrive current at the time of recording, and the terminal 45 is set at the erasing driving current for setting the driving current at the erasing. A voltage VEDC is supplied.
[0055]
These set voltages VRDC, VWDC1, VWDC2, and VEDC are supplied to one input terminals of the drive circuits 46, 47, 48, and 49 as voltage signals Vr, Vw1, Vw2, and Ve, respectively. These drive circuits 46, 47, 48, and 49 have the configuration shown in FIG. 1, and one input terminal of each of the drive circuits 46, 47, 48, and 49 corresponds to the terminal 2 in FIG.
[0056]
Further, a control signal ENBL for turning on / off each of the drive circuits 46, 47, 48, 49 is provided at the terminal 50, and a control signal / OUTR for setting the on / off of the semiconductor laser 15 is provided at the terminal 51. The ON / OFF control of the recording pulse signal / OUTW1, the overdrive recording pulse signal / OUTW2 at the terminal 53, the erasing pulse signal / OUTE at the terminal 54, and the high frequency superposition circuit 57 at the terminal 55 Control signals HFM to be supplied are respectively supplied.
[0057]
These signals ENBL, / OUTR, / OUTW1, / OUTW2, / OUTE, HFM are supplied to the logic circuit 56. As shown in FIG. 6, the logic circuit 56, according to the signals ENBL, / OUTR, / OUTW1, / OUTW2, / OUTE, HFM, drive pulse signal CPR during reproduction, drive pulse signal CPW1 during recording, recording A drive pulse signal CPW2 for time overdrive, a drive pulse signal CPE for erase, and a drive pulse signal CPHFM for the high frequency signal superimposing circuit 57 are generated.
[0058]
The drive pulse signals CPR, CPW1, CPW2, and CPE are supplied to the other input terminals (corresponding to the terminal 16 in FIG. 1) of the drive circuits 46, 47, 48, and 49, respectively. The drive pulse signal CPHFM is supplied to an oscillator (OSC) 57 a that constitutes the high-frequency signal superimposing circuit 57.
[0059]
As shown in FIG. 6, the drive circuits 46, 47, 48, and 49 have a reproduction current Idr according to the set voltages VRDC, VWDC1, VWDC2, and VEDC, and the drive pulse signals CPR, CPW1, CPW2, and CPE. The recording current Idw1, the recording overdrive current Idw2, and the erasing current Ide are generated. Further, at the time of reproduction and erasure, a high frequency signal (superimposed current) supplied from the high frequency signal superimposing circuit 57 is superimposed on the reproduction current Idr and the erasing current Ide.
[0060]
As shown in FIG. 6, the drive current I for driving the semiconductor laser 15 in the reproduction and erasure of the data recorded on the optical disc and the data recording operation on the optical disc. _LD Is generated based on the reproduction current Idr. That is, at the time of erasing, the erasing current Ide is superimposed on the reproduction current Idr. At the time of recording, a recording current Idw1 and a recording overdrive current Idw2 are further superimposed on the reproduction current Idr. The drive current I generated in this way _LD Is supplied to the semiconductor laser 15 via a terminal 58 (corresponding to the terminal 14 in FIG. 1).
[0061]
A switching signal Aset for setting the amplitude of the superimposed current at the time of reproduction or erasure is supplied to the terminal 59 of the optical disc recording / reproducing apparatus 41. This switching signal Aset is supplied to an amplifier 57b connected to the oscillator 57a.
[0062]
Furthermore, resistors 63, 64, and 65 are connected to the terminals 60, 61, and 62, respectively. The resistor 63 is a resistor for adjusting the oscillation amplitude of the oscillator 57a during reproduction. The resistor 64 is a resistor for adjusting the oscillation amplitude of the oscillator 57a at the time of erasing. These resistors 63 and 64 are connected to the amplifier 57b. The resistor 65 is a resistor for adjusting the oscillation frequency of the oscillator 57a, and is connected to the oscillator 57a.
[0063]
Further, a photodetector 73 for monitoring the light emission output of the semiconductor laser 15 is connected to the terminals 66 and 67. The light emission output of the semiconductor laser 15 detected by the photodetector 73 is supplied to an OP amplifier 68. By the OP amplifier 68, the light emission output is subjected to current / voltage conversion and output (AOUT) from the output terminal 69.
[0064]
The terminal 70 is a power supply terminal to which the power supply Vcc is connected, and the terminals 71 and 72 are ground (GND) terminals.
[0065]
According to the configuration of the third embodiment described above, the reproducing current Idr, the recording current Idw1, the recording overdrive current Idw2, and the erasing current Ide are driven by the driving circuits 46, 47, 48, and 49 having the configuration shown in FIG. It is generated by. Therefore, it is possible to realize the optical disc recording / reproducing apparatus 41 that can greatly reduce the current consumption and can operate at high speed.
[0066]
In addition, the generation of noise in each of the drive circuits 46, 47, 48, 49 can be prevented. Therefore, there is an advantage that the entire noise in the optical disc recording / reproducing apparatus 41 can be reduced.
[0067]
(Fourth embodiment)
FIG. 7 shows a simplified configuration of a laser drive circuit according to the fourth embodiment of the present invention.
[0068]
In the laser drive circuit 1 shown in FIG. 1 described above, the drive current I _LD A case has been described in which the noise component superimposed on is removed by the capacitor 21. In this configuration, the switching current (narrow switching noise current) generated in the back gate when the transistor 13 is further switched is the drive current I _LD It is also possible to prevent the addition to.
[0069]
In this case, as shown in FIG. 7, the inverter circuit IV1 to which the drive pulse signal CP is supplied is connected to the inverter circuit IV2 and the gate of the P-channel MOS transistor 13 as a current switch.
[0070]
The source of this transistor 13 is connected to the drain of a P-channel MOS transistor 9 as a drive current source. The substrate of the transistor 13 is connected to the resistor 81 and the drain of the P-channel MOS transistor 82. Further, the drain of the transistor 13 is connected to the terminal 14. A semiconductor laser 15 is connected between the terminal 14 and the ground.
[0071]
The inverter circuit IV2 is connected to the gate of the transistor 82 and is connected to the gate of the transistor 9 through the capacitor 21 as a filter. The substrate and source of the transistor 9 are connected to the power supply Vcc. The power source Vcc is connected to the resistor 81 and the substrate and source of the transistor 82.
[0072]
In such a configuration, the back gate current of the transistor 9 (noise component due to the parasitic capacitance Cdg existing between the gate and the drain of the transistor 9) generated at the time of switching is used as a correction current (anti-phase noise) generated by the capacitor 21. Can be canceled by a correction pulse as a component). As a result, generation of unnecessary noise can be prevented, and the drive current I _LD It is possible to prevent a large noise component from being superimposed on the image.
[0073]
Further, the switching current Ibg from the back gate, which is generated when the transistor 13 is switched, can be suppressed by the transistor 82 and the resistor 81 connected in parallel to the transistor 82. That is, the resistor 81 is inserted between the back gate of the transistor 13 and the power supply Vcc. Thereby, the very steep switching current Ibg from the back gate of the transistor 13 can be suppressed.
[0074]
However, when the resistor 81 is inserted, the back gate voltage varies depending on the switching pulse train. In order to improve this, when the transistor 13 is off, the transistor 82 is turned on to reset the back gate voltage to the power supply Vcc. In this way, the switching current Ibg becomes the drive current I _LD Is added to the drive current I _LD It is possible to greatly reduce the overshoot occurring in the case.
[0075]
Moreover, when the transistor 13 is off, its back gate is fixed at the potential of the power supply Vcc. Therefore, it is possible to realize a high-speed and high-accuracy laser driving circuit that is not subject to fluctuations in the period of the pulse train.
[0076]
(Fifth embodiment)
FIG. 8 shows a circuit configuration of a laser driving circuit according to the fifth embodiment of the present invention. FIG. 9 shows a simplified configuration of the laser driving circuit in FIG.
[0077]
In FIG. 8, the terminal 2 of the laser drive circuit 1 ′ has a drive current I _LD Is supplied with a set voltage Vc. A drive pulse signal CP is supplied to the terminal 16.
[0078]
The terminal 2 is connected to the non-inverting input terminal of the OP amplifier 3. The output terminal of the OP amplifier 3 is connected to the gate of the N channel MOS transistor 4. The source of the transistor 4 is connected to a grounded terminal 6 through a resistor 5. The terminal 6 is also connected to the substrate of the transistor 4.
[0079]
The drain of the transistor 4 is connected to the gates of P-channel MOS transistors 7, 8 and 9. The sources and substrates of these transistors 7, 8, 9 are connected to a terminal 10 to which a power supply Vcc is supplied.
[0080]
The drain of the transistor 7 is connected to the source of the P-channel MOS transistor 11. The substrate of the transistor 11 is connected to the terminal 10. The gate of the transistor 11 is connected to the terminal 6. Further, the drain of the transistor 11 is connected to the inverting input terminal of the OP amplifier 3 and is connected to the terminal 6 via the resistor 12.
[0081]
The drain of the transistor 8 is connected to the gate of the transistor 8. Further, the drain of the transistor 9 as a drive current source is connected to the source of a P-channel MOS transistor 13 as a current switch. The substrate of the transistor 13 is connected to the drain of the MOS transistor 91 and is connected to the terminal 10 via the resistor 92. The drain of the transistor 13 is connected to the terminal 14. A semiconductor laser 15 is connected between the terminal 14 and the ground.
[0082]
On the other hand, the gate of the transistor 91 is connected to the terminal 16. The source and substrate of the transistor 91 are connected to the terminal 10.
[0083]
The terminal 16 is connected to the gates of a P-channel MOS transistor 17 and an N-channel MOS transistor 18 constituting the inverter circuit IV1. The source and substrate of the transistor 17 are connected to the terminal 10. The substrate of the transistor 18 is connected to the terminal 6, and the source is connected to the terminal 6 via a resistor 93. The commonly connected drains of the transistors 17 and 18 are connected to the gate of the transistor 13.
[0084]
Further, the terminal 16 is connected to the gates of a P-channel MOS transistor 19a and an N-channel MOS transistor 20a constituting a buffer circuit (non-inverter circuit) BF1. The source and substrate of the transistor 19a are connected to the terminal 10. The source and substrate of the transistor 20a are connected to the terminal 6.
[0085]
The commonly connected drains of these transistors 19a and 20a are connected to the gates of a P-channel MOS transistor 19b and an N-channel MOS transistor 20b that constitute the buffer circuit BF1. The source and substrate of the transistor 19b are connected to the terminal 10. The source and substrate of the transistor 20b are connected to the terminal 6.
[0086]
The commonly connected drains of the transistors 19b and 20b are connected to the gates of the transistors 7, 8, and 9 through a capacitor 21 as a filter. A capacitor 22 constituting a filter is connected between the gate and source of the transistor 9.
[0087]
The gate widths W7 and W8 of the P-channel MOS transistors 7 and 8 are set to x (W7 = W8 = x). The gate width W9 of the P-channel MOS transistor 9 is set to N times the gate widths W7 and W8 of the transistors 7 and 8 (W9 = N · x).
[0088]
The gate width W11 of the P-channel MOS transistor 11 is set to 1 / N of the gate width W13 of the transistor 13 (W11 = W13 / N, W13 = N · W11). The gate lengths of the transistors 7, 8, 9, 11, and 13 are set to be equal to each other.
[0089]
The operation of the laser drive circuit 1 ′ in the above configuration will be described. The set voltage Vc is supplied to the non-inverting input terminal of the OP amplifier 3 via the terminal 2. The gate of the transistor 4 is controlled by the output signal of the OP amplifier 3. Thereby, the setting current Ic flowing through the drain of the transistor 4 is controlled.
[0090]
This set current Ic is supplied to the gate and drain of the transistor 8. The gate voltage of the transistor 9 is controlled by the control voltage Vg of the transistor 8. Therefore, this transistor 9 causes the drive current I _LD Is generated.
[0091]
The gate width W9 of the transistor 9 is set to N times the gate width W8 of the transistor 8 as described above. Therefore, a large drive current Ic with a small set current Ic. _LD Can be generated.
[0092]
The control voltage Vg of the transistor 8 is also supplied to the gate of the transistor 7. The gate widths W7 and W8 of the transistor 7 and the transistor 8 are set to be equal to each other. Therefore, the transistor 7 generates a monitor current Im substantially equal to the set current Ic.
[0093]
This monitor current Im is supplied to the source of the transistor 11. The gate of the transistor 11 is grounded. Therefore, it is always on. As a result, the monitor current Im is fed back to the resistor 12 via the drain of the transistor 11.
[0094]
The monitor current Im is expressed by the following equation when the resistance value of the resistor 12 is Rm.
[0095]
Im = Vc / Rm≈Ic
On the other hand, the gate width W11 of the transistor 11 is set to 1 / N of the gate width W13 of the transistor 13, as described above. Therefore, the similarity between the monitor current generation path configured by the transistors 7 and 8 and the drive output path configured by the transistor 13 and the like is maintained. For this reason, the drive current I _LD The non-linearity and temperature characteristics with respect to the set current Ic are reflected in the monitor current Im. Therefore, the drive current I _LD Is corrected by the OP amplifier 3 so as to be always proportional to the set voltage Vc.
[0096]
Further, the drive pulse signal CP supplied to the terminal 16 is supplied to the input terminal of the inverter circuit IV1 constituted by the transistors 17 and 18. Then, the drive pulse signal CP whose level is inverted by the inverter circuit IV1 is supplied to the gate of the transistor 13. Therefore, when the drive pulse signal CP is at a high level, the transistor 13 is turned on. As a result, the drive current I generated by the transistor 9 is _LD Is supplied to the semiconductor laser 15.
[0097]
When the drive pulse signal CP is at a low level, the transistor 13 is turned off. As a result, the drive current I to the semiconductor laser 15 _LD Is interrupted. Therefore, the drive current I generated by the transistor 9 _LD Becomes zero and current consumption is reduced.
[0098]
Next, with reference to FIG. 9, a method for suppressing the switching current Ibg from the back gate, which occurs at the time of switching of the P-channel MOS transistor 13 as a current switch, will be described.
[0099]
In FIG. 9, the capacitor 21 generates a correction current (correction pulse that is a noise component of opposite phase) from the output signal of the buffer circuit BF1. Then, the correction current is supplied to the gate of the transistor 9 to prevent unnecessary noise from being generated. The buffer circuit BF1 is provided for the purpose of adjusting the timing for supplying a correction current for canceling the back gate current of the transistor 9 generated when the transistor 13 is switched to the gate of the transistor 9.
[0100]
Further, the switching current Ibg from the back gate of the transistor 13 can be suppressed by the resistor 92 inserted between the substrate of the transistor 13 and the power source Vcc.
[0101]
At this time, by inserting the resistor 92, the back gate voltage varies according to the switching pulse train. This fluctuation of the back gate voltage is improved by turning on the transistor 91 arranged in parallel with the resistor 92 and resetting the back gate voltage to the power supply Vcc when the transistor 13 is off.
[0102]
Further, the switching current Ibg from the back gate of the transistor 13 can be suppressed by the resistor 93 inserted between the inverter circuit IV1 and the ground. That is, the switching current Ibg can also be suppressed by delaying the fall of the gate voltage when the transistor 13 is turned on using the time constant of the resistor 93 and the gate parasitic capacitance.
[0103]
With this configuration, the switching current Ibg is changed to the drive current I _LD Is added to the drive current I _LD Can significantly reduce overshoot. Moreover, when the transistor 13 is off, its back gate voltage is fixed to the potential of the power supply Vcc. Therefore, it is possible to realize a high-speed and high-accuracy laser driving circuit that is not subject to fluctuations in the period of the pulse train.
[0104]
(Sixth embodiment)
FIG. 10 shows a simplified configuration of a laser drive circuit according to the sixth embodiment of the present invention.
[0105]
This laser drive circuit is a laser drive circuit in which the semiconductor laser 15 shown in FIG. 4 is driven by N channel MOS transistors 38 and 39, and further includes an N channel MOS transistor 38 as a current switch. This is an example in which the switching current Ibg from the back gate generated at the time of switching can be suppressed.
[0106]
In this case, as shown in FIG. 10, the inverter circuit IV1 to which the drive pulse signal CP is supplied is connected to the gate of an N-channel MOS transistor 38 as a current switch. The source of this transistor 38 is connected to the drain of an N-channel MOS transistor 39 as a drive current source. The drain of the transistor 38 is connected to the terminal 14. A semiconductor laser 15 is connected between the terminal 14 and the power source Vcc.
[0107]
The substrate of the transistor 38 is connected to the drain of the MOS transistor 91 and the grounded resistor 92, respectively. A drive pulse signal CP is supplied to the gate of the transistor 91. The substrate and source of this transistor 91 are grounded.
[0108]
The buffer circuit BF1 to which the drive pulse signal CP is supplied is connected to the gate of the transistor 39 via the capacitor 21 as a filter. The substrate and source of the transistor 39 are grounded. A capacitor 22 constituting a filter is connected between the gate and source (ground) of the transistor 39.
[0109]
Further, a resistor 93 is inserted between the inverter circuit IV1 and the power source Vcc.
[0110]
According to such a configuration, the semiconductor laser 15 can be driven by the N channel MOS transistors 38 and 39, and the switching current Ibg from the back gate generated when the N channel MOS transistor 38 as the current switch is switched can be suppressed. Become.
[0111]
The present invention is not limited to the above (respective) embodiments, and various modifications can be made without departing from the scope of the invention at the stage of implementation. Further, the above (each) embodiment includes various stages of the invention, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if several constituent requirements are deleted from all the constituent requirements shown in the (each) embodiment, the problem (at least one) described in the column of the problem to be solved by the invention can be solved. When the effect (at least one of the effects) described in the “Effect” column is obtained, a configuration from which the constituent requirements are deleted can be extracted as an invention.
[0112]
【The invention's effect】
As described above in detail, according to the present invention, current consumption is small and high-speed operation is possible. Record Recording device can be provided.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing an example of a laser drive circuit according to a first embodiment of the present invention.
2 is a characteristic diagram showing noise characteristics related to drive current in the circuit of FIG.
3 is a characteristic diagram showing noise characteristics related to a control voltage in the circuit of FIG.
FIG. 4 is a schematic diagram of a main part showing a configuration of a laser drive circuit according to a second embodiment of the present invention.
FIG. 5 is a schematic configuration diagram showing an optical disc recording / reproducing apparatus according to a third embodiment of the present invention.
6 is a timing chart showing an example of the operation of the apparatus shown in FIG.
FIG. 7 is a schematic diagram of a main part showing a configuration of a laser drive circuit according to a fourth embodiment of the present invention.
FIG. 8 is a circuit configuration diagram showing an example of a laser drive circuit according to a fifth embodiment of the present invention.
FIG. 9 is a schematic diagram of the main part showing the configuration of the laser driving circuit shown in FIG. 8;
FIG. 10 is a schematic diagram of a main part showing a configuration of a laser drive circuit according to a sixth embodiment of the present invention.
FIG. 11 is a circuit configuration diagram of a laser driving circuit shown for explaining the prior art and its problems.
[Explanation of symbols]
1,1 '... Laser drive circuit
2, 6, 10, 14, 16, 42, 43, 44, 45, 50, 51, 52, 53, 54, 55, 58, 59, 60, 61, 62, 66, 67, 69 ... terminals
3,68 ... OP amplifier
4, 18, 20, 20a, 20b, 38, 39 ... N-channel MOS transistor
5, 12, 63, 64, 65, 81, 92, 93 ... resistance
7, 8, 9, 11, 13, 17, 19, 19a, 19b, 82... P-channel MOS transistor
15 ... Semiconductor laser
21, 22 ... capacitors
30, 31, 32, 33 ... waveform
41. Optical disk recording / reproducing apparatus
46, 47, 48, 49 ... drive circuit
56: Logic circuit
57. High frequency signal superposition circuit
57a ... Oscillator (OSC)
57b ... Amplifier
70: Power supply terminal
71, 72 ... Ground (GND) terminals
73. Photodetector
91 ... MOS transistor
Vcc ... Power supply
IV1, IV2 ... Inverter circuit
Ic: Setting current
Im: Monitor current
I _LD ... Drive current
Vc: Setting voltage
Vg: Control voltage
CP: Drive pulse signal
Cdg ... parasitic capacitance
VRDC (Vr): drive current setting voltage during reproduction
VWDC1 (Vw1) ... drive current setting voltage during recording
VWDC2 (Vw2) ... Overdrive current setting voltage
VEDC (Ve): Erase drive current setting voltage
ENBL: Drive circuit on / off control signal
/OUTR...Control signal for turning on / off the semiconductor laser
/OUTW1...Recording pulse signal
/OUTW2...Overdrive recording pulse signal
/OUTE...Erasing pulse signal
HFM: Control signal for on / off control of high frequency superposition circuit
CPR: Drive pulse signal during playback
CPW1: Drive pulse signal during recording
CPW2: Overdrive drive pulse signal during recording
CPE: Drive pulse signal for erasing
CPHFM: Driving pulse signal of high frequency signal superimposing circuit
Idr: Regenerative current
Idw1 ... recording current
Idw2: Overdrive current during recording
Ide ... Erase current
Set ... Switching signal
BF1 ... Buffer circuit
Ibg ... Switching current

Claims

A drive circuit that generates a drive current during recording in accordance with a set voltage during recording;
A recording apparatus comprising: a semiconductor laser to which the driving current from the driving circuit is supplied;
The drive circuit is
A drive current source configured by one MOS transistor and generating a drive current corresponding to a set current corresponding to the set voltage;
A switch configured by one MOS transistor and supplying the drive current supplied from the drive current source to the semiconductor laser in response to a drive signal;
A stabilization circuit connected to the drive current source and stabilizing the drive current when the switch is switched ;
A recording circuit comprising: a resistor connected to a substrate of a MOS transistor forming the switch, and a suppression circuit including a MOS transistor connected in parallel to the resistor for suppressing a noise current of the switch. apparatus.

The recording apparatus according to claim 1, wherein the drive circuit further includes a control circuit that detects the set current and controls the set current according to the set voltage.

The recording apparatus according to claim 1, wherein the stabilization circuit includes a first capacitor connected to a gate of a MOS transistor that forms the drive current source.

A first inverter circuit that inverts the level of the drive signal; and a second inverter circuit that inverts the level of the output signal from the first inverter circuit;
The recording apparatus according to claim 3 , wherein the first capacitor generates a correction current from an output signal of the second inverter circuit.

A first inverter circuit that inverts the level of the drive signal; and a first non-inverter circuit that non-inverts the level of the drive signal;
The recording apparatus according to claim 3 , wherein the first capacitor generates a correction current from an output signal of the first non-inverter circuit.

The recording apparatus according to claim 1, wherein the stabilization circuit includes a second capacitor connected between a gate and a source of a MOS transistor that forms the drive current source.