JP4077063B2

JP4077063B2 - BiCMOS built-in light receiving semiconductor device

Info

Publication number: JP4077063B2
Application number: JP01931198A
Authority: JP
Inventors: 正哲佐原; 高志鈴木
Original assignee: Hamamatsu Photonics KK
Current assignee: Hamamatsu Photonics KK
Priority date: 1997-05-27
Filing date: 1998-01-30
Publication date: 2008-04-16
Anticipated expiration: 2018-01-30
Also published as: JPH1145988A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＢｉＣＭＯＳ内蔵受光半導体装置に関し、特に、縦型ＰＮＰトランジスタ（縦型ＰＮＰ−Ｔｒ）、ＭＯＳトランジスタおよび紫外領域、可視領域から近赤外領域にわたり高感度のアバランシェフォトダイオード（ＡＰＤ）を備えたＢｉＣＭＯＳ内蔵受光半導体装置に関する。
【０００２】
【従来の技術】
従来、ＡＰＤの殆どは単独素子として形成されていた。このため、受光した信号を処理するために、ＡＰＤは信号処理用集積回路と共に使用され、または信号処理用半導体装置と同一パッケージに組み立てられて、ハイブリッド集積回路（ハイブリッドＩＣ）として使用されていた。
【０００３】
一方、特開平２ー２１８１６０号公報には、ＣＣＤまたはＭＯＳ型トランジスタとＡＰＤとを形成する例が提案されている。この例では、イメージセンサにおいて、トランジスタ等の能動素子とＡＰＤとをモノリシックに構成している。
【０００４】
ＡＰＤをモノリシックに形成する場合、一般にＡＰＤは高速の用途に使用されるため、信号処理回路も高速、且つ広帯域で動作できる素子を必要とする。このような素子として、高速のＮＰＮトランジスタ（ＮＰＮ−Ｔｒ）およびＰＮＰトランジスタ（ＰＮＰ−Ｔｒ）が考えられる。ＮＰＮ−Ｔｒは、高速動作に適した縦型構造のものが容易に形成できる。ところが、ＰＮＰ−Ｔｒは、ＮＰＮ−Ｔｒ製造プロセスにおいて寄生的に形成される横型構造となるので、低速で帯域も狭い。
【０００５】
【発明が解決しようとする課題】
しかし、ハイブリッドＩＣとする方法では、ＡＰＤと信号処理回路とを同一パッケージに組み立てるので、組立ての構成が複雑である。また、ハイブリッドＩＣであるために、誘導により雑音を生じやすく、また寄生容量も増加する。更に、信号処理回路と共にＡＰＤをアレイ化して配置することが困難である。
【０００６】
特開平２ー２１８１６０号公報に記載された例では、選択エピタキシャル成長等の複雑な製造工程を必要とするため、ＡＰＤの特性が十分に得られなかったり、ＡＰＤを安定して製造することが困難であったりする。また、この公報に開示されたＮＰＮトランジスタは寄生的な構造をしているので、エミッタ抵抗、コレクタ抵抗、ベース抵抗といった寄生抵抗が大きい。このため、トランジスタの直線性や周波数特性等がＡＰＤからの信号を処理するには必ずしも十分ではない。言い換えれば、微弱な高速光信号を検出できる高性能なＡＰＤを製造するには、ＡＰＤのＰＮ接合の形成条件に厳しい制約があり、特性が素子構造に依存する。一方、バイポーラトランジスタやＭＯＳ型トランジスタ等の集積回路は、これらの素子を集積するために、製造条件に制約がある。このため、両者の特性を引き出しつつ、同一基板上に形成することは難しい。
【０００７】
一方、バイポーラトランジスタを形成するためには、基板上にエピタキシャル層を成長する。ところが、バイポーラトランジスタに使用するエピタキシャル層は比較的薄いが、近赤外領域まで高い感度を得るために、ＡＰＤでは比較的厚いエピタキシャル層が必要である。この要求を両立させることも難しい。
【０００８】
ＡＰＤの信号処理回路に使用する素子として、縦型ＮＰＮ−Ｔｒに加えて、縦型ＰＮＰ−Ｔｒがあると非常に便利である。縦型ＮＰＮ−Ｔｒを構成するには、Ｐ型基板を用いるのが好適である。そこで、縦型ＰＮＰ−ＴｒもＰ型基板上に構成しなくてはならない。しかし、Ｐ型基板では、縦型ＰＮＰ−Ｔｒのコレクタを基板と分離できないので、コレクタが常に接地されてしまう。したがって、信号処理回路に好適な縦型ＰＮＰ−Ｔｒを得ることができない。
【０００９】
本発明の目的は、縦型ＰＮＰ−ＴｒおよびＡＰＤの特性を損なうことなく、これらを同一のＰ型半導体基板上に構成したＢｉＣＭＯＳ内蔵受光半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
そこで、本発明は次のような構成とした。
【００１１】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、Ｐ型半導体基板１内の上面表層のアバランシェフォトダイオード形成領域（ＡＰＤ形成領域）および縦型ＰＮＰトランジスタ形成領域（縦型ＰＮＰ−Ｔｒ形成領域）に形成されたＮ型第１埋め込み層３と、Ｐ型半導体基板１およびＮ型第１埋め込み層３上であって、ＡＰＤ形成領域、縦型ＰＮＰ−Ｔｒ形成領域、ＭＯＳ型Ｐチャネルトランジスタ形成領域（ＰＭＯＳ−Ｔｒ形成領域）、ＭＯＳ型Ｎチャネルトランジスタ形成領域（ＮＭＯＳ−Ｔｒ形成領域）および縦型ＮＰＮトランジスタ形成領域（縦型ＮＰＮ−Ｔｒ形成領域）に形成されたＰ型第１半導体層５と、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域のＰ型第１半導体層５内の上面表層に形成されたＮ型第２埋め込み領域７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上であって、Ｐ型第１半導体層５内の上面表層に形成されたＰ型第１埋め込み層９と、ＡＰＤ形成領域のＮ型第１埋め込み層３上であって、Ｐ型第１半導体層５内の上面表層に形成されたＰ型第２埋め込み層１１と、Ｐ型第１半導体層５、Ｐ型第１埋め込み層９、Ｐ型第２埋め込み層１１およびＮ型第２埋め込み領域７上に形成されたＰ型第２半導体層１３と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込み領域７上に接して形成されたＮ型第１半導体層１５と、ＰＭＯＳ−Ｔｒ形成領域のＮ型第２埋め込み領域７上に接して形成されたＮ型第２半導体層１７と、縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９上に形成されたＮ型第３半導体層１９と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第１半導体層１５内の表面上層に形成されたＮ型第４半導体層２５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第１半導体層１５内の表面上層にあって、Ｎ型第４半導体層２５の底面および側面を囲んで形成されたＰ型第３半導体層２７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第３半導体層１９内の表面上層に形成されたＰ型第４半導体層２９と、を備えて成り、縦型ＰＮＰ−Ｔｒは、当該縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９、Ｐ型第１半導体層５およびＰ型第２半導体層１３をコレクタとし、Ｎ型第３半導体層１９をベースとし、Ｐ型第４半導体層２９をエミッタとして構成され、縦型ＮＰＮ−Ｔｒは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込み領域７およびＮ型第１半導体層１５をコレクタとし、Ｐ型第３半導体層２７をベースとし、Ｎ型第４半導体層２５をエミッタとし構成され、ＡＰＤは、当該ＡＰＤ形成領域のＰ型第１半導体層５およびＰ型第２半導体層１３をアノードとし、ＡＰＤ形成領域のＮ型第１埋め込み層３をカソードとして構成され、更に、縦型ＰＮＰ−Ｔｒのコレクタは、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上に接すると共にＰ型第１埋め込み層９を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第５半導体領域４１とにより分離され、ＡＰＤのアノードは、ＡＰＤ形成領域のＮ型第１埋め込み層３上に接すると共にＰ型第２埋め込み層１１を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第６半導体領域４２とにより分離されている。
【００１２】
このように、Ｐ型第１半導体層５とＰ型第２半導体層１３とをＮ型第１埋め込み層３上に形成してＡＰＤのアノードとしたので、これらのＰ型層全体の厚さによってＡＰＤの特性を向上できる。また、Ｎ型第２埋め込み領域７およびＰ型第１埋め込み層９をＰ型第１半導体層５上に形成するので、Ｐ型第２半導体層１３の厚さを調整して、縦型ＮＰＮ−Ｔｒおよび縦型ＰＮＰ−Ｔｒの特性をそれぞれ向上できる。つまり、Ｐ型第１半導体層５の厚さをＡＰＤの特性に合わせて変更すれば、バイポーラトランジスタの特性に影響を与えずにＡＰＤの長波長に対する感度を変更できる。
【００１３】
ＡＰＤ形成領域において、Ｎ型第１埋め込み層３をＰ型基板１上に形成しているので、カソードを分離できる。また、Ｐ型第２埋め込み層１１を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第６半導体領域４２とからなる分離領域をＮ型第１埋め込み層３上に接して設け、この分離領域により、Ｐ型第１半導体層５およびＰ型第２半導体層１３をＰ型基板１と分離したので、アノードを分離できる。このように、アノードおよびカソードが分離されるので、ＡＰＤを独立した素子として取り扱うことができる。更に、Ｐ型第１半導体層５上の表面上層にＰ型第２埋め込み層１１を形成したので、ＡＰＤの特性の調整が容易になる。つまり、Ｐ型第２埋め込み層１１の不純物プロファイルにより、アバランシェ降伏電圧を調整できる。
【００１４】
縦型ＰＮＰ−Ｔｒ形成領域において、Ｎ型第１埋め込み層３上にＰ型第１埋め込み層９を形成するので、コレクタをＰ型基板１から分離できる。また、Ｎ型第１埋め込み層３上に接して上記分離領域を設け、Ｐ型第１半導体層５およびＰ型第２半導体層１３を他のＰ型半導体層と分離したので、コレクタを分離できる。更に、Ｐ型第１半導体層５上にＰ型第１埋め込み層９を形成するので、コレクタ抵抗を低減できる。更に、また、Ｎ型第３半導体層１９をベースとし、Ｐ型第４半導体層２９をエミッタとするので、ベースプロファイルとエミッタ接合の形成を他の素子と独立して制御できる。つまり、縦型ＰＮＰ−Ｔｒの電流増幅率、アーリ電圧および周波数特性等を高性能にできる。
【００１５】
縦型ＮＰＮ−Ｔｒ形成領域において、Ｐ型第１半導体層５上にＮ型第２埋め込み領域７を形成しているので、低抵抗のコレクタを形成できると共に、コレクタをＰ型基板１から分離できる。また、Ｐ型第３半導体層２７をベースとし、Ｎ型第４半導体層２５をエミッタとするので、ベースプロファイルとエミッタの接合形成を他の素子と独立して制御できる。つまり、縦型ＮＰＮ−Ｔｒの電流増幅率、アーリ電圧および周波数特性等を高性能にできる。
【００１６】
ＮＭＯＳ−Ｔｒ形成領域を、Ｐ型第２半導体層１３の上面表層に設けるので、製造工程が簡素にできる。
【００１７】
また、ＰＭＯＳ−Ｔｒ形成領域を、Ｎ型第２埋め込み領域７上のＮ型第２半導体層１７の上面表層に設けるので、このＮ型層をベースとする寄生のＰＮＰトランジスタのｈ_feを小さくできる。このため、ラッチアップ耐性を向上できる。
【００１８】
分離領域が、Ｎ型第２埋め込み領域７とこの上に形成されたＮ型第５半導体領域４１、Ｎ型第６半導体領域４２とにより構成されるので、小さい分離領域で素子分離ができる。この結果、ＮＭＯＳ−Ｔｒ形成領域のＰ型第１半導体層５を他の素子形成領域と分離できる。
【００１９】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、縦型ＰＮＰ−ＴｒのベースであるＮ型第３半導体層１９が、Ｎ型第２半導体層１７と同一プロセスで形成されていてもよい。
【００２０】
このように、Ｎ型第３半導体層１９をＮ型第２半導体層１７と同一プロセスで形成すれば、縦型ＰＮＰ−ＴｒのベースとＰＭＯＳ−Ｔｒの基板ゲート部のＮ型層とを同時に形成できるので、製造工程が簡素にできる。
【００２１】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜３７を有すると共にアバランシェフォトダイオードのアノード上には遮光膜３７の開口部を有するようにしてもよい。
【００２２】
このように、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒ上に遮光膜３７を有するようにすれば、照射される光の量に係わらず、これらの素子が安定して動作する。また、アノード上に遮光膜３７の開口部を有するようにすれば、アノード部に光を導入できる。
【００２３】
本発明に係わるＢｉＣＭＯＳ内蔵受光半導体装置は、Ｎ型第５半導体領域４１およびＮ型第６半導体領域４２は、Ｎ型第１半導体層１５およびＮ型第２半導体層１７の少なくとも一方と同一プロセスで形成されていてもよい。
【００２４】
このように、Ｎ型第１半導体層１５およびＮ型第２半導体層１７の少なくとも一方と同一の工程でＮ型第５半導体領域４１およびＮ型第６半導体領域４２を形成すれば、製造工程を簡素にできる。
【００２５】
【発明の実施の形態】
以下、添付図面を参照しながら本発明を説明する。また、同一の部分には同一の符号を付して、重複する説明は省略する。
【００２６】
図１から図４は、本発明のＢｉＣＭＯＳ内蔵受光半導体装置の製造工程の各工程における断面図である。これらを用いて、ＢｉＣＭＯＳ内蔵受光半導体装置の製造プロセスについて説明する。
【００２７】
半導体基板は、Ｐ型Ｓｉ基板１を使用する（図１（ａ））。基板１は、不純物濃度が１×１０¹⁴ｃｍ^ー3以上２×１０¹⁵ｃｍ^ー3以下が好ましく、面方位は（１００）を使用することが好ましい。
【００２８】
まず、基板１の上面表層にＮ型第１埋め込み層３を形成する（図１（ｂ））。Ｎ型埋め込み層３は、基板１上にＳｉ酸化膜を形成し、フォトリソグラフィ技術を用いてこの酸化膜の所定の領域をエッチングにより除去し、残存Ｓｉ酸化膜をマスクにしてＮ型不純物を熱拡散で導入して形成する。不純物は、アンチモン（Ｓｂ）あるいは砒素（Ａｓ）が好ましい。
【００２９】
Ｎ型第１埋め込み層３は、図１（ｂ）に示すように、ＡＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成領域に形成される。ＡＰＤ形成領域に形成されると、カソードとなる。カソードの抵抗を低くするために、接合の深さは４μｍ〜６μｍ程度が好ましく、表面濃度は１×１０¹⁹ｃｍ^ー3以上５×１０¹⁹ｃｍ^ー3以下が好ましい。このように形成すると、基板１からカソードを電気的に分離できる。また、縦型ＰＮＰ−Ｔｒ形成領域に形成されると、コレクタを基板１から電気的に分離するためのＮ型埋め込み層として利用される。
【００３０】
次に、Ｐ型第１半導体層５をウエハ表面全面に形成する（図１（ｃ））。この層５を、縦型ＮＰＮ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ形成領域に形成してもよい。Ｐ型第１半導体層５は、濃度が一様で比較的厚い半導体層を形成するために、エピタキシャル成長により形成する。Ｐ型半導体層５の厚みは、Ｎ型第１埋め込み層３と後に形成されるＮ型第２埋め込み領域７がつながる範囲で厚み調整し、ＡＰＤの空乏層の広がり、動作電圧、入射波長、分光感度によって決定する。また、この層５を基板と考えて、ＮＭＯＳ−Ｔｒ、ＰＭＯＳ−Ｔｒ、縦型ＮＰＮ−Ｔｒおよび縦型ＰＮＰ−Ｔｒを形成するので、比抵抗および不純物濃度は基板１と同じ程度が好ましい。特に、不純物濃度は、１×１０¹⁴ｃｍ^ー3以上１×１０¹⁵ｃｍ^ー3以下の範囲でもよい。
【００３１】
続いて、Ｐ型第１半導体層５の上面表層にＮ型第２埋め込み領域７を形成する（図２（ａ））。Ｎ型第２埋め込み領域７は、フォトリソグラフィ技術を用いて、Ｎ型第１埋め込み層３と同じ方法により形成できる。不純物は、アンチモン（Ｓｂ）あるいは砒素（Ａｓ）が好ましい。コレクタ抵抗を低くするために、接合の深さは４μｍ〜６μｍが好ましく、表面濃度は１×１０¹⁹ｃｍ^ー3以上５×１０¹⁹ｃｍ^ー3以下が好ましい。なお、図２（ａ）でＮ型第１埋め込み層３がＰ型第１半導体層５の領域まで拡大されて示されているが、これはＮ型第２埋め込み領域７を形成する工程においてＮ型第１埋め込み層３の不純物がＰ型第１半導体層５に拡散してＮ型領域が拡大するからである。しかし、以下では同様のことは記述を省略する。
【００３２】
Ｎ型第２埋め込み領域７は、図２（ａ）に示すように、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ形成領域に形成される。Ｎ型第２埋め込み領域７は、縦型ＮＰＮ−Ｔｒ形成領域に形成されると縦型ＮＰＮ−Ｔｒのコレクタとなり、ＰＭＯＳ−Ｔｒ形成領域に形成されると基板ゲート部（図４（ｂ）のＢ）となる。このように、コレクタおよび基板ゲート部をＰ型第１半導体層５上面表層に形成するので、縦型ＮＰＮ−ＴｒおよびＰＭＯＳ−Ｔｒに関しては、Ｐ型第１半導体層５を基板とみなして夫々の素子を構成できる。また、ＡＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第２埋め込み領域７は、Ｎ型第１埋め込み層３上に分離領域として形成される。このように形成すると、Ｎ型第２埋め込み領域７とＮ型第１埋め込み層３とが重なり合って、電気的に接続される。分離領域は、Ｎ型第１埋め込み層３上の外周に沿って帯状の閉じた領域に形成される。詳述すれば、縦型ＰＮＰ−Ｔｒ形成領域では、後に形成されるＰ型第１埋め込み層９を囲んでコレクタ分離領域として形成される。ＡＰＤ形成領域では、後に形成されるＰ型第２埋め込み層１１を囲んでカソード分離領域として形成される。
【００３３】
続いて、Ｐ型第１埋め込み層９を縦型ＰＮＰ−Ｔｒ形成領域に形成する（図２（ａ））。Ｐ型第１埋め込み層９は、フォトリソグラフィ技術を用いてイオン注入により形成することが好ましく、不純物はボロン（Ｂ⁺）が好ましい。Ｐ型第１埋め込み層９は、Ｎ型第１埋め込み層３上であって、先に形成したＮ型第２埋め込み領域７の内側に形成される。コレクタ抵抗を低くするために、ドーズ量は５×１０¹³ｃｍ^ー2以上３×１０¹⁴ｃｍ^ー2以下が好ましい。最終的には、Ｐ型第１埋め込み層９は、１×１０¹⁷ｃｍ^ー3〜５×１０¹⁷ｃｍ^ー3のピーク濃度をもつ。
【００３４】
次に、Ｐ型第２埋め込み層１１をＡＰＤ形成領域に形成する（図２（ａ））。Ｐ型第２埋め込み層１１は、フォトリソグラフィ技術を用いてイオン注入により形成することが好ましく、また不純物はボロン（Ｂ⁺）が好ましい。Ｐ型第２埋め込み層１１は、Ｎ型第１埋め込み層３上であって、先に形成したＮ型第２埋め込み領域７の内側に形成される。ＡＰＤの特性を向上させるために、ドーズ量は３×１０¹¹ｃｍ^ー2以上３×１０¹²ｃｍ^ー2以下が好ましく、最終的には、Ｐ型第２埋め込み層１１は、１×１０¹⁵ｃｍ^ー3〜６×１０¹⁵ｃｍ^ー3のピーク濃度をもつ。この不純物層によりＡＰＤの特性を調整できる。つまり、Ｐ型第２埋め込み層１１はＰ型第１半導体層５の上面表層にＮ型第１埋め込み層３と対向して配置されるので、その不純物プロファイルによりＮ型第１埋め込み層３からの空乏層の広がり具合が制御される。したがって、アバランシェ降伏電圧を調整できる。
【００３５】
なお、Ｎ型第２埋め込み領域７の形成に先立ち、Ｐ型第１埋め込み層９およびＰ型第２埋め込み層１１を形成してもよい。
【００３６】
これらの不純物層を形成後、Ｐ型第２半導体層１３をウエハ表面全面に形成する（図２（ｂ））。また、この層１３を、縦型ＮＰＮ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、縦型ＰＮＰ−Ｔｒ形成領域およびＡＰＤ形成領域に形成してもよい。Ｐ型第２半導体層１３は、濃度が一様で比較的厚い半導体層を形成するために、エピタキシャル成長により形成する。エピタキシャル層の厚さは、バイポーラトランジスタの特性を十分に発揮させるために、５μｍ〜１０μｍ程度が好ましく、不純物濃度は基板１と同じ程度が好ましい。ＮＭＯＳ−Ｔｒ形成領域では、Ｐ型第２半導体層１３は、既に形成されたＰ型第１半導体層５と一体となってＮＭＯＳ−Ｔｒの基板ゲート部（図４（ｂ）のＣ部）になる。ＡＰＤ形成領域では、Ｐ型第１半導体層５およびＰ型第２半導体層１３が光吸収層となるので、これら２つの層の厚さにより長波長側の感度が決定される。したがって、Ｐ型第１半導体層５を厚くすることにより全光吸収層を厚くすると、バイポーラトランジスタの特性を変更することなくＡＰＤの長波長感度を上げることができる。
【００３７】
次に、フォトリソグラフィ技術を用いＮ型不純物をイオン注入して、Ｎ型第１半導体層１５を形成する（図２（ｃ））。Ｎ型第１半導体層１５は、比較的深く低い濃度に制御された半導体層であるので、イオン注入により形成され、また不純物は燐（Ｐ⁺）を使用することが好ましい。縦型ＮＰＮ−Ｔｒ特性を十分に発揮させるため、ドーズ量は３×１０¹²ｃｍ^ー2以上６×１０¹²ｃｍ^ー2以下が好ましい。
【００３８】
Ｎ型第１半導体層１５は、図２（ｃ）に示すように、ＡＰＤ形成領域のＮ型第６半導体領域４２と同一プロセスにて形成してもよい。
【００３９】
縦型ＮＰＮ−Ｔｒ形成領域では、Ｎ型第１半導体層１５は、特にＮ型第２埋め込み領域７上に略同一形状で形成されることが好ましい。このように形成すると、不純物の拡散によって重なり合い電気的に接続されるので、低抵抗のコレクタを形成できる。
【００４０】
ＡＰＤ形成領域では、Ｎ型第６半導体領域４２は、アノード分離領域に形成される。この分離領域は、Ｎ型第２埋め込み領域７上に接し、アノードの周囲を囲んで帯状の閉じた領域に形成される。このように形成すると、不純物の拡散によって相互に重なり合い電気的に接続される。更に、小さい領域でアノードが分離できるので、Ｎ型第２埋め込み領域７と略同一形状で形成されることが好ましい。
【００４１】
続けて、Ｎ型第１半導体層１５と同様にして、Ｎ型第２半導体層１７を形成する（図２（ｃ））。ＰＭＯＳ−Ｔｒ特性を十分に発揮させるために、ドーズ量は６×１０¹²ｃｍ^ー2以上８×１０¹²ｃｍ^ー2以下が好ましい。
【００４２】
Ｎ型第２半導体層１７は、図２（ｃ）に示すように、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第３半導体層１９およびＮ型第５半導体領域４１と同一プロセスにて形成してもよい。
【００４３】
ＰＭＯＳ−Ｔｒ形成領域では、Ｎ型第２半導体層１７は、Ｎ型第２埋め込み領域７上に形成され、略同一形状で形成されることが好ましい。このようにすると、不純物の拡散によってＮ型第２埋め込み領域７と重なり合い、基板ゲート部が形成される。寄生トランジスタのＮ型ベースの不純物濃度が高く、厚い層となるためトランジスタ動作を抑え、ラッチアップ耐性が向上する。また、これらはＰ型第１半導体層５およびＰ型第２半導体層１３により側面および底面が囲まれるので、基板１、縦型ＮＰＮ−Ｔｒのコレクタおよび他のＰＭＯＳ−Ｔｒ基板ゲート部から電気的に分離される。
【００４４】
縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第５半導体領域４１は、コレクタ分離領域に形成される。この分離領域は、Ｎ型第２埋め込み領域７上に接し、コレクタの周囲を囲んで帯状の閉じた領域に形成される。このように形成すると、不純物の拡散によって重なり合い電気的に接続される。更に、小さい領域でコレクタが分離できるので、Ｎ型第２埋め込み領域７と略同一形状で形成されることが好ましい。Ｎ型第３半導体層１９は、Ｐ型第１埋め込み層９上にあって、Ｐ型第２半導体層１３の表面に形成され、縦型ＰＮＰ−Ｔｒのベースとなる。
【００４５】
Ｎ型第１半導体層１５およびＮ型第２半導体層１７のイオン注入後に、高温ドライブの熱工程を通して、Ｎ型層１５、１７の深さを２μｍ〜４μｍにすることが好ましい。
【００４６】
続いて、ＬＯＣＯＳ２１を形成する（図３（ａ））。ＬＯＣＯＳ２１は、例えば、次の方法により形成できる。ウエハ表面のＳｉ酸化膜上にＳｉ窒化膜を堆積し、フォトリソグラフィ技術により活性領域以外のＳｉ窒化膜をエッチングにより除いた後に酸化炉で酸化を行うと、Ｓｉ窒化膜が存在しない部分の酸化膜が厚くなり、活性領域以外の領域にフィールド酸化膜２１が形成される。フィールド酸化膜２１は、縦型ＰＮＰ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域およびＡＰＤ形成領域内のそれぞれの活性領域間に形成される。このように形成すると、活性領域に形成されたＡＰＤ、ＮＭＯＳ−Ｔｒ、ＰＭＯＳ−Ｔｒ、縦型ＰＮＰ−Ｔｒおよび縦型ＮＰＮ−Ｔｒが、フィールド酸化膜２１によりそれぞれの領域を分離できる。
【００４７】
この後に、ＰＭＯＳ−Ｔｒのチャネル領域およびＮＭＯＳ−Ｔｒのチャネル領域にそれぞれイオン注入で不純物導入を行って、ＰＭＯＳ−ＴｒおよびＮＭＯＳ−Ｔｒのゲート表面領域を適切な不純物濃度にする。このイオン注入によって、ＰＭＯＳ−ＴｒおよびＮＭＯＳ−Ｔｒのしきい値電圧がそれぞれ決定される。そして、ゲート酸化膜をチャネル部に形成する。
【００４８】
続いて、ポリシリコンをＣＶＤ法で堆積して、低抵抗化のために燐拡散を行った後に、フォトリソグラフィ技術を用いてポリシリコンをパターニングし、エッチングして、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒのゲート電極２３と配線とを形成する（図３（ａ））。
【００４９】
次に、縦型ＮＰＮ−Ｔｒ形成領域にベースとしてＰ型第３半導体層２７を形成する（図３（ｂ））。Ｐ型第３半導体層２７は、Ｎ型第１半導体層１５内の上面表層にこの半導体層１５によって側面および底面を囲まれて形成される。Ｐ型第３半導体層２７は、フォトリソグラフィ技術を用いてＰ型不純物を低エネルギーでイオン注入を行って形成され、不純物はＢ⁺を用いる。縦型ＮＰＮ−Ｔｒの特性を十分に発揮させるために、ドーズ量は５×１０¹³ｃｍ^ー2以上３×１０¹⁴ｃｍ^ー2以下が好ましい。活性化後の接合の深さは、縦型ＮＰＮ−Ｔｒの高速化を図るために、０．５μｍ〜０．７μｍ程度が好ましい。
【００５０】
続いて、Ｎ型第４半導体層２５を基板表層の活性領域内に形成する（図３（ｂ））。Ｎ型第４半導体層２５は、接合が浅く高濃度に形成するため、イオン注入により、砒素（Ａｓ⁺）を不純物に用いることが好ましい。ＮＭＯＳ−ＴｒおよびＮＰＮ−Ｔｒのエミッタの特性を十分に発揮させるために、ドーズ量は３×１０¹⁵ｃｍ^ー2以上１０×１０¹⁵ｃｍ^ー2以下が好ましく、活性化後の接合の深さは０．２μｍ〜０．４μｍが好ましい。
【００５１】
Ｎ型第４半導体層２５は、縦型ＰＮＰ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＡＰＤ形成領域およびＮＭＯＳ−Ｔｒ形成領域に形成される。詳述すると、Ｎ型第４半導体層２５は、縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第２半導体層１９の上面表層に形成されるとベースの拡散電極となる。縦型ＮＰＮ−Ｔｒ形成領域では、Ｐ型第３半導体層２７内の上面表層に形成されるとエミッタとなり、またＮ型第１半導体層１５内の上面表層に形成されるとコレクタの拡散電極となる。ＡＰＤ形成領域では、分離領域のＮ型第１半導体層１５の上部表層に形成されると、分離領域に対する拡散電極となる。ＮＭＯＳ−Ｔｒ形成領域内では、ゲート電極２３の両側に隣接して形成されると、ＮＭＯＳ−Ｔｒのソース・ドレインとなる。このような高濃度の拡散層は、Ｎ型半導体層とメタル電極３３とのオーム性接触を形成するために利用される。
【００５２】
次に、Ｐ型第４半導体層２９をＡＰＤ形成領域等の表層の活性領域に形成する（図３（ｃ））。Ｐ型第４半導体層２９は、接合が浅く高濃度に形成するため、イオン注入によりＰ型不純物はＢ⁺を用いることが好ましい。ＰＭＯＳ−ＴｒおよびＰＮＰ−Ｔｒのエミッタの特性を十分に発揮させるために、ドーズ量は１×１０¹⁵ｃｍ^ー2以上５×１０¹⁵ｃｍ^ー2以下が好ましく、活性化後の接合の深さは、０．２μｍ〜０．４μｍが好ましい。
【００５３】
Ｐ型第４半導体層２９は、縦型ＰＮＰ−Ｔｒ形成領域、ＡＰＤ形成領域、縦型ＮＰＮ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域に形成される。詳述すれば、Ｐ型第４半導体層２９は、縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第３半導体層１９の上面表層に形成されるとエミッタとなり、Ｐ型第２半導体層１３の上面表層に形成されるとコレクタの拡散電極となる。ＡＰＤ形成領域では、アノード分離領域の内側であって、Ｎ型第１埋め込み層３上にアノードの拡散電極として形成される。縦型ＮＰＮ−Ｔｒ形成領域では、第３のＰ型拡散層２７の上部表層に形成されると、ベースのＰ型拡散電極となる。ＰＭＯＳ−Ｔｒ形成領域内では、ゲート電極８の両側に隣接して形成されると、ＰＭＯＳ−Ｔｒのソース・ドレインとなる。このような高濃度の拡散層は、Ｐ型半導体層とメタル電極３３とのオーム性接触を形成するために利用される。
【００５４】
次に、全面にＢＰＳＧ膜３１をＣＶＤ法で成長する（図４（ａ））。ＢＰＳＧ膜３１は熱処理を行って、リフローによりウエハ表面の平坦性を良好にする。
【００５５】
そして、メタル電極３３、拡散電極２５、２９およびゲートポリシリコン２３を接続するために、コンタクト用のビアホールを異方性エッチングによりＢＰＳＧ膜３１に開孔する（図４（ａ））。
【００５６】
その後、ウエハ全面にメタルを堆積し、フォトリソグラフィ技術によってパターニングし、エッチングして、メタル電極３３を形成する（図４（ａ））。加工が容易なので、メタルはアルミニウムを用いることが好ましい。また、ステップカバリッジが良好なので、メタルの堆積はスパッタ法が好ましい。なお、メタル電極３３は、Ｎ型拡散電極２５およびＰ型拡散電極２９上に設けると、オーム性接触が得られる。
【００５７】
続いて、ウエハ全面に層間絶縁膜３５を形成する（図４（ｂ））。層間絶縁膜３５は、形成が容易なので、Ｓｉ酸化膜、Ｓｉ窒化膜またはこれらの多層膜が好ましい。
【００５８】
次に、遮光膜を層間絶縁膜３５上に堆積する（図４（ｂ））。ＡＰＤのアノード以外の領域に光が入射しないようにするために、フォトリソグラフィ技術を用いてＡＰＤの領域の遮光膜を除く。遮光膜３７は、遮光性が良いので、金属が好ましい。金属としては、特に、成膜および加工が容易なので、アルミニウムが好ましい。遮光膜３７は、縦型ＰＮＰ−Ｔｒ、縦型ＮＰＮ−Ｔｒ、ＮＭＯＳ−ＴｒおよびＰＭＯＳ−Ｔｒを覆うように２次元的に形成されると共に、アノード上には遮光膜３７の開口部を有している。なお、遮光膜３７がアルミニウム等の金属膜であるときは、素子間を接続する配線としても利用できる。
【００５９】
更に、ウエハ表面全面にパッシベーション膜３９を堆積する（図４（ｂ））。
【００６０】
以上説明した方法により、ＢｉＣＭＯＳ内蔵受光半導体装置（図４（ｂ））が製造できる。すなわち、図４（ｂ）に示すように、ＢｉＣＭＯＳ内蔵受光半導体装置の左側から右側へ、縦型ＰＮＰ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域およびＡＰＤ形成領域を配置して、ＡＰＤ形成領域および縦型ＰＮＰ−Ｔｒ形成領域のＰ型半導体基板１内の上面表層に形成されたＮ型第１埋め込み層３と、Ｐ型半導体基板１およびＮ型第１埋め込み層３上であって、ＡＰＤ形成領域、縦型ＰＮＰ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域に形成されたＰ型第１半導体層５と、ＰＭＯＳ−Ｔｒ形成領域および縦型ＮＰＮ−Ｔｒ形成領域のＰ型第１半導体層５内の上面表層に形成されたＮ型第２埋め込み領域７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上であって、Ｐ型第１半導体層５内の上面表層に形成されたＰ型第１埋め込み層９と、ＡＰＤ形成領域のＮ型第１埋め込み層３上であって、Ｐ型第１半導体層５内の上面表層に形成されたＰ型第２埋め込み層１１と、Ｐ型第１半導体層５、Ｐ型第１埋め込み層９、Ｐ型第２埋め込み層１１およびＮ型第２埋め込み領域７上に形成されたＰ型第２半導体層１３と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込み領域７上に接して形成されたＮ型第１半導体層１５と、ＰＭＯＳ−Ｔｒ形成領域のＮ型第２埋め込み領域７上に接して形成されたＮ型第２半導体層１７と、縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９上に形成されたＮ型第３半導体層１９と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第１半導体層１５内の表面上層に形成されたＮ型第４半導体層２５と、縦型ＮＰＮ−Ｔｒ形成領域のＮ型第１半導体層１５内の表面上層にあって、Ｎ型第４半導体層２５の底面および側面を囲んで形成されたＰ型第３半導体層２７と、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第３半導体層１９内の表面上層に形成されたＰ型第４半導体層２９と、を備えている。
【００６１】
そして、縦型ＰＮＰ−Ｔｒは、当該縦型ＰＮＰ−Ｔｒ形成領域のＰ型第１埋め込み層９、Ｐ型第１半導体層５およびＰ型第２半導体層１３をコレクタとし、Ｎ型第３半導体層１９をベースとし、Ｐ型第４半導体層２９をエミッタとして構成される。また、縦型ＮＰＮ−Ｔｒは、当該縦型ＮＰＮ−Ｔｒ形成領域のＮ型第２埋め込み領域７およびＮ型第１半導体層１５をコレクタとし、Ｐ型第３半導体層２７をベースとし、Ｎ型第４半導体層２５をエミッタとして構成される。更に、ＡＰＤは、当該ＡＰＤ形成領域のＰ型第１半導体層５およびＰ型第２半導体層１３をアノードとし、ＡＰＤ形成領域のＮ型第１埋め込み層３をカソードとして構成される。
【００６２】
更に、縦型ＰＮＰ−Ｔｒのコレクタは、縦型ＰＮＰ−Ｔｒ形成領域のＮ型第１埋め込み層３上に接すると共にＰ型第１埋め込み層９を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第５半導体領域４１と、により分離され、ＡＰＤのアノードは、ＡＰＤ形成領域のＮ型第１埋め込み層３上に接すると共にＰ型第２埋め込み層１１を囲んで形成されたＮ型第２埋め込み領域７と、このＮ型第２埋め込み領域７上に接して形成されたＮ型第６半導体領域４２と、により分離されたＢｉＣＭＯＳ内蔵受光半導体装置（図４（ｂ））が製造できる。
【００６３】
以下、本発明のＢｉＣＭＯＳ内蔵受光半導体装置の平面構成について説明する。図５は、上述の製造方法で製造したＢｉＣＭＯＳ内蔵受光半導体装置の平面図であり、図５のａ−ａ’線断面図が図４（ｂ）である。また、各半導体層の配置を明示できるように、メタル電極３３および遮光膜３７の図示は省略する。図５では、基板１の左側から右側へ、縦型ＰＮＰ−Ｔｒ形成領域、ＰＭＯＳ−Ｔｒ形成領域、ＮＭＯＳ−Ｔｒ形成領域、縦型ＮＰＮ−Ｔｒ形成領域およびＡＰＤ形成領域が配置されている。
【００６４】
縦型ＰＮＰ−Ｔｒ形成領域では、Ｎ型第４半導体層１９（ベース、Ｂ１）はＰ型拡散層２９（エミッタ、Ｅ１）の周囲を囲んで設けられ、またＰ型第１埋め込み層９、Ｐ型第２半導体層１３（コレクタ、Ｃ１）はベース１９の周囲を囲んで設けられているので、ＰＮＰからなる構造が形成される。このＰＮＰ構造により、Ｐ型第１埋め込み層９によりコレクタ抵抗が低減され、且つ縦方向に増幅電流が流れる縦型ＰＮＰ−Ｔｒが形成される。また、ベースプロファイルとエミッタ接合の形成を他の素子と独立して制御できるので、電流増幅率、アーリ電圧および周波数特性等を高性能にできる。更に、Ｎ型第１埋め込み層３上に接して形成されたＮ型第２半導体領域７と、この領域７上に形成されたＮ型第５半導体領域４１と、によりコレクタ分離領域を構成し、且つ帯状の閉じた形状のコレクタ分離領域によってＰ型第１埋め込み層９を囲むので、Ｐ型第１埋め込み層９、Ｐ型第１半導体層５およびＰ型第２半導体層１３が分離される。したがって、コレクタに独立した電位を与えることができる。なお、コレクタ（Ｃ１）の拡散電極２９は、コレクタ抵抗を低減するために、ベース（Ｂ１）を囲んで形成することが好ましい。
【００６５】
ＰＭＯＳ−Ｔｒ形成領域では、基板ゲート部の電位を固定するために、Ｎ型第２半導体層１７内の領域にもＮ型拡散層２５が設けられる。このように拡散電極を多数設けると、基板ゲート部の電位を均一、且つ安定にできる。また、ソースおよびドレインは、ゲート電極２３で２分割にされた活性領域に形成されたＰ型第４半導体層２９からなる。ソースおよびドレイン２９は、自己整合的に形成することが好ましい。
【００６６】
ＮＭＯＳ−Ｔｒ形成領域では、基板ゲート部の電位を固定するために、Ｐ型第２半導体層１３内の領域にもＰ型拡散層２９が設けられる。このように拡散電極を多数設けると、基板ゲート部の電位を均一、且つ安定にできる。また、ソースおよびドレインは、ゲート電極２３で２分割にされた活性領域に形成された第４のＮ型拡散層２５からなる。ソースおよびドレイン２５は、自己整合的に形成することが好ましい。
【００６７】
縦型ＮＰＮ−Ｔｒ形成領域では、Ｐ型第３半導体層２７（ベース、Ｂ２）は、Ｎ型拡散層２５（エミッタ、Ｅ２）の周囲を囲んで設けられ、またＮ型第１半導体層１５（コレクタ、Ｃ２）は、ベース２７の周囲を囲んで設けられているので、ＮＰＮからなる構造が形成される。このＮＰＮ構造により、Ｎ型第２埋め込み領域７によりコレクタ抵抗が低減され、且つ縦方向に増幅電流が流れる縦型ＮＰＮ−Ｔｒが形成される。また、ベースプロファイルとエミッタ接合の形成を他の素子と独立して制御できるので、電流増幅率、アーリ電圧および周波数特性等を高性能にできる。更に、Ｎ型第２埋め込み領域７およびＮ型第１半導体層１５は、Ｐ型第１半導体層５およびＰ型第２半導体層１３により囲まれているので、コレクタに独立した電位を与えることができる。なお、コレクタ（Ｃ２）の拡散電極２５は、コレクタ抵抗を低減するために、ベース（Ｂ２）を囲んで形成することが好ましい。
【００６８】
ＡＰＤ形成領域では、Ｐ型第１半導体層５とＰ型第２半導体層１３とからなる領域を光吸収層としてアノード領域に設け、このＰ型第２半導体層１３内の上部表層に設られたＰ型第４半導体層２９がアノード（Ａ）電極となる。カソード（Ｋ）は、Ｐ型基板１上に設けられたＮ型第１埋め込み層３から成るので、基板１から分離されて、カソード引き出し領域によりウエハ表面に引き出されている。この引き出し領域は、Ｎ型第１埋め込み層３上に接して形成されたＮ型第２半導体領域７と、この領域７上に形成されたＮ型第６半導体領域４２と、から構成されている。そして、カソード引き出し領域はアノード（Ａ）電極２９またはＰ型第２埋め込み層１１を囲んで帯状の閉じた領域に形成すれば、光吸収領域として５、１３が光吸収領域として寄与する領域と寄与しない領域として分離される。したがって、カソードに加えて、アノードも分離される。つまり、カソード引き出し領域はアノード分離領域と兼用できる。なお、カソードの周囲の電位を安定させるために、Ｐ型拡散電極２９からなるガードリングにより、カソードを囲むことが好ましい。
【００６９】
図４（ｂ）の縦型ＰＮＰ−ＴｒのベースであるＮ型第３半導体層１９の形成条件は、縦型ＰＮＰ−Ｔｒの高速化を図るために、ＰＭＯＳ−Ｔｒ基板ゲート部の形成条件と変えてもよい。この場合は、不純物はリン（Ｐ⁺）を使用し、ドーズ量は３×１０¹³ｃｍ^ー2以上３×１０¹⁴ｃｍ^ー2以下が好ましい。このように、ベースを他の工程と独立に形成すると、縦型ＰＮＰ−Ｔｒの特性を独立して制御できる。
【００７０】
また、Ｎ型第３半導体層１９は、Ｎ型第１半導体層１５を形成するイオン注入およびＮ型第２半導体層１７を形成するイオン注入を共に行って形成してもよい。このようにすると、イオン注入量が増えた分、縦型ＰＮＰ―Ｔｒのｈ_ｆｅが下がり耐圧が増加するが、目的、状況に応じて選択することができる。
【００７１】
更に、Ｎ型第３半導体層１９の形成は、縦型ＮＰＮ−ＴｒおよびＰＭＯＳ−Ｔｒを形成する熱工程の後にイオン注入を行い、その後の縦型ＮＰＮ−Ｔｒのベースの熱工程と兼用して活性化を行ってもよい。このようにすると、０．５μｍ〜１μｍの浅い接合となり、ベース幅の小さい高速用ＰＮＰ−Ｔｒが形成できる。
【００７２】
図６は、２個のＡＰＤを配置した場合の平面図である。Ｐ型第２半導体層１３の上部表層に独立したＰ型第４半導体層２９を設け、その周囲をカソード引き出し領域で囲むと、共通のカソード（Ｋ）と独立したアノード（Ａ１、Ａ２）とを有するＡＰＤを構成できる。これらを並列に接続すれば、ＡＰＤの直列抵抗を小さくできる。また、複数個のＡＰＤのそれぞれに信号処理回路を接続すれば、アレイ化された受光半導体装置を構成できる。
【００７３】
図７は、更にカソードも独立したＡＰＤを２個配置した場合の平面図である。Ｐ型第２半導体層１３の上部表層に独立したＰ型第４半導体層２９を設け、それぞれの周囲をカソード引き出し領域で囲むと、独立したカソード（Ｋ１、Ｋ２）と独立したアノード（Ａ１、Ａ２）とを有するＡＰＤを構成できる。複数個のＡＰＤのそれぞれに信号処理回路を接続すれば、アレイ化された受光半導体装置を構成できる。更に、独立したカソードを有するので、回路接続上の制限を緩和できる。更に、また、それぞれのＡＰＤにおいてＰ型第２埋め込み層１１の濃度を異なるように形成すれば、異なる特性のＡＰＤを同一基板１上に形成できる。
【００７４】
図８（ａ）はＡＰＤを２個配置した場合の平面図であり、図８（ｂ）はｂ−ｂ’断面図である。図８（ａ）においては、Ｐ型第１半導体層５とＰ型第２半導体層１３との界面に単一の矩形のＰ型第２埋め込み層１１を設け、この埋め込み層１１上にあって、Ｐ型第２半導体層１３の上部表層に矩形の分離された２個のＰ型第４半導体層２９を相互に近接して設ける。更に、これらの周囲を共通のカソード引き出し領域で囲んでＡＰＤを構成する。このようなＡＰＤでは、アノードとカソード間に高電圧を印加してＰ型第２半導体層５、１３を完全に空乏化させると、２個のＰ型第４半導体層２９は空乏層により電気的に分離される。したがって、共通なカソードを有すると共に、電気的に分離された２個のアノードを有するＡＰＤとして動作する。このようにすれば、複数のアノードを近接して配置できるので、独立したアノードを有する小型のＡＰＤを構成できる。
【００７５】
なお、図５〜図７、図８（ａ）の平面図に示すように、ＡＰＤの構成する半導体部であって高電圧が印加されるものは、角部分に丸みをつけることがことが好ましい。このようにすると電界を緩和できるので、ＡＰＤの耐圧を向上させることができる。
【００７６】
図面をもって説明はしないが、縦型ＮＰＮ−Ｔｒのエミッタは、ＮＭＯＳ−Ｔｒのソース・ドレイン２５と別の工程で形成してもよい。この工程は、図３（ｃ）に相当する工程で行うことができる。例えば、エミッタ部の酸化膜を除去してウエハ表面全面にポリシリコンを堆積して、そのポリシリコンに不純物を導入しフォトリソグラフィ技術を用いてパターンを形成し、さらにポリシリコンから不純物を拡散させてエミッタを形成しても良い。ポリシリコンへの不純物導入は、不純物は砒素（Ａｓ⁺）、リン（Ｐ⁺）を用い、イオン注入で行うことが好ましい。このようにすると第３のＰ型半導体層２７内の上部表層に接合が浅く高濃度のＮ型半導体層を形成できるので、これをエミッタとすれば、高性能の縦型ＮＰＮ−Ｔｒを構成できる。
【００７７】
また、縦型ＰＮＰ−Ｔｒのエミッタは、ＰＭＯＳ−Ｔｒのソース・ドレイン２９と別の工程で形成してもよい。このエミッタは、縦型ＮＰＮ−Ｔｒのエミッタと同様の方法で形成できるので、詳細は省略する。
【００７８】
【発明の効果】
以上、詳細に説明したように、本発明によって、アノードおよびカソードが分離され、且つ近赤外領域から可視領域に高い感度を持つＡＰＤを同一のＰ型基板上に集積したＢｉＣＭＯＳ内蔵受光半導体装置を提供できる。
【００７９】
また、本発明によって、基板と分離されたコレクタを有し、許容電流が大きく、アーリ効果およびコレクタ抵抗が小さく、そして周波数特性が改善された縦型ＰＮＰ−Ｔｒと、基板から分離されたコレクタを有する縦型ＮＰＮ−Ｔｒとを、同一のＰ型基板上に集積されたＢｉＣＭＯＳ内蔵受光半導体装置を提供できる。
【００８０】
したがって、ＡＰＤの信号処理回路にコンプリメンタリ回路を利用できるので、増幅回路の利得の増加、高速化が実現できると共に、回路動作の電源電圧依存性を低減できる。
【００８１】
また、ＡＰＤとその信号処理回路とを対にしてアレイ状に配置すれば、信号処理が高速なアレイ化されたＡＰＤを実現できる。
【００８２】
更に、ＢｉＣＭＯＳ回路を用いれば、温度補償付きＡＰＤを実現できる。
【００８３】
すなわち、この受光半導体装置を利用すると、光機器、光システム、通信等で光信号を電気信号に変換する増幅器を備えた光変換素子と、その信号をアナログ・デジタル回路で処理できる半導体装置とを提供できる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光半導体装置の製造方法を説明するための各工程における断面図である。
【図２】図２（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵半導体受光装置の製造方法を説明するための各工程における断面図である。
【図３】図３（ａ）〜（ｃ）は、ＢｉＣＭＯＳ内蔵受光半導体装置の製造方法を説明するための各工程における断面図である。
【図４】図４（ａ）、（ｂ）は、ＢｉＣＭＯＳ内蔵半導体受光装置の製造方法を説明するための各工程における断面図である。
【図５】図５は、図４（ｂ）に対応するＢｉＣＭＯＳ内蔵受光半導体装置の平面図である。
【図６】図６は、異なる構造を有するＡＰＤの平面図である。
【図７】図７は、異なる構造を有するＡＰＤの平面図である。
【図８】図８（ａ）は、異なる構造を有するＡＰＤの平面図である。図８（ｂ）は、異なる構造を有するＡＰＤのｂーｂ’線断面図である。
【符号の説明】
１…Ｐ型Ｓｉ基板、３…Ｎ型第１埋め込み層、５…Ｐ型第１半導体層、
７…Ｎ型第２埋め込み領域、９…Ｐ型第１埋め込み層、
１１…Ｐ型第２埋め込み層、１３…Ｐ型第２半導体層、１５…Ｎ型第１半導体層、
１７…Ｎ型第２半導体層、１９…Ｎ型第３半導体層、２１…フィールド酸化膜、
２３…ゲートポリシリコン、２５…Ｎ型第４半導体層、２７…Ｐ型第３半導体層、
２９…Ｐ型第４半導体層、３１…ＢＰＳＧ膜、３３…メタル電極、
３５…層間絶縁膜、３７…遮光膜、３９…パッシベーション膜、
４１…Ｎ型第５半導体領域、４２…Ｎ型第６半導体領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a BiCMOS built-in light-receiving semiconductor device, and in particular, includes a vertical PNP transistor (vertical PNP-Tr), a MOS transistor, and a high-sensitivity avalanche photodiode (APD) from the ultraviolet region and the visible region to the near infrared region. The present invention relates to a BiCMOS built-in light receiving semiconductor device.
[0002]
[Prior art]
Conventionally, most APDs are formed as single elements. For this reason, in order to process the received signal, the APD is used together with the signal processing integrated circuit, or assembled in the same package as the signal processing semiconductor device and used as a hybrid integrated circuit (hybrid IC).
[0003]
On the other hand, Japanese Patent Laid-Open No. 2-218160 proposes an example in which a CCD or MOS transistor and an APD are formed. In this example, an active element such as a transistor and an APD are monolithically configured in an image sensor.
[0004]
When the APD is formed monolithically, since the APD is generally used for high-speed applications, the signal processing circuit also requires an element that can operate at a high speed and in a wide band. As such an element, a high-speed NPN transistor (NPN-Tr) and a PNP transistor (PNP-Tr) can be considered. As the NPN-Tr, a vertical structure suitable for high-speed operation can be easily formed. However, since the PNP-Tr has a lateral structure formed parasitically in the NPN-Tr manufacturing process, it has a low speed and a narrow band.
[0005]
[Problems to be solved by the invention]
However, in the method using the hybrid IC, the APD and the signal processing circuit are assembled in the same package, so that the assembly configuration is complicated. In addition, since it is a hybrid IC, noise is easily generated by induction, and parasitic capacitance increases. Furthermore, it is difficult to arrange the APD in an array together with the signal processing circuit.
[0006]
In the example described in Japanese Patent Application Laid-Open No. 2-218160, a complicated manufacturing process such as selective epitaxial growth is required, so that APD characteristics cannot be obtained sufficiently or it is difficult to stably manufacture the APD. There is. Further, since the NPN transistor disclosed in this publication has a parasitic structure, parasitic resistance such as emitter resistance, collector resistance, and base resistance is large. For this reason, the linearity and frequency characteristics of the transistor are not necessarily sufficient for processing signals from the APD. In other words, in order to manufacture a high-performance APD capable of detecting a weak high-speed optical signal, there are severe restrictions on the conditions for forming the PN junction of the APD, and the characteristics depend on the element structure. On the other hand, an integrated circuit such as a bipolar transistor or a MOS transistor has restrictions on manufacturing conditions in order to integrate these elements. For this reason, it is difficult to form both on the same substrate while extracting the characteristics of both.
[0007]
On the other hand, to form a bipolar transistor, an epitaxial layer is grown on a substrate. However, although the epitaxial layer used in the bipolar transistor is relatively thin, APD requires a relatively thick epitaxial layer in order to obtain high sensitivity up to the near infrared region. It is difficult to satisfy both of these requirements.
[0008]
It is very convenient if there is a vertical PNP-Tr in addition to the vertical NPN-Tr as an element used in the signal processing circuit of the APD. In order to construct the vertical NPN-Tr, it is preferable to use a P-type substrate. Therefore, the vertical PNP-Tr must also be configured on the P-type substrate. However, since the collector of the vertical PNP-Tr cannot be separated from the substrate in the P-type substrate, the collector is always grounded. Therefore, a vertical PNP-Tr suitable for a signal processing circuit cannot be obtained.
[0009]
An object of the present invention is to provide a BiCMOS built-in light-receiving semiconductor device in which these are formed on the same P-type semiconductor substrate without impairing the characteristics of the vertical PNP-Tr and APD.
[0010]
[Means for Solving the Problems]
Therefore, the present invention has the following configuration.
[0011]
The BiCMOS built-in light-receiving semiconductor device according to the present invention is formed in an avalanche photodiode formation region (APD formation region) and a vertical PNP transistor formation region (vertical PNP-Tr formation region) on the upper surface of the P-type semiconductor substrate 1. On the N-type first buried layer 3, the P-type semiconductor substrate 1 and the N-type first buried layer 3, an APD formation region, a vertical PNP-Tr formation region, a MOS P-channel transistor formation region (PMOS- Tr formation region), a P-type first semiconductor layer 5 formed in a MOS N-channel transistor formation region (NMOS-Tr formation region) and a vertical NPN transistor formation region (vertical NPN-Tr formation region); N-type second embedding formed in the upper surface layer in the P-type first semiconductor layer 5 of the Tr formation region and the vertical NPN-Tr formation region A region 7, a P-type first buried layer 9 formed on the top surface layer in the P-type first semiconductor layer 5 on the N-type first buried layer 3 in the vertical PNP-Tr formation region, and APD formation A P-type second buried layer 11 formed on the N-type first buried layer 3 in the region and on the upper surface of the P-type first semiconductor layer 5, the P-type first semiconductor layer 5, and the P-type first On the buried layer 9, the P-type second buried layer 11, and the P-type second semiconductor layer 13 formed on the N-type second buried region 7, and on the N-type second buried region 7 in the vertical NPN-Tr formation region N-type first semiconductor layer 15 formed in contact, N-type second semiconductor layer 17 formed in contact with N-type second buried region 7 in the PMOS-Tr formation region, and vertical PNP-Tr formation region N-type third semiconductor layer 19 formed on P-type first buried layer 9 and vertical NPN-Tr type An N-type fourth semiconductor layer 25 formed on the upper surface of the N-type first semiconductor layer 15 in the region and an upper surface layer in the N-type first semiconductor layer 15 of the vertical NPN-Tr forming region; P-type third semiconductor layer 27 formed surrounding the bottom and side surfaces of type-fourth semiconductor layer 25 and P-type formed on the upper surface of N-type third semiconductor layer 19 in the vertical PNP-Tr formation region The vertical PNP-Tr includes the P-type first buried layer 9, the P-type first semiconductor layer 5, and the P-type second semiconductor layer in the vertical PNP-Tr formation region. 13 is a collector, the N-type third semiconductor layer 19 is a base, and a P-type fourth semiconductor layer 29 is an emitter. The vertical NPN-Tr is an N-type second buried region of the vertical NPN-Tr formation region. Using region 7 and N-type first semiconductor layer 15 as a collector, P-type third semiconductor The APD is configured with the body layer 27 as a base and the N-type fourth semiconductor layer 25 as an emitter, and the APD includes the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 in the APD formation region as an anode, and the APD formation region. The N-type first buried layer 3 is used as a cathode, and the collector of the vertical PNP-Tr is in contact with the N-type first buried layer 3 in the vertical PNP-Tr forming region and the P-type first buried layer. 9 is separated by an N-type second buried region 7 formed surrounding the N-type 9 and an N-type fifth semiconductor region 41 formed in contact with the N-type second buried region 7. An N-type second buried region 7 formed in contact with the N-type first buried layer 3 in the region and surrounding the P-type second buried layer 11, and formed in contact with the N-type second buried region 7. N-type sixth semiconductor area 42 are separated by a.
[0012]
As described above, since the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 are formed on the N-type first buried layer 3 to be the anode of the APD, depending on the thickness of these P-type layers as a whole. APD characteristics can be improved. Further, since the N-type second buried region 7 and the P-type first buried layer 9 are formed on the P-type first semiconductor layer 5, the thickness of the P-type second semiconductor layer 13 is adjusted, and the vertical NPN− The characteristics of Tr and vertical PNP-Tr can be improved. That is, if the thickness of the P-type first semiconductor layer 5 is changed in accordance with the characteristics of the APD, the sensitivity of the APD to a long wavelength can be changed without affecting the characteristics of the bipolar transistor.
[0013]
Since the N-type first buried layer 3 is formed on the P-type substrate 1 in the APD formation region, the cathode can be separated. In addition, an isolation is formed by an N-type second buried region 7 formed surrounding the P-type second buried layer 11 and an N-type sixth semiconductor region 42 formed in contact with the N-type second buried region 7. Since the region is provided in contact with the N-type first buried layer 3 and the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 are separated from the P-type substrate 1 by this separation region, the anode can be separated. Thus, since the anode and the cathode are separated, the APD can be handled as an independent element. Furthermore, since the P-type second buried layer 11 is formed on the upper surface of the P-type first semiconductor layer 5, it becomes easy to adjust the APD characteristics. That is, the avalanche breakdown voltage can be adjusted by the impurity profile of the P-type second buried layer 11.
[0014]
Since the P-type first buried layer 9 is formed on the N-type first buried layer 3 in the vertical PNP-Tr formation region, the collector can be separated from the P-type substrate 1. Further, since the isolation region is provided in contact with the N-type first buried layer 3 and the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 are separated from other P-type semiconductor layers, the collector can be isolated. . Furthermore, since the P-type first buried layer 9 is formed on the P-type first semiconductor layer 5, the collector resistance can be reduced. Furthermore, since the N-type third semiconductor layer 19 is used as the base and the P-type fourth semiconductor layer 29 is used as the emitter, the formation of the base profile and the emitter junction can be controlled independently of other elements. That is, the current amplification factor, Early voltage, frequency characteristics, and the like of the vertical PNP-Tr can be improved.
[0015]
Since the N-type second buried region 7 is formed on the P-type first semiconductor layer 5 in the vertical NPN-Tr formation region, a low-resistance collector can be formed and the collector can be separated from the P-type substrate 1. . Further, since the P-type third semiconductor layer 27 is used as a base and the N-type fourth semiconductor layer 25 is used as an emitter, the junction formation between the base profile and the emitter can be controlled independently of other elements. That is, the current amplification factor, Early voltage, frequency characteristics, and the like of the vertical NPN-Tr can be improved.
[0016]
Since the NMOS-Tr formation region is provided on the upper surface layer of the P-type second semiconductor layer 13, the manufacturing process can be simplified.
[0017]
Further, since the PMOS-Tr formation region is provided on the upper surface layer of the N-type second semiconductor layer 17 on the N-type second buried region 7, the parasitic PNP transistor h based on this N-type layer is provided. _fe Can be reduced. For this reason, latch-up tolerance can be improved.
[0018]
Since the isolation region is constituted by the N-type second buried region 7 and the N-type fifth semiconductor region 41 and the N-type sixth semiconductor region 42 formed thereon, element isolation can be performed with a small isolation region. As a result, the P-type first semiconductor layer 5 in the NMOS-Tr formation region can be separated from other element formation regions.
[0019]
In the BiCMOS built-in light-receiving semiconductor device according to the present invention, the N-type third semiconductor layer 19 which is the base of the vertical PNP-Tr may be formed by the same process as the N-type second semiconductor layer 17.
[0020]
Thus, if the N-type third semiconductor layer 19 is formed by the same process as the N-type second semiconductor layer 17, the base of the vertical PNP-Tr and the N-type layer of the substrate gate portion of the PMOS-Tr are formed simultaneously. As a result, the manufacturing process can be simplified.
[0021]
The BiCMOS built-in light-receiving semiconductor device according to the present invention has a light-shielding film 37 on the vertical PNP-Tr, vertical NPN-Tr, NMOS-Tr and PMOS-Tr, and the light-shielding film 37 on the anode of the avalanche photodiode. You may make it have an opening part.
[0022]
Thus, if the light shielding film 37 is provided on the vertical PNP-Tr, the vertical NPN-Tr, the NMOS-Tr, and the PMOS-Tr, these elements are stable regardless of the amount of irradiated light. Works. Further, if the light shielding film 37 has an opening on the anode, light can be introduced into the anode.
[0023]
In the BiCMOS built-in light-receiving semiconductor device according to the present invention, the N-type fifth semiconductor region 41 and the N-type sixth semiconductor region 42 are processed in the same process as at least one of the N-type first semiconductor layer 15 and the N-type second semiconductor layer 17. It may be formed.
[0024]
As described above, if the N-type fifth semiconductor region 41 and the N-type sixth semiconductor region 42 are formed in the same process as at least one of the N-type first semiconductor layer 15 and the N-type second semiconductor layer 17, the manufacturing process is performed. It can be simplified.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described below with reference to the accompanying drawings. Moreover, the same code | symbol is attached | subjected to the same part and the overlapping description is abbreviate | omitted.
[0026]
1 to 4 are cross-sectional views in each step of the manufacturing process of the BiCMOS built-in light-receiving semiconductor device of the present invention. The manufacturing process of the BiCMOS built-in light receiving semiconductor device will be described with reference to these drawings.
[0027]
A P-type Si substrate 1 is used as the semiconductor substrate (FIG. 1A). The substrate 1 has an impurity concentration of 1 × 10 ¹⁴ cm ^-3 2 × 10 or more ¹⁵ cm ^-3 The following is preferable, and (100) is preferably used as the plane orientation.
[0028]
First, the N-type first buried layer 3 is formed on the upper surface layer of the substrate 1 (FIG. 1B). The N-type buried layer 3 forms a Si oxide film on the substrate 1, removes a predetermined region of this oxide film by etching using a photolithography technique, and heats N-type impurities using the remaining Si oxide film as a mask. Introduced by diffusion. The impurity is preferably antimony (Sb) or arsenic (As).
[0029]
As shown in FIG. 1B, the N-type first buried layer 3 is formed in the APD formation region and the vertical PNP-Tr formation region. When formed in the APD formation region, it becomes a cathode. In order to reduce the resistance of the cathode, the junction depth is preferably about 4 to 6 μm, and the surface concentration is 1 × 10. ¹⁹ cm ^-3 5 × 10 or more ¹⁹ cm ^-3 The following is preferred. When formed in this manner, the cathode can be electrically separated from the substrate 1. When formed in the vertical PNP-Tr formation region, it is used as an N-type buried layer for electrically isolating the collector from the substrate 1.
[0030]
Next, a P-type first semiconductor layer 5 is formed on the entire wafer surface (FIG. 1C). The layer 5 may be formed in the vertical NPN-Tr formation region, NMOS-Tr formation region, PMOS-Tr formation region, vertical PNP-Tr formation region, and APD formation region. The P-type first semiconductor layer 5 is formed by epitaxial growth in order to form a relatively thick semiconductor layer having a uniform concentration. The thickness of the P-type semiconductor layer 5 is adjusted within a range where the N-type first buried layer 3 and the N-type second buried region 7 to be formed later are connected, and the spread of the APD depletion layer, operating voltage, incident wavelength, spectral Determined by sensitivity. Further, considering this layer 5 as a substrate, NMOS-Tr, PMOS-Tr, vertical NPN-Tr, and vertical PNP-Tr are formed, so that the specific resistance and impurity concentration are preferably about the same as those of the substrate 1. In particular, the impurity concentration is 1 × 10 ¹⁴ cm ^-3 1 × 10 or more ¹⁵ cm ^-3 The following range is also acceptable.
[0031]
Subsequently, an N-type second buried region 7 is formed in the upper surface layer of the P-type first semiconductor layer 5 (FIG. 2A). The N-type second buried region 7 can be formed by the same method as the N-type first buried layer 3 by using a photolithography technique. The impurity is preferably antimony (Sb) or arsenic (As). In order to reduce the collector resistance, the junction depth is preferably 4 μm to 6 μm, and the surface concentration is 1 × 10 10. ¹⁹ cm ^-3 5 × 10 or more ¹⁹ cm ^-3 The following is preferred. In FIG. 2A, the N-type first buried layer 3 is shown expanded to the region of the P-type first semiconductor layer 5, but this is not the case in the step of forming the N-type second buried region 7. This is because the impurities of the type first buried layer 3 diffuse into the P-type first semiconductor layer 5 to enlarge the N-type region. However, the description of the same thing is omitted below.
[0032]
As shown in FIG. 2A, the N-type second buried region 7 is formed in a vertical NPN-Tr formation region, a PMOS-Tr formation region, a vertical PNP-Tr formation region, and an APD formation region. The N-type second buried region 7 becomes a collector of the vertical NPN-Tr when formed in the vertical NPN-Tr formation region, and when formed in the PMOS-Tr formation region, the N-type second buried region 7 of the substrate gate portion (FIG. 4B). B). Thus, since the collector and the substrate gate part are formed on the upper surface layer of the P-type first semiconductor layer 5, regarding the vertical NPN-Tr and the PMOS-Tr, the P-type first semiconductor layer 5 is regarded as the substrate, and each An element can be configured. In the APD formation region and the vertical PNP-Tr formation region, the N-type second buried region 7 is formed as an isolation region on the N-type first buried layer 3. When formed in this manner, the N-type second buried region 7 and the N-type first buried layer 3 overlap each other and are electrically connected. The isolation region is formed in a band-shaped closed region along the outer periphery on the N-type first buried layer 3. More specifically, the vertical PNP-Tr forming region is formed as a collector isolation region surrounding a P-type first buried layer 9 to be formed later. In the APD formation region, a P-type second buried layer 11 formed later is surrounded as a cathode separation region.
[0033]
Subsequently, the P-type first buried layer 9 is formed in the vertical PNP-Tr formation region (FIG. 2A). The P-type first buried layer 9 is preferably formed by ion implantation using a photolithography technique, and the impurity is boron (B ⁺ ) Is preferred. The P-type first buried layer 9 is formed on the N-type first buried layer 3 and inside the previously formed N-type second buried region 7. In order to reduce the collector resistance, the dose is 5 × 10 ¹³ cm ^-2 3 × 10 or more ¹⁴ cm ^-2 The following is preferred. Finally, the P-type first buried layer 9 is 1 × 10 ¹⁷ cm ^-3 ~ 5x10 ¹⁷ cm ^-3 With a peak concentration of
[0034]
Next, the P-type second buried layer 11 is formed in the APD formation region (FIG. 2A). The P-type second buried layer 11 is preferably formed by ion implantation using a photolithography technique, and the impurity is boron (B ⁺ ) Is preferred. The P-type second buried layer 11 is formed on the N-type first buried layer 3 and inside the previously formed N-type second buried region 7. In order to improve the characteristics of APD, the dose amount is 3 × 10 ¹¹ cm ^-2 3 × 10 or more ¹² cm ^-2 The following is preferable, and finally, the P-type second buried layer 11 is 1 × 10 ¹⁵ cm ^-3 ~ 6 × 10 ¹⁵ cm ^-3 With a peak concentration of The characteristics of the APD can be adjusted by this impurity layer. That is, the P-type second buried layer 11 is disposed on the upper surface layer of the P-type first semiconductor layer 5 so as to face the N-type first buried layer 3. The spread of the depletion layer is controlled. Therefore, the avalanche breakdown voltage can be adjusted.
[0035]
Prior to the formation of the N-type second buried region 7, the P-type first buried layer 9 and the P-type second buried layer 11 may be formed.
[0036]
After these impurity layers are formed, a P-type second semiconductor layer 13 is formed on the entire wafer surface (FIG. 2B). The layer 13 may be formed in a vertical NPN-Tr formation region, NMOS-Tr formation region, PMOS-Tr formation region, vertical PNP-Tr formation region, and APD formation region. The P-type second semiconductor layer 13 is formed by epitaxial growth in order to form a relatively thick semiconductor layer having a uniform concentration. The thickness of the epitaxial layer is preferably about 5 μm to 10 μm, and the impurity concentration is preferably the same as that of the substrate 1 in order to sufficiently exhibit the characteristics of the bipolar transistor. In the NMOS-Tr formation region, the P-type second semiconductor layer 13 is integrated with the already formed P-type first semiconductor layer 5 on the substrate gate portion of NMOS-Tr (C portion in FIG. 4B). Become. In the APD formation region, the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 are light absorption layers, and the sensitivity on the long wavelength side is determined by the thickness of these two layers. Therefore, if the total light absorption layer is made thick by making the P-type first semiconductor layer 5 thick, the long wavelength sensitivity of the APD can be increased without changing the characteristics of the bipolar transistor.
[0037]
Next, N-type impurities are ion-implanted using a photolithography technique to form the N-type first semiconductor layer 15 (FIG. 2C). Since the N-type first semiconductor layer 15 is a semiconductor layer that is relatively deep and controlled at a low concentration, it is formed by ion implantation, and the impurity is phosphorus (P ⁺ ) Is preferably used. In order to sufficiently exhibit the vertical NPN-Tr characteristics, the dose amount is 3 × 10 ¹² cm ^-2 6 × 10 or more ¹² cm ^-2 The following is preferred.
[0038]
As shown in FIG. 2C, the N-type first semiconductor layer 15 may be formed by the same process as the N-type sixth semiconductor region 42 in the APD formation region.
[0039]
In the vertical NPN-Tr formation region, the N-type first semiconductor layer 15 is preferably formed in substantially the same shape, particularly on the N-type second buried region 7. When formed in this manner, they are overlapped and electrically connected by diffusion of impurities, so that a low-resistance collector can be formed.
[0040]
In the APD formation region, the N-type sixth semiconductor region 42 is formed in the anode separation region. This isolation region is in contact with the N-type second buried region 7 and is formed in a band-like closed region surrounding the anode. When formed in this way, they are overlapped and electrically connected by diffusion of impurities. Furthermore, since the anode can be separated in a small region, it is preferable that the anode be formed in substantially the same shape as the N-type second buried region 7.
[0041]
Subsequently, the N-type second semiconductor layer 17 is formed in the same manner as the N-type first semiconductor layer 15 (FIG. 2C). In order to fully exhibit the PMOS-Tr characteristic, the dose amount is 6 × 10 ¹² cm ^-2 8 × 10 or more ¹² cm ^-2 The following is preferred.
[0042]
As shown in FIG. 2C, the N-type second semiconductor layer 17 is formed by the same process as the N-type third semiconductor layer 19 and the N-type fifth semiconductor region 41 in the vertical PNP-Tr formation region. Also good.
[0043]
In the PMOS-Tr formation region, the N-type second semiconductor layer 17 is preferably formed on the N-type second buried region 7 and has substantially the same shape. In this way, the substrate gate portion is formed by overlapping the N-type second buried region 7 by the diffusion of impurities. Since the impurity concentration of the N-type base of the parasitic transistor is high and becomes a thick layer, the transistor operation is suppressed and the latch-up resistance is improved. Further, since the side surface and the bottom surface are surrounded by the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13, they are electrically connected from the substrate 1, the collector of the vertical NPN-Tr, and other PMOS-Tr substrate gate portions. Separated.
[0044]
In the vertical PNP-Tr formation region, the N-type fifth semiconductor region 41 is formed in the collector isolation region. This isolation region is in contact with the N-type second buried region 7 and is formed in a band-like closed region surrounding the collector. When formed in this way, they are overlapped and electrically connected by diffusion of impurities. Furthermore, since the collector can be separated in a small region, it is preferable that the collector be formed in substantially the same shape as the N-type second buried region 7. The N-type third semiconductor layer 19 is formed on the surface of the P-type second semiconductor layer 13 on the P-type first buried layer 9 and serves as the base of the vertical PNP-Tr.
[0045]
After the ion implantation of the N-type first semiconductor layer 15 and the N-type second semiconductor layer 17, it is preferable that the depth of the N-type layers 15 and 17 is set to 2 μm to 4 μm through a thermal process of high-temperature drive.
[0046]
Subsequently, the LOCOS 21 is formed (FIG. 3A). For example, the LOCOS 21 can be formed by the following method. When a Si nitride film is deposited on the Si oxide film on the wafer surface, and the Si nitride film other than the active region is removed by etching using photolithography technology, oxidation is performed in an oxidation furnace. The field oxide film 21 is formed in a region other than the active region. The field oxide film 21 is formed between the active regions in the vertical PNP-Tr formation region, vertical NPN-Tr formation region, PMOS-Tr formation region, NMOS-Tr formation region, and APD formation region. When formed in this way, the APD, NMOS-Tr, PMOS-Tr, vertical PNP-Tr and vertical NPN-Tr formed in the active region can be separated from each other by the field oxide film 21.
[0047]
Thereafter, impurities are introduced into the channel region of the PMOS-Tr and the channel region of the NMOS-Tr by ion implantation so that the gate surface regions of the PMOS-Tr and NMOS-Tr have appropriate impurity concentrations. By this ion implantation, the threshold voltages of the PMOS-Tr and NMOS-Tr are respectively determined. Then, a gate oxide film is formed in the channel portion.
[0048]
Subsequently, after depositing polysilicon by CVD and performing phosphorus diffusion to reduce resistance, the polysilicon is patterned and etched using a photolithography technique, and NMOS-Tr and PMOS-Tr A gate electrode 23 and a wiring are formed (FIG. 3A).
[0049]
Next, a P-type third semiconductor layer 27 is formed as a base in the vertical NPN-Tr formation region (FIG. 3B). The P-type third semiconductor layer 27 is formed on the upper surface of the N-type first semiconductor layer 15 so that the side and bottom surfaces are surrounded by the semiconductor layer 15. The P-type third semiconductor layer 27 is formed by ion implantation of a P-type impurity with low energy using a photolithography technique, and the impurity is B ⁺ Is used. In order to fully exhibit the characteristics of the vertical NPN-Tr, the dose amount is 5 × 10 ¹³ cm ^-2 3 × 10 or more ¹⁴ cm ^-2 The following is preferred. The depth of the junction after activation is preferably about 0.5 μm to 0.7 μm in order to increase the speed of the vertical NPN-Tr.
[0050]
Subsequently, the N-type fourth semiconductor layer 25 is formed in the active region of the substrate surface layer (FIG. 3B). Since the N-type fourth semiconductor layer 25 has a shallow junction and is formed at a high concentration, arsenic (As ⁺ ) Is preferably used as an impurity. In order to fully exhibit the characteristics of the emitters of the NMOS-Tr and NPN-Tr, the dose amount is 3 × 10 ¹⁵ cm ^-2 10 × 10 or more ¹⁵ cm ^-2 The following is preferable, and the depth of bonding after activation is preferably 0.2 μm to 0.4 μm.
[0051]
The N-type fourth semiconductor layer 25 is formed in the vertical PNP-Tr formation region, the vertical NPN-Tr formation region, the APD formation region, and the NMOS-Tr formation region. More specifically, when the N-type fourth semiconductor layer 25 is formed on the top surface layer of the N-type second semiconductor layer 19 in the vertical PNP-Tr formation region, it becomes a base diffusion electrode. In the vertical NPN-Tr formation region, when formed on the upper surface layer in the P-type third semiconductor layer 27, it becomes an emitter, and when formed on the upper surface layer in the N-type first semiconductor layer 15, the collector diffusion electrode and Become. In the APD formation region, when formed in the upper surface layer of the N-type first semiconductor layer 15 in the separation region, it becomes a diffusion electrode for the separation region. In the NMOS-Tr formation region, when formed adjacent to both sides of the gate electrode 23, it becomes the source / drain of the NMOS-Tr. Such a high concentration diffusion layer is used to form an ohmic contact between the N-type semiconductor layer and the metal electrode 33.
[0052]
Next, the P-type fourth semiconductor layer 29 is formed in the active region of the surface layer such as the APD formation region (FIG. 3C). The P-type fourth semiconductor layer 29 has a shallow junction and is formed at a high concentration. ⁺ Is preferably used. In order to sufficiently exhibit the characteristics of the emitters of the PMOS-Tr and PNP-Tr, the dose is 1 × 10 ¹⁵ cm ^-2 5 × 10 or more ¹⁵ cm ^-2 The following is preferable, and the depth of bonding after activation is preferably 0.2 μm to 0.4 μm.
[0053]
The P-type fourth semiconductor layer 29 is formed in the vertical PNP-Tr formation region, the APD formation region, the vertical NPN-Tr formation region, and the PMOS-Tr formation region. More specifically, the P-type fourth semiconductor layer 29 becomes an emitter when formed on the upper surface of the N-type third semiconductor layer 19 in the vertical PNP-Tr formation region, and the upper surface of the P-type second semiconductor layer 13. When formed on the surface layer, it becomes a diffusion electrode of the collector. In the APD formation region, it is formed as an anode diffusion electrode on the N-type first buried layer 3 inside the anode separation region. In the vertical NPN-Tr formation region, when formed in the upper surface layer of the third P-type diffusion layer 27, it becomes a base P-type diffusion electrode. In the PMOS-Tr formation region, if it is formed adjacent to both sides of the gate electrode 8, it becomes the source / drain of the PMOS-Tr. Such a high concentration diffusion layer is used to form an ohmic contact between the P-type semiconductor layer and the metal electrode 33.
[0054]
Next, a BPSG film 31 is grown on the entire surface by CVD (FIG. 4A). The BPSG film 31 is heat-treated to improve the wafer surface flatness by reflow.
[0055]
Then, in order to connect the metal electrode 33, the diffusion electrodes 25 and 29, and the gate polysilicon 23, a contact via hole is formed in the BPSG film 31 by anisotropic etching (FIG. 4A).
[0056]
Thereafter, a metal is deposited on the entire surface of the wafer, patterned by photolithography, and etched to form a metal electrode 33 (FIG. 4A). Since processing is easy, it is preferable to use aluminum for the metal. Further, since step coverage is good, sputtering is preferable for depositing metal. When the metal electrode 33 is provided on the N-type diffusion electrode 25 and the P-type diffusion electrode 29, ohmic contact can be obtained.
[0057]
Subsequently, an interlayer insulating film 35 is formed on the entire surface of the wafer (FIG. 4B). Since the interlayer insulating film 35 is easy to form, a Si oxide film, a Si nitride film, or a multilayer film thereof is preferable.
[0058]
Next, a light shielding film is deposited on the interlayer insulating film 35 (FIG. 4B). In order to prevent light from entering the region other than the anode of the APD, the light shielding film in the region of the APD is removed using a photolithography technique. The light shielding film 37 is preferably made of metal since it has good light shielding properties. As the metal, aluminum is particularly preferable because it can be easily formed and processed. The light shielding film 37 is formed two-dimensionally so as to cover the vertical PNP-Tr, vertical NPN-Tr, NMOS-Tr and PMOS-Tr, and has an opening of the light shielding film 37 on the anode. ing. In addition, when the light shielding film 37 is a metal film such as aluminum, it can be used as a wiring for connecting elements.
[0059]
Further, a passivation film 39 is deposited on the entire wafer surface (FIG. 4B).
[0060]
The BiCMOS built-in light-receiving semiconductor device (FIG. 4B) can be manufactured by the method described above. That is, as shown in FIG. 4B, from the left side to the right side of the BiCMOS built-in light-receiving semiconductor device, a vertical PNP-Tr formation region, a PMOS-Tr formation region, an NMOS-Tr formation region, and a vertical NPN-Tr formation region And the APD formation region, the N-type first buried layer 3 formed on the upper surface layer in the P-type semiconductor substrate 1 of the APD formation region and the vertical PNP-Tr formation region, and the P-type semiconductor substrate 1 and N The first P-type formed on the first type buried layer 3 and formed in the APD formation region, the vertical PNP-Tr formation region, the NMOS-Tr formation region, the PMOS-Tr formation region, and the vertical NPN-Tr formation region. The semiconductor layer 5, the N-type second buried region 7 formed in the upper surface layer in the P-type first semiconductor layer 5 of the PMOS-Tr formation region and the vertical NPN-Tr formation region, and the vertical PNP-Tr A P-type first buried layer 9 formed on the upper surface layer of the P-type first semiconductor layer 5 on the N-type first buried layer 3 in the formation region, and the N-type first buried layer 3 in the APD formation region. A P-type second buried layer 11 formed on the upper surface of the P-type first semiconductor layer 5, a P-type first semiconductor layer 5, a P-type first buried layer 9, and a P-type second buried layer. The P-type second semiconductor layer 13 formed on the layer 11 and the N-type second buried region 7 and the N-type first semiconductor formed on the N-type second buried region 7 in the vertical NPN-Tr formation region. On the semiconductor layer 15, the N-type second semiconductor layer 17 formed in contact with the N-type second buried region 7 in the PMOS-Tr formation region, and the P-type first buried layer 9 in the vertical PNP-Tr formation region N-type third semiconductor layer 19 formed on the N-type, and N-type first semiconductor layer 15 in the vertical NPN-Tr formation region The N-type fourth semiconductor layer 25 formed on the upper surface of the N-type semiconductor layer and the upper surface of the N-type first semiconductor layer 15 in the vertical NPN-Tr formation region, and the bottom surface and side surfaces of the N-type fourth semiconductor layer 25 And a P-type fourth semiconductor layer 29 formed on the surface of the N-type third semiconductor layer 19 in the vertical PNP-Tr formation region. Yes.
[0061]
The vertical PNP-Tr uses the P-type first buried layer 9, the P-type first semiconductor layer 5, and the P-type second semiconductor layer 13 in the vertical PNP-Tr formation region as a collector, and an N-type third semiconductor. The layer 19 is used as a base, and the P-type fourth semiconductor layer 29 is used as an emitter. The vertical NPN-Tr has an N-type second buried region 7 and an N-type first semiconductor layer 15 in the vertical NPN-Tr formation region as a collector, and a P-type third semiconductor layer 27 as a base. The fourth semiconductor layer 25 is configured as an emitter. Further, the APD is configured with the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 in the APD formation region as an anode and the N-type first buried layer 3 in the APD formation region as a cathode.
[0062]
Further, the collector of the vertical PNP-Tr is in contact with the N-type first buried layer 3 in the vertical PNP-Tr forming region and the N-type second buried region 7 formed surrounding the P-type first buried layer 9. And the N-type fifth semiconductor region 41 formed in contact with the N-type second buried region 7, and the anode of the APD is in contact with the N-type first buried layer 3 in the APD formation region. The N-type second buried region 7 formed so as to surround the P-type second buried layer 11 and the N-type sixth semiconductor region 42 formed on and in contact with the N-type second buried region 7 are separated. A BiCMOS built-in light receiving semiconductor device (FIG. 4B) can be manufactured.
[0063]
The planar configuration of the BiCMOS built-in light-receiving semiconductor device of the present invention will be described below. FIG. 5 is a plan view of the BiCMOS built-in light-receiving semiconductor device manufactured by the above-described manufacturing method, and FIG. 4B is a cross-sectional view taken along the line aa ′ of FIG. Further, the illustration of the metal electrode 33 and the light shielding film 37 is omitted so that the arrangement of each semiconductor layer can be clearly shown. In FIG. 5, a vertical PNP-Tr formation region, a PMOS-Tr formation region, an NMOS-Tr formation region, a vertical NPN-Tr formation region, and an APD formation region are arranged from the left side to the right side of the substrate 1.
[0064]
In the vertical PNP-Tr formation region, the N-type fourth semiconductor layer 19 (base, B1) is provided surrounding the P-type diffusion layer 29 (emitter, E1), and the P-type first buried layer 9, P Since the second type semiconductor layer 13 (collector, C1) is provided so as to surround the base 19, a structure made of PNP is formed. With this PNP structure, the P-type first buried layer 9 reduces the collector resistance and forms a vertical PNP-Tr in which an amplified current flows in the vertical direction. In addition, since the formation of the base profile and the emitter junction can be controlled independently of other elements, the current amplification factor, Early voltage, frequency characteristics, and the like can be improved. Further, the N-type second semiconductor region 7 formed in contact with the N-type first buried layer 3 and the N-type fifth semiconductor region 41 formed on the region 7 constitute a collector isolation region, In addition, since the P-type first buried layer 9 is surrounded by the band-shaped closed collector isolation region, the P-type first buried layer 9, the P-type first semiconductor layer 5, and the P-type second semiconductor layer 13 are separated. Therefore, an independent potential can be applied to the collector. The diffusion electrode 29 of the collector (C1) is preferably formed surrounding the base (B1) in order to reduce the collector resistance.
[0065]
In the PMOS-Tr formation region, an N-type diffusion layer 25 is also provided in a region in the N-type second semiconductor layer 17 in order to fix the potential of the substrate gate portion. By providing a large number of diffusion electrodes in this way, the potential of the substrate gate portion can be made uniform and stable. The source and drain are formed of a P-type fourth semiconductor layer 29 formed in the active region divided into two by the gate electrode 23. The source and drain 29 are preferably formed in a self-aligned manner.
[0066]
In the NMOS-Tr formation region, a P-type diffusion layer 29 is also provided in a region in the P-type second semiconductor layer 13 in order to fix the potential of the substrate gate portion. By providing a large number of diffusion electrodes in this way, the potential of the substrate gate portion can be made uniform and stable. Further, the source and drain are composed of a fourth N-type diffusion layer 25 formed in the active region divided into two by the gate electrode 23. The source and drain 25 are preferably formed in a self-aligned manner.
[0067]
In the vertical NPN-Tr formation region, the P-type third semiconductor layer 27 (base, B2) is provided so as to surround the N-type diffusion layer 25 (emitter, E2), and the N-type first semiconductor layer 15 ( Since the collector C2) is provided surrounding the periphery of the base 27, a structure made of NPN is formed. With this NPN structure, a collector resistance is reduced by the N-type second buried region 7 and a vertical NPN-Tr in which an amplified current flows in the vertical direction is formed. In addition, since the formation of the base profile and the emitter junction can be controlled independently of other elements, the current amplification factor, Early voltage, frequency characteristics, and the like can be improved. Furthermore, since the N-type second buried region 7 and the N-type first semiconductor layer 15 are surrounded by the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13, an independent potential can be applied to the collector. it can. The diffusion electrode 25 of the collector (C2) is preferably formed surrounding the base (B2) in order to reduce the collector resistance.
[0068]
In the APD formation region, a region composed of the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13 is provided in the anode region as a light absorption layer, and is provided in the upper surface layer in the P-type second semiconductor layer 13. The P-type fourth semiconductor layer 29 becomes an anode (A) electrode. Since the cathode (K) is composed of the N-type first buried layer 3 provided on the P-type substrate 1, it is separated from the substrate 1 and drawn out to the wafer surface by the cathode lead-out region. The lead-out region includes an N-type second semiconductor region 7 formed in contact with the N-type first buried layer 3 and an N-type sixth semiconductor region 42 formed on the region 7. . If the cathode lead-out region is formed in a band-like closed region surrounding the anode (A) electrode 29 or the P-type second buried layer 11, the light absorption regions 5 and 13 contribute to the light absorption region. It is separated as an area that does not. Thus, in addition to the cathode, the anode is also separated. That is, the cathode lead-out region can also be used as the anode separation region. In order to stabilize the potential around the cathode, it is preferable to surround the cathode with a guard ring made of a P-type diffusion electrode 29.
[0069]
The formation conditions of the N-type third semiconductor layer 19 which is the base of the vertical PNP-Tr in FIG. 4B are the formation conditions of the PMOS-Tr substrate gate portion in order to increase the speed of the vertical PNP-Tr. You may change it. In this case, the impurity is phosphorus (P ⁺ ) And the dose is 3 × 10 ¹³ cm ^-2 3 × 10 or more ¹⁴ cm ^-2 The following is preferred. Thus, if the base is formed independently of other processes, the characteristics of the vertical PNP-Tr can be controlled independently.
[0070]
The N-type third semiconductor layer 19 may be formed by performing both ion implantation for forming the N-type first semiconductor layer 15 and ion implantation for forming the N-type second semiconductor layer 17. In this way, the vertical PNP-Tr h increases as the amount of ion implantation increases. _fe However, it can be selected according to the purpose and situation.
[0071]
Further, the N-type third semiconductor layer 19 is formed by performing ion implantation after the thermal process for forming the vertical NPN-Tr and PMOS-Tr, and also for the subsequent thermal process for the base of the vertical NPN-Tr. Activation may be performed. In this way, a shallow junction of 0.5 μm to 1 μm is formed, and a high-speed PNP-Tr with a small base width can be formed.
[0072]
FIG. 6 is a plan view when two APDs are arranged. When an independent P-type fourth semiconductor layer 29 is provided on the upper surface layer of the P-type second semiconductor layer 13 and its periphery is surrounded by a cathode lead-out region, a common cathode (K) and independent anodes (A1, A2) are formed. It is possible to construct an APD having If these are connected in parallel, the series resistance of the APD can be reduced. Further, if a signal processing circuit is connected to each of the plurality of APDs, an arrayed light receiving semiconductor device can be configured.
[0073]
FIG. 7 is a plan view when two APDs having independent cathodes are arranged. When an independent P-type fourth semiconductor layer 29 is provided on the upper surface layer of the P-type second semiconductor layer 13 and each periphery is surrounded by a cathode lead-out region, the independent cathodes (K1, K2) and independent anodes (A1, A2) ) Can be configured. If a signal processing circuit is connected to each of the plurality of APDs, an arrayed light receiving semiconductor device can be configured. Furthermore, since an independent cathode is provided, restrictions on circuit connection can be relaxed. Furthermore, APDs having different characteristics can be formed on the same substrate 1 by forming the P-type second buried layer 11 with different concentrations in each APD.
[0074]
FIG. 8A is a plan view when two APDs are arranged, and FIG. 8B is a bb ′ cross-sectional view. In FIG. 8A, a single rectangular P-type second buried layer 11 is provided at the interface between the P-type first semiconductor layer 5 and the P-type second semiconductor layer 13. Two P-type fourth semiconductor layers 29 that are rectangularly separated are provided on the upper surface layer of the P-type second semiconductor layer 13 so as to be close to each other. Further, the APD is configured by surrounding these with a common cathode lead region. In such an APD, when a high voltage is applied between the anode and the cathode to completely deplete the P-type second semiconductor layers 5 and 13, the two P-type fourth semiconductor layers 29 are electrically connected by the depletion layer. Separated. Thus, it operates as an APD having a common cathode and two electrically separated anodes. In this way, since a plurality of anodes can be arranged close to each other, a small APD having independent anodes can be configured.
[0075]
In addition, as shown in the plan views of FIGS. 5 to 7 and FIG. 8A, it is preferable that the corner portion of the semiconductor portion constituting the APD is rounded. . In this way, since the electric field can be relaxed, the breakdown voltage of the APD can be improved.
[0076]
Although not described with reference to the drawings, the emitter of the vertical NPN-Tr may be formed in a separate process from the source / drain 25 of the NMOS-Tr. This step can be performed in a step corresponding to FIG. For example, the oxide film in the emitter portion is removed, polysilicon is deposited on the entire wafer surface, impurities are introduced into the polysilicon, a pattern is formed using a photolithography technique, and the impurities are diffused from the polysilicon. An emitter may be formed. Impurities are introduced into the polysilicon by arsenic (As ⁺ ), Phosphorus (P ⁺ ) And is preferably performed by ion implantation. In this manner, a shallow junction and a high-concentration N-type semiconductor layer can be formed on the upper surface layer in the third P-type semiconductor layer 27. If this is used as an emitter, a high-performance vertical NPN-Tr can be configured. .
[0077]
The emitter of the vertical PNP-Tr may be formed in a separate process from the source / drain 29 of the PMOS-Tr. Since this emitter can be formed by the same method as the emitter of the vertical NPN-Tr, the details are omitted.
[0078]
【The invention's effect】
As described above in detail, according to the present invention, there is provided a BiCMOS built-in light receiving semiconductor device in which an anode and a cathode are separated and an APD having high sensitivity from the near infrared region to the visible region is integrated on the same P-type substrate. Can be provided.
[0079]
Further, according to the present invention, there is provided a vertical PNP-Tr having a collector separated from the substrate, having a large allowable current, low Early effect and collector resistance, and improved frequency characteristics, and a collector separated from the substrate. It is possible to provide a BiCMOS built-in light-receiving semiconductor device in which the vertical NPN-Tr is integrated on the same P-type substrate.
[0080]
Accordingly, since a complementary circuit can be used for the signal processing circuit of the APD, the gain of the amplifier circuit can be increased and the speed can be increased, and the dependency of the circuit operation on the power supply voltage can be reduced.
[0081]
Further, if the APD and its signal processing circuit are arranged in pairs, an arrayed APD with high signal processing can be realized.
[0082]
Furthermore, if a BiCMOS circuit is used, an APD with temperature compensation can be realized.
[0083]
That is, when this light-receiving semiconductor device is used, an optical conversion element including an amplifier that converts an optical signal into an electric signal by an optical device, an optical system, communication, and the like, and a semiconductor device that can process the signal with an analog / digital circuit Can be provided.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views in each step for explaining a manufacturing method of a BiCMOS built-in light-receiving semiconductor device.
FIGS. 2A to 2C are cross-sectional views in each step for explaining a method of manufacturing a BiCMOS built-in semiconductor light-receiving device. FIGS.
FIGS. 3A to 3C are cross-sectional views in each step for explaining a method of manufacturing a BiCMOS built-in light receiving semiconductor device. FIGS.
4 (a) and 4 (b) are cross-sectional views in each step for explaining a method of manufacturing a BiCMOS built-in semiconductor light-receiving device.
FIG. 5 is a plan view of a BiCMOS built-in light-receiving semiconductor device corresponding to FIG.
FIG. 6 is a plan view of an APD having a different structure.
FIG. 7 is a plan view of an APD having a different structure.
FIG. 8 (a) is a plan view of an APD having a different structure. FIG. 8B is a cross-sectional view taken along line bb ′ of an APD having a different structure.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... P-type Si substrate, 3 ... N-type 1st buried layer, 5 ... P-type 1st semiconductor layer,
7 ... N-type second buried region, 9 ... P-type first buried layer,
11 ... P-type second buried layer, 13 ... P-type second semiconductor layer, 15 ... N-type first semiconductor layer,
17 ... N-type second semiconductor layer, 19 ... N-type third semiconductor layer, 21 ... Field oxide film,
23 ... gate polysilicon, 25 ... N-type fourth semiconductor layer, 27 ... P-type third semiconductor layer,
29 ... P-type fourth semiconductor layer, 31 ... BPSG film, 33 ... Metal electrode,
35 ... interlayer insulating film, 37 ... light shielding film, 39 ... passivation film,
41... N-type fifth semiconductor region, 42... N-type sixth semiconductor region

Claims

An N-type first buried layer formed in an avalanche photodiode forming region and a vertical PNP transistor forming region on the upper surface of the P-type semiconductor substrate;
On the P-type semiconductor substrate and the N-type first buried layer, the avalanche photodiode forming region, the vertical PNP transistor forming region, the MOS N-channel transistor forming region, the MOS P-channel transistor forming region, and the vertical A P-type first semiconductor layer formed in the NPN transistor formation region;
An N-type second buried region formed in a top surface layer in the P-type first semiconductor layer of the MOS-type P-channel transistor forming region and the vertical NPN transistor forming region;
A P-type first buried layer formed on the N-type first buried layer in the vertical PNP transistor formation region and on a top surface layer in the P-type first semiconductor layer;
A P-type second buried layer formed on the N-type first buried layer in the avalanche photodiode formation region and on a top surface layer in the P-type first semiconductor layer;
A P-type second semiconductor layer formed on the P-type first semiconductor layer, the P-type first buried layer, the P-type second buried layer, and the N-type second buried region;
An N-type first semiconductor layer formed on and in contact with the N-type second buried region of the vertical NPN transistor formation region;
An N-type second semiconductor layer formed on and in contact with the N-type second buried region of the MOS P-channel transistor formation region;
An N-type third semiconductor layer formed on the P-type first buried layer in the vertical PNP transistor formation region;
An N-type fourth semiconductor layer formed on a surface layer in the N-type first semiconductor layer in the vertical NPN transistor formation region;
A P-type third semiconductor layer formed on an upper surface of the N-type first semiconductor layer in the vertical NPN transistor formation region and surrounding a bottom surface and a side surface of the N-type fourth semiconductor layer;
A P-type fourth semiconductor layer formed on an upper surface of the N-type third semiconductor layer in the vertical PNP transistor formation region;
Comprising
The vertical PNP transistor has the P-type first buried layer, the P-type first semiconductor layer, and the P-type second semiconductor layer in the vertical PNP transistor formation region as a collector, and the N-type third semiconductor layer as a collector. A base, and the P-type fourth semiconductor layer as an emitter;
The vertical NPN transistor has the N-type second buried region and the N-type first semiconductor layer in the vertical NPN transistor formation region as a collector, the P-type third semiconductor layer as a base, and the N-type fourth The semiconductor layer is configured as an emitter,
The avalanche photodiode includes the P-type first semiconductor layer and the P-type second semiconductor layer in the avalanche photodiode formation region as an anode, and the N-type first buried layer in the avalanche photodiode formation region as a cathode. And
Further, the collector of the vertical PNP transistor is in contact with the N-type first buried layer in the vertical PNP transistor formation region and the N-type second buried region formed surrounding the P-type first buried layer. And an N-type fifth semiconductor region formed in contact with the N-type second buried region,
The anode is in contact with the N-type first buried layer of the avalanche photodiode forming region and surrounds the P-type second buried layer, and the N-type second buried region. A BiCMOS built-in light-receiving semiconductor device, which is separated from the N-type sixth semiconductor region formed in contact with the region.

2. The BiCMOS built-in light-receiving semiconductor device according to claim 1, wherein the N-type third semiconductor layer which is a base of the vertical PNP transistor is formed in common with the N-type second semiconductor layer.

A light shielding film is provided on the vertical PNP transistor, the vertical NPN transistor, the MOS N channel transistor, and the MOS P channel transistor, and an opening of the light shielding film is provided on the anode of the avalanche photodiode. The BiCMOS built-in light-receiving semiconductor device according to claim 1.

The N-type fifth semiconductor region and the N-type sixth semiconductor region are formed in the same process as at least one of the N-type first semiconductor layer and the N-type second semiconductor layer. 2. A BiCMOS built-in light-receiving semiconductor device according to 1.