JP4074994B2 - CURRENT DRIVE DEVICE, ITS CONTROL METHOD, AND DISPLAY DEVICE PROVIDED WITH CURRENT DRIVE DEVICE - Google Patents

CURRENT DRIVE DEVICE, ITS CONTROL METHOD, AND DISPLAY DEVICE PROVIDED WITH CURRENT DRIVE DEVICE Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、電流駆動装置及びその制御方法並びに電流駆動装置を備えた表示装置に関し、特に、画像表示信号（表示データ）に応じた電流を供給することにより所定の輝度階調で発光動作する電流駆動型（又は、電流指定型）の発光素子を備えた表示パネルに適用可能な電流駆動装置及びその制御方法、並びに、該電流駆動装置を備えた表示装置に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータや映像機器のモニタやディスプレイとして、液晶表示装置（ＬＣＤ）等の陰極線管（ＣＲＴ）に替わる表示装置や表示デバイスの普及が著しい。特に、液晶表示装置は、旧来の表示装置（ＣＲＴ）に比較して、薄型軽量化、省スペース化、低消費電力化等が可能であるため、急速に普及している。また、比較的小型の液晶表示装置は、近年普及が著しい携帯電話やデジタルカメラ、携帯情報端末（ＰＤＡ）等の表示デバイスとしても広く適用されている。
【０００３】
このような液晶表示装置に続く次世代の表示デバイス（ディスプレイ）として、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や無機エレクトロルミネッセンス素子（以下、「無機ＥＬ素子」と略記する）、あるいは、発光ダイオード（ＬＥＤ）等のような自己発光型の光学要素（発光素子）を、マトリクス状に配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）の本格的な実用化が期待されている。
【０００４】
このような発光素子型ディスプレイ（特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイ）においては、液晶表示装置に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、液晶表示装置のようにバックライトを必要としないので、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
【０００５】
このようなディスプレイの一例は、概略、行方向に配設された走査ラインと列方向に配設されたデータラインの各交点近傍に発光素子を含む表示画素が配列された表示パネルと、画像表示信号（表示データ）に応じた階調電流を生成して、データラインを介して各表示画素に供給するデータドライバと、所定のタイミングで走査信号を順次印加して特定の行の表示画素を選択状態にする走査ドライバと、を備え、各表示画素に供給された上記階調電流により、各発光素子が表示データに応じた所定の輝度階調で発光動作して、所望の画像情報が表示パネルに表示される。なお、発光素子型のディスプレイの具体例については、後述する発明の実施の形態において、詳しく説明する。
【０００６】
ここで、上記ディスプレイにおける表示駆動動作としては、走査ドライバにより選択された特定の行の表示画素（発光素子）に対して、データドライバにより印加する階調信号電圧の電圧値を、表示データに応じて調整することにより、各発光素子に流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させる電圧指定型の駆動方式や、データドライバにより供給する駆動電流（階調電流）の電流値を調整することにより、各発光素子に流す発光駆動電流の電流値を制御する電流指定型の駆動方式、あるいは、データドライバにより一定の電流値の駆動電流を供給する時間幅（信号幅）を、表示データに応じて調整することにより、各発光素子を所定の輝度階調で発光させるパルス幅変調（ＰＷＭ）型の駆動方式等が知られている。
【０００７】
このような表示駆動方式のうち、電圧指定型の駆動方式においては、各表示画素において階調信号電圧の電圧成分を電流成分に変換する画素駆動回路を備える必要があるが、この画素駆動回路を構成する能動素子（薄膜トランジスタ等）の特性は外的環境や経時変化による影響を受けやすく、そのため、発光駆動電流の電流値の変動が大きくなり、長期間にわたり安定的に所望の発光特性を得ることが困難であるという問題があるのに対して、表示画素に供給する駆動電流の電流値を調整する電流指定型の駆動方式においては、このような素子特性の変動を抑制することができるという優位性を有している。なお、電流指定型の駆動方式に適用される画素駆動回路の構成例については、詳しく後述する。
【０００８】
そして、このような電流指定型の駆動方式のディスプレイに適用されるデータドライバの具体的な構成としては、例えば、図１４に示すように、電流路の一端側（エミッタ）が電源端子ＴＭｐに接続されるとともに、電流路の他端側（コレクタ）が基準電流入力端子ＴＭｒに接続されたトランジスタＴＰｒと、電流路の一端側（エミッタ）が共通電源ラインＬｐを介して上記電源端子ＴＭｐに共通に接続されるとともに、電流路の他端側（コレクタ）が個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍに接続され、かつ、各制御端子（ベース）が上記トランジスタＴＰｒの制御端子（ベース）に並列的に接続された複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍからなるカレントミラー回路を基本構成として備えた定電流駆動回路を良好に適用することができる。
【０００９】
このようなデータドライバにおいては、トランジスタＴＰｒに流れる基準電流Ｉｒに応じて、複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍに流れる一定の電流値を有する駆動電流ＩＰ１、ＩＰ２、・・・ＩＰｍを個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して（もしくは、図示を省略した出力回路をさらに介して）、図示を省略した表示パネルを構成する複数の表示画素に一括して供給することにより、表示画素（発光素子）を発光動作させることができる。なお、図１４に示したようなデータドライバ（定電流駆動回路）については、例えば、特許文献１等に、その基本構成や、出力電流間のバラツキを改善した構成が記載されている。
【００１０】
また、データドライバの他の構成としては、例えば、図１５に示すように、表示データに応じた電流値を有する電流を生成、出力する電流源ＰＩに共通の電流供給ラインＬｉを介して接続された複数のラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｍと、該ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｍごとに設けられた出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍとを備えたものを良好に適用することができる。
【００１１】
このようなデータドライバにおいては、電流源ＰＩから出力される表示データに応じた電流Ｉdtを、時系列的に入力されるラッチ制御信号ＳＬ１、ＳＬ２、・・・ＳＬｍに基づいて、ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｍに順次保持し、所定のタイミングで入力される出力イネーブル信号Ｓenに基づいて、出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍから個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｍに保持された電流Ｉdtに基づく駆動電流ＩＤ１、ＩＤ２、・・・ＩＤｍを、表示パネルを構成する複数の表示画素に一括して供給する。ここで、図１５においては、複数のラッチ回路及び出力回路からなる構成を一組のみ示したが、このような構成を二組設けて、一方のラッチ回路群に電流を順次保持している期間に、他方のラッチ回路群に保持された電流を出力するようにした構成を適用するものであってもよい。
【００１２】
なお、図１４、図１５に示した従来技術においては、データドライバにより生成された駆動電流をデータドライバ側から表示パネル（表示画素）側に、流し込む方向に供給する場合について説明したが、上記特許文献１にも示されているように、データドライバにより生成された駆動電流を表示パネル（表示画素）側からデータドライバ側に、引き込む方向に供給するものも知られている。
【００１３】
【特許文献１】
特開２００２−２０２８２３号公報 （第３頁、図２、図１５）
【００１４】
【発明が解決しようとする課題】
しかしながら、上述したような発光素子型ディスプレイにおいては、以下に示すような問題を有していた。
すなわち、データドライバにより表示データに応じた駆動電流を表示画素ごとに生成し、出力端子に接続された各データラインを介して、特定行の各表示画素に一括して供給する従来の構成及び駆動制御方法においては、上記駆動電流が、表示データに対応して変化するとともに、各表示画素（データライン）に対応してデータドライバに個別に設けられたトランジスタやラッチ回路等の回路構成に、電流源から共通の電流供給ラインを介して供給される電流も変化することになる。
【００１５】
一般に、信号配線には寄生容量（配線容量）が存在するため、上述したようなデータラインや電流供給ラインを介して所定の電流を供給する動作は、当該信号配線（データライン、電流供給ライン）に存在する寄生容量を所定の電位まで充電、あるいは、放電することに相当する。そのため、データラインや電流供給ラインを介して供給される電流が微少である場合には、データラインや電流供給ラインへの充放電動作に時間を要し、当該信号ラインの電位が安定するまでに所定の（ある程度の）時間を要することになる。
【００１６】
一方、データドライバにおける動作は、データライン数（すなわち、表示画素数）が増加するほど、各データラインにおける電流の保持動作等に割り当てられる動作期間が短くなって高速な動作を要求されるが、上述したようにデータラインや電流供給ラインへの充放電動作に所定の時間を必要とするため、この充放電動作の速度によりデータドライバの動作速度が律速されてしまうという問題を有していた。
すなわち、表示パネルの小型化や高精細化（高解像度化）等に伴って、データラインを介して供給される駆動電流（階調電流）の電流値が小さくなるほど、データドライバの動作速度が制約されることになり、良好な画像表示動作を実現することが困難になるという問題を有していた。
【００１７】
そこで、本発明は、上述した課題に鑑み、発光素子を電流指定方式で発光制御するディスプレイにおいて、表示画素に供給される階調電流が微少な場合であっても、該階調電流を生成する動作を迅速に実行することができるとともに、表示データに対応した適切な電流値の階調電流を出力することができる電流駆動装置及びその制御方法を提供し、以て、表示応答特性及び表示画質の向上を図ることができる表示装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
請求項１記載の電流駆動装置は、複数の負荷に個別に接続される複数の出力端子を備え、該複数の負荷の各々に対して、所定の電流値を有する駆動電流を個別に供給することにより、前記複数の負荷を所望の駆動状態で動作させる電流駆動装置において、前記複数の出力端子は、前記複数の出力端子の一部の２以上の所定の数の前記出力端子からなる複数のグループに分割され、少なくとも、前記複数のグループの各々に対応して設けられ、前記各グループの前記所定の数の出力端子に対応する前記所定の数の前記負荷の各々の駆動状態に応じた電流値を有する前記駆動電流を順次生成する複数の電流生成手段と、前記複数の出力端子の各々に対応して設けられ、前記各電流生成手段により順次生成される前記駆動電流を前記各出力端子に対応して順次取り込んで並列的に保持し、前記複数の負荷を駆動する所定のタイミングで前記保持した前記駆動電流を、前記複数の出力端子を介して前記複数の負荷に一斉に出力する複数の電流ラッチ手段と、を備えたことを特徴とする。
【００１９】
請求項２記載の電流駆動装置は、請求項１記載の電流生成供給回路において、前記電流駆動装置は、前記複数の負荷の各々の駆動状態を制御する複数ビットのデジタル信号を取り込み、前記複数の負荷の各々に対応して保持する複数の信号保持手段を備え、前記各電流生成手段は、前記信号保持手段を介して前記各グループに対応する前記所定の数の前記負荷の各々に対応して出力される前記複数ビットのデジタル信号の各ビット値に応じて、前記所定の数の負荷の各々に対応する前記駆動電流を順次生成することを特徴とする。
【００２０】
請求項３記載の電流駆動装置は、請求項２記載の電流生成供給回路において、前記電流駆動装置は、前記複数の信号保持手段から、前記各グループに対応する前記所定の数の負荷の各々に対応して保持された前記複数ビットのデジタル信号を選択的に抽出し、前記各電流生成手段に入力する入力側スイッチ手段と、前記各電流生成手段により生成された前記駆動電流を、前記複数の出力端子に対応して設けられた前記複数の電流ラッチ手段の、前記各グループに対応する前記所定の数の前記電流ラッチ手段の各々に選択的に出力する出力側スイッチ手段と、を備え、前記入力側スイッチ手段及び前記出力側スイッチ手段は、前記信号保持手段から前記デジタル信号を選択的に抽出して前記各電流生成手段に入力する動作、及び、前記駆動電流を前記各電流ラッチ手段に選択的に出力する動作を、同期して実行することを特徴とする。
【００２１】
請求項４記載の電流駆動装置は、請求項２又は３記載の電流駆動装置において、前記複数の電流生成手段は、各々、前記複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成する単位電流生成部と、前記デジタル信号のビット値に応じて、前記複数の単位電流を選択的に合成して前記駆動電流を生成する電流合成部と、を備えることを特徴とする。
請求項５記載の電流駆動装置は、請求項４記載の電流駆動装置において、前記単位電流生成部は、定電流源から供給される基準電流が流れる基準電流トランジスタと、該基準電流トランジスタの制御端子に、各制御端子が並列的に接続されるとともに、トランジスタサイズが各々異なるように形成され、前記各単位電流が流れる複数の単位電流トランジスタと、からなるカレントミラー回路を構成し、前記複数の単位電流が、前記基準電流に対して各々異なる比率の電流値を有するように設定されていることを特徴とする。
【００２２】
請求項６記載の電流駆動装置は、請求項５記載の電流駆動装置において、前記複数の単位電流トランジスタは、該各単位電流トランジスタの各チャネル幅が、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする。
請求項７記載の電流駆動装置は、請求項１乃至６のいずれかに記載の電流駆動装置において、前記複数の電流ラッチ手段は、各々、前記電流生成手段から出力される前記駆動電流を取り込み保持し、所定のタイミングで転送する第１の電流記憶部と、前記第１の電流記憶部から転送された前記駆動電流を所定のタイミングで前記各出力端子に出力する第２の電流記憶部と、を備え、前記第１の電流記憶部における前記駆動電流の取り込み保持動作と、前記第２の電流記憶部における前記駆動電流の出力動作を、並行して実行するように制御されることを特徴とする。
【００２３】
請求項８記載の電流駆動装置は、請求項１乃至６のいずれかに記載の電流駆動装置において、前記複数の電流ラッチ手段は、各々、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に前記電流生成手段から出力される前記駆動電流を取り込み保持する動作と、他方の電流記憶部に保持した前記駆動電流を前記各出力端子に出力する動作を、並行して実行するように制御されることを特徴とする。
請求項９記載の電流駆動装置は、請求項１乃至８のいずれかに記載の電流駆動装置において、前記電流ラッチ手段は、前記駆動電流が前記負荷に流し込む方向に流れるように、前記駆動電流の信号極性を設定することを特徴とする。
【００２４】
請求項１０記載の電流駆動装置は、請求項１乃至８のいずれかに記載の電流駆動装置において、前記電流ラッチ手段は、前記駆動電流が前記負荷側から引き込む方向に流れるように、前記駆動電流の信号極性を設定することを特徴とする。請求項１１記載の電流駆動装置は、請求項１乃至１０のいずれかに記載の電流駆動装置において、前記負荷は、前記電流生成手段から前記電流ラッチ手段を介して供給される前記駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする。
請求項１２記載の電流駆動装置は、請求項１１記載の電流駆動装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【００２５】
請求項１３記載の電流駆動装置の制御方法は、複数の負荷に個別に接続される複数の出力端子を備え、該複数の負荷の各々に対して、所定の電流値を有する駆動電流を個別に供給することにより、前記複数の負荷を所望の駆動状態で動作させる電流駆動装置の制御方法において、前記複数の負荷の各々の駆動状態を制御する複数ビットのデジタル信号を取り込み、前記各負荷に対応して保持するステップと、前記複数の出力端子を、前記複数の出力端子の一部の２以上の所定の数の前記出力端子からなる複数のグループに分割し、前記各グループに対応する前記所定の数の前記負荷に対応して保持された前記複数ビットのデジタル信号を選択的に抽出するステップと、前記複数のグループの各々に対応した複数の電流生成手段を設け、前記各グループに対応して選択的に抽出された前記複数ビットのデジタル信号に基づいて、前記各電流生成手段により前記各グループの前記所定の数の出力端子に対応する前記所定の数の負荷の各々の駆動状態に応じた電流値を有する前記駆動電流を順次生成するステップと、前記各電流生成手段により順次生成された前記駆動電流を前記複数の出力端子の各々に対応して並列的に保持するステップと、前記複数の負荷を駆動する所定のタイミングで前記保持した前記駆動電流を、前記複数の出力端子を介して前記複数の負荷に一斉に出力するステップと、を含むことを特徴とする。
【００２６】
請求項１４記載の電流駆動装置の制御方法は、請求項１３記載の電流駆動装置の制御方法において、前記駆動電流を生成するステップは、定電流源から供給される基準電流に基づいて、前記複数ビットのデジタル信号の各ビットに対応して生成される複数の単位電流のうち、前記デジタル信号のビット値に応じた特定の前記単位電流を選択的に合成して、前記駆動電流を生成することを特徴とする。請求項１５記載の電流駆動装置の制御方法は、請求項１４記載の電流生成供給回路の制御方法において、前記各単位電流は、前記基準電流に対して、互いに、２ｋ（ｋ＝０、１、２、３、・・・）で規定される電流値を有するように設定されていることを特徴とする。
【００２７】
請求項１６記載の電流駆動装置の制御方法は、請求項１３乃至１５のいずれかに記載の電流駆動装置の制御方法において、前記駆動電流を個別並列的に保持するステップ及び前記駆動電流を前記複数の負荷に一斉に出力するステップは、直列に配置された第１の電流記憶部及び第２の電流記憶部のうち、前記第１の電流記憶部に前記駆動電流を取り込み保持する動作と、前記第２の電流記憶部から前記駆動電流を前記各出力端子に出力する動作を、並行して実行することを特徴とする。
【００２８】
請求項１７記載の電流駆動装置の制御方法は、請求項１３乃至１５のいずれかに記載の電流駆動装置の制御方法において、前記駆動電流を個別並列的に保持するステップ及び前記駆動電流を前記複数の負荷に一斉に出力するステップは、並列に配置された一対の電流記憶部のうち、一方の電流記憶部に前記駆動電流を取り込み保持する動作と、他方の電流記憶部に保持した前記駆動電流を前記各出力端子に出力する動作を、並行して実行することを特徴とする。
請求項１８記載の電流駆動装置の制御方法は、請求項１３乃至１７のいずれかに記載の電流駆動装置の制御方法において、前記電流駆動装置は、前記各グループに対応した一連の前記駆動電流の生成供給動作を、前記各グループ間で並行して実行することを特徴とする。
【００２９】
請求項１９記載の電流駆動装置の制御方法は、請求項１３乃至１８のいずれかに記載の電流駆動装置の制御方法において、前記駆動電流の信号極性は、該駆動電流が前記負荷に流し込む方向に流れるように設定されていることを特徴とする。
請求項２０記載の電流駆動装置の制御方法は、請求項１３乃至１８のいずれかに記載の電流駆動装置の制御方法において、前記駆動電流の信号極性は、該駆動電流が前記負荷から引き込む方向に流れるように設定されていることを特徴とする。
【００３０】
請求項２１表示装置は、少なくとも、複数の走査線及び複数の信号線が相互に直交するように配設され、該走査線及び該信号線の交点に複数の表示画素がマトリクス状に配列された表示パネルと、前記各表示画素を行単位で選択状態にするための走査信号を前記各走査線に印加する走査駆動手段と、表示信号に基づく階調電流を、前記各信号線を介して前記各表示画素に供給する信号駆動手段と、を備え、選択状態にある前記各表示画素に対して、所定の電流値を有する前記階調電流を供給することにより、前記表示パネルに所望の画像情報を表示する表示装置において、前記複数の信号線は、前記複数の信号線の一部の２以上の所定の数の前記信号線からなる複数のグループに分割され、前記信号駆動手段は、前記複数の表示画素の各々の発光輝度を制御する複数ビットのデジタル信号を取り込み、前記複数の信号線に対応して保持する複数の信号保持手段と、前記複数のグループの各々に対応して設けられ、前記複数の信号保持手段から前記各グループの前記所定の数の信号線に対応する前記所定の数の前記表示画素に対応して出力される前記複数ビットのデジタル信号の各ビット値に応じた電流値を有する前記階調電流を順次生成する複数の電流生成手段と、前記複数の信号線の各々に対応して設けられ、前記各電流生成手段により順次生成される前記階調電流を前記各信号線に対応して順次取り込んで並列して保持し、所定のタイミングで前記保持した前記階調電流を、前記複数の信号線を介して選択状態にある前記各表示画素に一斉に出力する複数の電流ラッチ手段と、を備えたことを特徴とする。
【００３１】
請求項２２表示装置は、請求項２１記載の表示装置において、前記信号駆動手段は、前記複数の信号保持手段から、前記各グループに対応する前記所定の数の表示画素に対応して保持された前記複数ビットのデジタル信号を選択的に抽出し、前記各電流生成手段に入力する入力側スイッチ手段と、前記各電流生成手段により生成された前記階調電流を、前記複数本の信号線に対応して設けられた前記複数の電流ラッチ手段の、前記各グループに対応する前記所定の数の前記電流ラッチ手段の各々に選択的に出力する出力側スイッチ手段と、を備え、前記入力側スイッチ手段及び前記出力側スイッチ手段は、前記信号保持手段から前記デジタル信号を選択的に抽出して前記各電流生成手段に入力する動作、及び、前記階調電流を前記各電流ラッチ手段に選択的に出力する動作を、同期して実行することを特徴とする。
【００３２】
請求項２３表示装置は、請求項２１又は２２記載の表示装置において、前記複数の電流生成手段は、各々、前記複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成する単位電流生成部と、前記デジタル信号のビット値に応じて、前記複数の単位電流を選択的に合成して前記階調電流を生成する電流合成部と、を備えることを特徴とする。
請求項２４表示装置は、請求項２３記載の表示装置において、前記単位電流生成部は、定電流源から供給される基準電流が流れる基準電流トランジスタと、該基準電流トランジスタの制御端子に、各制御端子が並列的に接続されるとともに、トランジスタサイズが各々異なるように形成され、前記各単位電流が流れる複数の単位電流トランジスタと、からなるカレントミラー回路を構成し、前記複数の単位電流が、前記基準電流に対して各々異なる比率の電流値を有するように設定されていることを特徴とする。
【００３３】
請求項２５表示装置は、請求項２４記載の表示装置において、前記複数の単位電流トランジスタは、該各単位電流トランジスタの各チャネル幅が、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする。
請求項２６表示装置は、請求項２１乃至２５のいずれかに記載の表示装置において、前記複数の電流ラッチ手段は、各々、前記電流生成手段から出力される前記階調電流を取り込み保持し、所定のタイミングで転送する第１の電流記憶部と、前記第１の電流記憶部から転送された前記階調電流を所定のタイミングで前記各信号線に出力する第２の電流記憶部と、を備え、前記第１の電流記憶部における前記階調電流の取り込み保持動作と、前記第２の電流記憶部における前記階調電流の出力動作を、並行して実行するように制御されることを特徴とする。
【００３４】
請求項２７表示装置は、請求項２１乃至２５のいずれかに記載の表示装置において、前記複数の電流ラッチ手段は、各々、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に前記電流生成手段から出力される前記階調電流を取り込み保持する動作と、他方の電流記憶部に保持した前記階調電流を前記各信号線に出力する動作を、並行して実行するように制御されることを特徴とする。
請求項２８表示装置は、請求項２１乃至２７のいずれかに記載の表示装置において、前記電流ラッチ手段は、前記階調電流が前記表示画素に流し込む方向に流れるように、前記階調電流の信号極性を設定することを特徴とする。
【００３５】
請求項２９表示装置は、請求項２１乃至２７のいずれかに記載の表示装置において、前記電流ラッチ手段は、前記階調電流が前記表示画素側から引き込む方向に流れるように、前記階調電流の信号極性を設定することを特徴とする。
請求項３０表示装置は、請求項２１乃至２９のいずれかに記載の表示装置において、前記表示画素は、前記電流生成手段から前記電流ラッチ手段を介して供給される前記階調電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする。
【００３６】
請求項３１表示装置は、請求項２１乃至２９のいずれかに記載の表示装置において、前記表示画素は、前記階調電流を保持する電流書込保持手段と、該保持された前記階調電流に基づいて発光駆動電流を生成する発光駆動手段と、前記発光駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子と、を備えていることを特徴とする。
請求項３２表示装置は、請求項３０又は３１記載の表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。
【００３７】
すなわち、本発明に係る電流駆動装置及びその制御方法は、有機ＥＬ素子や発光ダイオード等のように、電流値に応じて所定の駆動状態（発光輝度）で動作する複数の負荷（表示画素）に対して、所定の電流値を有する駆動電流（階調電流）を生成して個別に供給する電流駆動装置であって、複数の負荷に個別に接続される複数の出力端子を備え、該複数の出力端子が複数の出力端子の一部の２以上の所定の数の出力端子からなる複数のグループに分割され、複数のグループの各々に対応して電流生成手段（電流生成部）を複数設け、かつ、複数の負荷の各々に接続される出力端子ごとに個別の電流ラッチ手段（電流記憶部）を設けることにより、各電流生成手段により各グループの所定の数の出力端子に対応する所定の数の負荷の各々の駆動状態（複数ビットのデジタル信号）に応じた駆動電流が順次生成されて、該駆動電流が複数の負荷の各々に対応して個別並列的に保持され、所定のタイミングで複数の負荷に一斉に出力されるように構成されている。
【００３８】
ここで、上記電流生成手段としては、単一の基準電流トランジスタに対してチャネル幅が各々所定の比率となるように形成された複数の単位電流トランジスタを並列に接続したカレントミラー回路構成を有する単位電流生成部（カレントミラー回路部）を備え、定電流源（定電流発生源）から供給される一定の基準電流に基づいて各単位電流トランジスタに流れる単位電流を、複数ビットのデジタル信号に応じて選択的に合成（電流値を合算）することにより、上記駆動電流を生成する構成を適用することができる。
これにより、駆動電流の生成に関連して電流生成手段に供給される信号がデジタル信号の状態で取り扱われるとともに、基準電流が一定電流値に設定されているので、駆動電流が微少な場合であっても、信号線に付加された寄生容量への充放電動作に起因する信号遅延の影響を排除することができ、電流生成手段、ひいては、電流駆動装置の動作速度を向上させることができる。
【００３９】
また、このとき、各単位電流トランジスタに流れる単位電流は、各単位電流トランジスタのチャネル幅に応じて、各々異なる電流値を有するように設定されている。特に、上記カレントミラー回路部において、各階調電流トランジスタの各チャネル幅を、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される比率に設定することにより、各階調電流トランジスタに、基準電流の２ｋで規定される電流値を有する単位電流が流れ、これらを合成することにより、２ｋ段階の電流値を有する負荷駆動電流を生成することができる。したがって、複数のデジタル信号による複数の階調に対応した電流値を有するアナログ電流を、比較的簡易な回路構成により生成して出力することができ、負荷を適正な駆動状態で動作させることができる。
また、一つの電流発生手段が複数個の負荷に対応し、一つの電流発生手段により、単一の定電流源から供給される一定の電流値を有する基準電流に基づいて単位電流が生成され、駆動電流が合成されるので、少なくとも、当該複数個の負荷に供給される駆動電流の電流特性を均一化することができ、負荷相互の駆動状態を均一化することができる。
【００４０】
また、上記電流ラッチ手段として、直列に配置された前段及び後段の電流記憶部を備え、前段の電流記憶部に駆動電流を取り込み保持する動作と、後段の電流記憶部に転送された駆動電流を各出力端子に出力する動作を、並行して実行するように制御する構成や、並列に配置された一対の電流記憶部を備え、一方の電流記憶部に駆動電流を取り込み保持する動作と、他方の電流記憶部に保持された電流を各出力端子に出力する動作を、並行して実行するように制御する構成を良好に適用することができる。
【００４１】
このような構成によれば、前段又は一方の電流記憶部に駆動電流を取り込み、保持する動作期間中に、後段又は他方の電流記憶部から各出力端子に対して駆動電流を出力することができるので、各電流記憶部への電流の取り込み、保持動作サイクルと、出力端子への駆動電流の出力動作サイクルと、をオーバーラップさせて、負荷への駆動電流の供給時間を実質的に長くすることができ、駆動状態を細かく制御することができる。
【００４２】
さらに、上記出力端子のグループごとに唯一の電流生成手段を備え、負荷の駆動状態に応じた複数ビットのデジタル信号の供給元となる信号保持手段、及び、駆動電流の出力先となる電流記憶部を順次切り換え制御して、駆動電流の生成動作を各負荷（出力端子）ごとに選択的に実行することにより、各負荷に対応して電流生成手段を備える構成に比較して回路規模を大幅に縮小することができる。したがって、上述したように電流駆動装置の応答特性の改善及び負荷の駆動状態の均一化を図りつつ、電流駆動装置の小型化を図ることができる。また、このような回路規模の縮小により、製造プロセスにおける歩留まりの向上を図ることができ、製品コストの低減を図ることができる。
【００４３】
そして、本発明に係る表示装置においては、相互に直交する走査ライン（走査線）及びデータライン（信号線）の交点近傍に、発光素子を備えた表示画素をマトリクス状に配列してなる表示パネルを備えた表示装置において、上述したような電流駆動装置をデータドライバ（信号駆動手段）に適用し、複数の信号線を複数の信号線の一部の２以上の所定の数の信号線からなる複数のグループに分割し、各グループごとに対応して一つの電流生成部（電流生成手段）を設け、該各グループの所定の数の信号線に対応する所定の数の表示画素に対応して、表示データ（複数ビットのデジタル信号）に応じた電流値を有する階調電流（アナログ電流）を順次生成し、該階調電流を並列して保持して、所定のタイミングで特定の行の表示画素群に一斉に供給するように構成されている。
【００４４】
これにより、該階調電流の生成動作に関連する入力信号が信号レベルの変動を伴わない、デジタル信号又は一定電流の状態で取り扱われるので、表示パネルの小型化や高精細化に伴って表示画素が微細化された場合や、比較的下位の輝度階調で各表示画素を発光動作させる場合等のように、階調電流が微少な場合であっても、信号線の充放電動作に起因するデータドライバの動作速度の低下を抑制することができ、表示データに応じた適正な電流値を有する階調電流を迅速に生成、供給して、表示装置における表示応答特性の向上を図ることができる。
【００４５】
ここで、表示パネルの各領域ごとに唯一設けられる電流生成部として、カレントミラー回路構成を適用し、各表示画素に供給される階調電流を一定の基準電流に基づいて生成される単位電流を合成して生成することにより、各表示画素に供給される階調電流の電流特性を均一化することができ、各表示画素における輝度階調特性のバラツキを抑制して、表示装置における表示画質の向上を図ることができる。
【００４６】
また、各データライン（表示画素）に対応して設けられる電流記憶回路（電流ラッチ手段）として、直列又は並列に配置された電流記憶部を備え、一方の電流記憶部に駆動電流を取り込み保持する動作と、他方の電流記憶部に保持された電流を各出力端子に出力する動作を、並行して実行するように制御する構成を適用することにより、一方の電流記憶部に駆動電流を取り込み、保持する動作期間中に、他方の電流記憶部から各出力端子に対して駆動電流を出力することができるので、各電流記憶部への電流の取り込み、保持動作サイクルと、出力端子への駆動電流の出力動作サイクルと、をオーバーラップさせて、負荷への駆動電流の供給時間を実質的に長くすることができ、各表示画素への電流書込率を向上させることができ、表示パネルを高精細化した場合や、比較的低い階調で各表示画素（発光素子）を発光動作させる場合であっても、各表示画素を表示データに応じた適切な輝度階調で発光動作させることができ、表示装置の応答特性の改善及び表示画質の向上を図ることができる。
【００４７】
さらに、本発明に係る表示装置によれば、信号線の各グループごとに唯一の電流生成部を備えた構成を有しているので、各データライン（表示画素）に対応して電流生成部を備える構成に比較して回路規模を大幅に縮小することができ、表示装置の表示エリアの外側に設置される額縁部分を狭くして、表示装置の小型化（あるいは、表示エリアサイズの大型化）を図ることができるとともに、製造プロセスにおける歩留まりの向上を図ることができ、製品コストの低減を図ることができる。
【００４８】
【発明の実施の形態】
以下、本発明に係る電流駆動装置及びその制御方法並びに電流駆動装置を備えた表示装置について、実施の形態を示して詳しく説明する。
＜表示装置＞
まず、本発明に係る電流駆動装置を適用可能な表示装置の概略構成について、図面を参照して説明する。
【００４９】
図１は、本発明に係る電流駆動装置をデータドライバに適用した表示装置の一実施形態を示す概略ブロック図であり、図２は、本実施形態に係る表示装置の表示パネルの一例を示す概略構成図である。ここでは、表示パネルとしてアクティブマトリクス方式に対応した表示画素を備えた構成について説明する。また、本実施形態においては、データドライバ側から表示画素に階調電流を流し込むようにした構成（以下、便宜的に、「電流印加方式」と記す）を採用した場合について説明する。
【００５０】
図１、図２に示すように、本実施形態に係る表示装置１００は、概略、複数の表示画素（負荷）がマトリクス状に配列された表示パネル１１０と、表示パネル１１０の行方向に配列された表示画素群ごとに、共通に接続された走査ライン（走査線）ＳＬａ、ＳＬｂに接続された走査ドライバ（走査駆動手段）１２０と、表示パネル１１０の列方向に配列された表示画素群ごとに、共通に接続されたデータライン（信号線）ＤＬ１、ＤＬ２、・・・（ＤＬ）に接続されたデータドライバ（信号駆動手段）１３０と、走査ドライバ１２０及びデータドライバ１３０の動作状態を制御する各種制御信号を生成、出力するシステムコントローラ１４０と、表示装置１００の外部から供給される映像信号に基づいて、表示データやタイミング信号等を生成する表示信号生成回路１５０と、を備えて構成されている。
【００５１】
以下、上記各構成について説明する。
（表示パネル１１０）
表示パネル１１０は、具体的には、図２に示すように、各行ごとの表示画素群に対応して、各々、並列に配設された一対の走査ラインＳＬａ、ＳＬｂと、各列ごとの表示画素群に対応するとともに、走査ラインＳＬａ、ＳＬｂに対して直交するように配設されたデータラインＤＬと、これらの直交するラインの各交点近傍に配列された複数の表示画素（図２中、後述する画素駆動回路ＤＣｘ及び有機ＥＬ素子ＯＥＬからなる構成）と、を備えた構成を有している。
【００５２】
表示画素は、例えば、走査ドライバ１２０から走査ラインＳＬａを介して印加される走査信号Ｖsel、走査ラインＳＬｂを介して印加される走査信号Ｖsel＊（走査ラインＳＬａに印加される走査信号Ｖselの極性反転信号；以下、本明細書中では、反転極性を示す記号を、便宜的に「＊」を用いて示す。図２の符号参照）、及び、データドライバ１３０からデータラインＤＬを介して供給される階調電流（駆動電流）Ｉpixに基づいて、各表示画素における階調電流Ｉpixの書込動作及び発光動作を制御する画素駆動回路ＤＣｘと、該画素駆動回路ＤＣｘから供給される発光駆動電流の電流値に応じて発光輝度が制御される、周知の有機ＥＬ素子（発光素子）ＯＥＬと、を有して構成されている。なお、本実施形態においては、表示画素の発光素子として、有機ＥＬ素子を適用した構成を示すが、本発明はこれに限定されるものではなく、発光素子に供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する電流駆動型の発光素子であれば、発光ダイオード等の他の発光素子を適用するものであってもよい。
【００５３】
ここで、画素駆動回路ＤＣｘは、概略、走査信号Ｖsel、Ｖsel＊に基づいて各表示画素の選択／非選択状態を制御し、選択状態において表示データに応じた階調電流Ｉpixを取り込んで電圧レベルとして保持し、非選択状態において上記保持した電圧レベルに基づく発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光させる動作を維持する機能を有している。なお、画素駆動回路ＤＣｘに適用可能な回路構成例については後述する。
【００５４】
（走査ドライバ１２０）
走査ドライバ１２０は、図２に示すように、シフトレジスタとバッファからなるシフトブロックＳＢを、各行の走査ラインＳＬａ、ＳＬｂごとに対応して複数段備え、システムコントローラ１４０から供給される走査制御信号（走査スタート信号ＳＳＴＲ、走査クロック信号ＳＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０の上方から下方に順次シフトしつつ出力されるシフト信号が、バッファを介して所定の電圧レベル（選択レベル；例えば、ハイレベル）を有する走査信号Ｖselとして各走査ラインＳＬａに印加されるとともに、該走査信号Ｖselを極性反転した電圧レベルが走査信号Ｖsel＊として各走査ラインＳＬｂに印加される。これにより、各行ごとの表示画素群を選択状態とし、データドライバ１３０により各データラインＤＬを介して供給される表示データに基づく階調電流Ｉpixを、各表示画素に書き込むように制御する。
【００５５】
（データドライバ１３０）
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号（後述するサンプリングスタート信号ＳＴＲ、シフトクロック信号ＳＦＣ等）に基づいて、表示信号生成回路１５０から供給される複数ビットのデジタル信号からなる表示データを取り込んで保持し、当該表示データに対応する電流値を有する階調電流Ｉpixを生成して、各データラインＤＬを介して走査ドライバにより選択状態に設定された各表示画素に並行して（一斉に）供給するように制御する。データドライバ１３０の具体的な回路構成やその駆動制御動作については、詳しく後述する。
【００５６】
（システムコントローラ１４０）
システムコントローラ１５０は、後述する表示信号生成回路１６０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０の各々に対して、走査制御信号（上述した走査スタート信号ＳＳＴＲや走査クロック信号ＳＣＬＫ等）及びデータ制御信号（上述したサンプリングスタート信号ＳＴＲやシフトクロック信号ＳＦＣ等）を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０に走査信号Ｖsel、Ｖsel＊及び階調電流Ｉpixを出力させ、画素駆動回路ＤＣｘにおける所定の制御動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御を行う。
【００５７】
（表示信号生成回路１５０）
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分を、複数ビットのデジタル信号からなる表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１５０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０に対して供給する上記走査制御信号及びデータ制御信号を生成する。
【００５８】
＜データドライバの構成例＞
次いで、上述した表示装置に適用されるデータドライバの構成について説明する。
図３は、本実施形態に係る表示装置に適用されるデータドライバと表示パネルとの関係を示す概略構成図であり、図４は、本実施形態に係る表示装置に適用されるデータドライバの要部構成を示すブロック図である。
【００５９】
本実施形態に係るデータドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号に基づく所定のタイミングで、表示信号生成回路１５０から供給されるデジタル信号からなる表示データData（デジタル信号Ｄ０〜Ｄ３）を取り込んで保持し、該表示データDataに対応する電流値を有する階調電流（アナログ信号）Ｉpixを生成して各データラインＤＬに印加する。
【００６０】
ここで、データドライバ１３０は、図３に示すように、表示パネル１１０の行方向（走査ラインの延伸方向）に配列された表示画素群を複数のデータラインＤＬ（データラインＤＬ群）を有する複数の領域ＲＧ（例えば、４領域）に分割し、各領域ＲＧに配設されたデータラインＤＬ群（ここでは、各領域が８本のデータラインを含んでいるものとする）に接続される複数の出力端子Ｔoutを一グループ（ブロック）として、該グループごとに一つの、表示データDataに基づいて階調電流Ｉpixを生成する機能（後述する階調電流生成回路１３４の電流生成部ＩＬＡ）を有している。
【００６１】
データドライバ１３０は、具体的には、図４に示すように、大別して、システムコントローラ１４０から供給されるデータ制御信号（シフトクロック信号ＣＫ１、サンプリングスタート信号ＳＴＲ等）に基づいて、順次シフト信号ＳＲ１、ＳＲ２、・・・（以下、便宜的に「シフト信号ＳＲ」とも記す）を出力するシフトレジスタ回路１３１と、該シフト信号ＳＲの入力タイミングに基づいて、表示信号生成回路１５０から供給される１行分の表示データDataを順次取り込み、データ制御信号（データラッチ信号ＣＫ２等）に基づいて、取り込まれた１行分の表示データDataを、各表示画素単位で複数ビットのデジタル信号として並列的に保持するデータラッチ回路１３２と、データ制御信号（タイミング信号ＣＫ３等）に基づいて、データラッチ回路１３２に保持された表示データDataに基づくデジタル信号を、各表示画素単位で選択的に抽出するスイッチ回路１３３と、スイッチ回路１３３を介して取り出された上記デジタル信号に基づいて、上記表示データDataに対応した所定のアナログ電流値を有する電流Ｉpxaを生成する階調電流生成回路１３４と、データ制御信号（タイミング信号ＣＫ３等）に基づいて、階調電流生成回路１３４により各表示画素ごとに生成された電流Ｉpxaの出力先を順次切り換えるスイッチ回路１３５と、データ制御信号（出力イネ−ブル信号ＥＮ１、ＥＮ２等）に基づいて、スイッチ回路１３５を介して各々異なる出力先に出力された電流Ｉpxaを、各表示画素ごとに並列的に保持し、所定のタイミングで階調電流Ｉpixとして、各出力端子Ｔoutを介して各データラインＤＬに一斉に供給する電流ラッチ回路１３６と、を備えた構成を有している。ここで、ＣＫ１〜ＣＫ３及びＥＮ１、ＥＮ２は、いずれも、システムコントローラ１４０等から供給されるタイミング制御信号であって、表示信号生成回路１５０により映像信号から抽出されるタイミング信号成分（基本クロック信号）に基づく信号周期（信号周波数）を有している。
【００６２】
以下、データドライバの各構成について具体的に説明する。ここでは、特に説明しない限り、上記表示パネルの特定の領域に対応して設けられたブロック（８本のデータラインに対応する）について説明する。
（シフトレジスタ回路１３１／データラッチ回路１３２）
図５は、本実施形態に係るデータドライバに適用されるデータラッチ回路の構成例を示す概略構成図である。
【００６３】
本実施形態に適用可能なデータラッチ回路１３２は、シフトレジスタ回路１３１から順次出力されるシフト信号に基づくタイミングで、上述した表示信号生成回路１５０から供給される表示データData（複数ビットのデジタル信号Ｄ０〜Ｄ３）を取り込み、各表示画素単位で並列的に保持する。ここで、データラッチ回路１３２に供給される表示データDataは、各表示画素に対応した複数ビットのデジタル信号を一単位として、該デジタル信号が１ビットずつ時系列的に順次供給されるもの（１ビットのシリアルデータ）であってもよいし、上記複数ビットのデジタル信号が並列的に一括して供給されるもの（複数ビットのパラレルデータ）であってもよい。
【００６４】
各表示画素に対応して供給される表示データDataが複数ビットのシリアルデータである場合には、データラッチ回路１３２として、例えば、図５（ａ）に示すように、時系列的に供給される各ビットのデジタル信号（ここでは、４ビットの場合を示す）Ｄ０、Ｄ１、Ｄ２、Ｄ３（Ｄ０〜Ｄ３）を、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、・・・に基づくタイミングで、順次個別に取り込む前段のラッチ回路群（信号保持手段）ＬＣＡ０、ＬＣＡ１、ＬＣＡ２、ＬＣＡ３（ＬＣＡ０〜ＬＣＡ３）と、前段のラッチ回路群ＬＣＡ０〜ＬＣＡ３により取り込まれた複数ビットのデジタル信号Ｄ０〜Ｄ３を個別並列的に取り込み保持し、所定のタイミングで一斉に出力する後段のラッチ回路群ＬＣＢ０、ＬＣＢ１、ＬＣＢ２、ＬＣＢ３（ＬＣＢ０〜ＬＣＢ３）と、を備えた構成が、各データラインＤＬ（表示画素）に対応して並列に設けられた構成を適用することができる。
【００６５】
また、表示データDataが複数ビットのパラレルデータである場合には、データラッチ回路１３２として、例えば、図５（ｂ）に示すように、上述したラッチ回路群ＬＣＢ０〜ＬＣＢ３と同様に、並列的に供給される表示データDataに基づく複数ビット（４ビット）のデジタル信号Ｄ０〜Ｄ３を、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、・・・に基づくタイミングで、個別に並列的に取り込む前段のラッチ回路群ＬＣＣ０、ＬＣＣ１、ＬＣＣ２、ＬＣＣ３（ＬＣＣ０〜ＬＣＣ３）と、前段のラッチ回路群ＬＣＣ０〜ＬＣＣ３により取り込まれた複数ビットのデジタル信号Ｄ０〜Ｄ３を個別並列的に取り込み保持し、所定のタイミングで一斉に出力する後段のラッチ回路群ＬＣＤ０、ＬＣＤ１、ＬＣＤ２、ＬＣＤ３（ＬＣＤ０〜ＬＣＤ３）と、を備えた構成が、各データラインＤＬ（表示画素）に対応して並列に設けられた構成を適用することができる。
【００６６】
ここで、上述したデータラッチ回路１３１を構成する各ラッチ回路ＬＣＡ０〜ＬＣＡ３、ＬＣＢ０〜ＬＣＢ３、ＬＣＣ０〜ＬＣＣ３、ＬＣＤ０〜ＬＣＤ３において、ＩＮは表示データDataに基づく各デジタル信号Ｄ０〜Ｄ３が入力される入力端子であり、ＣＫはシフト信号ＳＲ１、ＳＲ２、・・・（タイミング制御信号）が入力されるクロック端子であり、ＯＴはデジタル信号Ｄ０〜Ｄ３に対して非反転極性を有する信号（非反転出力信号）が出力される非反転出力端子、ＯＴ＊はデジタル信号Ｄ０〜Ｄ３に対して反転極性を有する信号（反転出力信号）が出力される反転出力端子である。
【００６７】
このような構成を有するデータラッチ回路１３２によれば、前段のラッチ回路群で各表示画素に対応した表示データData（デジタル信号Ｄ０〜Ｄ３）を順次取り込む動作と、後段のラッチ回路群で先のタイミングで前段のラッチ回路群により取り込み保持され転送された各表示画素単位のデジタル信号Ｄ０〜Ｄ３（非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・）を、後述するスイッチ回路１３３を介して階調電流生成回路１３４に個別に並列的に出力する（又は、出力可能な状態に設定する）動作と、を同時に並行して実行することができる。
【００６８】
（スイッチ回路１３３／１３５）
図６は、本実施形態に係るデータドライバに適用されるスイッチ回路の構成例を示す概略構成図である。
本実施形態に適用可能なスイッチ回路（入力側スイッチ手段）１３３は、例えば、図６（ａ）に示すように、上述したデータラッチ回路１３２において表示画素単位で個別に取り込み保持された表示データData（複数ビットのデジタル信号Ｄ０〜Ｄ３の非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・）を、各ブロックごとに唯一設けられた階調電流生成回路１３４に選択的に取り込む際のタイミングを設定するシフトレジスタ部ＳＲＡと、該シフトレジスタ部ＳＲＡから順次出力されるシフト信号ＳＡ１、ＳＡ２、・・・に基づいて、データラッチ回路１３２から階調電流生成回路１３４へのデジタル信号Ｄ０〜Ｄ３（非反転出力信号）の選択、供給状態を制御するスイッチ部ＳＷＡと、を備えた構成を有している。
【００６９】
また、スイッチ回路（出力側スイッチ手段）１３５は、例えば、図６（ｂ）に示すように、後述する階調電流生成回路１３４において表示データData（非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・）に応じて表示画素ごとに個別に生成された電流Ｉpxaを、各データラインＤＬごとに設けられた電流記憶回路部ＩＭに選択的に供給する際のタイミングを設定するシフトレジスタ部ＳＲＢと、該シフトレジスタ部ＳＲＢから順次出力されるシフト信号ＳＢ１、ＳＢ２、・・・に基づいて、階調電流生成回路１３４から電流ラッチ回路１３６（各電流記憶回路部ＩＭ）への電流Ｉpxaの供給状態を制御するスイッチ部ＳＷＢと、を備えた構成を有している。
【００７０】
ここで、本実施例においては、表示パネルの特定の領域ＲＧに対応するデータドライバ１３０のブロックに単一のシフトレジスタ部ＳＲＡ、ＳＲＢが設けられ、該シフトレジスタ部ＳＲＡ、ＳＲＢからのシフト信号ＳＡ１、ＳＡ２、・・・、ＳＢ１、ＳＢ２、・・・によりスイッチ部ＳＷＡ、ＳＷＢを選択的にオン動作させる構成を示したが、本発明はこれに限定されるものではなく、全ての領域ＲＧに対応して、スイッチ回路１３３及び１３５の各々に、唯一のシフトレジスタ部を設け、該シフトレジスタ部から出力されるシフト信号を各ブロックに共通に供給するように構成したものであってもよい。
【００７１】
このような構成を有するスイッチ回路１３３、１３５によれば、図示を省略したシステムコントローラ１４０から供給されるデータ制御信号に基づいて、各シフトレジスタ部ＳＲＡ、ＳＲＢから順次シフト信号が出力されて、特定の表示画素に対応してデータラッチ回路１３２に取り込み保持された表示データData（複数ビットのデジタル信号d０〜d３の非反転出力信号ｄ１０〜ｄ１３）が、選択的に階調電流生成回路１３４に出力されるようにスイッチ部ＳＷＡが切り換え制御されるとともに、階調電流生成回路１３４において当該表示データDataに応じて生成された電流Ｉpxaが、当該特定の表示画素に対応して設けられた電流記憶回路ＩＭに選択的に出力されるようにスイッチ部ＳＷＢが切り換え制御される。
【００７２】
なお、本実施形態においては、スイッチ回路１３３、１３５の双方に、個別のシフトレジスタ部ＳＲＡ、ＳＲＢを設けた構成を示したが、本発明はこれに限定されるものではない。すなわち、スイッチ回路１３３、１３５においては、特定の表示データDataの階調電流生成回路１３４への供給動作と、階調電流生成回路１３４において生成された電流Ｉpxaの電流ラッチ回路１３６（電流記憶回路ＩＭ）への出力動作を同一のタイミングで実行することもできるので、単一のシフトレジスタから出力されるシフト信号を、スイッチ回路１３３、１３５双方のスイッチ切換信号として適用するものであってもよい。
【００７３】
（階調電流生成回路１３４）
図７は、本実施形態に係るデータドライバに適用される階調電流生成回路の構成例を示す概略構成図である。
本実施形態に適用可能な階調電流生成回路１３４は、図３に示したように、表示パネル１１０の各領域に対応したブロックごとに唯一の電流生成部（電流生成手段）ＩＬＡを備えた構成を有し、該各電流生成部ＩＬＡは、図７に示すように、上記データラッチ回路１３２からスイッチ回路１３３を介して選択的に抽出された、各表示画素ごとの表示データData（ここでは、上述したデータラッチ回路を構成する各ラッチ回路の非反転出力端子から出力される非反転出力信号ｄ１０〜ｄ１３）を取り込み、所定の基準電流Ｉrefに基づいて上記表示データData（すなわち、非反転出力信号ｄ１０〜ｄ１３）に応じた電流値を有する電流Ｉpxa（後述する階調電流Ｉpixに相当する）を生成して、スイッチ回路１３５を介して後述する電流ラッチ回路１３６（各データラインＤＬごとに個別に設けられた電流記憶回路ＩＭ）に出力するように構成されている。
【００７４】
ここで、電流生成部ＩＬＡは、図７に示すように、定電流発生源ＩＲから供給される一定の電流値を有する基準電流Ｉrefに対して、各々、異なる比率の電流値を有する複数の単位電流Ｉsa、Ｉsb、Ｉsc、Ｉsdを生成するカレントミラー回路部（単位電流生成部）ＣＭＡと、上記複数の単位電流Ｉsa〜Ｉsdのうち、上述したデータラッチ回路１３２の各ラッチ回路から出力されるデジタル信号（非反転出力信号）ｄ１０〜ｄ１３に基づいて、何れかの単位電流を選択するスイッチ回路部（電流合成部）ＳＬＡと、を備えている。
【００７５】
また、本実施形態においては、定電流発生源ＩＲにより、基準電流Ｉrefを電流生成部ＩＬＡに流し込むように、定電流発生源ＩＲの他端側が高電位電源＋Ｖに接続された電源接点（以下、「高電位電源＋Ｖ」と記す）に接続されている。ここで、定電流発生源ＩＲは、各ブロックの電流生成部ＩＬＡごとに別個に設けられるものであってもよいし、階調電流生成回路１３４を構成する全てのブロックの電流生成部ＩＬＡに対して唯一設けられるのもであってもよい。さらには、複数のブロック毎に唯一設けられるものであってもよい。
【００７６】
電流生成部ＩＬＡに適用されるカレントミラー回路部ＣＭＡは、具体的には、定電流発生源ＩＲから基準電流Ｉrefが供給される電流入力接点ＩＮｉと、低電位電源（例えば、接地電位）Ｖgndとの間に、電流路（ソース−ドレイン端子）が接続されるとともに、制御端子（ゲート端子）が接点Ｎgaに接続され、所定のチャネル幅を有するｎチャネル型の電界効果型トランジスタ（以下、「ｎチャネル型トランジスタ」と略記する）からなる基準電流トランジスタＴＮ１１と、各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄと低電位電源Ｖgndとの間に、各々、電流路が並列に接続されるとともに、各制御端子が接点Ｎgaに共通に接続され、各々所定のチャネル幅を有するｎチャネル型トランジスタからなる単位電流トランジスタＴＮ１２、ＴＮ１３、ＴＮ１４、ＴＮ１５と、を備えた構成を有している。ここで、接点Ｎgaは、電流入力接点ＩＮｉに直接接続されているとともに、容量Ｃａを介して低電位電源Ｖgndに接続されている。
【００７７】
また、電流生成部ＩＬＡに適用されるスイッチ回路部ＳＬＡは、スイッチ回路１３５を介して、電流ラッチ回路１３６（各データラインに対応して設けられた電流記憶部）に接続される電流出力接点ＯＵＴｉと、上記各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄとの間に電流路が並列に接続されるとともに、制御端子に上記スイッチ回路１３３を介して、データラッチ回路１３２（各ラッチ回路）から表示画素単位で個別に出力される非反転出力信号ｄ１０〜ｄ１３が並列的に印加される複数（４個）のｎチャネル型トランジスタからなるスイッチトランジスタＴＮ１６、ＴＮ１７、ＴＮ１８、ＴＮ１９と、を備えた構成を有している。
【００７８】
このような構成を有する電流生成部ＩＬＡにおいて、上述したように、本実施形態では特に、カレントミラー回路部ＣＭＡを構成する各単位電流トランジスタＴＮ１２〜ＴＮ１５に流れる単位電流Ｉsa〜Ｉsdが、基準電流トランジスタＴＮ１１に流れる基準電流Ｉrefに対して、各々異なる所定の比率の電流値を有するように設定されている。
【００７９】
具体的には、各単位電流トランジスタＴＮ１２〜ＴＮ１５のトランジスタサイズが、各々異なる比率、例えば、各単位電流トランジスタＴＮ１２〜ＴＮ１５を構成する電界効果型トランジスタにおいて、チャネル長を一定とした場合の各チャネル幅の比が、Ｗ１２：Ｗ１３：Ｗ１４：Ｗ１５＝１：２：４：８になるように形成されている。ここで、Ｗ１２は、単位電流トランジスタＴＮ１２のチャネル幅を示し、Ｗ１３は、単位電流トランジスタＴＮ１３のチャネル幅を示し、Ｗ１４は、単位電流トランジスタＴＮ１４のチャネル幅を示し、Ｗ１５は、単位電流トランジスタＴＮ１５のチャネル幅を示す。
【００８０】
これにより、各単位電流トランジスタＴＮ１２〜ＴＮ１５に流れる単位電流Ｉsa〜Ｉsdの電流値は、基準電流トランジスタＴＮ１１のチャネル幅をＷ１１とすると、各々Ｉsa＝（Ｗ１２／Ｗ１１）×Ｉref、Ｉsb＝（Ｗ１３／Ｗ１１）×Ｉref、Ｉsc＝（Ｗ１４／Ｗ１１）×Ｉref、Ｉsd＝（Ｗ１５／Ｗ１１）×Ｉrefに設定される。すなわち、単位電流トランジスタＴＮ１２〜ＴＮ１５の各チャネル幅を、各々２ｋ（ｋ＝０、１、２、３、・・・；２ｋ＝１、２、４、８、・・・）に設定することにより、単位電流間の電流値を２ｋで規定される比率に設定することができる。
【００８１】
このように電流値が設定された各単位電流Ｉsa〜Ｉsdから、後述するように、複数ビットのデジタル信号Ｄ０〜Ｄ３（すなわち、データラッチ回路１３２からの非反転出力信号ｄ１０〜ｄ１３）に基づいて、何れかの単位電流を選択して合成することにより、２ｋ段階の電流値を有する電流Ｉpxaが生成される。したがって、図４、図５に示したように、表示データとして、４ビットのデジタル信号Ｄ０〜Ｄ３を適用した場合、各単位電流トランジスタＴＮ１２〜ＴＮ１５に接続されるスイッチトランジスタＴＮ１６〜ＴＮ１９のオン状態に応じて、２４＝１６段階（階調）の異なる電流値を有する電流Ｉpxaが生成される。
【００８２】
すなわち、上記データラッチ回路１３２から出力される非反転出力信号ｄ１０〜ｄ１３の信号レベルに応じて、電流生成部ＩＬＡのスイッチ回路部ＳＬＡのうちの、特定のスイッチトランジスタがオン動作（スイッチトランジスタＴＮ１６〜ＴＮ１９のいずれか１つ以上がオン動作する場合のほか、いずれのスイッチトランジスタＴＮ１６〜ＴＮ１９もオフ動作する場合を含む）し、該オン動作したスイッチトランジスタに接続されたカレントミラー回路部ＣＭＡの単位電流トランジスタ（ＴＮ１２〜ＴＮ１５のいずれか１つ以上の組み合わせ）に、基準電流トランジスタＴＮ１１に流れる基準電流Ｉrefに対して、所定比率（ａ×２ｋ倍；ａは基準電流トランジスタＴＮ１１のチャネル幅Ｗ１１により規定される定数）の電流値を有する単位電流Ｉsa〜Ｉsdが流れ、上述したように、電流出力接点ＯＵＴｉにおいて、これらの単位電流の合成値となる電流値を有する電流Ｉpxaが、図示を省略した電流ラッチ回路１３６側から、電流出力接点ＯＵＴｉ、オン状態にあるスイッチトランジスタ（ＴＮ１６〜ＴＮ１９のいずれか）及び該スイッチトランジスタに接続された単位電流トランジスタ（ＴＮ１２〜ＴＮ１５のいずれか）を介して、低電位電源Ｖgnd方向に流れる。
【００８３】
これにより、シフトレジスタ回路１３１から出力されるシフト信号ＳＲ１、ＳＲ２、・・・に基づくタイミングで、データラッチ回路１３２に表示信号生成回路１５０から供給される各表示画素ごとの表示データData（複数ビットのデジタル信号Ｄ０〜Ｄ３）が取り込まれて個別並列的に保持され、スイッチ回路１３３の切り換えタイミングに基づいて、各表示画素単位の非反転出力信号ｄ１０〜ｄ１３が順次選択されて階調電流生成回路１３４に入力され、該非反転出力信号ｄ１０〜ｄ１３のビット値に基づいて、電流生成部ＩＬＡにより所定の電流値を有するアナログ電流からなる電流Ｉpxaが生成されて、後段の電流ラッチ回路１３６に出力されることになる。ここで、本実施形態においては、上述したように、電流ラッチ回路１３６側から階調電流生成回路１３４方向に電流Ｉpxaが引き込まれる。
【００８４】
なお、本実施形態においては、上述したように、階調電流生成回路１３４の構成として、電流ラッチ回路１３６側（すなわち、表示パネルに配列された表示画素方向）から階調電流生成回路１３４（各電流生成部ＩＬＡ）方向に電流Ｉpxaを流し込むように設定した場合（以下、便宜的に、「電流シンク型」と記す）について示したが、本発明においては、階調電流生成回路１３４側から電流ラッチ回路１３６方向に電流Ｉpxaを流し込むように構成したもの（以下、便宜的に、「電流印加型」と記す）であってもよい。
【００８５】
ここで、電流印加型の階調電流生成回路の構成例としては、図７に示したような回路構成において、基準電流トランジスタ、単位電流トランジスタ及びスイッチトランジスタの全てを各ｐチャネル型の電界効果型トランジスタにより構成するとともに、基準電流トランジスタ側から電流入力接点方向に基準電流Ｉrefが流れるように、基準電流トランジスタの一端に高電位電源が接続され、電流入力接点に、他端側が接地電位に接続された定電流発生源の一端側を接続し、さらに、スイッチトランジスタの制御端子に、データラッチ回路（各ラッチ回路）からの反転出力信号が印加されるようにした構成を良好に適用することができる。
【００８６】
（電流ラッチ回路１３６）
図８は、本実施形態に係るデータドライバに適用される電流ラッチ回路の一構成例を示す概略構成図であり、図９は、本実施例に係る電流ラッチ回路に適用される電流記憶部（スイッチ回路１３５のスイッチ部ＳＷＢを含む）の一具体例を示す回路構成図である。また、図１０は、本実施形態に係るデータドライバに適用される電流ラッチ回路の他の構成例を示す概略構成図である。なお、ここでは電流ラッチ回路の構成を、上記の電流印加型とした場合について示すが、これに限らず、電流シンク型とするものであってもよい。
【００８７】
本実施例に係る電流ラッチ回路１３６は、図８に示すように、各データラインＤＬ（表示画素）が接続される出力端子Ｔoutごとに直列に接続された２段の電流記憶部（第１の電流記憶部、第２の電流記憶部）ＩＭＡ、ＩＭＢを設け、上記階調電流生成回路１３４により生成、出力される各表示画素ごとの電流Ｉpxaを、スイッチ回路１３５の切り換えタイミングに応じて前段の各電流記憶部ＩＭＡに順次保持する動作（電流記憶動作）と、上記前段の各電流記憶部ＩＭＡから後段の各電流記憶部ＩＭＢに転送された電流Ｉpxaを、所定のタイミングで出力端子を介して階調電流Ｉpixとして各データラインＤＬに一斉に出力する動作（電流出力動作）と、を並行して実行するように構成されている。
【００８８】
本実施例に係る電流ラッチ回路１３６は、具体的には、図８に示すように、各データラインＤＬ１、ＤＬ２、・・・が接続される出力端子Ｔoutごとに直列に２段設けられ、各ブロックごとに唯一設けられた電流生成部ＩＬＡからスイッチ回路１３５を介して、所定のタイミングで選択的に供給される電流Ｉpxaを取り込んで保持し、例えば、システムコントローラ１４０から供給される出力イネーブル信号ＥＮ１に基づいて、該保持電流を転送出力する電流記憶部（電流ラッチ手段）ＩＭＡと、該電流記憶部ＩＭＡから転送された電流を取り込んで保持し、システムコントローラ１４０から供給される出力イネーブル信号ＥＮ２に基づいて、該電流を各出力端子Ｔoutを介して各データラインＤＬに階調電流Ｉpixとして出力する電流記憶部ＩＭＢと、からなる電流記憶回路部ＩＭ１、ＩＭ２、・・・が複数設けられた構成を有している。
【００８９】
電流記憶部ＩＭＡ、ＩＭＢは、例えば、図９に示すように、電流Ｉpxaに基づいて所定の制御電流を生成する電流成分保持部ＣＬｘ（スイッチ部ＳＷＢを含む）と、上記制御電流に基づいて次段の電流記憶部ＩＭＢへ出力する出力電流又は各データラインＤＬへ出力する階調電流Ｉpixを生成するカレントミラー回路部ＣＬｙ又はＣＬｚからなる回路構成を適用することができる。
【００９０】
電流成分保持部ＣＬｘは、例えば、図９（ａ）に示すように、接点Ｎ２１及び入力信号Ｉin（前段の電流記憶部ＩＭＡの場合には、階調電流生成回路１３４から供給される電流Ｉpxaであり、後段の電流記憶部ＩＭＢの場合には、前段の電流記憶部ＩＭＡから供給される出力電流となる）が供給される入力端子ＴＭｉ間に電流路（ソース及びドレイン）が接続され、上述したスイッチ回路１３５のシフトレジスタＳＲＢからのシフト信号ＳＢ１、ＳＢ２、・・・（ＳＢ）が入力されるシフト端子ＴＭｓに制御端子（ゲート）が接続されたｐチャネル型トランジスタＴＰ２１と、高電位電源Ｖdd及び接点Ｎ２２間に電流路が接続され、接点Ｎ２１に制御端子が接続されたｐチャネル型トランジスタＴＰ２２と、接点Ｎ２２及び上記入力端子ＴＭｉ間に電流路が接続され、上記シフト端子ＴＭｓに制御端子が接続されたｐチャネル型トランジスタＴＰ２３と、高電位電源Ｖdd及び接点Ｎ２１間に接続された蓄積容量Ｃ２１と、接点Ｎ２２及び後段のカレントミラー回路部ＣＬｙへの出力接点Ｎ２３間に電流路が接続され、後段のカレントミラー回路部ＣＬｙへの制御電流の出力状態を制御する出力イネーブル信号ＥＮ１又はＥＮ２が入力される制御端子ＴＭｅに制御端子が接続されたｐチャネル型トランジスタＴＰ２４と、を備えた構成を有している。
【００９１】
ここで、シフトレジスタＳＲＢからのシフト信号ＳＢ１、ＳＢ２、・・・に基づいて、オン／オフ動作するｐチャネル型トランジスタＴＰ２１、ＴＰ２３は、上述したスイッチ回路１３５のスイッチ部ＳＷＢを構成する。また、高電位電源Ｖdd及び接点Ｎ２１間に設けられる蓄積容量Ｃ２１は、ｐチャネル型トランジスタＴＰ２２のゲート−ソース間に形成される寄生容量であってもよい。
【００９２】
前段の電流記憶部ＩＭＡに設けられるカレントミラー回路部ＣＬｙは、例えば、図９（ａ）に示すように、上記電流成分保持部ＣＬｘの出力接点Ｎ２３にコレクタ及びベースが共通に接続され、接点Ｎ２４にエミッタが接続されたｎｐｎ型バイポーラトランジスタ（以下、「ｎｐｎトランジスタ」と略記する）ＴＱ２１、ＴＱ２２と、接点Ｎ２４及び低電位電源Ｖss間に接続された抵抗Ｒ２１と、後段の電流記憶部ＩＭＢへの出力電流Ｉoutが出力される出力端子ＴＭｏにコレクタが接続され、上記電流成分保持部ＣＬｘの出力接点Ｎ２３がベースに接続されたｎｐｎトランジスタＴＱ２３と、該ｎｐｎトランジスタＴＱ２３のエミッタ及び低電位電源Ｖss間に接続された抵抗Ｒ２２と、を備えた構成を有している。
【００９３】
また、後段の電流記憶部ＩＭＢに設けられるカレントミラー回路部ＣＬｚは、例えば、図９（ｂ）に示すように、カレントミラー回路部ＣＬｙに示した回路構成に対し、ｎｐｎトランジスタＴＱ２３のコレクタが高電位電源Ｖddに接続されるとともに、エミッタが抵抗Ｒ２２を介して、階調電流Ｉpixが出力される出力端子Ｔoutに接続される構成を有している。
なお、電流ラッチ回路の構成を電流シンク型とする場合には、後段の電流記憶部ＩＭＢに設けられるカレントミラー回路部の構成として、図９（ａ）に示すカレントミラー回路部ＣＬｙと同様の構成を適用することができる。
【００９４】
ここで、電流記憶部ＩＭＡ、ＩＭＢの出力端子ＴＭｏ、Ｔoutから出力される出力電流Ｉout、Ｉpixは、上記電流成分保持部ＣＬｘから出力接点Ｎ２３を介して入力される制御電流の電流値に対して、カレントミラー回路構成により規定される所定の電流比率に応じた電流値を有している。なお、本実施例に係る電流記憶部ＩＭＢにおいては、出力端子Ｔoutに対して正極性の電流成分を供給することにより、階調電流Ｉpixが電流記憶回路部ＩＭ側から各データラインＤＬ（表示画素）方向に流し込まれるように設定される。
【００９５】
また、図９に示した電流記憶部ＩＭＡ、ＩＭＢは、本実施形態に係る電流ラッチ回路１３６に適用可能な一例を示すものにすぎず、この回路構成に限定されるものではない。さらに、本実施例においては、電流記憶部ＩＭＡ、ＩＭＢとして、電流成分保持部ＣＬｘとカレントミラー回路部ＣＬｙ、ＣＬｚを備えた構成を示したが、これに限定されるものではなく、例えば、電流成分保持部ＣＬｘのみを備えた回路構成を適用し、上記制御電流をそのまま出力電流Ｉout又は階調電流Ｉpixとして出力するものであってもよい。
【００９６】
このような構成を有する電流記憶部ＩＭＡ、ＩＭＢにおいて、電流記憶動作においては、システムコントローラ１４０から出力制御端子ＴＭｅを介して、ハイレベルの出力イネーブル信号ＥＮ１、ＥＮ２を印加し、この状態で、階調電流生成回路１３４から表示データData（デジタル信号Ｄ０〜Ｄ３）に応じたアナログ電流値を有する電流Ｉpxaを、入力端子ＴＭｉを介して供給するとともに、スイッチ回路１３５のシフトレジスタ部ＳＲＢから、シフト端子ＴＭｓを介して、所定のタイミングでローレベルのシフト信号（スイッチ切換信号）ＳＢ１、ＳＢ２、・・・を印加する。
【００９７】
これにより、出力制御手段としてのｐチャネル型トランジスタＴＰ２４がオフ動作し、スイッチ部ＳＷＢとしてのｐチャネル型トランジスタＴＰ２１、ＴＰ２３がオン動作するため、接点Ｎ２１（すなわち、ｐチャネル型トランジスタＴＰ２２のゲート端子及び蓄積容量Ｃ２１の一端側）に負極性を有する電流Ｉpxaに応じたローレベルの電圧レベルが印加されて、高電位電源Ｖdd及び接点Ｎ２１間（ｐチャネル型トランジスタＴＰ２２のゲート−ソース間）に電位差が生じ、ｐチャネル型トランジスタＴＰ２２がオン動作して、高電位電源Ｖddからｐチャネル型トランジスタＴＰ２２、ＴＰ２３を介して入力端子ＴＭｉ方向に、電流Ｉpxaと同等の書込電流が流れる。
【００９８】
このとき、蓄積容量Ｃ２１には、高電位電源Ｖdd及び接点Ｎ２３１間（ｐチャネル型トランジスタＴＰ２２のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される。ここで、蓄積容量Ｃ２１に蓄積された電荷（電圧成分）は、電流記憶動作の終了により、ｐチャネル型トランジスタＴＰ２１、ＴＰ２３がオフ動作して、上記書込電流が停止された後においても保持される。
【００９９】
また、電流出力動作においては、システムコントローラ１４０から出力制御端子ＴＭｅを介して、ローレベルの出力イネーブル信号ＥＮ１、ＥＮ２を印加することにより、ｐチャネル型トランジスタＴＰ２４がオン動作する。このとき、蓄積容量Ｃ２１に保持された電圧成分により、ｐチャネル型トランジスタＴＰ２２のゲート−ソース間に上記電流記憶動作時と同等の電位差が生じているので、高電位電源Ｖddからｐチャネル型トランジスタＴＰ２２、ＴＰ２４を介して出力接点Ｎ２３（カレントミラー回路部ＣＬｙ）方向に、上記書込電流（＝電流Ｉpxa）と同等の電流値を有する制御電流が流れる。
【０１００】
これにより、カレントミラー回路部ＣＬｙに供給された制御電流は、カレントミラー回路構成により規定される所定の電流比率に応じた電流値を有する出力電流又は階調電流に変換されて、出力端子ＴＭｏを介して後段の電流記憶部ＩＭＢ又はデータラインＤＬに供給される。ここで、電流記憶回路ＩＭＢから出力される階調電流は、電流出力動作の終了により、システムコントローラ１４０から出力制御端子ＴＭｅを介して、ハイレベルの出力イネーブル信号ＥＮ２が印加され、ｐチャネル型トランジスタＴＰ２４がオフ動作することにより供給が停止される。
【０１０１】
したがって、各電流記憶回路ＩＭに対応して個別に設けられたスイッチ部ＳＷＢ（図６（ｂ）参照）に、シフトレジスタ部ＳＲＢからのシフト信号ＳＢ１、ＳＢ２、・・・が順次出力されることにより、各スイッチ部ＳＷＢが所定期間のみ選択的にオン動作して、階調電流生成回路１３４から供給される電流Ｉpxaが、各データラインＤＬに対応して設けられた前段の電流記憶部ＩＭＡに順次書き込まれる。前段の各電流記憶部ＩＭＡに書き込み保持された電流Ｉpxaは、システムコントローラ１４０から所定のタイミングで、出力イネーブル信号ＥＮ１が共通に供給されることにより、後段の電流記憶部ＩＭＢに一斉に出力される。
【０１０２】
また、上記前段の電流記憶部ＩＭＡに電流Ｉpxaを書き込む動作に同期して、システムコントローラ１４０から所定のタイミングで、出力イネーブル信号ＥＮ２が全ての後段の電流記憶部ＩＭＢに共通に供給されることにより、各電流記憶部ＩＭＢに既に（先のタイミングで）転送、保持されている電流Ｉpxaが、各出力端子Ｔoutを介して階調電流Ｉpixとして一斉に出力される。
これにより、上記一連の動作を、所定の動作周期ごとに繰り返し実行することにより、前段の電流記憶部ＩＭＡにおける電流記憶動作と、後段の電流記憶部ＩＭＢにおける電流出力動作が並行して、かつ、連続的に実行される。
【０１０３】
なお、上述した実施例においては、電流記憶回路ＩＭを構成する電流記憶部ＩＭＡ、ＩＭＢが直列に２段接続された構成を示したが、本発明はこれに限定されるものではなく、例えば、図１０に示すように、一対の電流記憶部ＩＭＣ、ＩＭＤを並列に配置し、システムコントローラ１４０等から供給される制御信号ＳＥａ、ＳＥｂに基づいて切換スイッチＳＷＣ、ＳＷＤを切り換え制御することにより一方の電流記憶部（図では電流記憶部ＩＭＣ）に、階調電流生成回路１３４により生成された電流Ｉpxaを書き込む動作を実行しつつ、他方の電流記憶部（図では電流記憶部ＩＭＤ）に先のタイミングで保持された電流Ｉpxaを、階調電流Ｉpixとして出力端子Ｔoutを介して出力する動作を実行するようにした構成を適用するものであってもよい。この場合、電流記憶部ＩＭＣ、ＩＭＤの回路構成としては、図９（ａ）、（ｂ）に示した電流成分保持部ＣＬｘ及びカレントミラー回路部ＣＬｚからなる構成を適用することができる。この場合においても、電流ラッチ回路の構成を電流シンク型とする場合には、カレントミラー回路部の構成として、図９（ａ）に示すカレントミラー回路部ＣＬｙと同様の構成を適用することができる。
【０１０４】
（表示画素の一構成例）
次いで、上述した表示装置（表示パネル１１０）の各表示画素に適用される画素駆動回路について簡単に説明する。
図１１は、本実施形態に係る表示装置に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。なお、ここで示す画素駆動回路は、本発明に適用可能なごく一例を示すものにすぎず、同等の機能を有する他の回路構成を適用するものであってもよいことはいうまでもない。
【０１０５】
図１１に示すように、本実施例に係る画素駆動回路ＤＣｘは、走査ラインＳＬａ、ＳＬｂとデータラインＤＬとの交点近傍に、ゲート端子が走査ラインＳＬａに、電流路（ソース−ドレイン）が電源接点Ｔvd及び接点Ｎxaに接続されたｐチャネル型トランジスタＴｒ３１と、制御端子（ゲート）が走査ラインＳＬｂに、電流路がデータラインＤＬ及び接点Ｎxaに接続されたｐチャネル型トランジスタＴｒ３２と、制御端子が接点Ｎxbに、電流路が接点Ｎxa及び接点Ｎxcに接続されたｐチャネル型トランジスタＴｒ３３と、制御端子が走査ラインＳＬに、電流路が接点Ｎxb及び接点Ｎxcに接続されたｎチャネル型トランジスタＴｒ３４と、接点Ｎxa及び接点Ｎxb間に接続されたコンデンサＣｘと、を備えた構成を有している。ここで、電源接点Ｔvdは、例えば、図示を省略した電源ラインを介して、高電位電源Ｖddに接続され、常時、もしくは、所定のタイミングで一定の高電位電圧が印加される。
【０１０６】
また、このような画素駆動回路ＤＣｘから供給される発光駆動電流により発光輝度が制御される有機ＥＬ素子ＯＥＬは、アノード端子が上記画素駆動回路ＤＣｘの接点Ｎxcに、カソード端子が低電位電源（例えば、接地電位Ｖgnd）に各々接続された構成を有している。ここで、コンデンサＣｘは、ｐチャネル型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量であってもよいし、その寄生容量に加えてゲート−ソース間にさらに、容量素子を別個に付加するようにしたものであってもよい。
【０１０７】
このような構成を有する画素駆動回路ＤＣｘにおける有機ＥＬ素子ＯＥＬの駆動制御動作は、まず、書込動作期間において、例えば、走査ラインＳＬａにハイレベル（選択レベル）の走査信号Ｖselを印加するとともに、走査ラインＳＬｂにローレベルの走査信号Ｖsel＊を印加し、このタイミングに同期して、有機ＥＬ素子ＯＥＬを所定の輝度階調で発光動作させるための階調電流ＩpixをデータラインＤＬに供給する。ここでは、階調電流Ｉpixとして、正極性の電流を供給し、データドライバ１３０側からデータラインＤＬを介して表示画素（画素駆動回路ＤＣｘ）方向に当該電流が流し込まれる（印加する）ように設定する。
【０１０８】
これにより、画素駆動回路ＤＣｘを構成するｐチャネル型トランジスタＴｒ３２及びＴｒ３４がオン動作するとともに、ｐチャネル型トランジスタＴｒ３１がオフ動作して、データラインＤＬに供給された階調電流Ｉpixに対応する正の電位が接点Ｎxaに印加される。また、接点Ｎxb及び接点Ｎxc間が短絡して、ｐチャネル型トランジスタＴｒ３３のゲート−ドレイン間が同電位に制御されることにより、ｐチャネル型トランジスタＴｒ３３がオフ動作するとともに、コンデンサＣｘの両端（接点Ｎxa及び接点Ｎxb間）には、階調電流Ｉpixに応じた電位差が生じ、該電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。
【０１０９】
次いで、発光動作期間において、走査ラインＳＬａにローレベル（非選択レベル）の走査信号Ｖselを印加するとともに、走査ラインＳＬｂにハイレベルの走査信号Ｖsel＊を印加し、このタイミングに同期して、階調電流Ｉpixの供給を遮断する。これにより、ｐチャネル型トランジスタＴｒ３２及びＴｒ３４がオフ動作してデータラインＤＬ及び接点Ｎxa間、並びに、接点Ｎxb及び接点Ｎxc間が電気的に遮断されることにより、コンデンサＣｘは、上述した書込動作において蓄積された電荷を保持する。
【０１１０】
このように、コンデンサＣｘが書込動作時の充電電圧を保持することにより、接点Ｎxa及び接点Ｎxb間（ｐチャネル型トランジスタのＴｒ３３のゲート−ソース間）の電位差が保持されることになり、ｐチャネル型トランジスタＴｒ３３はオン動作する。また、上記走査信号Ｖsel（ローレベル）の印加により、ｐチャネル型トランジスタＴｒ３１が同時にオン動作するので、電源接点Ｔvd（高電位電源）からｐチャネル型トランジスタＴｒ３１及びＴｒ３３を介して、有機ＥＬ素子ＯＥＬに階調電流Ｉpix（より詳しくは、コンデンサＣｘに保持された電荷）に応じた発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。
【０１１１】
＜表示装置の駆動制御方法＞
次に、上述した構成を有する表示装置の制御動作について、図面を参照して説明する。
図１２は、本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートであり、図１３は、本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。ここでは、図４乃至図１０に示したデータドライバの構成、及び、図１１に示した画素駆動回路の構成を適宜参照しながら説明する。
【０１１２】
まず、データドライバ１３０における制御動作は、上述したデータラッチ回路１３２に設けられた各ラッチ回路に、表示信号生成回路１５０から供給される表示データData（複数ビットのデジタル信号Ｄ０〜Ｄ３）を取り込み保持するとともに、該表示データData（デジタル信号Ｄ０〜Ｄ３）に基づく非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・を一定期間出力可能な状態に設定する信号保持動作と、データラッチ回路１３２から出力される表示画素単位の非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・に基づいて、階調電流生成回路１３４に各ブロック（表示パネル１１０の各分割領域ＲＧ）ごとに設けられた電流生成部ＩＬＡにより、上記表示データData（デジタル信号Ｄ０〜Ｄ３）に対応する電流Ｉpxaを順次生成する電流生成動作と、該生成された電流Ｉpxaを、電流ラッチ回路１３６に各データラインＤＬ１、ＤＬ２、・・・ごとに設けられた電流記憶回路ＩＭ１、ＩＭ２、・・・に順次保持した後、各データラインＤＬ１、ＤＬ２、・・・を介して階調電流Ｉpixとして各表示画素に一斉に供給する電流供給動作と、を設定することにより実行される。そして、これらの信号保持動作及び電流生成動作と、電流供給動作は、１水平選択期間内の帰線期間を除く期間に並列的に実行されるとともに、一連の動作が各ブロック単位で同時並列的に実行される。以下、各ブロックにおける動作について説明する。
【０１１３】
信号保持動作においては、図１２に示すように、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて、上記データラッチ回路１３２（各ラッチ回路）により、各列の表示画素に対応して切り替わる表示データData（デジタル信号Ｄ０〜Ｄ３）を順次取り込む動作が１行分連続的に実行され、データラッチ回路１３２に供給されるタイミング制御信号ＣＫ２に基づいて、上記取り込まれた表示データData（デジタル信号Ｄ０〜Ｄ３）が個別並列的に一括保持されるとともに、出力可能状態に設定される。
【０１１４】
ここで、表示データDataが１ビットのシリアルデジタル信号である場合には、各ビットごとに取り込まれたデジタル信号が表示画素単位で並列的に保持され、表示データDataが複数ビットのパラレルデジタル信号である場合には、該デジタル信号がそのまま、表示画素単位で並列的に保持される。したがって、表示データDataとして１ビットシリアルデジタル信号を取り込む場合には、複数ビットのパラレルデジタル信号を取り込む場合に比較して、シフトレジスタ回路１３１から出力されるシフト信号ＳＲ１、ＳＲ２、・・・の出力周期を短く（すなわち、シフトレジスタ回路１３１の動作を規定するシフトクロック信号ＣＫ１の信号周波数を高く）設定する必要がある。
【０１１５】
また、電流生成動作においては、図１２に示すように、スイッチ回路１３３に供給されるタイミング制御信号ＣＫ３に基づくタイミング（シフトレジスタ部ＳＲＡから順次出力されるシフト信号ＳＡ１、ＳＡ２、・・・）で、データラッチ回路１３２に各表示画素単位で保持された表示データDataの非反転出力信号ｄ１０〜ｄ１３、ｄ２０〜ｄ２３、・・・が選択的に抽出され、該非反転出力信号に基づいて、階調電流生成回路１３４の各ブロックごとに唯一設けられた電流生成部ＩＬＡにより、所定の単位電流が選択的に合成される。該合成電流（電流Ｉpxa）は、スイッチ回路１３５に供給されるタイミング制御信号ＣＫ３に基づくタイミング（シフトレジスタ部ＳＲＢから順次出力されるシフト信号ＳＢ１、ＳＢ２、・・・）で、電流ラッチ回路１３６の各表示画素に対応して設けられた電流記憶回路ＩＭ１、ＩＭ２、・・・（前段の電流記憶部ＩＭＡ）に順次供給、保持される。
【０１１６】
また、電流供給動作においては、図１２に示すように、電流ラッチ回路１３６に供給される出力イネ−ブル信号ＥＮ１に基づいて、上記表示画素ごとに前段の電流記憶部ＩＭＡに保持された電流Ｉpxaが、少なくともブロック単位で後段の電流記憶部ＩＭＢに転送され、出力イネ−ブル信号ＥＮ２に基づいて、上記表示画素ごとに後段の電流記憶部ＩＭＢに保持された電流Ｉpxaが、階調電流Ｉpixとして各データラインＤＬを介して並列的、かつ、一括して各表示画素に供給される。
ここで、ｉ行目の各表示画素に対して、階調電流Ｉpixを一斉に供給する電流供給動作は、図１２に示すように、（ｉ＋１）行目の各表示画素に対応する表示データDataを取り込む信号保持動作、及び、該表示データDataに応じた電流Ｉpxa（合成電流）を生成する電流生成動作と、同期して実行される。
【０１１７】
そして、表示パネル１１０（表示画素）における制御動作は、図１３に示すように、表示パネル１１０の表示領域全域に所望の画像情報を表示する一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、特定の走査ラインに接続された表示画素群を選択状態に設定して、上記データドライバ１３０から供給される表示データDataに対応する階調電流Ｉpixを書き込み、信号電圧として保持する書込動作期間（表示画素の選択期間）Ｔseと、該保持された信号電圧に基づいて、上記表示データDataに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる発光動作期間（表示画素の非選択期間）Ｔnseと、を設定（Ｔsc＝Ｔse＋Ｔnse）し、各動作期間において、上述した画素駆動回路ＤＣｘと同等の駆動制御を実行する。ここで、各行ごとに設定される書込動作期間Ｔseは、相互に時間的な重なりが生じないように設定される。また、書込動作期間Ｔseは、少なくとも、上記データドライバ１３０における電流供給動作において、各データラインＤＬへ階調電流Ｉpixを並列的に供給する期間を含むように設定される。
【０１１８】
すなわち、表示画素への書込動作期間Ｔseにおいては、図１３に示すように、特定の行（ｉ行目）の表示画素に対して、走査ドライバ１２０により走査ラインＳＬａ、ＳＬｂに所定の信号レベルを印加（走査ラインを走査）することにより、データドライバ１３０により各データラインＤＬに並列的に供給された階調電流Ｉpixを、各画素駆動回路ＤＣｘに電圧成分として一斉に保持する動作を実行し、その後の発光動作期間Ｔnseにおいては、上記書込動作期間Ｔseに保持された電圧成分に基づく発光駆動電流を有機ＥＬ素子ＯＥＬに継続的に供給することにより、表示データに対応する輝度階調で発光する動作が継続される。
このような一連の駆動制御動作を、図１３に示すように、表示パネル１１０を構成する全ての行の表示画素群について順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、各表示画素が所定の輝度階調で発光し、所望の画像情報が表示される。
【０１１９】
このように、本実施形態に係るデータドライバ１３０及び表示装置１００においては、各表示画素に供給するアナログ信号からなる階調電流Ｉpixを生成する階調電流生成回路が、表示パネル（表示画素）の直近に設けられ、階調電流（電流Ｉpxa）の生成動作に関連する入力信号（表示データDataに応じた非反転出力信号ｄ１０〜ｄ１３）がデジタル信号の状態で取り扱われるとともに、基準電流Ｉrefが一定電流値に設定されているので、階調電流生成回路に供給される信号や電流のレベル変動に伴う、信号線の充放電動作に起因するデータドライバの動作速度の低下を抑制することができ、表示装置における表示応答特性の向上を図ることができる。
【０１２０】
また、各表示画素に供給される階調電流Ｉpixが、少なくとも、表示パネル１１０の各領域ＲＧに対応して設けられた、階調電流生成回路１３４の各電流生成部ＩＬＡにおいて、単一の定電流発生源ＩＲから供給される一定の電流値を有する基準電流Ｉrefに基づいて生成されるので、該領域ＲＧに配設されたデータラインＤＬを介して供給される階調電流Ｉpixの電流特性を均一化することができ、各表示画素における輝度階調特性のバラツキを抑制して、表示装置における表示画質の向上を図ることができる。
【０１２１】
また、本実施形態に係るデータドライバ１３０においては、階調電流生成回路１３４として、基準電流トランジスタＴＮ１１に対して、チャネル幅が各々所定の比率（例えば、２ｋ倍）に設定された複数の単位電流トランジスタＴＮ１２〜ＴＮ１５を並列に接続したカレントミラー回路構成を適用し、表示データData（複数ビットのデジタル信号Ｄ０〜Ｄ３）に基づいて、基準電流Ｉrefに対して上記比率により規定される電流値を有する複数の単位電流を選択的に合成することにより、２ｋ段階の電流値を有する階調電流Ｉpix（電流Ｉpxa）を生成することができるので、表示データDataに対応した適切な電流値を有するアナログ電流からなる階調電流Ｉpixを、比較的簡易な回路構成により生成することができ、表示画素を適正な輝度階調で発光動作させることができる。
【０１２２】
さらに、本実施形態に係るデータドライバ１３０においては、電流ラッチ回路１３６により、階調電流生成回路１３４において表示データDataに応じて生成された電流Ｉpxa（階調電流Ｉpix）の書き込み保持動作（電流記憶動作）と、各データラインＤＬへの階調電流Ｉpixの供給動作（電流出力動作）と、を並行して、かつ、連続的に実行することにより、表示データDataの取り込み及び階調電流Ｉpixの生成が待ち時間なく行われ、表示画素への階調電流の供給が継続的に行われることになるので、該階調電流Ｉpixの供給時間を実質的に長くして、各表示画素への電流書込率を向上させることができ、表示パネルを高精細化した場合や、比較的低い階調で各表示画素（発光素子）を発光動作させる場合であっても、各表示画素を表示データに応じた適切な輝度階調で発光動作させることができ、表示装置の応答特性の改善及び表示画質の向上を図ることができる。
【０１２３】
特に、本実施形態に係るデータドライバ１３０においては、階調電流生成回路１３４として、表示パネルの各領域ＲＧに配設された複数のデータラインＤＬごとに唯一の電流生成部ＩＬＡを備えた構成を有し、該電流生成部ＩＬＡに対して、表示データDataの供給元（データラッチ回路１３２のラッチ回路）及び階調電流Ｉpixの出力先（電流ラッチ回路１３６の電流記憶回路ＩＭ）を順次切り換え制御して、階調電流Ｉpixの生成動作を表示画素（データラインＤＬ）に対応させて時系列的に実行することにより、データラインＤＬごとに階調電流生成回路に電流生成部を備えた構成に比較して回路規模を大幅に縮小することができる。したがって、上述したように表示装置の応答特性の改善及び表示画質の向上を図りつつ、表示装置の表示エリアの外側に設置される額縁部分を狭くして、表示装置の小型化（あるいは、表示エリアサイズの大型化）を図ることができる。また、このような回路規模の縮小により、製造プロセスにおける歩留まりの向上を図ることができ、製品コストの低減を図ることができる。
【０１２４】
さらに、表示パネルの各領域に配設されたデータライン群に対応して、表示データData（デジタル信号Ｄ０〜Ｄ３）の取り込み、階調電流Ｉpixの生成、供給に至る一連の動作が実行されるように回路構成が略独立したブロック構造を有しているので、レイアウト上での信号線相互の交差を極力回避することができ、配線交差部分における寄生容量の形成を抑制して、信号の伝達速度の低下等の影響を極力排除することができる。
【０１２５】
なお、上述した実施形態においては、データドライバ及び表示画素（画素駆動回路）として、表示データに応じた電流値を有する階調電流を、データドライバ側から各表示画素方向に流し込むように供給する電流印加方式に対応した構成を示したが、本発明はこれに限定されるものではなく、表示画素側からデータドライバ方向に階調電流を引き込むように供給する電流シンク方式を適用するものであってもよい。この場合、例えば、上述した実施形態に示した構成（図４参照）において、電流ラッチ回路１３６を構成する電流記憶部のうち、少なくともデータラインＤＬに接続された出力端子Ｔoutに接続される電流記憶部（図８に示した構成では電流記憶部ＩＭＢ、図１０に示した構成では電流記憶部ＩＭＣ、ＩＭＤの双方）の構成を、図９（ａ）に示したように、出力電流Ｉout（階調電流Ｉpix）をデータライン（表示画素）側から引き込むように流すように設定された構成を良好に適用することができる。
【０１２６】
また、上述した実施形態においては、表示パネルを分割した各領域に対応する、一グループごとの出力端子数及びデータライン数を「８」としたが、本発明はこれに何ら限定されるものではない。ここで、本発明に係る技術思想によれば、表示パネル全域を一グループとして、全出力端子及び全データラインに対して唯一電流生成部を設け、電流Ｉpxa（階調電流Ｉpix）を順次生成する構成を適用することもできる。しかしながら、実際には、電流生成部における階調電流生成速度に基づいて、一グループあたりの出力端子数及びデータライン数が規定される。
【０１２７】
また、上述した実施形態においては、本発明に係る電流駆動装置を、表示装置のデータドライバに適用した構成を示したが、本発明はこれに限定されるものではない。すなわち、供給される電流値に応じて駆動状態が制御される電流駆動型の負荷を複数備え、各負荷を異なる駆動状態で並列的に動作させる制御を連続的に実行するもの、例えば、プリンタヘッドの駆動回路等に良好に適用することができる。
【０１２８】
【発明の効果】
以上説明したように、本発明に係る電流生成供給回路及びその制御方法によれば、有機ＥＬ素子や発光ダイオード等のように、電流値に応じて所定の駆動状態（発光輝度）で動作する複数の負荷に対して、所定の電流値を有する駆動電流（階調電流）を供給する電流駆動装置において、各々が複数個の出力端子に対応する電流生成部を複数設け、かつ、負荷の各々に接続される出力端子ごとに個別の電流ラッチ手段（電流記憶部）を設けて、複数の負荷の各々の駆動状態（複数ビットのデジタル信号）に応じた駆動電流を順次生成して、該駆動電流を負荷の各々に対応して個別並列的に保持し、所定のタイミングで複数の負荷に一斉に出力するように構成されているので、各負荷ごとに電流生成手段を備える構成に比較して回路規模を大幅に縮小することができ、製造プロセスにおける歩留まりの向上を図ることができる。
【０１２９】
ここで、上記電流生成部として、単一の基準電流トランジスタに対してチャネル幅が各々所定の比率となるように形成された複数の単位電流トランジスタを並列に接続したカレントミラー回路構成を適用し、定電流発生源から供給される一定の基準電流に基づいて各単位電流トランジスタに流れる単位電流を、複数ビットのデジタル信号に応じて選択的に合成（電流値を合算）することにより、駆動電流の生成に関連して階調電流生成回路（電流生成部）に供給される信号が、信号レベルの変動を伴わない、デジタル信号又は一定電流の状態で取り扱われるので、駆動電流が微少な場合であっても、信号線に付加された寄生容量への充放電動作に起因する信号遅延の影響を排除することができ、電流駆動装置の動作速度を向上させることができる。
【０１３０】
また、これによれば、一つの電流発生手段が複数個の負荷に対応し、一つの電流発生手段により、単一の定電流源から供給される一定の電流値を有する基準電流に基づいて単位電流が生成され、駆動電流が合成されるので、少なくとも、当該複数個の負荷に供給される駆動電流の電流特性を均一化することができ、負荷相互の駆動状態を均一化することができるとともに、複数ビットのデジタル信号に良好に対応した電流値を有する駆動電流を生成することができ、負荷を適正な駆動状態で動作させることができる。
【０１３１】
そして、本発明に係る表示装置においては、相互に直交する走査ライン及びデータラインの交点近傍に、発光素子を備えた表示画素をマトリクス状に配列してなる表示パネルを備えた表示装置において、上述したような電流駆動装置をデータドライバに適用し、表示パネルを複数本の信号線が配設された複数の領域に分割した各領域ごとに一つの電流生成部を設け、該各領域の表示画素に対応して、表示データ（複数ビットのデジタル信号）に応じた電流値を有する階調電流（アナログ電流）を順次生成し、該階調電流を並列して保持して、所定のタイミングで特定の行の表示画素群に一斉に供給することにより、該階調電流の生成動作に関連する入力信号が信号レベルの変動を伴わない、デジタル信号又は一定電流の状態で取り扱われるので、表示パネルの小型化や高精細化に伴って表示画素が微細化された場合や、比較的下位の輝度階調で各表示画素を発光動作させる場合等のように、階調電流が微少な場合であっても、信号線の充放電動作に起因するデータドライバの動作速度の低下を抑制することができ、表示データに応じた適正な電流値を有する階調電流を迅速に生成、供給して、表示装置における表示応答特性及び表示画質の向上を図ることができる。
【０１３２】
また、各データライン（表示画素）ごとに設けられる電流記憶回路として、直列又は並列に配置された電流記憶部を備え、一方の電流記憶部に駆動電流を取り込み保持する動作と、他方の電流記憶部に保持された電流を各出力端子に出力する動作を、並行して実行するように制御する構成を適用することにより、各電流記憶部への電流の取り込み、保持動作サイクルと、出力端子への駆動電流の出力動作サイクルと、をオーバーラップさせて、負荷への駆動電流の供給時間を実質的に長くすることができるので、各表示画素への電流書込率を向上させることができ、表示パネルを高精細化した場合や、比較的低い階調で各表示画素（発光素子）を発光動作させる場合であっても、各表示画素を表示データに応じた適切な輝度階調で発光動作させることができ、表示装置の応答特性の改善及び表示画質の向上を図ることができる。
【０１３３】
さらに、本発明に係る表示装置によれば、表示パネルの各領域ごとに唯一の電流生成部を備えた構成を有しているので、各データライン（表示画素）ごとに電流生成部を備える構成に比較して回路規模を大幅に縮小することができ、表示装置の表示エリアの外側に設置される額縁部分を狭くして、表示装置の小型化（あるいは、表示エリアサイズの大型化）を図ることができるとともに、製造プロセスにおける歩留まりの向上を図ることができ、製品コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る電流駆動装置をデータドライバに適用した表示装置の一実施形態を示す概略ブロック図である。
【図２】本実施形態に係る表示装置の表示パネルの一例を示す概略構成図である。
【図３】本実施形態に係る表示装置に適用されるデータドライバと表示パネルとの関係を示す概略構成図である。
【図４】本実施形態に係る表示装置に適用されるデータドライバの要部構成を示すブロック図である。
【図５】本実施形態に係るデータドライバに適用されるデータラッチ回路の構成例を示す概略構成図である。
【図６】本実施形態に係るデータドライバに適用されるスイッチ回路の構成例を示す概略構成図である。
【図７】本実施形態に係るデータドライバに適用される階調電流生成回路の構成例を示す概略構成図である。
【図８】本実施形態に係るデータドライバに適用される電流ラッチ回路の一構成例を示す概略構成図である。
【図９】本実施例に係る電流ラッチ回路に適用される電流記憶部（スイッチ回路１３５のスイッチ部ＳＷＢを含む）の一具体例を示す回路構成図である。
【図１０】本実施形態に係るデータドライバに適用される電流ラッチ回路の他の構成例を示す概略構成図である。
【図１１】本実施形態に係る表示装置に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。
【図１２】本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートである。
【図１３】本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。
【図１４】従来技術におけるデータドライバの一構成例を示す回路構成図である。
【図１５】従来技術におけるデータドライバの他の構成例を示す回路構成図である。
【符号の説明】
１００ 表示装置
１１０ 表示パネル
１２０ 走査ドライバ
１３０ データドライバ
１３２ データラッチ回路
１３３、１３５ スイッチ回路
１３４ 階調電流生成回路
１３６ 電流ラッチ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a current driving device, a control method therefor, and a display device including the current driving device, and more particularly, a current that emits light at a predetermined luminance gradation by supplying a current according to an image display signal (display data). The present invention relates to a current driving device applicable to a display panel including a driving type (or current designation type) light emitting element, a control method thereof, and a display device including the current driving device.
[0002]
[Prior art]
In recent years, a display device and a display device replacing a cathode ray tube (CRT) such as a liquid crystal display device (LCD) as a monitor or display of a personal computer or video equipment have been widely used. In particular, liquid crystal display devices are rapidly spreading because they can be reduced in thickness, weight, space saving, power consumption, and the like as compared with conventional display devices (CRT). In addition, a relatively small liquid crystal display device is widely applied as a display device such as a mobile phone, a digital camera, and a personal digital assistant (PDA), which have been widely used in recent years.
[0003]
As a next-generation display device (display) following such a liquid crystal display device, an organic electroluminescence element (hereinafter abbreviated as “organic EL element”) or an inorganic electroluminescence element (hereinafter abbreviated as “inorganic EL element”). ) Or full-scale practical application of light-emitting element type display (display device) having a display panel in which self-light-emitting optical elements (light-emitting elements) such as light-emitting diodes (LEDs) are arranged in a matrix Is expected.
[0004]
In such a light emitting element type display (particularly, a light emitting element type display to which an active matrix driving method is applied), the display response speed is higher than that of a liquid crystal display device, and there is no viewing angle dependency, and the luminance is high.・ High contrast, high-definition display quality, low power consumption, etc. are possible, and since a backlight is not required unlike a liquid crystal display device, it is extremely advantageous that it can be made thinner and lighter. It has characteristics.
[0005]
An example of such a display is roughly a display panel in which display pixels including light emitting elements are arranged in the vicinity of intersections of scanning lines arranged in the row direction and data lines arranged in the column direction, and image display A grayscale current corresponding to a signal (display data) is generated and supplied to each display pixel via a data line, and a scanning signal is sequentially applied at a predetermined timing to select a display pixel in a specific row Each of the light emitting elements emits light with a predetermined luminance gradation corresponding to display data by the gradation current supplied to each display pixel, and desired image information is displayed on the display panel. Is displayed. Note that a specific example of a light-emitting element type display will be described in detail in an embodiment of the invention described later.
[0006]
Here, as the display driving operation in the display, the voltage value of the gradation signal voltage applied by the data driver to the display pixels (light emitting elements) in a specific row selected by the scanning driver is set according to the display data. By adjusting the current level, the current value of the light emission drive current that flows to each light emitting element is controlled to drive the light emission operation at a predetermined luminance gradation, or the drive current (gradation current) supplied by the data driver. ) To control the current value of the light emission drive current that flows to each light emitting element, or the time width (signal to supply the drive current with a constant current value by the data driver) (Width) is adjusted in accordance with display data, and a pulse width modulation (PWM) type driving method for causing each light emitting element to emit light at a predetermined luminance gradation is known. .
[0007]
Among such display driving methods, in the voltage designation type driving method, it is necessary to provide a pixel driving circuit that converts the voltage component of the gradation signal voltage into a current component in each display pixel. The characteristics of the active elements (thin film transistors, etc.) are easily affected by the external environment and changes over time. Therefore, the fluctuation of the current value of the light emission drive current increases, and the desired light emission characteristics can be obtained stably over a long period. However, in the current designation type driving method that adjusts the current value of the driving current supplied to the display pixel, such a variation in element characteristics can be suppressed. It has sex. A configuration example of the pixel driving circuit applied to the current designation type driving method will be described in detail later.
[0008]
As a specific configuration of the data driver applied to such a current designation type drive system display, for example, as shown in FIG. 14, one end side (emitter) of the current path is connected to the power supply terminal TMp. The other end (collector) of the current path is connected to the reference current input terminal TMr, and the one end (emitter) of the current path is shared by the power supply terminal TMp via the common power supply line Lp. The other end side (collector) of the current path is connected to the individual output terminals OUT1, OUT2,... OUTm, and each control terminal (base) is connected to the control terminal (base) of the transistor TPr. A constant current driving circuit having a current mirror circuit composed of a plurality of transistors TP1, TP2,... TPm connected in parallel as a basic configuration. It can be applied to the good.
[0009]
In such a data driver, according to the reference current Ir flowing through the transistor TPr, the drive currents IP1, IP2,... IPm having a constant current value flowing through the plurality of transistors TP1, TP2,. .., And OUTm (or further through an output circuit not shown), and collectively supplied to a plurality of display pixels constituting a display panel not shown. The display pixel (light emitting element) can be operated to emit light. As for the data driver (constant current drive circuit) as shown in FIG. 14, for example, Patent Document 1 describes a basic configuration and a configuration in which variation between output currents is improved.
[0010]
Further, as another configuration of the data driver, for example, as shown in FIG. 15, a current source PI that generates and outputs a current having a current value according to display data is connected via a common current supply line Li. A plurality of latch circuits LC1, LC2,... LCm and output circuits DO1, DO2,... DOm provided for each of the latch circuits LC1, LC2,. can do.
[0011]
In such a data driver, the current Idt corresponding to the display data output from the current source PI is converted into a latch circuit LC1, SL2 based on the latch control signals SL1, SL2,. LCm,... Are sequentially held in LCm, and based on the output enable signal Sen input at a predetermined timing, the individual output terminals OUT1, OUT2,... OUTm are output from the output circuits DO1, DO2,. Then, the drive currents ID1, ID2,... IDm based on the current Idt held in the respective latch circuits LC1, LC2,... LCm are collectively supplied to a plurality of display pixels constituting the display panel. Here, in FIG. 15, only one set of a configuration including a plurality of latch circuits and output circuits is shown, but a period in which two sets of such configurations are provided and current is sequentially held in one latch circuit group. In addition, a configuration in which the current held in the other latch circuit group is output may be applied.
[0012]
In the prior art shown in FIGS. 14 and 15, the case where the drive current generated by the data driver is supplied from the data driver side to the display panel (display pixel) side in the flowing direction has been described. As shown in Document 1, it is also known that a drive current generated by a data driver is supplied from a display panel (display pixel) side to a data driver side in a drawing direction.
[0013]
[Patent Document 1]
JP 2002-202823 A (Page 3, FIG. 2, FIG. 15)
[0014]
[Problems to be solved by the invention]
However, the light emitting element type display as described above has the following problems.
That is, a conventional configuration and driving in which a drive current corresponding to display data is generated for each display pixel by a data driver and supplied to each display pixel in a specific row through each data line connected to the output terminal. In the control method, the drive current changes corresponding to the display data, and a current is applied to a circuit configuration such as a transistor or a latch circuit individually provided in the data driver corresponding to each display pixel (data line). The current supplied from the source through the common current supply line will also change.
[0015]
In general, since there is a parasitic capacitance (wiring capacitance) in the signal wiring, the operation for supplying a predetermined current through the data line and the current supply line as described above is performed by the signal wiring (data line, current supply line). This corresponds to charging or discharging the parasitic capacitance existing in the capacitor to a predetermined potential. Therefore, if the current supplied through the data line or current supply line is very small, it takes time to charge and discharge the data line or current supply line, and the potential of the signal line becomes stable. A predetermined (a certain amount of) time is required.
[0016]
On the other hand, the operation in the data driver requires a high-speed operation as the number of data lines (that is, the number of display pixels) increases and the operation period allocated to the current holding operation in each data line becomes shorter. As described above, since a predetermined time is required for the charge / discharge operation to the data line and the current supply line, there is a problem that the operation speed of the data driver is limited by the speed of the charge / discharge operation.
That is, as the display panel becomes smaller and has higher definition (higher resolution), the data driver operating speed is limited as the current value of the drive current (grayscale current) supplied via the data line decreases. As a result, it has been difficult to realize a good image display operation.
[0017]
Therefore, in view of the above-described problems, the present invention generates a gradation current even in a case where a gradation current supplied to a display pixel is very small in a display in which a light emitting element is controlled to emit light by a current designation method. Provided is a current driving device capable of executing an operation quickly and outputting a gray-scale current having an appropriate current value corresponding to display data, and a control method therefor, so that display response characteristics and display image quality are provided. It is an object of the present invention to provide a display device capable of improving the above.
[0018]
[Means for Solving the Problems]
The current driving device according to claim 1 includes a plurality of output terminals individually connected to a plurality of loads, and individually supplies a driving current having a predetermined current value to each of the plurality of loads. In the current driving device that operates the plurality of loads in a desired driving state, The plurality of output terminals are divided into a plurality of groups including a predetermined number of the output terminals of two or more of a part of the plurality of output terminals, at least, The predetermined number provided corresponding to each of the plurality of groups and corresponding to the predetermined number of output terminals of each group Number Said A plurality of current generating means for sequentially generating the driving current having a current value corresponding to each driving state of the load; plural Output terminal Corresponding to each of Provided, said each By means of current generation Sequentially Generated Ru The drive current Corresponding to each output terminal A plurality of current latch means for sequentially taking in and holding in parallel, and simultaneously outputting the held driving current to the plurality of loads via the plurality of output terminals at a predetermined timing for driving the plurality of loads. And.
[0019]
The current driving device according to claim 2 is the current generation and supply circuit according to claim 1, wherein the current driving device takes in a digital signal of a plurality of bits for controlling a driving state of each of the plurality of loads. plural load Each of A plurality of signal holding means for holding corresponding to the above, each The current generating means is configured to send each of the above-mentioned signals via the signal holding means The predetermined number of the corresponding to groups load Each of In response to output According to each bit value of the multi-bit digital signal Said corresponding to each of a predetermined number of loads Drive current Sequentially It is characterized by generating.
[0020]
According to a third aspect of the present invention, in the current generating and supplying circuit according to the second aspect, the current driving device includes the plurality of signal holding units, and Each group Corresponding to the above A predetermined number of load Each of Selectively extracting the multi-bit digital signal held corresponding to each Input-side switch means for inputting to the current generating means; and each The drive current generated by the current generation means is plural Provided corresponding to the output terminal plural Current latch means Each of the predetermined number of the current latch means corresponding to each of the groups Output side switch means for selectively outputting to the input side switch means and the output side switch means, the signal holding means From the digital signal choose Extracted and input to each current generating means Actions to perform, and The drive current Above each Current latch means In Choice Output The operation to perform is performed synchronously.
[0021]
The current driving device according to claim 4 is the current driving device according to claim 2 or 3, wherein each of the plurality of current generation units generates a plurality of unit currents corresponding to each bit of the digital signal of the plurality of bits. And a unit for generating a drive current by selectively combining the plurality of unit currents according to a bit value of the digital signal.
The current driving device according to claim 5 is the current driving device according to claim 4, wherein the unit current generator includes a reference current transistor through which a reference current supplied from a constant current source flows, and a control terminal of the reference current transistor The control terminals are connected in parallel and the transistor sizes are different from each other to form a current mirror circuit including a plurality of unit current transistors through which each unit current flows, and the plurality of units The current is set so as to have a current value with a different ratio with respect to the reference current.
[0022]
The current driving device according to claim 6 is the current driving device according to claim 5, wherein each of the plurality of unit current transistors has a channel width of each unit current transistor of 2 with respect to each other. k (K = 0, 1, 2, 3,...), Different ratios are set.
7. The current driving device according to claim 7, wherein each of the plurality of current latch means captures and holds the driving current output from the current generation means. A first current storage unit that transfers at a predetermined timing; a second current storage unit that outputs the drive current transferred from the first current storage unit to each of the output terminals at a predetermined timing; The drive current capturing and holding operation in the first current storage unit and the drive current output operation in the second current storage unit are controlled to be executed in parallel. To do.
[0023]
The current driver according to claim 8 is the current driver according to any one of claims 1 to 6, wherein each of the plurality of current latch means includes a pair of current storage units arranged in parallel, An operation for capturing and holding the drive current output from the current generation unit in the current storage unit and an operation for outputting the drive current held in the other current storage unit to each output terminal are executed in parallel. It is controlled as follows.
The current driving device according to claim 9 is the current driving device according to any one of claims 1 to 8, wherein the current latch means is configured to cause the driving current to flow in a direction in which the driving current flows into the load. The signal polarity is set.
[0024]
The current driving device according to claim 10 is the current driving device according to any one of claims 1 to 8, wherein the current latch means causes the driving current to flow in a direction in which the driving current is drawn from the load side. The signal polarity is set. The current drive device according to claim 11, wherein the load is supplied from the current generation unit via the current latch unit. A current-driven light-emitting element that emits light with a predetermined luminance gradation according to the value is provided.
The current driver according to claim 12 is the current driver according to claim 11, wherein the light emitting element is an organic electroluminescent element.
[0025]
The method for controlling a current driving device according to claim 13 includes a plurality of output terminals individually connected to a plurality of loads, and individually supplies a driving current having a predetermined current value to each of the plurality of loads. In the method for controlling the current driving device that operates the plurality of loads in a desired driving state by supplying the digital signals, a plurality of bits of digital signals for controlling the driving states of the plurality of loads are captured, and each of the loads is supported. Step to hold and Dividing the plurality of output terminals into a plurality of groups of two or more predetermined numbers of the output terminals that are part of the plurality of output terminals; Each The predetermined number of the corresponding to groups Selectively extracting the multi-bit digital signal held corresponding to a load; A plurality of current generating means corresponding to each of the plurality of groups; Above Selectively corresponding to each group Based on the extracted multi-bit digital signal, Each The current generating means The predetermined number corresponding to the predetermined number of output terminals of the group; Load Each Sequentially generating the drive current having a current value according to a drive state; Generated sequentially by each of the current generating means The drive current is plural Output terminal Each of And holding the drive currents held at a predetermined timing for driving the plurality of loads simultaneously to the plurality of loads via the plurality of output terminals; , Including.
[0026]
The current driving device control method according to claim 14 is the current driving device control method according to claim 13, wherein the step of generating the driving current is based on a reference current supplied from a constant current source. Of the plurality of unit currents generated corresponding to each bit of the bit digital signal, the specific current corresponding to the bit value of the digital signal is selectively combined to generate the drive current. It is characterized by. The current driving device control method according to claim 15 is the current generation and supply circuit control method according to claim 14, wherein each of the unit currents is 2 with respect to the reference current. k It is set so that it may have the electric current value prescribed | regulated by (k = 0, 1, 2, 3, ...).
[0027]
The current driving device control method according to claim 16 is the current driving device control method according to any one of claims 13 to 15, wherein the step of holding the drive currents individually in parallel and the plurality of the drive currents are included. The step of simultaneously outputting to the loads of the first current storage unit and the second current storage unit arranged in series, the operation of capturing and holding the drive current in the first current storage unit, The operation of outputting the drive current from the second current storage unit to each of the output terminals is performed in parallel.
[0028]
The current driving device control method according to claim 17 is the current driving device control method according to any one of claims 13 to 15, wherein the step of holding the driving currents individually and in parallel with the plurality of driving currents. The step of simultaneously outputting the load to the load includes an operation of taking in and holding the drive current in one of the current storage units arranged in parallel, and the drive current held in the other current storage unit Is output in parallel to the output terminals.
The current driving device control method according to claim 18, wherein the current driving device is the current driving device control method according to any one of claims 13 to 17. Corresponding to each group A series of Said Drive current generation and supply operation The above Each group In between It is characterized by being executed in parallel.
[0029]
The current drive device control method according to claim 19 is the current drive device control method according to any one of claims 13 to 18, wherein the signal polarity of the drive current is in a direction in which the drive current flows into the load. It is set to flow.
The current drive device control method according to claim 20 is the current drive device control method according to any of claims 13 to 18, wherein the signal polarity of the drive current is in a direction in which the drive current is drawn from the load. It is set to flow.
[0030]
The display device according to claim 21 is arranged such that at least a plurality of scanning lines and a plurality of signal lines are orthogonal to each other, and a plurality of display pixels are arranged in a matrix at intersections of the scanning lines and the signal lines. A display panel; scanning drive means for applying a scanning signal for selecting each display pixel in a row unit to each scanning line; and a gradation current based on the display signal via the signal lines. Signal driving means for supplying to each display pixel, and in the selected state each In a display device that displays desired image information on the display panel by supplying the gradation current having a predetermined current value to a display pixel, The plurality of signal lines are divided into a plurality of groups including a predetermined number of the signal lines of two or more of a part of the plurality of signal lines, The signal driving means takes in a digital signal of a plurality of bits for controlling the light emission luminance of each of the plurality of display pixels, Multiple signal lines A plurality of signal holding means for holding corresponding to, Each of the plurality of groups Corresponding to Provided , Each of the plurality of signal holding means The predetermined number of the signal lines corresponding to the predetermined number of signal lines of the group; Corresponding to the display pixel output A plurality of current generation means for sequentially generating the gradation current having a current value corresponding to each bit value of the digital signal of the plurality of bits; and the plurality of signal lines Corresponding to each of Provided, said each By means of current generation Sequentially Generated Ru The gradation current Corresponding to each signal line Sequentially capture and hold in parallel, the held gradation current at a predetermined timing via the plurality of signal lines In the selected state Above each And a plurality of current latch means for outputting to the display pixels all at once.
[0031]
22. The display device according to claim 21, wherein the signal driving means includes the plurality of signal holding means, Each group Corresponding to the above A predetermined number of Selectively extracting the plurality of bits of digital signals held corresponding to display pixels, each Input-side switch means for inputting to the current generating means; and each The gradation current generated by the current generation means is provided corresponding to the plurality of signal lines. plural Current latch means Each of the predetermined number of the current latch means corresponding to each of the groups Output side switch means for selectively outputting to the input side switch means and the output side switch means, the signal holding means From the digital signal choose Extracted and input to each current generating means Actions to perform, and The gradation current Above each Current latch means In Choice Output The operation to perform is performed synchronously.
[0032]
23. The display device according to claim 21, wherein each of the plurality of current generation units generates a plurality of unit currents corresponding to each bit of the plurality of bits of the digital signal. And a current synthesizer that selectively synthesizes the plurality of unit currents to generate the grayscale current according to the bit value of the digital signal.
24. The display device according to claim 23, wherein the unit current generation unit includes a reference current transistor through which a reference current supplied from a constant current source flows, and a control terminal of the reference current transistor. The terminals are connected in parallel and are formed to have different transistor sizes, and constitute a current mirror circuit composed of a plurality of unit current transistors through which each unit current flows, and the plurality of unit currents are It is characterized in that it is set to have a current value at a different ratio with respect to the reference current.
[0033]
25. The display device according to claim 24, wherein each of the plurality of unit current transistors has channel widths of 2 unit current transistors. k (K = 0, 1, 2, 3,...), Different ratios are set.
26. The display device according to claim 21, wherein each of the plurality of current latch means fetches and holds the gray-scale current output from the current generation means. And a second current storage unit that outputs the gradation current transferred from the first current storage unit to the signal lines at a predetermined timing. The gradation current capturing and holding operation in the first current storage unit and the gradation current output operation in the second current storage unit are controlled to be executed in parallel. To do.
[0034]
27. The display device according to claim 21, wherein each of the plurality of current latch means includes a pair of current storage units arranged in parallel, and one current storage unit. The operation for capturing and holding the gradation current output from the current generating means and the operation for outputting the gradation current held in the other current storage section to the signal lines are executed in parallel. It is controlled.
28. The display device according to claim 21, wherein the current latch means causes the grayscale current signal to flow in a direction in which the grayscale current flows into the display pixel. The polarity is set.
[0035]
29. The display device according to any one of claims 21 to 27, wherein the current latch means causes the grayscale current to flow in a direction in which the grayscale current is drawn from the display pixel side. The signal polarity is set.
30. The display device according to claim 21, wherein the display pixel has a current value of the gradation current supplied from the current generation unit via the current latch unit. Accordingly, a current-driven light emitting element that emits light at a predetermined luminance gradation is provided.
[0036]
A display device according to a thirty-first aspect is the display device according to any one of the twenty-first to twenty-ninth aspects, wherein the display pixel has a current writing holding means for holding the gradation current and the held gradation current. A light-emitting driving unit that generates a light-emission driving current based on the light-emission driving current; and a current-driven light-emitting element that emits light at a predetermined luminance gradation according to a current value of the light-emission driving current. .
A display device according to claim 32 is the display device according to claim 30 or 31, wherein the light emitting element is an organic electroluminescent element.
[0037]
That is, the current driving device and the control method thereof according to the present invention are applied to a plurality of loads (display pixels) that operate in a predetermined driving state (light emission luminance) according to a current value, such as an organic EL element and a light emitting diode. On the other hand, a current driving device that generates and individually supplies a driving current (grayscale current) having a predetermined current value, A plurality of output terminals individually connected to a plurality of loads, wherein the plurality of output terminals are divided into a plurality of groups consisting of a predetermined number of two or more output terminals as a part of the plurality of output terminals; To each of the groups Correspondence do it A plurality of current generation means (current generation units); and plural By providing a separate current latch means (current storage unit) for each output terminal connected to each of the loads, A predetermined number corresponding to a predetermined number of output terminals of each group by each current generating means A drive current corresponding to each drive state (multi-bit digital signal) of each of a number of loads is sequentially generated. plural Each load is individually held in parallel and output to a plurality of loads at a predetermined timing.
[0038]
Here, as the current generation means, a unit having a current mirror circuit configuration in which a plurality of unit current transistors formed so as to have a predetermined ratio of channel widths to a single reference current transistor are connected in parallel. A current generation unit (current mirror circuit unit) includes a unit current flowing through each unit current transistor based on a constant reference current supplied from a constant current source (constant current generation source) according to a multi-bit digital signal. A configuration in which the drive current is generated can be applied by selectively combining (summing current values).
As a result, the signal supplied to the current generation means in relation to the generation of the drive current is handled in the state of a digital signal, and the reference current is set to a constant current value, so that the drive current is very small. However, it is possible to eliminate the influence of the signal delay caused by the charge / discharge operation on the parasitic capacitance added to the signal line, and to improve the operation speed of the current generating means and, consequently, the current driver.
[0039]
At this time, the unit current flowing through each unit current transistor is set to have a different current value according to the channel width of each unit current transistor. In particular, in the current mirror circuit section, each channel width of each gradation current transistor is set to 2 to each other. k By setting the ratio defined by (k = 0, 1, 2, 3,...), Each gradation current transistor has a reference current of 2 k A unit current having a current value defined by k A load driving current having a stepped current value can be generated. Therefore, an analog current having a current value corresponding to a plurality of gradations by a plurality of digital signals can be generated and output with a relatively simple circuit configuration, and the load can be operated in an appropriate driving state. .
Further, one current generating means corresponds to a plurality of loads, and a unit current is generated by one current generating means based on a reference current having a constant current value supplied from a single constant current source, Since the drive currents are combined, at least the current characteristics of the drive currents supplied to the plurality of loads can be made uniform, and the drive states between the loads can be made uniform.
[0040]
In addition, the current latch means includes a first-stage current stage and a rear-stage current memory section arranged in series, and an operation for fetching and holding the drive current in the previous-stage current memory section and a drive current transferred to the second-stage current memory section. A configuration for controlling the operation to be output to each output terminal to be executed in parallel, a pair of current storage units arranged in parallel, an operation for capturing and holding a drive current in one current storage unit, and the other It is possible to satisfactorily apply a configuration in which the operation of outputting the current held in the current storage unit to each output terminal is executed in parallel.
[0041]
According to such a configuration, the drive current can be output from the subsequent stage or the other current storage unit to each output terminal during the operation period in which the drive current is captured and held in the previous stage or the one current storage unit. Therefore, it is possible to substantially increase the supply time of the drive current to the load by overlapping the current capturing / holding operation cycle to each current storage unit and the output operation cycle of the drive current to the output terminal. And the driving state can be finely controlled.
[0042]
In addition, the above Output terminal Each group is equipped with a unique current generation means, and a signal holding means that supplies multiple bits of digital signals according to the driving state of the load, and a current storage section that is the output destination of the drive current are sequentially switched and controlled. By selectively executing the drive current generation operation for each load (output terminal), the circuit scale can be greatly reduced as compared with the configuration including the current generation means corresponding to each load. Therefore, as described above, it is possible to reduce the size of the current driving device while improving the response characteristics of the current driving device and making the driving state of the load uniform. In addition, the reduction in circuit scale can improve the yield in the manufacturing process and reduce the product cost.
[0043]
In the display device according to the present invention, a display panel in which display pixels provided with light emitting elements are arranged in a matrix in the vicinity of intersections of scanning lines (scanning lines) and data lines (signal lines) orthogonal to each other. In the display device including the above, the current driving device as described above is applied to the data driver (signal driving means), Dividing the plurality of signal lines into a plurality of groups of a predetermined number of signal lines of two or more of a part of the plurality of signal lines, each group Every Correspondingly One current generation unit (current generation means) is provided, A predetermined number corresponding to a predetermined number of signal lines in the group In response to the display pixels, grayscale currents (analog currents) having current values corresponding to display data (multi-bit digital signals) are sequentially generated, and the grayscale currents are held in parallel to obtain a predetermined value. It is configured so as to be supplied all at once to a display pixel group in a specific row at a timing.
[0044]
As a result, the input signal related to the gradation current generation operation is handled in the state of a digital signal or a constant current with no fluctuation in signal level. Even when the gradation current is very small, such as when the display pixel is made finer or when each display pixel is operated to emit light at a relatively low luminance gradation, it is caused by the charge / discharge operation of the signal line. A reduction in the operation speed of the data driver can be suppressed, and a gradation current having an appropriate current value corresponding to display data can be quickly generated and supplied to improve display response characteristics in the display device. .
[0045]
Here, a current mirror circuit configuration is applied as a current generating unit that is uniquely provided for each region of the display panel, and a unit current generated based on a constant reference current is applied to a grayscale current supplied to each display pixel. By combining and generating, the current characteristics of the gradation current supplied to each display pixel can be made uniform, and variations in luminance gradation characteristics in each display pixel can be suppressed, and the display image quality of the display device can be reduced. Improvements can be made.
[0046]
In addition, as a current storage circuit (current latch means) provided corresponding to each data line (display pixel), a current storage unit arranged in series or in parallel is provided, and a drive current is captured and held in one current storage unit. By applying a configuration that controls the operation and the operation of outputting the current held in the other current storage unit to each output terminal in parallel, the drive current is taken into one current storage unit, Since the drive current can be output from the other current storage unit to each output terminal during the holding operation period, the current is taken into each current storage unit, the holding operation cycle, and the drive current to the output terminal The output operation cycle of each of the display pixels can be overlapped to substantially increase the supply time of the drive current to the load, the current writing rate to each display pixel can be improved, and the display panel can be improved. Even if each display pixel (light emitting element) is operated to emit light with a relatively low gradation, each display pixel is operated to emit light with an appropriate luminance gradation according to display data. Thus, the response characteristics of the display device and the display image quality can be improved.
[0047]
Furthermore, according to the display device according to the present invention, Signal line Each group Since each circuit has a configuration with a single current generator, the circuit scale can be greatly reduced compared to a configuration with a current generator corresponding to each data line (display pixel). The frame portion installed outside the display area of the display device can be narrowed to reduce the size of the display device (or increase the size of the display area) and to improve the yield in the manufacturing process. The product cost can be reduced.
[0048]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a current driving device, a control method thereof, and a display device including the current driving device according to the present invention will be described in detail with reference to embodiments.
<Display device>
First, a schematic configuration of a display device to which the current driving device according to the present invention can be applied will be described with reference to the drawings.
[0049]
FIG. 1 is a schematic block diagram showing an embodiment of a display device in which the current driver according to the present invention is applied to a data driver, and FIG. 2 is a schematic diagram showing an example of a display panel of the display device according to this embodiment. It is a block diagram. Here, a structure including a display pixel corresponding to an active matrix system as a display panel will be described. In the present embodiment, a case will be described in which a configuration in which a gradation current is allowed to flow from the data driver side to the display pixel (hereinafter referred to as “current application method” for convenience) is employed.
[0050]
As shown in FIG. 1 and FIG. 2, the display device 100 according to the present embodiment is roughly arranged with a display panel 110 in which a plurality of display pixels (loads) are arranged in a matrix and in the row direction of the display panel 110. For each display pixel group, for each display pixel group arranged in the column direction of the display panel 110, the scanning driver (scanning driving means) 120 connected to the scanning lines (scanning lines) SLa and SLb connected in common. , Data drivers (signal driving means) 130 connected to the commonly connected data lines (signal lines) DL1, DL2,... (DL), and various types of control for operating states of the scanning driver 120 and the data driver 130. Based on the system controller 140 that generates and outputs the control signal and the video signal supplied from the outside of the display device 100, the display data and timing signal are generated. A display signal generation circuit 150 which is configured to include a.
[0051]
Hereafter, each said structure is demonstrated.
(Display panel 110)
Specifically, as shown in FIG. 2, the display panel 110 corresponds to the display pixel group for each row, and displays a pair of scanning lines SLa and SLb arranged in parallel and a display for each column. A data line DL corresponding to the pixel group and arranged orthogonal to the scanning lines SLa and SLb, and a plurality of display pixels arranged in the vicinity of the intersections of these orthogonal lines (in FIG. 2, A configuration including a pixel drive circuit DCx and an organic EL element OEL described later).
[0052]
The display pixel is, for example, a scanning signal Vsel applied via the scanning line SLa from the scanning driver 120, or a scanning signal Vsel applied via the scanning line SLb. * (The polarity inversion signal of the scanning signal Vsel applied to the scanning line SLa; hereinafter, in this specification, the symbol indicating the inversion polarity is referred to as “ * ". 2), and the gradation current Ipix writing operation and light emission operation in each display pixel based on the gradation current (driving current) Ipix supplied from the data driver 130 via the data line DL. A pixel driving circuit DCx to be controlled and a known organic EL element (light emitting element) OEL whose light emission luminance is controlled in accordance with the current value of the light emission driving current supplied from the pixel driving circuit DCx. Has been. In this embodiment, a configuration in which an organic EL element is applied as a light emitting element of a display pixel is shown. However, the present invention is not limited to this, and the current value of the light emission driving current supplied to the light emitting element. Other light-emitting elements such as light-emitting diodes may be applied as long as they are current-driven light-emitting elements that emit light with a predetermined luminance gradation.
[0053]
Here, the pixel drive circuit DCx is roughly configured to scan signals Vsel, Vsel. * Based on the control, the selection / non-selection state of each display pixel is controlled, the gradation current Ipix corresponding to the display data is captured in the selected state and held as a voltage level, and light emission driving based on the held voltage level in the non-selected state It has a function of maintaining the operation of supplying current to the organic EL element OEL to emit light at a predetermined luminance gradation. A circuit configuration example applicable to the pixel drive circuit DCx will be described later.
[0054]
(Scanning driver 120)
As shown in FIG. 2, the scan driver 120 includes a plurality of stages of shift blocks SB each including a shift register and a buffer corresponding to the scan lines SLa and SLb of each row, and the scan control signal ( Based on the scan start signal SSTR, the scan clock signal SCLK, and the like, a shift signal output while sequentially shifting from the upper side to the lower side of the display panel 110 by the shift register is set to a predetermined voltage level (selection level; for example, through the buffer). Is applied to each scanning line SLa as a scanning signal Vsel having a high level), and a voltage level obtained by inverting the polarity of the scanning signal Vsel is a scanning signal Vsel. * Applied to each scanning line SLb. As a result, the display pixel group for each row is set to the selected state, and the gradation current Ipix based on the display data supplied from the data driver 130 via each data line DL is controlled to be written to each display pixel.
[0055]
(Data driver 130)
The data driver 130 is a display composed of a multi-bit digital signal supplied from the display signal generation circuit 150 based on a data control signal (a sampling start signal STR, a shift clock signal SFC, etc. described later) supplied from the system controller 140. The gray scale current Ipix having a current value corresponding to the display data is generated and stored, and is parallel to each display pixel set to the selected state by the scan driver via each data line DL ( Control to supply all at once. The specific circuit configuration of the data driver 130 and its drive control operation will be described in detail later.
[0056]
(System controller 140)
Based on a timing signal supplied from a display signal generation circuit 160, which will be described later, the system controller 150 sends at least a scan control signal (scan start signal SSTR and scan clock described above) to each of the scan driver 120 and the data driver 130. Signal SCLK and the like) and data control signals (such as the sampling start signal STR and the shift clock signal SFC described above) are generated and output, so that each driver is operated at a predetermined timing to cause the display panel 110 to scan signals Vsel, Vsel * And the gradation current Ipix are output, and a predetermined control operation in the pixel drive circuit DCx is continuously executed to control the display panel 110 to display predetermined image information based on the video signal.
[0057]
(Display signal generation circuit 150)
For example, the display signal generation circuit 150 extracts a luminance gradation signal component from a video signal supplied from the outside of the display device 100, and converts the luminance gradation signal component into a plurality of bits for each row of the display panel 110. Is supplied to the data driver 130 as display data comprising the digital signal. Here, when the video signal includes a timing signal component that defines the display timing of image information, such as a television broadcast signal (composite video signal), the display signal generation circuit 150 displays the luminance gradation signal component. In addition to the function of extracting the timing signal component, the timing signal component may be extracted and supplied to the system controller 150. In this case, the system controller 140 generates the scan control signal and the data control signal to be supplied to the scan driver 120 and the data driver 130 based on the timing signal supplied from the display signal generation circuit 150.
[0058]
<Data driver configuration example>
Next, a configuration of a data driver applied to the display device described above will be described.
FIG. 3 is a schematic configuration diagram showing a relationship between a data driver applied to the display device according to the present embodiment and a display panel, and FIG. 4 is a schematic diagram of a data driver applied to the display device according to the present embodiment. It is a block diagram which shows a part structure.
[0059]
The data driver 130 according to the present embodiment displays display data Data (digital signals D0 to D3) including a digital signal supplied from the display signal generation circuit 150 at a predetermined timing based on a data control signal supplied from the system controller 140. Is stored, and a gradation current (analog signal) Ipix having a current value corresponding to the display data Data is generated and applied to each data line DL.
[0060]
Here, as shown in FIG. 3, the data driver 130 includes a plurality of display pixel groups arranged in the row direction (scanning line extending direction) of the display panel 110 having a plurality of data lines DL (data line DL groups). Are divided into a plurality of regions RG (for example, four regions) and connected to a group of data lines DL (here, each region includes eight data lines) arranged in each region RG. Output terminal Tout as one group (block), and each group has a function of generating gradation current Ipix based on display data Data (current generation unit ILA of gradation current generation circuit 134 described later). is doing.
[0061]
Specifically, as shown in FIG. 4, the data driver 130 is roughly divided into sequential shift signals based on data control signals (shift clock signal CK1, sampling start signal STR, etc.) supplied from the system controller 140. SR1 , SR2 ・ ・ ・ ・ ・ ・ （Hereafter, “Shift signal for convenience. SR ) And the display data Data for one row supplied from the display signal generation circuit 150 are sequentially fetched based on the input timing of the shift signal SR, and a data control signal (data latch) is output. Based on the signal CK2 etc.), the data latch circuit 132 that holds the captured display data Data for one row in parallel as a digital signal of a plurality of bits for each display pixel unit, and a data control signal (timing signal CK3 etc.) ) Based on the display data Data held in the data latch circuit 132, and a switch circuit 133 that selectively extracts each display pixel unit, and the digital signal extracted through the switch circuit 133 On the basis of the gray scale voltage for generating a current Ipxa having a predetermined analog current value corresponding to the display data Data. A switch circuit 135 for sequentially switching the output destination of the current Ipxa generated for each display pixel by the gradation current generation circuit 134 based on the current generation circuit 134, the data control signal (timing signal CK3, etc.), and the data control signal Based on (output enable signals EN1, EN2, etc.), the currents Ipxa output to the different output destinations via the switch circuit 135 are held in parallel for each display pixel, and the gray level is determined at a predetermined timing. A current latch circuit 136 that supplies the current Ipix simultaneously to the data lines DL through the output terminals Tout is provided. Here, CK1 to CK3 and EN1 and EN2 are all timing control signals supplied from the system controller 140 and the like, and are timing signal components (basic clock signals) extracted from the video signal by the display signal generation circuit 150. Has a signal period (signal frequency).
[0062]
Hereinafter, each configuration of the data driver will be specifically described. Here, unless otherwise specified, a block (corresponding to eight data lines) provided corresponding to a specific area of the display panel will be described.
(Shift register circuit 131 / data latch circuit 132)
FIG. 5 is a schematic configuration diagram showing a configuration example of a data latch circuit applied to the data driver according to the present embodiment.
[0063]
The data latch circuit 132 applicable to the present embodiment has the display data Data (multi-bit digital signal D0) supplied from the display signal generation circuit 150 described above at a timing based on the shift signals sequentially output from the shift register circuit 131. ˜D3) are captured and held in parallel for each display pixel unit. Here, the display data Data supplied to the data latch circuit 132 is one in which the digital signal is sequentially supplied one bit at a time in a unit of a multi-bit digital signal corresponding to each display pixel (1 Bit serial data), or a plurality of digital signals supplied in parallel (in parallel data of a plurality of bits).
[0064]
When the display data Data supplied corresponding to each display pixel is serial data of a plurality of bits, as the data latch circuit 132, for example, as shown in FIG. Based on the shift signals SR1, SR2,..., Which are sequentially output from the shift register circuit 131, digital signals of each bit (in this case, four bits are shown) D0, D1, D2, D3 (D0 to D3). The preceding latch circuit groups (signal holding means) LCA0, LCA1, LCA2, and LCA3 (LCA0 to LCA3) that are sequentially fetched individually at the timing, and the multi-bit digital signals D0 to D0 that are taken in by the preceding latch circuit groups LCA0 to LCA3 L3 latch circuits LCB0, LCB1, L in the subsequent stage that capture and hold D3 individually in parallel and output them simultaneously at a predetermined timing A configuration in which a configuration including CB2 and LCB3 (LCB0 to LCB3) is provided in parallel corresponding to each data line DL (display pixel) can be applied.
[0065]
Further, when the display data Data is parallel data of a plurality of bits, as the data latch circuit 132, for example, as shown in FIG. 5B, in parallel with the latch circuit groups LCB0 to LCB3 described above, A plurality of (4-bit) digital signals D0 to D3 based on the supplied display data Data are individually and in parallel at timings based on the shift signals SR1, SR2,... Sequentially output from the shift register circuit 131. The latch circuit groups LCC0, LCC1, LCC2, and LCC3 (LCC0 to LCC3) of the preceding stage to be fetched and the multi-bit digital signals D0 to D3 fetched by the latch circuit groups LCC0 to LCC3 of the preceding stage are individually fetched and held in parallel. Latch circuit group LCD0, LCD1, LCD2, LCD that outputs simultaneously at the same timing And (LCD0～LCD3), can be configured to include a can, to apply the configuration provided in parallel in correspondence to the data lines DL (display pixels).
[0066]
Here, in each of the latch circuits LCA0 to LCA3, LCB0 to LCB3, LCC0 to LCC3, and LCD0 to LCD3 constituting the data latch circuit 131 described above, IN is an input to which the digital signals D0 to D3 based on the display data Data are input. CK is a clock terminal to which shift signals SR1, SR2,... (Timing control signal) are input, and OT is a signal (non-inverted output signal) having non-inverted polarity with respect to digital signals D0 to D3. ) Is output as a non-inverted output terminal, OT * Is an inverted output terminal for outputting a signal (inverted output signal) having an inverted polarity with respect to the digital signals D0 to D3.
[0067]
According to the data latch circuit 132 having such a configuration, an operation of sequentially fetching display data Data (digital signals D0 to D3) corresponding to each display pixel in the preceding latch circuit group, and a preceding latch circuit group in the preceding latch circuit group. The digital signals D0 to D3 (non-inverted output signals d10 to d13, d20 to d23,...) For each display pixel unit captured and held and transferred by the latch circuit group at the previous stage at the timing via the switch circuit 133 described later. Thus, it is possible to simultaneously and in parallel perform the operation of outputting the gradation current generation circuit 134 individually in parallel (or setting the output current to a state in which output is possible).
[0068]
(Switch circuit 133/135)
FIG. 6 is a schematic configuration diagram illustrating a configuration example of a switch circuit applied to the data driver according to the present embodiment.
For example, as shown in FIG. 6A, the switch circuit (input-side switch means) 133 applicable to the present embodiment is display data Data that is individually captured and held in display pixel units in the data latch circuit 132 described above. (Non-inverted output signals d10 to d13, d20 to d23,... Of the multi-bit digital signals D0 to D3) are selectively fetched into the gradation current generation circuit 134 provided uniquely for each block. , And digital signals D0 to D3 from the data latch circuit 132 to the gradation current generation circuit 134 based on the shift signals SA1, SA2,... Sequentially output from the shift register unit SRA. (Non-inverted output signal) selection and switch section SWA for controlling the supply state.
[0069]
Further, as shown in FIG. 6B, for example, the switch circuit (output-side switch means) 135 includes display data Data (non-inverted output signals d10 to d13, d20 to d23, ..)), The shift register unit SRB for setting the timing when the current Ipxa generated individually for each display pixel is selectively supplied to the current storage circuit unit IM provided for each data line DL. And the supply of the current Ipxa from the gradation current generation circuit 134 to the current latch circuit 136 (each current storage circuit unit IM) based on the shift signals SB1, SB2,... Sequentially output from the shift register unit SRB. And a switch unit SWB for controlling the state.
[0070]
In this embodiment, a single shift register unit SRA, SRB is provided in the block of the data driver 130 corresponding to a specific region RG of the display panel, and the shift signal SA1 from the shift register unit SRA, SRB is provided. , SA2,..., SB1, SB2,..., The switch units SWA and SWB are selectively turned on. However, the present invention is not limited to this, and is applied to all regions RG. Correspondingly, each of the switch circuits 133 and 135 may be provided with a unique shift register unit, and a shift signal output from the shift register unit may be commonly supplied to each block.
[0071]
According to the switch circuits 133 and 135 having such a configuration, a shift signal is sequentially output from each of the shift register units SRA and SRB based on a data control signal supplied from the system controller 140 (not shown). Display data Data (non-inverted output signals d10 to d13 of the multi-bit digital signals d0 to d3) fetched and held in the data latch circuit 132 corresponding to the display pixels is selectively output to the gradation current generation circuit 134. The switch unit SWA is controlled to be switched, and the current Ipxa generated according to the display data Data in the gradation current generation circuit 134 is provided corresponding to the specific display pixel. The switch unit SWB is controlled to be selectively output to IM.
[0072]
In the present embodiment, the configuration in which the individual shift register units SRA and SRB are provided in both the switch circuits 133 and 135 is shown, but the present invention is not limited to this. In other words, the switch circuits 133 and 135 supply the specific display data Data to the gradation current generation circuit 134 and the current latch circuit 136 (current storage circuit IM) of the current Ipxa generated in the gradation current generation circuit 134. Therefore, the shift signal output from a single shift register may be applied as the switch switching signal for both the switch circuits 133 and 135.
[0073]
(Gradation current generation circuit 134)
FIG. 7 is a schematic configuration diagram showing a configuration example of a gradation current generation circuit applied to the data driver according to the present embodiment.
As shown in FIG. 3, the gradation current generation circuit 134 applicable to the present embodiment includes a single current generation unit (current generation unit) ILA for each block corresponding to each region of the display panel 110. As shown in FIG. 7, each current generator ILA includes display data Data (here, each display pixel) selectively extracted from the data latch circuit 132 via the switch circuit 133. The non-inverted output signals d10 to d13 output from the non-inverted output terminals of the latch circuits constituting the data latch circuit described above are fetched, and the display data Data (ie, the non-inverted output signal) is based on a predetermined reference current Iref. a current Ipxa (corresponding to a gradation current Ipix described later) having a current value corresponding to d10 to d13) is generated, and a current latch circuit 13 described later is connected via the switch circuit 135. Is configured to output the (current storage circuit IM provided separately for each data line DL).
[0074]
Here, as shown in FIG. 7, the current generator ILA has a plurality of units each having a current value with a different ratio with respect to the reference current Iref having a constant current value supplied from the constant current generation source IR. A current mirror circuit unit (unit current generation unit) CMA that generates currents Isa, Isb, Isc, Isd, and a digital output from each latch circuit of the data latch circuit 132 among the plurality of unit currents Isa to Isd. And a switch circuit unit (current combining unit) SLA that selects any unit current based on the signals (non-inverted output signals) d10 to d13.
[0075]
In the present embodiment, the power source contact (hereinafter referred to as the following) is connected to the high potential power source + V so that the reference current Iref is caused to flow into the current generator ILA by the constant current source IR. (Referred to as “high potential power supply + V”). Here, the constant current generation source IR may be provided separately for each current generation unit ILA of each block, or for the current generation units ILA of all the blocks constituting the gradation current generation circuit 134. It may be provided only. Furthermore, it may be provided for each of a plurality of blocks.
[0076]
Specifically, the current mirror circuit unit CMA applied to the current generation unit ILA includes a current input contact INi to which the reference current Iref is supplied from the constant current generation source IR, a low potential power source (for example, ground potential) Vgnd, Are connected to a current path (source-drain terminal), a control terminal (gate terminal) is connected to a contact Nga, and an n-channel field effect transistor (hereinafter referred to as “n”) having a predetermined channel width. A current path is connected in parallel between each of the reference current transistor TN11 (abbreviated as “channel type transistor”) and the contacts Na, Nb, Nc, Nd and the low-potential power supply Vgnd, and each control terminal Are connected in common to the contact Nga and unit current transistors TN12, TN13, TN14, T each of n-channel transistors each having a predetermined channel width. N15. Here, the contact Nga is directly connected to the current input contact INi and is connected to the low potential power supply Vgnd via the capacitor Ca.
[0077]
In addition, the switch circuit unit SLA applied to the current generation unit ILA has a current output contact OUTi connected to the current latch circuit 136 (current storage unit provided corresponding to each data line) via the switch circuit 135. And each of the contacts Na, Nb, Nc, and Nd in parallel, and the control terminal is connected to the display pixel unit from the data latch circuit 132 (each latch circuit) via the switch circuit 133. And switch transistors TN16, TN17, TN18, and TN19 including a plurality of (four) n-channel transistors to which non-inverted output signals d10 to d13 that are individually output are applied in parallel. ing.
[0078]
In the current generation unit ILA having such a configuration, as described above, in the present embodiment, the unit currents Isa to Isd flowing through the unit current transistors TN12 to TN15 constituting the current mirror circuit unit CMA are particularly the reference current transistors. The reference current Iref flowing through the TN11 is set to have a different current ratio.
[0079]
Specifically, the transistor sizes of the unit current transistors TN12 to TN15 are different from each other, for example, in the field effect transistors constituting the unit current transistors TN12 to TN15, each channel width when the channel length is constant. The ratio is W12: W13: W14: W15 = 1: 2: 4: 8. Here, W12 represents the channel width of the unit current transistor TN12, W13 represents the channel width of the unit current transistor TN13, W14 represents the channel width of the unit current transistor TN14, and W15 represents the unit current transistor TN15. Indicates the channel width.
[0080]
Thereby, the current values of the unit currents Isa to Isd flowing through the unit current transistors TN12 to TN15 are Isa = (W12 / W11) × Iref, Isb = (W13 / W11) × Iref, Isc = (W14 / W11) × Iref, Isd = (W15 / W11) × Iref. That is, each channel width of the unit current transistors TN12 to TN15 is set to 2 respectively. k (K = 0, 1, 2, 3,...; 2 k = 1, 2, 4, 8,...), The current value between unit currents is set to 2 k The ratio can be set to
[0081]
Based on the unit currents Isa to Isd in which the current values are set in this way, as will be described later, based on a plurality of bits of digital signals D0 to D3 (that is, non-inverted output signals d10 to d13 from the data latch circuit 132). By selecting and synthesizing any unit current, 2 k A current Ipxa having a stepped current value is generated. Therefore, as shown in FIGS. 4 and 5, when the 4-bit digital signals D0 to D3 are applied as display data, the switch transistors TN16 to TN19 connected to the unit current transistors TN12 to TN15 are turned on. 2 in response 4 = Current Ipxa having different current values in 16 stages (gradations) is generated.
[0082]
That is, according to the signal level of the non-inverted output signals d10 to d13 output from the data latch circuit 132, a specific switch transistor in the switch circuit unit SLA of the current generation unit ILA is turned on (switch transistors TN16 to TN16 to TN16). In addition to the case where any one or more of the TN19 are turned on, the case where any one of the switch transistors TN16 to TN19 is also turned off) and the unit current of the current mirror circuit unit CMA connected to the turned on switch transistor The transistor (a combination of one or more of TN12 to TN15) has a predetermined ratio (a × 2) with respect to the reference current Iref flowing through the reference current transistor TN11. k Times; a is a unit current Isa to Isd having a current value of a constant value defined by the channel width W11 of the reference current transistor TN11, and as described above, at the current output contact OUTi, the combined value of these unit currents and The current Ipxa having the current value is from the side of the current latch circuit 136 (not shown), the current output contact OUTi, the switch transistor in the on state (any one of TN16 to TN19), and the unit current transistor connected to the switch transistor It flows in the direction of the low potential power supply Vgnd via (any one of TN12 to TN15).
[0083]
As a result, display data Data (multiple bits) for each display pixel supplied from the display signal generation circuit 150 to the data latch circuit 132 at a timing based on the shift signals SR1, SR2,... Output from the shift register circuit 131. Digital signals D0 to D3) are captured and individually held in parallel, and the non-inverted output signals d10 to d13 for each display pixel unit are sequentially selected based on the switching timing of the switch circuit 133 to generate a gradation current generation circuit. 134, and based on the bit values of the non-inverted output signals d10 to d13, the current generator ILA generates a current Ipxa composed of an analog current having a predetermined current value, and outputs the current Ipxa to the subsequent current latch circuit 136. Will be. Here, in the present embodiment, as described above, the current Ipxa is drawn from the current latch circuit 136 side in the direction of the gradation current generation circuit 134.
[0084]
In the present embodiment, as described above, the gradation current generation circuit 134 is configured from the side of the current latch circuit 136 (that is, the direction of the display pixels arranged in the display panel) as the configuration of the gradation current generation circuit 134 (each Although the case where the current Ipxa is set to flow in the direction of the current generator ILA) (hereinafter referred to as “current sink type” for convenience) is shown in the present invention, the current from the gradation current generator circuit 134 side is shown. A configuration in which the current Ipxa flows in the direction of the latch circuit 136 (hereinafter referred to as “current application type” for convenience) may be used.
[0085]
Here, as a configuration example of the current application type gradation current generation circuit, in the circuit configuration as shown in FIG. 7, all of the reference current transistor, the unit current transistor, and the switch transistor are each p-channel type field effect type. A high-potential power source is connected to one end of the reference current transistor, and the other end side is connected to the ground potential so that the reference current Iref flows from the reference current transistor side to the current input contact direction. A configuration in which one end side of the constant current generation source is connected and an inverted output signal from the data latch circuit (each latch circuit) is applied to the control terminal of the switch transistor can be satisfactorily applied. .
[0086]
(Current latch circuit 136)
FIG. 8 is a schematic configuration diagram illustrating a configuration example of a current latch circuit applied to the data driver according to the present embodiment, and FIG. 9 illustrates a current storage unit (to be applied to the current latch circuit according to the present embodiment). It is a circuit block diagram which shows one specific example (including switch part SWB of the switch circuit 135). FIG. 10 is a schematic configuration diagram showing another configuration example of the current latch circuit applied to the data driver according to the present embodiment. Here, the current latch circuit configuration is shown for the above-described current application type, but is not limited to this and may be a current sink type.
[0087]
As shown in FIG. 8, the current latch circuit 136 according to the present embodiment includes a two-stage current storage unit (first output unit) connected in series for each output terminal Tout to which each data line DL (display pixel) is connected. Current storage unit, second current storage unit) IMA, IMB are provided, and the current Ipxa for each display pixel generated and output by the grayscale current generation circuit 134 is set in accordance with the switching timing of the switch circuit 135. An operation (current storage operation) that is sequentially held in each current storage unit IMA and a current Ipxa transferred from each current storage unit IMA in the preceding stage to each current storage unit IMB in the subsequent stage are output via an output terminal at a predetermined timing. An operation (current output operation) for simultaneously outputting the gradation current Ipix to each data line DL is configured to be executed in parallel.
[0088]
Specifically, the current latch circuit 136 according to the present embodiment is provided in two stages in series for each output terminal Tout to which each data line DL1, DL2,... Is connected as shown in FIG. The current Ipxa that is selectively supplied at a predetermined timing is fetched and held from the current generator ILA that is uniquely provided for each block via the switch circuit 135. For example, the output enable signal EN1 supplied from the system controller 140 Based on the current storage unit (current latch means) IMA that transfers and outputs the holding current, and captures and holds the current transferred from the current storage unit IMA, and outputs it to the output enable signal EN2 supplied from the system controller 140 Based on this, the current storage unit IMB outputs the current as the gradation current Ipix to each data line DL via each output terminal Tout. , The current memory circuit portion IM1, IM2 consisting has a structure in which ... is provided with a plurality.
[0089]
For example, as shown in FIG. 9, the current storage units IMA and IMB perform a current component holding unit CLx (including a switch unit SWB) that generates a predetermined control current based on the current Ipxa, and the next based on the control current. A circuit configuration including a current mirror circuit unit CLy or CLz that generates an output current to be output to the current storage unit IMB of the stage or a gradation current Ipix to be output to each data line DL can be applied.
[0090]
For example, as shown in FIG. 9A, the current component holding unit CLx is a contact N21 and an input signal Iin (in the case of the current storage unit IMA in the previous stage, a current Ipxa supplied from the gradation current generation circuit 134). There is a current path (source and drain) between the input terminals TMi to which the current storage unit IMB in the subsequent stage is supplied with the output current supplied from the current storage unit IMA in the previous stage. A p-channel transistor TP21 having a control terminal (gate) connected to a shift terminal TMs to which shift signals SB1, SB2,... (SB) are input from the shift register SRB of the switch circuit 135, a high-potential power supply Vdd, A p-channel transistor TP22 having a current path connected between the contacts N22 and a control terminal connected to the contact N21, and between the contact N22 and the input terminal TMi , A p-channel transistor TP23 having a control terminal connected to the shift terminal TMs, a storage capacitor C21 connected between the high potential power supply Vdd and the contact N21, a contact N22 and a subsequent current mirror circuit. A current path is connected between the output contacts N23 to the part CLy, and a control terminal is connected to the control terminal TMe to which the output enable signal EN1 or EN2 for controlling the output state of the control current to the subsequent current mirror circuit part CLy is input. The p-channel transistor TP24 is provided.
[0091]
Here, on the basis of the shift signals SB1, SB2,... From the shift register SRB, the p-channel transistors TP21 and TP23 that perform the on / off operation constitute the switch unit SWB of the switch circuit 135 described above. Further, the storage capacitor C21 provided between the high potential power supply Vdd and the contact N21 may be a parasitic capacitor formed between the gate and the source of the p-channel transistor TP22.
[0092]
For example, as shown in FIG. 9A, the current mirror circuit unit CLy provided in the previous-stage current storage unit IMA has a collector and a base commonly connected to the output contact N23 of the current component holding unit CLx, and a contact N24. Npn-type bipolar transistors (hereinafter abbreviated as “npn transistors”) TQ21 and TQ22, a resistor R21 connected between the contact N24 and the low-potential power supply Vss, and a current storage unit IMB in the subsequent stage The collector is connected to the output terminal TMo from which the output current Iout is output, and the output contact N23 of the current component holding part CLx is connected to the base between the emitter of the npn transistor TQ23 and the low potential power supply Vss. And a connected resistor R22.
[0093]
Further, the current mirror circuit unit CLz provided in the subsequent current storage unit IMB has, for example, a higher collector of the npn transistor TQ23 than the circuit configuration shown in the current mirror circuit unit CLy, as shown in FIG. 9B. The emitter is connected to the potential power supply Vdd and the emitter is connected to the output terminal Tout from which the gradation current Ipix is output via the resistor R22.
When the current latch circuit is configured to be a current sink type, the configuration of the current mirror circuit unit provided in the subsequent current storage unit IMB is the same as that of the current mirror circuit unit CLy shown in FIG. Can be applied.
[0094]
Here, the output currents Iout and Ipix output from the output terminals TMo and Tout of the current storage units IMA and IMB correspond to the current value of the control current input from the current component holding unit CLx via the output contact N23. And a current value corresponding to a predetermined current ratio defined by the current mirror circuit configuration. In the current storage unit IMB according to the present embodiment, the gradation current Ipix is supplied from the current storage circuit unit IM side to each data line DL (display pixel) by supplying a positive current component to the output terminal Tout. ) Is set to flow in the direction.
[0095]
Further, the current storage units IMA and IMB shown in FIG. 9 are merely examples that can be applied to the current latch circuit 136 according to the present embodiment, and are not limited to this circuit configuration. Furthermore, in the present embodiment, the current storage units IMA and IMB are configured to include the current component holding unit CLx and the current mirror circuit units CLy and CLz. However, the present invention is not limited thereto. A circuit configuration including only the component holding unit CLx may be applied, and the control current may be output as it is as the output current Iout or the gradation current Ipix.
[0096]
In the current storage units IMA and IMB having such a configuration, in the current storage operation, the high-level output enable signals EN1 and EN2 are applied from the system controller 140 via the output control terminal TMe. A current Ipxa having an analog current value corresponding to display data Data (digital signals D0 to D3) is supplied from the adjustment current generation circuit 134 via the input terminal TMi, and from the shift register unit SRB of the switch circuit 135, the shift terminal Low level shift signals (switch switching signals) SB1, SB2,... Are applied at a predetermined timing via TMs.
[0097]
As a result, the p-channel transistor TP24 as the output control means is turned off, and the p-channel transistors TP21 and TP23 as the switch unit SWB are turned on, so that the contact N21 (that is, the gate terminal of the p-channel transistor TP22 and A low-level voltage level corresponding to the negative current Ipxa is applied to one end side of the storage capacitor C21), and a potential difference is generated between the high-potential power supply Vdd and the contact N21 (between the gate and source of the p-channel transistor TP22). As a result, the p-channel transistor TP22 is turned on, and a write current equivalent to the current Ipxa flows from the high potential power supply Vdd to the input terminal TMi through the p-channel transistors TP22 and TP23.
[0098]
At this time, charges corresponding to the potential difference generated between the high potential power supply Vdd and the contact N231 (between the gate and source of the p-channel transistor TP22) are stored in the storage capacitor C21 and held as a voltage component. Here, the charge (voltage component) stored in the storage capacitor C21 is held even after the p-channel transistors TP21 and TP23 are turned off and the write current is stopped by the end of the current storage operation. The
[0099]
In the current output operation, the p-channel transistor TP24 is turned on by applying low level output enable signals EN1 and EN2 from the system controller 140 via the output control terminal TMe. At this time, the voltage component held in the storage capacitor C21 causes a potential difference equivalent to that during the current storage operation between the gate and the source of the p-channel transistor TP22, so that the p-channel transistor TP22 from the high-potential power supply Vdd. , A control current having a current value equivalent to the write current (= current Ipxa) flows in the direction of the output contact N23 (current mirror circuit portion CLy) via TP24.
[0100]
As a result, the control current supplied to the current mirror circuit section CLy is converted into an output current or a gradation current having a current value corresponding to a predetermined current ratio defined by the current mirror circuit configuration, and the output terminal TMo is Via the current storage unit IMB or the data line DL in the subsequent stage. Here, the gradation current output from the current storage circuit IMB is applied with a high-level output enable signal EN2 from the system controller 140 via the output control terminal TMe upon completion of the current output operation, and the p-channel transistor Supply is stopped when TP24 is turned off.
[0101]
Therefore, the shift signals SB1, SB2,... From the shift register unit SRB are sequentially output to the switch units SWB (see FIG. 6B) provided individually corresponding to the current storage circuits IM. As a result, each switch unit SWB is selectively turned on only for a predetermined period, and the current Ipxa supplied from the gradation current generation circuit 134 is supplied to the previous-stage current storage unit IMA provided corresponding to each data line DL. Written sequentially. The current Ipxa written and held in each current storage unit IMA in the previous stage is simultaneously output to the current storage unit IMB in the subsequent stage when the output enable signal EN1 is commonly supplied from the system controller 140 at a predetermined timing. .
[0102]
In addition, in synchronization with the operation of writing the current Ipxa in the previous-stage current storage unit IMA, the output enable signal EN2 is commonly supplied to all subsequent-stage current storage units IMB from the system controller 140 at a predetermined timing. The currents Ipxa already transferred and held (at the previous timing) to each current storage unit IMB are output simultaneously as the gradation currents Ipix via the respective output terminals Tout.
Thus, by repeating the above series of operations every predetermined operation cycle, the current storage operation in the current storage unit IMA in the preceding stage and the current output operation in the current storage unit IMB in the subsequent stage are performed in parallel. It is executed continuously.
[0103]
In the above-described embodiment, the configuration in which the current storage units IMA and IMB configuring the current storage circuit IM are connected in two stages in series is shown. However, the present invention is not limited to this, for example, As shown in FIG. 10, a pair of current storage units IMC and IMD are arranged in parallel, and one of the changeover switches SWC and SWD is controlled by switching based on control signals SEa and SEb supplied from the system controller 140 or the like. While performing the operation of writing the current Ipxa generated by the gradation current generation circuit 134 in the current storage unit (current storage unit IMC in the figure), the other current storage unit (current storage unit IMD in the figure) has the previous timing. A configuration may be applied in which the operation of outputting the current Ipxa held in step 1 through the output terminal Tout as the gradation current Ipix is executed. In this case, as the circuit configuration of the current storage units IMC and IMD, the configuration including the current component holding unit CLx and the current mirror circuit unit CLz shown in FIGS. 9A and 9B can be applied. Even in this case, when the current latch circuit is configured as a current sink type, the same configuration as the current mirror circuit unit CLy shown in FIG. 9A can be applied as the configuration of the current mirror circuit unit. .
[0104]
(One configuration example of display pixel)
Next, a pixel drive circuit applied to each display pixel of the display device (display panel 110) described above will be briefly described.
FIG. 11 is a circuit configuration diagram showing an example of a display pixel (pixel drive circuit) applied to the display device according to the present embodiment. Note that the pixel driving circuit shown here is merely an example applicable to the present invention, and it is needless to say that another circuit configuration having an equivalent function may be applied.
[0105]
As shown in FIG. 11, the pixel drive circuit DCx according to the present embodiment has a gate terminal at the scan line SLa and a current path (source-drain) at the power source near the intersection of the scan lines SLa, SLb and the data line DL. A p-channel transistor Tr31 connected to the contact Tvd and the contact Nxa, a control terminal (gate) to the scanning line SLb, a p-channel transistor Tr32 whose current path is connected to the data line DL and the contact Nxa, and a control terminal A p-channel transistor Tr33 having a current path connected to the contact Nxa and the contact Nxc; a control terminal connected to the scanning line SL; an n-channel transistor Tr34 having a current path connected to the contact Nxb and the contact Nxc; And a capacitor Cx connected between the contact Nxa and the contact Nxb. Here, the power contact Tvd is connected to the high potential power supply Vdd via a power supply line (not shown), for example, and a constant high potential voltage is applied constantly or at a predetermined timing.
[0106]
Further, in such an organic EL element OEL in which the light emission luminance is controlled by the light emission drive current supplied from the pixel drive circuit DCx, the anode terminal is at the contact Nxc of the pixel drive circuit DCx and the cathode terminal is at a low potential power source (for example, , And ground potential Vgnd). Here, the capacitor Cx may be a parasitic capacitance formed between the gate and the source of the p-channel transistor Tr33, and a capacitive element is additionally added between the gate and the source in addition to the parasitic capacitance. It may be as described above.
[0107]
The drive control operation of the organic EL element OEL in the pixel drive circuit DCx having such a configuration is as follows. First, in the write operation period, for example, a high level (selection level) scan signal Vsel is applied to the scan line SLa, and A low level scanning signal Vsel is applied to the scanning line SLb. * In synchronization with this timing, a gradation current Ipix for causing the organic EL element OEL to emit light with a predetermined luminance gradation is supplied to the data line DL. Here, a positive current is supplied as the gradation current Ipix, and the current is set (applied) from the data driver 130 side to the display pixel (pixel drive circuit DCx) via the data line DL. To do.
[0108]
As a result, the p-channel transistors Tr32 and Tr34 constituting the pixel driving circuit DCx are turned on, and the p-channel transistor Tr31 is turned off, so that the positive corresponding to the gradation current Ipix supplied to the data line DL is obtained. A potential is applied to the contact Nxa. Further, the contact Nxb and the contact Nxc are short-circuited, and the gate and the drain of the p-channel transistor Tr33 are controlled to the same potential, so that the p-channel transistor Tr33 is turned off and both ends of the capacitor Cx (contacts) A potential difference corresponding to the gradation current Ipix is generated between Nxa and the contact Nxb), and charges corresponding to the potential difference are accumulated and held (charged) as voltage components.
[0109]
Next, in the light emission operation period, a low level (non-selection level) scanning signal Vsel is applied to the scanning line SLa, and a high level scanning signal Vsel is applied to the scanning line SLb. * And the supply of the gradation current Ipix is cut off in synchronization with this timing. As a result, the p-channel transistors Tr32 and Tr34 are turned off and the data line DL and the contact Nxa are electrically disconnected, and the contact Nxb and the contact Nxc are electrically disconnected. The electric charge accumulated in is held.
[0110]
In this way, the capacitor Cx holds the charging voltage during the writing operation, whereby the potential difference between the contact Nxa and the contact Nxb (between the gate and source of the p-channel transistor Tr33) is held. The channel type transistor Tr33 is turned on. Further, since the p-channel transistor Tr31 is simultaneously turned on by the application of the scanning signal Vsel (low level), the organic EL element OEL is connected from the power contact Tvd (high potential power supply) through the p-channel transistors Tr31 and Tr33. A light emission driving current corresponding to the gradation current Ipix (more specifically, the electric charge held in the capacitor Cx) flows, and the organic EL element OEL emits light with a predetermined luminance gradation.
[0111]
<Display device drive control method>
Next, the control operation of the display device having the above-described configuration will be described with reference to the drawings.
FIG. 12 is a timing chart showing an example of the control operation in the data driver according to the present embodiment, and FIG. 13 is a timing chart showing an example of the control operation in the display panel (display pixel) according to the present embodiment. Here, description will be made with appropriate reference to the configuration of the data driver shown in FIGS. 4 to 10 and the configuration of the pixel driver circuit shown in FIG.
[0112]
First, in the control operation in the data driver 130, the display data Data (multi-bit digital signals D0 to D3) supplied from the display signal generation circuit 150 is fetched and held in each latch circuit provided in the data latch circuit 132 described above. And a signal holding operation for setting the non-inverted output signals d10 to d13, d20 to d23,... Based on the display data Data (digital signals D0 to D3) to a state where they can be output for a certain period of time, and the data latch circuit 132 Are provided for each block (each divided region RG of the display panel 110) in the gradation current generation circuit 134 based on the non-inverted output signals d10 to d13, d20 to d23,. The current generator ILA sequentially generates the current Ipxa corresponding to the display data Data (digital signals D0 to D3). The current generation operation and the generated current Ipxa are sequentially held in the current storage circuits IM1, IM2,... Provided in the current latch circuit 136 for each data line DL1, DL2,. This is executed by setting a current supply operation to supply all the display pixels simultaneously as the gradation current Ipix through the data lines DL1, DL2,. These signal holding operation, current generation operation, and current supply operation are executed in parallel in a period excluding the blanking period in one horizontal selection period, and a series of operations are performed in parallel in units of blocks. To be executed. Hereinafter, the operation in each block will be described.
[0113]
In the signal holding operation, as shown in FIG. 12, each of the data latch circuits 132 (each latch circuit) performs each of the shift signals SR1, SR2, SR3,. The operation of sequentially fetching display data Data (digital signals D0 to D3) that are switched corresponding to the display pixels in the column is sequentially executed for one row, and is based on the timing control signal CK2 supplied to the data latch circuit 132. The fetched display data Data (digital signals D0 to D3) are held individually and collectively and set in an output enabled state.
[0114]
When the display data Data is a 1-bit serial digital signal, the digital signal captured for each bit is held in parallel for each display pixel, and the display data Data is a multi-bit parallel digital signal. In some cases, the digital signals are held in parallel in display pixel units as they are. Therefore, when the 1-bit serial digital signal is captured as the display data Data, the shift signals SR1, SR2,... Output from the shift register circuit 131 are output as compared with the case where a multi-bit parallel digital signal is captured. It is necessary to set the cycle to be short (that is, to increase the signal frequency of the shift clock signal CK1 that defines the operation of the shift register circuit 131).
[0115]
Further, in the current generation operation, as shown in FIG. 12, at timings based on the timing control signal CK3 supplied to the switch circuit 133 (shift signals SA1, SA2,... Sequentially output from the shift register unit SRA). , The non-inverted output signals d10 to d13, d20 to d23,... Of the display data Data held in the display pixel unit in the data latch circuit 132 are selectively extracted. A predetermined unit current is selectively synthesized by the current generation unit ILA provided uniquely for each block of the current generation circuit 134. The combined current (current Ipxa) is generated by the current latch circuit 136 at a timing based on the timing control signal CK3 supplied to the switch circuit 135 (shift signals SB1, SB2,... Sequentially output from the shift register unit SRB). Are sequentially supplied to and held in current storage circuits IM1, IM2,... (Previous stage current storage unit IMA) provided corresponding to each display pixel.
[0116]
In the current supply operation, as shown in FIG. 12, based on the output enable signal EN1 supplied to the current latch circuit 136, the current Ipxa held in the previous current storage unit IMA for each display pixel. Is transferred to the current storage unit IMB in the subsequent stage at least in block units, and the current Ipxa held in the current storage unit IMB in the subsequent stage is displayed as the gradation current Ipix for each display pixel based on the output enable signal EN2. The data is supplied to each display pixel in parallel and collectively via each data line DL.
Here, the current supply operation for simultaneously supplying the grayscale currents Ipix to the display pixels in the i-th row is performed by using the display data Data corresponding to the display pixels in the (i + 1) -th row as shown in FIG. Is performed in synchronism with a signal holding operation for capturing data and a current generating operation for generating a current Ipxa (composite current) corresponding to the display data Data.
[0117]
Then, as shown in FIG. 13, the control operation in the display panel 110 (display pixel) is performed by setting one scanning period Tsc for displaying desired image information over the entire display area of the display panel 110 as one cycle. Write the gradation current Ipix corresponding to the display data Data supplied from the data driver 130 and hold it as a signal voltage by setting the display pixel group connected to the specific scanning line to the selected state. Based on the operation period (selection period of display pixel) Tse and the held signal voltage, a light emission driving current corresponding to the display data Data is supplied to the organic EL element OEL, and light emission operation is performed at a predetermined luminance gradation. The light emission operation period (non-selection period of display pixel) Tnse to be set is set (Tsc = Tse + Tnse), and drive control equivalent to the above-described pixel drive circuit DCx is executed in each operation period. That. Here, the write operation period Tse set for each row is set so that there is no time overlap. The write operation period Tse is set to include at least a period during which the grayscale current Ipix is supplied in parallel to the data lines DL in the current supply operation in the data driver 130.
[0118]
That is, in the writing operation period Tse to the display pixel, as shown in FIG. 13, a predetermined signal level is applied to the scanning lines SLa and SLb by the scanning driver 120 for the display pixel in a specific row (i-th row). Is applied (scanning the scanning line), the gradation current Ipix supplied in parallel to each data line DL by the data driver 130 is simultaneously held as a voltage component in each pixel driving circuit DCx. In the subsequent light emission operation period Tnse, the light emission drive current based on the voltage component held in the write operation period Tse is continuously supplied to the organic EL element OEL, so that the luminance gradation corresponding to the display data is obtained. The operation of emitting light is continued.
As shown in FIG. 13, the display data for one screen of the display panel is written by sequentially executing such a series of drive control operations sequentially for the display pixel groups of all the rows constituting the display panel 110. Each display pixel emits light with a predetermined luminance gradation, and desired image information is displayed.
[0119]
As described above, in the data driver 130 and the display device 100 according to the present embodiment, the gradation current generation circuit that generates the gradation current Ipix including the analog signal supplied to each display pixel is included in the display panel (display pixel). Input signals (non-inverted output signals d10 to d13 corresponding to display data Data) that are provided most recently and related to the generation operation of the grayscale current (current Ipxa) are handled in the form of digital signals, and the reference current Iref is constant. Since the current value is set, it is possible to suppress a decrease in the operation speed of the data driver due to the charge / discharge operation of the signal line due to the level fluctuation of the signal and current supplied to the gradation current generation circuit, The display response characteristics in the display device can be improved.
[0120]
The gradation current Ipix supplied to each display pixel is at least a single constant in each current generation unit ILA of the gradation current generation circuit 134 provided corresponding to each region RG of the display panel 110. Since it is generated based on the reference current Iref having a constant current value supplied from the current generation source IR, the current characteristic of the gradation current Ipix supplied via the data line DL arranged in the region RG is obtained. The display image quality can be improved in the display device by suppressing variations in luminance gradation characteristics in each display pixel.
[0121]
Further, in the data driver 130 according to the present embodiment, the channel current has a predetermined ratio (for example, 2) with respect to the reference current transistor TN11 as the gradation current generation circuit 134. k Is applied to the reference current Iref based on the display data Data (multi-bit digital signals D0 to D3) by applying a current mirror circuit configuration in which a plurality of unit current transistors TN12 to TN15 connected in parallel are applied. By selectively combining a plurality of unit currents having a current value defined by the above ratio, 2 k Since the gradation current Ipix (current Ipxa) having a stepped current value can be generated, the gradation current Ipix composed of an analog current having an appropriate current value corresponding to the display data Data is relatively simple circuit configuration. The display pixel can be operated to emit light with an appropriate luminance gradation.
[0122]
Further, in the data driver 130 according to the present embodiment, the current latch circuit 136 writes and holds the current Ipxa (gradation current Ipix) generated according to the display data Data by the gradation current generation circuit 134 (current storage). Operation) and the supply operation (current output operation) of the gradation current Ipix to each data line DL in parallel and continuously, the display data Data is captured and the gradation current Ipix is supplied. Since the generation is performed without waiting time and the gradation current is continuously supplied to the display pixel, the supply time of the gradation current Ipix is substantially increased, and the current to each display pixel is increased. The writing rate can be improved and each display pixel can be used as display data even when the display panel has a high definition or when each display pixel (light emitting element) is operated to emit light at a relatively low gradation. According Can be a light emitting operation at the appropriate luminance gradation can be improved and improved display quality of the response characteristics of the display device.
[0123]
In particular, the data driver 130 according to the present embodiment has a configuration in which the gradation current generation circuit 134 includes a single current generation unit ILA for each of the plurality of data lines DL arranged in each region RG of the display panel. And sequentially switching the display data Data supply source (latch circuit of the data latch circuit 132) and the output destination of the grayscale current Ipix (current storage circuit IM of the current latch circuit 136) for the current generator ILA. Then, the generation operation of the gradation current Ipix is executed in time series corresponding to the display pixel (data line DL), so that the gradation current generation circuit is provided with a current generation unit for each data line DL. In comparison, the circuit scale can be greatly reduced. Therefore, as described above, while improving the response characteristics and display image quality of the display device, the frame portion installed outside the display area of the display device is narrowed to reduce the size of the display device (or the display area). Increase in size). In addition, the reduction in circuit scale can improve the yield in the manufacturing process and reduce the product cost.
[0124]
Furthermore, a series of operations from fetching display data Data (digital signals D0 to D3), generation of gradation current Ipix, and supply are executed corresponding to the data line groups arranged in each area of the display panel. In this way, the circuit configuration has a substantially independent block structure, so that crossing of signal lines on the layout can be avoided as much as possible, and formation of parasitic capacitance at the wiring crossing portion is suppressed to transmit signals. Effects such as speed reduction can be eliminated as much as possible.
[0125]
In the above-described embodiment, as the data driver and the display pixel (pixel drive circuit), a current that is supplied so that a grayscale current having a current value corresponding to display data flows from the data driver side to each display pixel direction. Although the configuration corresponding to the application method has been shown, the present invention is not limited to this, and applies a current sink method for supplying gradation current from the display pixel side in the data driver direction. Also good. In this case, for example, in the configuration shown in the above-described embodiment (see FIG. 4), the current storage connected to at least the output terminal Tout connected to the data line DL among the current storage units constituting the current latch circuit 136. 9 (current storage unit IMB in the configuration shown in FIG. 8, both current storage units IMC and IMD in the configuration shown in FIG. 10) are configured as shown in FIG. A configuration in which the dimming current Ipix) is set so as to be drawn from the data line (display pixel) side can be favorably applied.
[0126]
In the above-described embodiment, the number of output terminals and the number of data lines for each group corresponding to each region into which the display panel is divided is set to “8”, but the present invention is not limited to this. Absent. Here, according to the technical idea of the present invention, the entire display panel is grouped into one group, and a current generator is provided for all output terminals and all data lines, and current Ipxa (gradation current Ipix) is sequentially generated. Configurations can also be applied. However, in practice, the number of output terminals and the number of data lines per group are defined based on the gradation current generation speed in the current generation unit.
[0127]
In the above-described embodiment, the configuration in which the current driving device according to the present invention is applied to the data driver of the display device is shown, but the present invention is not limited to this. That is, a plurality of current-driven loads whose driving state is controlled according to the supplied current value, and continuously executing control for operating each load in parallel in different driving states, for example, a printer head It can be satisfactorily applied to the drive circuit of FIG.
[0128]
【The invention's effect】
As described above, according to the current generation and supply circuit and the control method thereof according to the present invention, a plurality of devices that operate in a predetermined driving state (light emission luminance) according to a current value, such as an organic EL element and a light emitting diode. In a current driving device that supplies a driving current (grayscale current) having a predetermined current value to a plurality of loads, a plurality of current generators each corresponding to a plurality of output terminals are provided, and each of the loads A separate current latch means (current storage unit) is provided for each output terminal to be connected, and a drive current corresponding to each drive state (multi-bit digital signal) of a plurality of loads is sequentially generated. Are individually held in parallel corresponding to each of the loads, and output to a plurality of loads simultaneously at a predetermined timing, so that a circuit is provided in comparison with a configuration having a current generating means for each load. Greatly scale Can be small, it is possible to improve the yield in the fabrication process.
[0129]
Here, as the current generator, a current mirror circuit configuration in which a plurality of unit current transistors formed so as to have a predetermined channel width with respect to a single reference current transistor is connected in parallel is applied. A unit current flowing through each unit current transistor based on a constant reference current supplied from a constant current source is selectively combined according to a multi-bit digital signal (current values are added together), thereby The signal supplied to the gradation current generation circuit (current generation unit) in relation to the generation is handled in the state of a digital signal or a constant current without a change in the signal level, so that the drive current is very small. However, it is possible to eliminate the influence of the signal delay caused by the charge / discharge operation to the parasitic capacitance added to the signal line, and to improve the operation speed of the current driver. That.
[0130]
Further, according to this, one current generating means corresponds to a plurality of loads, and a unit based on a reference current having a constant current value supplied from a single constant current source by one current generating means. Since the current is generated and the drive current is synthesized, at least the current characteristics of the drive current supplied to the plurality of loads can be made uniform, and the drive state between the loads can be made uniform. In addition, it is possible to generate a drive current having a current value well corresponding to a multi-bit digital signal, and to operate the load in an appropriate drive state.
[0131]
In the display device according to the present invention, in the display device provided with a display panel in which display pixels provided with light emitting elements are arranged in a matrix in the vicinity of the intersection of the scan line and the data line orthogonal to each other, The current driving device as described above is applied to a data driver, and a display panel is divided into a plurality of regions in which a plurality of signal lines are provided, and one current generation unit is provided for each region, and the display pixels in each region are provided. In response, the gray scale current (analog current) having a current value corresponding to the display data (multi-bit digital signal) is sequentially generated, and the gray scale current is held in parallel and specified at a predetermined timing. By supplying all the display pixels in one row at a time, the input signal related to the generation operation of the gradation current is handled as a digital signal or a constant current state with no signal level fluctuation. The gradation current is very small, such as when the display pixel is miniaturized as the display panel is downsized or high definition, or when each display pixel is operated to emit light at a relatively lower luminance gradation. Even in this case, it is possible to suppress a decrease in the operation speed of the data driver due to the charge / discharge operation of the signal line, and to quickly generate and supply a gradation current having an appropriate current value according to the display data. Thus, display response characteristics and display image quality in the display device can be improved.
[0132]
In addition, as a current storage circuit provided for each data line (display pixel), a current storage unit arranged in series or in parallel is provided, and an operation of taking in and holding a drive current in one current storage unit and the other current storage By applying a configuration that controls the operation to output the current held in the output unit to each output terminal in parallel, the current is stored in each current storage unit, the holding operation cycle, and the output terminal The drive current output operation cycle can be overlapped to substantially increase the drive current supply time to the load, so that the current writing rate to each display pixel can be improved, Even when the display panel has a high definition or when each display pixel (light emitting element) emits light with a relatively low gradation, each display pixel emits light with an appropriate luminance gradation according to the display data. The Rukoto can, can be improved and improved display quality of the response characteristics of the display device.
[0133]
Furthermore, according to the display device according to the present invention, since it has a configuration including a single current generator for each region of the display panel, a configuration including a current generator for each data line (display pixel) The circuit scale can be significantly reduced as compared with the above, and the frame portion installed outside the display area of the display device is narrowed to reduce the size of the display device (or increase the display area size). In addition, the yield in the manufacturing process can be improved and the product cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a schematic block diagram showing an embodiment of a display device in which a current driver according to the present invention is applied to a data driver.
FIG. 2 is a schematic configuration diagram illustrating an example of a display panel of the display device according to the embodiment.
FIG. 3 is a schematic configuration diagram showing a relationship between a data driver applied to the display device according to the present embodiment and a display panel.
FIG. 4 is a block diagram showing a main configuration of a data driver applied to the display device according to the embodiment.
FIG. 5 is a schematic configuration diagram showing a configuration example of a data latch circuit applied to the data driver according to the embodiment.
FIG. 6 is a schematic configuration diagram showing a configuration example of a switch circuit applied to the data driver according to the embodiment.
FIG. 7 is a schematic configuration diagram showing a configuration example of a gradation current generation circuit applied to the data driver according to the embodiment.
FIG. 8 is a schematic configuration diagram showing a configuration example of a current latch circuit applied to the data driver according to the embodiment.
FIG. 9 is a circuit configuration diagram showing a specific example of a current storage unit (including a switch unit SWB of the switch circuit 135) applied to the current latch circuit according to the present embodiment.
FIG. 10 is a schematic configuration diagram showing another configuration example of the current latch circuit applied to the data driver according to the embodiment.
FIG. 11 is a circuit configuration diagram showing an example of a display pixel (pixel drive circuit) applied to the display device according to the embodiment.
FIG. 12 is a timing chart illustrating an example of a control operation in the data driver according to the embodiment.
FIG. 13 is a timing chart showing an example of a control operation in the display panel (display pixel) according to the present embodiment.
FIG. 14 is a circuit configuration diagram showing a configuration example of a data driver in the prior art.
FIG. 15 is a circuit configuration diagram showing another configuration example of the data driver in the prior art.
[Explanation of symbols]
100 Display device
110 Display panel
120 Scan driver
130 Data Driver
132 Data latch circuit
133, 135 switch circuit
134 gradation current generation circuit
136 Current latch circuit

Claims (32)

複数の負荷に個別に接続される複数の出力端子を備え、該複数の負荷の各々に対して、所定の電流値を有する駆動電流を個別に供給することにより、前記複数の負荷を所望の駆動状態で動作させる電流駆動装置において、
前記複数の出力端子は、前記複数の出力端子の一部の２以上の所定の数の前記出力端子からなる複数のグループに分割され、
少なくとも、
前記複数のグループの各々に対応して設けられ、前記各グループの前記所定の数の出力端子に対応する前記所定の数の前記負荷の各々の駆動状態に応じた電流値を有する前記駆動電流を順次生成する複数の電流生成手段と、
前記複数の出力端子の各々に対応して設けられ、前記各電流生成手段により順次生成される前記駆動電流を前記各出力端子に対応して順次取り込んで並列的に保持し、前記複数の負荷を駆動する所定のタイミングで前記保持した前記駆動電流を、前記複数の出力端子を介して前記複数の負荷に一斉に出力する複数の電流ラッチ手段と、
を備えたことを特徴とする電流駆動装置。Provided with a plurality of output terminals individually connected to a plurality of loads, and individually supplying a drive current having a predetermined current value to each of the plurality of loads, thereby driving the plurality of loads to a desired drive In the current driving device operated in the state,
The plurality of output terminals are divided into a plurality of groups including a predetermined number of the output terminals of two or more of a part of the plurality of output terminals,
at least,
Provided corresponding to each of the plurality of groups, the driving current having the current value corresponding to the driving state of each of the load of the predetermined number corresponding to the output terminal of said predetermined number of each group A plurality of current generating means for sequentially generating;
Provided corresponding to each of the plurality of output terminals, the corresponding said drive current that will be sequentially generated in the respective output terminals and sequentially takes in parallel held by each of the current generating means, said plurality of loads A plurality of current latch means for simultaneously outputting the held driving current to the plurality of loads via the plurality of output terminals at a predetermined timing for driving;
A current driving device comprising: 前記電流駆動装置は、前記複数の負荷の各々の駆動状態を制御する複数ビットのデジタル信号を取り込み、前記複数の負荷の各々に対応して保持する複数の信号保持手段を備え、
前記各電流生成手段は、前記信号保持手段を介して前記各グループに対応する前記所定の数の前記負荷の各々に対応して出力される前記複数ビットのデジタル信号の各ビット値に応じて、前記所定の数の負荷の各々に対応する前記駆動電流を順次生成することを特徴とする請求項１記載の電流生成供給回路。The current driving device includes a plurality of signal holding means that takes in a digital signal of a plurality of bits for controlling the driving state of each of the plurality of loads , and holds the digital signal corresponding to each of the plurality of loads.
Wherein each current generation means in accordance with the respective bit values of said plurality of bits of digital signals wherein the predetermined number the corresponding to each of the load of the output corresponding to the respective groups via the signal holding means, 2. The current generation and supply circuit according to claim 1, wherein the drive current corresponding to each of the predetermined number of loads is sequentially generated. 前記電流駆動装置は、
前記複数の信号保持手段から、前記各グループに対応する前記所定の数の負荷の各々に対応して保持された前記複数ビットのデジタル信号を選択的に抽出し、前記各電流生成手段に入力する入力側スイッチ手段と、前記各電流生成手段により生成された前記駆動電流を、前記複数の出力端子に対応して設けられた前記複数の電流ラッチ手段の、前記各グループに対応する前記所定の数の前記電流ラッチ手段の各々に選択的に出力する出力側スイッチ手段と、を備え、
前記入力側スイッチ手段及び前記出力側スイッチ手段は、前記信号保持手段から前記デジタル信号を選択的に抽出して前記各電流生成手段に入力する動作、及び、前記駆動電流を前記各電流ラッチ手段に選択的に出力する動作を、同期して実行することを特徴とする請求項２記載の電流生成供給回路。The current driver is
From said plurality of signal holding means, said selectively extracting a digital signal of the plurality of bits held in correspondence with each of the predetermined number of loads corresponding to each group are input to each of the current generating means The predetermined number corresponding to each group of the plurality of current latch means provided corresponding to the plurality of output terminals, the input side switch means and the drive current generated by each of the current generation means Output side switch means for selectively outputting to each of the current latch means ,
Said input side switching means and said output-side switching means, the operation input from said signal holding means selectively extracting and each current generating means said digital signals, and, the drive current to the respective current latching means 3. The current generation and supply circuit according to claim 2, wherein the selectively outputting operation is executed synchronously. 前記複数の電流生成手段は、各々、
前記複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成する単位電流生成部と、
前記デジタル信号のビット値に応じて、前記複数の単位電流を選択的に合成して前記駆動電流を生成する電流合成部と、
を備えることを特徴とする請求項２又は３記載の電流駆動装置。Each of the plurality of current generating means is
A unit current generator for generating a plurality of unit currents corresponding to each bit of the plurality of bits of the digital signal;
A current combining unit that selectively combines the plurality of unit currents to generate the drive current according to a bit value of the digital signal;
The current driving device according to claim 2, further comprising: 前記単位電流生成部は、
定電流源から供給される基準電流が流れる基準電流トランジスタと、該基準電流トランジスタの制御端子に、各制御端子が並列的に接続されるとともに、トランジスタサイズが各々異なるように形成され、前記各単位電流が流れる複数の単位電流トランジスタと、からなるカレントミラー回路を構成し、
前記複数の単位電流が、前記基準電流に対して各々異なる比率の電流値を有するように設定されていることを特徴とする請求項４記載の電流駆動装置。The unit current generator is
A reference current transistor through which a reference current supplied from a constant current source flows, and a control terminal of the reference current transistor are connected in parallel to each other, and the transistor sizes are different from each other. A current mirror circuit composed of a plurality of unit current transistors through which current flows is configured,
5. The current driving device according to claim 4, wherein the plurality of unit currents are set to have current values at different ratios with respect to the reference current. 前記複数の単位電流トランジスタは、該各単位電流トランジスタの各チャネル幅が、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする請求項５記載の電流駆動装置。  In the plurality of unit current transistors, the channel widths of the unit current transistors are set to different ratios defined by 2k (k = 0, 1, 2, 3,...). 6. The current driving apparatus according to claim 5, wherein 前記複数の電流ラッチ手段は、各々、
前記電流生成手段から出力される前記駆動電流を取り込み保持し、所定のタイミングで転送する第１の電流記憶部と、
前記第１の電流記憶部から転送された前記駆動電流を所定のタイミングで前記各出力端子に出力する第２の電流記憶部と、
を備え、
前記第１の電流記憶部における前記駆動電流の取り込み保持動作と、前記第２の電流記憶部における前記駆動電流の出力動作を、並行して実行するように制御されることを特徴とする請求項１乃至６のいずれかに記載の電流駆動装置。Each of the plurality of current latch means includes
A first current storage unit that captures and holds the drive current output from the current generation unit and transfers the drive current at a predetermined timing;
A second current storage unit that outputs the drive current transferred from the first current storage unit to each of the output terminals at a predetermined timing;
With
The drive current capturing / holding operation in the first current storage unit and the output operation of the drive current in the second current storage unit are controlled to be executed in parallel. The current driving device according to any one of 1 to 6. 前記複数の電流ラッチ手段は、各々、並列に配置された一対の電流記憶部を備え、
一方の電流記憶部に前記電流生成手段から出力される前記駆動電流を取り込み保持する動作と、他方の電流記憶部に保持した前記駆動電流を前記各出力端子に出力する動作を、並行して実行するように制御されることを特徴とする請求項１乃至６のいずれかに記載の電流駆動装置。Each of the plurality of current latch means includes a pair of current storage units arranged in parallel,
An operation for capturing and holding the drive current output from the current generation unit in one current storage unit and an operation for outputting the drive current held in the other current storage unit to each output terminal are executed in parallel. The current driving device according to claim 1, wherein the current driving device is controlled so as to perform. 前記電流ラッチ手段は、前記駆動電流が前記負荷に流し込む方向に流れるように、前記駆動電流の信号極性を設定することを特徴とする請求項１乃至８のいずれかに記載の電流駆動装置。  9. The current drive device according to claim 1, wherein the current latch means sets a signal polarity of the drive current so that the drive current flows in a direction of flowing into the load. 前記電流ラッチ手段は、前記駆動電流が前記負荷側から引き込む方向に流れるように、前記駆動電流の信号極性を設定することを特徴とする請求項１乃至８のいずれかに記載の電流駆動装置。  9. The current driving device according to claim 1, wherein the current latch means sets a signal polarity of the driving current so that the driving current flows in a direction in which the driving current is drawn from the load side. 前記負荷は、前記電流生成手段から前記電流ラッチ手段を介して供給される前記駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする請求項１乃至１０のいずれかに記載の電流駆動装置。  The load includes a current-driven light emitting element that emits light at a predetermined luminance gradation in accordance with a current value of the drive current supplied from the current generation unit via the current latch unit. The current driver according to claim 1, wherein the current driver is a current driver. 前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項１１記載の電流駆動装置。  The current driving device according to claim 11, wherein the light emitting element is an organic electroluminescent element. 複数の負荷に個別に接続される複数の出力端子を備え、該複数の負荷の各々に対して、所定の電流値を有する駆動電流を個別に供給することにより、前記複数の負荷を所望の駆動状態で動作させる電流駆動装置の制御方法において、
前記複数の負荷の各々の駆動状態を制御する複数ビットのデジタル信号を取り込み、前記各負荷に対応して保持するステップと、
前記複数の出力端子を、前記複数の出力端子の一部の２以上の所定の数の前記出力端子からなる複数のグループに分割し、前記各グループに対応する前記所定の数の前記負荷に対応して保持された前記複数ビットのデジタル信号を選択的に抽出するステップと、
前記複数のグループの各々に対応した複数の電流生成手段を設け、前記各グループに対応して選択的に抽出された前記複数ビットのデジタル信号に基づいて、前記各電流生成手段により前記各グループの前記所定の数の出力端子に対応する前記所定の数の負荷の各々の駆動状態に応じた電流値を有する前記駆動電流を順次生成するステップと、
前記各電流生成手段により順次生成された前記駆動電流を前記複数の出力端子の各々に対応して並列的に保持するステップと、
前記複数の負荷を駆動する所定のタイミングで前記保持した前記駆動電流を、前記複数の出力端子を介して前記複数の負荷に一斉に出力するステップと、
を含むことを特徴とする電流駆動装置の制御方法。Provided with a plurality of output terminals individually connected to a plurality of loads, and individually supplying a drive current having a predetermined current value to each of the plurality of loads, thereby driving the plurality of loads to a desired drive In a control method of a current driving device operated in a state,
Capturing a plurality of bits of digital signals for controlling the driving state of each of the plurality of loads, and holding the signals corresponding to the loads;
The plurality of output terminals are divided into a plurality of groups of two or more predetermined numbers of the output terminals that are part of the plurality of output terminals, and the predetermined number of the loads corresponding to the groups are accommodated. Selectively extracting the plurality of bits of digital signals held therein;
A plurality of current generating means corresponding to each of said plurality of groups is provided, on the basis of the digital signal of the plurality of bits are selectively extracted corresponding to each group, the respective group by the respective current generating means Sequentially generating the drive current having a current value corresponding to the drive state of each of the predetermined number of loads corresponding to the predetermined number of output terminals ;
Holding the drive current sequentially generated by each of the current generation means in parallel corresponding to each of the plurality of output terminals;
Outputting the held driving currents at a predetermined timing for driving the plurality of loads to the plurality of loads all at once via the plurality of output terminals;
A method for controlling a current driving device comprising: 前記駆動電流を生成するステップは、
定電流源から供給される基準電流に基づいて、前記複数ビットのデジタル信号の各ビットに対応して生成される複数の単位電流のうち、前記デジタル信号のビット値に応じた特定の前記単位電流を選択的に合成して、前記駆動電流を生成することを特徴とする請求項１３記載の電流駆動装置の制御方法。Generating the drive current comprises:
The specific unit current corresponding to the bit value of the digital signal among the plurality of unit currents generated corresponding to each bit of the digital signal of the plurality of bits based on the reference current supplied from the constant current source 14. The method of controlling a current driving device according to claim 13, wherein the driving current is generated by selectively combining the two. 前記各単位電流は、前記基準電流に対して、互いに、２ｋ（ｋ＝０、１、２、３、・・・）で規定される電流値を有するように設定されていることを特徴とする請求項１４記載の電流生成供給回路の制御方法。  Each of the unit currents is set to have a current value defined by 2k (k = 0, 1, 2, 3,...) With respect to the reference current. The method for controlling the current generation and supply circuit according to claim 14. 前記駆動電流を個別並列的に保持するステップ及び前記駆動電流を前記複数の負荷に一斉に出力するステップは、直列に配置された第１の電流記憶部及び第２の電流記憶部のうち、前記第１の電流記憶部に前記駆動電流を取り込み保持する動作と、前記第２の電流記憶部から前記駆動電流を前記各出力端子に出力する動作を、並行して実行することを特徴とする請求項１３乃至１５のいずれかに記載の電流駆動装置の制御方法。  The step of holding the drive currents individually in parallel and the step of outputting the drive currents to the plurality of loads at the same time include, among the first current storage unit and the second current storage unit arranged in series, The operation of fetching and holding the drive current in the first current storage unit and the operation of outputting the drive current from the second current storage unit to the output terminals are performed in parallel. Item 16. A method for controlling a current driver according to any one of Items 13 to 15. 前記駆動電流を個別並列的に保持するステップ及び前記駆動電流を前記複数の負荷に一斉に出力するステップは、並列に配置された一対の電流記憶部のうち、一方の電流記憶部に前記駆動電流を取り込み保持する動作と、他方の電流記憶部に保持した前記駆動電流を前記各出力端子に出力する動作を、並行して実行することを特徴とする請求項１３乃至１５のいずれかに記載の電流駆動装置の制御方法。  The step of holding the drive currents individually in parallel and the step of simultaneously outputting the drive currents to the plurality of loads include the drive currents in one of the current storage units arranged in parallel. 16. The operation of fetching and holding the signal and the operation of outputting the drive current held in the other current storage unit to each of the output terminals are executed in parallel. A method for controlling a current driver. 前記電流駆動装置は、前記各グループに対応した一連の前記駆動電流の生成供給動作を、前記各グループ間で並行して実行することを特徴とする請求項１３乃至１７のいずれかに記載の電流駆動装置の制御方法。The current driver, said current according to the generation supply operation of the series of the driving current corresponding to each group, one of claims 13 to 17, characterized in that the run in parallel between the groups Control method of drive device. 前記駆動電流の信号極性は、該駆動電流が前記負荷に流し込む方向に流れるように設定されていることを特徴とする請求項１３乃至１８のいずれかに記載の電流駆動装置の制御方法。  19. The method of controlling a current driving device according to claim 13, wherein the signal polarity of the driving current is set so as to flow in a direction in which the driving current flows into the load. 前記駆動電流の信号極性は、該駆動電流が前記負荷から引き込む方向に流れるように設定されていることを特徴とする請求項１３乃至１８のいずれかに記載の電流駆動装置の制御方法。  19. The method of controlling a current driver according to claim 13, wherein the signal polarity of the drive current is set so that the drive current flows in a direction in which the drive current is drawn from the load. 少なくとも、複数の走査線及び複数の信号線が相互に直交するように配設され、該走査線及び該信号線の交点に複数の表示画素がマトリクス状に配列された表示パネルと、前記各表示画素を行単位で選択状態にするための走査信号を前記各走査線に印加する走査駆動手段と、表示信号に基づく階調電流を、前記各信号線を介して前記各表示画素に供給する信号駆動手段と、を備え、選択状態にある前記各表示画素に対して、所定の電流値を有する前記階調電流を供給することにより、前記表示パネルに所望の画像情報を表示する表示装置において、
前記複数の信号線は、前記複数の信号線の一部の２以上の所定の数の前記信号線からなる複数のグループに分割され、
前記信号駆動手段は、
前記複数の表示画素の各々の発光輝度を制御する複数ビットのデジタル信号を取り込み、前記複数の信号線に対応して保持する複数の信号保持手段と、
前記複数のグループの各々に対応して設けられ、前記複数の信号保持手段から前記各グループの前記所定の数の信号線に対応する前記所定の数の前記表示画素に対応して出力される前記複数ビットのデジタル信号の各ビット値に応じた電流値を有する前記階調電流を順次生成する複数の電流生成手段と、
前記複数の信号線の各々に対応して設けられ、前記各電流生成手段により順次生成される前記階調電流を前記各信号線に対応して順次取り込んで並列して保持し、所定のタイミングで前記保持した前記階調電流を、前記複数の信号線を介して選択状態にある前記各表示画素に一斉に出力する複数の電流ラッチ手段と、
を備えたことを特徴とする表示装置。A display panel in which at least a plurality of scanning lines and a plurality of signal lines are arranged so as to be orthogonal to each other, and a plurality of display pixels are arranged in a matrix at intersections of the scanning lines and the signal lines; A scanning driving means for applying a scanning signal for selecting pixels in a row unit to each scanning line, and a signal for supplying a gradation current based on a display signal to each display pixel via each signal line A display device for displaying desired image information on the display panel by supplying the gradation current having a predetermined current value to each display pixel in a selected state.
The plurality of signal lines are divided into a plurality of groups including a predetermined number of the signal lines of two or more of a part of the plurality of signal lines,
The signal driving means includes
A plurality of signal holding means for capturing a plurality of bits of digital signals for controlling the emission luminance of each of the plurality of display pixels, and holding the signals corresponding to the plurality of signal lines ;
Wherein said provided corresponding to each of the plurality of groups, is output corresponding to the display pixels of the predetermined number corresponding from said plurality of signal holding means to the predetermined number of signal lines of each group A plurality of current generating means for sequentially generating the gradation current having a current value corresponding to each bit value of a multi-bit digital signal;
Said provided corresponding to each of a plurality of signal lines, the sequentially generated Ru the gradation current and holds the parallel capture sequence corresponding to said each signal line by the current generating means at a predetermined timing a plurality of current latching means for outputting the gradation current that the holding, simultaneously to the respective display pixels in the selected state through the plurality of signal lines,
A display device comprising: 前記信号駆動手段は、前記複数の信号保持手段から、前記各グループに対応する前記所定の数の表示画素に対応して保持された前記複数ビットのデジタル信号を選択的に抽出し、前記各電流生成手段に入力する入力側スイッチ手段と、前記各電流生成手段により生成された前記階調電流を、前記複数本の信号線に対応して設けられた前記複数の電流ラッチ手段の、前記各グループに対応する前記所定の数の前記電流ラッチ手段の各々に選択的に出力する出力側スイッチ手段と、を備え、
前記入力側スイッチ手段及び前記出力側スイッチ手段は、前記信号保持手段から前記デジタル信号を選択的に抽出して前記各電流生成手段に入力する動作、及び、前記階調電流を前記各電流ラッチ手段に選択的に出力する動作を、同期して実行することを特徴とする請求項２１記載の表示装置。Said signal driving means, from said plurality of signal holding means, and selectively extracting said predetermined digital signal of the plurality of bits held in correspondence to the display pixel number corresponding to each group, each current Each group of the plurality of current latch means provided corresponding to the plurality of signal lines, the input side switch means for inputting to the generation means, and the gradation current generated by each of the current generation means Output side switch means for selectively outputting to each of the predetermined number of the current latch means corresponding to
Said input side switching means and said output-side switching means, the operation to be input to the respective current generating means from said signal holding means by selectively extracting said digital signal, and the gradation current each current latch means The display device according to claim 21, wherein the operation of selectively outputting data is executed synchronously. 前記複数の電流生成手段は、各々、
前記複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成する単位電流生成部と、
前記デジタル信号のビット値に応じて、前記複数の単位電流を選択的に合成して前記階調電流を生成する電流合成部と、
を備えることを特徴とする請求項２１又は２２記載の表示装置。Each of the plurality of current generating means is
A unit current generator for generating a plurality of unit currents corresponding to each bit of the plurality of bits of the digital signal;
A current combining unit that selectively combines the plurality of unit currents to generate the gradation current according to the bit value of the digital signal;
The display device according to claim 21, further comprising: 前記単位電流生成部は、
定電流源から供給される基準電流が流れる基準電流トランジスタと、該基準電流トランジスタの制御端子に、各制御端子が並列的に接続されるとともに、トランジスタサイズが各々異なるように形成され、前記各単位電流が流れる複数の単位電流トランジスタと、からなるカレントミラー回路を構成し、
前記複数の単位電流が、前記基準電流に対して各々異なる比率の電流値を有するように設定されていることを特徴とする請求項２３記載の表示装置。The unit current generator is
A reference current transistor through which a reference current supplied from a constant current source flows, and a control terminal of the reference current transistor are connected in parallel to each other, and the transistor sizes are different from each other. A current mirror circuit composed of a plurality of unit current transistors through which current flows is configured,
24. The display device according to claim 23, wherein the plurality of unit currents are set to have different current values with respect to the reference current. 前記複数の単位電流トランジスタは、該各単位電流トランジスタの各チャネル幅が、互いに２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする請求項２４記載の表示装置。  In the plurality of unit current transistors, the channel widths of the unit current transistors are set to different ratios defined by 2k (k = 0, 1, 2, 3,...). The display device according to claim 24, characterized in that: 前記複数の電流ラッチ手段は、各々、
前記電流生成手段から出力される前記階調電流を取り込み保持し、所定のタイミングで転送する第１の電流記憶部と、
前記第１の電流記憶部から転送された前記階調電流を所定のタイミングで前記各信号線に出力する第２の電流記憶部と、
を備え、
前記第１の電流記憶部における前記階調電流の取り込み保持動作と、前記第２の電流記憶部における前記階調電流の出力動作を、並行して実行するように制御されることを特徴とする請求項２１乃至２５のいずれかに記載の表示装置。Each of the plurality of current latch means includes
A first current storage unit that captures and holds the gradation current output from the current generation unit, and transfers the current at a predetermined timing;
A second current storage unit that outputs the gradation current transferred from the first current storage unit to each of the signal lines at a predetermined timing;
With
The gradation current capturing and holding operation in the first current storage unit and the gradation current output operation in the second current storage unit are controlled to be executed in parallel. The display device according to any one of claims 21 to 25. 前記複数の電流ラッチ手段は、各々、並列に配置された一対の電流記憶部を備え、
一方の電流記憶部に前記電流生成手段から出力される前記階調電流を取り込み保持する動作と、他方の電流記憶部に保持した前記階調電流を前記各信号線に出力する動作を、並行して実行するように制御されることを特徴とする請求項２１乃至２５のいずれかに記載の表示装置。Each of the plurality of current latch means includes a pair of current storage units arranged in parallel,
An operation of capturing and holding the gradation current output from the current generation unit in one current storage unit and an operation of outputting the gradation current held in the other current storage unit to each signal line are performed in parallel. 26. The display device according to claim 21, wherein the display device is controlled so as to be executed. 前記電流ラッチ手段は、前記階調電流が前記表示画素に流し込む方向に流れるように、前記階調電流の信号極性を設定することを特徴とする請求項２１乃至２７のいずれかに記載の表示装置。  28. The display device according to claim 21, wherein the current latch unit sets a signal polarity of the gradation current so that the gradation current flows in a direction of flowing into the display pixel. . 前記電流ラッチ手段は、前記階調電流が前記表示画素側から引き込む方向に流れるように、前記階調電流の信号極性を設定することを特徴とする請求項２１乃至２７のいずれかに記載の表示装置。  28. The display according to claim 21, wherein the current latch unit sets a signal polarity of the gradation current so that the gradation current flows in a direction of drawing from the display pixel side. apparatus. 前記表示画素は、前記電流生成手段から前記電流ラッチ手段を介して供給される前記階調電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする請求項２１乃至２９のいずれかに記載の表示装置。  The display pixel includes a current-driven light emitting element that emits light at a predetermined luminance gradation in accordance with a current value of the gradation current supplied from the current generation unit via the current latch unit. 30. A display device according to any one of claims 21 to 29. 前記表示画素は、前記階調電流を保持する電流書込保持手段と、該保持された前記階調電流に基づいて発光駆動電流を生成する発光駆動手段と、前記発光駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子と、を備えていることを特徴とする請求項２１乃至２９のいずれかに記載の表示装置。  The display pixel includes a current writing holding unit that holds the gradation current, a light emission driving unit that generates a light emission driving current based on the held gradation current, and a current value of the light emission driving current. 30. The display device according to claim 21, further comprising: a current-driven light emitting element that emits light at a predetermined luminance gradation. 前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項３０又は３１記載の表示装置。  32. The display device according to claim 30, wherein the light emitting element is an organic electroluminescent element.
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