JP4064516B2

JP4064516B2 - Integrated circuit device with built-in memory

Info

Publication number: JP4064516B2
Application number: JP05117098A
Authority: JP
Inventors: 和俊井上; 充也大家
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-03-03
Filing date: 1998-03-03
Publication date: 2008-03-19
Anticipated expiration: 2018-03-03
Also published as: JPH11250032A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリを内蔵したマイクロコントローラＬＳＩ等の集積回路装置に係り、特にメモリを内蔵した集積回路装置の消費電力の低減に関する。
【０００２】
【従来の技術】
図９に従来のメモリを内蔵した集積回路装置の一例としてメモリ内蔵型マイクロコントローラの構成を示す。同図において、マイクロコントローラは、ＣＰＵ１００と、メモリ１１０とを有しており、ＣＰＵ１００のアドレス出力端子Ａｎ１はメモリ１１０のアドレス入力端子Ａｎ２とアドレスバス１３０により接続され、メモリ１１０のデータ出力端子Ｄｍ２はＣＰＵ１００のデータ入力端子Ｄｍ１にデータバス１４０により接続されている。
【０００３】
またスタンバイモードを設定するためのスタンバイ信号が出力されるＣＰＵ１００のスタンバイ信号出力端子ＳＴＢはインバータ１２０を介してメモリ１１０のチップイネーブル端子ＣＥに接続されている。
【０００４】
上記構成においてＣＰＵ１００の端子ＳＴＢよりスタンバイ信号（ハイレベル）が出力されているスタンバイモード時においてはメモリ１１０のチップイネーブル端子ＣＥにはローレベルの信号が入力され、メモリ１１０は非活性化状態となる。
【０００５】
またスタンバイモード時以外ではＣＰＵ１００の端子ＳＴＢよりローレベルの信号がインバータ１２０へ入力されるので、メモリ１１０のチップイネーブル端子ＣＥにはハイレベルの信号が入力されメモリ１１０は活性化状態になる。
【０００６】
このようにメモリの活性化または非活性化の切り換えはチップイネーブル信号を用いて制御している。
【０００７】
高速動作（動作周波数１０ＭＨｚ以上）を保証する従来のメモリ内蔵型マイクロコントローラは、ＣＰＵの高速動作に対応できるようにメモリの読出回路には電流センス型アンプを使用したものを搭載することが多いが、このタイプのメモリは活性化状態にしておくと、定常的に、周波数に関係なく数ｍＡの電流が流れる。
【０００８】
従来のメモリ内蔵型マイクロコントローラでは、マイクロコントローラを高速動作させるとマイクロコントローラ全体の消費電流が数十ｍＡになることから、メモリブロックでの数ｍＡの消費電流はさほど問題にならないため、図９に基づいて既述したようにスンタバイモード時以外にはメモリを常に活性化状態にし、スタンバイモード時のみ非活性化状態にして消費電流、延いては消費電力を低減していた。
【０００９】
また特開平７−９３２８０号公報にはプロセッサに供給される命令を検知して該命令がメモリアクセス命令である場合にメモリを活性状態にし、該命令がメモリアクセス命令以外の命令である場合にはメモリを非活性状態にすることにより消費電力の低減を図ったメモリ内蔵型プロセッサＬＳＩが提案されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、スタンバイモード時以外は常にメモリを活性化状態にするチップイネーブル信号を有効にする方法では、通常動作時にメモリブロックで定常的に電流が流れているため、メモリアクセス時以外（メモリを使用しない時）の期間においても数ｍＡとは言え、消費電流が無駄に消費されてしまう問題がある。
【００１１】
また、高速動作時には問題にならないが、低速動作時（動作周波数１０ＭＨｚ以下）では、マイクロコントローラ全体の消費電流は数ｍＡオーダーとなり、メモリブロックでの消費電力が大きく問題となっていた。特に、デュアルクロック（メイン発振子とは別にサブクロックとして時計用タイマなどのカウントクロックとなる３２．７６８ｋＨｚ用の発振子を持つ）製品では、サブクロックを内部基本クロックとして使用できるものもあり、この場合に上記低速動作時に比して動作周波数が更に低いので消費電流がより大きくなり、通常動作時のメモリブロックにおける消費電流削減が大きな問題となっていた。
【００１２】
更に特開平７−９３２８０号公報に記載のメモリ内蔵型プロセッサＬＳＩではメモリアクセス時以外ではメモリが非活性化されるが、メモリアクセス命令が出力中はメモリが活性化状態にあり、消費電力の低減効果が小さいという問題が有る。
【００１３】
本発明はこのような事情に鑑みてなされたものであり、動作速度に応じて的確に消費電力の低減を図ることができるメモリを内蔵した集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、メモリを内蔵する集積回路装置において、ＣＰＵから出力されるメモリアクセス信号の遷移から所定時間チップイネーブル信号を、前記メモリが活性化するレベルにすることによって、前記メモリよりデータを読み出す際に該メモリを活性化状態にし、前記メモリの前記活性化状態から所定時間経過後にチップイネーブル信号を非活性化するレベルにすることによって、該メモリよりデータが出力された時点で該メモリを非活性化状態にする第１の制御手段を有することを特徴とする。
【００１５】
また請求項２に記載の発明は、請求項１に記載のメモリを内蔵する集積回路装置において、前記第１の制御手段は、前記メモリを活性化状態にする際に前記メモリのチップイネーブル制御によるデータ出力確定時間より長い時間をメモリ活性化時間としたことを特徴とする。
【００１６】
請求項１、２に記載の集積回路装置では、ＣＰＵから出力されるメモリアクセス信号の遷移から所定時間チップイネーブル信号を、前記メモリが活性化するレベルにすることによって、データを読み出す際にメモリを活性化状態にし、前記メモリの前記活性化状態から所定時間経過後にチップイネーブル信号を非活性化するレベルにすることによって、該メモリよりデータが出力された時点で非活性化状態にするようにしたので、消費電流、延いては消費電力の低減が図れる。特に低周波動作時にはメモリにおける消費電流が集積回路装置全体の消費電流に占める割合が大きいことと、アクセスタイムのうちメモリの読出期間の比率が低いことから、メモリにおける消費電流の低減効果が非常に大きくなる。したがって、動作速度に応じて的確に消費電流、延いては消費電力の低減が図れる。
【００１７】
請求項３に記載の発明は、請求項１または２のいずれかに記載のメモリを内蔵する集積回路装置において、前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を有効または無効にする第２の制御手段を有し、該第２の制御手段は前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を無効にした際に該制御機能を無効にしている期間中は前記メモリを常時、活性化状態とすることを特徴とする。
【００１８】
請求項４に記載の発明は、請求項３に記載のメモリを内蔵する集積回路装置において、前記第２の制御手段は、前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を、集積回路装置内部で設定されるフラグに基づいて有効または無効とすることを特徴とする。
【００１９】
請求項３、４に記載の集積回路装置では、メモリを活性化状態及び非活性化状態にする制御機能を有効または無効にすることができるようにしたので、例えば、低速動作時にはデータ読出時にのみメモリを活性化状態にすることにより消費電力の低減を図ることができ、また高速動作時には常にメモリを活性化状態にすることによりアドレスアクセス時間ベースで使用でき、処理速度の高速化に対応できる。
【００２０】
請求項５に記載の発明は、請求項３に記載のメモリを内蔵する集積回路装置において、前記第２の制御手段は、前記第１の制御手段の前記メモリを活性化状態及び非活性化状態にする制御機能を、外部より入力される操作信号に基づいて有効または無効とすることを特徴とする。
【００２１】
請求項５に記載の集積回路装置では、請求項３、４の効果に加えて、メモリを活性化状態及び非活性化状態にする制御機能を有効にするか、または無効にするかを外部より操作できるように構成したので、低速動作時には集積回路装置の動作開始直後より消費電力の低減が図れる、という効果が得られる。
請求項６に記載の発明は、請求項１から請求項５のいずれか１項に記載のメモリを内蔵する集積回路装置において、前記ＣＰＵは、随時動作することを特徴とする。従って、前記ＣＰＵは、随時動作する（ウエイトしない）ので、ＣＰＵの処理速度を低下させずに動作することができる。
請求項７に記載の発明は、請求項１から請求項６のいずれか１項に記載のメモリを内蔵する集積回路装置において、前記第１の制御手段は、信号遅延回路を含んで構成されていることを特徴とする。従って、データを読み出すときだけメモリを活性化しておき、それ以外のときは非活性化状態にすることができるため、従来のメモリと機能は変わらずに、消費電流を数ｍＡオーダーで低減することができる。
請求項８に記載の発明は、請求項７に記載のメモリを内蔵する集積回路装置において、前記信号遅延回路は、前記メモリアクセス信号の遷移に応じて信号レベルが遷移する相補的な信号の一方を入力する第１の立ち上がりディレイ回路と、他方を入力する第２の立ち上がりディレイ回路からなることを特徴とする。従って、低周波動作時には、メモリブロックでの消費電流が全体の消費電流に占める割合が大きいことと、ＣＰＵがメモリにアクセスし始めてからデータを取り入れるまでの期間のうち、メモリの読み出し期間の比率が低いことから、メモリブロックでの消費電流の低減効果が非常に大きくなるので、動作速度に応じて、的確に消費電流、延いては消費電力の低減を図ることができる。
【００２２】
【発明の実施の形態】
本発明の実施の形態を図面を参照して説明する。本実施の形態ではメモリを内蔵する集積回路装置の一例としてメモリを内蔵したマイクロコントローラについて説明する。図１に本発明の第１の実施の形態に係るマイクロコントローラの構成を示す。同図においてマイクロコントローラはデータ処理、制御、判断などを行うＣＰＵ１０と、ＣＰＵ１０に供給される命令や、データを保持しているメモリ２０と、メモリ２０より出力されたデータを保持するためのスタティック回路で構成されたレジスタ３０とを有している。ＣＰＵ１０のアドレス出力端子Ａｎ１はメモリ２０のアドレス入力端子Ａｎ２とアドレスバス７０により接続され、メモリ２０のデータ出力端子Ｄｍ２はレジスタ３０のデータ入力端子Ｄｍ３にデータバス８０により接続されている。更にレジスタ３０のデータ出力端子ＱｍはＣＰＵ１０のデータ入力端子Ｄｍ１にデータバス９０により接続されている。
【００２３】
またメモリコントローラはメモリアクセス時にメモリ２０に対して出力されるチップイネーブル信号及びレジスタ３０に対して出力される書き込み信号の出力を有効とする時間を設定する有効時間設定回路４０を有している。
【００２４】
有効時間設定回路４０は、メモリアクセス時にＣＰＵ１０の端子ＭＡより出力されるメモリアクセス信号をクロックとするＤタイプフリップフロップ４２と、Ｄタイプフリップフロップ４２のＱ出力を入力信号とする立ち上がりディレイ回路４４と、Ｄタイプフリップフロップ４２のＱ’出力（Ｑ出力と相補的な信号レベルを有する）を入力信号とする立ち上がりディレイ回路４６と、立ち上がりディレイ回路４４、４６の論理和をとるＯＲゲート４７と、ＯＲゲート４７の出力信号とスタンバイモード時にＣＰＵ１０のスタンバイ信号出力端子ＳＴＢより出力されるスタンバイ信号との論理和をとりチップイネーブル信号を出力するＮＯＲゲート４８とを有している。
【００２５】
Ｄタイプフリップフロップ４２のＱ’端子はデータ入力端子Ｄに接続されており、ＮＯＲゲート４８の出力端はメモリ２０のチップイネーブル端子ＣＥ及びレジスタ３０の端子ＷＲに接続されている。
【００２６】
有効時間設定回路４０は、ＣＰＵ１０から出力されるメモリアクセス信号とスタンバイ信号を取り込み、これらの２つの信号に基づいてメモリ２０を活性化状態または非活性化状態にする制御と、メモリ２０より出力されるデータを一時的にレジスタ３０に保持させるための信号である、チップイネーブル信号（レジスタ３０の書き込み信号でもある。）を出力する。有効時間設定回路４０は本発明の第１の制御手段を構成している。
【００２７】
図２に立ち上がりディレイ回路４４の具体的構成の一例を示す。同図に示すように立ち上がりディレイ回路４４は、複数のインバータＩＮＶ１〜ＩＮＶｎ（但し、ｎは正の整数）が縦続接続されてなり、入力信号ＩＮ１を所定時間Ｔｎだけ遅延させるインバータディレイ回路５０と、入力信号ＩＮ１とインバータディレイ回路５０の出力信号ＩＮ２との論理積をとるＡＮＤゲート５２とから構成されている。尚、立ち上がりディレイ回路４６の構成も同様である。
【００２８】
上記構成において入力信号ＩＮ１は、ＡＮＤゲート５２の一方の入力端及びインバータディレイ回路５０の入力端に入力される。インバータディレイ回路５０に入力された入力信号ＩＮ１は複数段のＩＮＶ１〜ＩＮＶｎを通過することにより一定時間Ｔｎだけ遅延してインバータディレイ回路５０の出力端より出力信号ＩＮ２として出力される。このインバータディレイ回路５０の出力信号ＩＮ２がＡＮＤゲート５２の他方の入力端に入力され、入力信号ＩＮ１との論理積がとられる。
【００２９】
図３に立ち上がりディレイ回路４４の動作状態を示す。ＡＮＤゲート５２の一方の入力信号である入力信号ＩＮ１が時刻ｔ１で立ち上がっても、ＡＮＤゲート５２の他方の入力信号がインバータディレイ回路５０の出力信号ＩＮ２であるので、出力信号ＩＮ２はインバータディレイ回路５０による遅延時間Ｔｎだけ遅れて時刻ｔ２で立ち上がり、その結果、ＡＮＤゲート５２の出力信号ＯＵＴも立ち上がりが遅れる。
【００３０】
一方、入力信号ＩＮ１が時刻ｔ２で立ち下がる場合には、当然のことながらＡＮＤゲート５２の一方の入力端に入力される入力信号ＩＮ１がすぐに立ち上がるため、ＡＮＤゲート５２の出力信号ＯＵＴも時刻ｔ２ですぐに立ち下がる。
【００３１】
このように立ち上がりディレイ回路は入力信号が立ち上がる時のみ出力信号にディレイがかかり、入力信号の立ち下がり時には出力信号にディレイがかからないように機能する回路である。
【００３２】
次に図１に示したマイクロコントローラの動作を図４のタイミングチャートを参照して説明する。ＣＰＵ１０はメモリ２０に格納されているデータにアクセスするためにメモリ２０へアドレスデータＡを出力する。更にＣＰＵ１０はメモリアクセス信号１２を時刻ｔ１０でハイレベル状態とし有効時間設定回路４０のＤタイプフリップフロップ４２のクロック端子ＣＫに出力にする。このメモリアクセス信号は、メモリ２０へのアクセス要求時にハイレベルになり、メモリ２０よりデータをＣＰＵ１０内に取り込むときにローレベルになる、ＣＰＵ１０内部で生成される信号である。
【００３３】
メモリアクセス信号がハイレベルになることで、Ｄタイプフリップフロップ４２はクロックの立ち上がりのタイミングにおけるＤ入力がそのままＱ出力として現れ、Ｑ’出力にはＱ出力の反転信号が出力されるため、時刻ｔ１０でＤタイプフリップフロップ４２のＱ、Ｑ’出力は反転する。Ｄタイプフリップフロップ４２のＱ、Ｑ’出力は、それぞれ立ち上がりディレイ回路４４、４６に入力される。ここで立ち上がりディレイ回路４６の出力は、入力信号であるＤタイプフリップフロップ４２のＱ’出力が時刻ｔ１０で立ち下がるために、このタイミングですぐにローレベルになるが、もう一方の立ち上がりディレイ回路４４の出力は、入力信号であるＤタイプフリップフロップ４２のＱ出力が時刻ｔ１０で立ち上がるために時刻ｔ１０ですぐにはハイレベルにはならず、設定された一定時間（遅延時間）Ｔｎだけローレベルのままとなる。このため、ＮＯＲゲート４８の出力信号であるチップイネーブル信号は、ディレイがかかっている間はハイレベル（有効）となり、メモリ２０は活性化状態となり、ＣＰＵ１０より出力されたアドレスデータＡにより特定されたアドレスに格納されているデータＡをレジスタ３０に出力する。また、この時レジスタ３０に書き込み信号（ＷＲ）も出力されるためメモリ２０より出力されたデータＡがレジスタ３０に保持される。
【００３４】
この後、立ち上がりディレイ回路４４の出力は一定時間後の時刻ｔ１１でハイレベルとなるため、ＮＯＲゲート４８の出力信号であるチップイネーブル信号は、ローレベル（無効）となり、メモリ２０を非活性化状態にする。その後、ＣＰＵ１０はレジスタ３０に保持されているデータＡをメモリアクセス信号の立ち下がりのタイミングで取り込み処理を行う。
【００３５】
以降同様に、データＡ，データＢを読み出すためにＣＰＵ１０からメモリ２０へアクセスを行うときも、立ち上がりディレイ回路４４、４６の出力が反転するだけで同様の動作を行い、メモリ２０からデータを読み出すのに最低限、必要な時間だけメモリ２を活性化させ、それ以外の時間は非活性化させるようにする。
【００３６】
なお、立ち上がりディレイ回路４４、４６の遅延時間Ｔｎは、メモリ２０のチップイネーブル制御でのアクセスタイム（データ出力確定時間）より長い時間になるように設定する。
【００３７】
また、マイクロコントローラがスタンバイモードに入ったときは、ＣＰＵ１０のスタンバイ信号出力端子ＳＴＢよりスタンバイ信号（ハイレベル状態）が出力され、常にチップイネーブル信号はローレベル（無効）となり、メモリ２０は非活性化状態となる。
【００３８】
以上のように、本発明の第１の実施の形態に係るマイクロコントローラによれば、データを読み出すときだけメモリを活性化しておき、それ以外のときは非活性化状態にすることができるため、従来のメモリと機能は変わらずに、消費電流を数ｍＡオーダーで低減することができる。
【００３９】
特に、低周波動作時には、メモリブロックでの消費電流が全体の消費電流に占める割合が大きいことと、ＣＰＵがメモリにアクセスし始めてからデータを取り入れるまでの期間のうち、メモリの読み出し期間の比率が低いことから、メモリブロックでの消費電流の低減効果が非常に大きくなる。したがって動作速度に応じて、的確に消費電流、延いては消費電力の低減を図ることができる。
【００４０】
次に本発明の第２の実施の形態に係るマイクロコントローラの構成を図５に示す。本実施の形態に係るマイクロコントローラは、第１の実施の形態に係るマイクロコントローラにおけるチップイネーブル信号を使用してメモリ２０を活性化状態または非活性化状態にする制御機能を任意に有効または無効にする機能を付加したものであり、ＣＰＵ１０内部でソフトウェアにより設定されるチップイネーブル制御有効フラグ（以下、ＣＥ制御有効フラグと記す。）に基づいて上記制御機能を有効または無効にするように構成したものである。
【００４１】
図１に示した第１の実施の形態に係るマイクロコントローラと同一の要素には同一の符号を付し、重複する説明は省略する。図５において、有効時間設定回路５０は、図１に示した有効時間設定回路４０に、ＣＰＵ１０の端子ＳＴＢから出力されるスタンバイ信号とＣＥ制御有効フラグとの論理和をとるＮＯＲゲート５２と、ＮＯＲゲート４８とＮＯＲゲート５２との論理和をとるＯＲゲート５４とが付加して構成されている。
【００４２】
第１の実施の形態に係るマイクロコントローラではチップイネーブル信号を使用して、メモリ２０を活性化状態及び非活性化状態にする制御を行い、メモリブロックでの消費電流を低減させた。しかし、一般的にチップイネーブル制御によるメモリのアクセスタイムは、図６に示すようにアドレス制御によるアクセスタイムに比べ多く時間がかかる。このため、チップイネーブル制御を行っている場合には、チップイネーブル制御によるアクセスタイムの制約を受け、メモリ自体の能力における最高速での動作ができなくなる。そこで、第２の実施の形態では、マイクロコントローラ１０の内部で設定されるＣＥ制御有効フラグにより図１における有効時間設定回路４０により行われるチップイネーブル信号を使用してメモリ２０を活性化状態及び非活性化状態にする制御機能を任意に有効または無効にするようにしている。このＣＥ制御有効フラグはＣＰＵ１０内のフラグレジスタに割り当てられたビットに１または０を立てることにより設定される。マイクロコントローラ１０の内部で設定されるＣＥ制御有効フラグは本発明の第２の制御手段を構成している。
【００４３】
上記構成において、図７に示すようにマイクロコントローラを高速動作させたい場合には、ＣＥ制御有効フラグをリセットする。この結果ＮＯＲゲート５２の出力はスタンバイモード時以外では常にハイレベルになるため、ＯＲゲート５４の出力であるチップイネーブル信号は常に有効な状態となり、それ故、メモリ２０は常に活性化状態となり、高速動作を実現できる（ステップ１００、１０４）。
【００４４】
一方、マイクロコントローラをチップイネーブル制御によるアクセスタイムより遅い周波数で動作させる場合は、ＣＥ制御有効フラグをセットする。この結果、ＮＯＲゲート５２の出力はローレベルとなり、第１の実施の形態にＣＰＵ１０よりメモリ２０にアクセスが有った場合にデータの読出時のみにメモリ２０が活性化状態にされ、消費電流の低減が図れる。
【００４５】
以上のように、本発明の第２の実施の形態に係るマイクロコントローラによれば、チップイネーブル信号をソフトウェアで制御し、メモリを常に活性化状態にすることもできるようにしたので、メモリをアドレスアクセス時間ベースで使用でき、ＣＰＵの処理速度の高速化にも対応できる。したがって、低速動作時はメモリを間欠動作させることで消費電流を削減し、高速動作時はメモリのチップイネーブル制御によるアクセス時間で制限を受けることなく、アドレスアクセス時間でデータの読み出しを行うことができる。
【００４６】
次に本発明の第３の実施の形態に係るマイクロコントローラの構成を図８に示す。本実施の形態に係るマイクロコントローラは基本的構成は同じであるが、本実施の形態ではＣＥ制御有効フラグの設定を外部より入力される操作信号２１０に基づいて行うようにしている。すなわち、操作信号２１０に基づいて動作し、ＣＥ制御有効フラグをセットまたはリセット０するＣＥ制御有効フラグセット／リセット回路６０を設け、ＣＥ制御有効フラグセット／リセット回路６０の出力をＮＯＲゲート５２の一方の入力端に入力することによりＣＥ制御有効フラグの設定を行うように構成したものである。ＣＥ制御有効フラグセット／リセット回路６０は本発明の第２の制御手段を構成している。
【００４７】
上記構成において外部より入力される操作信号２１０に基づいてＣＥ制御有効フラグセット／リセット回路６０よりＣＥ制御有効フラグのセット状態を示すセット信号、またはＣＥ制御有効フラグのリセット状態を示すリセット信号がＮＯＲゲート５２の一方の入力端に出力される。リセット信号がＮＯＲゲート５２の一方の入力端に入力されると、ＯＲゲート５４より出力されるチップイネーブル信号は常に有効な状態となり、それ故、メモリ２０は常に活性化状態となり、高速動作を実現できる。
【００４８】
またセット信号がＮＯＲゲート５２の一方の入力端に入力されると、第１の実施の形態にＣＰＵ１０よりメモリ２０にアクセスが有った場合にデータの読出時のみにメモリ２０が活性化状態にされ、消費電流の低減が図れる。
【００４９】
以上に説明したように本発明の第３の実施の形態に係るマイクロコントローラによれば、第２の実施の形態の効果に加えて、メモリを活性化状態及び非活性化状態にする制御機能を有効にするか、または無効にするかを外部より操作できるように構成したので、低速動作時にはマイクロコントローラの動作開始直後より消費電力の低減が図れる、という効果が得られる。
【００５０】
尚、上記各実施の形態では、有効時間設定回路の構成要素として立ち上がりディレイ回路を用いたが、図２におけるＡＮＤゲートをＯＲゲートにすれば立ち下がりディレイ回路が実現でき、この立ち下がりディレイ回路を用いても、同様の機能を有する有効時間設定回路を構成することができる。
【００５１】
また、各実施の形態では有効時間設定回路を立ち上がりディレイ回路２個とフリップフロップ回路とＯＲゲート、ＮＯＲゲートを用いて構成しているが、立ち上がり（立ち下がり）ディレイ回路を用いれば、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、フリップフロップ、ラッチ回路等により有効時間設定回路を構成することができる。
【００５２】
また立ち上がり（立ち下がり）ディレイ回路は、ＡＮＤ（ＯＲ）ゲートとインバータの多段接続により構成できることは既述した通りであるが、これに限らず、抵抗、コンデンサ、バッファなどを組み合わした遅延回路を用いても実現できる。
【００５３】
また、本発明の各実施の形態ではメモリを内蔵する集積回路装置の一例としてマイクロコントローラのメモリアクセスについて説明したが、これに限定されるものではなく、他の機能にメモリを内蔵したＬＳＩにおいても、同様の効果が得られることは勿論である。
【００５４】
【発明の効果】
以上に説明したように請求項１、２に記載の集積回路装置によれば、データを読み出す際にメモリを活性化状態にし、該メモリよりデータが出力された時点で非活性化状態にするようにしたので、消費電流、延いては消費電力の低減が図れる。特に低周波動作時にはメモリにおける消費電流が集積回路装置全体の消費電流に占める割合が大きいことと、アクセスタイムのうちメモリの読出期間の比率が低いことから、メモリにおける消費電流の低減効果が非常に大きくなる。したがって、動作速度に応じて的確に消費電流、延いては消費電力の低減が図れる。
【００５５】
また請求項３、４に記載の集積回路装置によれば、メモリを活性化状態及び非活性化状態にする制御機能を有効または無効にすることができるようにしたので、例えば、低速動作時にはデータ読出時にのみメモリを活性化状態にすることにより消費電力の低減を図ることができ、また高速動作時には常にメモリを活性化状態にすることによりアドレスアクセス時間ベースで使用でき、処理速度の高速化に対応できる。
【００５６】
請求項５に記載の集積回路装置によれば、請求項３、４の効果に加えて、メモリを活性化状態及び非活性化状態にする制御機能を有効にするか、または無効にするかを外部より操作できるように構成したので、低速動作時には集積回路装置の動作開始直後より消費電力の低減が図れる、という効果が得られる。
請求項６に記載の集積回路装置によれば、前記ＣＰＵは、随時動作する（ウエイトしない）ので、ＣＰＵの処理速度を低下させずに動作することができる。
請求項７に記載の集積回路装置によれば、データを読み出すときだけメモリを活性化しておき、それ以外のときは非活性化状態にすることができるため、従来のメモリと機能は変わらずに、消費電流を数ｍＡオーダーで低減することができる。
請求項８に記載の集積回路装置によれば、低周波動作時には、メモリブロックでの消費電流が全体の消費電流に占める割合が大きいことと、ＣＰＵがメモリにアクセスし始めてからデータを取り入れるまでの期間のうち、メモリの読み出し期間の比率が低いことから、メモリブロックでの消費電流の低減効果が非常に大きくなるので、動作速度に応じて、的確に消費電流、延いては消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るマイクロコントローラの構成を示すブロック図。
【図２】図１における立ち上がりディレイ回路の具体的構成の一例を示す回路図。
【図３】図２に示す立ち上がりディレイ回路の動作状態を示すタイミングチャート。
【図４】図１に示すマイクロコントローラの各部の動作状態を示すタイミングチャート。
【図５】本発明の第２の実施の形態に係るマイクロコントローラの構成を示すブロック図。
【図６】チップイネーブル制御によるメモリアクセスとアドレスアクセスによるメモリアクセスとでアクセスタイムが異なることを示すタイミングチャート。
【図７】ソフトウェアによりチップイネーブル制御有効フラグを設定する際の処理内容を示すフローチャート。
【図８】本発明の第３の実施の形態に係るマイクロコントローラの構成を示すブロック図。
【図９】従来のマイクロコントローラの構成を示すブロック図。
【符号の説明】
１０ＣＰＵ
２０メモリ
３０レジスタ
４０有効時間設定回路
４２Ｄタイプフリップフロップ
４４立ち上がりディレイ回路
５０有効時間設定回路
４６立ち上がりディレイ回路
６０ＣＥフラグセット／リセット回路
７０アドレスバス
８０データバス
９０データバス[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an integrated circuit device such as a microcontroller LSI having a built-in memory, and more particularly to reducing power consumption of an integrated circuit device having a built-in memory.
[0002]
[Prior art]
FIG. 9 shows the configuration of a memory built-in type microcontroller as an example of a conventional integrated circuit device incorporating a memory. In the figure, the microcontroller has a CPU 100 and a memory 110. An address output terminal An1 of the CPU 100 is connected to an address input terminal An2 of the memory 110 by an address bus 130, and a data output terminal Dm2 of the memory 110 is The data bus 140 is connected to the data input terminal Dm 1 of the CPU 100.
[0003]
The standby signal output terminal STB of the CPU 100 from which a standby signal for setting the standby mode is output is connected to the chip enable terminal CE of the memory 110 via the inverter 120.
[0004]
In the above configuration, in the standby mode in which a standby signal (high level) is output from the terminal STB of the CPU 100, a low level signal is input to the chip enable terminal CE of the memory 110, and the memory 110 is inactivated. .
[0005]
In addition, since a low level signal is input to the inverter 120 from the terminal STB of the CPU 100 except during the standby mode, a high level signal is input to the chip enable terminal CE of the memory 110 and the memory 110 is activated.
[0006]
As described above, switching between activation and deactivation of the memory is controlled using the chip enable signal.
[0007]
Conventional microcontrollers with built-in memory that guarantee high-speed operation (operating frequency of 10 MHz or more) often have a memory read circuit using a current sense amplifier so as to be compatible with high-speed operation of the CPU. When this type of memory is activated, a current of several mA flows constantly regardless of the frequency.
[0008]
In a conventional microcontroller with a built-in memory, if the microcontroller is operated at high speed, the current consumption of the entire microcontroller becomes several tens of mA, so the current consumption of several mA in the memory block is not a problem. As described above, the memory is always in an activated state except in the standby mode, and is deactivated only in the standby mode to reduce the current consumption and thus the power consumption.
[0009]
Japanese Patent Application Laid-Open No. 7-93280 discloses that when an instruction supplied to a processor is detected and the instruction is a memory access instruction, the memory is activated, and when the instruction is an instruction other than the memory access instruction, A processor LSI with a built-in memory has been proposed in which power consumption is reduced by deactivating the memory.
[0010]
[Problems to be solved by the invention]
However, in the method of enabling the chip enable signal that always activates the memory except during the standby mode, since a constant current flows in the memory block during normal operation, the memory block is not used except during memory access (the memory is not used). Even in the period of (hour), although it is several mA, there is a problem that current consumption is wasted.
[0011]
In addition, although it does not become a problem during high-speed operation, the current consumption of the entire microcontroller is on the order of several mA during low-speed operation (operation frequency of 10 MHz or less), and the power consumption in the memory block is a big problem. In particular, some dual clock products (having a 32.768 kHz oscillator which is a count clock such as a clock timer as a sub clock separately from the main oscillator) can use the sub clock as an internal basic clock. In this case, since the operating frequency is lower than that at the time of the low speed operation, the current consumption becomes larger, and the reduction of the current consumption in the memory block during the normal operation has been a big problem.
[0012]
Furthermore, in the processor LSI with a built-in memory described in Japanese Patent Application Laid-Open No. 7-93280, the memory is deactivated except during memory access, but the memory is in an activated state while a memory access instruction is being output, thereby reducing power consumption. There is a problem that the effect is small.
[0013]
The present invention has been made in view of such circumstances, and an object thereof is to provide an integrated circuit device having a built-in memory capable of accurately reducing power consumption in accordance with the operation speed.
[0014]
[Means for Solving the Problems]
  In order to achieve the above object, an invention according to claim 1 is an integrated circuit device incorporating a memory.By setting the chip enable signal for a predetermined time from the transition of the memory access signal output from the CPU to a level at which the memory is activated,When reading data from the memory, activate the memory,By making the chip enable signal inactive after a predetermined time has elapsed from the activated state of the memory,It has a first control means for inactivating the memory when data is output from the memory.
[0015]
According to a second aspect of the present invention, in the integrated circuit device incorporating the memory according to the first aspect, the first control means performs chip enable control of the memory when the memory is activated. The memory activation time is a time longer than the data output confirmation time.
[0016]
  In the integrated circuit device according to claim 1,By setting the chip enable signal for a predetermined time from the transition of the memory access signal output from the CPU to a level at which the memory is activated,Activate memory when reading data,By making the chip enable signal inactive after a predetermined time has elapsed from the activated state of the memory,Since the inactive state is set when data is output from the memory, it is possible to reduce the current consumption and thus the power consumption. In particular, during low-frequency operation, the current consumption in the memory accounts for a large proportion of the current consumption in the entire integrated circuit device, and the ratio of the memory read period in the access time is low. growing. Therefore, the current consumption and the power consumption can be accurately reduced according to the operation speed.
[0017]
According to a third aspect of the present invention, in the integrated circuit device incorporating the memory according to the first or second aspect, the control of the first control means for bringing the memory into an activated state and an inactivated state. A second control unit that enables or disables the function, and the second control unit disables the control function for activating and deactivating the memory of the first control unit; In addition, during the period when the control function is disabled, the memory is always activated.
[0018]
According to a fourth aspect of the present invention, in the integrated circuit device including the memory according to the third aspect, the second control unit activates and deactivates the memory of the first control unit. The control function is enabled or disabled based on a flag set in the integrated circuit device.
[0019]
In the integrated circuit device according to claims 3 and 4, since the control function for activating and deactivating the memory can be enabled or disabled, for example, at the time of low-speed operation, only at the time of data reading Power consumption can be reduced by activating the memory, and by always activating the memory during high-speed operation, the memory can be used on an address access time basis, and the processing speed can be increased.
[0020]
According to a fifth aspect of the present invention, in the integrated circuit device incorporating the memory according to the third aspect, the second control unit activates and deactivates the memory of the first control unit. The control function is enabled or disabled based on an operation signal input from the outside.
[0021]
  In the integrated circuit device according to the fifth aspect, in addition to the effects of the third and fourth aspects, whether to enable or disable the control function for activating and deactivating the memory from the outside Since it is configured so that it can be operated, the power consumption can be reduced immediately after the operation of the integrated circuit device is started during low-speed operation.
  According to a sixth aspect of the present invention, in the integrated circuit device including the memory according to any one of the first to fifth aspects, the CPU operates at any time. Therefore, the CPU operates at any time (does not wait), and can operate without reducing the processing speed of the CPU.
  According to a seventh aspect of the present invention, in the integrated circuit device including the memory according to any one of the first to sixth aspects, the first control means includes a signal delay circuit. It is characterized by being. Therefore, the memory can be activated only when data is read and can be deactivated at other times, so that the current consumption can be reduced to the order of several mA without changing the function of the conventional memory. Can do.
  According to an eighth aspect of the present invention, in the integrated circuit device incorporating the memory according to the seventh aspect, the signal delay circuit is one of complementary signals whose signal level transitions in response to transition of the memory access signal. And a second rising delay circuit for inputting the other. Therefore, at the time of low frequency operation, the ratio of the current consumption in the memory block to the total current consumption is large, and the ratio of the memory read period in the period from when the CPU starts to access the memory until the data is taken in is Since it is low, the effect of reducing the current consumption in the memory block becomes very large, so that it is possible to accurately reduce the current consumption and consequently the power consumption according to the operation speed.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings. In this embodiment, a microcontroller with a built-in memory will be described as an example of an integrated circuit device with a built-in memory. FIG. 1 shows a configuration of a microcontroller according to the first embodiment of the present invention. In the figure, the microcontroller is a CPU 10 that performs data processing, control, determination, etc., a command 20 that is supplied to the CPU 10, a memory 20 that holds data, and a static circuit that holds data output from the memory 20. And a register 30 composed of The address output terminal An1 of the CPU 10 is connected to the address input terminal An2 of the memory 20 via the address bus 70, and the data output terminal Dm2 of the memory 20 is connected to the data input terminal Dm3 of the register 30 via the data bus 80. Further, the data output terminal Qm of the register 30 is connected to the data input terminal Dm1 of the CPU 10 by a data bus 90.
[0023]
The memory controller also has an effective time setting circuit 40 for setting a time for enabling the output of the chip enable signal output to the memory 20 and the write signal output to the register 30 when the memory is accessed.
[0024]
The valid time setting circuit 40 includes a D-type flip-flop 42 that uses a memory access signal output from the terminal MA of the CPU 10 during memory access as a clock, and a rising delay circuit 44 that uses the Q output of the D-type flip-flop 42 as an input signal. , A rising delay circuit 46 having the Q ′ output (having a signal level complementary to the Q output) of the D-type flip-flop 42 as an input signal, an OR gate 47 for taking the logical sum of the rising delay circuits 44, 46, and OR It has a NOR gate 48 that outputs a chip enable signal by taking the logical sum of the output signal of the gate 47 and the standby signal output from the standby signal output terminal STB of the CPU 10 in the standby mode.
[0025]
The Q ′ terminal of the D type flip-flop 42 is connected to the data input terminal D, and the output terminal of the NOR gate 48 is connected to the chip enable terminal CE of the memory 20 and the terminal WR of the register 30.
[0026]
The valid time setting circuit 40 takes in a memory access signal and a standby signal output from the CPU 10 and controls the memory 20 to be activated or deactivated based on these two signals and is output from the memory 20. A chip enable signal (which is also a write signal for the register 30), which is a signal for temporarily holding data to be stored in the register 30, is output. The valid time setting circuit 40 constitutes a first control means of the present invention.
[0027]
FIG. 2 shows an example of a specific configuration of the rising delay circuit 44. As shown in the figure, the rising delay circuit 44 is formed by cascading a plurality of inverters INV1 to INVn (where n is a positive integer), and delays the input signal IN1 by a predetermined time Tn; It is composed of an AND gate 52 which takes the logical product of the input signal IN1 and the output signal IN2 of the inverter delay circuit 50. The rise delay circuit 46 has the same configuration.
[0028]
In the above configuration, the input signal IN1 is input to one input terminal of the AND gate 52 and the input terminal of the inverter delay circuit 50. The input signal IN1 input to the inverter delay circuit 50 is output as an output signal IN2 from the output terminal of the inverter delay circuit 50 after being delayed by a predetermined time Tn by passing through a plurality of stages INV1 to INVn. The output signal IN2 of the inverter delay circuit 50 is input to the other input terminal of the AND gate 52, and the logical product with the input signal IN1 is obtained.
[0029]
FIG. 3 shows the operating state of the rise delay circuit 44. Even if the input signal IN1 which is one input signal of the AND gate 52 rises at the time t1, the other input signal of the AND gate 52 is the output signal IN2 of the inverter delay circuit 50, and therefore the output signal IN2 is the inverter delay circuit 50. As a result, the output signal OUT of the AND gate 52 is delayed in rising.
[0030]
On the other hand, when the input signal IN1 falls at time t2, the input signal IN1 input to one input terminal of the AND gate 52 rises immediately, so that the output signal OUT of the AND gate 52 also rises at time t2. And immediately fall down.
[0031]
Thus, the rise delay circuit is a circuit that functions so that the output signal is delayed only when the input signal rises and the output signal is not delayed when the input signal falls.
[0032]
Next, the operation of the microcontroller shown in FIG. 1 will be described with reference to the timing chart of FIG. The CPU 10 outputs the address data A to the memory 20 in order to access the data stored in the memory 20. Further, the CPU 10 sets the memory access signal 12 to the high level state at time t10 and outputs it to the clock terminal CK of the D-type flip-flop 42 of the valid time setting circuit 40. This memory access signal is a signal generated inside the CPU 10 that goes high when an access request to the memory 20 is requested and goes low when data is fetched from the memory 20 into the CPU 10.
[0033]
When the memory access signal becomes high level, the D type flip-flop 42 has the D input as the Q output as it is at the rising edge of the clock, and the inverted signal of the Q output is output to the Q ′ output. Thus, the Q and Q ′ outputs of the D-type flip-flop 42 are inverted. The Q and Q ′ outputs of the D-type flip-flop 42 are input to rising delay circuits 44 and 46, respectively. Here, the output of the rising delay circuit 46 immediately becomes low level at this timing because the Q ′ output of the D-type flip-flop 42 which is the input signal falls at time t10, but the other rising delay circuit 44 Since the Q output of the D-type flip-flop 42, which is the input signal, rises at time t10, it does not immediately go high at time t10, but remains low for a set time (delay time) Tn. Become. For this reason, the chip enable signal that is the output signal of the NOR gate 48 is at a high level (valid) while the delay is applied, the memory 20 is activated, and is specified by the address data A output from the CPU 10. Data A stored in the address is output to the register 30. At this time, since a write signal (WR) is also output to the register 30, the data A output from the memory 20 is held in the register 30.
[0034]
Thereafter, since the output of the rise delay circuit 44 becomes high level at a time t11 after a predetermined time, the chip enable signal which is the output signal of the NOR gate 48 becomes low level (invalid), and the memory 20 is in an inactivated state. To. Thereafter, the CPU 10 takes in the data A held in the register 30 at the falling edge of the memory access signal.
[0035]
Similarly, when the CPU 10 accesses the memory 20 in order to read data A and data B, the same operation is performed only by inverting the outputs of the rising delay circuits 44 and 46, and the data is read from the memory 20. At a minimum, the memory 2 is activated for a necessary time and deactivated for other times.
[0036]
The delay time Tn of the rising delay circuits 44 and 46 is set to be longer than the access time (data output confirmation time) in the chip enable control of the memory 20.
[0037]
When the microcontroller enters the standby mode, a standby signal (high level state) is output from the standby signal output terminal STB of the CPU 10, the chip enable signal is always low level (invalid), and the memory 20 is inactivated. It becomes a state.
[0038]
As described above, according to the microcontroller according to the first embodiment of the present invention, the memory can be activated only when data is read, and can be deactivated at other times. The current consumption can be reduced on the order of several mA without changing the function of the conventional memory.
[0039]
In particular, during low-frequency operation, the ratio of the current consumption in the memory block to the total current consumption is large, and the ratio of the memory read period in the period from when the CPU starts to access the memory until the data is taken in is high. Since it is low, the effect of reducing current consumption in the memory block becomes very large. Therefore, it is possible to accurately reduce the current consumption and, consequently, the power consumption according to the operation speed.
[0040]
Next, FIG. 5 shows a configuration of a microcontroller according to the second embodiment of the present invention. The microcontroller according to the present embodiment arbitrarily enables or disables the control function that activates or deactivates the memory 20 using the chip enable signal in the microcontroller according to the first embodiment. And is configured to enable or disable the control function based on a chip enable control enable flag (hereinafter referred to as a CE control enable flag) set by software in the CPU 10. It is.
[0041]
The same elements as those of the microcontroller according to the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and redundant description is omitted. 5, the valid time setting circuit 50 includes, in addition to the valid time setting circuit 40 shown in FIG. 1, a NOR gate 52 that takes the logical sum of the standby signal output from the terminal STB of the CPU 10 and the CE control valid flag, and NOR. An OR gate 54 for taking the logical sum of the gate 48 and the NOR gate 52 is added.
[0042]
In the microcontroller according to the first embodiment, the chip enable signal is used to control the memory 20 to be in an activated state and an inactivated state, thereby reducing current consumption in the memory block. However, generally, the memory access time by the chip enable control takes more time than the access time by the address control as shown in FIG. For this reason, when chip enable control is performed, the operation at the highest speed in the capacity of the memory itself cannot be performed due to the restriction of the access time by the chip enable control. Therefore, in the second embodiment, the memory 20 is activated and not activated by using the chip enable signal performed by the valid time setting circuit 40 in FIG. 1 by the CE control valid flag set inside the microcontroller 10. The control function to be activated is arbitrarily enabled or disabled. This CE control valid flag is set by setting 1 or 0 to the bit assigned to the flag register in the CPU 10. The CE control valid flag set inside the microcontroller 10 constitutes the second control means of the present invention.
[0043]
In the above configuration, when it is desired to operate the microcontroller at a high speed as shown in FIG. 7, the CE control valid flag is reset. As a result, since the output of the NOR gate 52 is always at a high level except in the standby mode, the chip enable signal which is the output of the OR gate 54 is always in an effective state, and therefore the memory 20 is always in an activated state, and the high speed. The operation can be realized (steps 100 and 104).
[0044]
On the other hand, when the microcontroller is operated at a frequency slower than the access time by the chip enable control, the CE control valid flag is set. As a result, the output of the NOR gate 52 becomes a low level, and when the memory 10 is accessed from the CPU 10 in the first embodiment, the memory 20 is activated only at the time of reading data, and the current consumption is reduced. Reduction can be achieved.
[0045]
As described above, according to the microcontroller according to the second embodiment of the present invention, the chip enable signal is controlled by software so that the memory can be always activated. It can be used on an access time basis and can cope with an increase in CPU processing speed. Therefore, current consumption can be reduced by operating the memory intermittently during low-speed operation, and data can be read during the address access time without being restricted by the access time by the memory chip enable control during high-speed operation. .
[0046]
Next, FIG. 8 shows a configuration of a microcontroller according to the third embodiment of the present invention. The microcontroller according to the present embodiment has the same basic configuration, but in this embodiment, the CE control valid flag is set based on an operation signal 210 input from the outside. That is, a CE control valid flag set / reset circuit 60 that operates based on the operation signal 210 and sets or resets the CE control valid flag is provided, and the output of the CE control valid flag set / reset circuit 60 is sent to one of the NOR gates 52. The CE control valid flag is set by inputting to the input terminal. The CE control valid flag set / reset circuit 60 constitutes the second control means of the present invention.
[0047]
In the above configuration, the set signal indicating the set state of the CE control effective flag from the CE control effective flag set / reset circuit 60 based on the operation signal 210 input from the outside or the reset signal indicating the reset state of the CE control effective flag is NOR. The signal is output to one input terminal of the gate 52. When a reset signal is input to one input terminal of the NOR gate 52, the chip enable signal output from the OR gate 54 is always in a valid state, and therefore the memory 20 is always in an activated state, realizing high-speed operation. it can.
[0048]
When the set signal is input to one input terminal of the NOR gate 52, when the memory 20 is accessed from the CPU 10 in the first embodiment, the memory 20 is activated only when data is read. As a result, current consumption can be reduced.
[0049]
As described above, according to the microcontroller according to the third embodiment of the present invention, in addition to the effects of the second embodiment, a control function for bringing the memory into an activated state and an inactivated state is provided. Since it is configured so that it can be activated or deactivated from the outside, it is possible to reduce power consumption immediately after the start of the operation of the microcontroller during low-speed operation.
[0050]
In each of the above embodiments, the rising delay circuit is used as a component of the effective time setting circuit. However, if the AND gate in FIG. 2 is an OR gate, a falling delay circuit can be realized. Even if it is used, an effective time setting circuit having a similar function can be configured.
[0051]
In each embodiment, the valid time setting circuit is configured by using two rising delay circuits, a flip-flop circuit, an OR gate, and a NOR gate. However, if a rising (falling) delay circuit is used, an AND gate, An effective time setting circuit can be configured by an OR gate, a NOR gate, a flip-flop, a latch circuit, and the like.
[0052]
As described above, the rising (falling) delay circuit can be configured by multi-stage connection of an AND (OR) gate and an inverter. However, the present invention is not limited to this, and a delay circuit combining resistors, capacitors, buffers, etc. is used. Can be realized.
[0053]
In each of the embodiments of the present invention, the memory access of the microcontroller has been described as an example of the integrated circuit device having a built-in memory. However, the present invention is not limited to this, and an LSI having a built-in memory for other functions is also described. Of course, the same effect can be obtained.
[0054]
【The invention's effect】
As described above, according to the integrated circuit device of the first and second aspects, the memory is activated when reading data, and is deactivated when data is output from the memory. As a result, the current consumption and thus the power consumption can be reduced. In particular, during low-frequency operation, the current consumption in the memory accounts for a large proportion of the current consumption in the entire integrated circuit device, and the ratio of the memory read period in the access time is low. growing. Therefore, the current consumption and the power consumption can be accurately reduced according to the operation speed.
[0055]
According to the integrated circuit device of the third and fourth aspects, the control function for activating and deactivating the memory can be enabled or disabled. Power consumption can be reduced by activating the memory only during reading, and it can be used on an address access time basis by always activating the memory during high-speed operation, thereby increasing the processing speed. Yes.
[0056]
  According to the integrated circuit device of the fifth aspect, in addition to the effects of the third and fourth aspects, whether to enable or disable the control function that activates and deactivates the memory. Since it is configured to be operated from the outside, the power consumption can be reduced immediately after the operation of the integrated circuit device is started at a low speed operation.
  According to the integrated circuit device of the sixth aspect, since the CPU operates at any time (does not wait), it can operate without decreasing the processing speed of the CPU.
  According to the integrated circuit device of the seventh aspect, since the memory can be activated only when data is read out and can be deactivated at other times, the function is the same as that of the conventional memory. The current consumption can be reduced on the order of several mA.
  According to the integrated circuit device of the eighth aspect, during the low frequency operation, the ratio of the consumption current in the memory block to the entire consumption current is large, and the time from when the CPU starts accessing the memory until the data is taken in. Since the ratio of the memory read-out period is low in the period, the effect of reducing the current consumption in the memory block becomes very large, so the current consumption and thus the power consumption can be reduced accurately according to the operation speed. Can be planned.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a microcontroller according to a first embodiment of the present invention.
2 is a circuit diagram showing an example of a specific configuration of a rising delay circuit in FIG. 1. FIG.
FIG. 3 is a timing chart showing an operating state of the rising delay circuit shown in FIG. 2;
4 is a timing chart showing the operating state of each part of the microcontroller shown in FIG. 1. FIG.
FIG. 5 is a block diagram showing a configuration of a microcontroller according to a second embodiment of the present invention.
FIG. 6 is a timing chart showing that access times are different between memory access by chip enable control and memory access by address access;
FIG. 7 is a flowchart showing processing contents when a chip enable control valid flag is set by software.
FIG. 8 is a block diagram showing a configuration of a microcontroller according to a third embodiment of the present invention.
FIG. 9 is a block diagram showing a configuration of a conventional microcontroller.
[Explanation of symbols]
10 CPU
20 memory
30 registers
40 Valid time setting circuit
42 D-type flip-flop
44 Rise delay circuit
50 Valid time setting circuit
46 Rise delay circuit
60 CE flag set / reset circuit
70 Address bus
80 data bus
90 Data bus

Claims

In an integrated circuit device incorporating a memory,
By setting the chip enable signal for a predetermined time from the transition of the memory access signal output from the CPU to a level at which the memory is activated, the memory is activated when data is read from the memory, and the memory of the memory A first control means for deactivating the chip enable signal at a time when data is output from the memory by setting the chip enable signal to a deactivation level after a predetermined time has elapsed from the activated state ; An integrated circuit device incorporating a featured memory.

2. The memory activation time according to claim 1, wherein when the memory is activated, the first control means sets a time longer than a data output determination time by chip enable control of the memory as a memory activation time. Integrated circuit device with built-in memory.

Second control means for enabling or disabling a control function for activating and deactivating the memory of the first control means;
The second control means always keeps the memory during a period in which the control function of the first control means is disabled when the control function for activating and deactivating the memory is disabled. 3. An integrated circuit device with a built-in memory according to claim 1, wherein the integrated circuit device is in an activated state.

The second control means enables or disables a control function of the first control means for activating and deactivating the memory based on a flag set in the integrated circuit device. An integrated circuit device incorporating the memory according to claim 3.

The second control means enables or disables the control function of the first control means for activating and deactivating the memory based on an operation signal input from the outside. An integrated circuit device incorporating the memory according to claim 3.

6. The integrated circuit device with a built-in memory according to claim 1, wherein the CPU operates at any time.

7. The integrated circuit device having a built-in memory according to claim 1, wherein the first control means includes a signal delay circuit.

The signal delay circuit includes a first rising delay circuit that inputs one of complementary signals whose signal level changes in response to the transition of the memory access signal, and a second rising delay circuit that inputs the other. An integrated circuit device incorporating the memory according to claim 7.