JP4062066B2 - Semiconductor package and stacked semiconductor package - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、薄型の半導体パッケージ及び3次元的に積層された積層型半導体パッケージに関し、特に、寸法の異なる半導体デバイスのパッケージ化を容易にするためのパッケージサイズの標準化を可能にするパッケージ構造を改良した半導体パッケージ及び積層型半導体パッケージに関する。
【0002】
【従来の技術】
【従来の技術】
図31乃至34は、特開平8−335663号公報(特許文献1)に記載された従来の半導体パッケージを示す断面図である。図31に示す半導体装置は、配線パターン505の両面に絶縁フィルム510が積層されたインターポーザー基板502の電極パッド504と半導体チップ501の電極とを、導電体503で接続した後、インターポーザー基板502と半導体チップ501との間に絶縁樹脂509を挿入し、更に、インターポーザー基板502を半導体チップ501の側面から裏面まで折り曲げて、半導体チップ501の裏面でチップ表面が露出した領域に絶縁樹脂509を塗布することにより、インターポーザー基板502を半導体チップ501に接着させている。これにより、半導体チップ501からなるベアチップとほぼ同じサイズの小型半導体パッケージが得られる。この半導体装置では、インターポーザー基板502と半導体チップ501の表面とを、接着剤の役割を果たす絶縁樹脂509で接着している。
【0003】
また、図32は、図31に示す半導体装置を、はんだバンプ507を接続材料として積層したものであり、この図32に示す半導体装置は、ベアチップとほぼ同じサイズの小型3次元半導体装置である。
【0004】
また、図33はこの3次元半導体装置を、マザーボード基板511上に実装した状態を示す断面図である。
【0005】
更に、図34はこのマザーボード基板511上に実装された3次元半導体装置のマザーボード基板511と最下段の半導体装置とを接続するはんだバンプ507の周囲にアンダーフィル樹脂508を充填したものである。
【0006】
図35乃至38は、特開2001−196504号公報(特許文献2)に記載された従来の他の半導体装置を示す断面図である。この半導体装置は、配線パターン505の両面に熱可塑性絶縁樹脂512が被着されたフレキシブルインターポーザ基板(可撓性基板)506の電極パッド504と、半導体チップ501の電極とを、導電体503によって接続した後、加熱しながらフレキシブルインターポーザ基板(可撓性基板)506を折り曲げ、半導体チップの側面及び裏面に接着させ、ベアチップとほぼ同じサイズの小型半導体パッケージとしたものである。
【0007】
この半導体装置が図31に示す半導体装置と大きく異なるところは、インターポーザー基板の絶縁体に熱可塑性樹脂を使用している点にある。インターポーザー基板506自体が接着性を有していると共に、加熱すると弾性係数が小さくなるため、基板を折り曲げてチップと接着させるプロセスが図22に示す半導体装置よりも容易であるところである。
【0008】
また、図36は、図35に示す半導体装置を、はんだバンプ507で積層実装したもので、ベアチップとほぼ同じサイズの小型3次元半導体装置を示す。
【0009】
図37はこの3次元半導体装置をマザーボード基板511上に実装した状態を示し、図38は最下段の半導体パッケージとマザーボード基板511との間に絶縁性樹脂509を充填した状態を示す。
【0010】
図31に示す半導体パッケージは、薄いインターポーザー基板502を使用することにより、半導体デバイスとほぼ同じ外形寸法の半導体パッケージを形成することが可能である。パッケージサイズを小さくすることは、実装密度を向上させる上では有効な手段であり、本パッケージ構造は小型パッケージを形成する有効な手段の一つといえる。
【0011】
更に、本パッケージの表裏面には電極パッド504を形成することが可能であり、図29に示すように、アウターバンプ1a、1bを形成することで、図30に示すように、マザーボード基板7に対して平面的にばかりではなく、パッケージ同士を積み重ねて実装する3次元実装が可能となる。同一の半導体デバイスをパッケージ化する場合には、図36に示すような実装構造をとることで、高密度実装が可能になる。
【0012】
【特許文献1】
特開平8−335663号公報
【特許文献2】
特開2001−196504号公報
【0013】
【発明が解決しようとする課題】
平面的な実装面積も小さくすることが可能であり、3次元実装化することで更に高密度実装化することも可能なパッケージ構造であるが、制約事項もある。前述したように同一の半導体デバイス又は同一の外形寸法をもつ半導体デバイス同士であれば、図36に示すような3次元実装構造を形成することが可能であるが、異なる外形寸法をもつ半導体デバイスを3次元実装するには、図30に示すように最下段の半導体パッケージ301dに対して上段の半導体パッケージ301a、301b、301cを同一寸法か、又は小さくすることが望まれる。これは半導体デバイスの積層できる順番に関して制約が発生するということになる。パッケージ間の接続を担うアウターバンプ1aをパッケージ中央部に配置することでパッケージ寸法による積層順位の自由度を増すことは可能であるが、実装安定性の確保を考慮すると望ましくない。また、下位にくる半導体パッケージの寸法内に上位の半導体パッケージのアウターバンプの配置が不可能な場合も考えられる。半導体デバイスの出入力端子数の増加は著しく、下位の半導体パッケージが小さい場合には、上位の半導体デバイスの電極パッドを接続可能なエリアに配置することが困難な場合がある。また、可能であっても、非常に微細な配線の引き回しが必要になり、結果的に非常に高価な半導体パッケージとなってしまい、好ましくない。この引き回しの問題は、下位の半導体パッケージの寸法が上位の半導体パッケージの寸法を下回る場合以外にも発生する。半導体デバイスの入出力端子数が極めて大きい場合には、これをパッケージレベルで実装するのに十分な配線密度に再配線した場合、再配置された電極パッドを半導体デバイスの面積内に収めることが困難な場合が発生する。これは再配線を担うインターポーザー基板の設計ルールに影響する問題でもあり、無理な設計を行った場合は、製造コストに大きく影響し好ましくない。
【0014】
このような課題を解決する方法として、パッケージサイズを半導体デバイスよりも大きくすることが考えられる。これは、パッケージサイズを半導体デバイスとほぼ同じ大きさにすることが可能であるという特徴に反するようであるが、図29に示すパッケージ構造の特徴は、パッケージの厚さを薄くすることが可能という点にもあり、必要最小限にパッケージ面積を大きくして、薄型パッケージを3次元実装することは、高密度実装の有効な手段の一つといえる。
【0015】
また、半導体デバイスは製造コストを低減させる手段として、外形寸法を小さくしてウェハ当たりの取り数を増大させる手法を採る。このような設計変更が行われた場合、図29及び図30に示した半導体パッケージでは、半導体パッケージ301a、301b、301c、301dの夫々に設計した可撓性基板101を設計変更する必要がある。また、一部の半導体デバイスに変更が生じた場合でも、その上位又は下位にある半導体パッケージに使用される可撓性基板の設計を変更する必要が生じる。
【0016】
このような課題を解決する方法としても、パッケージサイズを半導体デバイスに依存せず、一定のパッケージサイズに統一する、電極パッド位置を一定にするなどのパッケージサイズの標準化が望まれ、このためにもパッケージサイズを半導体デバイスよりも大きくする構造が望まれる。
【0017】
本発明はかかる問題点に鑑みてなされたものであって、半導体パッケージの外形寸法の設計自由度を半導体デバイスに依存しないものとし、これにより、3次元実装化を容易にした半導体パッケージ及び積層型半導体パッケージを提供することを目的とする。
【0018】
【課題を解決するための手段】
本発明に係る半導体パッケージは、可撓性基板を折り曲げて半導体デバイスと挿入基板とを封止する半導体パッケージであって、前記半導体デバイスは、回路面上に1又は複数の接続電極を有し、前記可撓性基板は、配線パターンと、前記配線パターンの両面を被覆する絶縁層と、を有し、前記絶縁層の前記半導体デバイスと接する第1の層は熱可塑性樹脂であって、前記絶縁層の前記第1の層には前記半導体デバイスと前記配線パターンが導通するための内部接続電極を有し、前記絶縁層の前記半導体デバイスと接触しない第2の層には、前記配線パターンと導通する外部接続電極を有し、前記挿入基板は前記半導体デバイス面の側面周囲の少なくとも一部分に1又は複数個配置され、前記挿入基板の前記可撓性基板が接着される表面に溝が設けられていることを特徴とする。
【0021】
更に、前記挿入基板のうち、少なくとも1つが、例えば、剛性体で形成されている。
【0022】
更にまた、前記挿入基板のうち、少なくとも1つを弾性体で形成することもできる。
【0023】
そして、前記挿入基板に受動素子が形成されているように構成することができる。また、前記挿入基板の表裏面に位置合せ用のマーカーを形成することができる。
【0024】
本発明に係る積層型半導体パッケージは、前記半導体パッケージが、複数個、前記外部接続電極を介して電気的に接続されていることを特徴とする。
【0026】
本発明の半導体パッケージによれば、外形寸法及び半導体パッケージ間の接続を担うアウターバンプの配置を自由に設計することが可能になり、外形寸法及び入出力端子数が異なる異種半導体デバイスをパッケージ化して3次元的に実装することが可能となる。
【0027】
【発明の実施形態】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。図1は本発明の第1実施形態に係る半導体パッケージを示す断面図、図2は同じくその変形例に係る半導体パッケージを示す断面図、図3及び図4はその組み立て方法を示す図である。本実施形態の半導体パッケージは、回路面上に接続電極が形成された半導体デバイス6と、配線パターンの片面又は両面に熱可塑性絶縁樹脂層を有する可撓性基板101と、半導体デバイス6の周囲に配置された少なくとも1つの挿入基板201とを備えている。そして、可撓性基板101に設けられた内部接続電極が半導体デバイス6の所定の接続電極に接続されると共に、熱可塑性絶縁樹脂層4により封止されている。また、可撓性基板101が挿入基板201の側面に沿って折り曲げられて、内部接続電極の形成面とその他の面に外部接続電極が形成されている。
【0028】
このような半導体パッケージは、以下に示す製造方法により製造することができる。先ず、図4に示すように、可撓性基板101に半導体デバイス6を接着し、次いで、図3に示すように、中央に半導体デバイス6より若干大きな矩形の孔7を有する挿入基板201を、半導体デバイス6を嵌合するようにして、半導体デバイス6の周囲に配置して、可撓性基板101に接着する。この挿入基板201は、例えば、図3に示すように、半導体デバイス6を嵌合可能な孔7が形成されたものである。図4に示すように、挿入基板201を接着した後、挿入基板201の外周に沿って可撓性基板101を折り曲げて、半導体デバイス6と挿入基板201を包み込む。この場合に、半導体デバイス6及び挿入基板201は、可撓性基板101の熱可塑性樹脂層4の接着性が十分に発現する温度に加温して、可撓性基板101を半導体デバイス6に向けて押圧することにより、接着することができる。
【0029】
半導体デバイスを接続する向きとしては、図1と図2に示すような2種類が考えられるが、いずれの方向でもよい。図2に示す向きに作製する場合は、可撓性基板101に接続する際に、可撓性基板101に形成された内部接続電極と半導体デバイス6の接続電極が所定の組み合わせで接続されるように位置合せを行って張り合わせる。その後、挿入基板201を接着して、図4に示すように、可撓性基板101を挿入基板201の外周に合せて折り曲げる。図1に示す向きに作製する場合は、予め半導体デバイス6の裏面を可撓性基板101に接着し、挿入基板201を接着した後に可撓性基板101を折り曲げて、可撓性基板101の内部接続電極と半導体デバイス6の接続電極を、インナーバンプ2を介して接続する。
【0030】
また、予め挿入基板201を可撓性基板101上に搭載しておき、その後、半導体デバイス6を可撓性基板101上に接着するようにしてもよい。
【0031】
半導体デバイス6と可撓性基板101は薄くなるほど半導体パッケージ301の厚さも薄くなり望ましい。可撓性基板101は配線3を形成する金属箔を中心にして、その両面に熱可塑性樹脂層4と、絶縁層5とを配置した積層体として構成され、極めて薄い金属箔、薄い熱可塑性樹脂層4、絶縁層5を使用することにより、数十μmの可撓性基板101を作製することが可能である。更に、数μmの金属箔(例えば銅箔)、数μmから十数μmの樹脂材料(例えばポリイミド)を使用することにより、数μmから十数μmの可撓性基板を作製することも可能である。これに対して、シリコン素子などの半導体デバイスの厚さは数百μmであり、半導体パッケージの薄型化を図る上では薄化した半導体デバイスを用いることが有効である。また、予め薄化した半導体デバイスを使用する方法のほかに、可撓性基板101上に半導体デバイス6を接着した後に半導体デバイス6を研磨等の手段により薄化する方法もある。一般に、研磨及び研削による半導体デバイス6の薄化は接続部(インナーバンプ2)への影響が課題となるが、本発明の可撓性基板101と半導体デバイス6との組み合わせでは、熱可塑性樹脂層4によって接続部が封止されており、研磨及び研削工程で接続部に対する影響はない。半導体デバイス6の薄化は、挿入基板201の接着前に行っても良く、又は接着後に行っても良い。前者の場合、半導体デバイス6の厚さに整合させて挿入基板201の厚さを用意しておく必要がある。また、後者の場合、挿入基板201も同時に薄化されることから、挿入基板201の材質としては、薄化に用いられる手段(研磨、研削など)により反り及び歪が発生しない易加工性の材料を選択することが望ましい。この半導体デバイス6の薄化処理は、半導体デバイス6の厚さと挿入基板201の厚さとを一致させるのに有利な方法である。また、予め所望の厚さの挿入基板を設置しておき、研磨及び研削により挿入基板201と同じ厚さに半導体デバイス6を薄化する方法もある。この場合は、挿入基板201の材質は半導体デバイス6の薄化処理に使用される手段により薄化しない材質であることが望ましい。例えば、挿入基板201の表面をダイヤモンドでコーティングすることにより、挿入基板201の薄化は防止される。
【0032】
挿入基板201の材質については、可撓性基板101の折り曲げに支障のない材料であればどのようなものでも選択が可能である。更に、薄化処理が可能であれば好適である。例えば、金属材料としては、ステンレス鋼、アルミニウム又はアルミニウム合金、超鋼、黄銅、又は銅などが挙げられる。これらの金属材料の中で、100μm以下の薄さにして剛性を保持できるステンレス鋼等が好適である。樹脂材料としては、エポキシ樹脂、アクリル樹脂、液晶ポリマー、ポリイミド、ポリ尿素、及びポリカーボネート等のいずれでも良く、更に加えて、無機のフィラー、ウィスカー又はガラス繊維などで強化された材料であれば、薄化した際の剛性を確保できるため、好適である。
【0033】
可撓性基板101の折り曲げ形状については、図1に示すように、折り曲げた可撓性基板101の端部が離れている構造でもよく、図2に示すように、折り曲げた可撓性基板101の端部が密着している構造でもよい。内部接続電極及び外部接続電極を形成できる面積が増加する点では後者の方が有効であるが、製造安定性の点では前者の方が望ましい。また、後者のような構造をとる場合、挿入基板201の形状によっては、半導体デバイス6と挿入基板201と可撓性基板101とにより密閉空間が形成される。このような密閉空間の存在は、そこに閉じ込められた空気等が、外部環境又は半導体デバイスの発熱に伴う膨張等により、パッケージ信頼性に悪影響を及ぼすため、図6に示すように、挿入基板201に空気の逃げ部となる開口部8を形成することが好ましい。
【0034】
また、アウターバンプ1aの配置に設計上の余裕があるような場合は、図5に示すように、可撓性基板101の折り曲げは挿入基板201の範囲内に収めて、半導体デバイス6を包括しない構造とすることも可能である。この場合、挿入基板201の厚さは、半導体デバイス6の厚さと一致するものではなく、可撓性基板101の厚さ分を加えたときに半導体デバイス6と同じ厚さになるように、半導体デバイス6の厚さよりも若干薄くすることにより、図5に示すような構造にすることが可能となる。
【0035】
挿入基板201の形状は、図3に示すように、半導体デバイス6を配置するエリアに孔7を設けたものが、1枚の挿入基板201でパッケージを形成できることから好適である。このような形状の挿入基板201は、例えば金属板で作製する場合は、予め所定の厚さに調整した金属板をエッチングすることで作製が可能である。この孔7を形成する方法としては、その他に、打ち抜き加工及び放電加工等も有効である。また、エポキシ樹脂等の有機材料で作製する場合でも、打ち抜き加工、放電加工、又はエンドミル等による機械加工で作製が可能である。
【0036】
また、このような加工をせずに、図7に示すように、複数の挿入基板201a、201b、201c、201dを半導体デバイス6の周囲に配置することによっても、半導体デバイス6の周囲を囲むように、挿入基板201a〜201dを設けることができる。複数の挿入基板201a等を使用する場合は、各挿入基板の特性を変化させることも可能である。例えば、図7に示すような配置で、挿入基板201a、201b、201c、201dを配置し、可撓性基板101を挿入基板201b、201dの外縁に沿って折り曲げて半導体パッケージを作製する場合は、挿入基板201b、201dをステンレス鋼などの剛性体として強度を保証する。また、アウターバンプの配置位置を挿入基板201a、201cの上に設計する場合、挿入基板201a、201cをエポキシ樹脂等の弾性がある材料にすることで、半導体パッケージ301を積層して積層パッケージ401を形成する際に、上下に位置する半導体パッケージ間の応力緩和を担うことができる。
【0037】
複数の挿入基板を用いる方法としては、この他に、図8及び図9に示すように、小さい窓枠状の挿入基板201aの外側に大きな窓枠状の挿入基板201bを嵌合し、小さい方の挿入基板201aの中心に、半導体デバイス6を嵌合するように配置することも可能である。このようにして、挿入基板201a、201bを配置し、アウターバンプ1a、1bを、図8に示すように、上方の半導体パッケージ301に接続するアウターバンプ1aと下方の半導体パッケージ301に接続するアウターバンプ1bを、夫々挿入基板201aの上と、挿入基板201bの下にくるように配置することで、上下半導体パッケージ間の応力及び半導体デバイス6との間の応力を、可撓性基板101における半導体デバイス6と挿入基板201aとの間の部分と、挿入基板201aと挿入基板201bとの間の部分により緩和することが可能になり、パッケージの接続信頼性を高める上で好適である。
【0038】
挿入基板の形状について更に詳細に説明する。挿入基板は熱可塑性樹脂が形成された可撓性基板に接着される。通常、半導体パッケージは薄化することが望まれることから、使用する挿入基板は500μm以下、更には200μmから100μmに薄化する場合があり、更に半導体デバイスを薄化して使用する場合は、その厚さに合せて挿入基板も50μm以下、例えば20μmと極薄型化して使用する。このように極薄型化したパッケージには加工性の点から金属材料、例えばステンレス鋼を挿入基板とすることが好適である。このような挿入基板を半導体デバイスを配置するよりも先に可撓性基板に接着する場合は、接着の際に加温、加圧を挿入基板の端部から徐々に全体に広げるなどの工夫をすることで、挿入基板と可撓性基板との間に気泡が生成することを防止することが可能である。
【0039】
しかしながら、挿入基板は半導体デバイスを実装した後に形成することが作製プロセス上好ましい。半導体デバイスを先に接着した後に、挿入基板を接着する場合、前述したような加圧方法は半導体デバイスへの影響が考えられるため、好ましくない。特に、極薄型化した半導体デバイスでは破損等の影響が懸念される。一方、挿入基板と可撓性基板との間に挟みこまれる気泡は、閉空間となっていると外部環境及び半導体デバイス自体の発熱による温度上昇により半導体パッケージの変形の原因となり、パッケージの接続信頼性に影響を与えるため、好ましくない。
【0040】
そこで、挿入基板を設置する際に閉空間とならない工夫が必要となる。その方法として、図10に示すように、挿入基板201の表面に溝202を形成することが有効である。溝202は気泡が外部に抜ける程度の形状及び寸法とすればよい。また、溝202の配置としては、図11に示すように、可撓性基板101に形成される電極パッド9を避けるように配置することが好ましい。更に、図12に示すように、格子状に溝202を形成してもよい。また、図13及び図14に示すように、可撓性基板201に微細な切り欠き部212を形成してもよく、この場合、切り欠き部212で隣接する電極パッドを分離された電極パッドが、応力緩和の機能を果たす効果があり好ましい。
【0041】
挿入基板には以下に説明するような構造を付加することで、本発明の半導体パッケージに付加機能を持たせることが可能となる。
【0042】
例えば、図15に示すように、挿入基板201の表面に、ダイヤモンド等の硬質の材料からなる層203をコーティングすることにより、研磨及び研削等のプロセスを簡素化及び高精度化することが可能になる。また、挿入基板201の表面に、金等の良導電体からなる層203をコーティングすることにより、磁気シール効果を持たせることが可能である。
【0043】
また、図16に示すように、挿入基板201の表面に、抵抗素子204と、インダクタ205と、コンデンサ206と、各種配線パターン208とを形成し、端子208で可撓性基板101と接続するようにすることができる。このような挿入基板201を使用することにより、小型及び薄型化された半導体パッケージ301に複数の素子を内蔵させることが可能になる。ここで使用する挿入基板は、金属板の表面を絶縁層で被覆したもの、有機材料、又はアルミナ等の各種セラミックス材料を利用できる。
【0044】
同様に、図17に示すように、挿入基板201として、プリント配線基板を使用することも可能である。挿入基板201内に、内層配線209及びヴィア210を設けることにより、本発明の半導体パッケージ301において、パッケージ外周部で配線の引き回しを行った場合に、必要に応じて、半導体パッケージ301の表裏面の配線を短絡させることが可能になる。
【0045】
また、図18に示すように、挿入基板にフィン211を設けることにより、放熱効果を持たせることも可能となる。
【0046】
本発明の半導体パッケージは、そのパッケージ表裏面に設けられたアウターバンプを介して上下に半導体パッケージを接続する3次元実装が可能なことが利点である。この3次元実装は、アウターバンプとそれを受ける電極パッドとを位置合せして搭載するが、電極パッド又はアウターバンプの位置精度が悪いと、実装が困難となる。本発明の半導体パッケージ301は、例えば、図2に示すように、下面のアウターバンプ1bが可撓性基板101と同一平面状に形成されており、その位置精度には問題はない。一方、上面のアウターバンプ1aは挿入基板201の外周部に沿って折り曲げられて半導体デバイス6の裏面に接着される。このため、折り曲げ精度がアウターバンプ1aの位置精度に影響を与える。挿入基板201の外形寸法の精度及び折り曲げ加工精度が十分な場合は良いが、外形寸法精度が低い場合等は、図24に示すように、挿入基板201の表面に位置合せ用のマーカー213を形成しておき、このマーカー213に対して可撓性基板101の折り曲げを行う方法がある。
【0047】
マーカー213は挿入基板の表裏面に夫々形成する方法もあるが、図25(a)乃至(c)に示すように、積層する予定の半導体パッケージの各可撓性基板201a乃至201cに、マーカーとして夫々貫通孔214a乃至214cを形成しておく方法もある。なお、この可撓性基板201a乃至201cは、半導体デバイスを配置するための孔215a乃至215cの大きさが異なるものである。貫通孔214a乃至214cは、図26に示すように、例えば複数の挿入基板201a、201b、201c、201dを重ねて、ドリル11により同時に貫通孔214a乃至214c等を形成する。
【0048】
このようにして、異なる大きさの半導体デバイスを収容するように異なる形状のチップ挿入エリア(孔215a、215b、215c)を設けた挿入基板201a、201b、201cに、同一の位置関係で貫通孔214a、214b、214cを形成することが可能となり、積層時の位置精度を向上させることが可能である。また、貫通孔とすることで、1枚の挿入基板のなかでも表裏面の双方で位置合わせに使用することができ、位置合せマーカーとして好ましい。
【0049】
また、半導体パッケージ301のアウターバンプの位置精度が挿入基板201に対して保証できる場合、図27(a)乃至(c)に示すように、例えば、挿入基板201の4隅部に、扇形の切欠であるガイド216を形成し、このガイド216を、図28に示すような治具に立設されたガイドピン10に嵌め込むことにより、各挿入基板201を位置決めすることができ、半導体パッケージ301を高精度に積層することが可能となる。
【0050】
次に、本発明の実施形態に係る積層型半導体パッケージについて説明する。図19はこの積層型半導体パッケージを示す断面図である。先ず、この積層型半導体パッケージの製造方法について説明する。半導体デバイスとして、例えば、寸法が異なるメモリ系LSIを3種、ロジック系LSIを1種用意する。例えば、メモリLSIは外形寸法が5mm乃至10mm程度で、入出力端指数は約50ピンであり、ロジック系LSIは外形寸法が約10mm、入出力端指数約200ピンである。各LSIは50μmに研磨加工され、また、各入出力端子には金バンプが形成される。
【0051】
可撓性基板として、厚さが18μmの銅箔の表裏面に、厚さ約20μmの熱可塑性ポリイミドフィルムを形成した基板を作成する。熱可塑性ポリイミドフィルムにおけるインナーバンプ及びアウターバンプを接続する箇所には、レーザ加工で孔あけを行うと共に、通常の各種前処理を行った後に、バリアメタルとしてNiメッキ及びAuメッキを施す。
【0052】
挿入基板は、例えば、厚さが50μm、外形寸法が10mm×15mmのステンレス鋼板を使用する。LSI挿入エリアとして、各LSIの外形寸法に合せて4種類の挿入基板をエッチング加工により作製する。
【0053】
先ず、LSIを可撓性基板に搭載するが、搭載には通常のフリップチップマウンターを使用する。加温可能なステージ上に可撓性基板を真空吸着で固定し、カメラによる位置合せを行った上でLSIを搭載する。このLSIの搭載においては、Auバンプが可撓性基板の内部接続電極パッドに接合できるような圧力をかけると共に加熱を行った。この加熱は十分に熱可塑性ポリイミドフィルムの流動性が発現するような温度に設定しておくことで、Auバンプ部の接合とともに接合部の封止を行うことができる。
【0054】
次いで、挿入基板の接合を同様のプロセスにて行った。この場合、バンプによる接合が無いため、加圧量及び加熱量はより低く設定することが可能である。
【0055】
挿入基板を可撓性基板に固定した後、可撓性基板を挿入基板の一辺に沿って折り曲げ、先に接着した面の反対面に、十分に加温した治具で可撓性基板を押さえることで固定した。
【0056】
十分に可撓性基板を冷却した後にフリップチップマウンターのステージからサンプルを取り出し、外周部に予め形成してあるアウターバンプ用の外部接続電極パッドにフラックスを塗布し、そこにはんだボールを搭載させた。はんだボールとしてはSnPb共晶組成、直径0.3mmのものを使用したが、SnPb系の別組成、Sn−Ag系、Sn−Zn系などのPbフリーはんだなどいずれでも良い。はんだボールを搭載後、リフロー炉に投入することで半導体パッケージにはんだバンプ(アウターバンプ)を形成した。リフロー炉に投入した後、半導体パッケージを洗浄、乾燥した。
【0057】
こうして作製した4枚の半導体パッケージ301a、301b、301c、301dを、図19に示すような配列で積層する。同様にリフロー工程により、各半導体パッケージを接合し、3次元実装された積層型半導体パッケージ401を得る。
【0058】
こうして得られた半導体パッケージ401は、外形寸法及び入出力端指数が異なる4種類のチップを、その順序に制約を受けることなく積層することが可能である。また、薄化したLSIを使用しても、同様に薄化したステンレス鋼板の挿入基板によって剛性が保たれ、半導体パッケージの組立性は良好である。
【0059】
図20は2種類のLSIを実装した本発明の他の実施形態に係る積層半導体パッケージ401を示す断面図である。半導体パッケージ301aは、図19の半導体パッケージと同様の方法により作製することができる。但し、アウターバンプは、LSIの接続電極パッドとは反対面に形成することにより、下方の半導体パッケージ301bと接続されている。半導体パッケージ301bには2つの挿入基板201b、201cが配置されている。挿入基板201aと挿入基板201bは外形寸法が同一であり、材料も同じステンレス鋼板である。これに対して、挿入基板201cは積層半導体パッケージ401を実装するマザーボード基板7と同じプリント配線基板で作製されている。
【0060】
半導体パッケージ301bは、先ず可撓性基板に挿入基板201cを固定し、次いでLSIの実装、挿入基板201bの固定といった順番で組み立てる。次に可撓性基板を図19の半導体パッケージと同様の方法により折り曲げ、固定して半導体パッケージ301bを得る。
【0061】
得られた半導体パッケージ301a、301bにアウターバンプをはんだボールを使用して形成した後、半導体パッケージ301aと半導体パッケージ301bを積層し、接続して積層型半導体パッケージ401を得る。
【0062】
得られた積層半導体パッケージ401をプリント配線基板であるマザーボード7にアウターバンプ1bを介して実装する。実装した半導体パッケージ301a、301bとマザーボード7とは平面方向では熱膨張係数が異なるため、通常のパッケージでは、アウターバンプ1bに応力が集中して接続信頼性が損なわれる。しかしながら、本発明の積層型半導体パッケージ401では、マザーボード7と同じ材質、従って同じ熱膨張係数を有する材料で作製された挿入基板201c上に形成されたアウターバンプ1bで接続されているため、この間での熱膨張差による応力発生はない。一方、挿入基板201cと挿入基板201bは異なる材質で作製されていることから熱膨張差が生じる。しかしながら、これらを接続する可撓性基板によりこれらの応力は吸収される。また、半導体パッケージ301aと半導体パッケージ301bとは、同じ材質で作製された挿入基板201aと挿入基板201bの上に形成されたアウターバンプ1aにて接続されており、応力は発生しない。一方、挿入基板201aと半導体デバイス6aとの間、挿入基板201bと半導体デバイス6bとの間には熱膨張差が発生するが、これらは可撓性基板を介して接続されていることから、可撓性基板により応力が緩和される。こうして、複数の挿入基板を配置することにより、接続信頼性が高い積層半導体パッケージを得ることができる。
【0063】
挿入基板に受動素子を形成した例について図16を参照して説明する。挿入基板201にはアルミナ基板を使用する。この挿入基板201に機械加工でLSI挿入エリアを形成した後、LSIの厚さに合せて厚さが100μmになるように研磨加工を行う。得られたアルミナ製の挿入基板の表面に、スクリーン印刷法を使用して、抵抗体204、インダクタ205、コンデンサ206、配線パターン208を形成する。先ず、挿入基板の片面に印刷して焼結して素子を形成した後、反対面に印刷し、焼結して素子を作製した。抵抗体としてはRuO2ペーストを使用する。また、インダクタ及び配線パターンはAgペーストを使用して作製し、コンデンサは導体部にAgペースト、誘電体層に誘電体ガラスペーストを使用して作製した。導体ペーストはAgのほか、Au、Cu、Ag−Pt、又はAg−Pd等のペーストを使用することも可能である。各種素子を形成した後、各素子の端子部にNi/Auめっきを施し、Auバンプを形成する。
【0064】
得られた挿入基板201と、厚さを100μmに研磨したAuバンプ形成済みのLSI6と可撓性基板101を使用し、図19の半導体パッケージと同様の製造方法により、半導体パッケージ301を作製する。
【0065】
こうして厚さ約150μmと薄型化された半導体パッケージに各種素子を内蔵することが可能となる。
【0066】
本発明においては、半導体パッケージの外形寸法を自由に設定できることから、図21に示すように、マザーボード7に半導体パッケージ301a及び301bを実装し、更にその2つのパッケージを跨ぐように半導体パッケージ301cを3次元的に実装することも可能となる。
【0067】
また、可撓性基板の折り曲げは1箇所、2箇所、3箇所又は4辺全ての方向でもよい。例えば、図22及び図23に示すように、挿入基板201を半導体デバイス6の一方向にのみ配置し、可撓性基板101を1箇所で折り曲げる半導体パッケージ301も可能であり、設計の自由度が高いパッケージ構造となる。
【0068】
【発明の効果】
以上詳述したように、本発明の半導体パッケージ及び積層半導体パッケージによれば、複数の半導体デバイスを薄型化したパッケージに収めることが可能となり、かつ、半導体デバイスの入出力端指数や外形寸法等からの制約を受けることなく積層して3次元パッケージ化することが可能になる。また、パッケージサイズ及びアウターバンプ位置を標準化することが可能になり、半導体デバイスの設計変更又は使用する半導体デバイスの変更に対して、最小限の設計変更で再製造への対応が可能になる。
【0069】
また、挿入基板の形状により、組立容易性の確保、磁気シールド効果、放熱効果などの機能を付加することが可能である。更には、受動素子の内装化や熱応力の緩和機能などを付加することも可能になる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る半導体パッケージを示す断面図である。
【図2】本発明の第2実施形態に係る半導体パッケージを示す断面図である。
【図3】本発明の半導体パッケージの組み立て方法を示す平面図である。
【図4】同じく、本発明の半導体パッケージの組み立て方法を示す平面図である。
【図5】本発明の第3実施形態に係る半導体パッケージを示す断面図である。
【図6】本発明の第4実施形態に係る半導体パッケージの逃げ部を示す平面図である。
【図7】本発明の第5実施形態に係る半導体パッケージの複数の挿入基板を示す平面図である。
【図8】本発明の第6実施形態に係る半導体パッケージの複数の挿入基板を示す断面図である。
【図9】同じくその平面図である。
【図10】本発明の第7実施形態に係る半導体パッケージの溝付挿入基板を示す断面図である。
【図11】同じくその平面図である。
【図12】溝形状の変形例を示す平面図である。
【図13】溝形状の変形例を示す平面図である。
【図14】溝形状の変形例を示す平面図である。
【図15】本発明の第8実施形態に係る半導体パッケージを示す断面図である。
【図16】本発明の第9実施形態に係る半導体パッケージを示す断面図である。
【図17】本発明の第10実施形態に係る半導体パッケージを示す断面図である。
【図18】本発明の第11実施形態に係る半導体パッケージの放熱フィンを示す断面図である。
【図19】本発明の第12実施形態に係る積層半導体パッケージを示す断面図である。
【図20】本発明の第13実施形態に係る積層半導体パッケージを示す断面図である。
【図21】積層型半導体パッケージの積層態様を示す配置図である。
【図22】本発明の第14実施形態に係る半導体パッケージを示す断面図である。
【図23】本発明の第15実施形態に係る半導体パッケージを示す断面図である。
【図24】挿入基板に設けたマーカーを示す図である。
【図25】(a)乃至(c)は、挿入基板に設けたマーカーとしての貫通孔を示す図である。
【図26】同じくその孔形成方法を示す図である。
【図27】(a)乃至(c)は、挿入基板に設けたマーカーとしての切欠を示す図である。
【図28】同じくその切欠を使用した挿入基板の位置決め方法を示す図である。
【図29】挿入基板を使用しないパッケージ構造を示す断面図である。
【図30】挿入基板を使用しない積層型パッケージ構造を示す断面図である。
【図31】従来の半導体パッケージを示す断面図である。
【図32】この従来の半導体パッケージを積層した状態を示す断面図である。
【図33】この積層型半導体パッケージをマザーボード基板上に実装した状態を示す断面図である。
【図34】アンダーフィル樹脂を充填した状態を示す断面図である。
【図35】従来の他の半導体パッケージを示す断面図である。
【図36】この従来の半導体パッケージを積層した状態を示す断面図である。
【図37】この積層型半導体パッケージをマザーボード基板上に実装した状態を示す断面図である。
【図38】絶縁性樹脂を充填した状態を示す断面図である。
【符号の説明】
1:アウターバンプ
2:インナーバンプ
3:配線
4:熱可塑性樹脂層
5:絶縁層
6:半導体デバイス(チップ)
7:マザーボード基板
8:開口部
9:電極パッド
10:ガイドピン
11:ドリル
101:可撓性基板
201:挿入基板
202:溝
203:コーティング層
204:抵抗
205:インダクタ
206:コンデンサ
207:端子
208:配線パターン
209:内層配線
210:ヴィア
211:フィン
212:切り欠き
213:マーカー
214:貫通穴
215:チップ挿入エリア
216:ガイド
301:半導体パッケージ
401:積層パッケージ
501:半導体チップ
502:インターポーザ基板
503:導電体
504:電極パッド
505:配線パターン
506:フレキシブルインターポーザ基板
507:はんだバンプ
508:アンダーフィル樹脂
509:絶縁性樹脂層
510:絶縁フィルム
511:マザーボード基板
512:熱可塑性絶縁樹脂[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a thin semiconductor package and a three-dimensionally stacked semiconductor package, and more particularly, to improve a package structure that enables standardization of a package size for facilitating packaging of semiconductor devices having different dimensions. The present invention relates to a semiconductor package and a stacked semiconductor package.
[0002]
[Prior art]
[Prior art]
31 to 34 are cross-sectional views showing a conventional semiconductor package described in Japanese Patent Laid-Open No. 8-335663 (Patent Document 1). In the semiconductor device shown in FIG. 31, the
[0003]
FIG. 32 is a stack of the semiconductor device shown in FIG. 31 using
[0004]
FIG. 33 is a cross-sectional view showing a state in which this three-dimensional semiconductor device is mounted on a
[0005]
Further, FIG. 34 shows an
[0006]
35 to 38 are cross-sectional views showing another conventional semiconductor device described in Japanese Patent Laid-Open No. 2001-196504 (Patent Document 2). In this semiconductor device, an
[0007]
This semiconductor device is greatly different from the semiconductor device shown in FIG. 31 in that a thermoplastic resin is used for the insulator of the interposer substrate. Since the
[0008]
FIG. 36 shows a small three-dimensional semiconductor device having the same size as a bare chip, in which the semiconductor device shown in FIG. 35 is stacked and mounted with
[0009]
FIG. 37 shows a state in which this three-dimensional semiconductor device is mounted on a
[0010]
In the semiconductor package shown in FIG. 31, by using the
[0011]
Furthermore, it is possible to form
[0012]
[Patent Document 1]
JP-A-8-335663
[Patent Document 2]
JP 2001-196504 A
[0013]
[Problems to be solved by the invention]
Although it is possible to reduce the planar mounting area and to achieve a higher density mounting by implementing three-dimensional mounting, there are also restrictions. As described above, it is possible to form a three-dimensional mounting structure as shown in FIG. 36 as long as the semiconductor devices have the same semiconductor device or the same outer dimensions, but semiconductor devices having different outer dimensions can be formed. For three-dimensional mounting, it is desired that the
[0014]
As a method for solving such a problem, it is conceivable to make the package size larger than that of the semiconductor device. This seems contrary to the feature that the package size can be made almost the same as that of the semiconductor device, but the feature of the package structure shown in FIG. 29 is that the thickness of the package can be reduced. In view of this, it can be said that one of effective means for high-density mounting is to three-dimensionally mount a thin package by increasing the package area to the minimum necessary.
[0015]
Further, as a means for reducing the manufacturing cost of the semiconductor device, a method of reducing the outer dimension and increasing the number of wafers taken per wafer is adopted. When such a design change is made, it is necessary to change the design of the
[0016]
As a method for solving such problems, standardization of the package size is desired, such as unifying the package size without depending on the semiconductor device, uniforming the package size, and making the electrode pad position constant. A structure in which the package size is larger than that of the semiconductor device is desired.
[0017]
The present invention has been made in view of such a problem, and the degree of freedom in designing the external dimensions of the semiconductor package does not depend on the semiconductor device, whereby the semiconductor package and the stacked type that can be easily implemented in three dimensions. An object is to provide a semiconductor package.
[0018]
[Means for Solving the Problems]
A semiconductor package according to the present invention is a semiconductor package for sealing a semiconductor device and an insertion substrate by bending a flexible substrate, and the semiconductor device has one or a plurality of connection electrodes on a circuit surface, The flexible substrate includes a wiring pattern and an insulating layer covering both surfaces of the wiring pattern, and the first layer of the insulating layer that contacts the semiconductor device is a thermoplastic resin, and the insulating layer The first layer of the layer has an internal connection electrode for electrical connection between the semiconductor device and the wiring pattern, and the second layer not in contact with the semiconductor device of the insulating layer is electrically connected to the wiring pattern. And one or a plurality of the insertion substrates are arranged around at least a part of a side surface of the semiconductor device surface,Table to which the flexible substrate is bondedThe surface is provided with a groove.
[0021]
Furthermore, at least one of the insertion substrates is formed of a rigid body, for example.
[0022]
Furthermore, at least one of the insertion substrates can be formed of an elastic body.
[0023]
And it can comprise so that a passive element may be formed in the said insertion board | substrate. In addition, alignment markers can be formed on the front and back surfaces of the insertion substrate.
[0024]
A stacked semiconductor package according to the present invention includes:The semiconductor packageAre electrically connected via the external connection electrode.
[0026]
According to the semiconductor package of the present invention, it becomes possible to freely design the outer dimensions and the arrangement of outer bumps responsible for connection between the semiconductor packages, and package different types of semiconductor devices having different outer dimensions and the number of input / output terminals. It becomes possible to implement three-dimensionally.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. FIG. 1 is a cross-sectional view showing a semiconductor package according to the first embodiment of the present invention, FIG. 2 is a cross-sectional view showing a semiconductor package according to the modification, and FIGS. 3 and 4 are views showing an assembly method thereof. The semiconductor package of this embodiment is on the circuit surface.Connection electrode, A
[0028]
Such a semiconductor package can be manufactured by the following manufacturing method. First, as shown in FIG. 4, the
[0029]
There are two possible orientations for connecting the semiconductor devices as shown in FIGS. 1 and 2, but either direction is acceptable. In the case of manufacturing in the direction shown in FIG. 2, it is formed on the
[0030]
Alternatively, the
[0031]
As the
[0032]
As the material of the
[0033]
The bent shape of the
[0034]
Further, when there is a design margin in the arrangement of the outer bumps 1a, as shown in FIG. 5, the bending of the
[0035]
As shown in FIG. 3, the shape of the
[0036]
In addition, as shown in FIG. 7, a plurality of
[0037]
As another method of using a plurality of insertion boards, as shown in FIGS. 8 and 9, a small window frame-like insertion board 201a is fitted outside a small window frame-like insertion board 201a, and the smaller one is used. It is also possible to arrange the
[0038]
The shape of the insertion board will be described in more detail. The insertion substrate is bonded to a flexible substrate on which a thermoplastic resin is formed. Usually, since it is desired to reduce the thickness of the semiconductor package, the insertion substrate to be used may be thinned to 500 μm or less, and further from 200 μm to 100 μm, and when the semiconductor device is further thinned, its thickness Accordingly, the insertion substrate is also used with an extremely thin thickness of 50 μm or less, for example, 20 μm. For such an extremely thin package, it is preferable to use a metal material such as stainless steel as an insertion substrate from the viewpoint of workability. When adhering such an insertion board to a flexible board before placing a semiconductor device, devise such as heating and pressurizing gradually from the end of the insertion board to the whole. By doing so, it is possible to prevent bubbles from being generated between the insertion substrate and the flexible substrate.
[0039]
However, it is preferable in terms of manufacturing process that the insertion substrate is formed after the semiconductor device is mounted. When the insertion substrate is bonded after the semiconductor device is bonded first, the pressurizing method as described above is not preferable because the influence on the semiconductor device can be considered. In particular, there is a concern about the influence of damage or the like in an extremely thin semiconductor device. On the other hand, air bubbles sandwiched between the insertion substrate and the flexible substrate may cause deformation of the semiconductor package due to a temperature rise due to heat generation of the external environment and the semiconductor device itself when the space is closed. This is not preferable because it affects the sex.
[0040]
Therefore, a device that does not become a closed space is required when installing the insertion board. As a method for this, it is effective to form a
[0041]
By adding a structure as described below to the insertion substrate, the semiconductor package of the present invention can have an additional function.
[0042]
For example, as shown in FIG. 15, by coating the surface of the
[0043]
In addition, as shown in FIG. 16, a
[0044]
Similarly, as shown in FIG. 17, it is also possible to use a printed wiring board as the
[0045]
In addition, as shown in FIG. 18, it is possible to provide a heat dissipation effect by providing
[0046]
The semiconductor package of the present invention is advantageous in that it can be three-dimensionally mounted by connecting the semiconductor packages up and down via outer bumps provided on the front and back surfaces of the package. In this three-dimensional mounting, the outer bump and the electrode pad that receives it are aligned and mounted. However, if the positional accuracy of the electrode pad or the outer bump is poor, mounting becomes difficult. In the
[0047]
Although there is a method of forming the
[0048]
In this way, the through holes 214a have the same positional relationship in the
[0049]
In addition, when the positional accuracy of the outer bumps of the
[0050]
Next, a stacked semiconductor package according to an embodiment of the present invention will be described. FIG. 19 is a cross-sectional view showing this stacked semiconductor package. First, a method for manufacturing this stacked semiconductor package will be described. As semiconductor devices, for example, three types of memory LSIs and one type of logic LSIs having different dimensions are prepared. For example, a memory LSI has an outer dimension of about 5 mm to 10 mm and an input / output end index of about 50 pins, and a logic LSI has an outer dimension of about 10 mm and an input / output end index of about 200 pins. Each LSI is polished to 50 μm, and gold bumps are formed on each input / output terminal.
[0051]
As a flexible substrate, a substrate is formed in which a thermoplastic polyimide film having a thickness of about 20 μm is formed on the front and back surfaces of a copper foil having a thickness of 18 μm. At locations where the inner and outer bumps of the thermoplastic polyimide film are connected, holes are drilled by laser processing, and after various normal pretreatments, Ni plating and Au plating are applied as barrier metals.
[0052]
For example, a stainless steel plate having a thickness of 50 μm and an external dimension of 10 mm × 15 mm is used as the insertion substrate. As the LSI insertion area, four types of insertion substrates are manufactured by etching according to the external dimensions of each LSI.
[0053]
First, an LSI is mounted on a flexible substrate, and a normal flip chip mounter is used for mounting. A flexible substrate is fixed by vacuum suction on a heatable stage, and the LSI is mounted after alignment by a camera. In mounting this LSI, Au bumps are flexible substrateInternal connection electrodeA pressure was applied so that the pad could be bonded, and heating was performed. By setting the heating to a temperature at which the fluidity of the thermoplastic polyimide film is sufficiently developed, the bonding portion can be sealed together with the bonding of the Au bump portion.
[0054]
Next, the insertion substrate was joined by the same process. In this case, since there is no bonding by the bump, the pressurizing amount and the heating amount can be set lower.
[0055]
After fixing the insertion substrate to the flexible substrate, the flexible substrate is bent along one side of the insertion substrate, and the flexible substrate is pressed against the surface opposite to the previously bonded surface with a sufficiently heated jig. I fixed it.
[0056]
After sufficiently cooling the flexible substrate, the sample is taken out from the stage of the flip chip mounter, and the outer bump is formed in advance on the outer periphery.External connection electrodeA flux was applied to the pad, and a solder ball was mounted thereon. A solder ball having a SnPb eutectic composition and a diameter of 0.3 mm was used, but any other SnPb-based composition, Sn-Ag-based, Sn-Zn-based Pb-free solder, etc. may be used. After mounting the solder balls, they were put into a reflow furnace to form solder bumps (outer bumps) on the semiconductor package. After putting in the reflow furnace, the semiconductor package was washed and dried.
[0057]
The four
[0058]
In the
[0059]
FIG. 20 is a cross-sectional view showing a
[0060]
The
[0061]
After forming outer bumps on the obtained
[0062]
The obtained laminated
[0063]
An example in which a passive element is formed on the insertion substrate will be described with reference to FIG. An alumina substrate is used as the
[0064]
Using the obtained
[0065]
In this way, various elements can be incorporated in the thinned semiconductor package having a thickness of about 150 μm.
[0066]
In the present invention, since the external dimensions of the semiconductor package can be freely set, as shown in FIG. 21, the
[0067]
Further, the flexible substrate may be bent in one direction, two places, three places, or all four sides. For example, as shown in FIG. 22 and FIG. 23, a
[0068]
【The invention's effect】
As described above in detail, according to the semiconductor package and the laminated semiconductor package of the present invention, it becomes possible to fit a plurality of semiconductor devices into a thin package, and from the input / output end index and external dimensions of the semiconductor device. It is possible to form a three-dimensional package by stacking without being restricted. Further, it becomes possible to standardize the package size and the outer bump position, and it becomes possible to cope with remanufacturing with a minimum design change in response to a change in the design of the semiconductor device or a change in the semiconductor device to be used.
[0069]
Moreover, functions such as ensuring ease of assembly, a magnetic shield effect, and a heat dissipation effect can be added depending on the shape of the insertion board. Furthermore, it becomes possible to add a passive element to the interior, a thermal stress relaxation function, and the like.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a semiconductor package according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
FIG. 3 is a plan view illustrating a method for assembling a semiconductor package according to the present invention.
FIG. 4 is also a plan view showing a method for assembling a semiconductor package of the present invention.
FIG. 5 is a cross-sectional view showing a semiconductor package according to a third embodiment of the present invention.
FIG. 6 is a plan view showing a relief portion of a semiconductor package according to a fourth embodiment of the present invention.
FIG. 7 is a plan view showing a plurality of insertion substrates of a semiconductor package according to a fifth embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a plurality of insertion substrates of a semiconductor package according to a sixth embodiment of the present invention.
FIG. 9 is a plan view of the same.
FIG. 10 is a cross-sectional view showing a grooved insertion substrate of a semiconductor package according to a seventh embodiment of the present invention.
FIG. 11 is a plan view of the same.
FIG. 12 is a plan view showing a modification of the groove shape.
FIG. 13 is a plan view showing a modification of the groove shape.
FIG. 14 is a plan view showing a modification of the groove shape.
FIG. 15 is a cross-sectional view showing a semiconductor package according to an eighth embodiment of the present invention.
FIG. 16 is a cross-sectional view showing a semiconductor package according to a ninth embodiment of the invention.
FIG. 17 is a cross-sectional view showing a semiconductor package according to a tenth embodiment of the present invention.
FIG. 18 is a cross-sectional view showing a heat dissipation fin of a semiconductor package according to an eleventh embodiment of the present invention.
FIG. 19 is a cross-sectional view showing a stacked semiconductor package according to a twelfth embodiment of the present invention.
FIG. 20 is a cross-sectional view showing a stacked semiconductor package according to a thirteenth embodiment of the present invention.
FIG. 21 is a layout view showing a stacking mode of a stacked semiconductor package.
FIG. 22 is a cross-sectional view showing a semiconductor package according to a fourteenth embodiment of the present invention.
FIG. 23 is a cross-sectional view showing a semiconductor package according to a fifteenth embodiment of the present invention.
FIG. 24 is a diagram showing a marker provided on the insertion board.
FIGS. 25A to 25C are diagrams showing through holes as markers provided on the insertion board; FIGS.
FIG. 26 is a view similarly showing the hole forming method.
FIGS. 27A to 27C are diagrams showing notches as markers provided on the insertion board; FIGS.
FIG. 28 is a view showing a method for positioning an insertion board using the cutout.
FIG. 29 is a cross-sectional view showing a package structure that does not use an insertion substrate.
FIG. 30 is a cross-sectional view showing a stacked package structure that does not use an insertion substrate.
FIG. 31 is a cross-sectional view showing a conventional semiconductor package.
FIG. 32 is a cross-sectional view showing a state in which the conventional semiconductor packages are stacked.
FIG. 33 is a cross-sectional view showing a state in which this stacked semiconductor package is mounted on a motherboard substrate.
FIG. 34 is a cross-sectional view showing a state in which an underfill resin is filled.
FIG. 35 is a cross-sectional view showing another conventional semiconductor package.
FIG. 36 is a cross-sectional view showing a state in which the conventional semiconductor packages are stacked.
FIG. 37 is a cross-sectional view showing a state in which this stacked semiconductor package is mounted on a motherboard substrate.
FIG. 38 is a cross-sectional view showing a state in which an insulating resin is filled.
[Explanation of symbols]
1: Outer bump
2: Inner bump
3: Wiring
4: Thermoplastic resin layer
5: Insulating layer
6: Semiconductor device (chip)
7: Motherboard board
8:Aperture
9: Electrode pad
10: Guide pin
11: Drill
101: Flexible substrate
201: Insertion board
202: Groove
203: Coating layer
204: Resistance
205: Inductor
206: Capacitor
207: Terminal
208: Wiring pattern
209: Inner layer wiring
210: Via
211: Fin
212: Notch
213: Marker
214: Through hole
215: Chip insertion area
216: Guide
301: Semiconductor package
401: Stacked package
501: Semiconductor chip
502: Interposer substrate
503: Conductor
504: Electrode pad
505: Wiring pattern
506: Flexible interposer substrate
507: Solder bump
508: Underfill resin
509: Insulating resin layer
510: Insulating film
511: Motherboard board
512: Thermoplastic insulating resin
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