JP4039161B2

JP4039161B2 - Manufacturing method of semiconductor substrate

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Publication number: JP4039161B2
Application number: JP2002221778A
Authority: JP
Inventors: 大輔岸本; 進岩本
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-07-30
Filing date: 2002-07-30
Publication date: 2008-01-30
Anticipated expiration: 2022-07-30
Also published as: JP2004063894A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板の製造方法に関し、特に第１導電型の半導体基板に形成されたトレンチ内に第２導電型の半導体をエピタキシャル成長させることにより、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ−ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ−ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
【０００３】
その一方で、高抵抗のｎ−ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ−ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ−ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【０００５】
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である（欧州特許出願第００５３８５４号、米国特許第５２１６２７５号、米国特許第５４３８２１５号、特開平９−２６６３１１号など）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
上述した並列ｐｎ接合構造を有する半導体基板を低コストで、かつ高良品率で量産する方法として、ｎ型半導体基板にトレンチを形成し、そのトレンチの内部をｐ型半導体よりなるエピタキシャル成長層で埋め込む方法が公知である（特開２００２−１２４４７４号、特開２００１−１２７２８９号、特開２００１−１９６５７３号など）。この方法では、図２８に示すように、ｐ型半導体２のエピタキシャル成長が終了すると、半導体基板１の表面に１〜数μｍの段差や、酸化膜３やポリシリコン４が残るため、基板表面を研磨して（研磨厚：ｄ）、酸化膜３やポリシリコン４を除去するとともに、平坦化する必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、通常、ＭＯＳＦＥＴ等の半導体素子を形成する際のマスク合わせに利用されるトレンチ（以下、ターゲットトレンチとする）の深さは、１μｍ以下であるため、従来の並列ｐｎ接合構造を有する半導体基板において、上述した平坦化処理をおこなうと、研磨によりターゲットトレンチが消滅してしまう。その結果、基板表面にＭＯＳＦＥＴ等を形成する際に、ＭＯＳＦＥＴのパターンと並列ｐｎ接合構造のパターンとを合わせるのが困難になるという問題点がある。
【０００８】
そこで、ターゲットトレンチが平坦化処理の研磨により消滅するのを防ぐため、研磨により除去される表面層の厚さよりも深いターゲットトレンチを形成することが考えられる。しかし、そうすると、フォトリソグラフィー工程においてターゲットパターンによるレジストむらやレジスト残りが生じやすいという問題点がある。
【０００９】
また、並列ｐｎ接合構造を形成するためのトレンチと、ターゲットトレンチとを同時に形成する場合、ターゲットトレンチがエピタキシャル成長層により埋め込まれるのを防ぐため、エピタキシャル成長をおこなう前に、ターゲットトレンチの内壁を酸化膜で被覆しておく必要がある。そのためには、一旦、本来のトレンチとターゲットトレンチの両方の内壁を酸化膜で被覆した後に、本来のトレンチの酸化膜を選択的に除去すればよい。しかし、その場合には、フォトリソグラフィー工程が増えるため、上述したレジストむらやレジスト残りが発生しやすくなるという問題点がある。
【００１０】
また、図２９に示すように、あらかじめ、研磨により除去される深さｄの表面層よりも深いところに酸化膜領域５を埋め込んでおき、トレンチの形成、エピタキシャル成長および基板表面の研磨をおこなった後に、この酸化膜領域５をマスク合わせ用のマーカーとして利用することが考えられる。しかし、一般に、半導体結晶の内部に孤立した酸化膜領域を形成するのは困難である。また、トレンチ形成直後のフッ酸洗浄工程において、酸化膜領域５の酸化物が溶け出すおそれがある。また、酸化膜領域５の上には、多結晶などの低品質な結晶よりなる半導体６が生成されやすい。酸化膜領域５の上に大量の多結晶が生成されると、研磨工程において研磨面に傷がつきやすくなるという問題点がある。
【００１１】
本発明は、上記問題点に鑑みてなされたものであって、半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させることにより、並列ｐｎ接合構造を形成する際に、ＭＯＳＦＥＴ等の半導体素子の形成時に利用されるマスク合わせ用のターゲットトレンチを形成するようにした半導体基板の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１導電型の半導体基板に第１のトレンチを形成する工程と、前記第１のトレンチの内側全面と、前記半導体基板の表面の一部をマスクで被覆する工程と、前記半導体基板の、前記マスクにより被覆されていない領域に、前記第１のトレンチよりも深い第２のトレンチを形成する工程と、前記第２のトレンチ内に第２導電型の半導体をエピタキシャル成長させる工程と、前記マスクの除去後に、表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、を含むことを特徴とする。
【００１４】
また、上記目的を達成するため、本発明は、第１導電型の半導体基板に第１のトレンチおよび第２のトレンチを形成する工程と、前記第１のトレンチおよび前記第２のトレンチの内側に第２導電型の半導体をエピタキシャル成長させる工程と、前記第１のトレンチを基準として、前記第１のトレンチ部分が開口するマスクを形成し、前記第１のトレンチをさらに掘り下げる工程と、前記マスクの除去後に、表面を、前記第２のトレンチの深さの１／５以下に相当する厚さ分だけ研磨して平坦化する工程と、を含むことを特徴とする。
【００１６】
これらの発明によれば、第１のトレンチがターゲットトレンチとなり、第２のトレンチを利用して並列ｐｎ接合構造が形成される。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１〜図８は、本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。まず、図１に示すように、低抵抗のｎ型シリコン半導体基板１１を用意し、その表面にトレンチエッチングのマスクとなる酸化膜１２を形成する。なお、マスクは、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図２に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜１２の一部を除去し、半導体基板１１の、ターゲットトレンチとなる第１のトレンチの形成領域１３を露出させる。
【００１８】
ついで、図３に示すように、プラズマエッチングやＲＩＥ（反応性イオンエッチング）や異方性ウェットエッチング等の異方性エッチングをおこない、ターゲットトレンチとなる第１のトレンチ１４を形成する。その後、トレンチ形成時に発生する付着物を除去するため、フッ酸洗浄をおこなう。その際、マスクとした酸化膜１２を完全に除去してもよいし、残しておいてもよい。
【００１９】
ついで、図４に示すように、基板表面および第１のトレンチ１４の内側に酸化膜１５を形成する。この酸化膜１５は、トレンチエッチングのマスクになるとともに、第１のトレンチ１４の内壁を保護する保護膜となる。なお、このマスク兼保護膜は、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図５に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜１５の一部を除去し、半導体基板１１の、並列ｐｎ接合構造を形成するためのトレンチとなる第２のトレンチの形成領域１６を露出させる。
【００２０】
ついで、図６に示すように、プラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこない、並列ｐｎ接合構造を形成するためのトレンチとなる第２のトレンチ１７を形成する。その後、トレンチ形成時に発生する付着物を除去するため、フッ酸洗浄をおこなう。その際、フッ酸濃度と洗浄時間を調整して、少なくとも第１のトレンチ１４の内壁に酸化膜１５が残るようにする。
【００２１】
ついで、気相成長（ＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法または液相成長（ＬＰＥ）法等により、ｐ型半導体のエピタキシャル成長をおこない、第２のトレンチ１７をｐ型半導体で埋めてｐ型半導体領域１８を形成する。その際、第１のトレンチ１４の内側には、酸化膜１５上に多結晶などが析出しないか、析出しても、後に酸化膜１５とともに除去され得る程度の析出量であることが望ましい。
【００２２】
そのためには、たとえば半導体材料がシリコンであり、ＣＶＤ法またはＭＢＥ法を採用する場合には、半導体表面にハロゲンを含むガスが供給されることが望ましい。その理由は、ハロゲンには、酸化膜の表面に析出する多結晶を除去する作用があるからである。たとえば、ハロゲンを含むガスとして、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）やトリクロロシラン（ＳｉＨＣｌ₃）を用いることができる。この場合には、原料のシリコンとハロゲンである塩素が半導体表面に供給される。それによって、酸化膜１５の表面にポリシリコンが析出するのが抑制されるので、第１のトレンチ１４がポリシリコンで埋め込まれることはない。
【００２３】
あるいは、成長ガスとしてモノシラン（ＳｉＨ₄）やジシラン（Ｓｉ₂Ｈ₆）を使用する場合には、これらのガスとともに微量の塩素ガス（Ｃｌ₂）または塩酸（ＨＣｌ）を供給すればよい。また、たとえば半導体材料がシリコンであり、ＬＰＥ法を採用する場合、通常の成長条件であれば、酸化膜１５の表面にポリシリコンが析出することはない。
【００２４】
エピタキシャル成長が終了すると、図７に示すように、基板表面の高さは不揃いとなり、１〜数μｍ程度の凸凹が残っていたり、微小なポリシリコン１９が生成されていることがある。そこで、フッ酸洗浄をおこなって酸化膜１５を除去する。つづいて、たとえばＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、基板表面を、第１のトレンチ１４の深さよりも浅いところまで研磨する。
【００２５】
ただし、研磨量が多くなるとコスト的に無駄が増えるので、研磨厚さは第２のトレンチ１７の深さの１／５以下に相当する厚さであることが望ましい。したがって、第１のトレンチ１４の深さは、第２のトレンチ１７の深さの１／５よりも大きいことが望ましい。
【００２６】
この研磨によって、図８に示すように、段差のない、鏡面状態の基板表面が得られるとともに、半導体基板１１にはターゲットトレンチ（第１のトレンチ１４）が残る。数μｍの凸凹を研磨して基板表面を鏡面状態に仕上げるのは、従来技術で十分可能である。したがって、上述した製造方法によれば、ターゲットトレンチと並列ｐｎ接合構造を有する半導体基板が得られる。
【００２７】
なお、エピタキシャル成長後、基板表面に残る酸化膜１５を研磨ストップ層として研磨をおこなった後、酸化膜１５を除去し、再び所定の時間だけ研磨をおこなうことにより、第２のトレンチ１７の深さの１／５以下に相当する厚さ分だけ研磨するようにしてもよい。
【００２８】
図９に、実施の形態１により製造された半導体基板の一例の断面斜視図を示す。また、図１０にその平面パターンの一例を示す。図示例では、ターゲットトレンチ（第１のトレンチ１４）の平面パターンを十字状としたが、これに限るものではない。また、並列ｐｎ接合構造の平面パターンをストライプ状としたが、これに限らず、たとえばセル状でもよい。なお、図１０において、符号１０はウェハのイメージを示している。
【００２９】
上述した実施の形態１によれば、半導体基板１１に第１のトレンチ１４がターゲットトレンチとして残り、また、第２のトレンチ１７を利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。
【００３０】
実施の形態２．
図１１〜図１９は、本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。なお、実施の形態１と同じ構成については、実施の形態１と同一の符号を付し、重複する説明を省略する。まず、実施の形態１と同様にして、低抵抗のｎ型シリコン半導体基板１１に深さが１μｍ以下の第１のトレンチ２４を形成する（図１１）。ついで、実施の形態１と同様にして、マスク兼保護膜となる酸化膜１５を形成し（図１２）、第２のトレンチの形成領域１６を露出させ（図１３）、第２のトレンチ１７を形成した後（図１４）、エピタキシャル成長により第２のトレンチ１７の内側にｐ型半導体領域１８を形成する（図１５）。
【００３１】
ついで、フッ酸洗浄をおこなって酸化膜１５を除去する。これは、エピタキシャル成長時に高温でハロゲンや水素にさらされることによって、酸化膜１５の膜質が劣化するからである。しかる後、図１６に示すように、基板表面および第１のトレンチ２４の内側に、トレンチエッチングのマスクとなる酸化膜２５を形成する。なお、このマスクは、酸化膜に限らず、窒化膜などの絶縁膜でもよい。そして、図１７に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜２５の、第１のトレンチ２４の底面部分を除去し、第１のトレンチ２４の底面２６を露出させる。このときのフォトリソグラフィー工程では、第１のトレンチ２４をマスク合わせのターゲットトレンチとして利用する。
【００３２】
ついで、図１８に示すように、プラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングにより、第１のトレンチ２４の底面をさらに深く掘り下げ、第１のトレンチ２４を最終的な形状とする。ついで、フッ酸洗浄をおこなって酸化膜２５を除去した後、ＣＭＰ法等により基板表面を、第１のトレンチ２４が深さ１μｍ以下の窪みとして残るように研磨する。この研磨によって、図１９に示すように、段差のない、鏡面状態の基板表面が得られるとともに、半導体基板１１にはターゲットトレンチ（第１のトレンチ２４）が残る。したがって、上述した製造方法によれば、ターゲットトレンチと並列ｐｎ接合構造を有する半導体基板が得られる。
【００３３】
なお、第１のトレンチ２４の底面を掘り下げる代わりに、図２０に示す断面斜視図のように、第１のトレンチ２４とは別の第３のトレンチ２７を形成し、この第３のトレンチ２７をターゲットトレンチとしてもよい。この第３のトレンチ２７を形成するためのフォトリソグラフィー工程では、第１のトレンチ２４をマスク合わせのターゲットトレンチとして利用する。また、第３のトレンチ２７の深さは、ＣＭＰ法等により基板表面を研磨した際に、第３のトレンチ２７が深さ１μｍ以下の窪みとして残る程度であるのが望ましい。
【００３４】
上述した実施の形態２によれば、半導体基板１１に第１のトレンチ２４または第３のトレンチ２７がターゲットトレンチとして残り、また、第２のトレンチ１７を利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。また、実施の形態２によれば、第１のトレンチ２４の深さが１μｍ以下であるため、第２のトレンチ１７を形成する際に、レジスト膜厚にむらが生じたり、第１のトレンチ２４の内部にレジスト残りが発生したりするのを、回避することができる。
【００３５】
参考例．
図２１〜図２４は、参考例による製造途中の半導体基板の概略を示す縦断面図である。なお、実施の形態１と同じ構成については、実施の形態１と同一の符号を付し、重複する説明を省略する。まず、図２１に示すように、低抵抗のｎ型シリコン半導体基板１１の表面に、トレンチエッチングのマスクとなる酸化膜１２を形成し、その酸化膜１２の一部をフォトリソグラフィー技術によって除去し、半導体基板１１の、ターゲットトレンチとなる第１のトレンチの形成領域３３、および並列ｐｎ接合構造を形成するためのトレンチとなる第２のトレンチの形成領域１６を露出させる。
【００３６】
ついで、図２２に示すように、第１のトレンチ３４および第２のトレンチ１７を形成する。その際、第１のトレンチ３４の開口幅が、スクラブラインの幅以下で、かつ第２のトレンチ１７の開口幅の１．５倍よりも大きくなるようにするのが望ましい。ついで、図２３に示すように、第１のトレンチ３４の内側および第２のトレンチ１７の内側にｐ型半導体領域１８をエピタキシャル成長させる。その際、第２のトレンチ１７がエピタキシャル成長層（ｐ型半導体領域１８）により丁度埋め込まれた時点でエピタキシャル成長を終了する。第１のトレンチ３４は、その開口幅が第２のトレンチ１７の開口幅よりも大きいため、エピタキシャル成長層により完全に埋め込まれずに、残る。
【００３７】
ついで、図２４に示すように、酸化膜１２を除去した後、ＣＭＰ法等による所定時間の研磨により、第２のトレンチ１７の深さの１／５以下に相当する厚さ分だけ基板表面を研磨する。第１のトレンチ３４の深さは第２のトレンチ１７とほぼ同じであるため、研磨の後も、第１のトレンチ３４はターゲットトレンチとして残る。したがって、上述した製造方法によれば、ターゲットトレンチと並列ｐｎ接合構造を有する半導体基板が得られる。
【００３８】
上述した参考例によれば、半導体基板１１に第１のトレンチ３４がターゲットトレンチとして残り、また、第２のトレンチ１７を利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。また、参考例によれば、実施の形態１および実施の形態２よりも少ない工程数で製造することができる。
【００３９】
実施の形態３．
図２５〜図２７は、本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。なお、実施の形態１と同じ構成については、実施の形態１と同一の符号を付し、重複する説明を省略する。実施の形態３では、低抵抗のｎ型シリコン半導体基板１１に、ターゲットトレンチとなる第１のトレンチ４４と、並列ｐｎ接合構造を形成するためのトレンチとなる第２のトレンチ１７を、ほぼ同じ開口幅となるように形成する。
【００４０】
そして、図２５に示すように、第１のトレンチ４４の内側および第２のトレンチ１７の内側に、第２のトレンチ１７が丁度埋め込まれるように、ｐ型半導体領域１８をエピタキシャル成長させる。その際、第１のトレンチ４４もエピタキシャル成長層（ｐ型半導体領域１８）により埋め込まれるが、上から見たときに、第１のトレンチ４４のパターンを確認することは可能である。
【００４１】
ついで、図２６に示すように、第１のトレンチ４４をマスク合わせのターゲットトレンチとして利用して、基板表面に、第１のトレンチ４４を露出させた酸化膜２５等のマスクを形成する。そして、トレンチエッチングにより第１のトレンチ４４を、第２のトレンチ１７の深さの１／５よりも深くなるように、掘り下げる。
【００４２】
ついで、図２７に示すように、酸化膜２５を除去した後、ＣＭＰ法等による所定時間の研磨により、第２のトレンチ１７の深さの１／５以下に相当する厚さ分だけ基板表面を研磨する。その際、研磨厚は、第１のトレンチ４４が深さ１μｍ以下の窪みとして残る程度であるのが望ましい。この研磨によって、段差のない、鏡面状態の基板表面が得られるとともに、半導体基板１１にターゲットトレンチ（第１のトレンチ４４）が形成される。したがって、上述した製造方法によれば、ターゲットトレンチと並列ｐｎ接合構造を有する半導体基板が得られる。
【００４３】
なお、エピタキシャル成長後に第１のトレンチ４４を掘り下げる代わりに、第１のトレンチ４４とは別の第３のトレンチを形成し、この第３のトレンチをターゲットトレンチとしてもよい（図２０参照）。この第３のトレンチ２７を形成するためのフォトリソグラフィー工程では、第１のトレンチ４４をマスク合わせのターゲットトレンチとして利用する。また、ＣＭＰ法等による研磨後に、第３のトレンチ２７の深さは１μｍ以下であるのが望ましい。
【００４４】
上述した実施の形態３によれば、半導体基板１１に第１のトレンチ４４または第３のトレンチがターゲットトレンチとして残り、また、第２のトレンチ１７を利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。また、実施の形態３によれば、実施の形態１および実施の形態２よりも少ない工程数で製造することができる。
【００４５】
なお、上述した各実施の形態においては、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、その逆の場合も同様である。また、本発明は、シリコン半導体に限らず、たとえばＳｉＣなどの化合物半導体にも適用可能である。また、本発明方法により製造された半導体基板は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等の、並列ｐｎ接合構造の耐圧構造を有するデバイスの製造に使用される。
【００４６】
【発明の効果】
本発明によれば、第１のトレンチがターゲットトレンチとなり、第２のトレンチを利用して並列ｐｎ接合構造が形成されるので、並列ｐｎ接合構造を有する半導体基板を製造する際に、ターゲットトレンチを一緒に形成することができる。したがって、この半導体基板の表面にＭＯＳＦＥＴなどのデバイスを形成する際に、デバイスを高い精度で高密度に形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図２】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図３】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図４】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図５】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図６】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図７】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図８】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図９】本発明の実施の形態１により製造された半導体基板の一例を示す断面斜視図である。
【図１０】本発明の実施の形態１により製造された半導体基板の一例を示す平面図である。
【図１１】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１２】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１３】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１４】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１５】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１６】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１７】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１８】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１９】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図２０】本発明の実施の形態２により製造された半導体基板の一例を示す断面斜視図である。
【図２１】参考例による製造途中の半導体基板の概略を示す縦断面図である。
【図２２】参考例による製造途中の半導体基板の概略を示す縦断面図である。
【図２３】参考例による製造途中の半導体基板の概略を示す縦断面図である。
【図２４】参考例による製造途中の半導体基板の概略を示す縦断面図である。
【図２５】本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。
【図２６】本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。
【図２７】本発明の実施の形態３による製造途中の半導体基板の概略を示す縦断面図である。
【図２８】従来の並列ｐｎ接合構造を有する半導体基板のエピタキシャル成長後の基板表面の様子を示す縦断面図である。
【図２９】従来の並列ｐｎ接合構造を有する半導体基板のエピタキシャル成長後の基板表面の様子を示す縦断面図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor substrate, and more particularly, an n-type semiconductor region and a p-type semiconductor region are alternately formed by epitaxially growing a second conductivity type semiconductor in a trench formed in a first conductivity type semiconductor substrate. The present invention relates to a method for manufacturing a semiconductor substrate having a parallel pn junction structure that is repeatedly bonded to each other.
[0002]
[Prior art]
In general, semiconductor elements are classified into a horizontal element having electrodes formed on one side and a vertical element having electrodes on both sides. In the vertical semiconductor element, the direction in which the drift current flows in the on state is the same as the direction in which the depletion layer due to the reverse bias voltage extends in the off state. In a normal planar type n-channel vertical MOSFET (insulated gate field effect transistor), the high-resistance n-drift layer portion functions as a region in which a drift current flows in the vertical direction when in the ON state. Therefore, if the current path of the n-drift layer is shortened, the drift resistance is lowered, so that the substantial on-resistance of the MOSFET is reduced.
[0003]
On the other hand, the portion of the high resistance n− drift layer is depleted in the off state to increase the breakdown voltage. Therefore, when the n-drift layer is thinned, the width of the drain-base depletion layer proceeding from the pn junction between the P base region and the drift region is narrowed, and the critical electric field strength of silicon is reached quickly. It will decline. On the other hand, in a semiconductor device with a high breakdown voltage, since the n-drift layer is thick, the on-resistance increases and the loss increases. Thus, there is a trade-off relationship between on-resistance and breakdown voltage.
[0004]
This trade-off relationship is also known to hold in semiconductor devices such as IGBTs (insulated gate bipolar transistors), bipolar transistors, and diodes. This trade-off relationship is also common to lateral semiconductor elements in which the direction in which the drift current flows in the on state and the direction in which the depletion layer extends in the off state are different.
[0005]
As a solution to the above-described problem due to the trade-off relationship, a superjunction semiconductor element having a parallel pn structure in which a drift layer is formed by alternately and repeatedly joining n-type drift regions and p-type partition regions having a high impurity concentration is known. (European Patent Application No. 0053854, U.S. Pat. No. 5,216,275, U.S. Pat. No. 5,438,215, JP-A-9-266611, etc.). In the semiconductor element having such a structure, even when the impurity concentration of the parallel pn structure is high, the depletion layer extends laterally from each pn junction extending in the vertical direction of the parallel pn structure in the off state, and the entire drift region Therefore, a high breakdown voltage can be achieved.
[0006]
As a method for mass-producing the semiconductor substrate having the parallel pn junction structure described above at low cost and with a high yield rate, a method of forming a trench in an n-type semiconductor substrate and embedding the inside of the trench with an epitaxial growth layer made of a p-type semiconductor Are known (JP 2002-124474, JP 2001-127289, JP 2001-196573, etc.). In this method, as shown in FIG. 28, when the epitaxial growth of the p-type semiconductor 2 is completed, the step of 1 to several μm, the oxide film 3 and the polysilicon 4 remain on the surface of the semiconductor substrate 1, so that the substrate surface is polished. Therefore, it is necessary to remove the oxide film 3 and the polysilicon 4 and planarize them (polishing thickness: d).
[0007]
[Problems to be solved by the invention]
However, since the depth of a trench (hereinafter referred to as a target trench) that is usually used for mask alignment when forming a semiconductor element such as a MOSFET is 1 μm or less, a semiconductor substrate having a conventional parallel pn junction structure In this case, when the above-described planarization process is performed, the target trench disappears due to polishing. As a result, when forming a MOSFET or the like on the substrate surface, there is a problem that it is difficult to match the pattern of the MOSFET and the pattern of the parallel pn junction structure.
[0008]
Therefore, in order to prevent the target trench from disappearing by the planarization polishing, it is conceivable to form a target trench deeper than the thickness of the surface layer removed by the polishing. However, in this case, there is a problem that resist unevenness and resist residue due to the target pattern are likely to occur in the photolithography process.
[0009]
In addition, when the trench for forming the parallel pn junction structure and the target trench are formed at the same time, the inner wall of the target trench is made of an oxide film before the epitaxial growth is performed in order to prevent the target trench from being buried by the epitaxial growth layer. It is necessary to coat it. For this purpose, once the inner walls of both the original trench and the target trench are covered with an oxide film, the oxide film in the original trench may be selectively removed. However, in this case, there is a problem that the resist unevenness and the resist residue are likely to occur because the number of photolithography processes increases.
[0010]
Also, as shown in FIG. 29, after oxide film region 5 is buried in advance deeper than the surface layer of depth d to be removed by polishing, trench formation, epitaxial growth and substrate surface polishing are performed. It is conceivable to use the oxide film region 5 as a mask alignment marker. However, it is generally difficult to form an isolated oxide film region inside a semiconductor crystal. Further, in the hydrofluoric acid cleaning step immediately after the trench formation, the oxide in the oxide film region 5 may be dissolved. In addition, a semiconductor 6 made of a low-quality crystal such as a polycrystal is easily formed on the oxide film region 5. When a large amount of polycrystal is generated on the oxide film region 5, there is a problem that the polished surface is easily damaged in the polishing process.
[0011]
The present invention has been made in view of the above-described problems. When a parallel pn junction structure is formed by forming a trench in a semiconductor substrate and epitaxially growing the semiconductor in the trench, a semiconductor element such as a MOSFET is provided. An object of the present invention is to provide a method of manufacturing a semiconductor substrate in which a target trench for mask alignment used at the time of forming is formed.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a step of forming a first trench in a semiconductor substrate of a first conductivity type, the entire inner surface of the first trench, and a part of the surface of the semiconductor substrate as a mask. A step of covering, a step of forming a second trench deeper than the first trench in a region of the semiconductor substrate not covered by the mask, and a second conductivity type in the second trench. A step of epitaxially growing a semiconductor, and a step of polishing and planarizing the surface by a thickness corresponding to 1/5 or less of the depth of the second trench after the removal of the mask. And
[0014]
In order to achieve the above object, the present invention includes a step of forming a first trench and a second trench in a first conductivity type semiconductor substrate, and an inner side of the first trench and the second trench. A step of epitaxially growing a semiconductor of a second conductivity type, a step of forming a mask in which the first trench portion is opened with reference to the first trench, and further digging down the first trench; and removal of the mask And a step of polishing and planarizing the surface by a thickness corresponding to 1/5 or less of the depth of the second trench.
[0016]
According to these inventions, the first trench serves as the target trench, and the parallel pn junction structure is formed using the second trench.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Embodiment 1 FIG.
1 to 8 are longitudinal sectional views showing an outline of a semiconductor substrate being manufactured according to the first embodiment of the present invention. First, as shown in FIG. 1, a low-resistance n-type silicon semiconductor substrate 11 is prepared, and an oxide film 12 serving as a mask for trench etching is formed on the surface thereof. The mask is not limited to the oxide film, but may be an insulating film such as a nitride film. Then, as shown in FIG. 2, a part of the oxide film 12 is removed by a photolithography technique using a mask (not shown) to expose the first trench formation region 13 serving as the target trench of the semiconductor substrate 11. .
[0018]
Next, as shown in FIG. 3, anisotropic etching such as plasma etching, RIE (reactive ion etching), and anisotropic wet etching is performed to form a first trench 14 serving as a target trench. Thereafter, hydrofluoric acid cleaning is performed in order to remove deposits generated at the time of trench formation. At that time, the oxide film 12 used as a mask may be completely removed or may be left.
[0019]
Next, as shown in FIG. 4, an oxide film 15 is formed on the substrate surface and inside the first trench 14. The oxide film 15 serves as a mask for trench etching and serves as a protective film for protecting the inner wall of the first trench 14. The mask / protective film is not limited to an oxide film but may be an insulating film such as a nitride film. Then, as shown in FIG. 5, by using a mask (not shown), a part of the oxide film 15 is removed by a photolithography technique to form a second trench that forms a parallel pn junction structure of the semiconductor substrate 11. The trench formation region 16 is exposed.
[0020]
Next, as shown in FIG. 6, anisotropic etching such as plasma etching, RIE, or anisotropic wet etching is performed to form a second trench 17 serving as a trench for forming a parallel pn junction structure. Thereafter, hydrofluoric acid cleaning is performed in order to remove deposits generated at the time of trench formation. At that time, adjust the hydrofluoric acid concentration and the cleaning time, 1 Trench 14 The oxide film 15 is left on the inner wall.
[0021]
Next, epitaxial growth of the p-type semiconductor is performed by a vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, or a liquid phase growth (LPE) method, and the second trench 17 is filled with the p-type semiconductor to form the p-type semiconductor. A semiconductor region 18 is formed. At this time, it is desirable that a polycrystal or the like is not deposited on the oxide film 15 inside the first trench 14, or the amount is deposited so that it can be removed together with the oxide film 15 later.
[0022]
For this purpose, for example, when the semiconductor material is silicon and the CVD method or the MBE method is adopted, it is desirable to supply a gas containing halogen to the semiconductor surface. This is because halogen has an action of removing polycrystals deposited on the surface of the oxide film. For example, as a gas containing halogen, dichlorosilane (SiH ₂ Cl ₂ ) And trichlorosilane (SiHCl) _Three ) Can be used. In this case, silicon as a raw material and chlorine as a halogen are supplied to the semiconductor surface. As a result, the deposition of polysilicon on the surface of the oxide film 15 is suppressed, so that the first trench 14 is not filled with polysilicon.
[0023]
Alternatively, as a growth gas, monosilane (SiH _Four ) And disilane (Si ₂ H ₆ ) When using these gases together with a small amount of chlorine gas (Cl ₂ ) Or hydrochloric acid (HCl) may be supplied. For example, when the semiconductor material is silicon and the LPE method is employed, polysilicon does not deposit on the surface of the oxide film 15 under normal growth conditions.
[0024]
When the epitaxial growth is completed, as shown in FIG. 7, the height of the substrate surface becomes uneven, and unevenness of about 1 to several μm may remain, or minute polysilicon 19 may be generated. Therefore, the oxide film 15 is removed by cleaning with hydrofluoric acid. Subsequently, the substrate surface is polished to a position shallower than the depth of the first trench 14 by, for example, a CMP (Chemical Mechanical Polishing) method.
[0025]
However, as the amount of polishing increases, waste is increased in cost. Therefore, it is desirable that the polishing thickness be equal to or less than 1/5 of the depth of the second trench 17. Therefore, it is desirable that the depth of the first trench 14 is larger than 1/5 of the depth of the second trench 17.
[0026]
By this polishing, as shown in FIG. 8, a mirror-like substrate surface without a step is obtained, and a target trench (first trench 14) remains in the semiconductor substrate 11. The conventional technique can sufficiently polish the unevenness of several μm to finish the substrate surface in a mirror state. Therefore, according to the manufacturing method described above, a semiconductor substrate having a target pn junction and a parallel pn junction structure can be obtained.
[0027]
After the epitaxial growth, the oxide film 15 remaining on the substrate surface is polished as a polishing stop layer, the oxide film 15 is removed, and polishing is performed again for a predetermined time, so that the depth of the second trench 17 is increased. You may make it grind | polish only the thickness corresponding to 1/5 or less.
[0028]
FIG. 9 shows a cross-sectional perspective view of an example of the semiconductor substrate manufactured according to the first embodiment. FIG. 10 shows an example of the plane pattern. In the illustrated example, the planar pattern of the target trench (first trench 14) is a cross shape, but is not limited thereto. Moreover, although the planar pattern of the parallel pn junction structure is a stripe shape, it is not limited to this and may be a cell shape, for example. In FIG. 10, reference numeral 10 indicates an image of a wafer.
[0029]
According to the first embodiment described above, the first trench 14 remains as the target trench in the semiconductor substrate 11 and the parallel pn junction structure is formed using the second trench 17. The target trench can be formed together when manufacturing a semiconductor substrate having
[0030]
Embodiment 2. FIG.
FIGS. 11 to 19 are longitudinal sectional views showing an outline of a semiconductor substrate being manufactured according to the second embodiment of the present invention. In addition, about the same structure as Embodiment 1, the code | symbol same as Embodiment 1 is attached | subjected and the overlapping description is abbreviate | omitted. First, in the same manner as in the first embodiment, a first trench 24 having a depth of 1 μm or less is formed in a low-resistance n-type silicon semiconductor substrate 11 (FIG. 11). Next, as in the first embodiment, an oxide film 15 serving as a mask and protective film is formed (FIG. 12), the second trench formation region 16 is exposed (FIG. 13), and the second trench 17 is formed. After the formation (FIG. 14), a p-type semiconductor region 18 is formed inside the second trench 17 by epitaxial growth (FIG. 15).
[0031]
Next, hydrofluoric acid cleaning is performed to remove the oxide film 15. This is because the film quality of the oxide film 15 is deteriorated by exposure to halogen or hydrogen at a high temperature during epitaxial growth. Thereafter, as shown in FIG. 16, an oxide film 25 serving as a mask for trench etching is formed on the substrate surface and inside the first trench 24. The mask is not limited to an oxide film, and may be an insulating film such as a nitride film. Then, as shown in FIG. 17, using a mask (not shown), the bottom surface portion of the first trench 24 of the oxide film 25 is removed by the photolithography technique, and the bottom surface 26 of the first trench 24 is exposed. In the photolithography process at this time, the first trench 24 is used as a target trench for mask alignment.
[0032]
Next, as shown in FIG. 18, the bottom surface of the first trench 24 is dug deeper by anisotropic etching such as plasma etching, RIE, or anisotropic wet etching, so that the first trench 24 has a final shape. To do. Next, after cleaning the hydrofluoric acid to remove the oxide film 25, the surface of the substrate is polished by CMP or the like so that the first trench 24 remains as a recess having a depth of 1 μm or less. By this polishing, as shown in FIG. 19, a mirror-like substrate surface without a step is obtained, and a target trench (first trench 24) remains in the semiconductor substrate 11. Therefore, according to the manufacturing method described above, a semiconductor substrate having a target pn junction and a parallel pn junction structure can be obtained.
[0033]
Instead of digging down the bottom surface of the first trench 24, a third trench 27 different from the first trench 24 is formed as shown in a cross-sectional perspective view of FIG. A target trench may be used. In the photolithography process for forming the third trench 27, the first trench 24 is used as a target trench for mask alignment. The depth of the third trench 27 is desirably such that the third trench 27 remains as a recess having a depth of 1 μm or less when the substrate surface is polished by a CMP method or the like.
[0034]
According to the second embodiment described above, the first trench 24 or the third trench 27 remains as the target trench in the semiconductor substrate 11, and a parallel pn junction structure is formed using the second trench 17. Therefore, when manufacturing a semiconductor substrate having a parallel pn junction structure, the target trench can be formed together. Further, according to the second embodiment, since the depth of the first trench 24 is 1 μm or less, when the second trench 17 is formed, unevenness of the resist film thickness occurs, or the first trench 24 It is possible to avoid the occurrence of a resist residue in the inside of.
[0035]
Reference example .
FIG. 21 to FIG. Reference example It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this. In addition, about the same structure as Embodiment 1, the code | symbol same as Embodiment 1 is attached | subjected and the overlapping description is abbreviate | omitted. First, as shown in FIG. 21, an oxide film 12 serving as a mask for trench etching is formed on the surface of a low-resistance n-type silicon semiconductor substrate 11, and a part of the oxide film 12 is removed by a photolithography technique. The first trench formation region 33 to be a target trench and the second trench formation region 16 to be a trench for forming a parallel pn junction structure are exposed in the semiconductor substrate 11.
[0036]
Next, as shown in FIG. 22, the first trench 34 and the second trench 17 are formed. At this time, it is desirable that the opening width of the first trench 34 is not more than the width of the scrub line and is larger than 1.5 times the opening width of the second trench 17. Next, as shown in FIG. 23, the p-type semiconductor region 18 is epitaxially grown inside the first trench 34 and inside the second trench 17. At this time, the epitaxial growth is terminated when the second trench 17 is just filled with the epitaxial growth layer (p-type semiconductor region 18). Since the opening width of the first trench 34 is larger than the opening width of the second trench 17, it remains without being completely filled with the epitaxial growth layer.
[0037]
Next, as shown in FIG. 24, after removing the oxide film 12, the substrate surface is removed by a thickness corresponding to 1/5 or less of the depth of the second trench 17 by polishing for a predetermined time by a CMP method or the like. Grind. Since the depth of the first trench 34 is substantially the same as that of the second trench 17, the first trench 34 remains as a target trench even after polishing. Therefore, according to the manufacturing method described above, a semiconductor substrate having a target pn junction and a parallel pn junction structure can be obtained.
[0038]
Mentioned above Reference example Since the first trench 34 remains as the target trench in the semiconductor substrate 11 and the parallel pn junction structure is formed using the second trench 17, a semiconductor substrate having a parallel pn junction structure is manufactured. In doing so, the target trenches can be formed together. Also, Reference example Therefore, it can be manufactured with a smaller number of steps than in the first and second embodiments.
[0039]
Embodiment 3 .
25 to 27 show an embodiment of the present invention. 3 It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this. In addition, about the same structure as Embodiment 1, the code | symbol same as Embodiment 1 is attached | subjected and the overlapping description is abbreviate | omitted. Embodiment 3 Then, in the low-resistance n-type silicon semiconductor substrate 11, the first trench 44 serving as a target trench and the second trench 17 serving as a trench for forming a parallel pn junction structure have substantially the same opening width. To form.
[0040]
Then, as shown in FIG. 25, the p-type semiconductor region 18 is epitaxially grown so that the second trench 17 is just buried inside the first trench 44 and the second trench 17. At this time, the first trench 44 is also filled with the epitaxial growth layer (p-type semiconductor region 18), but the pattern of the first trench 44 can be confirmed when viewed from above.
[0041]
Next, as shown in FIG. 26, using the first trench 44 as a target trench for mask alignment, a mask such as the oxide film 25 exposing the first trench 44 is formed on the substrate surface. Then, the first trench 44 is dug down to be deeper than 1/5 of the depth of the second trench 17 by trench etching.
[0042]
Next, as shown in FIG. 27, after removing the oxide film 25, the substrate surface is removed by a thickness corresponding to 1/5 or less of the depth of the second trench 17 by polishing for a predetermined time by a CMP method or the like. Grind. At this time, it is desirable that the polishing thickness is such that the first trench 44 remains as a recess having a depth of 1 μm or less. By this polishing, a mirror-like substrate surface without a step is obtained, and a target trench (first trench 44) is formed in the semiconductor substrate 11. Therefore, according to the manufacturing method described above, a semiconductor substrate having a target pn junction and a parallel pn junction structure can be obtained.
[0043]
Instead of digging down the first trench 44 after the epitaxial growth, a third trench different from the first trench 44 may be formed, and this third trench may be used as a target trench (see FIG. 20). In the photolithography process for forming the third trench 27, the first trench 44 is used as a target trench for mask alignment. In addition, the depth of the third trench 27 is desirably 1 μm or less after polishing by the CMP method or the like.
[0044]
Embodiment described above 3 Since the first trench 44 or the third trench remains as the target trench in the semiconductor substrate 11 and the parallel pn junction structure is formed by using the second trench 17, the parallel pn junction structure is formed. A target trench can be formed together when manufacturing a semiconductor substrate having the same. Also, the embodiment 3 Therefore, it can be manufactured with a smaller number of steps than in the first and second embodiments.
[0045]
In each of the above-described embodiments, the first conductivity type is n-type and the second conductivity type is p-type, but the reverse is also true. Further, the present invention is not limited to a silicon semiconductor, and can be applied to a compound semiconductor such as SiC. The semiconductor substrate manufactured by the method of the present invention is used not only for MOSFETs but also for manufacturing devices having a withstand voltage structure of a parallel pn junction structure such as IGBTs, bipolar transistors, GTO thyristors or diodes.
[0046]
【The invention's effect】
According to the present invention, since the first trench serves as the target trench and the parallel pn junction structure is formed using the second trench, the target trench is formed when the semiconductor substrate having the parallel pn junction structure is manufactured. Can be formed together. Therefore, when a device such as a MOSFET is formed on the surface of the semiconductor substrate, the device can be formed with high accuracy and high density.
[Brief description of the drawings]
FIG. 1 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a first embodiment of the present invention.
FIG. 2 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to the first embodiment of the present invention.
FIG. 3 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to the first embodiment of the present invention;
FIG. 4 is a longitudinal sectional view schematically showing a semiconductor substrate being manufactured according to the first embodiment of the present invention.
FIG. 5 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to the first embodiment of the present invention;
FIG. 6 is a longitudinal sectional view schematically showing a semiconductor substrate being manufactured according to the first embodiment of the present invention.
FIG. 7 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to the first embodiment of the present invention;
FIG. 8 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to the first embodiment of the present invention;
FIG. 9 is a cross-sectional perspective view showing an example of a semiconductor substrate manufactured according to the first embodiment of the present invention.
FIG. 10 is a plan view showing an example of a semiconductor substrate manufactured according to the first embodiment of the present invention.
FIG. 11 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 12 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 13 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 14 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 15 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 16 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 17 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 18 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 19 is a longitudinal sectional view showing an outline of a semiconductor substrate being manufactured according to a second embodiment of the present invention.
FIG. 20 is a cross-sectional perspective view showing an example of a semiconductor substrate manufactured according to the second embodiment of the present invention.
FIG. 21 Reference example It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this.
FIG. 22 Reference example It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this.
FIG. 23 Reference example It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this.
FIG. 24 Reference example It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this.
FIG. 25 shows an embodiment of the present invention. 3 It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this.
FIG. 26 shows an embodiment of the present invention. 3 It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this.
FIG. 27 shows an embodiment of the present invention. 3 It is a longitudinal cross-sectional view which shows the outline of the semiconductor substrate in the middle of manufacture by this.
FIG. 28 is a longitudinal sectional view showing a state of a substrate surface after epitaxial growth of a semiconductor substrate having a conventional parallel pn junction structure.
FIG. 29 is a longitudinal sectional view showing a state of a substrate surface after epitaxial growth of a semiconductor substrate having a conventional parallel pn junction structure.

Claims

In manufacturing a semiconductor substrate having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined,
Forming a first trench in a first conductivity type semiconductor substrate;
Covering the entire inner surface of the first trench and a part of the surface of the semiconductor substrate with a mask;
Forming a second trench deeper than the first trench in a region of the semiconductor substrate not covered by the mask;
Epitaxially growing a second conductivity type semiconductor in the second trench;
A method for manufacturing a semiconductor substrate, comprising:

Removing the mask;
Polishing and planarizing the surface exposed by removing the mask by a thickness corresponding to 1/5 or less of the depth of the second trench;
The method of manufacturing a semiconductor substrate according to claim 1, further comprising:

The mask is made of an oxide film,
Flattening the surface by polishing using the mask as a polishing stop layer;
Removing the mask;
Polishing and flattening the surface exposed by removing the mask by a thickness corresponding to 1/5 or less of the depth of the second trench while managing the time spent for polishing again;
The method of manufacturing a semiconductor substrate according to claim 1, further comprising:

4. The method of manufacturing a semiconductor substrate according to claim 2, wherein a depth of the first trench is greater than 1/5 of a depth of the second trench. 5.

A silicon substrate is used as the semiconductor substrate, and a gas containing halogen of dichlorosilane or trichlorosilane is supplied, and a second conductivity type semiconductor is selectively introduced into the second trench by vapor phase growth or molecular beam epitaxy. The method for manufacturing a semiconductor substrate according to claim 1, wherein epitaxial growth is performed .

Using a silicon substrate as the semiconductor substrate,
While using monosilane or disilane as the growth gas and supplying a small amount of chlorine gas or hydrochloric acid, the second conductivity type semiconductor is selectively epitaxially grown in the second trench by vapor phase epitaxy or molecular beam epitaxy. The method for manufacturing a semiconductor substrate according to claim 1, wherein:

Using a silicon substrate as the semiconductor substrate,
The method of manufacturing a semiconductor substrate according to any one of claims 1 to 4, characterized in that the semiconductor of the second conductivity type is epitaxially grown in a liquid phase growth method selectively performs a epitaxially grown by the second trench .

In manufacturing a semiconductor substrate having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined,
Forming a first trench in a first conductivity type semiconductor substrate;
Covering the entire inner surface of the first trench and a part of the surface of the semiconductor substrate with a mask;
Forming a second trench deeper than the first trench in a region of the semiconductor substrate not covered by the mask;
And a step of epitaxially growing a second conductivity type semiconductor in the second trench, and after the epitaxial growth and before polishing, forming a mask in which the first trench portion is opened with reference to the first trench and method for producing a semi-conductor substrate and a step digging further said first trench.

The method of manufacturing a semiconductor substrate according to claim 8, wherein polishing is performed so that the first trench remains as a recess having a depth of 1 μm or less.

In manufacturing a semiconductor substrate having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined,
Forming a first trench in a first conductivity type semiconductor substrate;
Covering the entire inner surface of the first trench and a part of the surface of the semiconductor substrate with a mask;
Forming a second trench deeper than the first trench in a region of the semiconductor substrate not covered by the mask;
A step of epitaxially growing a second conductivity type semiconductor in the second trench, and after the epitaxial growth and before polishing, a portion different from the first trench is opened with reference to the first trench. forming a mask, the opening portion of the mask, deeper than the first trench, and you and a step of forming a shallow third trench than the second trench semi conductor substrate Production method.

The method of manufacturing a semiconductor substrate according to claim 10, wherein polishing is performed so that the third trench remains as a recess having a depth of 1 μm or less.

In manufacturing a semiconductor substrate having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined,
Forming a first trench and a second trench in a semiconductor substrate of a first conductivity type;
Epitaxially growing a second conductivity type semiconductor inside the first trench and the second trench;
Forming a mask in which the first trench portion is opened with the first trench as a reference, and further digging the first trench;
A method for manufacturing a semiconductor substrate, comprising:

13. The method of manufacturing a semiconductor substrate according to claim 12 , wherein a depth of the first trench after being dug is greater than 1/5 of a depth of the second trench.

In manufacturing a semiconductor substrate having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined,
Forming a first trench and a second trench in a semiconductor substrate of a first conductivity type;
Epitaxially growing a second conductivity type semiconductor inside the first trench and the second trench;
The basis of the first trench, the first trench portion different form a mask is opened, the opening portion of the mask, and forming a third trench,
A method for manufacturing a semiconductor substrate, comprising:

Removing the mask;
Polishing and flattening the surface exposed by removal of the mask by a thickness corresponding to 1/5 or less of the depth of the second trench while managing the time spent for polishing;
The method of manufacturing a semiconductor substrate according to claim 14 , further comprising: