JP5397402B2 - Manufacturing method of semiconductor device - Google Patents
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Description
この発明は、MOSFET(絶縁ゲート型電界効果トランジスタ)、IGBT(絶縁ゲート型バイポーラトランジスタ)およびバイポーラトランジスタ等の高耐圧で、かつ大電流容量の半導体素子を製造するための半導体素子の製造方法に関する。 The present invention relates to a semiconductor device manufacturing method for manufacturing a semiconductor device having a high breakdown voltage and a large current capacity, such as a MOSFET (insulated gate field effect transistor), an IGBT (insulated gate bipolar transistor) and a bipolar transistor.
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のnチャネル縦型MOSFETでは、高抵抗のn-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、このn-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるのでMOSFETの実質的なオン抵抗が下がるという効果が得られる。 In general, semiconductor elements are classified into a horizontal element having electrodes formed on one side and a vertical element having electrodes on both sides. In the vertical semiconductor element, the direction in which the drift current flows in the on state is the same as the direction in which the depletion layer due to the reverse bias voltage extends in the off state. In a normal planar type n-channel vertical MOSFET, the portion of the high resistance n − drift layer functions as a region in which a drift current flows in the vertical direction when it is in the ON state. Therefore, if the current path of the n − drift layer is shortened, the drift resistance is lowered, so that the effect of reducing the substantial on-resistance of the MOSFET can be obtained.
その一方で、高抵抗のn-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。従って、n-ドリフト層が薄くなると、Pベース領域とドリフト領域との間のpn接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、n-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。 On the other hand, the portion of the high resistance n − drift layer is depleted in the off state to increase the breakdown voltage. Accordingly, when the n − drift layer is thinned, the width of the drain-base depletion layer proceeding from the pn junction between the P base region and the drift region is narrowed, and the critical electric field strength of silicon is reached quickly. It will decline. On the other hand, in a semiconductor device with a high breakdown voltage, since the n − drift layer is thick, the on-resistance increases and the loss increases. Thus, there is a trade-off relationship between on-resistance and breakdown voltage.
このトレードオフ関係は、IGBTやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。 This trade-off relationship is also known to hold in semiconductor devices such as IGBTs, bipolar transistors, and diodes. This trade-off relationship is also common to lateral semiconductor elements in which the direction in which the drift current flows in the on state and the direction in which the depletion layer extends in the off state are different.
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたn型ドリフト領域とp型仕切領域とを交互に繰り返し接合した構成の並列pn接合構造とした超接合半導体素子が公知である(例えば、特許文献1、特許文献2、特許文献3、特許文献4参照。)。このような構造の半導体素子では、並列pn接合構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列pn接合構造の縦方向に伸びる各pn接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
As a solution to the above-described problem due to the trade-off relationship, a super junction semiconductor element having a parallel pn junction structure in which a drift layer is formed by alternately and repeatedly joining n-type drift regions and p-type partition regions with an increased impurity concentration is disclosed. Known (for example, see
超接合半導体素子を製造するにあたっては、上述した並列pn接合構造を有する半導体基板が用いられる。そのような半導体基板を低コストで、かつ高良品率で量産する方法として、n型半導体基板にトレンチを形成し、そのトレンチの内部をp型半導体よりなるエピタキシャル成長層で埋め込む方法が公知である(例えば、特許文献5、特許文献6、特許文献7、特許文献8、特許文献9参照。)。この方法では、p型半導体のエピタキシャル成長が終了すると、半導体基板の表面に1〜数μmの段差や、酸化膜やポリシリコンが残るため、基板表面を研磨して、酸化膜やポリシリコンを除去し、基板表面を平坦化する必要がある。 In manufacturing the super junction semiconductor element, the semiconductor substrate having the parallel pn junction structure described above is used. As a method for mass-producing such a semiconductor substrate at a low cost and a high yield rate, a method is known in which a trench is formed in an n-type semiconductor substrate and the inside of the trench is filled with an epitaxial growth layer made of a p-type semiconductor ( For example, see Patent Document 5, Patent Document 6, Patent Document 7, Patent Document 8, and Patent Document 9.) In this method, when the epitaxial growth of the p-type semiconductor is completed, a step of 1 to several μm, an oxide film, and polysilicon remain on the surface of the semiconductor substrate. Therefore, the substrate surface is polished to remove the oxide film and polysilicon. The substrate surface needs to be flattened.
この平坦化処理に関して、上記特許文献5には、エピタキシャル成長後の基板表面をCMP(化学機械研磨)法により研磨することが記載されている。また、上記特許文献6には、トレンチを形成する際のマスク酸化膜を研磨ストッパ膜として、CMP法により基板表面の研磨を行うことが記載されている。CMP法以外にも、ドライエッチング法により基板表面をシリコンエッチングする方法が公知である。上記特許文献6または上記特許文献7には、トレンチを形成する際のマスク酸化膜を研磨ストッパ膜として、シリコンエッチングを行うことが記載されている。 Regarding this planarization treatment, Patent Document 5 describes that the substrate surface after epitaxial growth is polished by a CMP (Chemical Mechanical Polishing) method. Further, Patent Document 6 describes that the surface of the substrate is polished by a CMP method using a mask oxide film for forming a trench as a polishing stopper film. In addition to the CMP method, a method of silicon etching the substrate surface by a dry etching method is known. Patent Document 6 or Patent Document 7 describes performing silicon etching using a mask oxide film for forming a trench as a polishing stopper film.
ところで、並列pn接合構造を有する半導体基板にMOSFET等の半導体素子を形成する際には、MOSFET等のパターンと並列pn接合構造のパターンとの位置合わせを行う必要がある。この位置合わせを容易に行えるようにするため、基板表面を研磨して平坦化した後に、基板表面にマスク合わせ用ターゲットとなるアライメントマークを残す必要がある。上記特許文献8には、トレンチエッチング工程もしくはその前に、マスク合わせ用ターゲットとして、半導体基板の一部にアライメントトレンチを形成し、そのトレンチの内部にポリシリコン等の膜を埋め込むことが記載されている。 By the way, when a semiconductor element such as a MOSFET is formed on a semiconductor substrate having a parallel pn junction structure, it is necessary to align the pattern of the MOSFET and the pattern of the parallel pn junction structure. In order to facilitate this alignment, it is necessary to leave an alignment mark serving as a mask alignment target on the substrate surface after the substrate surface is polished and planarized. Patent Document 8 describes that an alignment trench is formed in a part of a semiconductor substrate as a mask alignment target before or after the trench etching step, and a film such as polysilicon is embedded in the trench. Yes.
しかしながら、上記特許文献5〜8では、トレンチ内への半導体のエピタキシャル成長技術や表面を平坦化するための研磨技術については詳述されているが、研磨を行った場合にアライメントマークが残るか否かは不明である。つまり、基板表面の研磨によって、アライメントマークが消失してしまう可能性がある。アライメントマークが消失してしまうと、基板表面にMOSFET等の素子表面構造を作製する際に位置合わせを行うことができないため、素子表面構造を作製することができない。また、研磨後にアライメントマークが残ったとしても、基板表面とアライメントトレンチの底との段差があまりないと、高精度の位置合わせを行うことが困難であるため、マスクずれの原因となってしまう。 However, in Patent Documents 5 to 8 described above, the epitaxial growth technique of the semiconductor in the trench and the polishing technique for flattening the surface are described in detail, but whether or not the alignment mark remains when polishing is performed. Is unknown. That is, the alignment mark may be lost due to the polishing of the substrate surface. When the alignment mark disappears, alignment cannot be performed when an element surface structure such as a MOSFET is formed on the substrate surface, and thus the element surface structure cannot be manufactured. Even if the alignment mark remains after polishing, it is difficult to perform high-precision alignment if there is not a large difference in level between the substrate surface and the bottom of the alignment trench, which may cause mask displacement.
以上のような事情により、基板表面を研磨して平坦化した後に、アライメントマークの段差が明確に残っている必要がある。そこで、本発明者らは、第1のアライメントマークを用いてトレンチを形成し、エピタキシャル成長によってトレンチを埋めた後に酸化処理を行い、生成された酸化膜をパターニングすることによって第2のアライメントマークを形成する方法を先に提案している(例えば、特許文献9参照。)。 Due to the above circumstances, it is necessary that the step of the alignment mark remains clearly after the substrate surface is polished and flattened. Therefore, the present inventors form a second alignment mark by forming a trench using the first alignment mark, performing an oxidation process after filling the trench by epitaxial growth, and patterning the generated oxide film. The method to do is proposed previously (for example, refer patent document 9).
しかしながら、上記特許文献9に開示された方法では、半導体基板に異なる幅のトレンチを形成して埋め込みエピタキシャル成長を行うと、基板表面の凹凸が大きくなるため、酸化膜をパターニングする際に、レジストむらが発生しやすい。そのため、設計寸法通りに加工することができず、アライメントマークの深さが変わってしまうことがある。アライメントマークが設計寸法よりも浅い場合には、基板表面を研磨したときに、アライメントマークを明確に残すことができないという問題点がある。 However, in the method disclosed in Patent Document 9 described above, when embedded trench growth is performed by forming trenches having different widths in a semiconductor substrate, unevenness on the surface of the substrate increases, and thus resist unevenness occurs when patterning an oxide film. Likely to happen. For this reason, processing cannot be performed according to the design dimensions, and the depth of the alignment mark may change. If the alignment mark is shallower than the design dimension, there is a problem that the alignment mark cannot be clearly left when the substrate surface is polished.
この発明は、上述した従来技術による問題点を解消するため、半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させることにより、並列pn接合構造を形成するにあたって、基板表面を平坦化した後にマスク合わせ用のアライメントマークを明確に残すことができる半導体素子の製造方法を提供することを目的とする。また、上述した従来技術による問題点を解消するため、レジストむらが発生するのを防ぐことができる半導体素子の製造方法を提供することを目的とする。 In order to eliminate the above-described problems caused by the prior art, the present invention forms a trench in a semiconductor substrate and epitaxially grows the semiconductor in the trench to form a parallel pn junction structure. It is an object of the present invention to provide a method for manufacturing a semiconductor element that can clearly leave an alignment mark for mask alignment. Another object of the present invention is to provide a method for manufacturing a semiconductor element that can prevent resist unevenness in order to solve the above-described problems caused by the conventional technology.
上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、前記第7の工程と、前記第8の工程との間に、前記第7の工程でマスクとした前記絶縁膜を除去する第10の工程と、を含み、前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする。 In order to solve the above-described problems and achieve the object, a method for manufacturing a semiconductor device according to the present invention includes a parallel pn having a configuration in which n-type semiconductor regions and p-type semiconductor regions are alternately and repeatedly joined on a low resistance layer. In manufacturing a semiconductor element having a junction structure, a first step of epitaxially growing a first conductivity type semiconductor layer on a surface of a low resistance semiconductor substrate, and a first step of etching a part of the first conductivity type semiconductor layer are performed. A second step of forming the alignment mark, a third step of forming an insulating film having a trench pattern on the surface of the first alignment mark and the first conductive semiconductor layer, and masking the insulating film A fourth step of etching the first conductive semiconductor layer to form a trench deeper than the first alignment mark, and in the trench and the A fifth step of epitaxially growing the second conductive semiconductor layer on the surface of the edge film; and polishing a portion of the second conductive semiconductor layer above the surface of the insulating film using the insulating film as a polishing stopper. A sixth step, a seventh step of etching the second conductive semiconductor layer using the insulating film used as a polishing stopper in the sixth step as a mask, and a new surface of the second conductive semiconductor layer An eighth step of forming a second alignment mark by etching a portion of the first conductivity type semiconductor layer different from the first alignment mark in a state protected by the formed insulating film; Between the ninth step, the seventh step, and the eighth step, where the surfaces of the first conductive type semiconductor layer and the second conductive type semiconductor layer on which the alignment mark is formed are mirror-polished. In And a tenth step of removing the insulating film used as a mask in the seventh step, wherein the seventh step has an etching depth of the second conductivity type semiconductor layer in the sixth step. The second conductive type semiconductor layer is etched until it becomes the same as the thickness of the insulating film remaining after polishing, and the eighth step newly adds the insulating film on the surface of the second conductive type semiconductor layer. Forming a part of the insulating film, exposing the formation region of the second alignment mark of the first conductive semiconductor layer, and removing the insulating film from which the part has been removed. Etching the first conductive semiconductor layer by anisotropic etching as a mask to form the second alignment mark.
上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、を含み、前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする。 In order to solve the above-described problems and achieve the object, a method for manufacturing a semiconductor device according to the present invention includes a parallel pn having a configuration in which n-type semiconductor regions and p-type semiconductor regions are alternately and repeatedly joined on a low resistance layer. In manufacturing a semiconductor element having a junction structure, a first step of epitaxially growing a first conductivity type semiconductor layer on a surface of a low resistance semiconductor substrate, and a first step of etching a part of the first conductivity type semiconductor layer are performed. A second step of forming the alignment mark, a third step of forming an insulating film having a trench pattern on the surface of the first alignment mark and the first conductive semiconductor layer, and masking the insulating film A fourth step of etching the first conductive semiconductor layer to form a trench deeper than the first alignment mark, and in the trench and the A fifth step of epitaxially growing the second conductive semiconductor layer on the surface of the edge film; and polishing a portion of the second conductive semiconductor layer above the surface of the insulating film using the insulating film as a polishing stopper. A sixth step, a seventh step of etching the second conductive semiconductor layer using the insulating film used as a polishing stopper in the sixth step as a mask, and a new surface of the second conductive semiconductor layer An eighth step of forming a second alignment mark by etching a portion of the first conductivity type semiconductor layer different from the first alignment mark in a state protected by the formed insulating film; A ninth step of polishing the surfaces of the first conductive type semiconductor layer and the second conductive type semiconductor layer on which the alignment mark is formed in a mirror shape, and the seventh step includes the second conductive type. Etching the second conductivity type semiconductor layer until the etching depth of the conductor layer is the same as the film thickness of the insulating film remaining after polishing in the sixth step, the eighth step includes the step of A step of newly forming the insulating film on the surface of the second conductive type semiconductor layer, a part of the insulating film is removed, and the formation region of the second alignment mark of the first conductive type semiconductor layer is exposed. And a step of forming the second alignment mark by etching the first conductive semiconductor layer by anisotropic etching using the insulating film from which a part has been removed as a mask.
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第8の工程は、表面にレジストを形成する工程と、該レジストを選択的に開口させる工程と、異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記低抵抗半導体基板の主面の面方位は、(100)面に等価な面であり、オリエンテーションフラット面の面方位は、(100)面に等価な面であることを特徴とする。 In the method of manufacturing a semiconductor element according to the present invention, in the above-described invention, the eighth step includes the steps of forming a resist on the surface, selectively opening the resist, and anisotropic etching. A step of etching the one-conductivity-type semiconductor layer to form the second alignment mark. In the semiconductor device manufacturing method according to the present invention, in the above-described invention, the plane orientation of the main surface of the low-resistance semiconductor substrate is a plane equivalent to the (100) plane, and the plane orientation of the orientation flat plane is (100). ) Surface equivalent to the surface.
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第4の工程は、トレンチ側壁の面方位が(100)面に等価な面に平行になるように前記トレンチを形成することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする。 In the method of manufacturing a semiconductor device according to the present invention, in the above-described invention, the fourth step is to form the trench so that the surface orientation of the trench sidewall is parallel to a plane equivalent to the (100) plane. Features. In the method of manufacturing a semiconductor device according to the present invention, in the above-described invention, the fifth step includes a step of performing a heat treatment in a hydrogen atmosphere at normal pressure, and the second conductive semiconductor layer at normal pressure after the heat treatment step. Including the step of epitaxial growth.
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第5の工程は、エピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第4の工程は、前記トレンチとして異なる幅のトレンチを形成することを特徴とする。 In the method of manufacturing a semiconductor element according to the present invention, in the above-described invention, the fifth step is a mask for forming a trench in the bottom of the recess of the second conductivity type semiconductor layer epitaxially grown in the fourth step. The second conductivity type semiconductor layer is epitaxially grown until it becomes higher than the surface of the insulating film. In the method of manufacturing a semiconductor element according to the present invention, in the above-described invention, the fourth step forms a trench having a different width as the trench.
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第5の工程は、常圧で水素雰囲気の熱処理を行う工程と、該熱処理工程後に、常圧で前記第2導電型半導体層をエピタキシャル成長させる工程を含むことを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第5の工程は、最も幅の狭いトレンチ内にエピタキシャル成長した第2導電型半導体層の凹部の底が、前記第4の工程でトレンチを形成するためのマスクとした前記絶縁膜の表面よりも高くなるまで、前記第2導電型半導体層をエピタキシャル成長させることを特徴とする。 In the method of manufacturing a semiconductor device according to the present invention, in the above-described invention, the fifth step includes a step of performing a heat treatment in a hydrogen atmosphere at normal pressure, and the second conductive semiconductor layer at normal pressure after the heat treatment step. Including the step of epitaxial growth. In the semiconductor device manufacturing method according to the present invention, in the above-described invention, the fifth step is the step in which the bottom of the concave portion of the second conductivity type semiconductor layer epitaxially grown in the narrowest trench is formed in the fourth step. The second conductivity type semiconductor layer is epitaxially grown until it becomes higher than the surface of the insulating film used as a mask for forming a trench.
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第8の工程は、前記第1のアライメントマークよりも深くなるように前記第2のアライメントマークを形成することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第7の工程は、異方性のエッチングにより前記第2導電型半導体層をエッチングすることを特徴とする。 In the semiconductor device manufacturing method according to the present invention, in the above-described invention, the eighth step forms the second alignment mark so as to be deeper than the first alignment mark. The method for manufacturing a semiconductor element according to the present invention is characterized in that, in the above-described invention, the seventh step is to etch the second conductivity type semiconductor layer by anisotropic etching.
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第7の工程は、等方性のエッチングにより前記第2導電型半導体層をエッチングし、前記第2導電型半導体層の表面の突起部を露出させ、その状態でオーバーエッチングを行うことを特徴とする。 In the method of manufacturing a semiconductor element according to the present invention, in the above-described invention, in the seventh step, the second conductive type semiconductor layer is etched by isotropic etching, and the surface of the second conductive type semiconductor layer is etched. The protrusion is exposed and overetching is performed in this state.
この発明にかかる半導体素子の製造方法は、上述した発明において、前記第9の工程は、前記第2のアライメントマークが残る程度に研磨することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第9の工程は、前記第1のアライメントマークが消失するまで研磨することを特徴とする。この発明にかかる半導体素子の製造方法は、上述した発明において、前記第9の工程は、前記第1のアライメントマークが残る程度に研磨することを特徴とする。 The method of manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, the ninth step is polished to the extent that the second alignment mark remains. The method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, the ninth step is polishing until the first alignment mark disappears. The method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, the ninth step is performed so that the first alignment mark remains.
この発明によれば、半導体表面のミラー研磨を行う前に第2のアライメントマークを形成することにより、ミラー研磨後に第2のアライメントマークが残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、この発明によれば、トレンチ内にエピタキシャル成長した第2導電型半導体層のエッチバックを行うことにより、ミラー研磨前の半導体表面の段差が小さくなる。それによって、ミラー研磨時の研磨量を少なくすることができるので、ミラー研磨時間を短縮することができ、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性も向上する。 According to the present invention, since the second alignment mark remains after the mirror polishing by forming the second alignment mark before the mirror polishing of the semiconductor surface, the semiconductor for manufacturing a superjunction semiconductor element having the alignment mark A substrate can be obtained. In addition, according to the present invention, the step of the semiconductor surface before mirror polishing is reduced by performing etch back of the second conductive type semiconductor layer epitaxially grown in the trench. Thereby, the amount of polishing at the time of mirror polishing can be reduced, so that the mirror polishing time can be shortened and the manufacturing cost can be reduced. Further, since the amount of polishing during mirror polishing is small, polishing can be performed at a low polishing rate, so that the in-plane uniformity of the mirror polishing surface is also improved.
さらに、この発明によれば、第2導電型半導体層のエッチバック後に、その第2導電型半導体層の表面を保護した状態で第2のアライメントマークを形成することにより、第2のアライメントマークの深さを自由に変更することができる。それによって、ミラー研磨時の研磨量のばらつきを許容し得る範囲が広くなる。すなわち、ミラー研磨時の研磨量のばらつきが大きくなると、第2のアライメントマークの深さにばらつきが生じるが、その場合でも、その後の半導体素子を製造する工程においてマスク合わせを行うことができる程度のアライメントマークを残すことができる。また、ミラー研磨の各バッチ処理において研磨条件を一定にしても、各バッチ間に研磨量の差が生じるが、その差の許容範囲が広くなるので、各バッチ間の研磨量の差を許容することができる。 Further, according to the present invention, after the second conductive type semiconductor layer is etched back, the second alignment mark is formed in a state in which the surface of the second conductive type semiconductor layer is protected. The depth can be changed freely. As a result, the range in which the variation in the polishing amount during mirror polishing can be tolerated is widened. That is, when the variation in the polishing amount during mirror polishing increases, the depth of the second alignment mark also varies, but even in that case, mask alignment can be performed in the subsequent process of manufacturing the semiconductor element. An alignment mark can be left. Even if the polishing conditions are constant in each batch of mirror polishing, a difference in the polishing amount occurs between the batches. However, since the allowable range of the difference becomes wide, the difference in the polishing amount between the batches is allowed. be able to.
また、この発明によれば、最終的なアライメントマークの深さは、第2のアライメントマークを形成した後に行うミラー研磨の研磨量に依存するので、その研磨量を調整することによって任意の深さのアライメントマークを残すことができる。また、この発明によれば、トレンチ形成時にマスクとした前記絶縁膜を研磨ストッパとして研磨を行うことによって表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。 In addition, according to the present invention, the final depth of the alignment mark depends on the amount of mirror polishing performed after the second alignment mark is formed. Therefore, an arbitrary depth can be obtained by adjusting the amount of polishing. The alignment mark can be left. Further, according to the present invention, since the surface is flattened by polishing using the insulating film as a mask when forming the trench as a polishing stopper, it is possible to prevent resist unevenness from occurring in the subsequent photolithography process. it can.
また、この発明によれば、等方性エッチングにより第2導電型半導体層のエッチバックを行うことにより、第2導電型半導体層のエピタキシャル成長時に形成される突起部が小さくなるので、異方性エッチングでエッチバックを行う場合よりもその突起部を小さくすることができる。それによって、ミラー研磨時の研磨量が少なくなり、ミラー研磨時間を短縮することができるので、製造コストが低減するとともに、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上する。さらに、この発明によれば、ミラー研磨時に第1のアライメントマークを研磨終了タイミングの指標として用いることができるので、適当な研磨量でミラー研磨を終わらせることができる。 Further, according to the present invention, by performing etch back of the second conductivity type semiconductor layer by isotropic etching, the protrusion formed during the epitaxial growth of the second conductivity type semiconductor layer is reduced, so that anisotropic etching is performed. The protrusion can be made smaller than when etching back is performed. As a result, the amount of polishing during mirror polishing is reduced and the mirror polishing time can be shortened, so that the manufacturing cost is reduced and polishing can be performed at a low polishing rate, so that the mirror polishing surface is uniform in the surface. Improves. Furthermore, according to the present invention, since the first alignment mark can be used as an index of the polishing end timing during mirror polishing, the mirror polishing can be finished with an appropriate polishing amount.
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜の研磨後に残った厚さ分だけ、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層の露出面をエッチングする第7の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜を除去する第8の工程と、熱処理を行って、前記第8の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第9の工程と、前記第9の工程で半導体表面に生成した酸化膜を除去する第10の工程と、を含み、前記第9の工程と、前記第10の工程との間に、前記第9の工程で半導体表面に生成した前記酸化膜の一部を除去し、前記第1導電型半導体層の、第2のアライメントマークの形成領域を露出させる第11の工程と、前記第11の工程で一部が除去された前記酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たに第2のアライメントマークを形成する第12の工程と、をさらに有することを特徴とする。 In order to solve the above-described problems and achieve the object, a method of manufacturing a semiconductor device according to the present invention has a configuration in which n-type semiconductor regions and p-type semiconductor regions are alternately and repeatedly joined on a low resistance layer. In manufacturing a semiconductor device having a parallel pn junction structure, a first step of epitaxially growing a first conductivity type semiconductor layer on a surface of a low resistance semiconductor substrate, and a part of the first conductivity type semiconductor layer are etched. A second step of forming a first alignment mark; a third step of forming an insulating film having a trench pattern on the surfaces of the first alignment mark and the first conductive semiconductor layer; and the insulating film. a fourth step of etching the first conductive semiconductor layer as a mask to form deep trenches than the first alignment mark, Oyo in the trench A fifth step of epitaxially growing a second conductivity type semiconductor layer on the surface of the insulating film until it becomes higher than the surface of the insulating film; and the insulation of the second conductivity type semiconductor layer using the insulating film as a polishing stopper. A sixth step of polishing a portion above the surface of the film, and an epitaxial growth in the trench in the fifth step by the thickness remaining after polishing the insulating film used as a polishing stopper in the sixth step A seventh step of etching the exposed surface of the second conductive type semiconductor layer, an eighth step of removing the insulating film used as a polishing stopper in the sixth step, and a heat treatment to perform the eighth step. Including a ninth step of oxidizing the semiconductor surface exposed by removing the insulating film in the step, and a tenth step of removing the oxide film formed on the semiconductor surface in the ninth step, Ninth process , Between the tenth step, removing a portion of the oxide film formed on the semiconductor surface at the ninth step, of the first conductivity type semiconductor layer, the formation region of the second alignment mark A second alignment mark is newly formed by etching a part of the first conductive type semiconductor layer using the eleventh step to be exposed and the oxide film partially removed in the eleventh step as a mask. And a twelfth step.
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体素子の製造方法は、低抵抗層上に、n型半導体領域とp型半導体領域が交互に繰り返し接合された構成の並列pn接合構造を有する半導体素子を製造するにあたって、低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、前記絶縁膜を研磨ストッパとし、かつ該絶縁膜が研磨終了時に前記第3の工程における前記絶縁膜の形成時の厚さよりも薄い厚さで残るように、該絶縁膜および該絶縁膜上の前記第2導電型半導体層を研磨する第6の工程と、前記第6の工程で研磨ストッパとした前記絶縁膜を除去する第7の工程と、前記第7の工程の後に、熱処理を行って、該第7の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第8の工程と、前記第8の工程で半導体表面に生成した酸化膜を除去する第9の工程と、を含み、前記第8の工程と、前記第9の工程との間に、前記第8の工程で半導体表面に生成した酸化膜の一部を除去し、前記第1導電型半導体層の、第2のアライメントマークの形成領域を露出させる第10の工程と、前記第10の工程で一部が除去された酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たに第2のアライメントマークを形成する第11の工程と、をさらに有することを特徴とする。 In order to solve the above-described problems and achieve the object, a method of manufacturing a semiconductor device according to the present invention has a configuration in which n-type semiconductor regions and p-type semiconductor regions are alternately and repeatedly joined on a low resistance layer. In manufacturing a semiconductor device having a parallel pn junction structure, a first step of epitaxially growing a first conductivity type semiconductor layer on a surface of a low resistance semiconductor substrate, and a part of the first conductivity type semiconductor layer are etched. A second step of forming a first alignment mark; a third step of forming an insulating film having a trench pattern on the surfaces of the first alignment mark and the first conductive semiconductor layer; and the insulating film. a fourth step of etching the first conductive semiconductor layer as a mask to form deep trenches than the first alignment mark, Oyo in the trench A fifth step of epitaxially growing a second conductivity type semiconductor layer on the surface of the insulating film until it becomes higher than the surface of the insulating film; the insulating film as a polishing stopper; A sixth step of polishing the insulating film and the second conductive type semiconductor layer on the insulating film so as to remain with a thickness smaller than the thickness at the time of forming the insulating film in the third step; A seventh step of removing the insulating film used as a polishing stopper in the step, and a semiconductor exposed by performing a heat treatment after the seventh step and removing the insulating film in the seventh step an eighth step of oxidizing the surface, seen including a ninth step, the removing the oxide film formed on the semiconductor surface at the eighth step, the steps of the eighth, and the ninth step In the meantime, the oxidation generated on the semiconductor surface in the eighth step A part of the first conductive type semiconductor layer to expose a second alignment mark formation region, and an oxide film partially removed in the tenth process as a mask And an eleventh step of newly forming a second alignment mark by etching a part of the first conductivity type semiconductor layer .
この発明によれば、第2導電型半導体層を研磨する際の研磨ストッパとした絶縁膜を除去した後に、この絶縁膜の下の半導体を研磨しないので、深いトレンチを形成する前に形成したアラインメントマークの段差が減少しない。従って、研磨ストッパとした絶縁膜を除去した後に、新たにアライメントマークを形成しなくてもよいので、製造プロセスを簡略化することができ、製造コストを低減することができる。また、この発明によれば、研磨ストッパとした絶縁膜の下の半導体を研磨しないことにより、超接合半導体素子作製用の半導体基板の厚さのばらつきが発生しないので、この基板を用いて作製された半導体素子の耐圧のばらつきを低減することができる。また、絶縁膜を研磨ストッパとして研磨を行った後に、エッチングによって研磨表面を完全に除去するので、研磨による基板の汚染を解消することができる。 According to this invention, since the semiconductor under the insulating film is not polished after removing the insulating film used as the polishing stopper when polishing the second conductive type semiconductor layer, the alignment formed before forming the deep trench is formed. Mark steps are not reduced. Therefore, it is not necessary to newly form an alignment mark after removing the insulating film as the polishing stopper, so that the manufacturing process can be simplified and the manufacturing cost can be reduced. Further, according to the present invention, since the semiconductor under the insulating film used as the polishing stopper is not polished, the thickness of the semiconductor substrate for manufacturing the superjunction semiconductor element does not vary. In addition, variation in breakdown voltage of the semiconductor element can be reduced. In addition, since the polishing surface is completely removed by etching after polishing using the insulating film as a polishing stopper, contamination of the substrate due to polishing can be eliminated.
本発明にかかる半導体素子の製造方法によれば、第1のアライメントマークを用いて第1導電型半導体層に深いトレンチを形成し、そのトレンチ内に第2導電型半導体層をエピタキシャル成長させ、研磨により平坦化した後、第2のアライメントマークを形成することによって、並列pn接合構造を有する半導体基板にマスク合わせ用のアライメントマークを明確に残すことができるという効果を奏する。また、本発明にかかる半導体素子の製造方法によれば、レジストむらが発生するのを防ぐことができるという効果を奏する。 According to the method for manufacturing a semiconductor device of the present invention, a deep trench is formed in the first conductivity type semiconductor layer using the first alignment mark, the second conductivity type semiconductor layer is epitaxially grown in the trench, and polishing is performed. By forming the second alignment mark after the planarization, the alignment mark for mask alignment can be clearly left on the semiconductor substrate having the parallel pn junction structure. Moreover, according to the manufacturing method of the semiconductor element concerning this invention, there exists an effect that it can prevent that resist nonuniformity generate | occur | produces.
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、以下の各実施の形態の説明および添付図面においては、同一の構成については同一の符号を付し、重複する説明を省略する。 Exemplary embodiments of a method for manufacturing a semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. In the following description of each embodiment and the accompanying drawings, the same reference numerals are assigned to the same components, and duplicate descriptions are omitted.
実施の形態1.
図1〜図12は、本発明の実施の形態1による製造途中の半導体素子の概略を示す縦断面図である。まず、図1に示すように、アンチモンや砒素などのn型不純物がドーピングされたn型シリコン半導体よりなる低抵抗半導体基板11を用意する。この低抵抗半導体基板11の主面の面方位は、例えば(100)面に等価な面である。また、オリエンテーションフラット面の面方位は、例えば(100)面に等価な面である。
FIGS. 1-12 is a longitudinal cross-sectional view which shows the outline of the semiconductor element in the middle of manufacture by
低抵抗半導体基板11の濃度は、例えば2×1018cm-3程度である。この低抵抗半導体基板11の主面上に例えばリンドープのn型半導体層12をエピタキシャル成長させる。n型半導体層12の厚さは、例えば50μm程度である。n型半導体層12の濃度は、ドーパントがリンである場合、例えば6×1015cm-3程度である。
The concentration of the low-
ついで、図2に示すように、例えば異方性のドライエッチングを行って、n型半導体層12に第1のアライメントマーク1を形成する。第1のアライメントマーク1の深さは、例えば0.5〜1.0μm程度である。ここでは、第1のアライメントマーク1の深さを0.5μmとして説明する。異方性エッチングに代えて、等方性のドライエッチングを行って、第1のアライメントマーク1を形成してもよい。
Next, as shown in FIG. 2, for example, anisotropic dry etching is performed to form the
異方性エッチングを行う場合には、これ以降の工程において、第1のアライメントマーク1を基準にしてマスク合わせを行う際のアライメント精度を確保することができるという利点がある。ただし、後述する実施の形態3において詳細に説明するが、後の深いトレンチを形成する際に、ハードマスクとなる絶縁膜を厚くする必要がある。
In the case of performing anisotropic etching, there is an advantage that alignment accuracy can be ensured when performing mask alignment with reference to the
それに対して、等方性エッチングを行う場合には、深いトレンチを形成するためのハードマスクとなる絶縁膜を薄くすることができるという利点があるが、その一方で、アライメント精度は異方性エッチングの場合よりも悪くなる。なお、第1のアライメントマーク1を、レジストマスクを用いてRIE(反応性イオンエッチング)などにより形成してもよいし、また、酸化膜を形成してトレンチエッチングを行うことにより形成してもよい。
On the other hand, when performing isotropic etching, there is an advantage that the insulating film serving as a hard mask for forming a deep trench can be thinned. On the other hand, the alignment accuracy is anisotropic etching. Worse than the case. The
ついで、図3に示すように、n型半導体層12および第1のアライメントマーク1の上に絶縁膜13を設ける。絶縁膜13は、酸化膜、窒化膜、または窒化膜と酸化膜の2層構造の膜などである。特に限定しないが、ここでは、n型半導体層12の酸化を行い、絶縁膜13として例えば約2.5μmの厚さの酸化膜を形成する。
Next, as shown in FIG. 3, an insulating
そして、絶縁膜13のパターニングを行い、絶縁膜13の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。このとき、第1のアライメントマーク1は、絶縁膜13で覆われたままである。ハードマスクの開口部分の幅は、例えば約5μmである。また、ハードマスクの酸化膜が残っている部分の幅は、例えば約5μmである。この場合には、約5μm間隔で約5μm幅のトレンチが形成されることになる。
Then, the insulating
ついで、図4に示すように、絶縁膜13をハードマスクとして、n型半導体層12に深いトレンチ2を形成する。トレンチ2の深さは、例えば50μm程度である。また、トレンチ2の側壁の面方位は、おおむね(100)面に等価な面に平行な面である。n型半導体層12をエッチングする際に、絶縁膜13も例えば1μm程度、エッチングされるので、トレンチ形成後の絶縁膜13の厚さは、例えば約1.5μmになる。ついで、常圧の水素雰囲気で熱処理を行い、トレンチ2の側壁および底面を覆う自然酸化膜(図4では、図示省略)を除去する。
Next, as shown in FIG. 4, a
続いて、図5に示すように、常圧で、例えばボロンドープのp型半導体層14をエピタキシャル成長させて、トレンチ2内にp型半導体層14を選択的に充填する。その際、p型半導体層14の、トレンチ2の幅方向(図5の図面左右方向)の中心部に凹部ができる。この凹部の底15、すなわちp型半導体層14の最も低い箇所が、ハードマスクとした絶縁膜13の表面16よりも高くなるまで、エピタキシャル成長を行う。
Subsequently, as shown in FIG. 5, for example, a boron-doped p-
n型半導体層12に幅の異なるトレンチ2を形成した場合には、最も幅の狭いトレンチ2を埋めるp型半導体層14の凹部の底15が、絶縁膜13の表面16よりも高くなるようにする。p型半導体層14の濃度は、ドーパントがボロンである場合、例えば6×1015cm-3程度である。この濃度は、導電型が逆ではあるが、低抵抗半導体基板11上のn型半導体層12の濃度と同じである。これにより、n型半導体領域とp型半導体領域の濃度が等しい並列pn接合構造が形成される。
When the
ついで、図6に示すように、トレンチ形成時にハードマスクとした絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上に選択的にエピタキシャル成長した部分を除去する。上述したように、p型半導体層14を、その凹部の底15が絶縁膜13の表面16よりも高くなるようにエピタキシャル成長させたので、ここでの研磨により、研磨面は、第1のアライメントマーク1上の部分を除いて、凹凸のない平坦な面となる。第1のアライメントマーク1は、n型半導体層12に凹状に形成されており、かつ絶縁膜13で覆われているので、ここでの研磨が終了した後も残る。
Next, as shown in FIG. 6, polishing is performed using the insulating
ついで、図7に示すように、絶縁膜13を残したまま、絶縁膜13およびp型半導体層14の表面にレジスト17を塗布する。そして、フォトリソグラフィおよびエッチングを行って、絶縁膜13の一部を除去し、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。p型半導体層14は、レジスト17で覆われたままである。フォトリソグラフィ工程において、露光を行う際のマスクの位置合わせ(アライメント)には、第1のアライメントマーク1を用いる。
Next, as shown in FIG. 7, a resist 17 is applied to the surfaces of the insulating
ついで、図8に示すように、絶縁膜13をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行って、第2のアライメントマーク3を形成する。同時に、トレンチ2内のp型半導体層14をエッチングし、後のミラー研磨において研磨される面の段差を小さくする。このときのエッチング深さは、例えば1.5〜2μm程度である。
Next, as shown in FIG. 8, the
エッチング深さが1.5μmである場合には、上述したように、深いトレンチ2を形成した後に残った絶縁膜13の厚さが約1.5μmであるので、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。エッチング深さが1.5μmよりも深い場合には、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面よりも低くなる。エッチング深さが2μmである場合には、p型半導体層14の露出面は、第1のアライメントマーク1の底面とほぼ同じ高さになる。ここでは、第2のアライメントマーク3の深さを約2μmとして説明する。
When the etching depth is 1.5 μm, as described above, since the thickness of the insulating
ついで、図9に示すように、表面に残った絶縁膜13を全て除去する。そして、図10、図11または図12に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。ここでは、第2のアライメントマーク3の深さが約2μmであるので、ミラー研磨時の研磨量を例えば0.5〜1.5μm程度にすればよい。これによって、第2のアライメントマーク3として、0.5〜1.5μm程度の深さの段差が残るので、以後、素子の表面構造を作製する際には、この段差を基準としてマスク合わせを行えばよい。
Next, as shown in FIG. 9, all the insulating
図10、図11および図12は、それぞれミラー研磨時の研磨深さを図9のA−A線、B−B線およびC−C線にした場合に相当する。これらの図に示すように、ミラー研磨によって、第1のアライメントマーク1が消失してもよいし(図11、図12)、消失せずに残っていてもよい(図10)。ミラー研磨によって第1のアライメントマーク1を消失させる場合には、第1のアライメントマーク1を研磨モニタとして活用することができる。
10, FIG. 11, and FIG. 12 correspond to the cases where the polishing depths during mirror polishing are the AA, BB, and CC lines in FIG. 9, respectively. As shown in these drawings, the
すなわち、研磨中に第1のアライメントマーク1が消失した時点で、研磨を終了させればよい。このようにすれば、適当な研磨量でミラー研磨を終わらせることができる。なお、第1のアライメントマーク1を研磨モニタに用いる代わりに、n型半導体層12の、第1のアライメントマーク1と同じ深さのところに研磨モニタを形成しておいてもよい。
In other words, the polishing may be terminated when the
実施の形態1によれば、以下のような効果が得られる。ミラー研磨後に第2のアライメントマーク3が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。特に、異方性エッチングで第1および第2のアライメントマーク1,3を形成するので、アライメントマークの精度を向上させることができる。また、第2のアライメントマーク3を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。
According to the first embodiment, the following effects can be obtained. Since the
また、第2のアライメントマーク3を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。また、トレンチ2内のp型半導体層14のエッチバックにより、p型半導体層14の表面とn型半導体層12の表面との段差を小さくすることができるので、ミラー研磨時の研磨量を少なくすることができる。従って、ミラー研磨時間を短縮することができるので、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上するという効果も得られる。
Further, since the surface is flattened by polishing before the
実施の形態2.
図13〜図17は、本発明の実施の形態2による製造途中の半導体素子の概略を示す縦断面図である。実施の形態2は、実施の形態1とは、第2のアライメントマーク3を形成する際のエッチング深さが異なる。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。
13 to 17 are longitudinal sectional views showing an outline of a semiconductor element being manufactured according to the second embodiment of the present invention. The second embodiment is different from the first embodiment in the etching depth when the
まず、図1〜図7に示す工程に従って、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。その後、図13に示すように、絶縁膜13をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行う。このときのエッチング深さは、1.5μm程度である。従って、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。そして、図14に示すように、表面に残った絶縁膜13を全て除去した後、図15、図16または図17に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。
First, according to the steps shown in FIGS. 1 to 7, only the second alignment mark formation region of the n-
ここで、実施の形態1においては説明を省略したが、トレンチ2内にp型半導体層14をエピタキシャル成長させる前の水素雰囲気の熱処理により、絶縁膜13とn型半導体層12との界面にノッチが形成される。従って、p型半導体層14をエピタキシャル成長させると、このノッチにもp型半導体層14が充填されるので、p型半導体層14の突起部ができる。実施の形態2のように、p型半導体層14のエッチバックにより、p型半導体層14の露出面と、n型半導体層12とその上の絶縁膜13との界面とを、ほぼ同じ高さにする場合には、この突起部のみをミラー研磨時に除去すればよい。
Here, although not described in the first embodiment, a notch is formed at the interface between the insulating
従って、ミラー研磨時の研磨量は、例えば0.1μm程度でよい。このときの研磨深さは、図14のD−D線に相当する。そして、図15に示すように、ミラー研磨後の第2のアライメントマーク3の深さは、1.4μm程度になる。また、ミラー研磨時の研磨量を例えば0.4μm程度に増やしてもよい。このときの研磨深さは、図14のE−E線に相当し、図16に示すように、ミラー研磨後に1.1μm程度の深さの第2のアライメントマーク3が残る。
Therefore, the polishing amount at the time of mirror polishing may be about 0.1 μm, for example. The polishing depth at this time corresponds to the line DD in FIG. As shown in FIG. 15, the depth of the
さらに、第1のアライメントマーク1を研磨モニタとして活用し、第1のアライメントマーク1が消失した時点でミラー研磨を終了させる場合の研磨量は、0.7μm程度である。このときの研磨深さは、図14のF−F線に相当し、図17に示すように、ミラー研磨後に0.8μm程度の深さの第2のアライメントマーク3が残る。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行う。実施の形態2によれば、実施の形態1と同様の効果が得られる。
Furthermore, when the
実施の形態3.
図18〜図28は、本発明の実施の形態3による製造途中の半導体素子の概略を示す縦断面図である。実施の形態3は、実施の形態1において、第1および第2のアライメントマーク1,3を等方性ドライエッチングにより形成するようにしたものである。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。
18 to 28 are longitudinal sectional views showing an outline of a semiconductor element being manufactured according to the third embodiment of the present invention. In the third embodiment, the first and second alignment marks 1 and 3 in the first embodiment are formed by isotropic dry etching. In the following description, description of the same configuration as that of the first embodiment will be omitted, and only a configuration different from that of the first embodiment will be described.
まず、図1に示す工程に従って、低抵抗半導体基板11上にn型半導体層12をエピタキシャル成長させる。その後、図18に示すように、等方性のドライエッチングを行って、n型半導体層12に第1のアライメントマーク1を形成する。具体的には、例えばn型半導体層12の表面にレジストマスクを形成し、CDE(ケミカルドライエッチング)を行うことによって、第1のアライメントマーク1を形成することができる。第1のアライメントマーク1の深さは、例えば0.5〜1.0μm程度である。ここでは、第1のアライメントマーク1の深さを0.5μmとして説明する。
First, according to the process shown in FIG. 1, the n-
ついで、図19に示すように、n型半導体層12および第1のアライメントマーク1の上に絶縁膜13を設ける。絶縁膜13は、酸化膜や窒化膜、あるいは窒化膜と酸化膜の2層構造の膜などである。特に限定しないが、ここでは、第1のアライメントマーク1を形成した基板に対して酸化を行い、絶縁膜13として例えば約2μmの厚さの酸化膜を形成する。そして、絶縁膜13のパターニングを行い、絶縁膜13の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。
Next, as shown in FIG. 19, an insulating
ついで、図20〜図23に示す工程を行う。図20、図21、図22および図23に示す工程は、それぞれ図4、図5、図6および図7に示す工程に相当する。ただし、図20、図21、図22および図23では、第1のアライメントマーク1が等方性エッチングにより形成された形状となっている。実施の形態3では、トレンチ形成後の絶縁膜13の厚さは、例えば約1μmになる。
Next, the steps shown in FIGS. 20 to 23 are performed. The steps shown in FIGS. 20, 21, 22, and 23 correspond to the steps shown in FIGS. 4, 5, 6, and 7, respectively. However, in FIGS. 20, 21, 22 and 23, the
ついで、図24に示すように、絶縁膜13をマスクとして、CDEなどの等方性のドライエッチングを行い、第2のアライメントマーク3を形成する。同時に、トレンチ2内のp型半導体層14をエッチングし、後のミラー研磨において研磨される面の段差を小さくする。このときのエッチング深さは、例えば1〜1.5μm程度である。
Next, as shown in FIG. 24, isotropic dry etching such as CDE is performed using the insulating
エッチング深さが1μmである場合には、トレンチ形成後の絶縁膜13の厚さが約1μmであるので、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。エッチング深さが1μmよりも深い場合には、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面よりも低くなる。エッチング深さが1.5μmである場合には、p型半導体層14の露出面は、第1のアライメントマーク1の底面とほぼ同じ高さになる。ここでは、第2のアライメントマーク3の深さを約1.5μmとして説明する。
When the etching depth is 1 μm, since the thickness of the insulating
ついで、図25に示すように、絶縁膜13を除去し、その後、図26、図27または図28に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。ここでは、第2のアライメントマーク3の深さが約1.5μmであるので、ミラー研磨時の研磨量を例えば0.5〜1μm程度にすればよい。これによって、第2のアライメントマーク3として、0.5〜1μm程度の深さの段差が残るので、以後、以後、素子の表面構造を作製する際には、この段差を基準としてマスク合わせを行えばよい。
Next, as shown in FIG. 25, the insulating
図26、図27および図28は、それぞれミラー研磨時の研磨深さを図25のG−G線、H−H線およびI−I線にした場合に相当する。実施の形態1と同様に、ミラー研磨によって、第1のアライメントマーク1が消失してもよいし(図27、図28)、消失せずに残っていてもよい(図26)。ミラー研磨によって第1のアライメントマーク1を消失させる場合には、第1のアライメントマーク1を研磨モニタとして活用することができる。
26, 27, and 28 correspond to the cases where the polishing depth during mirror polishing is the GG line, the HH line, and the II line in FIG. 25, respectively. As in the first embodiment, the
ここで、等方性エッチングを行って第1のアライメントマーク1を形成する場合の利点について、絶縁膜13を酸化膜として、図29〜図33を参照して説明する。図29は、第1のアライメントマーク1の一部を示す平面図であり、図30〜図33は、図29のZ−Z線における断面構成を示す要部断面図である。図30および図31には、等方性エッチングにより第1のアライメントマーク1を形成した状態、およびその後に酸化した状態がそれぞれ示されている。また、図32および図33には、異方性エッチングにより第1のアライメントマーク1を形成した状態、およびその後に酸化した状態がそれぞれ示されている。
Here, advantages of forming the
図31に示すように、等方性エッチングにより形成された第1のアライメントマーク1の周囲および丸みを帯びた角部における酸化膜(絶縁膜13)の厚さを、それぞれt1およびt2とする。また、図33に示すように、異方性エッチングにより形成された第1のアライメントマーク1の周囲および角部における酸化膜(絶縁膜13)の厚さを、それぞれt3およびt4とする。t1、t2、t3およびt4の大小関係は、t4<t1=t2=t3となる。つまり、等方性エッチングを行う場合には、異方性エッチングを行う場合と比較して、第1のアライメントマーク1の角部において、絶縁膜13が厚くなる。
As shown in FIG. 31, the thicknesses of the oxide film (insulating film 13) around the
従って、等方性エッチングを行う場合には、異方性エッチングを行う場合よりも絶縁膜13を全体的に薄くすることができる。絶縁膜13を薄くしても、後の工程で深いトレンチ2を形成するためにトレンチエッチングを行っている最中に、第1のアライメントマーク1の角部で絶縁膜13が破れてしまうことはない。このように、絶縁膜13をCVD(化学気相成長)法などで形成する場合、絶縁膜13のカバレッジが向上するので、絶縁膜13を薄くすることができる。また、熱酸化法などによってトレンチ2のハードマスクを形成する場合には、3次元的な形状効果による局所的な膜厚の低下を防ぐことができるので、ハードマスクを薄くすることができる。
Therefore, when isotropic etching is performed, the insulating
等方性エッチングを行って第2のアライメントマーク3を形成する場合の利点について、図34〜図37を参照して説明する。図34および図35には、等方性エッチングにより第2のアライメントマーク3を形成した場合のp型半導体層14のそれぞれ絶縁膜13を除去する前と除去した後の断面形状が示されている。また、図36および図37には、異方性エッチングにより第2のアライメントマーク3を形成した場合のp型半導体層14の、それぞれ絶縁膜13を除去する前と除去した後の断面形状が示されている。
Advantages of forming the
実施の形態1において説明したように、通常、トレンチ2内にp型半導体層14をエピタキシャル成長させる前に、水素雰囲気での熱処理を行ってトレンチ2の表面の自然酸化膜を除去する。この熱処理の際に、露出した絶縁膜13の、絶縁膜13とn型半導体層12との界面部分がエッチングされ、ノッチが形成される。従って、p型半導体層14をエピタキシャル成長させると、このノッチにもp型半導体層14が充填される。
As described in the first embodiment, normally, before the p-
等方性エッチングにより第2のアライメントマーク3を形成する際に、絶縁膜13とp型半導体層14との選択比を充分に確保し、ノッチを埋める突起部18までエッチングを進めることによって、絶縁膜13はエッチングされないが、突起部18はエッチングされて小さくなるか、またはなくなる。従って、絶縁膜13を除去した後の表面には、突起部18がないか、あってもその突出量が小さいので、ミラー研磨時の研磨量を少なくすることができる。
When the
それに対して、異方性エッチングにより第2のアライメントマーク3を形成する場合には、ノッチを埋める突起部18は、エッチングされずに残ってしまう。従って、絶縁膜を除去した後の表面には、突起部18が大きいまま残ってしまうため、ミラー研磨時の研磨量を少なくすることはできない。実施の形態3によれば、上述した効果の他、実施の形態1と同様の効果が得られる。ただし、第1および第2のアライメントマーク1,3を異方性エッチングで形成する場合に得られるアライメントマークの精度向上という効果を除く。
On the other hand, when the
実施の形態4.
図38〜図42は、本発明の実施の形態4による製造途中の半導体素子の概略を示す縦断面図である。実施の形態4は、実施の形態3とは、第2のアライメントマーク3を形成する際のエッチング深さが異なる。以下の説明においては、実施の形態3と同様の構成についての説明を省略し、実施の形態3と異なる構成についてのみ説明する。
38 to 42 are longitudinal sectional views showing an outline of a semiconductor element being manufactured according to the fourth embodiment of the present invention. The fourth embodiment is different from the third embodiment in the etching depth when the
まず、図1、図18〜図23に示す工程に従って、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。その後、図38に示すように、絶縁膜13をマスクとして、CDEなどの等方性のドライエッチングを行う。このときのエッチング深さは、1μm程度である。従って、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。そして、図39に示すように、表面に残った絶縁膜13を全て除去した後、図40、図41または図42に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。
First, according to the steps shown in FIGS. 1 and 18 to 23, only the second alignment mark formation region of the n-
ここで、実施の形態3において説明した通り、トレンチ2内にp型半導体層14をエピタキシャル成長させるときに、絶縁膜13とn型半導体層12との界面のノッチにp型半導体層14が充填されることによって、p型半導体層14の突起部18ができる。実施の形態4のように、p型半導体層14のエッチバックにより、p型半導体層14の露出面と、n型半導体層12とその上の絶縁膜13との界面とを、ほぼ同じ高さにする場合には、この突起部18のみをミラー研磨時に除去すればよい。
Here, as described in the third embodiment, when the p-
従って、ミラー研磨時の研磨量は、例えば0.1μm程度でよい。このときの研磨深さは、図39のJ−J線に相当する。そして、図40に示すように、ミラー研磨後の第2のアライメントマーク3の深さは、0.9μm程度になる。また、ミラー研磨時の研磨量は、例えば0.2μm程度でもよい。このときの研磨深さは、図39のK−K線に相当し、図41に示すように、ミラー研磨後に0.8μm程度の深さの第2のアライメントマーク3が残る。また、ミラー研磨時の研磨量を例えば0.4μm程度に増やしてもよい。このときの研磨深さは、図39のL−L線に相当し、図42に示すように、ミラー研磨後に0.6μm程度の深さの第2のアライメントマーク3が残る。
Therefore, the polishing amount at the time of mirror polishing may be about 0.1 μm, for example. The polishing depth at this time corresponds to the line JJ in FIG. As shown in FIG. 40, the depth of the
さらに、第1のアライメントマーク1を研磨モニタとして活用し、第1のアライメントマーク1が消失した時点でミラー研磨を終了させる場合の研磨量は、0.5μm程度である。このときの研磨深さは、図39に特に示してはいないが、第1のアライメントマーク1の底までの深さである。そして、ミラー研磨後の第2のアライメントマーク3の深さは、0.5μm程度になる。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行う。実施の形態4によれば、実施の形態3と同様の効果が得られる。
Furthermore, when the
実施の形態5.
図43〜図48は、本発明の実施の形態5による製造途中の半導体素子の概略を示す縦断面図である。実施の形態5は、実施の形態1または2において、p型半導体層14のエピタキシャル成長によりできるp型半導体層14の突起部を、ミラー研磨を行わずに、酸化膜の形成と除去を行うことにより、除去するようにしたものである。以下の説明においては、実施の形態1または2と同様の構成についての説明を省略し、実施の形態1または2と異なる構成についてのみ説明する。
Embodiment 5 FIG.
43 to 48 are longitudinal sectional views showing an outline of a semiconductor element being manufactured according to the fifth embodiment of the present invention. In the fifth embodiment, the protrusions of the p-
まず、図1〜図7に示す工程に従って、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。このときの絶縁膜13の厚さをtox1とする(図43参照)。その後、図8または図13に示すように、絶縁膜13をマスクとして、トレンチエッチングなどの異方性ドライエッチングを行う。このときのエッチング深さによって、これ以降、第2のアライメントマーク3を形成し、絶縁膜13を除去するまでの工程は、実施の形態1および実施の形態2のいずれかと同様になる。エッチング深さがtox1よりも深ければ実施の形態1と同様であり、エッチング深さがおおむねtox1であれば実施の形態2と同様である。ここでは、エッチング深さがおおむねtox1であるとして説明する。
First, according to the steps shown in FIGS. 1 to 7, only the second alignment mark formation region of the n-
p型半導体層14もおおむねtox1のエッチング深さでエッチバックされるので、図43に拡大して示すように、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。ただし、p型半導体層14をエピタキシャル成長させるときに、絶縁膜13とn型半導体層12との界面にできたノッチにp型半導体層14が充填されているので、表面に残った絶縁膜13を全て除去してn型半導体層12とp型半導体層14の表面を露出させると(図14参照)、図44に拡大して示すように、表面にp型半導体層14の突起部18が残る。
Since the p-
この状態で、図45に示すように、再び酸化処理を行ってn型半導体層12、p型半導体層14、第1のアライメントマーク1および第2のアライメントマーク3の表面に犠牲酸化膜19を形成する。この犠牲酸化処理により、図46に拡大して示すように、犠牲酸化膜19には、p型半導体層14の突起部18を反映した酸化膜の突起部20が形成される。p型半導体層14の突起部18の大きさは、0.2μm程度であるので、犠牲酸化膜19が例えば0.5μm程度の厚さになるように酸化処理を行えばよい。そうすれば、p型半導体層14の突起部18は全て酸化膜となり、さらにn型半導体層12およびp型半導体層14の深さ方向に酸化が進行する。それによって、犠牲酸化膜19と半導体層12,14との界面に、段差がほとんどない状態となる。
In this state, as shown in FIG. 45, oxidation treatment is performed again to form a
ついで、図47に示すように、犠牲酸化膜19を剥離する。このようにすることによって、図48に拡大して示すように、n型半導体層12およびp型半導体層14の表面が、凹凸のないおおむね平坦化された面となる。ただし、この犠牲酸化処理によって第2のアライメントマーク3の形状が鈍ってしまうが、tox1を例えば1〜1.5μm程度にすれば、第2のアライメントマーク3の深さが1〜1.5μm程度になるので、以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。
Next, as shown in FIG. 47, the
実施の形態5によれば、犠牲酸化膜を除去した後に第2のアライメントマーク3が残るので、ミラー研磨を行うことなく、表面が平坦であり、かつアライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、異方性エッチングで第1および第2のアライメントマーク1,3を形成するので、アライメントマークの精度を向上させることができる。また、第2のアライメントマーク3を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。さらに、第2のアライメントマーク3を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。
According to the fifth embodiment, since the
実施の形態6.
図49〜図54は、本発明の実施の形態6による製造途中の半導体素子の概略を示す縦断面図である。実施の形態6は、実施の形態5において、第2のアライメントマーク3を等方性エッチングにより形成するようにしたものである。以下の説明においては、実施の形態5と同様の構成についての説明を省略し、実施の形態5と異なる構成についてのみ説明する。
Embodiment 6 FIG.
49 to 54 are longitudinal sectional views schematically showing a semiconductor element in the middle of manufacture according to the sixth embodiment of the present invention. In the sixth embodiment, the
まず、図1〜図7に示す工程に従って、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。このときの絶縁膜13の厚さをtox2とする(図50参照)。その後、図49に示すように、絶縁膜13をマスクとして、CDEなどの等方性ドライエッチングを行う。このときのエッチング深さは、例えばおおむねtox2である。従って、p型半導体層14もおおむねtox2のエッチング深さでエッチバックされるので、図50に拡大して示すように、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。
First, according to the steps shown in FIGS. 1 to 7, only the second alignment mark formation region of the n-
また、絶縁膜13とn型半導体層12との界面にできたノッチを埋めるp型半導体層14の突起部18もエッチングされる。従って、表面に残った絶縁膜13を全て除去してn型半導体層12とp型半導体層14の表面を露出させると、図51に拡大して示すように、表面にp型半導体層14の突起部18が残るが、その大きさは、実施の形態5における場合よりも小さい。この突起部18の大きさは、例えば0.1μm程度である。
Further, the
この状態で、図52に示すように、再び酸化処理を行ってn型半導体層12、p型半導体層14、第1のアライメントマーク1および第2のアライメントマーク3の表面に犠牲酸化膜19を形成する。この犠牲酸化処理により、図53に拡大して示すように、犠牲酸化膜19には、p型半導体層14の突起部18を反映した酸化膜の突起部20が形成される。その際、犠牲酸化膜19が例えば0.2μm程度の厚さになるように酸化処理を行えば、p型半導体層14の突起部18は全て酸化膜となる。そして、さらにn型半導体層12およびp型半導体層14の深さ方向に酸化が進行し、それによって、犠牲酸化膜19と半導体層12,14との界面に、段差がほとんどない状態となる。
In this state, as shown in FIG. 52, the oxidation process is performed again to form the
ついで、図54に示すように、犠牲酸化膜19を剥離する。このようにすることによって、n型半導体層12およびp型半導体層14の表面が、凹凸のないおおむね平坦化された面となる(図48参照)。ただし、この犠牲酸化処理によって第2のアライメントマーク3の形状が鈍ってしまうが、犠牲酸化膜19を薄くすることができるので、第2のアライメントマーク3として、マスク合わせを行うことができる程度の段差が残る。従って、以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実際に、本発明者らが、実施の形態6の方法に従い、犠牲酸化膜19の厚さを0.4μmとして試作したところ、第2のアライメントマーク3を基準として全く問題なくマスク合わせを行うことができた。
Next, as shown in FIG. 54, the
実施の形態6によれば、犠牲酸化膜を除去した後に第2のアライメントマーク3が残るので、ミラー研磨を行うことなく、表面が平坦であり、かつアライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、第2のアライメントマーク3を形成する際に、新たに酸化工程を設けてマスクを形成する必要がないので、製造コストを低減することができる。さらに、第2のアライメントマーク3を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。
According to the sixth embodiment, since the
実施の形態7.
図55〜図64は、本発明の実施の形態7による製造途中の半導体素子の概略を示す縦断面図である。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。
Embodiment 7 FIG.
55 to 64 are longitudinal sectional views schematically showing a semiconductor element in the middle of manufacture according to the seventh embodiment of the present invention. In the following description, description of the same configuration as that of the first embodiment will be omitted, and only a configuration different from that of the first embodiment will be described.
低抵抗半導体基板11の用意から、トレンチ形成時のハードマスクである絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上の部分を除去するまでは、図1〜図6に示す工程と同じである。ただし、ここでは、第1のアライメントマーク1の深さを1μmとして説明する。なお、異方性エッチングに代えて、等方性のドライエッチングを行って、第1のアライメントマーク1を形成してもよい。
From preparation of the low-
ついで、図55に示すように、表面に残った絶縁膜13を全て除去する。そして、図56に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面に、再び絶縁膜21を形成する。絶縁膜21は、酸化膜、窒化膜、または窒化膜と酸化膜の2層構造の膜などである。特に限定しないが、ここでは、n型半導体層12およびp型半導体層14の酸化を行い、絶縁膜21として酸化膜を形成する。この酸化膜の厚さは、後の工程で、酸化膜と半導体層との選択比に応じて、目的とする深さの第2のアライメントマークが得られるような厚さとする。酸化膜(絶縁膜21)の厚さを、例えば0.4μm程度とする。
Next, as shown in FIG. 55, all the insulating
ついで、図57に示すように、フォトリソグラフィおよびエッチングを行って、絶縁膜21の一部を除去し、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。p型半導体層14は、絶縁膜21で覆われたままである。フォトリソグラフィ工程において、露光を行う際のマスクの位置合わせ(アライメント)には、第1のアライメントマーク1を用いる。ついで、図58に示すように、絶縁膜21をマスクとして、異方性のドライエッチングを行って、第2のアライメントマーク3を形成する。このとき、p型半導体層14は、エッチバックされない。ここでは、第2のアライメントマーク3の深さを例えば5μmとする。なお、異方性エッチングに代えて、等方性のドライエッチングを行って、第2のアライメントマーク3を形成してもよい。
Next, as shown in FIG. 57, photolithography and etching are performed to remove a part of the insulating
ついで、図59に示すように、表面に残った絶縁膜21を全て除去する。そして、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第1のアライメントマーク1が消失してもよいし(図63、図64)、消失せずに残っていてもよい(図61、図62)。図60に、ミラー研磨時の異なる4つの研磨量を示す。M−M線およびN−N線で示す研磨深さでは、それぞれ図61および図62に示すように、第1のアライメントマーク1が残る。
Next, as shown in FIG. 59, all the insulating
O−O線およびP−P線で示す研磨深さでは、それぞれ図63および図64に示すように、第1のアライメントマーク1は残らない。O−O線で示す研磨深さとする場合には、第1のアライメントマーク1を研磨モニタとして活用することができるので、研磨中に第1のアライメントマーク1が消失した時点で、ミラー研磨を終了させる。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。
At the polishing depth indicated by the OO line and the PP line, the
実施の形態7によれば、ミラー研磨後に第2のアライメントマーク3が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。特に、第2のアライメントマーク3を形成する際にp型半導体層14がエッチバックされないので、任意の深さの第2のアライメントマーク3を形成することができる。また、異方性エッチングで第1および第2のアライメントマーク1,3を形成する場合には、アライメントマークの精度を向上させることができる。また、ミラー研磨によって除去する量(研磨深さ)を、n型半導体層12の露出面から第2のアライメントマーク3が消失する直前までの間に設定することができるので、ミラー研磨時の研磨量に余裕ができる。このことは、面内ばらつきに余裕を与える設計とすることが可能となることに相当する。
According to the seventh embodiment, since
実施の形態8.
図65〜図71は、本発明の実施の形態8による製造途中の半導体素子の概略を示す縦断面図である。実施の形態8は、実施の形態7において、絶縁膜13をストッパとして研磨を行った後にp型半導体層14のエッチバックを行うようにしたものである。以下の説明においては、実施の形態7と同様の構成についての説明を省略し、実施の形態7と異なる構成についてのみ説明する。
Embodiment 8 FIG.
65 to 71 are longitudinal sectional views showing an outline of a semiconductor element being manufactured according to the eighth embodiment of the present invention. In the eighth embodiment, the p-
まず、図1〜図6に示す工程に従って、絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上の部分を除去する。ついで、図65に示すように、残った絶縁膜13をマスクとして異方性または等方性のエッチングを行い、トレンチ2内のp型半導体層14の上端面を後退させる。このときのp型半導体層14の後退量は、マスクとした絶縁膜13の厚さとおおむね同じである。従って、p型半導体層14の露出面は、n型半導体層12とその上の絶縁膜13との界面とほぼ同じ高さになる。
First, according to the steps shown in FIGS. 1 to 6, polishing is performed using the insulating
ついで、図66に示すように、表面に残った絶縁膜13を全て除去する。n型半導体層12およびp型半導体層14の表面は、おおむね平坦になる。そして、図67に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面に、酸化膜、窒化膜、または窒化膜と酸化膜の2層構造の膜などからなる絶縁膜21を形成する。これ以降は、実施の形態7と同様である。すなわち、図68に示すように、絶縁膜21の一部を除去する。そして、図69に示すように、p型半導体層14を絶縁膜21で覆った状態のまま異方性エッチングを行って、例えば5μmの深さの第2のアライメントマーク3を形成する。
Next, as shown in FIG. 66, all the insulating
なお、第2のアライメントマーク3を5μmよりも深く形成してもよい。しかしながら、第2のアライメントマーク3を深く形成した場合、例えば第2のアライメントマーク3の深さを10μmにした場合には、後のミラー研磨によって9μm程度の研磨量の余裕ができるが、9μmの取り代で研磨を行った場合には、並列pn接合構造の深さ方向の長さが41μmとなり、耐圧が低くなってしまう。このような不具合が生じるおそれがあるので、第2のアライメントマーク3の深さを適切に決定する必要がある。
The
ついで、図70に示すように、絶縁膜21を全て除去する。その後、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。図71に、ミラー研磨時の異なる4つの研磨量を示す。Q−Q線およびR−R線で示す研磨深さでは、第1のアライメントマーク1が残る(図61、図62参照)。Q−Q線で示す研磨深さとする場合、その研磨量は微量であり、n型半導体層12と絶縁膜13との界面に形成されたノッチにp型半導体層14が充填されてできた突起部18を除去するための研磨に相当する。
Next, as shown in FIG. 70, the entire insulating
また、S−S線およびT−T線で示す研磨深さでは、第1のアライメントマーク1は残らない(図63、図64参照)。S−S線で示す研磨深さとする場合には、第1のアライメントマーク1を研磨モニタとして活用することができる。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実施の形態8によれば、実施の形態7と同様の効果が得られる。また、p型半導体層14のエッチバックにより、n型半導体層12の表面とp型半導体層14の表面がおおむね同じ高さになるので、第2のアライメントマーク3を形成するために絶縁膜21をパターニングする際に、レジストむらが発生するのを抑制することができるので、開口寸法を精度よく制御することができる。
Further, the
実施の形態9.
図72〜図76は、本発明の実施の形態9による製造途中の半導体素子の概略を示す縦断面図である。実施の形態9は、実施の形態8において、p型半導体層14のエッチバックを行った後に、絶縁膜13を除去せずに残した状態のまま、さらに絶縁膜21を形成するようにしたものである。以下の説明においては、実施の形態8と同様の構成についての説明を省略し、実施の形態8と異なる構成についてのみ説明する。
Embodiment 9 FIG.
72 to 76 are longitudinal sectional views showing an outline of a semiconductor element being manufactured according to the ninth embodiment of the present invention. In the ninth embodiment, after the p-
まず、図1〜図6および図65に示す工程に従って、絶縁膜13をマスクとして異方性または等方性のエッチングを行い、トレンチ2内のp型半導体層14の上端面を後退させる。ついで、図72に示すように、酸化を行い、絶縁膜21を形成する。この酸化は、後に第2のアライメントマーク3を形成する際にp型半導体層14がエッチングされるのを回避することを目的とするものである。従って、酸化膜や窒化膜などの絶縁膜をCVDなどで堆積することにより、絶縁膜21を形成してもよい。これは、上述した実施の形態7または8においても同様である。
First, according to the steps shown in FIGS. 1 to 6 and 65, anisotropic or isotropic etching is performed using the insulating
これ以降は、実施の形態8と同様である。すなわち、絶縁膜21の一部を除去し、図73に示すように、p型半導体層14を絶縁膜21で覆った状態のまま異方性エッチングを行って、例えば5μmの深さの第2のアライメントマーク3を形成する。なお、第2のアライメントマーク3を5μmよりも深く形成してもよい。ついで、図74に示すように、絶縁膜21を全て除去する。その後、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。
The subsequent steps are the same as in the eighth embodiment. That is, a part of the insulating
図75に、ミラー研磨時の異なる4つの研磨量を示す。U−U線で示す研磨深さでは、図76に示すように、その研磨量は0.2μm程度の微量であり、p型半導体層14での段差をなくす程度である。従って、第1のアライメントマーク1が残る。また、V−V線で示す研磨深さでも、第1のアライメントマーク1が残る(図62参照)。また、W−W線およびX−X線で示す研磨深さでは、第1のアライメントマーク1は残らない(図63、図64参照)。W−W線で示す研磨深さとする場合には、第1のアライメントマーク1を研磨モニタとして活用することができる。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。実施の形態9によれば、実施の形態8と同様の効果が得られる。
FIG. 75 shows four different polishing amounts at the time of mirror polishing. At the polishing depth indicated by the line U-U, as shown in FIG. 76, the polishing amount is as small as about 0.2 μm, and the level difference in the p-
実施の形態10.
図77および図78は、本発明の実施の形態10による製造途中の半導体素子の概略を示す縦断面図である。実施の形態10は、実施の形態7において、第2のアライメントマーク3を形成する際に、絶縁膜21に代えて、レジストによりp型半導体層14を保護するようにしたものである。以下の説明においては、実施の形態7と同様の構成についての説明を省略し、実施の形態7と異なる構成についてのみ説明する。
Embodiment 10 FIG.
77 and 78 are longitudinal sectional views schematically showing a semiconductor element in the middle of manufacture according to the tenth embodiment of the present invention. In the tenth embodiment, the p-
まず、図1〜図6および図55に示す工程に従って、絶縁膜13をストッパとして研磨を行った後、絶縁膜13を全て除去する。ついで、図77に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面にレジスト22を塗布し、フォトリソグラフィを行って、レジスト22の一部を除去する。そして、図78に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1をレジスト22で覆った状態のままRIEなどの異方性エッチングを行って、例えば5μmの深さの第2のアライメントマーク3を形成する。なお、第2のアライメントマーク3を5μmよりも深く形成してもよい。
First, after polishing using the insulating
ついで、レジスト22を灰化して除去する。そして、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第1のアライメントマーク1を消失させてもよいし、残しておいてもよい。実施の形態10によれば、実施の形態7と同様の効果が得られる。また、第2のアライメントマーク3を形成する前に、p型半導体層14を保護するための絶縁膜21を形成する必要がないので、製造コストを低減することができる。
Next, the resist 22 is ashed and removed. Then, the surface is mirror-polished so that the
実施の形態11.
図79および図80は、本発明の実施の形態11による製造途中の半導体素子の概略を示す縦断面図である。実施の形態11は、実施の形態8において、第2のアライメントマーク3を形成する際に、絶縁膜21に代えて、レジストによりp型半導体層14を保護するようにしたものである。以下の説明においては、実施の形態8と同様の構成についての説明を省略し、実施の形態8と異なる構成についてのみ説明する。
79 and 80 are longitudinal sectional views schematically showing a semiconductor element in the middle of manufacture according to the eleventh embodiment of the present invention. In the eleventh embodiment, the p-
まず、図1〜図6、図65および図66に示す工程に従って、絶縁膜13をマスクとしてp型半導体層14のエッチバックを行った後、絶縁膜13を全て除去する。ついで、図79に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面にレジスト22を塗布し、フォトリソグラフィを行って、レジスト22の一部を除去する。そして、図80に示すように、n型半導体層12、p型半導体層14および第1のアライメントマーク1をレジスト22で覆った状態のままRIEなどの異方性エッチングを行って、例えば5μmの深さの第2のアライメントマーク3を形成する。なお、第2のアライメントマーク3を5μmよりも深く形成してもよい。
First, according to the steps shown in FIGS. 1 to 6, 65 and 66, the p-
ついで、レジスト22を灰化して除去する。そして、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。このミラー研磨によって、第1のアライメントマーク1を消失させてもよいし、残しておいてもよい。実施の形態11によれば、実施の形態8と同様の効果が得られる。また、第2のアライメントマーク3を形成する前に、p型半導体層14を保護するための絶縁膜21を形成する必要がないので、製造コストを低減することができる。
Next, the resist 22 is ashed and removed. Then, the surface is mirror-polished so that the
実施の形態12.
図81〜図88は、本発明の実施の形態12による製造途中の半導体素子の概略を示す縦断面図である。以下の説明においては、実施の形態1と同様の構成についての説明を省略し、実施の形態1と異なる構成についてのみ説明する。ただし、実施の形態12では、第1のアライメントマーク1をアライメントマーク1と読み替える。
81 to 88 are longitudinal sectional views schematically showing a semiconductor element in the middle of manufacture according to the twelfth embodiment of the present invention. In the following description, description of the same configuration as that of the first embodiment will be omitted, and only a configuration different from that of the first embodiment will be described. However, in the twelfth embodiment, the
まず、図1〜図6に示す工程に従って、絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上の部分を除去する。ついで、図81に示すように、残った絶縁膜13をマスクとしてエッチングを行い、トレンチ2内のp型半導体層14の上端面を後退させる。このときのp型半導体層14の後退量は、マスクとした絶縁膜13の厚さとおおむね同じである。このエッチング後にn型半導体層12とp型半導体層14との間に段差ができることがある。
First, according to the steps shown in FIGS. 1 to 6, polishing is performed using the insulating
この段差ができる原因は、p型半導体層14をエッチバックするときの絶縁膜13の厚さにばらつきがあることと、エッチング量にばらつきが生じることである。本発明者らが実際のプロセスで確認したところ、この段差の高さは、0.1μm以下であった。また、図82に示すように、トレンチ2内にp型半導体層14をエピタキシャル成長させるときに、絶縁膜13とn型半導体層12との界面のノッチにp型半導体層14が充填される。このノッチができる理由については、上記実施の形態3において説明した通りである。
The reason why the step is formed is that the thickness of the insulating
ついで、図83に示すように、HF(フッ化水素)による剥離やドライエッチングによって絶縁膜13を除去する。露出した半導体表面には、n型半導体層12とp型半導体層14との間の段差の他に、図84に示すように、ノッチに充填されたp型半導体層14による突起部18ができる。突起部18の幅および高さは、ともに例えば0.14μm程度である。ついで、図85に示すように、熱処理を行ってn型半導体層12、p型半導体層14およびアライメントマーク1の表面に犠牲酸化膜19を形成する。この犠牲酸化処理により、図86に拡大して示すように、犠牲酸化膜19には、p型半導体層14の突起部18を反映した酸化膜の突起部20が形成される。
Next, as shown in FIG. 83, the insulating
ついで、図87に示すように、犠牲酸化膜19を剥離する。このようにすることによって、図88に拡大して示すように、p型半導体層14の突起部18が消失し、おおむね平坦化された半導体表面となる。犠牲酸化によりp型半導体層14の突起部18が消失して半導体表面が平坦化されることを検証するために行ったシミュレーションの結果を図89および図90に示す。図89は、犠牲酸化前の半導体表面の形状を示しており、図90は、犠牲酸化後の半導体表面の形状を示している。
Next, as shown in FIG. 87, the
両図を比較すると、0.8μmの膜厚の犠牲酸化膜19を形成することにより、突起部18が消失し、n型半導体層12とp型半導体層14との間の段差がなだらかに変化していることがわかる。このような段差であれば、これ以降のプロセスに対する影響はない。また、この段差の高さは、0.1μm程度であるので、素子特性に対する影響もない。従って、この後に半導体表面の研磨を行わないで、素子の表面構造を作製することができる。
Comparing the two figures, by forming the
実施の形態12によれば、トレンチ2を形成する際のマスクとした絶縁膜13を除去した後に研磨を行わないため、この絶縁膜13の下の半導体は研磨されないので、アラインメントマーク1の段差が減少しない。従って、新たに第2のアライメントマークを形成しなくても、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、研磨工程および第2のアライメントマークを形成するための工程を省略することができるので、製造コストを低減することができる。さらに、絶縁膜13の下の半導体を研磨しないことにより、超接合半導体素子作製用の半導体基板の厚さに、研磨によるばらつきが発生しないので、耐圧ばらつきを低減することができる。また、絶縁膜13をストッパとして研磨を行った後に、研磨表面をエッチングによって完全に除去してしまうので、研磨による基板の汚染を解消することができる。
According to the twelfth embodiment, since the polishing is not performed after the insulating
実施の形態13.
図91〜図94は、本発明の実施の形態13による製造途中の半導体素子の概略を示す縦断面図である。実施の形態13は、実施の形態12において、犠牲酸化膜19をパターニングして第2のアライメントマーク3を形成するようにしたものである。以下の説明においては、実施の形態12と同様の構成についての説明を省略し、実施の形態12と異なる構成についてのみ説明する。ただし、実施の形態13では、実施の形態12において読み替えていたアライメントマーク1を、再び第1のアライメントマーク1と読み替える。
91 to 94 are longitudinal sectional views schematically showing a semiconductor element in the middle of manufacture according to the thirteenth embodiment of the present invention. In the thirteenth embodiment, the
まず、図1〜図6および図81〜図86に示す工程に従って、n型半導体層12、p型半導体層14および第1のアライメントマーク1の表面に犠牲酸化膜19を形成する。ついで、図91に示すように、犠牲酸化膜19の一部を除去し、n型半導体層12の、第2のアライメントマークの形成領域のみを露出させる。このときのマスクの位置合わせ(アライメント)には、第1のアライメントマーク1を用いる。ついで、図92に示すように、犠牲酸化膜19をマスクとしてエッチングを行い、第2のアライメントマーク3を形成する。
First, a
ついで、図93に示すように、エッチングにより犠牲酸化膜19を除去する。それによって、第2のアライメントマーク3を有する平坦な半導体表面が得られる。そして、図94に示すように、第2のアライメントマーク3を消失させないようにして、表面のミラー研磨を行う。図93のY−Y線は、第1のアライメントマーク1を研磨モニタとして活用する場合の研磨深さを示している。以後、素子の表面構造を作製する際には、第2のアライメントマーク3を基準としてマスク合わせを行えばよい。
Next, as shown in FIG. 93, the
実施の形態13によれば、ミラー研磨後に第2のアライメントマーク3が残るので、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、第2のアライメントマーク3を形成する前に、研磨を行って表面を平坦化しているので、その後のフォトリソグラフィ工程においてレジストむらが発生するのを防ぐことができる。また、犠牲酸化によってp型半導体層14の突起部18がなくなるので、ミラー研磨時の研磨量を少なくすることができる。従って、ミラー研磨時間を短縮することができるので、製造コストを低減することができる。また、ミラー研磨時の研磨量が少ないことによって、低い研磨レートで研磨を行うことができるので、ミラー研磨面の面内均一性が向上するという効果も得られる。
According to the thirteenth embodiment, since the
実施の形態14.
図95〜図98は、本発明の実施の形態14による製造途中の半導体素子の概略を示す縦断面図である。実施の形態14は、実施の形態12において、トレンチ2を形成する際のマスクとなる絶縁膜13が、この絶縁膜13をストッパとする研磨工程の終了時にほとんど残っていないようにしたものである。以下の説明においては、実施の形態12と同様の構成についての説明を省略し、実施の形態12と異なる構成についてのみ説明する。ただし、実施の形態14では、実施の形態12において読み替えていたアライメントマーク1を、再び第1のアライメントマーク1と読み替える。
95 to 98 are longitudinal sectional views showing the outline of a semiconductor element in the middle of manufacture according to the fourteenth embodiment of the present invention. In the fourteenth embodiment, in the twelfth embodiment, the insulating
まず、図1および図2に示す工程に従って、n型半導体層12に第1のアライメントマーク1を形成する。ついで、図95に示すように、n型半導体層12および第1のアライメントマーク1の上に絶縁膜13を設ける。絶縁膜13は、酸化膜、窒化膜、または窒化膜と酸化膜の2層構造の膜などである。そして、絶縁膜13のパターニングを行い、絶縁膜13の、トレンチエッチングを行う箇所を選択的に開口して、トレンチ形成時のハードマスクを形成する。絶縁膜13の厚さは、後にこの絶縁膜13をストッパとして研磨したときに、その研磨工程が終了するまでに減少する分よりもわずかに厚い程度である。
First, the
ついで、図96に示すように、絶縁膜13をハードマスクとして、n型半導体層12に深いトレンチ2を形成する。このとき、絶縁膜13もエッチングされて薄くなる。ついで、他の実施の形態と同様に、トレンチ2の側壁および底面を覆う自然酸化膜(図96では、図示省略)を除去する。続いて、図97に示すように、常圧で、例えばボロンドープのp型半導体層14をエピタキシャル成長させて、トレンチ2内にp型半導体層14を選択的に充填する。その際、p型半導体層14の、トレンチ2の幅方向(図97の図面左右方向)の中心部にできる凹部の底15が、ハードマスクとした絶縁膜13の表面16よりも高くなるまで、エピタキシャル成長を行う。
Next, as shown in FIG. 96, a
ついで、図98に示すように、絶縁膜13をストッパとして研磨を行い、p型半導体層14の、絶縁膜13の表面上の部分を除去する。この研磨工程が終了した時点で残っている絶縁膜13の厚さは、例えば0.05μm程度である。このように絶縁膜13がほとんど残っていないので、本記実施の形態14では、この絶縁膜13をマスク酸化膜に用いて第2のアライメントマークを形成することはできない。
Next, as shown in FIG. 98, polishing is performed using the insulating
ついで、図85および図87に示すように、犠牲酸化を行った後、犠牲酸化膜19を剥離することによって、半導体表面を平坦化する。このようにすれば、半導体表面の研磨を行わないで、素子の表面構造を作製することができる。なお、研磨終了後に残っている絶縁膜13が非常に薄いので、n型半導体層12とp型半導体層14との間には、ほとんど段差がない。従って、犠牲酸化を行わなくてもよい。また、犠牲酸化を行う場合には、上記実施の形態13のように、犠牲酸化膜19をパターニングし、これをマスクとして第2のアライメントマークを形成することもできる。また、第2のアライメントマークを十分に深く形成すれば、その後にミラー研磨を行って半導体表面を完全に平坦にすることもできる。
Next, as shown in FIGS. 85 and 87, after sacrificial oxidation, the
実施の形態14によれば、アライメントマークを有する超接合半導体素子作製用の半導体基板を得ることができる。また、p型半導体層14のエッチバックを行う必要がないので、製造コストを低減することができる。さらに、犠牲酸化やミラー研磨を省略する場合、あるいは第2のアライメントマークを形成しない場合には、より一層、製造コストを低減することができる。
According to the fourteenth embodiment, a semiconductor substrate for manufacturing a superjunction semiconductor element having an alignment mark can be obtained. In addition, since it is not necessary to etch back the p-
なお、上述した各実施の形態においては、第1導電型をn型とし、第2導電型をp型として説明したが、その逆の場合も同様である。また、本発明は、シリコン半導体に限らず、例えばSiCなどの化合物半導体にも適用可能である。また、本発明方法により製造された半導体基板は、MOSFETに限らず、IGBT、バイポーラトランジスタ、GTOサイリスタまたはダイオード等の、並列pn接合構造の耐圧構造を有するデバイスの製造に使用される。 In each of the above-described embodiments, the first conductivity type is n-type and the second conductivity type is p-type, but the reverse is also true. Further, the present invention is not limited to a silicon semiconductor, and can be applied to a compound semiconductor such as SiC. Further, the semiconductor substrate manufactured by the method of the present invention is used not only for MOSFETs but also for manufacturing devices having a parallel pn junction structure withstand voltage structure such as IGBTs, bipolar transistors, GTO thyristors, or diodes.
以上のように、本発明にかかる半導体素子の製造方法は、並列pn接合構造の耐圧構造を有するデバイスの製造に有用であり、特に並列pn接合構造により高耐圧化と大電流容量化を両立させることができるMOSFET、IGBT、バイポーラトランジスタ、GTOサイリスタまたはダイオード等の製造に適している。 As described above, the method for manufacturing a semiconductor device according to the present invention is useful for manufacturing a device having a breakdown voltage structure with a parallel pn junction structure. Particularly, a high breakdown voltage and a large current capacity can be achieved by the parallel pn junction structure. Suitable for the manufacture of MOSFETs, IGBTs, bipolar transistors, GTO thyristors or diodes.
1 第1のアライメントマーク
2 トレンチ
3 第2のアライメントマーク
11 低抵抗半導体基板
12 n型半導体層(第1導電型半導体層)
13 絶縁膜
14 p型半導体層(第2導電型半導体層)
15 第2導電型半導体層の凹部の底
16 絶縁膜の表面
18 突起部
19 犠牲酸化膜
21 絶縁膜
22 レジスト
DESCRIPTION OF
13 Insulating film 14 p-type semiconductor layer (second conductivity type semiconductor layer)
15 Bottom of recess of second conductive
Claims (18)
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、
前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、
前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、
前記第7の工程と、前記第8の工程との間に、前記第7の工程でマスクとした前記絶縁膜を除去する第10の工程と、
を含み、
前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、
前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする半導体素子の製造方法。 In manufacturing a semiconductor element having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined on a low resistance layer,
A first step of epitaxially growing a first conductivity type semiconductor layer on a surface of a low-resistance semiconductor substrate;
A second step of etching a part of the first conductivity type semiconductor layer to form a first alignment mark;
A third step of forming an insulating film having a trench pattern on the surfaces of the first alignment mark and the first conductive semiconductor layer;
A fourth step of etching the first conductive semiconductor layer using the insulating film as a mask to form a trench deeper than the first alignment mark;
A fifth step of epitaxially growing a second conductivity type semiconductor layer in the trench and on the surface of the insulating film;
A sixth step of polishing a portion of the second conductivity type semiconductor layer above the surface of the insulating film using the insulating film as a polishing stopper;
A seventh step of etching the second conductivity type semiconductor layer using the insulating film as a polishing stopper in the sixth step as a mask;
In a state where the surface of the second conductivity type semiconductor layer is protected by a newly formed insulating film, a portion of the first conductivity type semiconductor layer different from the first alignment mark is etched to form a second alignment mark. An eighth step of forming;
A ninth step of polishing the surfaces of the first conductive semiconductor layer and the second conductive semiconductor layer on which the second alignment mark is formed in a mirror shape;
A tenth step of removing the insulating film used as a mask in the seventh step between the seventh step and the eighth step;
Including
In the seventh step, until the etching depth of the second conductive type semiconductor layer becomes the same as the film thickness of the insulating film remaining after polishing in the sixth step, the second conductive type semiconductor layer Etch the
The eighth step includes a step of newly forming the insulating film on the surface of the second conductive type semiconductor layer, a part of the insulating film is removed, and the second conductive type semiconductor layer includes the second conductive type layer. Exposing the formation region of the alignment mark, and forming the second alignment mark by etching the first conductive semiconductor layer by anisotropic etching using the insulating film from which a portion has been removed as a mask The manufacturing method of the semiconductor element characterized by the above-mentioned.
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層をエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした前記絶縁膜をマスクとして前記第2導電型半導体層をエッチングする第7の工程と、
前記第2導電型半導体層の表面を新たに形成した絶縁膜によって保護した状態で、前記第1導電型半導体層の、前記第1のアライメントマークと異なる箇所をエッチングして第2のアライメントマークを形成する第8の工程と、
前記第2のアライメントマークが形成された前記第1導電型半導体層および前記第2導電型半導体層の表面を鏡面状に研磨する第9の工程と、
を含み、
前記第7の工程は、前記第2導電型半導体層のエッチング深さが、前記第6の工程での研磨後に残った前記絶縁膜の膜厚と同じになるまで、前記第2導電型半導体層をエッチングし、
前記第8の工程は、前記第2導電型半導体層の表面に新たに前記絶縁膜を形成する工程と、該絶縁膜の一部を除去し、前記第1導電型半導体層の、前記第2のアライメントマークの形成領域を露出させる工程と、一部が除去された前記絶縁膜をマスクとして異方性エッチングにより前記第1導電型半導体層をエッチングして前記第2のアライメントマークを形成する工程を含むことを特徴とする半導体素子の製造方法。 In manufacturing a semiconductor element having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined on a low resistance layer,
A first step of epitaxially growing a first conductivity type semiconductor layer on a surface of a low-resistance semiconductor substrate;
A second step of etching a part of the first conductivity type semiconductor layer to form a first alignment mark;
A third step of forming an insulating film having a trench pattern on the surfaces of the first alignment mark and the first conductive semiconductor layer;
A fourth step of etching the first conductive semiconductor layer using the insulating film as a mask to form a trench deeper than the first alignment mark;
A fifth step of epitaxially growing a second conductivity type semiconductor layer in the trench and on the surface of the insulating film;
A sixth step of polishing a portion of the second conductivity type semiconductor layer above the surface of the insulating film using the insulating film as a polishing stopper;
A seventh step of etching the second conductivity type semiconductor layer using the insulating film as a polishing stopper in the sixth step as a mask;
In a state where the surface of the second conductivity type semiconductor layer is protected by a newly formed insulating film, a portion of the first conductivity type semiconductor layer different from the first alignment mark is etched to form a second alignment mark. An eighth step of forming;
A ninth step of polishing the surfaces of the first conductive semiconductor layer and the second conductive semiconductor layer on which the second alignment mark is formed in a mirror shape;
Including
In the seventh step, until the etching depth of the second conductive type semiconductor layer becomes the same as the film thickness of the insulating film remaining after polishing in the sixth step, the second conductive type semiconductor layer Etch the
The eighth step includes a step of newly forming the insulating film on the surface of the second conductive type semiconductor layer, a part of the insulating film is removed, and the second conductive type semiconductor layer includes the second conductive type layer. Exposing the formation region of the alignment mark, and forming the second alignment mark by etching the first conductive semiconductor layer by anisotropic etching using the insulating film from which a portion has been removed as a mask The manufacturing method of the semiconductor element characterized by the above-mentioned.
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとして前記第2導電型半導体層の、前記絶縁膜の表面よりも上の部分を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした前記絶縁膜の研磨後に残った厚さ分だけ、前記第5の工程でトレンチ内にエピタキシャル成長した第2導電型半導体層の露出面をエッチングする第7の工程と、
前記第6の工程で研磨ストッパとした前記絶縁膜を除去する第8の工程と、
熱処理を行って、前記第8の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第9の工程と、
前記第9の工程で半導体表面に生成した酸化膜を除去する第10の工程と、
を含み、
前記第9の工程と、前記第10の工程との間に、前記第9の工程で半導体表面に生成した前記酸化膜の一部を除去し、前記第1導電型半導体層の、第2のアライメントマークの形成領域を露出させる第11の工程と、
前記第11の工程で一部が除去された前記酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たに第2のアライメントマークを形成する第12の工程と、
をさらに有することを特徴とする半導体素子の製造方法。 In manufacturing a semiconductor element having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined on a low resistance layer,
A first step of epitaxially growing a first conductivity type semiconductor layer on a surface of a low-resistance semiconductor substrate;
A second step of forming a first alignment mark by etching a portion of the first conductive type semiconductor layer,
A third step of forming an insulating film having a trench pattern on a surface of the first alignment mark and the first conductive semiconductor layer,
A fourth step of etching the first conductive semiconductor layer using the insulating film as a mask to form a trench deeper than the first alignment mark;
A fifth step of epitaxially growing the second conductivity type semiconductor layer in the trench and on the surface of the insulating film until it becomes higher than the surface of the insulating film;
A sixth step of polishing a portion of the second conductivity type semiconductor layer above the surface of the insulating film using the insulating film as a polishing stopper;
A seventh step of etching the exposed surface of the second conductive type semiconductor layer epitaxially grown in the trench in the fifth step by the thickness remaining after polishing the insulating film used as a polishing stopper in the sixth step When,
An eighth step of removing the insulating film used as a polishing stopper in the sixth step;
Performing a heat treatment to oxidize the exposed semiconductor surface by removing the insulating film in the eighth step;
A tenth step of removing the oxide film formed on the semiconductor surface in the ninth step;
Including
Between the ninth step and the tenth step, a part of the oxide film generated on the semiconductor surface in the ninth step is removed, and the second conductivity of the first conductivity type semiconductor layer is reduced . An eleventh step of exposing the formation region of the alignment mark;
A twelfth step of newly forming a second alignment mark by etching a part of the first conductive semiconductor layer using the oxide film partially removed in the eleventh step as a mask;
A method for manufacturing a semiconductor device, further comprising:
低抵抗半導体基板の表面上に第1導電型半導体層をエピタキシャル成長させる第1の工程と、
前記第1導電型半導体層の一部をエッチングして第1のアライメントマークを形成する第2の工程と、
前記第1のアライメントマークおよび前記第1導電型半導体層の表面上にトレンチパターンを有する絶縁膜を形成する第3の工程と、
前記絶縁膜をマスクとして前記第1導電型半導体層をエッチングして前記第1のアライメントマークよりも深いトレンチを形成する第4の工程と、
前記トレンチ内および前記絶縁膜の表面上に第2導電型半導体層を前記絶縁膜の表面よりも高くなるまでエピタキシャル成長させる第5の工程と、
前記絶縁膜を研磨ストッパとし、かつ該絶縁膜が研磨終了時に前記第3の工程における前記絶縁膜の形成時の厚さよりも薄い厚さで残るように、該絶縁膜および該絶縁膜上の前記第2導電型半導体層を研磨する第6の工程と、
前記第6の工程で研磨ストッパとした前記絶縁膜を除去する第7の工程と、
前記第7の工程の後に、熱処理を行って、該第7の工程で前記絶縁膜が除去されたことにより露出した半導体表面を酸化する第8の工程と、
前記第8の工程で半導体表面に生成した酸化膜を除去する第9の工程と、
を含み、
前記第8の工程と、前記第9の工程との間に、前記第8の工程で半導体表面に生成した酸化膜の一部を除去し、前記第1導電型半導体層の、第2のアライメントマークの形成領域を露出させる第10の工程と、
前記第10の工程で一部が除去された酸化膜をマスクとして前記第1導電型半導体層の一部をエッチングして新たに第2のアライメントマークを形成する第11の工程と、
をさらに有することを特徴とする半導体素子の製造方法。 In manufacturing a semiconductor element having a parallel pn junction structure in which an n-type semiconductor region and a p-type semiconductor region are alternately and repeatedly joined on a low resistance layer,
A first step of epitaxially growing a first conductivity type semiconductor layer on a surface of a low-resistance semiconductor substrate;
A second step of forming a first alignment mark by etching a portion of the first conductive type semiconductor layer,
A third step of forming an insulating film having a trench pattern on a surface of the first alignment mark and the first conductive semiconductor layer,
A fourth step of etching the first conductive semiconductor layer using the insulating film as a mask to form a trench deeper than the first alignment mark;
A fifth step of epitaxially growing the second conductivity type semiconductor layer in the trench and on the surface of the insulating film until it becomes higher than the surface of the insulating film;
The insulating film and the insulating film on the insulating film are used as a polishing stopper, and the insulating film remains at a thickness thinner than the thickness at the time of forming the insulating film in the third step at the end of polishing. A sixth step of polishing the second conductivity type semiconductor layer;
A seventh step of removing the insulating film used as a polishing stopper in the sixth step;
An eighth step of oxidizing the semiconductor surface exposed by performing a heat treatment after the seventh step and removing the insulating film in the seventh step;
A ninth step of removing the oxide film formed on the semiconductor surface in the eighth step;
Only including,
Between the eighth step and the ninth step, a part of the oxide film generated on the semiconductor surface in the eighth step is removed, and the second alignment of the first conductivity type semiconductor layer is performed. A tenth step of exposing a mark formation region;
An eleventh step of newly forming a second alignment mark by etching a portion of the first conductive semiconductor layer using the oxide film partially removed in the tenth step as a mask;
A method for manufacturing a semiconductor device, further comprising:
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