JP4038862B2

JP4038862B2 - Output part of charge coupled device and method of forming the same

Info

Publication number: JP4038862B2
Application number: JP03831798A
Authority: JP
Inventors: 秀夫神戸
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-02-20
Filing date: 1998-02-20
Publication date: 2008-01-30
Anticipated expiration: 2018-02-20
Also published as: JPH11238873A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面部に形成された電荷結合素子により転送されてきた電荷を受けたり所定のリセット電位にリセットされたりするフローティングディフュージョン領域と該フローティングディフュージョン領域にゲート電極が電気的に接続されたＭＯＳトランジスタを初段の駆動トランジスタとして有する出力バッファ回路を備えた電荷結合素子の出力部及び該出力部の形成方法に関する。
【０００２】
【従来の技術】
ＣＣＤ固体撮像素子は、受光素子を縦横に配設し、各受光素子垂直列に対応してＣＣＤからなり垂直方向に上記受光素子からの信号電荷を転送する垂直転送レジスタを配設し、各垂直転送レジスタの転送先側に該レジスタから転送された信号電荷を水平方向に転送する水平転送レジスタを配設し、該水平転送レジスタの転送先側に出力部を設けた構成を有している。そして、その出力部は、ＦＤＡ(Floating Difusion Amplyfier) タイプの場合、水平転送レジスタからの信号電荷を受けてそれに対応した電位になり、その後リセットされて所定のリセット電位になる動作を一定の周期で繰り返すフローティングディフュージョン領域（ＦＤ）と、そのリセットをするリセットトランジスタと、フローティングディフュージョン領域の電位をインピーダンス変換して出力する出力バッファ回路とからなるのが普通であり、出力バッファ回路は一般に複数段（例えば３段）のソースフォロア回路により構成されている。図４（Ａ）、（Ｂ）は出力部の従来例の要部を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図である。
【０００３】
図面において、１は半導体基板の表面部で、Ｐ型導電型であり、該半導体表面部１にＣＣＤからなる水平転送レジスタ２、Ｎ⁺ 型フローティングディフュージョン領域３、初段の駆動ＭＯＳトランジスタ４を含む出力バッファ回路を構成する各ＭＯＳトランジスタ及びリセットトランジスタ５等が形成されている。７、７は上記フローティングディフュージョン領域３の両側に形成されたＰ⁺ 型チャンネルストッパ[ 図４（Ｂ）では図示したが、（Ａ）では線の重なりで解りにくくなることから図示を省略した。] 、８、８は上記ＭＯＳトランジスタ４のチャンネルの両側に設けられたＰ⁺ 型チャンネルストッパである。
【０００４】
９はゲート絶縁膜、１０はフィールド絶縁膜で、共にＳｉＯ₂ からなる。１１は上記出力バッファ回路の初段の駆動ＭＯＳトランジスタ４のゲート電極で、ポリシリコンからなり、フローティングディフュージョン領域３の近傍まで延びており、ゲートとしての部分とピックアップ配線膜としての部分も有する。ゲート電極１１の図４（Ａ）の斜め格子状のハッチングを施したところが実効的にゲートとして機能するところである。１２は該ゲート電極１１上を覆う層間絶縁膜で、ＳｉＯ₂ からなる。１３は例えばＰＳＧからなるリフロー膜、１４は該リフロー膜１３に形成され、フローティングディフュージョン領域３を露出させるコンタクトホール、１５は同じく上記ゲート電極１１の表面を露出させるコンタクトホールで、フローティングディフュージョン領域３に比較的近いところに位置している。１６はアルミニウムからなり該コンタクトホール１４、１５を通じて上記ゲート電極１１・フローティングディフュージョン領域３間を接続するピックアップ中継配線膜、１７は半導体基板上を全面的に覆うプラズマＳｉＮ或いはプラズマＳｉＯ₂ からなるパシベーション膜である。
【０００５】
１８は上記駆動ＭＯＳトランジスタ４のドレイン領域、１９はドレインコンタクト領域、２０はソース領域、２１はソースコンタクト領域、２２はリセットＭＯＳトランジスタのドレイン領域、２３はドレインコンタクトである。
【０００６】
【発明が解決しようとする課題】
ところで、ＣＣＤ固体撮像素子は光学系の縮小、高解像化による多画素化の要請に伴って自身やそれを構成する個々の画素の小型化が要請されている。そして、画素の小型化に伴い開口面積の減少や取り扱い電荷量の減少が生じ、それは出力レベルの低減を招くが、出力部（電荷電圧変換部）の変換効率を高めることにより対応してきた。しかし、図４に示すような従来の技術によれば、その変換効率を高めることに限界がある。
【０００７】
ここで、その出力部における電荷電圧の変換についてはｄＶ＝Ｑsig ／Ｃｐの式が成立する。但し、ｄＶ：フローティングディフュージョン領域３の電圧変化量、Ｑsig ：フローティングディフュージョン領域３に転送されてきた信号電荷量、Ｃｐ：ピックアップ容量である。このピックアップ容量Ｃｐは、具体的にはフローティングディフュージョン領域３の基板１との間の容量（接合容量）と、該フローティングディフュージョン領域３に接続されているゲート電極１１及びピックアップ中継配線膜１６全体（純粋にゲートとして機能する部分即ちＭＯＳトランジスタ４のチャンネルと交差する部分と、その部分をフローティングディフュージョン領域３に接続する部分からなる。）の基板１との間の容量からなる。
【０００８】
従って、水平転送レジスタ２の出力部の変換効率を高めるには、そのピックアップ容量Ｃｐを小さくすることが必要である。しかし、図４に示す従来の出力部によれば、出力バッファ回路の初段の駆動ＭＯＳトランジスタ４のゲートとそれをフローティングディフュージョン領域３に接続するピックアップ配線とが同層のポリシリコンからなるゲート電極１１として一体に形成され、リフロー膜１３よりも下層であるので半導体基板１表面と比較的近接したところに位置している。従って、該ゲート電極１１のピックアップ配線を成す部分と半導体基板１との間に寄生する容量を小さくすることが難しかった。特に、フィールド絶縁膜１０の傾斜した部分上の電極１１と基板１との間に寄生する容量が無視できない大きさを持つ。従って、この容量がピックアップ容量Ｃｐの１０〜３０％を占め、これを小さくしないとピックアップ容量Ｃｐを小さくすることは難しいのが実状である。
【０００９】
本発明はこのような問題点を解決すべく為されたものであり、電荷結合素子により転送されてきた電荷を受けたり所定のリセット電位にリセットされたりするフローティングディフュージョン領域と、該領域にポリシリコンからなるゲート電極が電気的に接続されたＭＯＳトランジスタを初段の駆動トランジスタとして有する出力バッファ回路を備えた電荷結合素子の出力部のフローティングディフュージョン領域と出力バッファ回路の初段を成すゲートとを接続する接続部に寄生する容量を小さくすることによりピックアップ容量を小さくして電荷電圧変換効率を高めることを目的とする。
【００１０】
【課題を解決するための手段】
請求項１の電荷結合素子の出力部は、半導体基板の少なくとも出力バッファ回路の初段の駆動ＭＯＳトランジスタのゲート電極をほぼ平坦な電極層によりＭＯＳトランジスタの領域のみに形成し、ＭＯＳトランジスタとフローティングディフュージョン領域との間の部分上にリフロー膜を存在させ、該リフロー膜上に、そのＭＯＳトランジスタの上記ゲート電極とフローティングディフュージョン領域との間を接続しそのゲート電極と別の層からなるピックアップ配線膜を這わせ、該リフロー膜に形成したコンタクトホールを通じてそのピックアップ配線膜と、ゲート電極及びフローティングディフュージョン領域とを電気的に接続し、ＭＯＳトランジスタとフローティングディフュージョン領域との間に、該ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパと、フローティングディフュージョン領域と他を遮断するチャンネルストッパとを形成し、ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパを、ゲート電極とセルフアライメントして形成してなることを特徴とする。
【００１１】
従って、請求項１の電荷結合素子の出力部によれば、ピックアップ配線膜をリフロー膜上に這わせるようにしたので、該配線膜と半導体基板との間に寄生する寄生容量の誘電体を成すリフロー膜を厚くすることにより寄生容量を小さくすることができる。依って、電荷電圧変換効率を高めることができる。
【００１２】
請求項３の電荷結合素子の出力部の形成方法は、上記電荷結合素子の出力部の形成方法であって、出力バッファ回路の初段の駆動ＭＯＳトランジスタのチャンネルの両側にそのゲート電極をマスクとして半導体基板表面に不純物をドープすることによりチャンネルストッパを形成する工程を有することを特徴とする。
【００１３】
従って、請求項３の電荷結合素子の出力部の形成方法によれば、上記駆動ＭＯＳトランジスタのチャンネルの両側のチャンネルストッパをゲート電極をマスクとしたセルフアライメントにより形成するので、半導体基板の上から視てゲート電極から食み出した部分をチャンネルストッパとすることができ、ゲート・基板間の寄生容量をより小さくすることができる。依って、電荷電圧変換効率をより高めることができる。
【００１４】
【発明の実施の形態】
本発明は、基本的には、フローティングディフュージョン領域と、該領域にゲート電極が電気的に接続されたＭＯＳトランジスタを初段の駆動トランジスタとして有する出力バッファ回路を備えた電荷結合素子の出力部において、上記ＭＯＳトランジスタの上記ゲート電極を、ほぼ平坦な電極層により該ＭＯＳトランジスタの領域のみに形成し、半導体基板の少なくとも上記ＭＯＳトランジスタと上記フローティングディフュージョン領域との間の部分上に少なくともリフロー膜を形成し、該膜に上記ゲート電極を露出させるコンタクトホール及び上記フローティングディフュージョン領域を露出させるコンタクトホールを形成し、上記リフロー膜上に上記コンタクトホールを通じて上記ＭＯＳトランジスタの上記ゲート電極と上記フローティングディフュージョン領域との間を電気的に接続するピックアップ配線膜を形成したものであり、リフロー膜はＢＰＳＧ、ＰＳＧ或いはＢＳＧからなる。本発明はフローティングディフュージョン領域と出力バッファ回路の初段の駆動トランジスタとの間の部分上にフィールド絶縁膜が形成され、更にその上にリフロー膜が形成された形態で実施することができるが、フローティングディフュージョン領域とその駆動トランジスタが近接し、その間の部分上にフィールド絶縁膜が存在せず、ゲート絶縁膜上に直接リフロー膜が形成された形態でも実施することができる。このようにすると、ピックアップ配線膜を短くすることができ、よりピックアップ容量を小さくすることができる。
【００１５】
また、上記駆動ＭＯＳトランジスタとフローティングディフュージョン領域との間に、該ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパとフローティングディフュージョン領域と他を遮断するチャンネルストッパとを兼ねるチャンネルストッパを形成する。このようにすると、駆動ＭＯＳトランジスタとフローティングディフュージョン領域との間隔を小さくすることができるので、ピックアップ配線膜を短くすることができ、延いてはピックアップ容量をより小さくすることができる。
【００１６】
また、出力バッファ回路の初段の駆動トランジスタのチャンネルの両側のチャンネルストッパを、そのゲート電極をマスクとするセルフアライメントにより形成するようにしても良い。このようにすると、ゲート電極と基板との寄生容量をより小さくすることができるからである。尚、最上面にパシベーション膜を形成することが好ましいが、不可欠ではない。
【００１７】
尚、本発明はＣＣＤ固体撮像素子の出力部に適用することができるが、必ずしもこれに限定されるものではなく、ＣＣＤライン（リニア）センサやＣＣＤ遅延素子等電荷結合素子の出力部一般に適用することができる。
【００１８】
【実施例】
以下、本発明を図示実施例に従って詳細に説明する。図１（Ａ）、（Ｂ）は本発明電荷結合素子の出力部の第１の実施例の要部を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図である。本実施例は本発明をＣＣＤ固体撮像素子に適用したものである。
【００１９】
図面において、１は半導体基板の表面部で、Ｐ型導電型である。２はＣＣＤ、具体的には水平転送レジスタ、３はＮ⁺ 型フローティングディフュージョン領域、４は出力バッファ回路の初段のソースフォロア回路の駆動ＭＯＳトランジスタ、５はリセットトランジスタ、７、７は上記フローティングディフュージョン領域３の両側に形成されたＰ⁺ 型チャンネルストッパ、８、８は上記ＭＯＳトランジスタ４のチャンネルの両側に設けられたＰ⁺ 型チャンネルストッパであり、該チャンネルストッパ８、８は後述するように駆動ＭＯＳトランジスタ４の後述するゲート電極１１ａをマスクとするセルフアライメントにより形成される。９はゲート絶縁膜、１０はフィールド絶縁膜で、共にＳｉＯ₂ からなる。１１ａは上記出力バッファ回路の初段の駆動ＭＯＳトランジスタ４のゲート電極で、図１においては斜めの格子状ハッチングを施して示しており、ポリシリコンからなる。尚、図４に示す従来例においてゲート電極１１はフローティングディフュージョン領域３の近傍まで延びており、ピックアップ電極としての役割も果たしていたが、本発明におけるゲート電極１１ａはゲートとしての役割のみを果たす。
【００２０】
１２は該ゲート電極１１上を覆う層間絶縁膜で、ＳｉＯ₂ からなる。１３は例えばＰＳＧからなるリフロー膜で、例えば数１００ｎｍというような比較的厚い膜厚を有する。１４は該リフロー膜１３に形成され、フローティングディフュージョン領域３を露出させるコンタクトホール、２５は同じく上記ゲート電極１１ａの表面を露出させるコンタクトホール、２６は該コンタクトホール１４、１５を通じて上記ゲート電極１１・フローティングディフュージョン領域３間を接続するピックアップ配線膜で、ポリシリコンからなり、ポリシリコン膜をＣＶＤにより形成し、選択的エッチングによりパターニングすることにより形成される。このピックアップ配線膜２６はその形成後の例えば８００〜９００℃程度の熱旅理によりゲート電極１１ａとの間でオーミックなコンタクトを得ることができ、またＮ⁺ 型フローティングディフュージョン領域３とも電気的コンタクトが得られる。１７は半導体基板上を全面的に覆うプラズマＳｉＮ或いはプラズマＳｉＯ₂ からなるパシベーション膜である。１８は上記駆動ＭＯＳトランジスタ４のドレイン領域、１９はドレインコンタクト領域、２０はソース領域、２１はソースコンタクト領域、２２はリセットＭＯＳトランジスタのドレイン領域、２３はドレインコンタクトである。
【００２１】
本固体撮像素子のチャンネルストッパ８、８は、図２に示すようにゲート電極１１ａをマスクとするセルフアライメントにより形成される。尤も、セルフアライメントされるのはチャンネルストッパ８、８のチャンネル側の側辺のみであり、厳密にはゲート電極１１ａとフォトレジスト膜２７の両方をマスクとする不純物のＰ型不純物のイオン打ち込みによりチャンネルストッパ７、７とチャンネルストッパ８、８とが同時に形成され、チャンネルストッパ８、８のチャンネル側の側辺以外、即ちチャンネル８、８の反チャンネル側の側辺、それからチャンネルストッパ７、７はレジスト膜２７により規定される。
【００２２】
本実施例におけるチャンネルストッパ７、７、８、８の形成は、例えば各トランジスタのソース、ドレイン、上記フローティングディフュージョン領域３の形成前に行って良く、図２に示す実施例においてはそのようにしており、このチャンネルストッパ形成後に各トランジスタのソース、ドレイン、上記フローティングディフュージョン領域３の形成が行われる。この場合、トランジスタ４のゲート電極１１ａがそのソース２０、ドレイン１８の形成に際してもマスクとして用いられる。
【００２３】
本実施例によれば、第１に、ゲート電極１１ａと、電荷結合素子の出力部３との間を接続する配線膜を該ゲート電極１１ａと別の配線膜（ピックアップ配線膜）２６で形成し、該配線膜２６をフィールド絶縁膜１０上のリフロー膜１３上に這わせるようにしたので、該配線膜２６と半導体基板１との間に寄生する寄生容量の誘電体を成す絶縁膜１０及び１３の厚さが極めて厚くなり、延いてはその寄生容量を小さくすることができる。
【００２４】
しかも、駆動ＭＯＳトランジスタ４のチャンネルの両側のチャンネルストッパ７、７を、そのゲート電極１１ａをマスクとするセルフアライメントにより形成するようにしたので、ゲート電極１１ａと基板１との寄生容量をより小さくすることができる。依って、電荷結合素子の出力部の電荷電圧変換効率を高めることができる。
【００２５】
更に、ピックアップ配線膜２６が直接フローティングディフュージョン領域３にコンタクトホール１４を通じて接続されており、そのため従来のようにフローティングディフュージョン領域３のコンタクトホール１４に近接して更にコンタクトホール１５を形成する必要がないので、パターンの単純化ができる。
【００２６】
図３に示すものはそのように単純化できることを最大限活かした本発明電荷結合素子の出力部の第２の実施例の要部を示す断面図である。本実施例は、駆動ＭＯＳトランジスタ４とフローティングディフュージョン領域３との間に該ＭＯＳトランジスタ４のチャンネルと他を遮断するチャンネルストッパ８とフローティングディフュージョン領域３と他を遮断するチャンネルストッパ７とを兼ねるチャンネルストッパ７ａを形成するようにしたものであり、このようにすると、ゲート電極１１ａとフローティングディフュージョン領域３との間隔をより小さくすることができ、延いてはピックアップ配線膜２６の長さを短くできるので、それと基板との間の寄生容量をより小さくすることができる。
【００２７】
依って、電荷結合素子の出力部のピックアップ容量Ｃｐを小さくすることができ、電荷電圧変換効率を高めることができる。
【００２８】
【発明の効果】
請求項１の電荷結合素子の出力部によれば、ＭＯＳトランジスタのゲート電極と、電荷結合素子の出力部との間を接続する配線膜を該ゲート電極と別の配線膜（ピックアップ配線膜）で形成し、該配線膜をリフロー膜上に這わせるようにしたので、該配線膜と半導体基板との間に寄生する寄生容量の誘電体を成すリフロー膜を厚くすることにより寄生容量を小さくすることができる。依って、電荷電圧変換効率を高めることができる。
【００２９】
また、駆動ＭＯＳトランジスタとフローティングディフュージョン領域との間に該ＭＯＳトランジスタのチャンネルと他を遮断するチャンネルストッパとフローティングディフュージョン領域と他を遮断するチャンネルストッパとを形成するようにしたので、駆動ＭＯＳトランジスタとフローティングディフュージョン領域との間隔を小さくすることができる。従って、ピックアップ配線膜を短くすることができ、延いてはピックアップ容量をより小さくすることができる。
【００３０】
請求項３の電荷結合素子の出力部の形成方法によれば、駆動ＭＯＳトランジスタのチャンネルの両側のチャンネルストッパをゲート電極をマスクとしたセルフアラインにより形成するので、半導体基板の上から視てゲート電極から食み出した部分をチャンネルストッパとすることができ、ゲート・基板間の寄生容量をより小さくすることができる。依って、電荷電圧変換効率をより高めることができる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）は本発明電荷結合素子の出力部の第１の実施例の要部を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図である。
【図２】上記第１の実施例の形成方法の一例（本発明電荷結合素子の出力部の形成方法の第１の実施例）を説明するための断面図である。
【図３】本発明電荷結合素子の出力部の第２の実施例の要部を示す断面図である。
【図４】（Ａ）、（Ｂ）は従来例の要部を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線視断面図である。
【符号の説明】
１・・・半導体基板、２・・・ＣＣＤ、３・・・電荷結合素子の出力部、
７、７ａ・・・チャンネルストッパ、１０・・・フィールド絶縁膜、
１１ａ・・・ゲート電極、１４、２５・・・コンタクトホール、
１３・・・リフロー膜、２６・・・ピックアップ配線膜。[0001]
BACKGROUND OF THE INVENTION
In the present invention, a floating diffusion region that receives a charge transferred by a charge coupled device formed on a surface portion of a semiconductor substrate or is reset to a predetermined reset potential and a gate electrode electrically connected to the floating diffusion region The present invention relates to an output portion of a charge-coupled device including an output buffer circuit having the formed MOS transistor as a first-stage driving transistor, and a method for forming the output portion.
[0002]
[Prior art]
The CCD solid-state imaging device has light receiving elements arranged vertically and horizontally, a CCD corresponding to each light receiving element vertical column, and a vertical transfer register for transferring signal charges from the light receiving elements in the vertical direction. A horizontal transfer register that horizontally transfers signal charges transferred from the register is disposed on the transfer destination side of the transfer register, and an output unit is provided on the transfer destination side of the horizontal transfer register. In the case of an FDA (Floating Difusion Amplyfier) type, the output unit receives a signal charge from the horizontal transfer register and becomes a potential corresponding to the signal charge, and then resets to a predetermined reset potential at a constant cycle. A floating diffusion region (FD) that repeats, a reset transistor that resets the same, and an output buffer circuit that outputs the potential of the floating diffusion region by converting the impedance is generally output. (3 stages) of source follower circuits. 4A and 4B show a main part of a conventional example of an output unit, in which FIG. 4A is a plan view and FIG. 4B is a sectional view taken along line BB in FIG.
[0003]
In the drawing, reference numeral 1 denotes a surface portion of a semiconductor substrate, which is of a P-type conductivity type. The semiconductor surface portion 1 includes an output including a horizontal transfer register 2 made of a CCD, an N ⁺ type floating diffusion region 3, and a first-stage driving MOS transistor 4. Each MOS transistor and reset transistor 5 constituting the buffer circuit are formed. 7 and 7 are P ⁺ -type channel stoppers formed on both sides of the floating diffusion region 3 [illustrated in FIG. 4B, but is not illustrated in FIG. 8 and 8 are P ⁺ type channel stoppers provided on both sides of the channel of the MOS transistor 4.
[0004]
9 is a gate insulating film and 10 is a field insulating film, both of which are made of SiO ₂ . Reference numeral 11 denotes a gate electrode of the driving MOS transistor 4 in the first stage of the output buffer circuit, which is made of polysilicon and extends to the vicinity of the floating diffusion region 3, and also has a portion as a gate and a portion as a pickup wiring film. The area where the gate electrode 11 is hatched in an oblique lattice form in FIG. 4A effectively functions as a gate. An interlayer insulating film 12 covers the gate electrode 11 and is made of SiO ₂ . Reference numeral 13 denotes a reflow film made of, for example, PSG, reference numeral 14 denotes a contact hole formed in the reflow film 13, and exposes the floating diffusion region 3. Reference numeral 15 denotes a contact hole that exposes the surface of the gate electrode 11, and Located relatively close. A pickup relay wiring film 16 is made of aluminum and connects the gate electrode 11 and the floating diffusion region 3 through the contact holes 14 and 15, and 17 is a passivation film made of plasma SiN or plasma SiO ₂ covering the entire surface of the semiconductor substrate. It is.
[0005]
18 is a drain region of the driving MOS transistor 4, 19 is a drain contact region, 20 is a source region, 21 is a source contact region, 22 is a drain region of a reset MOS transistor, and 23 is a drain contact.
[0006]
[Problems to be solved by the invention]
By the way, the CCD solid-state imaging device is required to reduce the size of itself and the individual pixels constituting the pixel in accordance with the demand for a larger number of pixels by reducing the optical system and increasing the resolution. As the pixels are reduced in size, the aperture area and the amount of charge handled are reduced, which leads to a reduction in the output level, but this has been dealt with by increasing the conversion efficiency of the output part (charge voltage conversion part). However, according to the conventional technique as shown in FIG. 4, there is a limit to increasing the conversion efficiency.
[0007]
Here, the equation of dV = Qsig / Cp is established for the conversion of the charge voltage at the output portion. Here, dV: voltage change amount in the floating diffusion region 3, Qsig: signal charge amount transferred to the floating diffusion region 3, and Cp: pickup capacitance. Specifically, the pickup capacitance Cp includes the capacitance (junction capacitance) between the floating diffusion region 3 and the substrate 1, the gate electrode 11 connected to the floating diffusion region 3, and the entire pickup relay wiring film 16 (pure pure). And a portion that intersects the channel of the MOS transistor 4 and a portion that connects the portion to the floating diffusion region 3).
[0008]
Therefore, in order to increase the conversion efficiency of the output section of the horizontal transfer register 2, it is necessary to reduce the pickup capacity Cp. However, according to the conventional output section shown in FIG. 4, the gate electrode 11 made of polysilicon of the same layer is used for the gate of the first stage driving MOS transistor 4 of the output buffer circuit and the pickup wiring connecting it to the floating diffusion region 3. And is located below the surface of the semiconductor substrate 1 because it is lower than the reflow film 13. Therefore, it is difficult to reduce the parasitic capacitance between the portion of the gate electrode 11 forming the pickup wiring and the semiconductor substrate 1. In particular, the parasitic capacitance between the electrode 11 on the inclined portion of the field insulating film 10 and the substrate 1 has a size that cannot be ignored. Therefore, this capacity occupies 10 to 30% of the pickup capacity Cp, and it is actually difficult to reduce the pickup capacity Cp unless this capacity is reduced.
[0009]
The present invention has been made to solve such problems, and includes a floating diffusion region that receives charges transferred by a charge-coupled device and is reset to a predetermined reset potential, and polysilicon in the region. A connection for connecting the floating diffusion region of the output part of the charge coupled device and the gate forming the first stage of the output buffer circuit having the output buffer circuit having the MOS transistor to which the gate electrode is electrically connected as the first stage drive transistor It is an object of the present invention to reduce the pickup capacitance by reducing the capacitance parasitic on the part and to increase the charge voltage conversion efficiency.
[0010]
[Means for Solving the Problems]
The output portion of the charge coupled device according to claim 1, wherein the gate electrode of at least the first stage driving MOS transistor of the output buffer circuit of the semiconductor substrate is formed only in the MOS transistor region by a substantially flat electrode layer, and the MOS transistor and the floating diffusion region A reflow film is present on a portion between the gate electrode and a pick-up wiring film composed of another layer connected to the gate electrode of the MOS transistor and connected to the floating diffusion region on the reflow film. Align, its pickup wiring layer through a contact hole formed in the reflow film, a gate electrode and a floating diffusion region electrically connected, between the MOS transistor and the floating diffusion region, channel of the MOS transistor And a channel stopper for blocking other to form a channel stopper for blocking the floating diffusion region and the other, a channel stopper for blocking the channel and the other MOS transistor, to become formed by the gate electrode and the self-alignment Features.
[0011]
Therefore, according to the output portion of the charge coupled device of the first aspect, since the pickup wiring film is placed on the reflow film, a parasitic capacitance dielectric is formed between the wiring film and the semiconductor substrate. The parasitic capacitance can be reduced by increasing the thickness of the reflow film. Therefore, the charge voltage conversion efficiency can be increased.
[0012]
The method for forming an output portion of the charge coupled device according to claim 3 is a method for forming the output portion of the charge coupled device, wherein the gate electrode is used as a mask on both sides of the channel of the first stage driving MOS transistor of the output buffer circuit. A step of forming a channel stopper by doping impurities on the substrate surface is characterized.
[0013]
Therefore, according to the method of forming the output portion of the charge coupled device according to the third aspect, the channel stoppers on both sides of the channel of the driving MOS transistor are formed by self-alignment using the gate electrode as a mask. Thus, the portion protruding from the gate electrode can be used as a channel stopper, and the parasitic capacitance between the gate and the substrate can be further reduced. Therefore, the charge voltage conversion efficiency can be further increased.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
The present invention basically includes a floating diffusion region and an output portion of a charge coupled device including an output buffer circuit having a MOS transistor having a gate electrode electrically connected to the region as a first stage driving transistor. The gate electrode of the MOS transistor is formed only in the region of the MOS transistor by a substantially flat electrode layer, and at least a reflow film is formed on at least a portion of the semiconductor substrate between the MOS transistor and the floating diffusion region, A contact hole for exposing the gate electrode and a contact hole for exposing the floating diffusion region are formed in the film, and the gate electrode of the MOS transistor and the float are formed on the reflow film through the contact hole. It is obtained by forming a pick-up wiring layer for electrically connecting between the ring diffusion region, the reflow film made of BPSG, PSG or BSG. The present invention can be implemented in a form in which a field insulating film is formed on a portion between the floating diffusion region and the first stage driving transistor of the output buffer circuit, and a reflow film is further formed thereon. The present invention can also be implemented in a form in which the region and its driving transistor are close to each other, the field insulating film is not present between the region and the reflow film is directly formed on the gate insulating film. In this way, the pickup wiring film can be shortened, and the pickup capacity can be further reduced.
[0015]
Further, a channel stopper is formed between the drive MOS transistor and the floating diffusion region . The channel stopper also serves as a channel stopper for blocking the channel and others of the MOS transistor and a channel stopper for blocking the floating diffusion region and others . In this case, the distance between the driving MOS transistor and the floating diffusion region can be reduced, so that the pickup wiring film can be shortened, and the pickup capacitance can be further reduced.
[0016]
Further, the channel stoppers on both sides of the channel of the first stage driving transistor of the output buffer circuit may be formed by self-alignment using the gate electrode as a mask. This is because the parasitic capacitance between the gate electrode and the substrate can be further reduced. Although it is preferable to form a passivation film on the uppermost surface, it is not essential.
[0017]
The present invention can be applied to an output unit of a CCD solid-state imaging device, but is not necessarily limited thereto, and is generally applied to an output unit of a charge coupled device such as a CCD line (linear) sensor or a CCD delay element. be able to.
[0018]
【Example】
Hereinafter, the present invention will be described in detail according to illustrated embodiments. 1A and 1B show the main part of the first embodiment of the output portion of the charge coupled device of the present invention, where FIG. 1A is a plan view and FIG. It is a line sectional view. In this embodiment, the present invention is applied to a CCD solid-state imaging device.
[0019]
In the drawings, reference numeral 1 denotes a surface portion of a semiconductor substrate, which is a P-type conductivity type. 2 is a CCD, specifically a horizontal transfer register, 3 is an N ⁺ type floating diffusion region, 4 is a driving MOS transistor of the source follower circuit in the first stage of the output buffer circuit, 5 is a reset transistor, and 7 and 7 are the floating diffusion regions. 3 of both sides formed P ⁺ -type channel stopper, 8,8 is P ⁺ -type channel stopper provided on both sides of the channel of the MOS transistor 4, the drive MOS as the channel stopper 8,8 will be described later The transistor 4 is formed by self-alignment using a later-described gate electrode 11a as a mask. 9 is a gate insulating film and 10 is a field insulating film, both of which are made of SiO ₂ . Reference numeral 11a denotes a gate electrode of the driving MOS transistor 4 in the first stage of the output buffer circuit, which is shown in FIG. 1 with diagonal lattice hatching, and is made of polysilicon. In the conventional example shown in FIG. 4, the gate electrode 11 extends to the vicinity of the floating diffusion region 3 and also serves as a pickup electrode. However, the gate electrode 11a in the present invention serves only as a gate.
[0020]
An interlayer insulating film 12 covers the gate electrode 11 and is made of SiO ₂ . Reference numeral 13 denotes a reflow film made of, for example, PSG, and has a relatively thick film thickness of, for example, several hundred nm. 14 is a contact hole formed in the reflow film 13 and exposes the floating diffusion region 3, 25 is a contact hole that also exposes the surface of the gate electrode 11 a, and 26 is the floating contact of the gate electrode 11 through the contact holes 14 and 15. A pickup wiring film for connecting the diffusion regions 3 is made of polysilicon, and is formed by forming a polysilicon film by CVD and patterning by selective etching. The pick-up wiring film 26 can obtain an ohmic contact with the gate electrode 11a by the thermal travel of about 800 to 900 ° C. after the formation, and the N ⁺ type floating diffusion region 3 has an electrical contact. can get. Reference numeral 17 denotes a passivation film made of plasma SiN or plasma SiO ₂ covering the entire surface of the semiconductor substrate. 18 is a drain region of the driving MOS transistor 4, 19 is a drain contact region, 20 is a source region, 21 is a source contact region, 22 is a drain region of a reset MOS transistor, and 23 is a drain contact.
[0021]
The channel stoppers 8 and 8 of the solid-state imaging device are formed by self-alignment using the gate electrode 11a as a mask as shown in FIG. However, only the side of the channel stoppers 8 and 8 on the channel side is self-aligned. Strictly speaking, the channel is formed by ion implantation of an impurity of P type impurity using both the gate electrode 11a and the photoresist film 27 as a mask. The stoppers 7 and 7 and the channel stoppers 8 and 8 are formed at the same time. Other than the channel side of the channel stoppers 8 and 8, that is, the side opposite to the channels 8 and 8, the channel stoppers 7 and 7 are resists. Defined by membrane 27.
[0022]
The channel stoppers 7, 7, 8 and 8 in this embodiment may be formed before the formation of the source and drain of each transistor and the floating diffusion region 3, for example. In the embodiment shown in FIG. After the channel stopper is formed, the source and drain of each transistor and the floating diffusion region 3 are formed. In this case, the gate electrode 11a of the transistor 4 is also used as a mask when the source 20 and the drain 18 are formed.
[0023]
According to the present embodiment, first, a wiring film that connects the gate electrode 11a and the output portion 3 of the charge coupled device is formed of the gate electrode 11a and another wiring film (pickup wiring film) 26. Since the wiring film 26 is placed over the reflow film 13 on the field insulating film 10, the insulating films 10 and 13 forming a parasitic capacitance dielectric between the wiring film 26 and the semiconductor substrate 1. Thus, the parasitic capacitance can be reduced.
[0024]
Moreover, since the channel stoppers 7 and 7 on both sides of the channel of the driving MOS transistor 4 are formed by self-alignment using the gate electrode 11a as a mask, the parasitic capacitance between the gate electrode 11a and the substrate 1 is further reduced. be able to. Therefore, the charge voltage conversion efficiency of the output part of the charge coupled device can be increased.
[0025]
Furthermore, since the pickup wiring film 26 is directly connected to the floating diffusion region 3 through the contact hole 14, it is not necessary to form the contact hole 15 in the vicinity of the contact hole 14 in the floating diffusion region 3 as in the prior art. Can simplify the pattern.
[0026]
FIG. 3 is a cross-sectional view showing the main part of the second embodiment of the output portion of the charge-coupled device of the present invention, taking full advantage of such simplification. In this embodiment, a channel stopper 8 serving as both a channel stopper 8 for blocking the channel and the others of the MOS transistor 4 between the driving MOS transistor 4 and the floating diffusion region 3 and a channel stopper 7 for blocking the floating diffusion region 3 and others. 7a is formed, and in this way, the distance between the gate electrode 11a and the floating diffusion region 3 can be further reduced, and the length of the pickup wiring film 26 can be shortened. The parasitic capacitance between it and the substrate can be further reduced.
[0027]
Therefore, the pickup capacitance Cp at the output part of the charge coupled device can be reduced, and the charge voltage conversion efficiency can be increased.
[0028]
【The invention's effect】
According to the output portion of the charge coupled device of claim 1, the wiring film connecting the gate electrode of the MOS transistor and the output portion of the charge coupled device is separated from the gate electrode by a wiring film (pickup wiring film). Since the wiring film is formed over the reflow film, the parasitic capacitance is reduced by increasing the thickness of the reflow film that forms a parasitic capacitance dielectric between the wiring film and the semiconductor substrate. Can do. Therefore, the charge voltage conversion efficiency can be increased.
[0029]
In addition, a channel stopper that cuts off the channel and others of the MOS transistor and a channel stopper that shuts off the floating diffusion region and others are formed between the drive MOS transistor and the floating diffusion region. The distance from the diffusion region can be reduced. Therefore, the pickup wiring film can be shortened, and the pickup capacity can be further reduced.
[0030]
According to the method for forming the output portion of the charge coupled device according to claim 3, since the channel stoppers on both sides of the channel of the driving MOS transistor are formed by self-alignment using the gate electrode as a mask, the gate electrode is viewed from above the semiconductor substrate. The portion protruding from the channel can be used as a channel stopper, and the parasitic capacitance between the gate and the substrate can be further reduced. Therefore, the charge voltage conversion efficiency can be further increased.
[Brief description of the drawings]
FIGS. 1A and 1B show the main part of a first embodiment of an output part of a charge coupled device according to the present invention, FIG. 1A is a plan view, and FIG. FIG.
FIG. 2 is a cross-sectional view for explaining an example of the forming method of the first embodiment (first embodiment of the forming method of the output portion of the charge-coupled device of the present invention).
FIG. 3 is a cross-sectional view showing the main part of a second embodiment of the output portion of the charge coupled device of the present invention.
4A and 4B show a main part of a conventional example, FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along line BB in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... CCD, 3 ... Output part of a charge coupled device,
7, 7a ... channel stopper, 10 ... field insulating film,
11a: gate electrode, 14, 25 ... contact hole,
13: Reflow film, 26: Pickup wiring film.

Claims

A floating diffusion region that receives a charge transferred by a charge coupled device formed on a surface portion of a semiconductor substrate or is reset to a predetermined reset potential, and a MOS having a gate electrode electrically connected to the floating diffusion region In the output part of the charge coupled device including the output buffer circuit having the transistor as the first stage driving transistor,
Forming the gate electrode of the MOS transistor only on the channel region of the MOS transistor by a substantially flat electrode layer;
Forming a reflow film on at least a portion of the semiconductor substrate between the MOS transistor and the floating diffusion region;
Forming a contact hole exposing the gate electrode and a contact hole exposing the floating diffusion region in the reflow film;
Forming a pickup wiring film electrically connecting the gate electrode of the MOS transistor and the floating diffusion region through the contact hole on the reflow film;
Between the MOS transistor and the floating diffusion region, a channel stopper for blocking the channel of the MOS transistor and others, and a channel stopper for blocking the floating diffusion region and others,
An output section of a charge coupled device, wherein the channel stopper for blocking the channel of the MOS transistor and others is formed by self-alignment with the gate electrode .

2. The electric charge according to claim 1 , wherein a field insulating layer is formed on at least a portion of the semiconductor substrate between the MOS transistor and the floating diffusion region, and the reflow film is formed on the field insulating layer. The output of the coupling element.

A method for forming an output portion of a charge coupled device for forming an output portion of the charge coupled device according to claim 1,
A step of forming a channel stopper on both sides of the channel of the first stage drive transistor of the output buffer circuit by doping impurities on the semiconductor substrate surface using the gate electrode of the drive transistor as a mask; Method for forming the output part.