JP4024703B2 - Game machine - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、遊技中における各種制御情報を制御停止の際には記憶処理する機能（いわゆるバックアップ機能）を備えた遊技機に関するものである。
【０００２】
【従来の技術】
従来、遊技機の一種であるパチンコ機では、遊技領域に発射された遊技球が所定の入賞口（始動入賞口など）に入賞すると、複数列（例えば、３列）の図柄による図柄組み合わせゲームが行われるようになっている。この図柄組み合わせゲームは、遊技者の遊技に対する興趣を高めるために図柄の組み合わせを表示する演出であり、遊技者に対して大当り状態を付与するか否かはパチンコ機の内部処理において判定されている。具体的に言えば、パチンコ機では、大当り判定用乱数（以下、「大当り乱数」という。）の値に基づき、大当りか否かを判定（大当り判定）している。この大当り乱数は、予め定めた数値範囲内（例えば、「０」〜「６３０」までの全６３１通りの整数）の数値を主制御基板のメインＣＰＵが所定時間（例えば、２ｍｓ）毎に＋１ずつ更新するようになっている。また、大当り乱数に対応して、大当り状態と判定するための大当り値（例えば、「７」と「５１１」）が予め定められている。そして、メインＣＰＵは、遊技球が始動入賞口に入賞したタイミングで大当り乱数の値を読み出し、読み出した値が大当り値と一致する場合、図柄組み合わせゲームで大当り状態を形成する図柄の組み合わせ（例えば、「７，７，７」）を図柄表示装置に表示させ、遊技者に大当り状態を付与するようになっている。
【０００３】
このように、メインＣＰＵが読み出した大当り乱数の値等の各種制御情報に基づき遊技が制御されるパチンコ機においては、停電等によって遊技中に制御が停止されると、当該時点における各種制御情報が消失してしまうため、遊技者に不利益を与えてしまうことがあった。そこで、近時のパチンコ機の中には、遊技中の各種制御情報を制御停止の際には記憶手段（ＲＡＭ）に記憶させるバックアップ機能を搭載したものがある（例えば、特許文献１参照）。このバックアップ機能は、パチンコ機に供給される電源電圧（例えば、ＡＣ２４Ｖ）が営業時間中の停電などの理由により遮断されると、その遮断時点における各種制御情報を記憶保持させる機能となっている。そのため、前記パチンコ機には、前記電源電圧値が予め定められた所定の電圧値に降下したか否かを監視する電源監視回路が設けられている。
【０００４】
前記電源監視回路は、監視の結果を電源状態信号（ハイレベル状態とローレベル状態を示す２値信号）としてメインＣＰＵに出力している。そして、メインＣＰＵは、前記電源状態信号の入力状態が、ハイレベル状態からローレベル状態に遷移すると（電源監視回路において、電源電圧値が降下したと判定されると）、バックアップ処理を実行し、大当り乱数の値などの各種制御情報をＲＡＭに記憶させるようになっている。このバックアップ機能を搭載すれば、電源電圧が遮断されても電源復旧時には、ＲＡＭに記憶保持された制御情報に基づき遊技を再開させることができるようになっている。
【０００５】
ところで、前記バックアップ機能を搭載したパチンコ機の場合、そのメインＣＰＵは、パチンコ機の電源投入時、リセット信号（ハイレベル状態とローレベル状態を示す２値信号）の入力状態に基づき遊技の制御を開始するようになっている。そのため、このようなパチンコ機には、メインＣＰＵに対してリセット信号を出力するリセット信号回路が備えられている。
【０００６】
以下、図６に基づきメインＣＰＵが遊技の制御を開始する態様を説明する。
さて、パチンコ機の電源が投入されると、メインＣＰＵにおけるリセット信号の入力状態は、一定時間（図示する時間Ｔ１）、ローレベル状態となるので、メインＣＰＵは、制御を開始する前の状態（制御を停止した状態）である規制状態となっている。そして、メインＣＰＵは、リセット信号の入力状態がローレベル状態からハイレベル状態に遷移した場合、制御を開始するようになっている。
【０００７】
そして、制御を開始したメインＣＰＵは、最初に初期設定（初期コマンドの設定など）を実行し（一定時間Ｔ２）、その後、各種制御コマンドの演算処理などを行う通常処理に移行するようになっている。また、メインＣＰＵは、通常処理に移行したタイミングで、バックアップ処理が行われている場合には、大当り乱数の値をバックアップされている数値から更新を開始するようになっており、バックアップ処理が行われていない場合には、大当り乱数の値を「０」から更新を開始するようになっている。
【０００８】
そのため、バックアップ処理が行われていない場合、メインＣＰＵが大当り乱数の更新を開始し、該大当り乱数の値が大当り値である「７」に更新されるまでの時間は、図６に示す時間Ｔ３＝２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、図６に示す時間Ｔ４＝２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。このように、電源投入後、メインＣＰＵにおいて、リセット信号の入力状態がローレベル状態からハイレベル状態に遷移してから大当り値である「７」又は「５１１」に更新するまでの時間（Ｔ２＋Ｔ３又はＴ２＋Ｔ４）は、常に一定となっている。
【０００９】
【特許文献１】
特開２００２−１７７４８３号公報（第５−８頁、図１３）
【００１０】
【発明が解決しようとする課題】
しかしながら、上記のような特許文献１のパチンコ機では、メインＣＰＵの特性を利用して、意図的に大当りを狙う不正行為を排除できないという問題があった。この不正行為は、例えば、パチンコ機の機裏側に、バックアップ処理が行われていないメインＣＰＵに対して前記リセット信号と同様の機能（役割）を果たす類似リセット信号（以下、「不正リセット信号」という）を強制的に入力することによって制御の開始を指示する不正基板を取り付けることにより行われる。
即ち、不正基板（ぶら下げ基板とも言われる）を使ってメインＣＰＵに対する不正リセット信号の入力状態が、所定時間、ローレベル状態となるようにされると、メインＣＰＵは制御を開始する前の状態（制御を停止した状態）である規制状態となる。そして、メインＣＰＵは、所定時間経過後、不正リセット信号の入力状態がローレベル状態からハイレベル状態に遷移したことを契機として制御を開始することになる。即ち、この状態において、メインＣＰＵは、バックアップ処理が行われていないため、前述した初期設定によってＲＡＭがクリアされ、その状態で制御を開始することになる。
【００１１】
従って、不正行為を行う遊技者は、メインＣＰＵに対する不正リセット信号の入力状態をローレベル状態からハイレベル状態とした時点からメインＣＰＵが大当り乱数の値を大当り値に更新するまでの時間を計時し、そのタイミングで不正な器具により大当り値と一致する大当り乱数の値を読み出させることが可能となる。その結果、不正行為を行った遊技者に対して大当り状態を付与することになり、遊技店側は不利益を得る虞があった。
【００１２】
本発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる遊技機を提供することにある。
【００１３】
【課題を解決するための手段】
上記問題点を解決するために、請求項１に記載の発明は、遊技者に大当り状態を付与するか否かを決定するための大当り乱数の値を予め定めた一定の周期毎に更新する乱数更新処理を含む各種処理を実行する制御手段、及び前記乱数更新処理により前記制御手段が更新した更新後の前記大当り乱数の値を含み、遊技機の動作中に適宜書き換えられる各種制御情報を記憶する記憶手段を有する制御基板と、機本体に供給される電源電圧値が予め定めた所定の電圧値に降下したか否かを示す電源状態信号を出力する電源監視回路と、機本体に供給される電源電圧の遮断後も前記記憶手段の記憶内容を保持するための電源電圧を前記記憶手段に供給するバックアップ用電源と、前記制御手段の動作を停止させる停止指示信号を出力する停止指示回路と、を備え、前記電源監視回路は、前記電源電圧値が予め定めた所定の電圧値を維持している場合には前記電源状態信号の出力状態を第１状態とし、前記電源電圧値が予め定めた所定の電圧値に降下した場合には前記電源状態信号の出力状態を前記第１状態から第２状態へ遷移させ、前記制御手段は、前記電源状態信号の出力状態が前記第１状態から前記第２状態へ遷移した場合には前記記憶手段の記憶内容を電源遮断後も記憶保持させるためのバックアップ処理を実行し、前記バックアップ処理に係わる処理時間の経過後に前記停止指示信号の出力状態が動作の停止を示す第１状態になることによって動作を停止し、前記電源状態信号の出力状態が前記第１状態であって、前記停止指示信号の出力状態が前記第１状態から動作の開始を示す第２状態へ遷移した場合には制御を開始し、当該制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていないときには前記記憶手段の記憶内容を初期化し、前記大当り乱数の更新を予め定めた初期値から開始させる一方で、前記制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていたときには前記記憶手段の記憶内容に基づき制御を開始し、前記大当り乱数の更新を前記バックアップ処理により前記記憶手段に記憶保持された値から開始させる遊技機において、前記制御手段には、該制御手段に対して停止許可信号を出力する停止許可手段及び前記電源監視回路が接続されていると共に、前記電源監視回路及び前記停止指示回路は前記停止許可手段に接続され、前記電源状態信号及び前記停止指示信号を前記指示許可手段に対して出力し、前記停止許可手段は、前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記電源状態信号の入力状態が前記第２状態である場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力する一方で、前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記電源状態信号の入力状態が前記第１状態である場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力せずに、前記制御手段の動作を継続させることを要旨とする。
【００１４】
請求項２に記載の発明は、請求項１に記載の遊技機において、前記停止許可手段は、前記制御基板に設けられていることを要旨とする。
【００１５】
請求項３に記載の発明は、請求項１又は請求項２に記載の遊技機において、前記電源監視回路及び前記停止指示回路は、遊技場の電源が供給されると共にその電源を遊技機への供給電圧に変換処理し、変換後の電源電圧を前記制御基板に供給する電源基板に設けられていることを要旨とする。
【００１７】
【発明の実施の形態】
以下、本発明を遊技機の一種であるパチンコ遊技機（以下、「パチンコ機」という。）に具体化した一実施形態を図１〜図６に従って説明する。
【００１８】
図１には、パチンコ機１０の機表側が略示されており、機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部に配置された遊技盤１３を透視保護するためのガラス枠を備えた前枠１４と上球皿１５が共に横開き状態で開閉可能に組み付けられている。前記前枠１４の周囲前面側及び遊技盤１３には、パチンコ機１０の各種遊技の状態（図柄変動、大当り状態、リーチ状態など）に応じて点灯（点滅）又は消灯などの発光装飾を行う電飾ランプ１６が配置されている。また、上球皿１５には、前記各種遊技の状態に応じて音声出力を行うスピーカ１７が配置され、中枠１２の下部には、下球皿１８及び発射装置１９が装着されている。
【００１９】
また、遊技盤１３の遊技領域１３ａの略中央には、図柄表示装置２０が配設されている。前記図柄表示装置２０では、複数種類の図柄を変動（可変）させて表示する図柄組み合わせゲームが行われるようになっている。
【００２０】
前記図柄表示装置２０には、複数列（例えば、３列）の図柄が各列毎に表示されるようになっている。そして、遊技者は、図柄表示装置２０に表示された３列の図柄からなる図柄組み合わせに応じて、大当り状態、リーチ状態又ははずれ状態の何れかの状態を認識することができる。例えば、図柄表示装置２０に表示された全列の図柄が同一種類である場合には、その図柄組み合わせ（［８８８］など）から大当り状態を認識することができる。また、図柄表示装置２０に表示された特定列（例えば、遊技者側から見て左列と右列）の図柄が同一種類である場合には、その図柄組み合わせ（［８↓８］など、「↓」は図柄の変動中を示す）からリーチ状態を認識することができる。また、図柄表示装置２０に表示された全列の図柄が全て異なる種類の場合、又は最後に停止した１列の図柄がリーチ状態を構成している他の２列の図柄と異なる種類の場合には、その図柄組み合わせ（［２５９］又は［８７８］など）からはずれ状態を認識することができる。
【００２１】
また、図柄表示装置２０の下方には、図示しないソレノイドにより開閉動作を行う始動入賞口２１が配設されている。前記始動入賞口２１は、遊技領域１３ａに発射された遊技球の入賞検知を契機に、図柄表示装置２０における図柄組み合わせゲームの始動条件（＝開始条件）を付与可能となっている。また、始動入賞口２１の下方には、図示しないソレノイドにより開閉動作を行う大入賞口２２が配設されている。前記大入賞口２２は、図柄組み合わせゲームによって導出された図柄組み合わせが、大当り状態を認識できる図柄組み合わせになったことに関連して、開閉動作するようになっている。この大入賞口２２が開放動作することによって、遊技者には大当り状態が付与され、多数の遊技球（賞球）が獲得できるチャンスを得ることができるようになっている。
【００２２】
一方、パチンコ機１０の機裏側には、該パチンコ機１０の主電源となる遊技場の電源ＡＣ（例えば、ＡＣ２４Ｖ）が供給される電源基板２３（図２に示す）が装着されている。また、電源基板２３には、パチンコ機１０の遊技全体を制御するために各種制御信号を出力する主制御基板２４（図２に示す）が接続されている。また、電源基板２３には、主制御基板２４とも接続され、該主制御基板２４が出力した前記各種制御信号を入力し、該制御信号に基づき所定の制御を実行するサブ制御基板２５（図２に示す）が接続されている。このサブ制御基板２５は、図柄表示装置２０に対して図柄制御を実行する図柄制御基板（図示略）、各種ランプ１６（図１に示す）に対してランプ制御を実行するランプ制御基板（図示略）、及びスピーカ１７（図１に示す）に対して音声制御を実行する音声制御基板（図示略）などから構成されている。
【００２３】
次に、電源基板２３、主制御基板２４、及びサブ制御基板２５の具体的な構成及び接続態様を図２、図５に基づき説明する。
前記電源基板２３は、遊技場の電源ＡＣ（遊技機外部から供給される電源）をパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理（生成）する電源電圧生成手段として機能する電源回路２６を備えている。また、電源回路２６には、主制御基板２４、及びサブ制御基板２５が接続されている。そして、電源回路２６は、変換処理された後の電源電圧Ｖ１を前記主制御基板２４、及びサブ制御基板２５に各別に対応する供給すべき所定の電源電圧Ｖ２，Ｖ３に更に変換処理し、その変換後の電源電圧Ｖ２，Ｖ３を前記主制御基板２４、及びサブ制御基板２５に供給するようになっている。
【００２４】
また、電源回路２６には電源監視回路２７が接続されており、該電源監視回路２７は、電源回路２６が生成する電源電圧値を監視するようになっている。即ち、電源監視回路２７は、電源回路２６が生成する電源電圧値が予め定められた所定の電圧値に降下したか否かを判定（検出）する電圧降下検出手段として機能するようになっている。具体的には、前記電源監視回路２７は、電源回路２６から供給された電源電圧Ｖ１の電圧値を監視し、該電圧値が予め定められた閾値電圧値Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この閾値電圧値Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされている。
【００２５】
また、電源監視回路２７には、後述する停止指示回路２８が接続されている。前記電源監視回路２７は、電源回路２６が生成する電源電圧値（電源電圧Ｖ１の電圧値）が予め定められた閾値電圧値Ｖに降下したことを検出した場合に、主制御基板２４のメインＣＰＵ（制御手段）２４ａに対して記憶処理の開始を指示する記憶処理指示信号Ｓを出力する記憶開始指示手段として機能する。この記憶処理指示信号Ｓ（従来の技術では、電源状態信号）は、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。前記電源監視回路２７は、その判定結果が否定である場合に、主制御基板２４及び停止指示回路２８に対する記憶処理指示信号Ｓの出力状態をハイレベル状態とするようになっている。この状態において、電源監視回路２７は、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下していないことを示すようになっている。
【００２６】
一方、電源監視回路２７は、その判定結果が肯定である場合に、主制御基板２４及び停止指示回路２８に対する記憶処理指示信号Ｓの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。この状態において、電源監視回路２７は、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下したことを示すようになっている。そして、電源監視回路２７は、記憶処理指示信号Ｓのローレベル状態を所定時間（図５に示す時間Ｔ５）の間継続した後、記憶処理指示信号Ｓの出力状態をローレベル状態からハイレベル状態に遷移させるようになっている。
【００２７】
また、停止指示回路２８は、主制御基板２４及びサブ制御基板２５に対して制御停止を指示する停止指示信号（従来の技術では、リセット信号）Ｒｉを出力する停止指示手段として機能するようになっている。この停止指示信号Ｒｉは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっており、この停止指示信号Ｒｉの出力状態をローレベル状態とすることで、主制御基板２４及びサブ制御基板２５に対して制御停止を指示している。そして、停止指示回路２８は、電源供給の開始時（初期電源投入時）に、主制御基板２４及びサブ制御基板２５に対する停止指示信号Ｒｉの出力状態が予めローレベル状態とするようになっており、所定時間（図５に示す時間Ｔ１）の経過後に、ローレベル状態からハイレベル状態に遷移させる。つまり、停止指示回路２８は、制御停止の指示を解除することにより制御の開始を指示するようになっている。一方、停止指示回路２８は、前記電源監視回路２７から出力された記憶処理指示信号Ｓの入力状態が従前にローレベル状態（記憶処理の開始を指示）となってから所定の時間（図５に示す時間Ｔ６）の経過後に、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移させる。つまり、停止指示回路２８は、制御停止を指示するようになっている。換言すると、停止指示回路２８は、電源監視回路２７において、電源電圧Ｖ１の電圧値が、予め定められた閾値電圧値Ｖに降下したと判定されてから所定時間（図５に示す時間Ｔ６）の経過後に、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。そして、前記所定時間Ｔ６は、メインＣＰＵ２４ａで記憶処理が完了するまでに必要な時間よりも長い時間に設定されている。
【００２８】
前記主制御基板２４は、パチンコ機１０全体を制御する制御手段としてのメインＣＰＵ２４ａを備えている。また、メインＣＰＵ２４ａにはＲＯＭ２４ｂ及び記憶手段としてのＲＡＭ２４ｃが接続されている。また、メインＣＰＵ２４ａは、大当り判定用乱数（以下、「大当り乱数」という）などの各種乱数の値を所定時間毎（例えば２ｍｓ毎）に更新するようになっている。そして、メインＣＰＵ２４ａは、大当り判定用乱数と大当り判定値に基づき遊技者にとって有利な大当り状態を付与するか否かを判定（決定）する大当り判定手段としても機能し、該大当り判定結果に基づいて遊技を制御する。また、ＲＯＭ２４ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン処理プログラム、割込み処理プログラム、電源断処理プログラムなど）が記憶保持されている。また、ＲＡＭ２４ａには、パチンコ機１０の動作中に適宜書き換えられる各種制御情報（大当り乱数の値など）が記憶保持されるようになっている。そして、ＲＡＭ２４ａには、図示しないバックアップ用電源が接続されており、電源回路２６から供給される電源電圧Ｖ１（電源ＡＣ）の遮断時（閾値電圧値Ｖへの降下時）には、バックアップ用電源から供給された電源電圧に基づき遊技に関する各種制御情報を記憶保持するようになっている。また、各基板２３，２４，２５は、信号又は電源を送る為にハーネス（電気信号線）ｈ１〜ｈ６を介して接続されており、例えば、前記停止指示回路２８から出力された停止指示信号Ｒｉは、電源基板２３から主制御基板２４にハーネスｈ１を介して送られる。
【００２９】
ここで、前記大当り乱数について説明する。前記大当り乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２４ａが割込み処理プログラムを実行する毎（２ｍｓ毎）に数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２４ａは、更新後の値を大当り乱数の値としてＲＡＭ２４ｃに記憶し、既に記憶されている大当り乱数の値を書き換えることで大当り乱数の値を順次更新するようになっている。
【００３０】
より詳しく言えば、メインＣＰＵ２４ａは、大当り乱数として予め定められた数値範囲内で、最小値である「０」を１周期の開始値として、該開始値から順に「０」→「１」→・・・→「６２９」→「６３０」というように数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２４ａは、大当り乱数の値として更新された数値が最大値である「６３０」に達すると、再び「０」から数値を＋１ずつ「６３０」まで更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り乱数の値を「０」〜「６３０」に更新するまでを大当り乱数の１周期として大当り乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
【００３１】
また、メインＣＰＵ２４ａには、入賞検知センサＳＳが接続されている。そして、メインＣＰＵ２４ａは、入賞検知センサＳＳからの入賞検知信号を入力すると、そのタイミングでＲＡＭ２４ｃに記憶されている大当り乱数の値を読み出すようになっている。また、メインＣＰＵ２４ａは、読み出した大当り乱数の値がＲＯＭ２４ｂに記憶されている所定の大当り値（例えば、「７」と「５１１」）と一致するか否かを判定するようになっている。そして、メインＣＰＵ２４ａは、該判定結果が肯定（一致）の場合に大当り状態を付与するようになっている。なお、大当り乱数の数値が「０」〜「６３０」（全６３１通り）であって、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。
【００３２】
前記サブ制御基板２５は、パチンコ機１０の各種構成部材（図柄表示装置２０、各種ランプ１６、スピーカ１７）に対して所定の制御（図柄制御、ランプ制御、音声制御）を実行するＣＰＵ２５ａを備えており、該ＣＰＵ２５ａにはＲＯＭ２５ｂ及びＲＡＭ２５ｃが接続されている。そして、ＲＯＭ２５ｂには前述した所定の制御を実行するための制御プログラムなどが記憶保持されていると共に、ＲＡＭ２５ｃにはパチンコ機１０の動作中に適宜書き換えられる各種制御情報が記憶保持されるようになっている。
【００３３】
また、ＣＰＵ２５ａには、電源基板２３の停止指示回路２８が接続されている。そして、ＣＰＵ２５ａは、電源投入時において、電源基板２３の停止指示回路２８からの停止指示信号Ｒｉの入力状態が、所定時間（図５に示す時間Ｔ１）、ローレベル状態となるので、制御を停止した状態である規制状態となる。また、ＣＰＵ２５ａは、所定時間（図５に示す時間Ｔ１）の経過後、停止指示回路２８からの停止指示信号Ｒｉの入力状態が、ローレベル状態からハイレベル状態になったことを契機に起動を開始し、所定の初期設定後、メインＣＰＵ２４ａからの制御信号を入力する迄の間、待機するようになっている。
【００３４】
一方、前記メインＣＰＵ２４ａは、前述した電源監視回路２７から出力される記憶処理指示信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に、ＲＯＭ２４ｂに記憶保持された電源断処理プログラムに基づいてバックアップ処理を実行するようになっている。即ち、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに記憶保持されている制御情報（例えば、大当り乱数の値）に加えて、新たにレジスタ及びスタックポインタなどの制御情報をＲＡＭ２４ｃに記憶保持させる。また、メインＣＰＵ２４ａは、パチンコ機１０を構成する各種構成部材の処理を停止させる。例えば、始動入賞口２１や大入賞口２２などの閉鎖を指示する制御コマンドからなる制御信号を出力する。また、メインＣＰＵ２４ａは、サブ基板（ランプ制御基板）２５に対して各種ランプ１６（図１参照）の消灯を指示する制御コマンドからなる制御信号を出力する。また、メインＣＰＵ２４ａは、サブ基板（音声制御基板）２５に対してスピーカ１７（図１参照）の音声出力の停止を指示する制御コマンドからなる制御信号を出力する。
【００３５】
また、メインＣＰＵ２４ａは、バックアップ処理を実行した証としてＲＡＭ２４ｃにバックアップフラグ（メインＣＰＵ２４ａの後述する制御開始時に、ＲＡＭ２４ｃに記憶保持されている制御情報が正しいか否かを判定するためのフラグ）を設定する。そして、該ＲＡＭ２４ｃへのアクセスを禁止してバックアップ処理を終了する。なお、バックアップフラグは、前述のように、バックアップ処理が行われた場合のみにＲＡＭ２４ｃに設定されるようになっている。
【００３６】
このバックアップ処理によって、ＲＡＭ２４ｃには、電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下した時（記憶処理指示信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移した時）の各種制御情報が記憶保持されるようになっている。そのため、電源のＯＦＦや、停電などの理由により、電源ＡＣが遮断（電源電圧Ｖ１の電圧値が閾値電圧値Ｖに降下）した場合でも、確実に電源遮断時の制御情報がＲＡＭ２４ｃに記憶保持される。
【００３７】
そして、本実施形態のパチンコ機１０は、主制御基板２４のメインＣＰＵ２４ａに対して、制御停止を許可する停止許可手段として機能する停止許可回路Ｐを備えている。この停止許可回路Ｐは、メインＣＰＵ２４ａ、ＲＯＭ２４ｂ、ＲＡＭ２４ｃと同じく主制御基板２４に設けられ、メインＣＰＵ２４ａに対して停止許可信号Ｒｐを出力可能な状態でメインＣＰＵ２４ａに接続されている。前記主制御基板２４は、不正基板の取り付けや不正なＲＯＭ交換等を防止するために保護ケース（図示略）に収納されていて、該保護ケースを開放したい場合には、該保護ケースの一部を壊さないと開かないようになっている。つまり、当該保護ケースを開放した場合、痕跡が残るようになっている。また、停止許可回路Ｐは、前記電源基板２３の電源監視回路２７と停止指示回路２８に接続されており、電源監視回路２７からは記憶処理指示信号Ｓ、停止指示回路２８からは停止指示信号Ｒｉの入力が可能となっている。
【００３８】
前記停止許可回路Ｐは、停止指示信号Ｒｉと記憶処理指示信号Ｓの入力状態に基づき、メインＣＰＵ２４ａに対し制御停止を許可するか否かを判定し、この判定結果が肯定の場合には、停止許可信号Ｒｐを用いて制御停止を許可するようになっている。この停止許可信号Ｒｐは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、停止許可回路Ｐは、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させることにより、メインＣＰＵ２４ａに対して制御停止を許可するようになっている。
【００３９】
この停止許可回路Ｐは、停止指示信号Ｒｉの入力状態がハイレベル状態からローレベル状態に遷移した場合に、記憶処理指示信号Ｓの入力状態がローレベル状態であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００４０】
換言すると、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理指示信号Ｓの入力状態が従前にローレベル状態（記憶処理の開始を指示）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させることにより制御停止を許可するようになっている。
【００４１】
そして、メインＣＰＵ２４ａは、停止許可回路Ｐからの制御停止の許可により、停止許可信号Ｒｐの入力状態がハイレベル状態からローレベル状態に遷移すると、制御を停止した状態である規制状態となる。一方、メインＣＰＵ２４ａは、初期電源投入時においては、停止許可回路Ｐからの停止許可信号Ｒｐの入力状態が予めローレベル状態となるので、制御を停止した状態である規制状態となっている。そして、電源を投入してから一定時間Ｔ１（図５参照）経過後、停止許可信号Ｒｐの入力状態がローレベル状態からハイレベル状態に遷移すると、制御を停止した状態である規制状態が解除されて制御が開始される。
【００４２】
この制御の開始により、メインＣＰＵ２４ａは、ＲＯＭ２４ｂに記憶保持されたメイン処理プログラムに基づき、初期設定を実行するようになっている。この初期設定は、一定時間Ｔ２（図６参照）の間に行われる。
【００４３】
この初期設定において、メインＣＰＵ２４ａは、遊技を開始するための各種設定を行う。この各種設定は、ＲＡＭ２４ｃのバックアップフラグの設定状態に応じて、次のように行われる。制御の開始時に前記バックアップフラグが設定されていない場合、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに記憶保持されている各種制御情報を消去し、ＲＡＭ２４ｃの記憶内容を初期化（ＲＡＭ２４ｃの全作業領域をクリア）する。この初期化により、ＲＡＭ２４ｃに記憶されている大当り乱数の値などは、「０」クリアされる。そして、メインＣＰＵ２４ａは、初期化されたＲＡＭ２４ｃに対して遊技を開始させるための初期値を設定する。この初期値の設定によって、メインＣＰＵ２４ａは、大当り乱数の値「０」をＲＡＭ２４ｃに設定する。
【００４４】
このようにＲＡＭ２４ｃの記憶内容が初期化された場合、メインＣＰＵ２４ａは、ＲＡＭ２４ｃに設定された初期値に基づいて、各種制御コマンドの演算処理などを行う通常処理を開始する（図６参照）。この通常処理の開始と共に、メインＣＰＵ２４ａは所定周期毎に実行される割込み処理プログラムの割り込みを開始する。この割り込み処理プログラムにより、メインＣＰＵ２４ａは、各種信号（入賞検知センサＳＳからの入賞検知信号など）の入力処理を実行する。又、メインＣＰＵ２４ａは、サブ制御基板２５のＣＰＵ２５ａに対して所定の制御を実行させるための制御コマンドを制御信号として出力する出力処理や、大入賞口２２などを開閉動作させる為の設定を行う役物処理などを実行する。
【００４５】
そして、メインＣＰＵ２４ａは、通常処理に移行したタイミング（制御を開始してから一定時間Ｔ２の経過後）で、大当り乱数の値の更新を「０」から開始する。その結果、メインＣＰＵ２４ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「７」に更新されるまでの時間Ｔ３は、２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、メインＣＰＵ２４ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「５１１」に更新されるまでの時間Ｔ４は、２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。従って、制御を開始してから大当り乱数の値が大当り値である「７」に更新されるまでの時間は、Ｔ２＋Ｔ３となり、この時間は常に一定となる。また、同様に、制御を開始してから大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、Ｔ２＋Ｔ４となり、この時間は一定となる。
【００４６】
一方、制御の開始時に前記バックアップフラグが設定されている場合、メインＣＰＵ２４ａは、前記バックアップ処理によりＲＡＭ２４ｃに記憶保持された各種制御情報に基づき、遊技を開始するための各種設定を行う。このように初期設定が行われた場合、メインＣＰＵ２４ａは、図６に示す通常処理に移行したタイミングで、初期設定時に設定された戻り番地から割込処理プログラムの実行を再開する。また、メインＣＰＵ２４ａは、サブ制御基板２５に対して、ＲＡＭ２４ｃに記憶保持された各種制御情報に基づいて制御コマンドを制御信号として出力し、サブ制御基板２５では、該制御コマンドに基づき所定の制御を再開する。また、メインＣＰＵ２４ａは、ＲＡＭ２４ｃの記憶内容が初期化されていないため、大当り乱数の値の更新をＲＡＭ２４ｃに記憶保持されている大当り乱数の値から開始する。この場合、制御を開始してから大当り乱数の値が大当り値である「７（若しくは５１１）」に更新されるまでの時間は、前記バックアップ処理によりＲＡＭ２４ｃに記憶保持されている大当り乱数の値によって異なるため、一定ではない。
【００４７】
ところで、不正基板は、電源基板２３上の停止指示回路２８と主制御基板２４とを結ぶハーネスｈ１上に取り付けられることが多い。これは、停止指示信号Ｒｉと同様の機能（役割）を果たす信号（以下、この信号を「不正停止指示信号Ｒｘ」と示す）を強制的にメインＣＰＵ２４ａに入力させるためである。即ち、メインＣＰＵ２４ａにおける不正停止指示信号Ｒｘの入力状態を強制的にハイレベル状態からローレベル状態に遷移させることで、メインＣＰＵ２４ａを不正に一旦制御停止させ、再び制御を開始させる為である。この場合メインＣＰＵ２４ａは、前述の通り大当り乱数の値の更新を「０」から開始することになる。
【００４８】
本実施形態では、前記停止許可回路Ｐが、記憶処理指示信号Ｓの入力状態と、ハーネスｈ１を介して送られてくる信号、即ち停止指示信号Ｒｉ（若しくは不正停止指示信号Ｒｘ）の入力状態に基づき、メインＣＰＵ２４ａに対し制御停止を許可するか否かを判定するようになっている。従って、不正停止指示信号Ｒｘが強制的に主制御基板２４に入力され、不正停止指示信号Ｒｘの入力状態がハイレベル状態からローレベル状態に遷移しても、停止許可回路Ｐは、停止指示信号Ｒｉの場合と同様に前記制御停止の実行許可を判定する。この場合、前記電源監視回路２７からの記憶処理指示信号Ｓの入力状態がハイレベル状態からローレベル状態に遷移していない（図５に一点鎖線で囲み表示）ので、前記メインＣＰＵ２４ａの制御停止処理の実行を許可しない（図５に二点鎖線で囲み表示）。即ち、不正停止指示信号Ｒｘが入力されたとしても、停止許可回路ＰはメインＣＰＵ２４ａでバックアップ処理が完了していないと制御停止を許可しないため、ＲＡＭ２４ｃは不正に初期化（記憶されている各種制御情報が消去）されることはない。
【００４９】
以下、パチンコ機１０の動作中における停止許可回路ＰのメインＣＰＵ２４ａに対する制御態様を図３に示すフローチャート及び図５に示すタイムチャートに基づき説明する。なお、図３のフローチャートにおいて、「Ｈ」は、ハイレベル状態の信号レベルを示し、「Ｌ」は、ローレベル状態の信号レベルを示している。
【００５０】
前記停止許可回路Ｐは、ステップＳ１０にて、前記停止指示回路２８からの停止指示信号Ｒｉの入力状態がハイレベル状態からローレベル状態に遷移したか否かを判定する。ステップＳ１０における判定結果が否定的判定である場合は、その判定結果が肯定的判定となるまで、前記ステップＳ１０での判定処理を繰り返す。一方、ステップＳ１０における判定結果が肯定的判定である場合は、ステップＳ１１に移行する。そして、ステップＳ１１にて、停止許可回路Ｐは、前記電源監視回路２７からの記憶処理指示信号Ｓの入力状態がローレベル状態であるか否かを判定する。
【００５１】
ステップＳ１１における判定結果が肯定的判定である場合は、ステップＳ１２に移行する。そして、ステップＳ１２にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉを許可し、主制御基板２４に対し停止許可信号Ｒｐの出力状態をローレベル状態に遷移し、ステップＳ１３に移行する。そして、ステップＳ１３にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉの入力状態がローレベル状態からハイレベル状態に遷移したか否かを判定する。
【００５２】
ステップＳ１３における判定結果が否定的判定である場合は、その判定結果が肯定的判定となるまで、前記ステップＳ１３での判定処理を繰り返す。一方、ステップＳ１３における判定結果が肯定的判定である場合は、ステップＳ１０に戻り、その後、同様の処理を繰り返す。
【００５３】
なお、ステップＳ１１における判定結果が否定的判定である場合は、ステップＳ１４に移行する。そして、ステップＳ１４にて、停止許可回路Ｐは、前記停止指示回路２８からの停止指示信号Ｒｉを許可せず、主制御基板２４に対し停止許可信号Ｒｐの出力状態をハイレベル状態のままにする（図５に二点鎖線で囲み表示）。そして、ステップＳ１０に戻り、その後、同様の処理を繰り返す。
【００５４】
以上説明した停止許可回路Ｐは、例えば、図４に示す回路構成で実現することが可能である。以下、停止許可回路Ｐの回路構成について、図４及び図５に基づき説明する。
【００５５】
前記停止許可回路Ｐは、Ｄ型フリップフロップＤＦＦを備えている。このＤ型フリップフロップＤＦＦは、ＣＫ入力端子への信号の入力状態がローレベル状態からハイレベル状態に遷移した時（図５にｔ１，ｔ２で表示）の、Ｄ入力端子への信号の入力状態をＱ出力端子から出力信号の出力状態として出力する。前記Ｄ型フリップフロップＤＦＦのＤ入力端子には、インバータ回路４０を介して電源基板２３の電源監視回路（記憶開始指示手段）２７が接続されている。また、前記電源監視回路（記憶開始指示手段）２７とメインＣＰＵ（制御手段）２４ａは、インバータ回路４０，４１を介して接続されている。また、前記Ｄ型フリップフロップＤＦＦのＣＫ入力端子には、インバータ回路４２を介して電源基板２３の停止指示回路（停止指示手段）２８が接続されている。
【００５６】
そして、前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子には、直列に接続されたインバータ回路４３，４４を介して積分回路４５（電源Ｖｃとグランドとの間に抵抗ＲとコンデンサＣを直列接続して構成される）が接続されている。前記抵抗Ｒにおけるグランド側の端子４６は、両インバータ回路４３，４４を介して前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子に接続されており、積分回路４５は、端子４６の電位からなる信号を出力する。よって、前記Ｄ型フリップフロップＤＦＦのＳＥＴ入力端子には、端子４６の電位からなる信号の出力信号（両インバータ回路４３，４４により２回反転された信号）ＣＲ１が入力されるようになっている。つまり、Ｄ型フリップフロップＤＦＦは、停止指示回路２８から送信される停止指示信号Ｒｉと電源監視回路２７から送信される記憶処理指示信号Ｓとに基づき、Ｑ出力端子から出力信号ＤＯＵＴを出力するようになっている。
【００５７】
また、Ｄ型フリップフロップＤＦＦのＱ出力端子には、ナンド回路４７を介してメインＣＰＵ（制御手段）２４ａが接続されている。このナンド回路４７のもう一方の入力端子には、インバータ回路４２を介して電源基板２３の停止指示回路（停止指示手段）２８に接続されている。そして、ナンド回路４７は、信号ＤＯＵＴと信号Ｒｉ１を否定論理積演算処理し、該演算処理結果を停止許可信号ＲｐとしてメインＣＰＵ（制御手段）２４ａに出力するようになっている。このナンド回路４７の演算結果が、停止許可回路Ｐから出力される停止許可信号Ｒｐの信号レベルを示すこととなる。
【００５８】
従って、本実施形態によれば、以下のような効果を得ることができる。
（１）上記実施形態では、停止許可回路（停止許可手段）Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理指示信号Ｓの入力状態が従前にローレベル状態（記憶処理の開始を指示）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成とした。そのため、停止許可回路Ｐから制御停止が許可された場合には、メインＣＰＵ（制御手段）２４ａに対して記憶処理の開始を従前に指示しているため、メインＣＰＵ２４ａが制御停止した場合において記憶処理が未了であるという状態を回避することができる。その結果、不正停止指示信号Ｒｘを用いて、遊技者が不正を行った場合でも、記憶処理が完了していないと制御停止を許可しないため、パチンコ機１０は不正停止指示信号Ｒｘを受け付けない。従って、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００５９】
（２）上記実施形態では、停止許可回路（停止許可手段）Ｐは、停止指示信号Ｒｉの入力状態がハイレベル状態からローレベル状態に遷移した場合に、記憶処理指示信号Ｓの入力状態がローレベル状態であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させる構成とした。そのため、各種信号（記憶処理指示信号Ｓ，停止指示信号Ｒｉ，停止許可信号Ｒｐ）の入出力状態に基づき、メインＣＰＵ（制御手段）２４ａに対して制御停止の許可を確実に付与することができる。
【００６０】
（３）上記実施形態では、電源基板２３は、遊技店の電源ＡＣをパチンコ機１０への供給電圧として電源電圧Ｖ１に変換処理する電源電圧生成手段として機能する電源回路２６を備えている。また、電源監視回路２７は、電源回路２６が生成する電源電圧値が予め定められた閾値電圧値Ｖに降下したか否かを判定する電圧降下検出手段として機能するようになっている。そして、電源監視回路２７は、電源回路２６が生成する電源電圧値が予め定められた閾値電圧値Ｖに降下したことを検出した場合に、主制御基板２４のメインＣＰＵ（制御手段）２４ａに対して記憶処理の開始を指示する記憶処理指示信号Ｓを出力する記憶開始指示手段として機能する構成とした。そのため、電源電圧Ｖ１が閾値電圧値Ｖ以下へ電圧降下した場合（例えば、停電時や電源ＯＦＦ時）に、バックアップ機能を維持することができる。
【００６１】
（４）上記実施形態では、停止指示回路（停止指示手段）２８は、記憶処理指示信号Ｓの入力状態が従前にローレベル状態となってから所定の時間（図５に示す時間Ｔ６）の経過後に、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。そして、前記所定時間Ｔ６は、メインＣＰＵ（制御手段）２４ａで記憶処理が完了するまでに必要な時間よりも長い時間に設定されている構成とした。そのため、停止指示回路２８は、電源監視回路（記憶開始指示手段）２７がメインＣＰＵ２４ａに対して記憶処理の開始を指示してから、所定時間経過後にメインＣＰＵ２４ａに対して制御停止を指示するように構成される。つまり、前記所定時間がメインＣＰＵ２４ａで記憶処理が完了するまでの時間より長い時間に設定されているため、メインＣＰＵ２４ａにおいて記憶処理が確実に行われた後に停止指示回路２８は制御停止を指示できる。
【００６２】
（５）上記実施形態では、停止許可回路（停止許可手段）Ｐは、メインＣＰＵ（制御手段）２４ａ、ＲＯＭ２４ｂ、ＲＡＭ２４ｃと同じく主制御基板２４に設けられ、メインＣＰＵ２４ａに対して停止許可信号Ｒｐを出力可能な状態でメインＣＰＵ２４ａに接続されている。そして、前記主制御基板２４は、不正基板の取り付けや不正なＲＯＭ交換等を防止するために保護ケースに収納されていて、当該保護ケースを開放した場合、痕跡が残る（例えば、保護ケースの一部を壊す）ような構成とした。そのため、遊技者が不正行為を行った場合、つまり保護ケースを開放し不正基板を取り付けた場合、痕跡を残すことができるので不正行為がなされた場合の発見を容易にできる。また、停止許可回路ＰとメインＣＰＵ２４ａを同一の保護ケースに収納したため、少なくとも停止許可回路ＰとメインＣＰＵ２４ａの間に不正基板を取り付けることを防止することができる。
【００６３】
（６）上記実施形態では、メインＣＰＵ（制御手段）２４ａは、大当り判定用乱数と大当り判定値に基づき遊技者にとって有利な大当り状態を付与するか否かを判定（決定）する大当り判定手段として機能し、該大当り判定結果に基づいて遊技を制御する構成とした。そのため、メインＣＰＵ２４ａにおける判定用乱数、判定値、大当り判定手段の判定結果等の遊技に関する重要なデータのバックアップ機能を維持しつつ、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００６４】
なお、上記実施形態は以下のように変更してもよい。
・上記実施形態では、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理指示信号Ｓの入力状態が従前にローレベル状態（記憶処理の開始を指示）であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成とした。しかし、停止許可回路Ｐが、停止指示信号Ｒｉの出力状態がハイレベル状態からローレベル状態に遷移（制御停止を指示）した場合に、記憶処理指示信号Ｓの入力状態が同時にローレベル状態（記憶処理の開始を指示）に遷移したか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移（制御停止を許可）させる構成であってもよい。その場合であっても、記憶処理が完了（記憶処理開始の指示と同時に記憶処理が完了する場合、又は記憶処理の開始が同時に指示されても記憶処理が完了するまで制御停止を許可しない場合）してから制御を停止することができる。
【００６５】
・上記実施形態では、各信号（記憶処理指示信号Ｓ，停止指示信号Ｒｉ，停止許可信号Ｒｐ，不正停止指示信号Ｒｘ）のハイレベル状態又はローレベル状態により各信号の入出力を識別する一例を示した。しかし、各信号（記憶処理指示信号Ｓ，停止指示信号Ｒｉ，停止許可信号Ｒｐ，不正停止指示信号Ｒｘ）のハイレベル又はローレベル状態により入出力が識別できるのであれば、各信号のハイレベル状態又はローレベル状態は逆であってもよい。例えば、停止許可回路Ｐは、停止許可信号Ｒｐの出力状態をローレベル状態からハイレベル状態に遷移させることにより制御停止を許可する構成であってもよい。
【００６６】
・上記実施形態では、停止許可回路Ｐは、停止指示信号Ｒｉの出力状態をハイレベル状態からローレベル状態に遷移した場合に、記憶処理指示信号Ｓの入力状態がローレベル状態であるか否かを判定する。そして、該判定が肯定であることを条件として、停止許可信号Ｒｐの出力状態をハイレベル状態からローレベル状態に遷移させる構成を実現するためＤ型フリップフロップＤＦＦ，インバータ回路４２，４３，４４、及びナンド回路４７等を用いた回路構成の一例を示した。しかし、上記のような停止許可回路Ｐの信号状態を実現できるものであれば、Ｄ型フリップフロップＤＦＦ，インバータ回路４２，４３，４４、及びナンド回路４７等に限らず他の制御素子（ＩＣ等）で構成してもよい。
【００６７】
・上記実施形態における構成を、更に賞球などの遊技球の払出しを制御するための払出し制御基板に採用してもよい。
・上記実施形態では、メインＣＰＵ２４ａが行う大当り乱数の１周期の更新処理形態は、常に開始値を「０」として更新が開始される構成としたが、他の形態を採用してもよい。具体的には、メインＣＰＵ２４ａがパチンコ機１０の電源投入後、１周期目の更新処理の終了後、次の周期（２周期目）以降、大当り乱数の１周期の更新処理における開始値を、開始値乱数を用いて不規則に変化させる構成であってもよい。この開始値乱数は、大当り乱数と同一の数値範囲内（上記実施形態では「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２４ａが所定の周期毎に数値を＋１ずつ更新する。そして、メインＣＰＵ２４ａは、大当り乱数の１周期の更新処理を終了する毎に、開始値乱数の値を読み出し、該読み出した開始値乱数の値を開始値として、次の周期の更新処理を実行する。
【００６８】
・上記実施形態では、停止許可回路Ｐが主制御基板２４に設けられている構成とした。しかし、停止許可回路Ｐは、電源監視回路２７及び停止指示回路２８に接続され、且つメインＣＰＵ２４ａに接続されていれば、主制御基板２４に設けられていなくて、他の基板（例えば、電源基板２３やサブ制御基板２５）に設けられている構成であってもよい。その場合、停止許可回路Ｐが設けられている他の基板、及び主制御基板２４は、それぞれ別々に不正を防止するための保護ケースに収納されている構成にすればよい。
【００６９】
・上記実施形態では、停止許可回路Ｐにより電源監視回路２７と停止指示回路２８の各指示に基づき、メインＣＰＵ２４ａに対し各種制御の停止を許可する構成の一例としてパチンコ機１０を示した。しかし、停止許可手段により記憶開始指示手段と停止指示手段の各指示に基づき、制御手段に対し各種制御の停止を許可できる構成であれば、スロットマシンのような他の遊技機の不正防止であってもよい。
【００７０】
次に上記実施形態及び各別例から把握できる技術的思想について以下に追記する。
（イ）前記遊技機外部から供給される電源を、少なくとも前記制御手段で使用される電源電圧に生成する電源電圧生成手段と、前記電源電圧生成手段で生成される電源電圧が所定電圧値以下へ電圧降下したことを検出する電圧降下検出手段とを備え、前記記憶開始指示手段は、前記電圧降下検出手段が前記電圧降下を検出した場合に、前記制御手段に対して前記記憶処理の開始を指示することを特徴とする請求項１〜請求項４のいずれか一項に記載の遊技機。
【００７１】
（ロ）前記停止指示手段は、前記記憶開始指示手段が前記制御手段に対して前記記憶処理の開始を指示してから、所定時間経過後に前記制御手段に対して前記制御停止を指示するように構成され、前記所定時間は少なくとも前記制御手段における前記記憶処理に必要な時間より長い時間に設定されていることを特徴とする請求項１〜請求項４のいずれか一項に記載の遊技機。
【００７２】
（ハ）前記制御手段及び前記停止許可手段は、開放した場合に痕跡の残る同一のケース内に収容されていることを特徴とする請求項１〜請求項４のいずれか一項に記載の遊技機。
【００７３】
（ニ）前記制御手段は、判定用乱数と判定値に基づき遊技者にとって有利な状態とするか否かを判定する大当り判定手段を備え、該大当り判定手段の判定結果に基づいて遊技を制御する請求項１〜請求項４のいずれか一項に記載の遊技機。
【００７４】
【発明の効果】
本発明によれば、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【図面の簡単な説明】
【図１】 パチンコ遊技機の機表側を示す正面図。
【図２】 主制御基板、サブ制御基板の具体的な構成を説明するブロック図。
【図３】 パチンコ遊技機の動作中における停止許可回路のメインＣＰＵに対する制御態様を説明するフローチャート。
【図４】 停止許可回路の回路構成の一例を示す回路図。
【図５】 停止許可回路の制御態様を説明するタイムチャート。
【図６】 電源投入時に、メインＣＰＵが制御を開始する態様を示す説明図。
【符号の説明】
Ｐ…停止許可回路（停止許可手段）、Ｓ…記憶処理指示信号、Ｒｉ…停止指示信号、Ｒｐ…停止許可信号、Ｒｘ…不正停止指示信号、１０…パチンコ機（遊技機）、２４ａ…メインＣＰＵ（制御手段）、２６…電源回路（電源電圧生成手段）、２７…電源監視回路（記憶開始指示手段，電圧降下検出手段）、２８…停止指示回路（停止指示手段）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gaming machine having a function (so-called backup function) for storing various control information during a game when the control is stopped.
[0002]
[Prior art]
Conventionally, in a pachinko machine that is a type of gaming machine, when a game ball launched into a game area wins a predetermined winning opening (such as a starting winning opening), a symbol combination game with a plurality of columns (for example, three columns) is performed. To be done. This symbol combination game is an effect of displaying a symbol combination to enhance the player's interest in the game, and whether or not to give a big hit state to the player is determined in the internal processing of the pachinko machine. . More specifically, in a pachinko machine, it is determined whether or not it is a big hit based on the value of a big hit determination random number (hereinafter referred to as “big hit random number”) (big hit determination). The jackpot random number is a numerical value within a predetermined numerical value range (for example, all 631 kinds of integers from “0” to “630”) by the main CPU of the main control board by +1 every predetermined time (for example, 2 ms). It is supposed to be updated. Corresponding to the big hit random number, big hit values (for example, “7” and “511”) for determining the big hit state are predetermined. Then, the main CPU reads the value of the jackpot random number at the timing when the game ball wins the start winning opening, and when the read value matches the jackpot value, the symbol combinations that form the jackpot state in the symbol combination game (for example, "7,7,7") is displayed on the symbol display device, and a big hit state is given to the player.
[0003]
In this way, in a pachinko machine in which a game is controlled based on various control information such as the value of a big hit random number read by the main CPU, when the control is stopped during the game due to a power failure or the like, the various control information at that time is displayed. Since it disappeared, there was a case where a player was disadvantaged. Therefore, some recent pachinko machines are equipped with a backup function for storing various control information during a game in a storage means (RAM) when the control is stopped (see, for example, Patent Document 1). This backup function is a function for storing and holding various control information at the time of shut-off when a power supply voltage (for example, AC 24 V) supplied to the pachinko machine is shut off due to a power failure during business hours. For this reason, the pachinko machine is provided with a power supply monitoring circuit for monitoring whether or not the power supply voltage value has dropped to a predetermined voltage value.
[0004]
The power supply monitoring circuit outputs the monitoring result as a power supply state signal (a binary signal indicating a high level state and a low level state) to the main CPU. Then, when the input state of the power state signal transitions from the high level state to the low level state (when it is determined in the power supply monitoring circuit that the power supply voltage value has dropped), the main CPU executes a backup process, Various control information such as the value of the big hit random number is stored in the RAM. If this backup function is installed, the game can be resumed based on the control information stored in the RAM when the power is restored even if the power supply voltage is cut off.
[0005]
By the way, in the case of a pachinko machine equipped with the backup function, the main CPU controls the game based on the input state of a reset signal (binary signal indicating a high level state and a low level state) when the pachinko machine is turned on. It is supposed to start. Therefore, such a pachinko machine is provided with a reset signal circuit that outputs a reset signal to the main CPU.
[0006]
Hereinafter, a mode in which the main CPU starts controlling the game will be described with reference to FIG.
When the power of the pachinko machine is turned on, the input state of the reset signal in the main CPU is a low level state for a certain time (time T1 shown in the figure), so the main CPU is in a state before starting control ( The control state is in a restricted state. The main CPU starts control when the input state of the reset signal transitions from the low level state to the high level state.
[0007]
Then, the main CPU that has started the control first executes initial setting (setting of an initial command, etc.) (fixed time T2), and then shifts to normal processing for performing calculation processing of various control commands. Yes. The main CPU starts updating the value of the big hit random number from the backed up numerical value when the backup process is being performed at the timing of shifting to the normal process. If not, the update of the big hit random number value starts from “0”.
[0008]
Therefore, when the backup process is not performed, the main CPU starts updating the jackpot random number, and the time until the value of the jackpot random number is updated to “7” which is the jackpot value is a time T3 shown in FIG. = 2 ms (update cycle) × 7 = 14 ms. Similarly, the time until the value of the big hit random number is updated to “511” which is the big hit value is time T4 = 2 ms (update cycle) × 511 = 1022 ms shown in FIG. As described above, after the power is turned on, in the main CPU, the time from the transition of the input state of the reset signal from the low level state to the high level state until the update to “7” or “511” which is the big hit value (T2 + T3 or T2 + T4) is always constant.
[0009]
[Patent Document 1]
Japanese Patent Laying-Open No. 2002-177383 (page 5-8, FIG. 13)
[0010]
[Problems to be solved by the invention]
However, the pachinko machine of Patent Document 1 as described above has a problem in that it is not possible to eliminate fraudulent acts that intentionally aim for big hits using the characteristics of the main CPU. This fraudulent act is, for example, a similar reset signal (hereinafter referred to as “illegal reset signal”) that performs the same function (role) as the reset signal for the main CPU that is not backed up on the back side of the pachinko machine. ) Is forcibly input to attach an unauthorized board that instructs the start of control.
That is, when an illegal reset signal input state to the main CPU is set to a low level state for a predetermined time using an illegal board (also called a hanging board), the main CPU is in a state before starting control ( The control state is in a restricted state. Then, the main CPU starts control when the input state of the illegal reset signal transitions from the low level state to the high level state after a predetermined time has elapsed. That is, in this state, the main CPU does not perform backup processing, so the RAM is cleared by the above-described initial setting, and control is started in that state.
[0011]
Therefore, a player who performs an illegal act measures the time from when the input state of the illegal reset signal to the main CPU is changed from the low level state to the high level state until the main CPU updates the jackpot random number value to the jackpot value. At that timing, it becomes possible to read the value of the big hit random number that matches the big hit value by an unauthorized device. As a result, a big hit state is given to a player who has performed an illegal act, and there is a possibility that the game store side may be disadvantaged.
[0012]
The present invention has been made paying attention to such problems existing in the prior art, and the purpose thereof is a game that can suppress the disadvantage of the game store side due to the player's fraudulent act. Is to provide a machine.
[0013]
[Means for Solving the Problems]
In order to solve the above problem, the invention according to claim 1 Control means for executing various processes including a random number update process for updating a value of a big hit random number for determining whether or not to give a big hit state to a player at a predetermined period, and the random number update process. A control board having storage means for storing various control information that is appropriately rewritten during operation of the gaming machine, including the updated value of the jackpot random number updated by the control means, and a power supply voltage value supplied to the machine body A power supply monitoring circuit for outputting a power supply state signal indicating whether or not the voltage has dropped to a predetermined voltage value, and a power supply for retaining the stored contents of the storage means even after the power supply voltage supplied to the machine body is cut off A backup power supply for supplying a voltage to the storage means, and a stop instruction circuit for outputting a stop instruction signal for stopping the operation of the control means, wherein the power supply monitoring circuit has the power supply voltage value set in advance. When the predetermined voltage value is maintained, the output state of the power supply state signal is set to the first state, and when the power supply voltage value drops to a predetermined predetermined voltage value, The output state is changed from the first state to the second state, and the control means changes the storage contents of the storage means when the output state of the power supply state signal changes from the first state to the second state. A backup process for storing and holding after power-off is performed, and the operation is stopped by the output state of the stop instruction signal becoming the first state indicating the stop of the operation after the processing time related to the backup process has elapsed, When the output state of the power state signal is the first state and the output state of the stop instruction signal transits from the first state to the second state indicating the start of operation, the control is started, and the control Opening Sometimes when the backup information stored by the backup processing is not stored in the storage means, the storage contents of the storage means are initialized and the update of the big hit random number is started from a predetermined initial value. When backup information stored by the backup process is stored in the storage unit at the start, control is started based on the storage contents of the storage unit, and the update of the big hit random number is stored in the storage unit by the backup process Play starting from the given value In the technical machine, The control means is connected to a stop permission means for outputting a stop permission signal to the control means and the power supply monitoring circuit, and the power supply monitoring circuit and the stop instruction circuit are connected to the stop permission means. The power supply state signal and the stop instruction signal are output to the instruction permission unit, and the stop permission unit is configured such that when the input state of the stop instruction signal transitions from the second state to the first state, When the input state of the power state signal is the second state, a stop permission signal for permitting the control unit to stop the operation is output to the control means, while the input state of the stop instruction signal is the first state. If the input state of the power supply state signal is the first state when transitioning from the two states to the first state, a stop permission signal for permitting the control means to stop the operation is output. Without, to continue the operation of the control means This is the gist.
[0014]
According to a second aspect of the present invention, in the gaming machine according to the first aspect, the stop permission means is Provided on the control board This is the gist.
[0015]
The invention according to claim 3 is the gaming machine according to claim 1 or 2, The power supply monitoring circuit and the stop instruction circuit are provided on a power supply board that is supplied with power from a game arcade and converts the power supply to a supply voltage to a gaming machine, and supplies the converted power supply voltage to the control board. Has been This is the gist.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment in which the present invention is embodied in a pachinko gaming machine (hereinafter referred to as a “pachinko machine”) which is a kind of gaming machine will be described with reference to FIGS.
[0018]
In FIG. 1, the front side of the pachinko machine 10 is schematically shown, and a vertical rectangular middle frame 12 for setting various game components is opened and closed on the front side of the opening of the outer frame 11 that forms the outline of the machine body. And is detachably assembled. Further, on the front side of the middle frame 12, a front frame 14 and a top ball tray 15 each having a glass frame for protecting the game board 13 disposed inside the machine in a see-through manner are assembled so as to be openable and closable in a laterally open state. ing. The front side of the front frame 14 and the game board 13 are illuminated (flashing) or turned off according to various game states of the pachinko machine 10 (design fluctuation, big hit state, reach state, etc.). A decorative lamp 16 is arranged. Further, the upper ball tray 15 is provided with a speaker 17 for outputting sound according to the state of the various games, and a lower ball tray 18 and a launching device 19 are attached to the lower portion of the middle frame 12.
[0019]
In addition, a symbol display device 20 is disposed substantially at the center of the game area 13 a of the game board 13. In the symbol display device 20, a symbol combination game is displayed in which a plurality of types of symbols are changed (variable) and displayed.
[0020]
On the symbol display device 20, a plurality of columns (for example, three columns) of symbols are displayed for each column. Then, the player can recognize the state of the big hit state, the reach state, or the disengaged state according to the symbol combination including the three rows of symbols displayed on the symbol display device 20. For example, when the symbols of all the columns displayed on the symbol display device 20 are of the same type, the big hit state can be recognized from the symbol combination ([888] or the like). Further, when the symbols in the specific columns (for example, the left column and the right column as viewed from the player side) displayed on the symbol display device 20 are of the same type, the symbol combination ([8 ↓ 8] etc.) "↓" indicates that the symbol is changing) and the reach state can be recognized. In addition, when all the symbols displayed on the symbol display device 20 are of different types, or when the last one column of symbols is different from the other two columns of symbols constituting the reach state. Can recognize the off-state from the symbol combination (such as [259] or [878]).
[0021]
In addition, below the symbol display device 20 is provided a start winning opening 21 for opening and closing by a solenoid (not shown). The start winning port 21 can give a start condition (= start condition) of a symbol combination game in the symbol display device 20 when a winning of a game ball launched into the game area 13a is detected. Also, below the start winning opening 21, a large winning opening 22 that is opened and closed by a solenoid (not shown) is disposed. The big winning opening 22 opens and closes in association with the symbol combination derived by the symbol combination game becoming a symbol combination that can recognize the big hit state. When the big winning opening 22 is opened, a big hit state is given to the player, and a chance to obtain a large number of game balls (prize balls) can be obtained.
[0022]
On the other hand, on the back side of the pachinko machine 10, a power supply board 23 (shown in FIG. 2) to which a power source AC (for example, AC 24V) of a game hall serving as a main power source of the pachinko machine 10 is supplied. The power supply board 23 is connected to a main control board 24 (shown in FIG. 2) that outputs various control signals in order to control the entire game of the pachinko machine 10. Further, the power control board 23 is also connected to the main control board 24, inputs the various control signals output from the main control board 24, and executes a predetermined control based on the control signals (FIG. 2). Connected). The sub-control board 25 includes a symbol control board (not shown) that executes symbol control on the symbol display device 20 and a lamp control board (not shown) that executes lamp control on various lamps 16 (shown in FIG. 1). ) And a sound control board (not shown) for performing sound control on the speaker 17 (shown in FIG. 1).
[0023]
Next, specific configurations and connection modes of the power supply board 23, the main control board 24, and the sub control board 25 will be described with reference to FIGS.
The power supply board 23 serves as power supply voltage generating means for converting (generating) a power supply AC (power supplied from outside the gaming machine) into a power supply voltage V1 (for example, DC30V) as a supply voltage to the pachinko machine 10. A functioning power supply circuit 26 is provided. The main control board 24 and the sub control board 25 are connected to the power supply circuit 26. The power supply circuit 26 further converts the converted power supply voltage V1 into predetermined power supply voltages V2 and V3 to be supplied corresponding to the main control board 24 and the sub control board 25, respectively. The converted power supply voltages V2 and V3 are supplied to the main control board 24 and the sub-control board 25.
[0024]
A power supply monitoring circuit 27 is connected to the power supply circuit 26, and the power supply monitoring circuit 27 monitors the power supply voltage value generated by the power supply circuit 26. That is, the power supply monitoring circuit 27 functions as a voltage drop detection means for determining (detecting) whether or not the power supply voltage value generated by the power supply circuit 26 has dropped to a predetermined voltage value. . Specifically, the power supply monitoring circuit 27 monitors the voltage value of the power supply voltage V1 supplied from the power supply circuit 26, and whether the voltage value has dropped to a predetermined threshold voltage value V (for example, DC 20V). It is determined whether or not. The threshold voltage value V is a minimum voltage necessary for operating the pachinko machine 10 without causing any trouble in the game.
[0025]
Further, a stop instruction circuit 28 described later is connected to the power supply monitoring circuit 27. When the power supply monitoring circuit 27 detects that the power supply voltage value (the voltage value of the power supply voltage V1) generated by the power supply circuit 26 has dropped to a predetermined threshold voltage value V, the main CPU of the main control board 24 (Control means) It functions as a storage start instruction means for outputting a storage processing instruction signal S for instructing the start of storage processing to 24a. This storage processing instruction signal S (power state signal in the prior art) is a binary signal indicating a high level state and a low level state as its signal level. When the determination result is negative, the power supply monitoring circuit 27 sets the output state of the storage processing instruction signal S to the main control board 24 and the stop instruction circuit 28 to a high level state. In this state, the power supply monitoring circuit 27 indicates that the voltage value of the power supply voltage V1 has not dropped to the threshold voltage value V.
[0026]
On the other hand, when the determination result is affirmative, the power supply monitoring circuit 27 shifts the output state of the storage processing instruction signal S for the main control board 24 and the stop instruction circuit 28 from the high level state to the low level state. ing. In this state, the power supply monitoring circuit 27 indicates that the voltage value of the power supply voltage V1 has dropped to the threshold voltage value V. The power supply monitoring circuit 27 continues the low level state of the storage processing instruction signal S for a predetermined time (time T5 shown in FIG. 5), and then changes the output state of the storage processing instruction signal S from the low level state to the high level state. It is supposed to transition to.
[0027]
Further, the stop instruction circuit 28 functions as a stop instruction means for outputting a stop instruction signal Ri (in the conventional technology, a reset signal) Ri that instructs the main control board 24 and the sub-control board 25 to stop control. ing. The stop instruction signal Ri is a binary signal indicating a high level state and a low level state as its signal level. By setting the output state of the stop instruction signal Ri to a low level state, the main control board 24 and The sub control board 25 is instructed to stop control. The stop instruction circuit 28 is configured such that the output state of the stop instruction signal Ri to the main control board 24 and the sub control board 25 is set to a low level in advance at the start of power supply (when the initial power is turned on). After a predetermined time (time T1 shown in FIG. 5), the low level state is changed to the high level state. That is, the stop instruction circuit 28 instructs the start of control by releasing the control stop instruction. On the other hand, the stop instruction circuit 28 has a predetermined time (see FIG. 5) after the input state of the storage processing instruction signal S output from the power supply monitoring circuit 27 has previously changed to a low level state (instruction to start storage processing). After the elapse of the indicated time T6), the output state of the stop instruction signal Ri is changed from the high level state to the low level state. That is, the stop instruction circuit 28 instructs to stop the control. In other words, the stop instruction circuit 28 is a predetermined time (time T6 shown in FIG. 5) after the power supply monitoring circuit 27 determines that the voltage value of the power supply voltage V1 has dropped to the predetermined threshold voltage value V. After the elapse, the output state of the stop instruction signal Ri is changed from the high level state to the low level state. The predetermined time T6 is set to be longer than the time required for the main CPU 24a to complete the storage process.
[0028]
The main control board 24 includes a main CPU 24a as control means for controlling the entire pachinko machine 10. The main CPU 24a is connected to a ROM 24b and a RAM 24c as storage means. Further, the main CPU 24a updates values of various random numbers such as a big hit determination random number (hereinafter referred to as “big hit random number”) every predetermined time (for example, every 2 ms). The main CPU 24a also functions as a jackpot determination means for determining (determining) whether or not to give a jackpot state advantageous to the player based on the jackpot determination random number and the jackpot determination value, and based on the jackpot determination result Control the game. The ROM 24b stores and holds various control programs (main processing program, interrupt processing program, power-off processing program, etc.) for controlling the pachinko machine 10. The RAM 24a stores and holds various control information (such as the value of a big hit random number) that can be appropriately rewritten during the operation of the pachinko machine 10. The RAM 24a is connected to a backup power source (not shown). When the power supply voltage V1 (power AC) supplied from the power supply circuit 26 is cut off (when the power supply voltage drops to the threshold voltage value V), the backup power supply is supplied. Various control information relating to the game is stored and held on the basis of the power supply voltage supplied from. The boards 23, 24, and 25 are connected via harnesses (electric signal lines) h1 to h6 to send signals or power, and for example, the stop instruction signal Ri output from the stop instruction circuit 28. Is sent from the power supply board 23 to the main control board 24 via the harness h1.
[0029]
Here, the jackpot random number will be described. Each time the main CPU 24a executes the interrupt processing program (every 2 ms) so that the big hit random number can take a numerical value within a predetermined numerical range (for example, all 631 kinds of integers “0” to “630”). ) Is updated by +1. The main CPU 24a stores the updated value in the RAM 24c as the value of the big hit random number, and sequentially updates the value of the big hit random number by rewriting the value of the big hit random number already stored.
[0030]
More specifically, the main CPU 24a sets “0”, which is the minimum value, as a start value of one cycle within a numerical range predetermined as a big hit random number, and “0” → “1” → · in order from the start value.・ →→ “629” → “630” The numerical value is updated by +1. When the numerical value updated as the value of the big hit random number reaches “630” which is the maximum value, the main CPU 24a again updates the numerical value from “0” to “630” by +1. That is, in the pachinko machine 10 of the present embodiment, the value of the big hit random number is sequentially updated until the value of the big hit random number is updated from “0” to “630”, and the update process of this one cycle is performed. During the operation of the pachinko machine 10, it is repeatedly executed.
[0031]
A winning detection sensor SS is connected to the main CPU 24a. When the main CPU 24a receives a winning detection signal from the winning detection sensor SS, the main CPU 24a reads the value of the big hit random number stored in the RAM 24c at that timing. Further, the main CPU 24a determines whether or not the value of the read big hit random number matches a predetermined big hit value (for example, “7” and “511”) stored in the ROM 24b. The main CPU 24a gives a big hit state when the determination result is affirmative (match). In addition, when the value of the big hit random number is “0” to “630” (631 kinds in total) and the big hit value is set to “7” and “511”, the big hit probability of the pachinko machine 10 is 315.5. 1 / (= 2/631).
[0032]
The sub-control board 25 includes a CPU 25a that performs predetermined control (symbol control, lamp control, voice control) on various components of the pachinko machine 10 (symbol display device 20, various lamps 16, speaker 17). A ROM 25b and a RAM 25c are connected to the CPU 25a. The ROM 25b stores and holds a control program for executing the above-described predetermined control, and the RAM 25c stores and holds various control information that can be appropriately rewritten during the operation of the pachinko machine 10. ing.
[0033]
Further, a stop instruction circuit 28 of the power supply board 23 is connected to the CPU 25a. When the power is turned on, the CPU 25a stops the control because the input state of the stop instruction signal Ri from the stop instruction circuit 28 of the power supply board 23 is in a low level state for a predetermined time (time T1 shown in FIG. 5). It will be in the regulation state which is in the state. Further, the CPU 25a is activated when the input state of the stop instruction signal Ri from the stop instruction circuit 28 is changed from the low level state to the high level state after a predetermined time (time T1 shown in FIG. 5) has elapsed. It starts and waits until a control signal is input from the main CPU 24a after a predetermined initial setting.
[0034]
On the other hand, the main CPU 24a performs the power-off process stored in the ROM 24b when the input state of the storage processing instruction signal S output from the power supply monitoring circuit 27 changes from the high level state to the low level state. Backup processing is executed based on the program. That is, the main CPU 24a newly stores control information such as a register and a stack pointer in the RAM 24c in addition to the control information stored in the RAM 24c (for example, the value of the big hit random number). In addition, the main CPU 24a stops the processing of various components that constitute the pachinko machine 10. For example, a control signal including a control command for instructing closing of the start winning opening 21 and the big winning opening 22 is output. Further, the main CPU 24a outputs a control signal including a control command that instructs the sub-board (lamp control board) 25 to turn off the various lamps 16 (see FIG. 1). Further, the main CPU 24a outputs a control signal including a control command instructing the sub board (voice control board) 25 to stop the voice output of the speaker 17 (see FIG. 1).
[0035]
Further, the main CPU 24a sets a backup flag (a flag for determining whether or not the control information stored in the RAM 24c is correct when the main CPU 24a starts control, which will be described later) as a proof that the backup processing has been executed. To do. Then, access to the RAM 24c is prohibited and the backup process is terminated. As described above, the backup flag is set in the RAM 24c only when the backup process is performed.
[0036]
As a result of this backup processing, the RAM 24c stores various control information when the voltage value of the power supply voltage V1 drops to the threshold voltage value V (when the input state of the storage processing instruction signal S transitions from the high level state to the low level state). Is stored in memory. Therefore, even when the power supply AC is shut down (the voltage value of the power supply voltage V1 drops to the threshold voltage value V) due to power off or a power failure, the control information when the power is shut down is reliably stored in the RAM 24c. The
[0037]
The pachinko machine 10 according to the present embodiment includes a stop permission circuit P that functions as a stop permission means for permitting a control stop to the main CPU 24a of the main control board 24. The stop permission circuit P is provided on the main control board 24 in the same manner as the main CPU 24a, ROM 24b, and RAM 24c, and is connected to the main CPU 24a in a state capable of outputting a stop permission signal Rp to the main CPU 24a. The main control board 24 is housed in a protective case (not shown) in order to prevent attachment of an illegal board, illegal ROM exchange, and the like. If the protective case is to be opened, a part of the protective case is provided. If it is not broken, it will not open. That is, when the protective case is opened, a trace remains. The stop permission circuit P is connected to the power supply monitoring circuit 27 and the stop instruction circuit 28 of the power supply substrate 23. The storage instruction signal S is sent from the power supply monitor circuit 27, and the stop instruction signal Ri is sent from the stop instruction circuit 28. Can be entered.
[0038]
The stop permission circuit P determines whether or not the main CPU 24a is permitted to stop control based on the input states of the stop instruction signal Ri and the storage processing instruction signal S. If the determination result is affirmative, the stop permission circuit P stops. The control stop is permitted using the permission signal Rp. The stop permission signal Rp is a binary signal indicating a high level state and a low level state as its signal level. Then, the stop permission circuit P allows the main CPU 24a to stop control by changing the output state of the stop permission signal Rp from the high level state to the low level state.
[0039]
The stop permission circuit P determines whether or not the input state of the storage processing instruction signal S is the low level state when the input state of the stop instruction signal Ri transitions from the high level state to the low level state. Then, on condition that the determination is affirmative, the output state of the stop permission signal Rp is changed from the high level state to the low level state.
[0040]
In other words, when the output state of the stop instruction signal Ri is changed from the high level state to the low level state (instructing control stop), the stop permission circuit P has previously been in the low level state. It is determined whether or not (instruction to start storage processing). Then, on the condition that the determination is affirmative, control stop is permitted by changing the output state of the stop permission signal Rp from the high level state to the low level state.
[0041]
When the stop permission signal Rp is input from the high level state to the low level state by permitting the control stop from the stop permission circuit P, the main CPU 24a enters a restricted state where control is stopped. On the other hand, when the initial power is turned on, the main CPU 24a is in a restricted state where control is stopped because the input state of the stop permission signal Rp from the stop permission circuit P is in a low level in advance. When the input state of the stop permission signal Rp transitions from the low level state to the high level state after a lapse of a certain time T1 (see FIG. 5) after the power is turned on, the restriction state, which is the state in which the control is stopped, is released. Control is started.
[0042]
By starting this control, the main CPU 24a executes initial setting based on the main processing program stored and held in the ROM 24b. This initial setting is performed during a certain time T2 (see FIG. 6).
[0043]
In this initial setting, the main CPU 24a performs various settings for starting the game. These various settings are performed as follows according to the setting state of the backup flag in the RAM 24c. When the backup flag is not set at the start of control, the main CPU 24a erases various control information stored in the RAM 24c and initializes the storage contents of the RAM 24c (clears all work areas in the RAM 24c). By this initialization, the value of the big hit random number stored in the RAM 24c is cleared to “0”. Then, the main CPU 24a sets an initial value for starting the game for the initialized RAM 24c. By setting the initial value, the main CPU 24a sets the big hit random value “0” in the RAM 24c.
[0044]
When the storage contents of the RAM 24c are initialized in this way, the main CPU 24a starts normal processing for performing various control command arithmetic processing based on the initial values set in the RAM 24c (see FIG. 6). Along with the start of the normal processing, the main CPU 24a starts interrupting an interrupt processing program executed at predetermined intervals. By this interruption processing program, the main CPU 24a executes input processing of various signals (such as a winning detection signal from the winning detection sensor SS). The main CPU 24a also performs output processing for outputting a control command for causing the CPU 25a of the sub-control board 25 to execute predetermined control as a control signal, and setting for opening / closing the grand prize winning port 22 and the like. Execute material processing.
[0045]
Then, the main CPU 24a starts updating the value of the big hit random number from “0” at the timing of shifting to the normal processing (after a certain time T2 has elapsed since the start of the control). As a result, the time T3 from when the main CPU 24a starts updating the value of the big hit random number until the value of the big hit random number is updated to “7”, which is the big hit value, is 2 ms (update cycle) × 7 = 14 ms. It becomes. Similarly, the time T4 from when the main CPU 24a starts updating the value of the big hit random number until the value of the big hit random number is updated to “511” which is the big hit value is 2 ms (update cycle) × 511. = 1022 ms. Therefore, the time from the start of control until the value of the big hit random number is updated to “7”, which is the big hit value, is T2 + T3, and this time is always constant. Similarly, the time from the start of control until the value of the big hit random number is updated to “511” which is the big hit value is T2 + T4, and this time is constant.
[0046]
On the other hand, when the backup flag is set at the start of control, the main CPU 24a performs various settings for starting a game based on various control information stored and held in the RAM 24c by the backup process. When the initial setting is performed as described above, the main CPU 24a resumes the execution of the interrupt processing program from the return address set at the time of initial setting at the timing of shifting to the normal processing shown in FIG. Further, the main CPU 24a outputs a control command as a control signal based on various control information stored and held in the RAM 24c to the sub control board 25, and the sub control board 25 performs predetermined control based on the control command. Resume. Further, since the storage contents of the RAM 24c are not initialized, the main CPU 24a starts updating the big hit random number value from the big hit random number value stored in the RAM 24c. In this case, the time from the start of control until the value of the big hit random number is updated to “7 (or 511)”, which is the big hit value, depends on the value of the big hit random number stored in the RAM 24c by the backup process. Because it is different, it is not constant.
[0047]
By the way, the unauthorized board is often mounted on the harness h1 connecting the stop instruction circuit 28 on the power supply board 23 and the main control board 24. This is to forcibly cause the main CPU 24a to input a signal that performs the same function (role) as the stop instruction signal Ri (hereinafter, this signal is referred to as an “illegal stop instruction signal Rx”). That is, by forcibly changing the input state of the unauthorized stop instruction signal Rx in the main CPU 24a from the high level state to the low level state, the main CPU 24a is illegally temporarily stopped and restarted. In this case, the main CPU 24a starts updating the value of the big hit random number from “0” as described above.
[0048]
In the present embodiment, the stop permission circuit P is in the input state of the storage processing instruction signal S and the input state of the signal sent via the harness h1, that is, the stop instruction signal Ri (or the illegal stop instruction signal Rx). Based on this, it is determined whether or not the main CPU 24a is permitted to stop the control. Therefore, even if the unauthorized stop instruction signal Rx is forcibly input to the main control board 24 and the input state of the unauthorized stop instruction signal Rx transitions from the high level state to the low level state, the stop permission circuit P does not stop the stop instruction signal P As in the case of Ri, the execution permission of the control stop is determined. In this case, since the input state of the storage processing instruction signal S from the power supply monitoring circuit 27 has not changed from the high level state to the low level state (indicated by a dashed line in FIG. 5), the control stop processing of the main CPU 24a Is not permitted (indicated by a two-dot chain line in FIG. 5). That is, even if the illegal stop instruction signal Rx is input, the stop permission circuit P does not permit the control stop unless the backup processing is completed in the main CPU 24a, and therefore the RAM 24c is illegally initialized (stored various stored controls). Information is not erased).
[0049]
Hereinafter, the control mode for the main CPU 24a of the stop permission circuit P during the operation of the pachinko machine 10 will be described based on the flowchart shown in FIG. 3 and the time chart shown in FIG. In the flowchart of FIG. 3, “H” indicates a signal level in a high level state, and “L” indicates a signal level in a low level state.
[0050]
In step S10, the stop permission circuit P determines whether or not the input state of the stop instruction signal Ri from the stop instruction circuit 28 has transitioned from the high level state to the low level state. If the determination result in step S10 is a negative determination, the determination process in step S10 is repeated until the determination result is a positive determination. On the other hand, when the determination result in step S10 is affirmative, the process proceeds to step S11. In step S11, the stop permission circuit P determines whether or not the input state of the storage processing instruction signal S from the power supply monitoring circuit 27 is a low level state.
[0051]
If the determination result in step S11 is affirmative, the process proceeds to step S12. In step S12, the stop permission circuit P permits the stop instruction signal Ri from the stop instruction circuit 28, and changes the output state of the stop permission signal Rp to the low level state for the main control board 24. The process proceeds to S13. In step S13, the stop permission circuit P determines whether or not the input state of the stop instruction signal Ri from the stop instruction circuit 28 has transitioned from the low level state to the high level state.
[0052]
If the determination result in step S13 is a negative determination, the determination process in step S13 is repeated until the determination result is a positive determination. On the other hand, when the determination result in step S13 is affirmative, the process returns to step S10, and thereafter the same processing is repeated.
[0053]
If the determination result in step S11 is negative, the process proceeds to step S14. In step S14, the stop permission circuit P does not permit the stop instruction signal Ri from the stop instruction circuit 28, and leaves the output state of the stop permission signal Rp to the main control board 24 in the high level state. (Indicated by a two-dot chain line in FIG. 5). Then, the process returns to step S10, and thereafter the same processing is repeated.
[0054]
The stop permission circuit P described above can be realized, for example, with the circuit configuration shown in FIG. Hereinafter, the circuit configuration of the stop permission circuit P will be described with reference to FIGS. 4 and 5.
[0055]
The stop permission circuit P includes a D-type flip-flop DFF. This D-type flip-flop DFF has a signal input state to the D input terminal when the signal input state to the CK input terminal transitions from the low level state to the high level state (indicated by t1 and t2 in FIG. 5). Is output from the Q output terminal as the output state of the output signal. A power supply monitoring circuit (storage start instruction means) 27 of the power supply substrate 23 is connected to the D input terminal of the D-type flip-flop DFF via an inverter circuit 40. The power monitoring circuit (storage start instruction means) 27 and the main CPU (control means) 24a are connected via inverter circuits 40 and 41. Further, a stop instruction circuit (stop instruction means) 28 of the power supply substrate 23 is connected to a CK input terminal of the D-type flip-flop DFF via an inverter circuit 42.
[0056]
The SET input terminal of the D-type flip-flop DFF is connected to an integrating circuit 45 (a resistor R and a capacitor C are connected in series between the power source Vc and the ground via inverter circuits 43 and 44 connected in series. Configured) is connected. The ground-side terminal 46 of the resistor R is connected to the SET input terminal of the D-type flip-flop DFF via both inverter circuits 43 and 44, and the integrating circuit 45 outputs a signal composed of the potential of the terminal 46. To do. Therefore, an output signal CR1 (a signal inverted twice by both inverter circuits 43 and 44) CR1 is input to the SET input terminal of the D-type flip-flop DFF. . That is, the D flip-flop DFF outputs the output signal DOUT from the Q output terminal based on the stop instruction signal Ri transmitted from the stop instruction circuit 28 and the storage processing instruction signal S transmitted from the power supply monitoring circuit 27. It has become.
[0057]
A main CPU (control means) 24 a is connected to the Q output terminal of the D-type flip-flop DFF via a NAND circuit 47. The other input terminal of the NAND circuit 47 is connected to a stop instruction circuit (stop instruction means) 28 of the power supply board 23 through an inverter circuit 42. The NAND circuit 47 performs a NAND operation on the signal DOUT and the signal Ri1, and outputs the result of the operation to the main CPU (control means) 24a as a stop permission signal Rp. The calculation result of the NAND circuit 47 indicates the signal level of the stop permission signal Rp output from the stop permission circuit P.
[0058]
Therefore, according to the present embodiment, the following effects can be obtained.
(1) In the above embodiment, the stop permission circuit (stop permission means) P, when the output state of the stop instruction signal Ri transitions from the high level state to the low level state (control stop instruction), It is determined whether or not the input state of S is a low level state (instructing the start of storage processing). Then, on condition that the determination is affirmative, the output state of the stop permission signal Rp is changed from the high level state to the low level state (control stop is permitted). For this reason, when the control stop is permitted by the stop permission circuit P, the main CPU (control means) 24a has been instructed to start the storage process, so that the storage process is performed when the main CPU 24a stops the control. Can be avoided. As a result, even if the player performs fraud using the illegal stop instruction signal Rx, the pachinko machine 10 does not accept the illegal stop instruction signal Rx because the control stop is not permitted unless the storage process is completed. Therefore, it is possible to prevent the game store from obtaining a disadvantage due to the player's fraud.
[0059]
(2) In the above embodiment, the stop permission circuit (stop permission means) P indicates that the input state of the storage processing instruction signal S is low when the input state of the stop instruction signal Ri transitions from the high level state to the low level state. The output state of the stop permission signal Rp is changed from the high level state to the low level state on condition that it is in the level state. Therefore, based on the input / output states of various signals (storage processing instruction signal S, stop instruction signal Ri, stop permission signal Rp), it is possible to reliably give control stop permission to the main CPU (control means) 24a. .
[0060]
(3) In the above embodiment, the power supply board 23 includes the power supply circuit 26 that functions as power supply voltage generation means for converting the power supply AC of the amusement shop into the power supply voltage V1 as the supply voltage to the pachinko machine 10. Further, the power supply monitoring circuit 27 functions as a voltage drop detection unit that determines whether or not the power supply voltage value generated by the power supply circuit 26 has dropped to a predetermined threshold voltage value V. When the power supply monitoring circuit 27 detects that the power supply voltage value generated by the power supply circuit 26 has dropped to a predetermined threshold voltage value V, the power supply monitoring circuit 27 controls the main CPU (control means) 24a of the main control board 24. Thus, the storage processing instruction signal S for instructing the start of the storage process is output. Therefore, the backup function can be maintained when the power supply voltage V1 drops below the threshold voltage value V (for example, when a power failure occurs or when the power supply is OFF).
[0061]
(4) In the above embodiment, the stop instructing circuit (stop instructing means) 28 elapses a predetermined time (time T6 shown in FIG. 5) since the input state of the storage processing instruction signal S has previously been in the low level state. Later, the output state of the stop instruction signal Ri is changed from the high level state to the low level state. The predetermined time T6 is set to be longer than the time required for the storage process to be completed by the main CPU (control means) 24a. Therefore, the stop instruction circuit 28 instructs the main CPU 24a to stop control after a predetermined time has elapsed after the power supply monitoring circuit (storage start instruction means) 27 instructs the main CPU 24a to start the storage process. Composed. That is, since the predetermined time is set to be longer than the time until the storage process is completed in the main CPU 24a, the stop instruction circuit 28 can instruct the control stop after the storage process is reliably performed in the main CPU 24a.
[0062]
(5) In the above embodiment, the stop permission circuit (stop permission means) P is provided on the main control board 24 in the same manner as the main CPU (control means) 24a, ROM 24b, RAM 24c, and sends a stop permission signal Rp to the main CPU 24a. It is connected to the main CPU 24a in a state where output is possible. The main control board 24 is stored in a protective case in order to prevent attachment of an illegal board, illegal ROM exchange, etc., and when the protective case is opened, a trace remains (for example, one of the protective cases). The configuration is such that the part is broken. Therefore, when a player performs an illegal act, that is, when a protective case is opened and an illegal substrate is attached, a trace can be left, so that it is easy to detect when an illegal act has been made. Further, since the stop permission circuit P and the main CPU 24a are housed in the same protective case, it is possible to prevent at least the unauthorized board from being attached between the stop permission circuit P and the main CPU 24a.
[0063]
(6) In the above embodiment, the main CPU (control means) 24a serves as a jackpot judging means for judging (determining) whether or not to give a jackpot state that is advantageous to the player based on the jackpot judging random number and the jackpot judgment value. It is configured to function and control the game based on the jackpot determination result. Therefore, while maintaining a backup function of important data relating to the game such as the determination random number, determination value, determination result of the jackpot determination means in the main CPU 24a, the game store side is prevented from being disadvantaged by the player's fraud. be able to.
[0064]
In addition, you may change the said embodiment as follows.
In the above embodiment, when the output state of the stop instruction signal Ri is changed from the high level state to the low level state (control stop is instructed), the stop permission circuit P has previously been in the input state of the storage processing instruction signal S. It is determined whether or not it is in a low level state (instruction to start storage processing). Then, on condition that the determination is affirmative, the output state of the stop permission signal Rp is changed from the high level state to the low level state (control stop is permitted). However, when the stop permission circuit P changes the output state of the stop instruction signal Ri from the high level state to the low level state (instructing control stop), the input state of the storage processing instruction signal S is simultaneously set to the low level state (memory It is determined whether or not a transition to (instructing start of processing) has been made. Then, on condition that the determination is affirmative, the output state of the stop permission signal Rp may be changed from the high level state to the low level state (control stop is permitted). Even in that case, the storage process is completed (when the storage process is completed at the same time as the instruction to start the storage process, or when control stop is not permitted until the storage process is completed even if the start of the storage process is instructed simultaneously) Then, the control can be stopped.
[0065]
In the above embodiment, an example of identifying the input / output of each signal by the high level state or low level state of each signal (storage processing instruction signal S, stop instruction signal Ri, stop permission signal Rp, unauthorized stop instruction signal Rx) Indicated. However, if the input / output can be identified by the high level or low level state of each signal (storage processing instruction signal S, stop instruction signal Ri, stop permission signal Rp, unauthorized stop instruction signal Rx), the high level state of each signal Alternatively, the low level state may be reversed. For example, the stop permission circuit P may be configured to permit the control stop by changing the output state of the stop permission signal Rp from the low level state to the high level state.
[0066]
In the above embodiment, the stop permission circuit P determines whether or not the input state of the storage processing instruction signal S is the low level state when the output state of the stop instruction signal Ri is changed from the high level state to the low level state. Determine. Then, on condition that the determination is affirmative, in order to realize a configuration in which the output state of the stop permission signal Rp is changed from the high level state to the low level state, a D-type flip-flop DFF, inverter circuits 42, 43, 44, An example of a circuit configuration using the NAND circuit 47 and the like is shown. However, as long as the signal state of the stop permission circuit P as described above can be realized, the control circuit is not limited to the D-type flip-flop DFF, the inverter circuits 42, 43, 44, the NAND circuit 47, and other control elements (IC or the like). ).
[0067]
-You may employ | adopt the structure in the said embodiment for the payout control board for controlling payout of game balls, such as a prize ball, further.
In the above embodiment, the update processing mode of the big hit random number performed by the main CPU 24a is configured to always start updating with the start value being “0”, but other modes may be adopted. Specifically, after the main CPU 24a turns on the power of the pachinko machine 10, after the end of the update process of the first cycle, the start value in the update process of one big hit random number is started after the next cycle (second cycle). The configuration may be changed irregularly using a value random number. The start value random number is obtained by the main CPU 24a at predetermined intervals so that the start value random number can be a numerical value within the same numerical range as the jackpot random number (in the above embodiment, all 631 kinds of integers “0” to “630”). Is updated by +1. The main CPU 24a reads the start value random number every time the update process of the big hit random number is completed, and executes the update process of the next period using the read start value random number as the start value. .
[0068]
In the above embodiment, the stop permission circuit P is provided on the main control board 24. However, if the stop permission circuit P is connected to the power monitoring circuit 27 and the stop instruction circuit 28 and is connected to the main CPU 24a, the stop permission circuit P is not provided on the main control board 24 and is not provided on another board (for example, a power board). 23 or the sub-control board 25). In that case, the other board | substrate with which the stop permission circuit P is provided, and the main control board 24 should just be set as the structure accommodated in the protective case for preventing fraud separately, respectively.
[0069]
In the above embodiment, the pachinko machine 10 is shown as an example of a configuration that permits the main CPU 24a to stop various controls based on the instructions of the power supply monitoring circuit 27 and the stop instruction circuit 28 by the stop permission circuit P. However, if the stop permitting unit is configured to permit the control unit to stop various controls based on the instructions of the storage start instructing unit and the stop instructing unit, other gaming machines such as slot machines can be prevented from fraud. May be.
[0070]
Next, the technical idea that can be grasped from the above-described embodiment and each example will be described below.
(A) A power supply voltage generating means that generates power supplied from outside the gaming machine to at least a power supply voltage used by the control means, and a power supply voltage generated by the power supply voltage generating means is below a predetermined voltage value. Voltage drop detection means for detecting that the voltage has dropped, and the storage start instruction means instructs the control means to start the storage process when the voltage drop detection means detects the voltage drop. The gaming machine according to any one of claims 1 to 4, wherein:
[0071]
(B) The stop instruction means instructs the control means to stop the control after a predetermined time has elapsed after the storage start instruction means instructs the control means to start the storage process. 5. The gaming machine according to claim 1, wherein the predetermined time is set to a time longer than at least the time required for the storage processing in the control means.
[0072]
(C) The game according to any one of claims 1 to 4, wherein the control means and the stop permission means are accommodated in the same case where traces remain when opened. Machine.
[0073]
(D) The control means includes jackpot determination means for determining whether or not the player is in an advantageous state based on the determination random number and the determination value, and controls the game based on the determination result of the jackpot determination means. The gaming machine according to any one of claims 1 to 4.
[0074]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, it can suppress that the game store side obtains a disadvantage by the cheating act of a player.
[Brief description of the drawings]
FIG. 1 is a front view showing a front side of a pachinko gaming machine.
FIG. 2 is a block diagram illustrating a specific configuration of a main control board and a sub control board.
FIG. 3 is a flowchart for explaining a control mode for the main CPU of the stop permission circuit during operation of the pachinko gaming machine.
FIG. 4 is a circuit diagram showing an example of a circuit configuration of a stop permission circuit.
FIG. 5 is a time chart for explaining a control mode of a stop permission circuit.
FIG. 6 is an explanatory diagram showing a mode in which the main CPU starts control when power is turned on.
[Explanation of symbols]
P ... Stop permission circuit (stop permission means), S ... Storage processing instruction signal, Ri ... Stop instruction signal, Rp ... Stop permission signal, Rx ... Unauthorized stop instruction signal, 10 ... Pachinko machine (game machine), 24a ... Main CPU (Control means), 26... Power supply circuit (power supply voltage generation means), 27... Power supply monitoring circuit (storage start instruction means, voltage drop detection means), 28 .. stop instruction circuit (stop instruction means).

Claims (3)

遊技者に大当り状態を付与するか否かを決定するための大当り乱数の値を予め定めた一定の周期毎に更新する乱数更新処理を含む各種処理を実行する制御手段、及び前記乱数更新処理により前記制御手段が更新した更新後の前記大当り乱数の値を含み、遊技機の動作中に適宜書き換えられる各種制御情報を記憶する記憶手段を有する制御基板と、
機本体に供給される電源電圧値が予め定めた所定の電圧値に降下したか否かを示す電源状態信号を出力する電源監視回路と、
機本体に供給される電源電圧の遮断後も前記記憶手段の記憶内容を保持するための電源電圧を前記記憶手段に供給するバックアップ用電源と、
前記制御手段の動作を停止させる停止指示信号を出力する停止指示回路と、を備え、
前記電源監視回路は、前記電源電圧値が予め定めた所定の電圧値を維持している場合には前記電源状態信号の出力状態を第１状態とし、前記電源電圧値が予め定めた所定の電圧値に降下した場合には前記電源状態信号の出力状態を前記第１状態から第２状態へ遷移させ、
前記制御手段は、
前記電源状態信号の出力状態が前記第１状態から前記第２状態へ遷移した場合には前記記憶手段の記憶内容を電源遮断後も記憶保持させるためのバックアップ処理を実行し、前記バックアップ処理に係わる処理時間の経過後に前記停止指示信号の出力状態が動作の停止を示す第１状態になることによって動作を停止し、
前記電源状態信号の出力状態が前記第１状態であって、前記停止指示信号の出力状態が前記第１状態から動作の開始を示す第２状態へ遷移した場合には制御を開始し、当該制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていないときには前記記憶手段の記憶内容を初期化し、前記大当り乱数の更新を予め定めた初期値から開始させる一方で、前記制御の開始時に前記記憶手段に前記バックアップ処理によって記憶されるバックアップ情報が記憶されていたときには前記記憶手段の記憶内容に基づき制御を開始し、前記大当り乱数の更新を前記バックアップ処理により前記記憶手段に記憶保持された値から開始させる遊技機において、
前記制御手段には、該制御手段に対して停止許可信号を出力する停止許可手段及び前記電源監視回路が接続されていると共に、前記電源監視回路及び前記停止指示回路は前記停止許可手段に接続され、前記電源状態信号及び前記停止指示信号を前記指示許可手段に対して出力し、
前記停止許可手段は、
前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記電源状態信号の入力状態が前記第２状態である場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力する一方で、
前記停止指示信号の入力状態が前記第２状態から前記第１状態に遷移したときに、前記電源状態信号の入力状態が前記第１状態である場合には、前記制御手段に対して前記動作の停止を許可する停止許可信号を出力せずに、前記制御手段の動作を継続させることを特徴とする遊技機。 Control means for executing various processes including a random number update process for updating a value of a big hit random number for determining whether or not to give a big hit state to the player at a predetermined period; and the random number update process A control board having storage means for storing various control information including the value of the jackpot random number updated by the control means and appropriately rewritten during operation of the gaming machine;
A power supply monitoring circuit that outputs a power supply state signal indicating whether or not a power supply voltage value supplied to the machine body has dropped to a predetermined voltage value determined in advance;
A backup power supply for supplying the storage means with a power supply voltage for retaining the storage contents of the storage means even after the power supply voltage supplied to the machine body is shut off;
A stop instruction circuit for outputting a stop instruction signal for stopping the operation of the control means,
The power supply monitoring circuit sets the output state of the power supply state signal to the first state when the power supply voltage value is maintained at a predetermined voltage value, and the power supply voltage value is a predetermined voltage. The output state of the power supply state signal transitions from the first state to the second state when the value drops to a value;
The control means includes
When the output state of the power state signal transitions from the first state to the second state, a backup process for storing and holding the storage contents of the storage unit even after the power is shut off is executed, and the backup process is performed After the processing time has elapsed, the output state of the stop instruction signal becomes the first state indicating the stop of the operation, and the operation is stopped.
When the output state of the power state signal is the first state and the output state of the stop instruction signal transits from the first state to the second state indicating the start of operation, the control is started, and the control When the backup information stored by the backup process is not stored in the storage unit at the start of the storage unit, the storage content of the storage unit is initialized, and the update of the jackpot random number is started from a predetermined initial value, When the backup information stored by the backup process is stored in the storage unit at the start of control, the control is started based on the storage contents of the storage unit, and the update of the big hit random number is performed in the storage unit by the backup process. in Yu technique machine to start from a storage held value,
The control means is connected to a stop permission means for outputting a stop permission signal to the control means and the power supply monitoring circuit, and the power supply monitoring circuit and the stop instruction circuit are connected to the stop permission means. , Outputting the power status signal and the stop instruction signal to the instruction permission means,
The stop permission means includes
When the input state of the power supply state signal is the second state when the input state of the stop instruction signal transitions from the second state to the first state, While outputting the stop permission signal that permits the stop,
When the input state of the power supply state signal is the first state when the input state of the stop instruction signal transitions from the second state to the first state, A gaming machine characterized in that the operation of the control means is continued without outputting a stop permission signal for permitting the stop . 前記停止許可手段は、前記制御基板に設けられていることを特徴とする請求項１に記載の遊技機。The gaming machine according to claim 1, wherein the stop permission unit is provided on the control board . 前記電源監視回路及び前記停止指示回路は、遊技場の電源が供給されると共にその電源を遊技機への供給電圧に変換処理し、変換後の電源電圧を前記制御基板に供給する電源基板に設けられていることを特徴とする請求項１又は請求項２に記載の遊技機。 The power supply monitoring circuit and the stop instruction circuit are provided on a power supply board that is supplied with power from a game arcade and converts the power supply to a supply voltage to a gaming machine, and supplies the converted power supply voltage to the control board. the gaming machine according to claim 1 or claim 2, characterized in that it is.
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