JP4018676B2 - 表面実装用基板 - Google Patents
表面実装用基板 Download PDFInfo
- Publication number
- JP4018676B2 JP4018676B2 JP2004226397A JP2004226397A JP4018676B2 JP 4018676 B2 JP4018676 B2 JP 4018676B2 JP 2004226397 A JP2004226397 A JP 2004226397A JP 2004226397 A JP2004226397 A JP 2004226397A JP 4018676 B2 JP4018676 B2 JP 4018676B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- wiring pattern
- shield cap
- layer
- surface mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Description
該基板表面をシールドキャップで覆った表面実装用配線基板であって、
前記シールドキャップに前記基板を把持するための足部を形成し、
前記基板側面に、前記シールドキャップの足部を嵌入するための凹部を設け、
該凹部内には、前記シールドキャップとの接続用の配線パターンが配設され、該接続用の配線パターンは、前記基板内に形成された配線パターン及びビアを介してグランド端子に接続され、
前記足部の下端が前記基板上面と前記基板底面の間に位置するように、
前記シールドキャップを該基板に取り付けたことを技術的特徴とする。
まず、図4に示す各第1〜第5層を構成するセラミックグリーンシートを用意する。この実施形態では、図4中に示す各層を多数個取りするため大判のセラミックグリーンシートを用い、それぞれのシートに金型を用いてパンチングし、ビア形成用の通孔を形成する。ここで、第1層31を形成するシートについては、該ビアと共に、キャスタレーション24を形成するための通孔を形成する。引き続き、第3層33、第4層34、第5層35を形成するためのシートについて、図2を参照して上述したシールドキャップ50の足部52を嵌入する凹部22を形成するための通孔を、金型を用いてパンチングにより形成する。図6に第3層33を形成するためのセラミックグリーンシート80を示す。該シート80には、ビアを形成するための通孔82と、凹部を形成するための通孔84が穿設されている。なお、図4に示す第2層32を形成するシートには、凹部を形成するための通孔を開けない。これは、上述したように該第2層32に、シールドキャップ50の足部52の下端を当接させることで、シールドキャップと第1層に形成される入出力端子を形成するキャスタレーション24とが接触しないようにするためである。
図1乃至図5を参照して上述した実施形態においては、基板20の側面に形成される凹部22は、シールドキャップ50の足部52の下端が当接するように形成されていた。これに対して、第2実施形態の表面実装用基板の基板120は、側面に形成される凹部122が、基板の上面から裏面まで貫通するよう形成してある。そして、該凹部122には、底面側、即ち、図中で示す第1層131、第2層132の側面には、配線パターンが形成されておらず、上面側、即ち、第3層133、第4層134、第5層135の側面に、配線パターン142が形成されている。
20 基板
22 凹部
24 キャスタレーション
40、42、44、46 配線パターン
50 シールドキャップ
52 足部
61、62 ビア
72、74 配線パターン
Claims (2)
- 基板上面に電子部品を表面実装するための配線パターンを配設し、基板底面に前記表面実装するための配線パターンと基板内に形成された配線パターン及びビアを介して接続される入出力端子を配設し、
該基板表面をシールドキャップで覆った表面実装用配線基板であって、
前記シールドキャップに前記基板を把持するための足部を形成し、
前記基板側面に、前記シールドキャップの足部を嵌入するための凹部を設け、
該凹部内には、前記シールドキャップとの接続用の配線パターンが配設され、該接続用の配線パターンは、前記基板内に形成された配線パターン及びビアを介してグランド端子に接続され、
前記足部の下端が前記基板上面と前記基板底面の間に位置するように、
前記シールドキャップを該基板に取り付けたことを特徴とする表面実装用基板。 - 前記基板側面の前記凹部を、前記基板の上面から裏面まで貫通するように形成したことを特徴とする請求項1の表面実装用基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004226397A JP4018676B2 (ja) | 2004-08-03 | 2004-08-03 | 表面実装用基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004226397A JP4018676B2 (ja) | 2004-08-03 | 2004-08-03 | 表面実装用基板 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05428098A Division JP3679600B2 (ja) | 1998-02-19 | 1998-02-19 | 表面実装用基板 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004312048A JP2004312048A (ja) | 2004-11-04 |
JP2004312048A5 JP2004312048A5 (ja) | 2005-07-28 |
JP4018676B2 true JP4018676B2 (ja) | 2007-12-05 |
Family
ID=33475849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004226397A Expired - Fee Related JP4018676B2 (ja) | 2004-08-03 | 2004-08-03 | 表面実装用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4018676B2 (ja) |
-
2004
- 2004-08-03 JP JP2004226397A patent/JP4018676B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004312048A (ja) | 2004-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6760227B2 (en) | Multilayer ceramic electronic component and manufacturing method thereof | |
US7929316B2 (en) | Composite electronic component | |
US7748115B2 (en) | Method of forming a circuit board | |
US20130044448A1 (en) | Method for Mounting a Component to an Electric Circuit Board, Electric Circuit Board and Electric Circuit Board Arrangement | |
EP1761118A1 (en) | Wiring board and capacitor | |
JP2008270532A (ja) | インダクタ内蔵基板及びその製造方法 | |
JP5934154B2 (ja) | 電子部品が実装された基板構造及びその製造方法 | |
JP3679600B2 (ja) | 表面実装用基板 | |
US6963493B2 (en) | Multilayer electronic devices with via components | |
EP1776002B1 (en) | Composite electronic component and method for manufacturing the same | |
JPH0579995U (ja) | 高周波シールド構造を有する多層配線基板 | |
JP5958454B2 (ja) | 部品内蔵モジュール | |
US20040183186A1 (en) | Low-profile electronic circuit module and method for manufacturing the same | |
JP4018676B2 (ja) | 表面実装用基板 | |
JP2008186962A (ja) | 多層配線基板 | |
EP2061289A1 (en) | Interconnection of embedded passive components and substrates | |
KR100661639B1 (ko) | 표면실장 가능한 저온 동시소성 세라믹모듈 패키지 및 그제작방법 | |
JP4814129B2 (ja) | 部品内蔵配線基板、配線基板内蔵用部品 | |
JP2006253167A (ja) | キャビティ構造プリント配線板の製造方法及び実装構造 | |
JP2006202870A (ja) | 立体的電子回路モジュールとその製造方法およびそれらを用いた電子装置 | |
WO2008117213A2 (en) | An assembly of at least two printed circuit boards and a method of assembling at least two printed circuit boards | |
KR100952029B1 (ko) | 모듈 패키지 및 그 제조 방법 | |
US20040129453A1 (en) | Electronic substrate with direct inner layer component interconnection | |
JP4558004B2 (ja) | 電子部品、シールドカバー、多数個取り用母基板、配線基板及び電子機器 | |
JP3008887U (ja) | Icピッチ変換基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050210 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050210 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050916 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070920 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |