JP4017469B2 - ３次元オプトエレクトロニックマイクロシステム - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、薄膜電子素子と薄膜光素子を高密度集積化した３次元マイクロオプトエレクトロニックシステムに係り、特に３次元マイクロ光スイッチングシステムに関する。さらに、ＯＥ−ＬＳＩ、ＯＥ−ＰＣＢ、ＯＥ−ＭＣＭ、スマートピクセル、３次元スタックＯＥ―ＭＣＭ、ＷＤＭトランシーバ、ウエアラブルシステム、高機能低コスト太陽電池モジュール、ディスプレイに関する。
【０００２】
また、本発明は、薄膜電子素子と薄膜光素子を高密度集積化したマイクロオプトエレクトロニックシステムやウエアラブルシステムの製造方法に係り、特に、露光により接着力が変化する接着層を利用した薄膜素子の移植方法や接着力にハイアラキを有する接着層を利用したマイクロ素子の移植方法に関する。
【従来の技術】
これまで、本出願の発明者等は、低コスト・省資源化に向けた薄膜電子素子と薄膜光素子の高密度集積化技術（オプトエレクトロニックシステムインテグレーション技術）としてＳ−ＦＯＬＭ（Ｓｃａｌａｂｌｅ Ｆｉｌｍ Ｏｐｔｉｃａｌ Ｌｉｎｋ Ｍｕｌｔｉ−ｃｈｉｐ−ｍｏｄｕｌｅ）とその省資源化プロセスＰＬ−Ｐａｃｋ ｗｉｔｈ ＳＯＲＴ （ＰｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃＰａｃｋａｇｉｎｇ ｗｉｔｈ Ｓｅｌｅｃｔｉｖｅｌｙ ＯｃｃｕｐｉｅｄＲｅｐｅａｔｅｄ Ｔｒａｎｓｆｅｒ）を発案してきた（T. Yoshimura, J. Roman, Y. Takahashi, M. Lee, B. Chou, S. Beilin, W. Wang, and M. Inao, Proc. SPIE 3952, p. 202 (2000).）。
【０００３】
ここで、光通信用の光モジュールを例にとって、Ｓ−ＦＯＬＭについて説明する。Ｓ−ＦＯＬＭが提案される以前の集積化方法においては、光デバイス及び電子素子のバルクチップが回路基板上にフリップチップボンディングされていた。これに対し、Ｓ−ＦＯＬＭでは、ウエファに成長させた薄膜素子をＥｐｉｔａｘｉａｌ Ｌｉｆｔｏｆｆ（ＥＬＯ）法などにより導波路回路基板に移植し埋込んでいる。さらに、その上に、薄膜ＩＣを埋込んだインターフェースフィルムを積層する。このようなスタック構造の結果、省スペース化を図ることができる。また、メタル配線の長さを短縮することができ、ノイズを減少させることが可能となる。さらに、フィルム積層構造特有のスケーラビィティにより低コスト化を実現することができる。このＳ−ＦＯＬＭによって、スマートピクセル、ＯＥ(Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）−ＬＳＩ、ＯＥ−ＭＣＭ（Ｍｕｌｔｉ ＣｈｉｐＭｏｄｕｌｅ）、ＯＥ−ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）、３Ｄ−システムＬＳＩなど各種オプトエレクトロニックシステムが実現される。
【０００４】
ＰＬ−Ｐａｃｋ ｗｉｔｈ ＳＯＲＴは、Ｓ−ＦＯＬＭの製造に必要な薄膜素子の埋め込みプロセスとして発案した。基板に薄膜素子を配置した後、その薄膜素子をポリマーフィルムに埋め込み、さらに電極、パッド、ビアを形成するプロセスである。その時のクリティカルステップである薄膜素子の移植配置方法を効率化するのがＳＯＲＴである。例えば、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）を集積化する場合、第１のＶＣＳＥＬアレイをウエファ上に作製し、テスト後、ＥＬＯにより、特定の配置で第１の支持基板に移植する。同様に、第２のＶＣＳＥＬアレイを第２の支持基板に移植する。メタルやポリイミドからなる捕獲用パッド付基板を用意し、第１の支持基板と第２の支持基板を順次接触させ、２種類のＶＣＳＥＬを所望のレイアウトで基板上に配置する。第１及び第２の支持基板に残ったＶＣＳＥＬは他の場所・他の基板に配置される。これが省資源化プロセスの所以である。低コスト化によって、高価な半導体エピタキシャル材料を節約することができ、必要なサイトのみにエピタキシャル材料が存在するため、他の領域はポリマが占めることができる。また、半導体フォトリソグラフィープロセスによる一括処理で、位置合わせ精度を向上させることができ、工程を削減することができる。さらには、従来の実装プロセスが排除でき、異種デバイスの集積化を容易に実行することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、Ｓ−ＦＯＬＭでは、次世代光技術の中核として期待されている光スイッチングシステムの構造が提供されていない。通信ネットワークの高速・大容量化に対処するためには、大規模光スイッチングシステムが必要である。光クロスコネクト用のｍｓシステムについては、すでにＭＥＭＳ(Micro Electro Mechanical Systems）を用いて１０００ｘ１０００ｃｈ規模の試作がなされているが、マイクロｓ、ナノｓ級の高速光スイッチングについては、電気光学光スイッチや半導体ゲートスイッチなど導波路型デバイスが必要である。しかしながら、これらを大規模化しようとすると、導波路配線の錯綜、光回路サイズの増大など、種々の困難が生じる。まだ本命となるシステム構造が見えていない状況で、何らかの構造的ブレークスルーが求められている。
【０００６】
ＳＯＲＴについては、薄膜素子移植のプロセスが複雑で、かえって全体システムのコスト高を招くおそれがあった。また、薄膜素子移植プロセスで、薄膜素子と基板との接着力の多段ハイアラキーを作る必要があった。すなわち、素子移植を実現するためには、後段の移植になるほど、接着力を高くしなければならないという制約があった。このことは、材料の選択範囲を狭めるとともに、プロセスマージンを狭め、プロセス安定性を低下させるとの欠点を生じさせていた。さらに、パッドの凹凸が、システム設計上邪魔になることがあり、これをなくすことが課題となっていた。
【０００７】
さらに、Ｓ−ＦＯＬＭ等では、駆動ＩＣと光素子、特にバリアブルウエルオプティカルＩＣ（ＶＷＯＩＣ）（特開平４−１８１２３１号公報、特開平４−２０４６３３号公報、T. Yoshimura, FUJITSU Sc. Tech. J. 27, p115 (1991)）など多数の微細電極を有する光素子との接合インタフェースの詳細が提示されていなかった。。
【０００８】
本発明の目的は、３Ｄマイクロオプトエレクトロニックシステム（３Ｄ−ＭＯＳ）をベースとした新アーキテクチャーにより、例えば、１０００ｘ１０００ｃｈ規模、マイクロｓ、ナノｓ級の高速光スイッチングシステムを提供することにある。
また、多段露光による接着層の接着力制御を利用した低コストで安定性の高い薄膜素子の移植方法（この移植方法を「光アシストＳＯＲＴ（ＬＡ−ＳＯＲＴ）」と呼ぶ場合もある）を提供することにある。
【０００９】
さらに、本発明の他の目的は、光スイッチと駆動ＩＣのインタフェース部分の改良構造を提供すること、オールオプティカルな３次元オプトエレクトロニックマイクロシステムの基本構造を提供すること及び３次元オプトエレクトロニックマイクロシステムのマイクロフィルタの新構造を提供することにある。
【００１０】
また、接着強度にハイアラキを有する一連の接着層を用い、接着層の再利用が可能で、かつシンプルなプロセスで実現できるマイクロ素子の移植配列方法「接着ハイアラキアシストＳＯＲＴ（ＡＨＡ−ＳＯＲＴ）」を提供することにある。
【００１１】
また、これらを利用して、システムフィルム、システム糸、システム布、人工網膜・人工皮膚、太陽電池、ディスプレイを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的は、光スイッチングシステムが光スイッチまたは可変波長フィルタを配置したオプトエレクトロニック層の１層又は２層以上からなり、光接続部の少なくとも一部をオプトエレクトロニック層間の光接続部とした３次元マイクロ光スイッチングシステム（３Ｄ−ＭＯＳＳ）により達成される。
【００１３】
また、上記目的は、３Ｄ−ＭＯＳＳのオプトエレクトロニック層に、ＬＳＩ、ＩＣ、光スイッチ、可変波長フィルタ、導波路、マイクロミラー、マイクロフィルタ、マイクロレンズ、マイクロプリズム、縦型導波路、半導体レーザ、フォトディテクタ、光メモリ、光アンプ、フォトニッククリスタルの少なくとも一つを有していることにより達成される。
【００１４】
また、上記目的は、光照射により接着力が変化する接着層を選択的に露光する第１の工程と、前記選択露光した接着層を第１の基体上にある薄膜素子アレイに接触させる第２の工程と、前記薄膜素子の一部を前記第１の基体から前記選択露光した接着層上に露光パターンに応じて選択的に移す第３の工程を有することを特徴とする薄膜素子の移植方法により達成される。
【００１５】
また、上記目的は、薄膜素子をフィルムまたは糸の中に埋め込むことにより達成される。
【００１６】
上記目的は、薄膜化したＩＣを有する光接続部と薄膜化した光素子を有するオプトエレクトロニック層との積層構造において、光接続部から出る端子のピッチを駆動すべきオプトエレクトロニック層と接する側の面において小さくすることにより達成される。
【００１７】
また、上記目的は、光を光でスイッチングするオールオプティカルスイッチを含む第１のオプトエレクトロニック層と、前記オールオプティカルスイッチを駆動する制御光を伝播させる第２のオプトエレクトロニック層と、制御光を前記第２のオプトエレクトロニック層と第１のオプトエレクトロニック層の間で移行させるオプティカルＺ−コネクションとを具備するオールオプティカル３次元オプトエレクトロニックマイクロシステムを導入することにより達成される。
【００１８】
また、上記目的は、誘電体周期構造を持つフィルタ挿入部において導波路幅を他の場所に比べて広げることにより達成される。
【００１９】
また、上記目的は、接着力を有する接着層上に選択的に薄膜を形成し、その接着層を支持体上にあるマイクロ素子アレイに接触させ、マイクロ素子を接着層上の薄膜パターンに応じて選択的に移すことにより達成される。
【００２０】
また、上記目的は、接着力を有する接着層上に選択的に凹凸を形成し、その接着層を支持体上にあるマイクロ素子アレイに接触させ、マイクロ素子を接着層上に凹凸パターンに応じて選択的に移すことにより達成される。
【００２１】
また、上記目的は、各工程で用いる接着層に接着力のハイアラキを付与したＡＨＡ−ＳＯＲＴにより達成される。
【００２２】
また、上記目的は、透光性基板の上に選択的に遮光層を形成し、その上に剥離層を形成し、さらに感光性材料層を形成した後、透光性基板側から感光性材料層に光を照射して感光性材料を変質させマイクロ素子を作製した後、剥離層を除去して他の支持体にマイクロ素子を移植することにより達成される。
また、上記目的は、ＡＨＡ−ＳＯＲＴを用いて、マイクロ素子をフィルム、糸、布、窓、めがね、太陽電池、ディスプレイなどの中に埋め込むことにより達成される。
【００２３】
【発明の実施の形態】
［第１実施形態］
図１、図２及び図３に、本発明にかかる３次元マイクロ光スイッチングシステム（３Ｄ−ＭＯＳＳ）１の構造例を示す。この３Ｄ−ＭＯＳＳ１は、導波路２ａ、薄膜光スイッチ２ｅが埋め込まれたオプトエレクトロニック層２が積層されることによって構成される。ここで、薄膜光スイッチ２ｅの代わりに薄膜可変波長フィルタを設けるようにしてもよい。
【００２４】
層間は、縦型導波路２ｂ、４５°ミラー（またはマイクロフィルタ）２ｃ、マイクロレンズ２ｄ等により光結合される。当該３Ｄ−ＭＯＳＳ１における層間光結合５ｃをｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎと呼ぶ。場合によっては、３Ｄ−ＭＯＳＳ１の上面には、プロセッサや駆動回路などＬＳＩ、ＩＣ５ａが搭載される。図において、４は伝播される光、５ｂはビアを示す。
【００２５】
図２に示すように、薄膜化したＬＳＩ、ＩＣ２ｆを、３Ｄ−ＭＯＳＳ１の各層に埋め込み、層間に挿入することもできる。ここで、ＬＳＩ、ＩＣ２ｆ等の薄膜素子の厚さは１００μｍ以下、好ましくは３０μｍ以下である。３Ｄ−ＭＯＳＳ１は、光基板３の上に配置することもできる。これにより、他の３Ｄ−ＭＯＳＳとの通信や外部との通信が可能となる。図３は、光スイッチ２ｅ（または薄膜可変波長フィルタ）を斜めに埋め込み、ｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎ部分に光スイッチング機能を繰り込んだ例である。
【００２６】
３Ｄ−ＭＯＳＳの例として、図４に、２ｘ２光スイッチからなる３２ｃｈＢａｎｙａｎ網を示す。第１段光スイッチ６ａのアレイ、第２段光スイッチ６ｂのアレイ、第３段光スイッチ６ｃのアレイ、第４段光スイッチ６ｄのアレイ、第５段光スイッチ６ｅのアレイの５アレイが配置されている。各アレイは１６個の２ｘ２光スイッチからなる。アレイ間は導波路で接続されている。従来の平面型回路網では、第１段光スイッチ６ａのアレイと第２段光スイッチ６ｂのアレイをつなぐ第１段光接続６ｆにおいて、一つの導波路は、他の導波路と１５箇所でクロスする。クロスポイントの数は、第２段光接続６ｇでは７、第３段光接続６ｈでは３、第４段光接続６ｉでは１である、したがって、最クリティカル接続は、クロスポイント数が最多の１５の第１段光接続６ａであることがわかる。
【００２７】
そこで、この平面型回路網を３Ｄ−ＭＯＳＳ化する。そのために、まず、Ｂａｎｙａｎ網を、例えば、４ブロックに分割する（ブロック１（２Ａ）、ブロック２（２Ｂ）、ブロック３（２Ｃ）、ブロック４（２Ｄ）)。各ブロックに含まれる光スイッチは、ブロック毎に異なるオプトエレクトロニック層に配置される。即ち、ブロック１（２Ａ）の光スイッチ６ａ、６ｂ、６ｃ、６ｄ、６ｅは、第１のオプトエレクトロニック層に形成される。同様にして、ブロック２（２Ｂ）の光スイッチ６ａ、６ｂ、６ｃ、６ｄ、６ｅは、第２のオプトエレクトロニック層に形成される。また、ブロック３（２Ｃ）の光スイッチ６ａ、６ｂ、６ｃ、６ｄ、６ｅは、第３のオプトエレクトロニック層に形成される。また、ブロック４（２Ｄ）の光スイッチ６ａ、６ｂ、６ｃ、６ｄ、６ｅは、第４のオプトエレクトロニック層に形成される。そして、各ブロックに対応するオプトエレクトロニック層は、図５に示すように、例えば、ブロック１（２Ａ）、ブロック３（２Ｃ）、ブロック２（２Ｂ）、ブロック４（２Ｄ）の順に重ねられる。各層間はｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎにより接続する。このケースでは、第１段光接続６ｆについてはブロック１と３、ブロック２と４、第２段光接続６ｇについてはブロック１と２、ブロック３と４をｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎにより接続する。
【００２８】
図５では、煩雑化を避けるために、説明に必要な一部の光配線が描かれている。これにより、従来の平面回路で問題となっていた導波路の錯綜が低減できる。また、配線の短縮化ができる。配線短縮化は、スイッチング経路間で発生するタイミングのずれの低減にも有効である。
【００２９】
この効果は、チャネル数が増えるとさらに顕著になる。例えば、１０２４ｃｈの場合、平面光回路では、第１段光接続での導波路のクロスポイントは５６１である。これを１０ブロックに分離し、積層化して３Ｄ−ＭＯＳＳにすると、クロスポイントは０、即ち、なくなる。さらに、このような構成により、接続距離を短縮することができる。この例では、各層の厚は数１０μｍなので、１０層でも１ｍｍ以下にできる。また、システムサイズを縮小化することも可能である。例えば１０層とすると、システム幅は平面光回路の１０分の１、アレイ間距離は数１００μｍですむ。さらに、２ｘ２光スイッチの代わりに、より多チャネルのマトリクス光スイッチを使用することにより、光接続段数を少なくできる。
【００３０】
尚、本実施形態にかかる３Ｄ−ＭＯＳＳが適用される網の形態は、Ｂａｎｙａｎ網には限定されない。複数光スイッチとそれらを結ぶ光接続からなる光スイッチングシステム全般に適用できる。
【００３１】
また、光スイッチの例としては、電気光学効果を有するスラブ導波路にプリズム型の電極を1つまたは複数カスケードに形成した光偏向器タイプの光スイッチや分割電極による光スイッチなどＶａｒｉａｂｌｅ Ｗｅｌｌ ＯｐｔｉｃａｌＩｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＶＷＯＩＣ）光スイッチ、全反射型光スイッチ、ディジタル光スイッチ、半導体ゲート光スイッチなどがある。マイクロキャビティー型可変波長フィルタも適用可能である。但し、どの場合も、フィルム埋め込みに耐えうる薄膜素子化が必要である。具体的プロセスは第２実施形態で述べる。
【００３２】
本発明にかかる３Ｄ−ＭＯＳＳ１では、光スイッチ、可変波長フィルタ、導波路、４５°マイクロミラー、マイクロフィルタ、マイクロレンズ、マイクロプリズム、縦型導波路に加えて、ＶＣＳＥＬを含む半導体レーザ、フォトディテクタ、光メモリ、希土類ドープのガラス導波路などからなる光アンプ、フォトニッククリスタルなどを埋め込むことが可能である。
【００３３】
ｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎにＳＯＬＮＥＴを適用することも可能である。
【００３４】
３次元構造の製造には、通常の多層回路基板で使われているＢｕｉｌｄ−ｕｐ方式やフィルム積層方式を適用することができる。各層の位置合わせは、マーカーなどを用いてアライナ又はそれと同様な機能を持つ装置により実行できる。
【００３５】
［第２実施形態］
図６に、薄膜素子配置方法の概念を示す。ここでは、薄膜素子として、光スイッチ２ｅ、導波路２ａ、縦型導波路２ｂ、マイクロレンズ２ｄを例示している。この第２実施形態における薄膜素子配置方法では、まず、光スイッチ２ｅ、導波路２ａ、縦型導波路２ｂ、マイクロレンズ２ｄのそれぞれを高密度に２次元アレイ状に作製する。その後、各薄膜素子アレイの一部を基板７に一括移植集積化する。残りの薄膜素子は、他の基板又は同一基板の他の場所に移植され、一つのアレイから複数の基板又は場所に薄膜デバイスが供給される。図６では、簡単のため、光スイッチ２ｅ及び導波路２ａについてのみ移植の対応関係を示す矢印を描いたが、縦型導波路２ｂ、マイクロレンズ２ｄも同様の移植を行う。この概念は、他の薄膜素子についても同様に成り立つ。尚、本明細書では、単なる薄膜も薄膜素子の一種として扱う。
【００３６】
図７から図１１に、本発明にかかる「光アシストＳＯＲＴ（ＬＡ−ＳＯＲＴ）」の詳細フローを示す。図７から図１１まで時系列に製造プロセスが示されている。この詳細フローには、２種類の薄膜素子を集積化する場合について示している。また、これらの図では、基板の上面図及びＡＡ'断面の断面図を示す。
【００３７】
まず、図７（ａ）について説明する。ウエファ上に作製した薄膜素子Ｉ（８ａ）のアレイを、ＥＬＯなどの手法により接着層９ａａが形成された支持基板Ｓｕｂ−Ｉ．１（１０ａ）に移植する。同様に、ウエファ上に作製した薄膜素子ＩＩ（８ｂ）のアレイを、ＥＬＯなどの手法により接着層９ｂａが形成された支持基板Ｓｕｂ−ＩＩ．１（１０ｂ）に移植する。ここで、ＥＬＯは、ＩＩＩ−Ｖ化合物からなる半導体レーザ、可変波長フィルタ、フォトディテクタ、フォトニッククリスタル、ＩＣなどの形成に関しては確立された手法であり、簡単に実現できる。また、Ｓｉウエファ上に形成したポリマー導波路、縦型導波路、マイクロレンズなどは、Ｓｉをエッチングで除去することにより容易に得られる。さらに、希土類イオンドープガラス導波路アンプ、ガラス導波路、縦型導波路、マイクロレンズなどは、基板のＳｉまたはガラスと薄膜素子の間のエッチストップ層の挿入などにより形成可能である。薄膜ガラスシート、薄膜プレートやプラスチックシートを加工することによっても得られる。Ａｌなどの陽極酸化で上記光素子を作った後、金属部分を除去することにより薄膜素子を得ることもできる。
【００３８】
次に、支持基板裏面からＵＶ光１１を照射する（例えば３６５ｎｍの光を６００ｍＪ／ｃｍ２照射する）。これにより、接着層９ａａ及び９ｂａは、図７（ｂ）に示されるように、それぞれ接着層９ａｂ及び９ｂｂに変質し接着強度が低下する。
【００３９】
一方、図８（ｃ）に示すように、支持基板Ｓｕｂ−Ｉ．２（１２ａ）上の接着層９１ａａにパターン化したＵＶ露光を施す。マスク露光、ステッパ、レーザ露光など通常のフォトリソグラフィの手法が適用できる。ＵＶ光が照射された部分は接着層９１ａｂとなり接着力が低下する。この時の露光量は、支持基板Ｓｕｂ−Ｉ．１（１０ａ）の裏面からの露光量より多くすることが望ましい。これにより、下記工程において、不要部分への移植を防ぐことができる。
【００４０】
パターン化ＵＶ露光を施した支持基板Ｓｕｂ−Ｉ．２（１２ａ）を支持基板Ｓｕｂ−Ｉ．１（１０ａ）に圧着すると、図８（ｄ）に示されるように、ＵＶ未露光部の接着層９１ａａのみに薄膜素子Ｉ（８ａ）が移植される。残りの薄膜素子８ａは他の支持基板又は同一基板の他の場所に移植される。図８（ｅ）に示されるように、支持基板Ｓｕｂ−Ｉ．２（１２ａ）の裏面からＵＶ露光を施す。薄膜素子Ｉ（８ａ）直下の接着層９１ａａは接着層９１ａｂとなり接着力が低下する。
【００４１】
次に図９（ｆ）に示すように、支持基板Ｓｕｂ−ＩＩ．２（１２ｂ）上の接着層９１ｂａにパターン化したＵＶ露光を施す。マスク露光、ステッパ、レーザ露光など通常のフォトリソグラフィの手法が適用できる。ＵＶ光が照射された部分は接着層９１ｂｂとなり接着力が低下する。この時の露光量は、支持基板Ｓｕｂ−ＩＩ．１（１０b）裏面からの露光量より多くすることが望ましい。これにより、下記工程において、不要部分への移植を防ぐことができる。
【００４２】
パターン化ＵＶ露光を施した支持基板Ｓｕｂ−ＩＩ．２（１２b）を支持基板Ｓｕｂ−ＩＩ．１（１０ｂ）に圧着すると、図９（ｇ）に示されるようにＵＶ未露光部の接着層９１ｂａのみに薄膜素子ＩＩ（８ｂ）が移植される。残りの薄膜素子８ｂは他の支持基板又は同一基板の他の場所に移植される。図９（ｈ）に示されるように、支持基板Ｓｕｂ−ＩＩ．２（１２ｂ）の裏面からＵＶ露光を施す。薄膜素子ＩＩ（８ｂ）直下の接着層９１ｂａは接着層９１ｂｂとなり接着力が低下する。
【００４３】
続いて、図１０（ｉ）に示すように、実基板１４上の接着層にパターン化したＵＶ露光を施す。薄膜素子Ｉ（８ａ）及び薄膜素子ＩＩ（８ｂ）が移植されるべき領域は未露光にしておく。マスク露光、ステッパ、レーザ露光など通常のフォトリソグラフィの手法が適用できる。この時の露光量は、支持基板Ｓｕｂ−Ｉ．２（１２ａ）、Ｓｕｂ−ＩＩ．２（１２ｂ）裏面からの露光量より多くすることが望ましい。これにより、下記工程において、不要部分への移植を防ぐことができる。
【００４４】
ここに、実基板１４に対して、薄膜素子Ｉ（8ａ）が載った支持基板Ｓｕｂ−Ｉ．２（１３ａ）を接触させると、図１０（ｊ）に示されるように、上記未露光接着層９ａ領域のみに薄膜素子Ｉ（８ａ）が移植される。残った薄膜素子Ｉ（８ａ）は他の基板又は同一基板の他の場所に順次移植される。この実基板に、図１１（ｋ）に示すように、薄膜素子ＩＩ（８ｂ）が載った支持基板Ｓｕｂ−ＩＩ．２（１３ｂ）を接触させる。これにより、図１１（ｌ）に示されるように実基板１４上のＵＶ未露光部のみに薄膜素子ＩＩ（８ｂ）が移植される。残った薄膜素子ＩＩ（８ｂ）は他の基板又は同一基板の他の場所に順次移植される。これにより、異種薄膜素子が、所望の配置で、一括集積化できるようになる。
【００４５】
上記の裏面露光は、薄膜素子がＵＶ光を透過する場合は、表面露光に変えても良い。
【００４６】
［第３実施形態］
第３実施形態にかかる薄膜素子の配置方法は、第２実施形態の変形例である。図１２から図１４に、第３実施形態にかかる薄膜素子の配置方法を示す。尚、図７から図９において示される工程は、第２実施形態と同様である。その後、図１２に示すように、集積支持基板１５を用意する。図１２（ｉ'）に示されるように集積支持基板１５の接着層９０ａにパターンＵＶ露光を照射し、薄膜素子Ｉ（８ａ）ａ、薄膜素子ＩＩ（８ｂ）が移植されるべき領域は未露光にしておく。露光された部分は変質し接着層９０ｂとなり、粘着力（接着力）が下がる。この時の露光量は、支持基板Ｓｕｂ−Ｉ．２（１２ａ）、Ｓｕｂ−ＩＩ．２（１２b）裏面からの露光量より多くすることが望ましい。これにより、下記工程において、不要部分への移植を防ぐことができる。ここに、薄膜素子Ｉ（８ａ）が載った支持基板Ｓｕｂ−Ｉ．２（１３ａ）を接触させると、図１２（ｊ'）に示されるように上記未露光接着層９０ａ領域のみに薄膜素子Ｉ（８ａ）が移植される。残った薄膜素子Ｉ（８ａ）は他の場所または他の基板に順次移植される。この集積支持基板１５に、図１３に示すように、薄膜素子ＩＩ（８ｂ）が載った支持基板Ｓｕｂ−ＩＩ．２（１３ｂ）を接触させる。これにより、集積支持基板１５上のＵＶ未露光部のみに薄膜素子ＩＩ（８ｂ）が移植される。残った薄膜素子ＩＩ（８ｂ）は他の場所または他の基板に順次移植される。
【００４７】
次に図１４（ｍ）に示すように、集積支持基板１５の裏面からＵＶ露光を施す。薄膜素子Ｉ（８ａ）及び薄膜素子ＩＩ（８ｂ）直下の接着層９０ａは接着層９０ｂとなり、接着力が低下する。図１４（ｎ）に示されるように、この集積支持基板１５を実基板１６に接触させ、薄膜素子Ｉ（８ａ）及び薄膜素子ＩＩ（８ｂ）を実基板１６に移植する（図１４（ｏ）参照）。実基板１６と薄膜素子Ｉ（８ａ）及び薄膜素子ＩＩ（８ｂ）との接着は、接着剤からなる層を実基板上に設けて実行することができる。接着剤としては、完全キュア前のエポキシ、ポリイミドなど各種樹脂が用いられる。メタル接合、ポリイミド接合、実基板の粘着力による接合、ファンデルワールス接合など、通常使用される常温または高温接合方法も適用できる。これにより、異種薄膜素子が、所望の配置で、一括集積化できるようになる。また、上記プロセスの一部を部分的に順序を変えて使用することもできる。
【００４８】
図１５に、接着層の各種存在形態の例を示した。ＵＶ透過性フィルム１７ａと接着層９ａからなるＵＶテープ（例えば、日東電工株式会社製）、これをガラスや石英基板１７ｂに他の接着層１７ｃで貼り付けたもの、あるいはＵＶ硬化性接着剤を直接基板に塗布したものなどが一例として挙げられる。
【００４９】
以上のプロセスにより、薄膜素子を簡便かつ確実に移植できるようになる。
【００５０】
尚、ＬＡ−ＳＯＲＴは、上記プロセスフローに限定されない。薄膜素子配置プロセスの一部に局所的に適用しても良い。また、上記プロセスの一部を部分的に抜き出して使用することもできる。また、上記プロセスの一部を部分的に順序を変えて使用することもできる。
【００５１】
図６では、光スイッチ、導波路、マイクロレンズ、マイクロプリズム、縦型導波路を例としてＬＡ−ＳＯＲＴの概念を示した。この概念は、可変波長フィルタ、マイクロミラー、マイクロフィルタ、マイクロプリズム、半導体レーザ、 フォトディテクタ、光メモリ、光アンプ、フォトニッククリスタル、ＩＣ、ＬＳＩなど他の薄膜素子にも適用できる。構成要素の薄膜素子がすべて埋め込みで形成される必要はない。薄膜素子の一部を層に直接形成することもできる。
【００５２】
薄膜素子の種類は、３種類以上であってもよい。また、異種類の薄膜素子は、必ずしも規則正しく並ぶ必要はない。これらの場合は、モザイクのデザインなどＵＶ露光パターンを適宜調整すればよい。図１６は、４種類の薄膜素子ＩＩＩ（８ｃ）、ＩＶ（８ｄ）、Ｖ（８ｅ）、およびＶＩ（８ｆ）をＬＡ−ＳＯＲＴで配置するときの配置パターン例である。これらの薄膜素子８ｃ、８ｄ、８ｅ、８ｆは、それぞれ支持基板１３ｃ、１３ｄ、１３ｅ、１３ｆ上に形成されている。これらより、ＬＡ−ＳＯＲＴによって実基板１６１上に薄膜素子８ｃ、８ｄ、８ｅ、８ｆを交互に配置する。
【００５３】
端面入力・出力型素子の光スイッチや変調器を配置する場合は、端面での屈折率差が大きい場合、反射が問題になる。その場合は、図７（ａ）に示した薄膜素子アレイ分離工程の後、ＣＶＤなどの製膜方法でＡＲコーティングをすることが望ましい。
【００５４】
ＬＡ−ＳＯＲＴは、３Ｄ−ＭＯＳＳをはじめとする３Ｄスタック構造やＳ−ＦＯＬＭ全般のデバイス埋め込みにも適用できる汎用的な方法である。
【００５５】
［第４実施形態］
図１７は、ＳＯＲＴ法により作製した整列フィラーの例である。フィラー１８の材質として、ＳｉＯ２、アルミナ、半導体薄片、金属片など各種のものが使用できる。フィラーの間隔や配置パターンは、第２及び第３実施形態で示したプロセスにより容易に制御できる。一種類のフィラーを用いる場合は、支持基板への移植プロセスの一段分、あるいは集積支持基板への移植が省略できる。整列フィラーは、その位置をデザインできるため、薄膜素子の埋め込みに支障をきたすことなくフィルム１９の力学的および熱的性質を制御できるという利点がある。
【００５６】
［第５実施形態］
本発明にかかる３Ｄ−ＭＯＳＳは、各種ウエアラブルシステム（Ｗｅａｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｆｏｒ Ｅｃｏｌｏｇｙ（ＷＩＳＥ））に適用可能である。適用例を図１８に示す。フォトディテクタや各種バイオセンサなどの薄膜素子２０をポリマフィルム１９などに埋め込むことにより、人工網膜や機能性人工皮膚となる。薄膜素子の出力は神経系へ入力されるか、あるいは外部へ出力される。ポリマやガラスフィルムの中にフォトディテクタや発光素子などの薄膜素子２０を埋め込むことにより、カメラ機能やディスプレイ機能のある眼鏡が実現できる。フォトディテクタや発光素子の１画素を２０μｍ角、画素ピッチを１００μｍとすると、２次元アレイに並べたフォトディテクタや発光素子の占有面積は２５分の１と非常に小さい。したがって、透明電極の使用により、フィルムの透過率を損なうことなく光検知や表示ができる。適当な薄膜レンズと組み合わせることにより、カメラつき眼鏡が実現できる。薄膜圧電素子によりスピーカが眼鏡に集積される。さらに、ポリマフィルムや布、糸やリボンに薄膜素子を埋め込むことにより、システムフィルム・布・糸・リボンなどが実現でき、ウエアラブルシステムを実現できる。埋め込む薄膜素子としては、フォトディテクタや発光素子などの光素子の他、ＬＳＩ、ＩＣ、電歪素子（スピーカ）、圧電素子（マイクロフォン）、圧電キーボードなど薄膜化可能な素子が挙げられる。すなわち、ＰＣ、電話、カメラ、ディスプレイ、バッテリなどのシステム埋め込みフィルム・布・糸・リボンなどのウエアラブルシステムが実現できる。ＬＡ−ＳＯＲＴは、これらの製造技術として極めて有効である。
【００５７】
図１９は、本発明にかかる３Ｄ−ＭＯＳを窓ガラスや一般のフィルムに適用した例を示している。このような窓ガラスやフィルムをシステム窓と呼ぶことがある。このシステム窓では、図１９に示されるように、薄膜素子２０が窓ガラスやフィルム１９に埋め込まれている。
【００５８】
［第６実施形態］
本発明にかかるＳＯＲＴを利用して形成した集光型太陽電池の断面図を図２０に示す。ＳｉやＩＩＩ−Ｖ化合物からなる太陽電池薄膜素子２１が２次元アレイ状に配置され、集光系２２により外部光２３が集められる。集光系２２により集められた外部光２３は、太陽電池２１に照射される。本発明にかかるＳＯＲＴにより、半導体材料の消費量が抑えられ、低コストな太陽電池モジュールができる。集光系２２としては、通常のマイクロレンズシート、フレネルレンズシートの他、自己形成導波路ＳＯＬＮＥＴを適用することもできる。ここで、自己形成導波路ＳＯＬＮＥＴは、文献（T. Yoshimura, J. Roman, Y. Takahashi, W. V. Wang, M. Inao, T. Ishitsuka, K. Tsukamoto, S. Aoki, K. Motoyoshi, and W. Sotoyama, "Self-Organizing Waveguide Coupling Method "SOLNET" and its Application to Film Optical Circuit Substrates," Proc. 50th ECTC, 962 (2000).）に開示されている。さらに、フィルム状ポリマバッテリと、積層などにより一体化すれば、蓄電効果つきの太陽電池となる。モジュール自体、フィルム状にできるため、上記ＷＩＳＥの一つともみなせ、身につけることも可能である。
【００５９】
［第７実施形態］
ＳＯＲＴを利用して形成したディスプレイの断面図を図２１に示す。液晶パネル２５の場合は、カラーフィルタ２４の２次元アレイ状に配置する工程においてＬＡ−ＳＯＲＴを利用する。集光系２２によりバックライトを集光することにより、カラーフィルタ２４の面積を小さくし、フィルタ材料の節約ができると共に、パネルの明るさの向上を図ることができる。集光系２２としては、通常のマイクロレンズアレイ及びフレネルレンズアレイの他、自己形成導波路ＳＯＬＮＥＴを適用することができる。マイクロレンズアレイ及びフレネルレンズアレイの配置にもＬＡ−ＳＯＲＴが適用できる。液晶駆動用の薄膜トランジスタ（ＴＦＴ）２６にもＳＯＲＴが適用できる。特に高移動度トランジスタを用いる場合に有効である。すなわち、半導体ウエファ上に別途成長させた高性能ポリＳｉトランジスタ、Ｓｉトランジスタや化合物半導体トランジスタをパネルに移植することができる。その際、ウエファ上のトランジスタを高密度に作製することにより、１ウエファから多数のパネルにトランジスタが供給でき、材料・プロセスコストの節約ができる。
【００６０】
ＬＥＤパネル２７の場合は、薄膜ＬＥＤ２８の２次元アレイ状配置にＳＯＲＴを利用する。ＬＥＤは無機、有機いずれでも良い。ＬＥＤ駆動用のＴＦＴ２９の配置にもＳＯＲＴを利用することができる。
【００６１】
以上の通り、第１実施形態乃至第７実施形態に記載の発明によれば、１０００ｘ１０００ｃｈ規模、マイクロｓ、ナノｓ級の高速光スイッチングシステム、波長スイッチングシステムを提供することができる。また、各種３次元マイクロオプトエレクトロニックシステムを実現することができる。また、低コスト・省資源で安定性の高い薄膜素子の移植方法を提供することができる。光スイッチ、波長スイッチ、光トランスミッタ、光レシーバ、光メモリ、光アンプなど各種機能の低コスト・省資源・高密度集積化を可能にする。さらに波及的効果として、薄膜素子の埋め込みに支障をきたすことなくフィルム１９の力学的・熱的性質を制御できるようになる。また、ＰＣ（パーソナルコンピュータ）、電話、カメラ、ディスプレイ、バッテリ、キーボードなどのシステム埋め込みフィルム・布・糸・リボン、さらに各種センサをも集積化した人工網膜、人工皮膚など幅広いウエアラブルシステムが実現できる。また、半導体材料の消費量が節約された低コストな太陽電池モジュールができる。また、フィルタ材料の節約、半導体材料の節約を伴う、高機能低コストディスプレイが実現できる。
【００６２】
［第８実施形態］
図２２、図２３、および図２４に、３次元オプトエレクトロニックマイクロシステムの一形態であるバリアブルウエルオプティカルＩＣ（ＶＷＯＩＣ）の構造を示す。また図２５には、ＶＷＯＩＣの動作概念模式図を示す。
【００６３】
ＶＷＯＩＣ１０１は、電気光学（ＥＯ）効果を有するスラブ導波路１０１ｂが対向電極１０１ｈとパターン化した電極１０１e、１０１e'で挟まれ、パターン化した電極がインタフェース層１０１ｃにある薄膜ＩＣ１０１ｄの出力端子にＩＣ-電極接合１０１ｆを介して接続された構造を持つ。図２２に示す例では、ＶＷＯＩＣ１０１は基板１０１aの上に設置されている。また、薄膜ＩＣ１０１ｄとその上にマウントされたＬＳＩ１０２とは、ＬＳＩ-ＩＣ接合１ｇを介して接続されている。ＥＯ材料としては、III-V化合物からなる量子井戸／量子細線／量子ドット、ＰＬＺＴ（鉛、ランタン、ジルコン、チタンの酸化物）、ＬｉＮｂＯ３、ポーリング処理を施したＥＯポリマ、ＤＡＳＴ（４−ジメチルアミノ‐Ｎメチルスチルバゾリウム‐トシレート）・ＭＮＢＡ（４'-ニトロベンジリデン‐３‐アセトアミノ‐４‐メトキシアニリン）などの薄膜有機結晶、有機量子井戸／量子細線／量子ドットなどが使用できる。
【００６４】
ＶＷＯＩＣのパターン電極例として、図２２に、マトリクス型ＶＷＯＩＣとサーチライト型ＶＷＯＩＣを示した。マトリクス型では、マトリクス状に配した短冊型電極１０１ｅの２次元アレイ電極が形成されている。図２５の上図に示すように、電極に選択的に電圧を印加することにより、電場誘起屈折率変化に起因するダイナミック導波路が形成される。電圧印加のパターンを変えることにより、光のスイッチングが可能となる。例えば、ＩＩＩ−Ｖ化合物の多重量子井戸（ＭＱＷ）からなる厚さ４μｍのスラブ導波路、駆動電圧１０Ｖ、短冊電極サイズ２μｍ×１００μｍの場合、スイッチ長さ７００μｍ程度でスイッチングが可能となる。
【００６５】
サーチライト型では、プリズム型電極１０１ｅ'のアレイ電極が形成されている。図２５の下図に示すように、電極に選択的に電圧を印加することにより、電場誘起屈折率変化に起因するダイナミック導波路プリズムが形成される。電圧印加のパターンや電圧を変えることにより、光の偏向角が調整でき、スイッチングが可能となる。プリズム型電極は、通常ペア構造をとり、逆極性の電圧が印加される。これにより、駆動電圧の低減が図れる。また、カー効果を利用するＰＬＺＴでは、ペア構造はとらず、単一極性の電圧が印加される。さらにプリズム型電極を他段にカスケードすることにより、一層の電圧低減が可能となる。図２５の１０１ｉは導波路レンズである。これにより、スラブ導波路のフリースペース領域での光の広がりを抑制する。例えば、ＩＩＩ−Ｖ化合物の多重量子井戸（ＭＱＷ）からなる厚さ４μｍのスラブ導波路、駆動電圧５０Ｖ、プリズム電極サイズ長さ１６μｍ×幅１６μｍ、プリズムカスケード段数４、導波路レンズの屈折率２．０（周囲の屈折率１．５５）、導波路レンズの曲率半径２０μｍの場合、スイッチ長さ４００μｍ程度でスイッチングが可能となる。電圧は、２値とは限らず、３値以上であっても良い。この場合、偏向角の調整自由度が増すという利点を生じる。スラブ導波路全域がＥＯ材料である必要はない、電極形成部、あるいはその近辺のみがＥＯ材料であれば十分である。その他の部分は、例えばエポキシ、アクリル、ポリイミド系低損失パッシブポリマー導波路材料で形成する。これにより、高価なＥＯ材料の節約、伝播ロスの低減ができる。ＥＯ材料の部分的配置は、後述のＰＬ−Ｐａｃｋ ｗｉｔｈ ＳＯＲＴによって効率よく実行できる。
【００６６】
ここで大事なのがインタフェース層１ｃの両側に存在する接合の方式である。例えば、図２２の場合、光スイッチの電極はサブμｍから１０μｍオーダのルールで形成されている。一方、ＬＳＩの端子は数１０μｍから数１００μｍのルールで形成されている。したがって、薄膜ＩＣを有するインタフェース層から出る端子のピッチは、光スイッチを有するオプトエレクトロニック層と接する側の面において小さいことが必要となる。図２２では、インタフェース層は独立したフィルムで、光スイッチを含むオプトエレクトロニック層と積層され、ＶＷＯＩＣを構成している。図２３では、インタフェース層はオプトエレクトロニック層と一体化積層され、ＶＷＯＩＣを構成している。また、図２４では、基板１０１ａが除去され、ＶＷＯＩＣはフィルム化されている。
【００６７】
図２６は、３Ｄ−ＭＯＳＳ３の一例である。導波路１０３ｂ、ＶＷＯＩＣ１０１が埋め込まれたオプトエレクトロニック層１０４が多数積層されている。層間は、縦型導波路１０３ａ、４５°マイクロミラー（またはマイクロフィルタ）１０３ｃ、マイクロレンズ１０３ｄなどで構成された光接続部により光結合される（オプティカルＺ−コネクション）。即ち、入力された光１０５は、例えば、マイクロレンズ１０３ｄ、４５°マイクロミラー１０３ｃ、導波路１０３ｂを伝播する。ｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎし、ＳＯＬＮＥＴを適用することも可能である。オプトエレクトロニック層に含まれるマイクロ素子の厚さは１００μｍ以下、好ましくは３０μｍ以下である。３Ｄ−ＭＯＳＳ１０１はベース導波路層の上に配置することが普通である。これにより、他の３Ｄ−ＭＯＳＳとの通信や外部との通信が可能となる。ベース導波路層は多層導波路構造とすることもできる。この場合、通常の電気マルチチップモジュール（ＭＣＭ）と同様の原理で、３Ｄ−ＭＯＳＳからの光入出力数を導波路層数に比例して増加させることができる。
【００６８】
上述の例では、オプトエレクトロニック層とインタフェース層との接合についてＶＷＯＩＣを例として述べてきたが、その他、全反射型光スイッチ、ディジタル光スイッチ、半導体ゲート光スイッチ、各種可変波長フィルタ、導波路、４５°マイクロミラー、マイクロフィルタ、マイクロレンズ、マイクロプリズム、縦型導波路、ＶＣＳＥＬなどの半導体レーザ、フォトディテクタ、光メモリ、希土類ドープのガラス導波路などからなる光アンプ、フォトニッククリスタルなどを埋め込んだオプトエレクトロニック層とインタフェース層の接合にも当てはまる。これらの層の積層により、ＯＥ−ＬＳＩ、ＯＥ−ＰＣＢ、ＯＥ−ＭＣＭ、スマートピクセル、３次元スタックＯＥ―ＭＣＭ、ＷＤＭトランシーバなどをはじめとする３次元オプトエレクトロニックマイクロシステムの高密度・高速化を一層進展させることができる。
【００６９】
３次元構造の製造には、通常の多層回路基板で使われているＢｕｉｌｄ−ｕｐ方式やフィルム積層方式を適用することができる。各層の位置あわせはマーカなどを用いてアライナまたはそれと同様な機能を持つ装置により実行できる。フィルム積層の場合は、例えば、はんだ接合、メタル拡散接合などでフィルムを連結するＺ−コネクション技術を適用することができる。はんだ接合を用いる場合は、はんだ溶融時の表面張力を利用したセルフアラインメント作用により、フィルム間位置合わせ精度を1μｍ程度、またはそれ以下にすることも可能である。
【００７０】
［第９実施形態］
図２７に、オールオプティカル３次元マイクロ光スイッチングシステム１０９の例を示した。光を光でスイッチングするオールオプティカルスイッチ１０６を含むオプトエレクトロニック層１０４'と、オールオプティカルスイッチを駆動する制御光を伝播させる第２のオプトエレクトロニック層１０４、および制御光１０８を第２のオプトエレクトロニック層１０４と第１のオプトエレクトロニック層１０４'との間で移行させるオプティカルZ-コネクションとからなる。
【００７１】
図２７の例では、オールオプティカルスイッチ１０６として、非線形光学導波路１０７からなるＹ分岐型デジタルスイッチを用いている。制御光１０８を分岐部に照射することにより、照射部の屈折率が変化し、導波光１０５が分岐側にスイッチングされる。非線形光学導波路１０７の材料としては、例えば、III-V化合物からなる量子井戸/量子細線/量子ドット、ポリジアセチレンなどの共役高分子などが使用できる。
【００７２】
オプトエレクトロニック層１０４を伝播する制御光１０８はマイクロミラー・マイクロフィルタなどにより、層外に出射され、オプトエレクトロニック層１０４'のオールオプティカルスイッチ１０６の非線形光学導波路１０７に照射される。その結果、オプトエレクトロニック層１０４'の導波光１０５がスイッチングされる。制御光１０８は、非線形光学導波路１０７の所定の部分に所定の形で照射されなければならない。そのために、マスク１０９ｂを非線形光学導波路１０７に近接して配置することが望ましい。図２７の例では、マスク１０９ｂはオプトエレクトロニック層１０４''に形成されている。あるいは、オプトエレクトロニック層１０４'のクラッド層上に形成することもできる。Ｙ分岐型デジタルスイッチでは、長い短冊状（典型的には、幅５μｍ、長さ数１００μｍ）のパターンで制御光を照射する必要がある。そのために、オプトエレクトロニック層１０４において、図２７に示すように、導波路幅を漸増させることにより制御光幅を広げることが望ましい。制御光の光源としては、ＶＣＳＥＬ、端面発光ＬＤ、モードロックＬＤなどがある。外部からの光信号や他層からの光信号を制御光１０８とすることも可能である。
【００７３】
図２８に、オールオプティカル３次元マイクロ光スイッチングシステム１０９の他の例を示す。通常、導波光に比べて、制御光は強いパワーを持つことが望ましい。例えば、ｍＷ−ｋＷオーダのパワーである。これを実現するために、オプトエレクトロニック層１０４内に光アンプ１０９ａを共存させることもできる。光アンプとしては、希土類ドープ導波路や半導体アンプを適用することができる。特に、外部からの光信号や他層からの光信号は微弱化している場合が多いため、光アンプの使用が有効となる。オプトエレクトロニック層１０４'にあった信号光をオプトエレクトロニック層１０４にオプティカルＺ−コネクションにより移行させ、増幅して制御光にすることにより、オールオプティカル光回路システムの設計自由度が増す。また、図２８に示すように、Ｙ分岐デジタルスイッチは波長変換素子１１０としても使用できる。例えば、導波光１０５'として波長λ２の光、制御光１０８'として波長λ１の信号光を用いると、分岐の出力信号は制御光のオン・オフを反映した波長λ２の信号光となる。結果的に、λ１→λ２の波長変換ができたことになる。
【００７４】
以上の例では主としてオプトエレクトロニック層が２つの場合を扱ってきたが、３層、あるいはそれ以上の多層構造でも、多段のオプティカルＺ−コネクションを配することにより、同様の概念が適用できる。
【００７５】
［第１０実施形態］
図２９に、本発明によるマイクロフィルタの構造を示す。図２９（ａ）に示すように、導波路１１１bの幅を分岐部付近で漸増させてある。分岐部に誘電体周期構造をもつマイクロフィルタ１１１aを配置し、 波長λ１の光１（１１２a）と波長λ２の光２（１１２ｂ）に分光する。分岐部での導波路幅の増加により、マイクロフィルタ部での光の干渉度合いを増加させることができ、通常の導波路幅一定の場合に比べて、波長分離間隔を狭めることができる。誘電体周期構造を持つマイクロフィルタとしては、例えば、通常の誘電多層フィルタ、フォトニッククリスタルフィルタ、グレーティングを使用することができる。マイクロフィルタの挿入は、例えば、後述のＡＨＡ−ＳＯＲＴ法で実行できる。
【００７６】
図２９（ｂ）に示すように、オプトエレクトロニック層１０４にあるマイクロフィルタ挿入部で分岐した導波路１１１ｂの少なくとも１方を、オプティカルＺ−コネクション１１１ｃを用いて他のオプトエレクトロニック層１０４'の導波路に結合させることにより、３次元オプトエレクトロニックマイクロシステムへの適用が可能となる。あるいは、図２９（ｃ）に示すように、マイクロフィルタ挿入部で分岐した導波路１１１ｂを、オプティカルＺ−コネクション１１１ｃにより薄膜フォトディテクタ（ＰＤ）１１１ｄに結合させることもできる。またＰＤのかわりに、ＶＣＳＥＬ、光スイッチなど各種光素子と結合させることもできる。ただし、ＶＣＳＥＬの場合は、光の伝播方向は図２９（ｃ）の方向とは逆向きとなる。図２９（ｂ）および（ｄ）に示すように、マイクロフィルタ１１１ａ、１１１ａ'を多段に配することにより、３波長以上の波長多重配線が可能となる。図２９（ｂ）では、分波した後、オプトエレクトロニック層１０４'の導波路にオプティカルＺ−コネクション１１１ｃ、１１１ｃ'により光を伝播させる。図２９（ｄ）では、分波した後、オプトエレクトロニック層１０４'のＰＤ１１１ｄ、１１１ｄ'にオプティカルＺ−コネクション１１１ｃ、１１１ｃ'により光を入射させる。また、図２９（ｅ）の例では、導波路コアの厚さにより導波路１１１bの幅を分岐部付近で漸増させてある。マイクロフィルタ１１１ａおよび１１１ａ'は、導波路部に傾斜させて配置し分光する。これにより、Ｚ方向の分光ができる、すなわち、分光とＺ−コネクションが同時に実行できることになり、分光領域の高密度化が可能となる。
【００７７】
図３０に、導波路コアの厚さを変化させるプロセス例を示す。導波路コアが光硬化性樹脂で形成される場合は下記のプロセスが適用できる。
（１ａ）導波路（コア）１１１ｂを形成する。
（１ｂ）導波路コア材料１１１ｂ'をコーティングする。
（１ｃ）フォトマスク１１１ｅと材料部に間隔を空け、露光する。
（１ｄ）パターンにボケができるため、テーパ状の境界形状となり、厚さの漸増が実現できる。ギャップの大きさは、１０μｍから１ｃｍ程度まで、必要なテーパスロープの大きさに応じて適宜選択する。また、図３０（１ｃ'）に示すように、マスクの開口を狭めることにより、露光する光の回折を大きくし、（１ｄ'）に示すようにテーパ部１１１ｂ''をより広く取ることもできる。
【００７８】
導波路コアが有機ＣＶＤで形成される場合、例えば、フッ素化ポリイミドの場合は下記のプロセスが適用できる。
（２ａ）導波路（コア）となる下地層１１１ｂを形成する。
（２ｂ）その上に、シャドウマスクを下地層１１１ｂと間隔を空けて配置し、通常の有機ＣＶＤ（蒸着重合）１１１ｈによりマスク１１１ｇを用いて導波路コア層１１１ｂ''を形成する。用いる原材料モノマは、例えば、６ＦＤＡ｛２、２−ビス（３、４−フェニルカルボキシル）ヘキサフロロプロパン｝とＢｉｓ−ＯＡＦ｛２、２−ビス[４−（４−アシノフェノキシ）フェニル]ヘキサフロロプロパン｝である。ギャップの大きさは、１０μｍから１ｃｍ程度まで、テーパスロープの大きさと製膜時のガス圧に応じて適宜選択する。これにより、テーパ状の境界形状となり、厚さの漸増が実現できる。さらにリアクティブイオンエッチング（ＲＩＥ）などで導波路コアパターンを形成する。
以上のような方法で、コア厚さの制御が可能となる。
【００７９】
上記２つの例において、さらに、斜めＲＩＥや斜めＬａｓｅｒ Ａｂｌａｔｉｏｎなどにより導波路に斜面を形成し、ＳＯＲＴ法でマイクロフィルタを配置する。その結果、図２９（ｅ）に示すような構造が形成できる。あるいは、フォトニッククリスタルや、あらかじめ斜めに誘電体周期構造を形成したフィルタを用いることにより、斜面を形成する必要はなくなる。すなわち、垂直挿入でオプティカルＺ−コネクション兼用のマイクロフィルタが形成されることになる。
【００８０】
さらに、誘電体周期構造をもつマイクロフィルタの少なくとも一部を非線形光学材料で構成することにより、制御光または電圧により作動する可変波長フィルタ（チューナブルフィルタ）とすることもできる。
【００８１】
［第１１実施形態］
図３１に、マイクロ素子配置方法の概念を示した。図３１（ａ）には、薄膜光スイッチ１１３ａ、薄膜マイクロレンズ１１３ｂ、薄膜マイクロフィルタ１１３ｃを導波路基板に集積化する例を示した。薄膜光スイッチ１１３ａ、薄膜マイクロレンズ１１３ｂ、薄膜マイクロフィルタ１１３ｃそれぞれを、別々の基板に高密度アレイ状に作製した後、いくつかの工程を経由して、各マイクロ素子アレイの一部を基板１１３に一括移植集積化する。残留したマイクロ素子は他の基板または同一基板の他の場所に移植され、一つのアレイから複数の基板または場所にマイクロ素子が供給される。
【００８２】
図３１（ｂ）には、ＥＯ薄膜にプリズム型電極を形成してなる薄膜光スイッチ１１３ａ'、薄膜導波路レンズ１１３ｂ'を基板に集積化する例を示した。薄膜光スイッチ１１３ａ'、薄膜導波路レンズ１１３ｂ'それぞれを別々の基板に高密度アレイ状に作製した後、いくつかの工程を経由して、各マイクロ素子アレイの一部を基板１１３に一括移植集積化する。残留したマイクロ素子は他の基板または同一基板の他の場所に移植され、一つのアレイから複数の基板または場所にマイクロ素子が供給される。基板に、パッシブなスラブ導波路１１３ｄを形成することにより、サーチライト型ＶＷＯＩＣの光スイッチ部が構築できる。
【００８３】
以上のような概念は、可変波長フィルタ、導波路、マイクロミラー、マイクロプリズム、縦型導波路、半導体レーザ、ＰＤ、光メモリ、光アンプ、フォトニッククリスタル、カラーフィルタ、薄膜トランジスタ、発光素子、ＩＣ、ＬＳＩ、コンデンサ、インダクタ、抵抗、電歪素子、圧電素子、フィラー、バイオセンサ等、他の各種マイクロ素子についても同様に適用できる。本明細書では、単なる薄膜もマイクロ素子の一種として扱う。
【００８４】
図３２から図３６に、本発明「接着ハイアラキアシストＳＯＲＴ（ＡＨＡ−ＳＯＲＴ）」の詳細フロー例を、２種類のマイクロ素子を集積化する場合について示す。ウエファ上に作製したマイクロ素子Ｉ（１１４ａ）のアレイを、ＥＬＯなどの手法により接着層１１５ａａが形成された支持基板Ｓｕｂ−Ｉ．１（１１６ａ）に移植する。同様に、ウエファ上に作製したマイクロ素子ＩＩ（１１４ｂ）のアレイを、接着層１１５ｂａが形成された支持基板Ｓｕｂ−ＩＩ．１（１１６ｂ）に移植する。ＥＬＯは、ウエファを除去することによりエピタキシャル層部分を他の基板にピックアップする手法で、ＩＩＩ−Ｖ化合物からなる半導体レーザ（含むＶＣＳＥＬ）、可変波長フィルタ、ＰＤ、フォトニッククリスタル、ＩＣなどではスタンダードなプロセスとして広く知られている。Ｓｉウエファ上に形成したポリマ導波路、縦型導波路、マイクロレンズなどは、Ｓｉをエッチングで除去することによりＥＬＯと同様のマイクロ素子のピックアップが可能である。また、希土類イオンドープガラス導波路アンプ、ガラス導波路、縦型導波路、マイクロレンズなどの場合は、基板のＳｉまたはガラスとマイクロ素子の間のエッチストップ層の挿入などによりＥＬＯと同様のマイクロ素子のピックアップが可能である。薄膜ガラスシート、薄膜プレートやプラスチックシートを加工することによってもマイクロ素子のピックアップが可能である。Ａｌなどの陽極酸化で上記光素子を作った後、金属部分を除去することによりマイクロ素子をピックアップすることもできる。あるいは、剥離膜を用いる方法も有効である。例えば、ＭＮＢＡ（メタニトロ安息香酸）の場合は、ＭＮＢＡ薄膜結晶を剥離膜（例えばＰＶＡ；ポリビニルアルコール）上に形成、つぎに電極を形成、さらにＣＦ４／Ｏ２混合ガス中でＲＩＥ（反応性イオンエッチング）により素子分割した後、表面に支持基板を接触させ、剥離層を水で溶解除去することにより、ＭＮＢＡのマイクロ素子が支持基板上にピックアップできる。ＤＡＳＴ(4-dimethylamino-N-methyl-4 stilbazolium tosylate)でも類似のプロセスが適用できる。ＰＬＺＴを薄膜プレート化（例えば、≦１０μｍ厚）したものを分割し、アレイ化したものもピックアップ例としてあげられる。後述（図４３）の方法もマイクロ素子ピックアップの一手段となる。また、他の手法として、マイクロ素子Ｉ、ＩＩを、それぞれ接着層１１５ａａ、１１５ｂａ上に直接形成することもできる。
【００８５】
一方、図３３に示すように、支持基板Ｓｕｂ−Ｉ．２（１１８ａ）上の接着層１１５１ａａに、接着強度を所望の分布で部分的に変化させた接着強度パターンを付与する。例えば、本実施例では、接着層１１５１ａａが接着力が強い領域、接着層１１５１ａｂが接着力が弱い領域である。これにより、下記工程において、不要部分へのマイクロ素子の移植を防ぐことができる。支持基板Ｓｕｂ−Ｉ．２（１１８ａ）を支持基板Ｓｕｂ−Ｉ．１（１１６ａ）に圧着すると、接着強度の強い接着層１１５１ａａ領域のみにマイクロ素子Ｉ（１１４ａ）が移植される。支持基板Ｓｕｂ−Ｉ．１（１１６ａ）上の残りのマイクロ素子１１４ａは他の支持基板または同一支持基板の他の場所に移植される。接着層１１５１ａａの接着力は接着層１１５ａａの接着力より強く、接着層１１５１ａｂの接着力は接着層１１５ａａの接着力より弱いことが望ましい。
【００８６】
図３４に示すように、支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）上の接着層１１５１ｂａに、接着強度を所望の分布で部分的に変化させた接着強度パターンを付与する。例えば、本実施例では、接着層１１５１ｂａが接着力が強い領域、接着層１１５１ｂｂが接着力が弱い領域である。支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）を支持基板Ｓｕｂ−ＩＩ．１（１１６ｂ）に圧着すると、接着強度の強い接着層１１５１ｂａ領域のみにマイクロ素子ＩＩ（１１４ｂ）が移植される。支持基板Ｓｕｂ−ＩＩ．１（１１６ｂ）上の残りのマイクロ素子１１４ｂは他の支持基板または同一支持基板の他の場所に移植される。接着層１１５１ｂａの接着力は接着層１１５ｂａの接着力より強く、接着層１１５１ｂｂの接着力は接着層１１５ｂａの接着力より弱いことが望ましい。
【００８７】
図３５に示すように、実基板１２０上の接着層１１５ａに接着強度を所望の分布で部分的に変化させた接着強度パターンを付与する。例えば、本実施例では、接着層１１５ａが接着力が強い領域、接着層１１５ｂが接着力が弱い領域である。これにより、下記工程において、不要部分へのマイクロ素子の移植を防ぐことができる。
【００８８】
実基板１２０に、マイクロ素子Ｉ（１１４ａ）が載った支持基板Ｓｕｂ−Ｉ．２（１１８ａ）を接触させると、接着強度の強い接着層１１５ａ領域のみにマイクロ素子Ｉ（１１４ａ）が移植される。支持基板Ｓｕｂ−Ｉ．２（１１８ａ）上に残ったマイクロ素子Ｉ（１１４ａ）は他の実基板または同一実基板の他の場所に順次移植される。この実基板１２０に、図３６に示すように、マイクロ素子ＩＩ（１１４ｂ）が載った支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）を接触させる。これにより、実基板１２０上の接着強度の強い接着層１１５ａ領域のみにマイクロ素子ＩＩ（１１４ｂ）が移植される。残ったマイクロ素子ＩＩ（１１４ｂ）は他の実基板または同一実基板の他の場所に順次移植される。これにより、異種マイクロ素子が、所望の配置で、一括集積化できるようになる。接着層１１５ａの接着力は接着層１１５１ａａ、１１５１ｂａの接着力より強く、接着層１１５ｂの接着力は接着層１１５１ａａ、１１５１ｂａの接着力より弱いことが望ましい。
【００８９】
［第１２実施形態］
図３７から図３９に、ＡＨＡ−ＳＯＲＴの他のプロセスフロー例を示した。プロセス前半については、例えば、図３２から図３４までに示したプロセスステップ（a）、（ｂ）、（ｃ）、（ｄ）、（e）が適用できる。その後、図３７に示すように、集積支持基板１２１を用意する。集積支持基板１２１の接着層１１５０ａに、接着強度を所望の分布で部分的に変化させた接着強度パターンを付与する。例えば、本実施例では、接着層１１５０ａが接着力が強い領域、接着層１１５０ｂが接着力が弱い領域である。マイクロ素子Ｉ（１１４ａ）、マイクロ素子ＩＩ（１１４ｂ）が移植されるべき領域は、接着力が強い接着層１１５０ａ領域にしておく。これにより、下記工程において、不要部分への移植を防ぐことができる。集積支持基板１２１に、マイクロ素子Ｉ（１１４ａ）が載った支持基板Ｓｕｂ−Ｉ．２（１１８ａ）を接触させると、接着強度の強い接着層１１５０ａ領域のみにマイクロ素子Ｉ（１１４ａ）が移植される。支持基板Ｓｕｂ−Ｉ．２（１１８ａ）上に残ったマイクロ素子Ｉ（１１４ａ）は他の集積支持基板または同一集積支持基板の他の場所に順次移植される。つぎに、この集積支持基板１２１に、図３８に示すように、マイクロ素子ＩＩ（１１４ｂ）が載った支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）を接触させる。これにより、集積支持基板１２１上の接着強度の強い接着層１１５０ａ領域のみにマイクロ素子ＩＩ（１１４ｂ）が移植される。支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）上に残ったマイクロ素子ＩＩ（１１４ｂ）は，他の集積支持基板または同一集積支持基板の他の場所に順次移植される。以上のように、集積支持基板１２１にマイクロ素子Ｉ（１１４a）とマイクロ素子ＩＩ（１１４ｂ）が集積化される。接着層１１５０ａの接着力は接着層１１５１aａ、１１５１ｂａの接着力より強く、接着層１１５０ｂの接着力は接着層１１５１aｂ、１１５１ｂｂの接着力より弱いことが望ましい。
【００９０】
さらに、図３９に示すように、この集積支持基板１２１を実基板１２２に接触させ、マイクロ素子Ｉ（１１４ａ）およびマイクロ素子ＩＩ（１１４ｂ）を実基板１２２に移植する。実基板１２２とマイクロ素子Ｉ（１１４ａ）およびマイクロ素子ＩＩ（１１４ｂ）との接着は、実基板に接着性を付与することにより実行することができる。接着性付与の手段としては、例えば、完全キュア前のエポキシ・ポリイミドなど各種樹脂層の形成が挙げられる。メタル接合、ポリイミド接合、実基板自身の接着力による接合、ファンデルワールス接合など、通常使用される常温または高温接合方法も適用できる。分子吸着を利用する表面改質処理、表面への凹凸の付与も適用できる。実基板の接着力は接着層１１５０aの接着力より強いことが望ましい。これにより、異種マイクロ素子が、所望の配置で、実基板に一括集積化できるようになる。
【００９１】
なお、プロセスの説明には簡単のためすべての基板が同一サイズとしてきたが、各基板のサイズは異なっていても同様のプロセスが実行できる。例えば、図３５のステップ（ｆ）、（ｇ）において、支持基板１８aのサイズが実基板２０のサイズより大きい場合、一つの支持基板の一部から実基板にマイクロ素子移植を行なうことができる。二つの基板の位置関係を適宜変えることにより、支持基板全域から実基板へマイクロ素子の移植が無駄なく実行できる。逆の場合は、一つの実基板を、支持基板にほぼ等しいサイズの領域に分けて考え、各領域に移植を行なうことにより実行できる。
【００９２】
図４０に、接着層の各種存在形態の例を示した。接着層１１５aがフィルム化された形態、支持フィルム１２３aに接着層１１５aを配置した形態、ガラス、石英、Si Wafer、プラスチックなどの基板１２３ｂに接着層１１５aを配置した形態、支持フィルム１２３aと接着層１１５aからなるフィルムを基板１２３ｂに他の接着層１２３ｃで張り付けたものなどが一例として挙げられる。接着層としては、例えば、GEL-PAK社のGEL-PAK材料、GEL-PAKフィルムが有効である。GEL-PAKの接着強度は、ｘ０、ｘ４、ｘ８の３段階がありこの順に大きくなる。例えば、接着層１１５aaにGEL-PAK ｘ０、１１５１aaにGEL-PAK ｘ４、１１５０aにGEL-PAK ｘ８を用いることにより、接着ハイアラキが実現できる。以上の手法は、第１１実施形態についても全く同様に適用される。例えば、接着層１１５aaにGEL-PAK ｘ０、１１５１aaにGEL-PAK ｘ４、１１５aにGEL-PAK ｘ８を用いることができる。
【００９３】
図４１に接着層への接着強度パターン付与方法の例を示した。ここでは、接着層１１５１aaにおいて、部分的に接着強度を低下させる手法を示す。第１の方法として、接着層１１５１aaに薄膜を形成することがある。例えば、金、タングステン、クロム、アルミニウム、SiO2などの薄膜１２４を、通常のフォトリソグラフィプロセスを用いて、エッチング、リフトオフなどにより接着層上に形成する。薄膜の厚さは１０オングストロームから１０００オングストローム程度が適当である。これにより、薄膜が存在する部分では、接着強度が低下し、接着強度パターンを付与することができる。第２の方法として、接着層１１５１aaの表面に凹凸を形成することがある。例えば、通常のフォトリソグラフィプロセスを用いて接着層にメタルマスクを形成し、リアクティブイオンエッチング（RIE）などによりエッチングをかける。その結果、メタルがカバーしていない領域では接着層が削られる。その後、メタルマスクを取り去ることにより、接着層に凹凸面１２５を形成することができる。凹凸面の形成方法としては、この他、接着層のプレス、ホットプレス、射出成型、金型加工、エンボス加工、ＬＩＧＡプロセス、スタンパ加工、レーザアブレーションなど多種多様な方法が適用できる。以上の手法は、第１１実施形態についても全く同様に適用される。上記方法は、接着層１１５１ｂa、接着層１１５a、接着層１１５０aにおいても同様に適用できる。
【００９４】
以上のプロセスにより、マイクロ素子を簡便かつ確実に移植できるようになる。
【００９５】
［変形実施形態］
ＡＨＡ−ＳＯＲＴは、上記プロセスフローに限定されない。マイクロ素子移植配列プロセスの一部に局所的に適用しても良い。また、上記プロセスの一部を部分的に抜き出して使用することもできる。また、上記プロセスの一部を部分的に順序を変えて使用することもできる。
【００９６】
図３１では、光スイッチ、マイクロレンズ、マイクロフィルタを例としてＡＨＡ−ＳＯＲＴの概念を示した。この概念は、可変波長フィルタ、導波路、マイクロミラー、マイクロプリズム、縦型導波路、半導体レーザ、 ＰＤ、光メモリ、光アンプ、フォトニッククリスタル、カラーフィルタ、薄膜トランジスタ、発光素子、ＩＣ、ＬＳＩ、コンデンサ、インダクタ、抵抗、電歪素子、圧電素子、フィラー、バイオセンサ等、他の各種マイクロ素子についても同様に適用できる。また、単なる薄膜もマイクロ素子の一種として扱うことができる。構成要素のマイクロ素子がすべて埋め込みで形成される必要はない。また、マイクロ素子の一部を層に直接形成することもできる。
【００９７】
マイクロ素子の種類は３種類以上であってもよい。また、マイクロ素子は、必ずしも規則正しく並ぶ必要はない。これらの場合は、接着強度パターンを所望の形にデザインし、モザイクのパターンを適宜調整すればよい。図４２の上部４つの図は、それぞれ、４種類のマイクロ素子ＩＩＩ（１１４ｃ）、ＩＶ（１１４ｄ）、Ｖ（１１４ｅ）、およびＶＩ（１１４ｆ）をＡＨＡ−ＳＯＲＴで配置するときの、支持基板Ｓｕｂ−ＩＩＩ．２（１１８ｃ）、支持基板Ｓｕｂ−ＩＶ．２（１１８ｄ）、支持基板Ｓｕｂ−Ｖ．２（１１８ｅ）、支持基板Ｓｕｂ−ＶＩ．２（１１８ｆ）上でのマイクロ素子の配置パターン例である。また、図４２下部の図は、上記４種類のマイクロ素子が集積化された基板の例である。
【００９８】
端面入力・出力型の光スイッチ・変調器、マイクロレンズ、マイクロフィルタ、可変波長フィルタ、導波路、マイクロプリズム、縦型導波路、半導体レーザ、ＰＤ、光メモリ、光アンプ、あるいはフォトニッククリスタルなどを配置する場合は、端面での反射が問題になることがある。その場合は、図３２（ａ）、（ａ'）に示したマイクロ素子アレイ分離工程の後、ＣＶＤなどつきまわりの良い製膜方法でＡＲコーティングをすることが望ましい。
【００９９】
マイクロ素子の移植に際して、送り側と受け側での位置合わせが必要となる。マイクロ素子作製時に一方のマーカを形成し、また、接着強度パターン作製時に他方のマーカを形成し、これらを、位置合わせ機能を有するステージを用い、通常のマスクアライナと類似の方式で位置合わせを行なうことができる。
【０１００】
ＡＨＡ−ＳＯＲＴは、３Ｄオプトエレクトロニックマイクロシステムをはじめとする３Ｄスタック構造やＳ−ＦＯＬＭ全般の素子埋め込み、その他各種集積化システム・モジュールなどにも適用できる。ＯＥ−ＬＳＩ、ＯＥ−ＰＣＢ、ＯＥ−ＭＣＭ、スマートピクセル、３次元スタックＯＥ―ＭＣＭ、ＷＤＭトランシーバなどをはじめとするの３次元オプトエレクトロニックマイクロシステムの高密度・高速化をいっそう進展させることができる。
【０１０１】
［第１３実施形態］
ＥＬＯは、通常、「半導体エピタキシャル膜をベースとするマイクロ素子を支持基板上にピックアップする方法」を指し、すでに確立された技術である。ここでは、ＥＬＯをより一般化し、「マイクロ素子を形成基板から支持基板にピックアップする方法」と定義することにする。
【０１０２】
図４３はＥＬＯの一変形例である。透光性基板１２９の上に、通常のフォトリソグラフィプロセスにより選択的に遮光性薄膜１２８を形成し、その上に剥離膜１２７を形成し、さらにその上に感光性材料層１２６を形成する。つぎに、透光性基板１２９側から感光性材料が感じる波長の光１３０を照射し、感光性材料を変質させる。感光性材料が例えば光硬化性樹脂である場合、光が照射された部分が硬化する。つぎに、現像工程により、未硬化部分を除去した後、表面に支持基板１３２を接触させる。最後に、剥離膜１２７を除去し、マイクロ素子を支持基板１３２上にピックアップする。残った遮光膜つき基板はそのまま再利用できる。したがって、フォトリソグラフィプロセスを一度行なえば、後は簡単なプロセスでＥＬＯによるマイクロ素子形成、ピックアップが可能となり、コスト低減に効果がある。
【０１０３】
透光性基板１２９としては、例えば石英・ガラスを用いることができる。遮光性薄膜１２８としては、金、タングステン、クロム、アルミニウムなどの金属が使用できる。剥離膜２７としては、例えばポリビニルアルコール（ＰＶＡ）が使用できる。感光性材料１２６としては、エポキシ系・アクリル系の光硬化性樹脂が典型的である。これらの樹脂のモノマ、あるいは低分子量重合体を膜として形成する。現像には、アルコール、アセトンなど、上記モノマや低分子重合体が溶解す各種溶媒を用いることができる。また、剥離層にＰＶＡを用いた場合は、水、アルコールでＰＶＡを溶解させ、ＥＬＯを行なう。ＰＶＡの適正な厚さは、形成する素子の微細度による。典型的には、1μｍ〜３０μｍ程度である。剥離層としては、ＰＶＡに限らず、種種の材料が適用可能なことは言うまでもない。
【０１０４】
［第１４実施形態］
図４４は、ＡＨＡ−ＳＯＲＴ法により作製した整列フィラーの例である。フィラー１３３の材質として、ＳｉＯ２、アルミナ、半導体薄片、金属片など各種のものが使用できる。フィラーの間隔や配置パターンは、第１１および第１２実施形態で示したプロセスにより容易に制御できる。一種類のフィラーを用いる場合は、支持基板への移植プロセスの一段分、あるいは集積支持基板への移植が省略できる。整列フィラーは、その位置をデザインできるため、マイクロ素子の埋め込みに支障をきたすことなくフィルム１１９の力学的および熱的性質を制御できるという利点がある。
【０１０５】
［第１５実施形態］
各種ウエアラブルシステム（Ｗｅａｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｆｏｒ Ｅｃｏｌｏｇｙ（ＷＩＳＥ））の例を図４５に示した。ＰＤや各種バイオセンサなどのマイクロ素子１３５をポリマフィルム１３４などに埋め込むことにより、人工網膜や機能性人工皮膚となる。マイクロ素子の出力は神経系へ入力されるか、あるいは外部へ出力される。ポリマやガラスフィルムの中にＰＤや発光素子などのマイクロ素子１３５を埋め込むことにより、カメラ機能やディスプレイ機能のある眼鏡が実現できる。フォトディテクタや発光素子の１画素を２０μｍ角、画素ピッチを１００μｍとすると、２次元アレイに並べたフォトディテクタや発光素子の占有面積は２５分の１と非常に小さい。したがって、透明電極の使用により、フィルムの透過率を損なうことなく光検知や表示ができる。適当な薄膜レンズと組み合わせることにより、カメラつき眼鏡が実現できる。薄膜圧電素子によりスピーカが眼鏡に集積される。さらに、ポリマフィルムや布、糸やリボンにマイクロ素子を埋め込むことにより、システムフィルム・布・糸・リボンなどが実現でき、ウエアラブルシステムを実現できる。埋め込むマイクロ素子としては、ＰＤや発光素子などの光素子の他、ＬＳＩ、ＩＣ、電歪素子（スピーカ）、圧電素子（マイクロフォン）、圧電キーボードなど薄膜化可能な素子が挙げられる。すなわち、ＰＣ、電話、カメラ、ディスプレイ、バッテリなどがある。ＡＨＡ−ＳＯＲＴは、これらの製造技術として極めて有効である。
【０１０６】
図４６は上記と同様のことを窓ガラスや一般のフィルムに適用した例を示している。
【０１０７】
［第１６実施形態］
ＡＨＡ−ＳＯＲＴを利用して形成した集光型太陽電池の断面図を図４７に示した。ＳｉやＩＩＩ−Ｖ化合物からなる太陽電池マイクロ素子１３６が２次元アレイ状に配置され、集光系１３７により外部光１３８が集められる。ＡＨＡ−ＳＯＲＴにより、半導体材料の消費量が節減され、低コストな太陽電池モジュールができる。集光系１３７としては、通常のマイクロレンズシート、フレネルレンズシートの他、自己組織化導波路ＳＯＬＮＥＴを適用することもできる。さらに、フィルム状ポリマバッテリと、積層などにより一体化すれば、蓄電効果つきの太陽電池となる。モジュール自体、フィルム状にできるため、上記ＷＩＳＥの一つともみなせ、身につけることも可能である。
【０１０８】
［第１７実施形態］
ＡＨＡ−ＳＯＲＴを利用して形成したディスプレイの断面図を第４８図に示した。液晶パネル１４０の場合は、波長フィルタ１３９の２次元アレイ状配置にＡＨＡ−ＳＯＲＴを利用する。集光系１３７によりバックライトを集光することにより、波長フィルタ１３９の面積を小さくし、フィルタ材料の節約ができると共に、パネルの明るさ向上が図れる。集光系１３７としては、通常のマイクロレンズアレイおよびフレネルレンズアレイの他、自己組織化導波路ＳＯＬＮＥＴを適用することができる。マイクロレンズアレイおよびフレネルレンズアレイの配置にもＡＨＡ−ＳＯＲＴが適用できる。液晶駆動用の薄膜トランジスタ（ＴＦＴ）１４１にもＡＨＡ−ＳＯＲＴが適用できる。特に高移動度トランジスタを用いる場合に有効である。すなわち、半導体ウエファ上に別途成長させた高性能ポリＳｉトランジスタ、Ｓｉトランジスタや化合物半導体トランジスタをパネルに移植することができる。その際、ウエファ上のトランジスタを高密度に作製することにより、１ウエファから多数のパネルにトランジスタが供給でき、材料・プロセスコストの節約ができる。
【０１０９】
ＬＥＤパネル１４２の場合は、薄膜ＬＥＤ１４３の２次元アレイ状配置にＡＨＡ−ＳＯＲＴを利用する。ＬＥＤは無機、有機いずれでも良い。ＴＦＴ１４１が必要な場合は、それにもＡＨＡ−ＳＯＲＴが利用できる。
【０１１０】
以上の通り、第８実施形態乃至第１７実施形態に記載の発明によれば、駆動ＩＣと光素子との高密度接合インタフェースを取ることが容易となる。また、それを利用した高密度・低コスト・高速な３次元オプトエレクトロニックマイクロシステムを提供することができる。
【０１１１】
また、光を光で制御するオールオプティカルな３次元オプトエレクトロニックマイクロシステム、それをベースとした波長変換システムを提供することができる。
【０１１２】
また、３次元オプトエレクトロニックマイクロシステムのマイクロフィルタの波長分解能を向上させることができる。
【０１１３】
また、接着強度にハイアラキを有する一連の接着層を用い、接着層の再利用が可能で、かつシンプルなプロセスで実現できる低コスト・省資源で安定性の高いマイクロ素子の移植方法を提供することができる。光スイッチ、波長スイッチ、光トランスミッタ、光レシーバ、光メモリ、光アンプなど各種機能の低コスト・省資源・高密度集積化を可能にする。ＯＥ−ＬＳＩ、ＯＥ−ＰＣＢ（プリント板）、ＯＥ−ＭＣＭ、スマートピクセル、３次元スタックＯＥ―ＭＣＭ、ＷＤＭトランシーバなどをはじめとするの３次元オプトエレクトロニックマイクロシステムの高密度・高速化をいっそう進展させることができる。
【０１１４】
さらに波及的効果として、マイクロ素子の埋め込みに支障をきたすことなくフィルムの力学的・熱的性質を制御できるようになる。
【０１１５】
また、ＰＣ、電話、カメラ、ディスプレイ、バッテリ、キーボードなどのシステム埋め込みフィルム・布・糸・リボン、さらに各種センサをも集積化した人工網膜、人工皮膚など幅広いウエアラブルシステムが実現できる。
【０１１６】
また、半導体材料の消費量が節約された低コストな太陽電池モジュールができる。
【０１１７】
また、フィルタ材料の節約、半導体材料の節約を伴う、高機能低コストディスプレイが実現できる。
【０１１８】
以上のように、本発明は、例えば、通信ネットワークの高速・大容量化に対処する大規模光スイッチングシステムに適用することができる。また、コンピュータの高速化、リコンフィギュアラブル化（ｒｅ−ｃｏｎｆｉｇｕｒａｂｌｅ）に対処する光スイッチングシステム、光配線ネットワークシステムに適用することができる。また、ＰＣ、電話、カメラ、ディスプレイ、バッテリ、キーボードなどのシステム埋め込みフィルム・布・糸・リボン、さらに各種センサをも集積化した人工網膜、人工皮膚など幅広いウエアラブルシステムが実現できる。
また、半導体材料の消費量が節約された低コストな太陽電池モジュールができる。
また、フィルタ材料の節約、半導体材料の節約を伴う、高機能低コストディスプレイが実現できる。
【０１１９】
【発明の効果】
本発明により、３Ｄマイクロオプトエレクトロニックシステム（３Ｄ−ＭＯＳ）をベースとした新アーキテクチャーにより、例えば、１０００ｘ１０００ｃｈ規模、マイクロｓ、ナノｓ級の高速光スイッチングシステムを提供することができる。
【０１２０】
また、多段露光による接着層の接着力制御を利用した低コストで安定性の高い薄膜素子の移植方法を提供することができる。
【０１２１】
さらに、光スイッチと駆動ＩＣのインタフェース部分の改良構造を提供すること、オールオプティカルな３次元オプトエレクトロニックマイクロシステムの基本構造を提供すること及び３次元オプトエレクトロニックマイクロシステムのマイクロフィルタの新構造を提供することができる。
【０１２２】
また、接着強度にハイアラキを有する一連の接着層を用い、接着層の再利用が可能で、かつシンプルなプロセスで実現できるマイクロ素子の移植配列方法「接着ハイアラキアシストＳＯＲＴ（ＡＨＡ−ＳＯＲＴ）」を提供することができる。
【０１２３】
また、これらを利用して、システムフィルム、システム糸、システム布、人工網膜・人工皮膚、太陽電池、ディスプレイを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による３次元マイクロ光スイッチングシステム(３Ｄ−ＭＯＳＳ)の断面および立体概略構造図である。
【図２】本発明の第１実施形態による３Ｄ−ＭＯＳＳの断面構造図である。
【図３】本発明の第１実施形態による３Ｄ−ＭＯＳＳの断面構造図である。
【図４】Ｂａｎｙａｎ網（バンヤン・ネットワーク）の模式図である。
【図５】本発明の第１実施形態によるＢａｎｙａｎ網の構造図である。
【図６】本発明の薄膜素子配置方法の概念の平面図である。
【図７】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その１）である。
【図８】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その２）である。
【図９】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その３）である。
【図１０】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その４）である。
【図１１】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その５）である。
【図１２】本発明の第３実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その４'）である。
【図１３】本発明の第３実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その５'）である。
【図１４】本発明の第３実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その６）である。
【図１５】本発明の実施形態による接着剤の形成構造を示す断面図である。
【図１６】本発明の第２及び第３実施形態の変形実施形態による薄膜素子の配置方法を示す平面図である。
【図１７】本発明の第４実施形態によるフィラーの埋め込み構造を示す平面図である。
【図１８】本発明の第５実施形態によるＷｅａｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｆｏｒ Ｅｃｏｌｏｇｙ（ＷＩＳＥ）構造を示す平面図と立体図である。
【図１９】本発明の第５実施形態による機能フィルム/ガラス構造を示す平面図である。
【図２０】本発明の第６実施形態による集光型Ｓｏｌａｒ Ｓｙｓｔｅｍ構造を示す断面図である。
【図２１】本発明の第７実施形態によるディスプレイ構造を示す断面図である。
【図２２】本発明の第８実施形態による３次元オプトエレクトロニックマイクロシステムの断面および立体概略構造図である。
【図２３】本発明の第８実施形態による３次元オプトエレクトロニックマイクロシステムの断面構造図である。
【図２４】本発明の第８実施形態による３次元オプトエレクトロニックマイクロシステムの断面構造図である。
【図２５】ＶＷＯＩＣの動作模式図である。
【図２６】本発明の第８実施形態による３次元オプトエレクトロニックマイクロシステムの断面構造図である。
【図２７】本発明の第９実施形態によるオールオプティカルスイッチの平面図、およびオールオプティカル３次元オプトエレクトロニックマイクロシステムの立体概略構造図である。
【図２８】本発明の第９実施形態によるオールオプティカルスイッチの平面図、およびオールオプティカル３次元オプトエレクトロニックマイクロシステムの立体概略構造図である。
【図２９】本発明の第１０実施形態によるマイクロフィルタの平面図、および３次元オプトエレクトロニックマイクロシステムの立体概略構造図および断面図である。
【図３０】本発明のコア厚さテーパ形成方法の断面図である。
【図３１】本発明のマイクロ素子移植配列方法概念の平面図である。
【図３２】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その１）である。
【図３３】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その２）である。
【図３４】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その３）である。
【図３５】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その４）である。
【図３６】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その５）である。
【図３７】本発明の第１２実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その４'）である。
【図３８】本発明の第１２実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その５'）である。
【図３９】本発明の第１２実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その６）である。
【図４０】本発明の実施形態による接着層の形成構造を示す断面図である。
【図４１】本発明の実施形態による接着層の加工構造を示す断面図である。
【図４２】本発明の第１１及び第１２実施形態の変形実施形態によるマイクロ素子の配置方法を示す平面図である。
【図４３】本発明の第１３実施形態によるマイクロ素子の配置方法を示す工程図（断面図）である。
【図４４】本発明の第１４実施形態によるフィラーの埋め込み構造を示す平面図である。
【図４５】本発明の第１５実施形態によるＷｅａｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｆｏｒ Ｅｃｏｌｏｇｙ（ＷＩＳＥ）構造を示す平面図と立体図である。
【図４６】本発明の第１５実施形態による機能フィルム/ガラス構造を示す平面図である。
【図４７】本発明の第１６実施形態による集光型Ｓｏｌａｒ Ｓｙｓｔｅｍ構造を示す断面図である。
【図４８】本発明の第１７実施形態によるディスプレイ構造を示す断面図である。
【符号の説明】
１...３次元マイクロ光スイッチングシステム ２...オプトエレクトロニック層
２ａ...導波路 ２ｂ...縦型導波路 ２ｃ...４５°ミラー
２ｄ...マイクロレンズ ２ｅ...光スイッチ，可変波長フィルタ
２ｆ...ＩＣ ２Ａ...ブロック１ ２Ｂ...ブロック２
２Ｃ...ブロック３ ２Ｄ...ブロック４ ３...光基板
４...光 ５ａ...LSI ５ｂ...ビア ５ｃ...ｚ-コネクション
６ａ...第１段光スイッチ ６ｂ...第２段光スイッチ
６ｃ...第３段光スイッチ ６ｄ...第４段光スイッチ
６ｅ...第５段光スイッチ ６ｆ...第１段光接続
６ｇ...第２段光接続 ６ｈ...第３段光接続
６ｉ...第４段光接続 ７...基板 ８ａ...薄膜素子Ｉ
８ｂ...薄膜素子ＩＩ ８ｃ...薄膜素子ＩＩＩ
８ｄ...薄膜素子ＩＶ ８ｅ...薄膜素子Ｖ ８ｆ...薄膜素子ＶＩ
９ａ，９０ａ，９ａａ，９ｂａ，９１ａ，９１ａａ，９１ｂａ...接着層
９ｂ，９０ｂ，９ａｂ，９ｂｂ，９１ｂ，９１ａｂ，９１ｂｂ...ＵＶ照射された接着層
１０ａ...支持基板Ｓｕｂ−Ｉ．１ １０ｂ...支持基板Ｓｕｂ−ＩＩ．１
１１...ＵＶ光 １２ａ...支持基板Ｓｕｂ−Ｉ．２ １２ｂ...支持基板Ｓｕｂ−ＩＩ．２
１３ａ...支持基板Ｓｕｂ−Ｉ．２，ＵＶ照射された接着層，薄膜素子Ｉのアレイ
１３ｂ...支持基板Ｓｕｂ−ＩＩ．２，ＵＶ照射された接着層，薄膜素子ＩＩのアレイ
１３ｃ...薄膜素子ＩＩＩのアレイが配置された支持基板
１３ｄ...薄膜素子ＩＶのアレイが配置された支持基板
１３ｅ...薄膜素子Ｖのアレイが配置された支持基板
１３ｆ...薄膜素子ＶＩのアレイが配置された支持基板
１４...実基板 １５...集積支持基板 １６，１６１...実基板
１７ａ...UV透過性フィルム １７ｂ...ガラス，石英 １７ｃ...接着層
１８...フィラー １９...フィルム ２０...薄膜素子 ２１...太陽電池
２２...集光系 ２３...光 ２４ａ，２４ｂ，２４ｃ...フィルタ
２５...液晶パネル ２６...ＬＥＤパネル ２７...ＬＥＤ １０１...ＶＷＯＩＣ
１０１a...基板 １０１b...ＥＯスラブ導波路 １０１c...インタフェース層
１０１d...薄膜ＩＣ １０１e...短冊形電極 １０１e'...プリズム型電極
１０１f...ＩＣ−電極接合 １０１g...ＬＳＩ−ＩＣ接合 １０１h...対向電極
１０１i...導波路レンズ １０２...ＬＳＩ
１０３...３次元マイクロ光スイッチングシステム １０３ａ...縦型導波路
１０３ｂ...導波路 １０３ｃ...４５°ミラー/フィルタ
１０３ｄ...マイクロレンズ １０４，１０４'...オプトエレクトロニック層
１０５...光 １０５'...光 １０６...オールオプティカルスイッチ
１０７...非線形光学導波路 １０８...制御光
１０８'...制御光（増幅された信号光）
１０９...オールオプティカル３次元マイクロシステム
１０９a...導波路 １０９b...マスク １１０...波長変換素子
１１１ａ，ａ'...マイクロフィルタ １１１ｂ，ｂ'...導波路
１１１ｃ，ｃ'...オプティカルＺ−コネクション １１１ｄ，ｄ'...薄膜ＶＣＳＥＬ
１１１ｅ...フォトマスク １１１ｆ...露光 １１１ｇ...マスク １１１ｈ...有機ＣＶＤ
１１２a...光１ １１２b...光２ １１２ｃ...光３ １１３...基板
１１３a...薄膜光スイッチアレイ １１３a'...薄膜光スイッチ
１１３ｂ...薄膜マイクロレンズ １１３ｂ'...薄膜導波路レンズ
１１３c...薄膜マイクロフィルタ １１３ｄ...スラブ導波路 １１４ａ...マイクロ素子Ｉ
１１４ｂ...マイクロ素子ＩＩ １１４ｃ...マイクロ素子ＩＩＩ
１１４ｄ...マイクロ素子ＩＶ １１４ｅ...マイクロ素子Ｖ
１１４ｆ...マイクロ素子ＶＩ
１１５ａ，１１５０ａ，１１５ａａ，１１５ｂａ，１１５１ａ，１１５１ａａ，１１５１ｂａ...接着層
１１５ｂ，１１５０ｂ，１１５ａｂ，１１５ｂｂ，１１５１ｂ，１１５１ａｂ，１１５１ｂｂ...接着力が減衰された接着層
１１６ａ...支持基板Ｓｕｂ−Ｉ．１ １１６ｂ...支持基板Ｓｕｂ−ＩＩ．１
１１８ａ...支持基板Ｓｕｂ−Ｉ．２ １１８ｂ...支持基板Ｓｕｂ−ＩＩ．２
１１８ｃ...マイクロ素子ＩＩＩのアレイが配置された支持基板
１１８ｄ...マイクロ素子ＩＶのアレイが配置された支持基板
１１８ｅ...マイクロ素子Ｖのアレイが配置された支持基板
１１８ｆ...マイクロ素子ＶＩのアレイが配置された支持基板
１１９ａ...支持基板Ｓｕｂ−Ｉ．２，接着層，マイクロ素子Ｉのアレイ
１１９ｂ...支持基板Ｓｕｂ−ＩＩ．２，接着層，マイクロ素子ＩＩのアレイ
１２０...実基板 １２１...集積支持基板 １２２，１２２１...実基板
１２３ａ...支持フィルム １２３ｂ...ガラス，石英,Si Ｗａｆｅｒ,プラスチック
１２３ｃ...接着層 １２４...薄膜 １２５...凹凸面 １２６...光硬化性材料
１２７...剥離膜 １２８...遮光性薄膜 １２９...透光性基板
１３０...光 １３１...光効果部 １３２...支持基板 １３３...フィラー
１３４...フィルム １３５...マイクロ素子 １３６...太陽電池
１３７...集光系 １３８...光 １３９...フィルタ １４０...液晶パネル
１４１...ＴＦＴ １４２...ＬＥＤパネル １４３...ＬＥＤ
【発明が属する技術分野】
本発明は、薄膜電子素子と薄膜光素子を高密度集積化した３次元マイクロオプトエレクトロニックシステムに係り、特に３次元マイクロ光スイッチングシステムに関する。さらに、ＯＥ−ＬＳＩ、ＯＥ−ＰＣＢ、ＯＥ−ＭＣＭ、スマートピクセル、３次元スタックＯＥ―ＭＣＭ、ＷＤＭトランシーバ、ウエアラブルシステム、高機能低コスト太陽電池モジュール、ディスプレイに関する。
【０００２】
また、本発明は、薄膜電子素子と薄膜光素子を高密度集積化したマイクロオプトエレクトロニックシステムやウエアラブルシステムの製造方法に係り、特に、露光により接着力が変化する接着層を利用した薄膜素子の移植方法や接着力にハイアラキを有する接着層を利用したマイクロ素子の移植方法に関する。
【従来の技術】
これまで、本出願の発明者等は、低コスト・省資源化に向けた薄膜電子素子と薄膜光素子の高密度集積化技術（オプトエレクトロニックシステムインテグレーション技術）としてＳ−ＦＯＬＭ（Ｓｃａｌａｂｌｅ Ｆｉｌｍ Ｏｐｔｉｃａｌ Ｌｉｎｋ Ｍｕｌｔｉ−ｃｈｉｐ−ｍｏｄｕｌｅ）とその省資源化プロセスＰＬ−Ｐａｃｋ ｗｉｔｈ ＳＯＲＴ （ＰｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃＰａｃｋａｇｉｎｇ ｗｉｔｈ Ｓｅｌｅｃｔｉｖｅｌｙ ＯｃｃｕｐｉｅｄＲｅｐｅａｔｅｄ Ｔｒａｎｓｆｅｒ）を発案してきた（T. Yoshimura, J. Roman, Y. Takahashi, M. Lee, B. Chou, S. Beilin, W. Wang, and M. Inao, Proc. SPIE 3952, p. 202 (2000).）。
【０００３】
ここで、光通信用の光モジュールを例にとって、Ｓ−ＦＯＬＭについて説明する。Ｓ−ＦＯＬＭが提案される以前の集積化方法においては、光デバイス及び電子素子のバルクチップが回路基板上にフリップチップボンディングされていた。これに対し、Ｓ−ＦＯＬＭでは、ウエファに成長させた薄膜素子をＥｐｉｔａｘｉａｌ Ｌｉｆｔｏｆｆ（ＥＬＯ）法などにより導波路回路基板に移植し埋込んでいる。さらに、その上に、薄膜ＩＣを埋込んだインターフェースフィルムを積層する。このようなスタック構造の結果、省スペース化を図ることができる。また、メタル配線の長さを短縮することができ、ノイズを減少させることが可能となる。さらに、フィルム積層構造特有のスケーラビィティにより低コスト化を実現することができる。このＳ−ＦＯＬＭによって、スマートピクセル、ＯＥ(Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）−ＬＳＩ、ＯＥ−ＭＣＭ（Ｍｕｌｔｉ ＣｈｉｐＭｏｄｕｌｅ）、ＯＥ−ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）、３Ｄ−システムＬＳＩなど各種オプトエレクトロニックシステムが実現される。
【０００４】
ＰＬ−Ｐａｃｋ ｗｉｔｈ ＳＯＲＴは、Ｓ−ＦＯＬＭの製造に必要な薄膜素子の埋め込みプロセスとして発案した。基板に薄膜素子を配置した後、その薄膜素子をポリマーフィルムに埋め込み、さらに電極、パッド、ビアを形成するプロセスである。その時のクリティカルステップである薄膜素子の移植配置方法を効率化するのがＳＯＲＴである。例えば、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）を集積化する場合、第１のＶＣＳＥＬアレイをウエファ上に作製し、テスト後、ＥＬＯにより、特定の配置で第１の支持基板に移植する。同様に、第２のＶＣＳＥＬアレイを第２の支持基板に移植する。メタルやポリイミドからなる捕獲用パッド付基板を用意し、第１の支持基板と第２の支持基板を順次接触させ、２種類のＶＣＳＥＬを所望のレイアウトで基板上に配置する。第１及び第２の支持基板に残ったＶＣＳＥＬは他の場所・他の基板に配置される。これが省資源化プロセスの所以である。低コスト化によって、高価な半導体エピタキシャル材料を節約することができ、必要なサイトのみにエピタキシャル材料が存在するため、他の領域はポリマが占めることができる。また、半導体フォトリソグラフィープロセスによる一括処理で、位置合わせ精度を向上させることができ、工程を削減することができる。さらには、従来の実装プロセスが排除でき、異種デバイスの集積化を容易に実行することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、Ｓ−ＦＯＬＭでは、次世代光技術の中核として期待されている光スイッチングシステムの構造が提供されていない。通信ネットワークの高速・大容量化に対処するためには、大規模光スイッチングシステムが必要である。光クロスコネクト用のｍｓシステムについては、すでにＭＥＭＳ(Micro Electro Mechanical Systems）を用いて１０００ｘ１０００ｃｈ規模の試作がなされているが、マイクロｓ、ナノｓ級の高速光スイッチングについては、電気光学光スイッチや半導体ゲートスイッチなど導波路型デバイスが必要である。しかしながら、これらを大規模化しようとすると、導波路配線の錯綜、光回路サイズの増大など、種々の困難が生じる。まだ本命となるシステム構造が見えていない状況で、何らかの構造的ブレークスルーが求められている。
【０００６】
ＳＯＲＴについては、薄膜素子移植のプロセスが複雑で、かえって全体システムのコスト高を招くおそれがあった。また、薄膜素子移植プロセスで、薄膜素子と基板との接着力の多段ハイアラキーを作る必要があった。すなわち、素子移植を実現するためには、後段の移植になるほど、接着力を高くしなければならないという制約があった。このことは、材料の選択範囲を狭めるとともに、プロセスマージンを狭め、プロセス安定性を低下させるとの欠点を生じさせていた。さらに、パッドの凹凸が、システム設計上邪魔になることがあり、これをなくすことが課題となっていた。
【０００７】
さらに、Ｓ−ＦＯＬＭ等では、駆動ＩＣと光素子、特にバリアブルウエルオプティカルＩＣ（ＶＷＯＩＣ）（特開平４−１８１２３１号公報、特開平４−２０４６３３号公報、T. Yoshimura, FUJITSU Sc. Tech. J. 27, p115 (1991)）など多数の微細電極を有する光素子との接合インタフェースの詳細が提示されていなかった。。
【０００８】
本発明の目的は、３Ｄマイクロオプトエレクトロニックシステム（３Ｄ−ＭＯＳ）をベースとした新アーキテクチャーにより、例えば、１０００ｘ１０００ｃｈ規模、マイクロｓ、ナノｓ級の高速光スイッチングシステムを提供することにある。
また、多段露光による接着層の接着力制御を利用した低コストで安定性の高い薄膜素子の移植方法（この移植方法を「光アシストＳＯＲＴ（ＬＡ−ＳＯＲＴ）」と呼ぶ場合もある）を提供することにある。
【０００９】
さらに、本発明の他の目的は、光スイッチと駆動ＩＣのインタフェース部分の改良構造を提供すること、オールオプティカルな３次元オプトエレクトロニックマイクロシステムの基本構造を提供すること及び３次元オプトエレクトロニックマイクロシステムのマイクロフィルタの新構造を提供することにある。
【００１０】
また、接着強度にハイアラキを有する一連の接着層を用い、接着層の再利用が可能で、かつシンプルなプロセスで実現できるマイクロ素子の移植配列方法「接着ハイアラキアシストＳＯＲＴ（ＡＨＡ−ＳＯＲＴ）」を提供することにある。
【００１１】
また、これらを利用して、システムフィルム、システム糸、システム布、人工網膜・人工皮膚、太陽電池、ディスプレイを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的は、光スイッチングシステムが光スイッチまたは可変波長フィルタを配置したオプトエレクトロニック層の１層又は２層以上からなり、光接続部の少なくとも一部をオプトエレクトロニック層間の光接続部とした３次元マイクロ光スイッチングシステム（３Ｄ−ＭＯＳＳ）により達成される。
【００１３】
また、上記目的は、３Ｄ−ＭＯＳＳのオプトエレクトロニック層に、ＬＳＩ、ＩＣ、光スイッチ、可変波長フィルタ、導波路、マイクロミラー、マイクロフィルタ、マイクロレンズ、マイクロプリズム、縦型導波路、半導体レーザ、フォトディテクタ、光メモリ、光アンプ、フォトニッククリスタルの少なくとも一つを有していることにより達成される。
【００１４】
また、上記目的は、光照射により接着力が変化する接着層を選択的に露光する第１の工程と、前記選択露光した接着層を第１の基体上にある薄膜素子アレイに接触させる第２の工程と、前記薄膜素子の一部を前記第１の基体から前記選択露光した接着層上に露光パターンに応じて選択的に移す第３の工程を有することを特徴とする薄膜素子の移植方法により達成される。
【００１５】
また、上記目的は、薄膜素子をフィルムまたは糸の中に埋め込むことにより達成される。
【００１６】
上記目的は、薄膜化したＩＣを有する光接続部と薄膜化した光素子を有するオプトエレクトロニック層との積層構造において、光接続部から出る端子のピッチを駆動すべきオプトエレクトロニック層と接する側の面において小さくすることにより達成される。
【００１７】
また、上記目的は、光を光でスイッチングするオールオプティカルスイッチを含む第１のオプトエレクトロニック層と、前記オールオプティカルスイッチを駆動する制御光を伝播させる第２のオプトエレクトロニック層と、制御光を前記第２のオプトエレクトロニック層と第１のオプトエレクトロニック層の間で移行させるオプティカルＺ−コネクションとを具備するオールオプティカル３次元オプトエレクトロニックマイクロシステムを導入することにより達成される。
【００１８】
また、上記目的は、誘電体周期構造を持つフィルタ挿入部において導波路幅を他の場所に比べて広げることにより達成される。
【００１９】
また、上記目的は、接着力を有する接着層上に選択的に薄膜を形成し、その接着層を支持体上にあるマイクロ素子アレイに接触させ、マイクロ素子を接着層上の薄膜パターンに応じて選択的に移すことにより達成される。
【００２０】
また、上記目的は、接着力を有する接着層上に選択的に凹凸を形成し、その接着層を支持体上にあるマイクロ素子アレイに接触させ、マイクロ素子を接着層上に凹凸パターンに応じて選択的に移すことにより達成される。
【００２１】
また、上記目的は、各工程で用いる接着層に接着力のハイアラキを付与したＡＨＡ−ＳＯＲＴにより達成される。
【００２２】
また、上記目的は、透光性基板の上に選択的に遮光層を形成し、その上に剥離層を形成し、さらに感光性材料層を形成した後、透光性基板側から感光性材料層に光を照射して感光性材料を変質させマイクロ素子を作製した後、剥離層を除去して他の支持体にマイクロ素子を移植することにより達成される。
また、上記目的は、ＡＨＡ−ＳＯＲＴを用いて、マイクロ素子をフィルム、糸、布、窓、めがね、太陽電池、ディスプレイなどの中に埋め込むことにより達成される。
【００２３】
【発明の実施の形態】
［第１実施形態］
図１、図２及び図３に、本発明にかかる３次元マイクロ光スイッチングシステム（３Ｄ−ＭＯＳＳ）１の構造例を示す。この３Ｄ−ＭＯＳＳ１は、導波路２ａ、薄膜光スイッチ２ｅが埋め込まれたオプトエレクトロニック層２が積層されることによって構成される。ここで、薄膜光スイッチ２ｅの代わりに薄膜可変波長フィルタを設けるようにしてもよい。
【００２４】
層間は、縦型導波路２ｂ、４５°ミラー（またはマイクロフィルタ）２ｃ、マイクロレンズ２ｄ等により光結合される。当該３Ｄ−ＭＯＳＳ１における層間光結合５ｃをｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎと呼ぶ。場合によっては、３Ｄ−ＭＯＳＳ１の上面には、プロセッサや駆動回路などＬＳＩ、ＩＣ５ａが搭載される。図において、４は伝播される光、５ｂはビアを示す。
【００２５】
図２に示すように、薄膜化したＬＳＩ、ＩＣ２ｆを、３Ｄ−ＭＯＳＳ１の各層に埋め込み、層間に挿入することもできる。ここで、ＬＳＩ、ＩＣ２ｆ等の薄膜素子の厚さは１００μｍ以下、好ましくは３０μｍ以下である。３Ｄ−ＭＯＳＳ１は、光基板３の上に配置することもできる。これにより、他の３Ｄ−ＭＯＳＳとの通信や外部との通信が可能となる。図３は、光スイッチ２ｅ（または薄膜可変波長フィルタ）を斜めに埋め込み、ｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎ部分に光スイッチング機能を繰り込んだ例である。
【００２６】
３Ｄ−ＭＯＳＳの例として、図４に、２ｘ２光スイッチからなる３２ｃｈＢａｎｙａｎ網を示す。第１段光スイッチ６ａのアレイ、第２段光スイッチ６ｂのアレイ、第３段光スイッチ６ｃのアレイ、第４段光スイッチ６ｄのアレイ、第５段光スイッチ６ｅのアレイの５アレイが配置されている。各アレイは１６個の２ｘ２光スイッチからなる。アレイ間は導波路で接続されている。従来の平面型回路網では、第１段光スイッチ６ａのアレイと第２段光スイッチ６ｂのアレイをつなぐ第１段光接続６ｆにおいて、一つの導波路は、他の導波路と１５箇所でクロスする。クロスポイントの数は、第２段光接続６ｇでは７、第３段光接続６ｈでは３、第４段光接続６ｉでは１である、したがって、最クリティカル接続は、クロスポイント数が最多の１５の第１段光接続６ａであることがわかる。
【００２７】
そこで、この平面型回路網を３Ｄ−ＭＯＳＳ化する。そのために、まず、Ｂａｎｙａｎ網を、例えば、４ブロックに分割する（ブロック１（２Ａ）、ブロック２（２Ｂ）、ブロック３（２Ｃ）、ブロック４（２Ｄ）)。各ブロックに含まれる光スイッチは、ブロック毎に異なるオプトエレクトロニック層に配置される。即ち、ブロック１（２Ａ）の光スイッチ６ａ、６ｂ、６ｃ、６ｄ、６ｅは、第１のオプトエレクトロニック層に形成される。同様にして、ブロック２（２Ｂ）の光スイッチ６ａ、６ｂ、６ｃ、６ｄ、６ｅは、第２のオプトエレクトロニック層に形成される。また、ブロック３（２Ｃ）の光スイッチ６ａ、６ｂ、６ｃ、６ｄ、６ｅは、第３のオプトエレクトロニック層に形成される。また、ブロック４（２Ｄ）の光スイッチ６ａ、６ｂ、６ｃ、６ｄ、６ｅは、第４のオプトエレクトロニック層に形成される。そして、各ブロックに対応するオプトエレクトロニック層は、図５に示すように、例えば、ブロック１（２Ａ）、ブロック３（２Ｃ）、ブロック２（２Ｂ）、ブロック４（２Ｄ）の順に重ねられる。各層間はｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎにより接続する。このケースでは、第１段光接続６ｆについてはブロック１と３、ブロック２と４、第２段光接続６ｇについてはブロック１と２、ブロック３と４をｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎにより接続する。
【００２８】
図５では、煩雑化を避けるために、説明に必要な一部の光配線が描かれている。これにより、従来の平面回路で問題となっていた導波路の錯綜が低減できる。また、配線の短縮化ができる。配線短縮化は、スイッチング経路間で発生するタイミングのずれの低減にも有効である。
【００２９】
この効果は、チャネル数が増えるとさらに顕著になる。例えば、１０２４ｃｈの場合、平面光回路では、第１段光接続での導波路のクロスポイントは５６１である。これを１０ブロックに分離し、積層化して３Ｄ−ＭＯＳＳにすると、クロスポイントは０、即ち、なくなる。さらに、このような構成により、接続距離を短縮することができる。この例では、各層の厚は数１０μｍなので、１０層でも１ｍｍ以下にできる。また、システムサイズを縮小化することも可能である。例えば１０層とすると、システム幅は平面光回路の１０分の１、アレイ間距離は数１００μｍですむ。さらに、２ｘ２光スイッチの代わりに、より多チャネルのマトリクス光スイッチを使用することにより、光接続段数を少なくできる。
【００３０】
尚、本実施形態にかかる３Ｄ−ＭＯＳＳが適用される網の形態は、Ｂａｎｙａｎ網には限定されない。複数光スイッチとそれらを結ぶ光接続からなる光スイッチングシステム全般に適用できる。
【００３１】
また、光スイッチの例としては、電気光学効果を有するスラブ導波路にプリズム型の電極を1つまたは複数カスケードに形成した光偏向器タイプの光スイッチや分割電極による光スイッチなどＶａｒｉａｂｌｅ Ｗｅｌｌ ＯｐｔｉｃａｌＩｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＶＷＯＩＣ）光スイッチ、全反射型光スイッチ、ディジタル光スイッチ、半導体ゲート光スイッチなどがある。マイクロキャビティー型可変波長フィルタも適用可能である。但し、どの場合も、フィルム埋め込みに耐えうる薄膜素子化が必要である。具体的プロセスは第２実施形態で述べる。
【００３２】
本発明にかかる３Ｄ−ＭＯＳＳ１では、光スイッチ、可変波長フィルタ、導波路、４５°マイクロミラー、マイクロフィルタ、マイクロレンズ、マイクロプリズム、縦型導波路に加えて、ＶＣＳＥＬを含む半導体レーザ、フォトディテクタ、光メモリ、希土類ドープのガラス導波路などからなる光アンプ、フォトニッククリスタルなどを埋め込むことが可能である。
【００３３】
ｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎにＳＯＬＮＥＴを適用することも可能である。
【００３４】
３次元構造の製造には、通常の多層回路基板で使われているＢｕｉｌｄ−ｕｐ方式やフィルム積層方式を適用することができる。各層の位置合わせは、マーカーなどを用いてアライナ又はそれと同様な機能を持つ装置により実行できる。
【００３５】
［第２実施形態］
図６に、薄膜素子配置方法の概念を示す。ここでは、薄膜素子として、光スイッチ２ｅ、導波路２ａ、縦型導波路２ｂ、マイクロレンズ２ｄを例示している。この第２実施形態における薄膜素子配置方法では、まず、光スイッチ２ｅ、導波路２ａ、縦型導波路２ｂ、マイクロレンズ２ｄのそれぞれを高密度に２次元アレイ状に作製する。その後、各薄膜素子アレイの一部を基板７に一括移植集積化する。残りの薄膜素子は、他の基板又は同一基板の他の場所に移植され、一つのアレイから複数の基板又は場所に薄膜デバイスが供給される。図６では、簡単のため、光スイッチ２ｅ及び導波路２ａについてのみ移植の対応関係を示す矢印を描いたが、縦型導波路２ｂ、マイクロレンズ２ｄも同様の移植を行う。この概念は、他の薄膜素子についても同様に成り立つ。尚、本明細書では、単なる薄膜も薄膜素子の一種として扱う。
【００３６】
図７から図１１に、本発明にかかる「光アシストＳＯＲＴ（ＬＡ−ＳＯＲＴ）」の詳細フローを示す。図７から図１１まで時系列に製造プロセスが示されている。この詳細フローには、２種類の薄膜素子を集積化する場合について示している。また、これらの図では、基板の上面図及びＡＡ'断面の断面図を示す。
【００３７】
まず、図７（ａ）について説明する。ウエファ上に作製した薄膜素子Ｉ（８ａ）のアレイを、ＥＬＯなどの手法により接着層９ａａが形成された支持基板Ｓｕｂ−Ｉ．１（１０ａ）に移植する。同様に、ウエファ上に作製した薄膜素子ＩＩ（８ｂ）のアレイを、ＥＬＯなどの手法により接着層９ｂａが形成された支持基板Ｓｕｂ−ＩＩ．１（１０ｂ）に移植する。ここで、ＥＬＯは、ＩＩＩ−Ｖ化合物からなる半導体レーザ、可変波長フィルタ、フォトディテクタ、フォトニッククリスタル、ＩＣなどの形成に関しては確立された手法であり、簡単に実現できる。また、Ｓｉウエファ上に形成したポリマー導波路、縦型導波路、マイクロレンズなどは、Ｓｉをエッチングで除去することにより容易に得られる。さらに、希土類イオンドープガラス導波路アンプ、ガラス導波路、縦型導波路、マイクロレンズなどは、基板のＳｉまたはガラスと薄膜素子の間のエッチストップ層の挿入などにより形成可能である。薄膜ガラスシート、薄膜プレートやプラスチックシートを加工することによっても得られる。Ａｌなどの陽極酸化で上記光素子を作った後、金属部分を除去することにより薄膜素子を得ることもできる。
【００３８】
次に、支持基板裏面からＵＶ光１１を照射する（例えば３６５ｎｍの光を６００ｍＪ／ｃｍ２照射する）。これにより、接着層９ａａ及び９ｂａは、図７（ｂ）に示されるように、それぞれ接着層９ａｂ及び９ｂｂに変質し接着強度が低下する。
【００３９】
一方、図８（ｃ）に示すように、支持基板Ｓｕｂ−Ｉ．２（１２ａ）上の接着層９１ａａにパターン化したＵＶ露光を施す。マスク露光、ステッパ、レーザ露光など通常のフォトリソグラフィの手法が適用できる。ＵＶ光が照射された部分は接着層９１ａｂとなり接着力が低下する。この時の露光量は、支持基板Ｓｕｂ−Ｉ．１（１０ａ）の裏面からの露光量より多くすることが望ましい。これにより、下記工程において、不要部分への移植を防ぐことができる。
【００４０】
パターン化ＵＶ露光を施した支持基板Ｓｕｂ−Ｉ．２（１２ａ）を支持基板Ｓｕｂ−Ｉ．１（１０ａ）に圧着すると、図８（ｄ）に示されるように、ＵＶ未露光部の接着層９１ａａのみに薄膜素子Ｉ（８ａ）が移植される。残りの薄膜素子８ａは他の支持基板又は同一基板の他の場所に移植される。図８（ｅ）に示されるように、支持基板Ｓｕｂ−Ｉ．２（１２ａ）の裏面からＵＶ露光を施す。薄膜素子Ｉ（８ａ）直下の接着層９１ａａは接着層９１ａｂとなり接着力が低下する。
【００４１】
次に図９（ｆ）に示すように、支持基板Ｓｕｂ−ＩＩ．２（１２ｂ）上の接着層９１ｂａにパターン化したＵＶ露光を施す。マスク露光、ステッパ、レーザ露光など通常のフォトリソグラフィの手法が適用できる。ＵＶ光が照射された部分は接着層９１ｂｂとなり接着力が低下する。この時の露光量は、支持基板Ｓｕｂ−ＩＩ．１（１０b）裏面からの露光量より多くすることが望ましい。これにより、下記工程において、不要部分への移植を防ぐことができる。
【００４２】
パターン化ＵＶ露光を施した支持基板Ｓｕｂ−ＩＩ．２（１２b）を支持基板Ｓｕｂ−ＩＩ．１（１０ｂ）に圧着すると、図９（ｇ）に示されるようにＵＶ未露光部の接着層９１ｂａのみに薄膜素子ＩＩ（８ｂ）が移植される。残りの薄膜素子８ｂは他の支持基板又は同一基板の他の場所に移植される。図９（ｈ）に示されるように、支持基板Ｓｕｂ−ＩＩ．２（１２ｂ）の裏面からＵＶ露光を施す。薄膜素子ＩＩ（８ｂ）直下の接着層９１ｂａは接着層９１ｂｂとなり接着力が低下する。
【００４３】
続いて、図１０（ｉ）に示すように、実基板１４上の接着層にパターン化したＵＶ露光を施す。薄膜素子Ｉ（８ａ）及び薄膜素子ＩＩ（８ｂ）が移植されるべき領域は未露光にしておく。マスク露光、ステッパ、レーザ露光など通常のフォトリソグラフィの手法が適用できる。この時の露光量は、支持基板Ｓｕｂ−Ｉ．２（１２ａ）、Ｓｕｂ−ＩＩ．２（１２ｂ）裏面からの露光量より多くすることが望ましい。これにより、下記工程において、不要部分への移植を防ぐことができる。
【００４４】
ここに、実基板１４に対して、薄膜素子Ｉ（8ａ）が載った支持基板Ｓｕｂ−Ｉ．２（１３ａ）を接触させると、図１０（ｊ）に示されるように、上記未露光接着層９ａ領域のみに薄膜素子Ｉ（８ａ）が移植される。残った薄膜素子Ｉ（８ａ）は他の基板又は同一基板の他の場所に順次移植される。この実基板に、図１１（ｋ）に示すように、薄膜素子ＩＩ（８ｂ）が載った支持基板Ｓｕｂ−ＩＩ．２（１３ｂ）を接触させる。これにより、図１１（ｌ）に示されるように実基板１４上のＵＶ未露光部のみに薄膜素子ＩＩ（８ｂ）が移植される。残った薄膜素子ＩＩ（８ｂ）は他の基板又は同一基板の他の場所に順次移植される。これにより、異種薄膜素子が、所望の配置で、一括集積化できるようになる。
【００４５】
上記の裏面露光は、薄膜素子がＵＶ光を透過する場合は、表面露光に変えても良い。
【００４６】
［第３実施形態］
第３実施形態にかかる薄膜素子の配置方法は、第２実施形態の変形例である。図１２から図１４に、第３実施形態にかかる薄膜素子の配置方法を示す。尚、図７から図９において示される工程は、第２実施形態と同様である。その後、図１２に示すように、集積支持基板１５を用意する。図１２（ｉ'）に示されるように集積支持基板１５の接着層９０ａにパターンＵＶ露光を照射し、薄膜素子Ｉ（８ａ）ａ、薄膜素子ＩＩ（８ｂ）が移植されるべき領域は未露光にしておく。露光された部分は変質し接着層９０ｂとなり、粘着力（接着力）が下がる。この時の露光量は、支持基板Ｓｕｂ−Ｉ．２（１２ａ）、Ｓｕｂ−ＩＩ．２（１２b）裏面からの露光量より多くすることが望ましい。これにより、下記工程において、不要部分への移植を防ぐことができる。ここに、薄膜素子Ｉ（８ａ）が載った支持基板Ｓｕｂ−Ｉ．２（１３ａ）を接触させると、図１２（ｊ'）に示されるように上記未露光接着層９０ａ領域のみに薄膜素子Ｉ（８ａ）が移植される。残った薄膜素子Ｉ（８ａ）は他の場所または他の基板に順次移植される。この集積支持基板１５に、図１３に示すように、薄膜素子ＩＩ（８ｂ）が載った支持基板Ｓｕｂ−ＩＩ．２（１３ｂ）を接触させる。これにより、集積支持基板１５上のＵＶ未露光部のみに薄膜素子ＩＩ（８ｂ）が移植される。残った薄膜素子ＩＩ（８ｂ）は他の場所または他の基板に順次移植される。
【００４７】
次に図１４（ｍ）に示すように、集積支持基板１５の裏面からＵＶ露光を施す。薄膜素子Ｉ（８ａ）及び薄膜素子ＩＩ（８ｂ）直下の接着層９０ａは接着層９０ｂとなり、接着力が低下する。図１４（ｎ）に示されるように、この集積支持基板１５を実基板１６に接触させ、薄膜素子Ｉ（８ａ）及び薄膜素子ＩＩ（８ｂ）を実基板１６に移植する（図１４（ｏ）参照）。実基板１６と薄膜素子Ｉ（８ａ）及び薄膜素子ＩＩ（８ｂ）との接着は、接着剤からなる層を実基板上に設けて実行することができる。接着剤としては、完全キュア前のエポキシ、ポリイミドなど各種樹脂が用いられる。メタル接合、ポリイミド接合、実基板の粘着力による接合、ファンデルワールス接合など、通常使用される常温または高温接合方法も適用できる。これにより、異種薄膜素子が、所望の配置で、一括集積化できるようになる。また、上記プロセスの一部を部分的に順序を変えて使用することもできる。
【００４８】
図１５に、接着層の各種存在形態の例を示した。ＵＶ透過性フィルム１７ａと接着層９ａからなるＵＶテープ（例えば、日東電工株式会社製）、これをガラスや石英基板１７ｂに他の接着層１７ｃで貼り付けたもの、あるいはＵＶ硬化性接着剤を直接基板に塗布したものなどが一例として挙げられる。
【００４９】
以上のプロセスにより、薄膜素子を簡便かつ確実に移植できるようになる。
【００５０】
尚、ＬＡ−ＳＯＲＴは、上記プロセスフローに限定されない。薄膜素子配置プロセスの一部に局所的に適用しても良い。また、上記プロセスの一部を部分的に抜き出して使用することもできる。また、上記プロセスの一部を部分的に順序を変えて使用することもできる。
【００５１】
図６では、光スイッチ、導波路、マイクロレンズ、マイクロプリズム、縦型導波路を例としてＬＡ−ＳＯＲＴの概念を示した。この概念は、可変波長フィルタ、マイクロミラー、マイクロフィルタ、マイクロプリズム、半導体レーザ、 フォトディテクタ、光メモリ、光アンプ、フォトニッククリスタル、ＩＣ、ＬＳＩなど他の薄膜素子にも適用できる。構成要素の薄膜素子がすべて埋め込みで形成される必要はない。薄膜素子の一部を層に直接形成することもできる。
【００５２】
薄膜素子の種類は、３種類以上であってもよい。また、異種類の薄膜素子は、必ずしも規則正しく並ぶ必要はない。これらの場合は、モザイクのデザインなどＵＶ露光パターンを適宜調整すればよい。図１６は、４種類の薄膜素子ＩＩＩ（８ｃ）、ＩＶ（８ｄ）、Ｖ（８ｅ）、およびＶＩ（８ｆ）をＬＡ−ＳＯＲＴで配置するときの配置パターン例である。これらの薄膜素子８ｃ、８ｄ、８ｅ、８ｆは、それぞれ支持基板１３ｃ、１３ｄ、１３ｅ、１３ｆ上に形成されている。これらより、ＬＡ−ＳＯＲＴによって実基板１６１上に薄膜素子８ｃ、８ｄ、８ｅ、８ｆを交互に配置する。
【００５３】
端面入力・出力型素子の光スイッチや変調器を配置する場合は、端面での屈折率差が大きい場合、反射が問題になる。その場合は、図７（ａ）に示した薄膜素子アレイ分離工程の後、ＣＶＤなどの製膜方法でＡＲコーティングをすることが望ましい。
【００５４】
ＬＡ−ＳＯＲＴは、３Ｄ−ＭＯＳＳをはじめとする３Ｄスタック構造やＳ−ＦＯＬＭ全般のデバイス埋め込みにも適用できる汎用的な方法である。
【００５５】
［第４実施形態］
図１７は、ＳＯＲＴ法により作製した整列フィラーの例である。フィラー１８の材質として、ＳｉＯ２、アルミナ、半導体薄片、金属片など各種のものが使用できる。フィラーの間隔や配置パターンは、第２及び第３実施形態で示したプロセスにより容易に制御できる。一種類のフィラーを用いる場合は、支持基板への移植プロセスの一段分、あるいは集積支持基板への移植が省略できる。整列フィラーは、その位置をデザインできるため、薄膜素子の埋め込みに支障をきたすことなくフィルム１９の力学的および熱的性質を制御できるという利点がある。
【００５６】
［第５実施形態］
本発明にかかる３Ｄ−ＭＯＳＳは、各種ウエアラブルシステム（Ｗｅａｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｆｏｒ Ｅｃｏｌｏｇｙ（ＷＩＳＥ））に適用可能である。適用例を図１８に示す。フォトディテクタや各種バイオセンサなどの薄膜素子２０をポリマフィルム１９などに埋め込むことにより、人工網膜や機能性人工皮膚となる。薄膜素子の出力は神経系へ入力されるか、あるいは外部へ出力される。ポリマやガラスフィルムの中にフォトディテクタや発光素子などの薄膜素子２０を埋め込むことにより、カメラ機能やディスプレイ機能のある眼鏡が実現できる。フォトディテクタや発光素子の１画素を２０μｍ角、画素ピッチを１００μｍとすると、２次元アレイに並べたフォトディテクタや発光素子の占有面積は２５分の１と非常に小さい。したがって、透明電極の使用により、フィルムの透過率を損なうことなく光検知や表示ができる。適当な薄膜レンズと組み合わせることにより、カメラつき眼鏡が実現できる。薄膜圧電素子によりスピーカが眼鏡に集積される。さらに、ポリマフィルムや布、糸やリボンに薄膜素子を埋め込むことにより、システムフィルム・布・糸・リボンなどが実現でき、ウエアラブルシステムを実現できる。埋め込む薄膜素子としては、フォトディテクタや発光素子などの光素子の他、ＬＳＩ、ＩＣ、電歪素子（スピーカ）、圧電素子（マイクロフォン）、圧電キーボードなど薄膜化可能な素子が挙げられる。すなわち、ＰＣ、電話、カメラ、ディスプレイ、バッテリなどのシステム埋め込みフィルム・布・糸・リボンなどのウエアラブルシステムが実現できる。ＬＡ−ＳＯＲＴは、これらの製造技術として極めて有効である。
【００５７】
図１９は、本発明にかかる３Ｄ−ＭＯＳを窓ガラスや一般のフィルムに適用した例を示している。このような窓ガラスやフィルムをシステム窓と呼ぶことがある。このシステム窓では、図１９に示されるように、薄膜素子２０が窓ガラスやフィルム１９に埋め込まれている。
【００５８】
［第６実施形態］
本発明にかかるＳＯＲＴを利用して形成した集光型太陽電池の断面図を図２０に示す。ＳｉやＩＩＩ−Ｖ化合物からなる太陽電池薄膜素子２１が２次元アレイ状に配置され、集光系２２により外部光２３が集められる。集光系２２により集められた外部光２３は、太陽電池２１に照射される。本発明にかかるＳＯＲＴにより、半導体材料の消費量が抑えられ、低コストな太陽電池モジュールができる。集光系２２としては、通常のマイクロレンズシート、フレネルレンズシートの他、自己形成導波路ＳＯＬＮＥＴを適用することもできる。ここで、自己形成導波路ＳＯＬＮＥＴは、文献（T. Yoshimura, J. Roman, Y. Takahashi, W. V. Wang, M. Inao, T. Ishitsuka, K. Tsukamoto, S. Aoki, K. Motoyoshi, and W. Sotoyama, "Self-Organizing Waveguide Coupling Method "SOLNET" and its Application to Film Optical Circuit Substrates," Proc. 50th ECTC, 962 (2000).）に開示されている。さらに、フィルム状ポリマバッテリと、積層などにより一体化すれば、蓄電効果つきの太陽電池となる。モジュール自体、フィルム状にできるため、上記ＷＩＳＥの一つともみなせ、身につけることも可能である。
【００５９】
［第７実施形態］
ＳＯＲＴを利用して形成したディスプレイの断面図を図２１に示す。液晶パネル２５の場合は、カラーフィルタ２４の２次元アレイ状に配置する工程においてＬＡ−ＳＯＲＴを利用する。集光系２２によりバックライトを集光することにより、カラーフィルタ２４の面積を小さくし、フィルタ材料の節約ができると共に、パネルの明るさの向上を図ることができる。集光系２２としては、通常のマイクロレンズアレイ及びフレネルレンズアレイの他、自己形成導波路ＳＯＬＮＥＴを適用することができる。マイクロレンズアレイ及びフレネルレンズアレイの配置にもＬＡ−ＳＯＲＴが適用できる。液晶駆動用の薄膜トランジスタ（ＴＦＴ）２６にもＳＯＲＴが適用できる。特に高移動度トランジスタを用いる場合に有効である。すなわち、半導体ウエファ上に別途成長させた高性能ポリＳｉトランジスタ、Ｓｉトランジスタや化合物半導体トランジスタをパネルに移植することができる。その際、ウエファ上のトランジスタを高密度に作製することにより、１ウエファから多数のパネルにトランジスタが供給でき、材料・プロセスコストの節約ができる。
【００６０】
ＬＥＤパネル２７の場合は、薄膜ＬＥＤ２８の２次元アレイ状配置にＳＯＲＴを利用する。ＬＥＤは無機、有機いずれでも良い。ＬＥＤ駆動用のＴＦＴ２９の配置にもＳＯＲＴを利用することができる。
【００６１】
以上の通り、第１実施形態乃至第７実施形態に記載の発明によれば、１０００ｘ１０００ｃｈ規模、マイクロｓ、ナノｓ級の高速光スイッチングシステム、波長スイッチングシステムを提供することができる。また、各種３次元マイクロオプトエレクトロニックシステムを実現することができる。また、低コスト・省資源で安定性の高い薄膜素子の移植方法を提供することができる。光スイッチ、波長スイッチ、光トランスミッタ、光レシーバ、光メモリ、光アンプなど各種機能の低コスト・省資源・高密度集積化を可能にする。さらに波及的効果として、薄膜素子の埋め込みに支障をきたすことなくフィルム１９の力学的・熱的性質を制御できるようになる。また、ＰＣ（パーソナルコンピュータ）、電話、カメラ、ディスプレイ、バッテリ、キーボードなどのシステム埋め込みフィルム・布・糸・リボン、さらに各種センサをも集積化した人工網膜、人工皮膚など幅広いウエアラブルシステムが実現できる。また、半導体材料の消費量が節約された低コストな太陽電池モジュールができる。また、フィルタ材料の節約、半導体材料の節約を伴う、高機能低コストディスプレイが実現できる。
【００６２】
［第８実施形態］
図２２、図２３、および図２４に、３次元オプトエレクトロニックマイクロシステムの一形態であるバリアブルウエルオプティカルＩＣ（ＶＷＯＩＣ）の構造を示す。また図２５には、ＶＷＯＩＣの動作概念模式図を示す。
【００６３】
ＶＷＯＩＣ１０１は、電気光学（ＥＯ）効果を有するスラブ導波路１０１ｂが対向電極１０１ｈとパターン化した電極１０１e、１０１e'で挟まれ、パターン化した電極がインタフェース層１０１ｃにある薄膜ＩＣ１０１ｄの出力端子にＩＣ-電極接合１０１ｆを介して接続された構造を持つ。図２２に示す例では、ＶＷＯＩＣ１０１は基板１０１aの上に設置されている。また、薄膜ＩＣ１０１ｄとその上にマウントされたＬＳＩ１０２とは、ＬＳＩ-ＩＣ接合１ｇを介して接続されている。ＥＯ材料としては、III-V化合物からなる量子井戸／量子細線／量子ドット、ＰＬＺＴ（鉛、ランタン、ジルコン、チタンの酸化物）、ＬｉＮｂＯ３、ポーリング処理を施したＥＯポリマ、ＤＡＳＴ（４−ジメチルアミノ‐Ｎメチルスチルバゾリウム‐トシレート）・ＭＮＢＡ（４'-ニトロベンジリデン‐３‐アセトアミノ‐４‐メトキシアニリン）などの薄膜有機結晶、有機量子井戸／量子細線／量子ドットなどが使用できる。
【００６４】
ＶＷＯＩＣのパターン電極例として、図２２に、マトリクス型ＶＷＯＩＣとサーチライト型ＶＷＯＩＣを示した。マトリクス型では、マトリクス状に配した短冊型電極１０１ｅの２次元アレイ電極が形成されている。図２５の上図に示すように、電極に選択的に電圧を印加することにより、電場誘起屈折率変化に起因するダイナミック導波路が形成される。電圧印加のパターンを変えることにより、光のスイッチングが可能となる。例えば、ＩＩＩ−Ｖ化合物の多重量子井戸（ＭＱＷ）からなる厚さ４μｍのスラブ導波路、駆動電圧１０Ｖ、短冊電極サイズ２μｍ×１００μｍの場合、スイッチ長さ７００μｍ程度でスイッチングが可能となる。
【００６５】
サーチライト型では、プリズム型電極１０１ｅ'のアレイ電極が形成されている。図２５の下図に示すように、電極に選択的に電圧を印加することにより、電場誘起屈折率変化に起因するダイナミック導波路プリズムが形成される。電圧印加のパターンや電圧を変えることにより、光の偏向角が調整でき、スイッチングが可能となる。プリズム型電極は、通常ペア構造をとり、逆極性の電圧が印加される。これにより、駆動電圧の低減が図れる。また、カー効果を利用するＰＬＺＴでは、ペア構造はとらず、単一極性の電圧が印加される。さらにプリズム型電極を他段にカスケードすることにより、一層の電圧低減が可能となる。図２５の１０１ｉは導波路レンズである。これにより、スラブ導波路のフリースペース領域での光の広がりを抑制する。例えば、ＩＩＩ−Ｖ化合物の多重量子井戸（ＭＱＷ）からなる厚さ４μｍのスラブ導波路、駆動電圧５０Ｖ、プリズム電極サイズ長さ１６μｍ×幅１６μｍ、プリズムカスケード段数４、導波路レンズの屈折率２．０（周囲の屈折率１．５５）、導波路レンズの曲率半径２０μｍの場合、スイッチ長さ４００μｍ程度でスイッチングが可能となる。電圧は、２値とは限らず、３値以上であっても良い。この場合、偏向角の調整自由度が増すという利点を生じる。スラブ導波路全域がＥＯ材料である必要はない、電極形成部、あるいはその近辺のみがＥＯ材料であれば十分である。その他の部分は、例えばエポキシ、アクリル、ポリイミド系低損失パッシブポリマー導波路材料で形成する。これにより、高価なＥＯ材料の節約、伝播ロスの低減ができる。ＥＯ材料の部分的配置は、後述のＰＬ−Ｐａｃｋ ｗｉｔｈ ＳＯＲＴによって効率よく実行できる。
【００６６】
ここで大事なのがインタフェース層１ｃの両側に存在する接合の方式である。例えば、図２２の場合、光スイッチの電極はサブμｍから１０μｍオーダのルールで形成されている。一方、ＬＳＩの端子は数１０μｍから数１００μｍのルールで形成されている。したがって、薄膜ＩＣを有するインタフェース層から出る端子のピッチは、光スイッチを有するオプトエレクトロニック層と接する側の面において小さいことが必要となる。図２２では、インタフェース層は独立したフィルムで、光スイッチを含むオプトエレクトロニック層と積層され、ＶＷＯＩＣを構成している。図２３では、インタフェース層はオプトエレクトロニック層と一体化積層され、ＶＷＯＩＣを構成している。また、図２４では、基板１０１ａが除去され、ＶＷＯＩＣはフィルム化されている。
【００６７】
図２６は、３Ｄ−ＭＯＳＳ３の一例である。導波路１０３ｂ、ＶＷＯＩＣ１０１が埋め込まれたオプトエレクトロニック層１０４が多数積層されている。層間は、縦型導波路１０３ａ、４５°マイクロミラー（またはマイクロフィルタ）１０３ｃ、マイクロレンズ１０３ｄなどで構成された光接続部により光結合される（オプティカルＺ−コネクション）。即ち、入力された光１０５は、例えば、マイクロレンズ１０３ｄ、４５°マイクロミラー１０３ｃ、導波路１０３ｂを伝播する。ｏｐｔｉｃａｌ ｚ−ｃｏｎｎｅｃｔｉｏｎし、ＳＯＬＮＥＴを適用することも可能である。オプトエレクトロニック層に含まれるマイクロ素子の厚さは１００μｍ以下、好ましくは３０μｍ以下である。３Ｄ−ＭＯＳＳ１０１はベース導波路層の上に配置することが普通である。これにより、他の３Ｄ−ＭＯＳＳとの通信や外部との通信が可能となる。ベース導波路層は多層導波路構造とすることもできる。この場合、通常の電気マルチチップモジュール（ＭＣＭ）と同様の原理で、３Ｄ−ＭＯＳＳからの光入出力数を導波路層数に比例して増加させることができる。
【００６８】
上述の例では、オプトエレクトロニック層とインタフェース層との接合についてＶＷＯＩＣを例として述べてきたが、その他、全反射型光スイッチ、ディジタル光スイッチ、半導体ゲート光スイッチ、各種可変波長フィルタ、導波路、４５°マイクロミラー、マイクロフィルタ、マイクロレンズ、マイクロプリズム、縦型導波路、ＶＣＳＥＬなどの半導体レーザ、フォトディテクタ、光メモリ、希土類ドープのガラス導波路などからなる光アンプ、フォトニッククリスタルなどを埋め込んだオプトエレクトロニック層とインタフェース層の接合にも当てはまる。これらの層の積層により、ＯＥ−ＬＳＩ、ＯＥ−ＰＣＢ、ＯＥ−ＭＣＭ、スマートピクセル、３次元スタックＯＥ―ＭＣＭ、ＷＤＭトランシーバなどをはじめとする３次元オプトエレクトロニックマイクロシステムの高密度・高速化を一層進展させることができる。
【００６９】
３次元構造の製造には、通常の多層回路基板で使われているＢｕｉｌｄ−ｕｐ方式やフィルム積層方式を適用することができる。各層の位置あわせはマーカなどを用いてアライナまたはそれと同様な機能を持つ装置により実行できる。フィルム積層の場合は、例えば、はんだ接合、メタル拡散接合などでフィルムを連結するＺ−コネクション技術を適用することができる。はんだ接合を用いる場合は、はんだ溶融時の表面張力を利用したセルフアラインメント作用により、フィルム間位置合わせ精度を1μｍ程度、またはそれ以下にすることも可能である。
【００７０】
［第９実施形態］
図２７に、オールオプティカル３次元マイクロ光スイッチングシステム１０９の例を示した。光を光でスイッチングするオールオプティカルスイッチ１０６を含むオプトエレクトロニック層１０４'と、オールオプティカルスイッチを駆動する制御光を伝播させる第２のオプトエレクトロニック層１０４、および制御光１０８を第２のオプトエレクトロニック層１０４と第１のオプトエレクトロニック層１０４'との間で移行させるオプティカルZ-コネクションとからなる。
【００７１】
図２７の例では、オールオプティカルスイッチ１０６として、非線形光学導波路１０７からなるＹ分岐型デジタルスイッチを用いている。制御光１０８を分岐部に照射することにより、照射部の屈折率が変化し、導波光１０５が分岐側にスイッチングされる。非線形光学導波路１０７の材料としては、例えば、III-V化合物からなる量子井戸/量子細線/量子ドット、ポリジアセチレンなどの共役高分子などが使用できる。
【００７２】
オプトエレクトロニック層１０４を伝播する制御光１０８はマイクロミラー・マイクロフィルタなどにより、層外に出射され、オプトエレクトロニック層１０４'のオールオプティカルスイッチ１０６の非線形光学導波路１０７に照射される。その結果、オプトエレクトロニック層１０４'の導波光１０５がスイッチングされる。制御光１０８は、非線形光学導波路１０７の所定の部分に所定の形で照射されなければならない。そのために、マスク１０９ｂを非線形光学導波路１０７に近接して配置することが望ましい。図２７の例では、マスク１０９ｂはオプトエレクトロニック層１０４''に形成されている。あるいは、オプトエレクトロニック層１０４'のクラッド層上に形成することもできる。Ｙ分岐型デジタルスイッチでは、長い短冊状（典型的には、幅５μｍ、長さ数１００μｍ）のパターンで制御光を照射する必要がある。そのために、オプトエレクトロニック層１０４において、図２７に示すように、導波路幅を漸増させることにより制御光幅を広げることが望ましい。制御光の光源としては、ＶＣＳＥＬ、端面発光ＬＤ、モードロックＬＤなどがある。外部からの光信号や他層からの光信号を制御光１０８とすることも可能である。
【００７３】
図２８に、オールオプティカル３次元マイクロ光スイッチングシステム１０９の他の例を示す。通常、導波光に比べて、制御光は強いパワーを持つことが望ましい。例えば、ｍＷ−ｋＷオーダのパワーである。これを実現するために、オプトエレクトロニック層１０４内に光アンプ１０９ａを共存させることもできる。光アンプとしては、希土類ドープ導波路や半導体アンプを適用することができる。特に、外部からの光信号や他層からの光信号は微弱化している場合が多いため、光アンプの使用が有効となる。オプトエレクトロニック層１０４'にあった信号光をオプトエレクトロニック層１０４にオプティカルＺ−コネクションにより移行させ、増幅して制御光にすることにより、オールオプティカル光回路システムの設計自由度が増す。また、図２８に示すように、Ｙ分岐デジタルスイッチは波長変換素子１１０としても使用できる。例えば、導波光１０５'として波長λ２の光、制御光１０８'として波長λ１の信号光を用いると、分岐の出力信号は制御光のオン・オフを反映した波長λ２の信号光となる。結果的に、λ１→λ２の波長変換ができたことになる。
【００７４】
以上の例では主としてオプトエレクトロニック層が２つの場合を扱ってきたが、３層、あるいはそれ以上の多層構造でも、多段のオプティカルＺ−コネクションを配することにより、同様の概念が適用できる。
【００７５】
［第１０実施形態］
図２９に、本発明によるマイクロフィルタの構造を示す。図２９（ａ）に示すように、導波路１１１bの幅を分岐部付近で漸増させてある。分岐部に誘電体周期構造をもつマイクロフィルタ１１１aを配置し、 波長λ１の光１（１１２a）と波長λ２の光２（１１２ｂ）に分光する。分岐部での導波路幅の増加により、マイクロフィルタ部での光の干渉度合いを増加させることができ、通常の導波路幅一定の場合に比べて、波長分離間隔を狭めることができる。誘電体周期構造を持つマイクロフィルタとしては、例えば、通常の誘電多層フィルタ、フォトニッククリスタルフィルタ、グレーティングを使用することができる。マイクロフィルタの挿入は、例えば、後述のＡＨＡ−ＳＯＲＴ法で実行できる。
【００７６】
図２９（ｂ）に示すように、オプトエレクトロニック層１０４にあるマイクロフィルタ挿入部で分岐した導波路１１１ｂの少なくとも１方を、オプティカルＺ−コネクション１１１ｃを用いて他のオプトエレクトロニック層１０４'の導波路に結合させることにより、３次元オプトエレクトロニックマイクロシステムへの適用が可能となる。あるいは、図２９（ｃ）に示すように、マイクロフィルタ挿入部で分岐した導波路１１１ｂを、オプティカルＺ−コネクション１１１ｃにより薄膜フォトディテクタ（ＰＤ）１１１ｄに結合させることもできる。またＰＤのかわりに、ＶＣＳＥＬ、光スイッチなど各種光素子と結合させることもできる。ただし、ＶＣＳＥＬの場合は、光の伝播方向は図２９（ｃ）の方向とは逆向きとなる。図２９（ｂ）および（ｄ）に示すように、マイクロフィルタ１１１ａ、１１１ａ'を多段に配することにより、３波長以上の波長多重配線が可能となる。図２９（ｂ）では、分波した後、オプトエレクトロニック層１０４'の導波路にオプティカルＺ−コネクション１１１ｃ、１１１ｃ'により光を伝播させる。図２９（ｄ）では、分波した後、オプトエレクトロニック層１０４'のＰＤ１１１ｄ、１１１ｄ'にオプティカルＺ−コネクション１１１ｃ、１１１ｃ'により光を入射させる。また、図２９（ｅ）の例では、導波路コアの厚さにより導波路１１１bの幅を分岐部付近で漸増させてある。マイクロフィルタ１１１ａおよび１１１ａ'は、導波路部に傾斜させて配置し分光する。これにより、Ｚ方向の分光ができる、すなわち、分光とＺ−コネクションが同時に実行できることになり、分光領域の高密度化が可能となる。
【００７７】
図３０に、導波路コアの厚さを変化させるプロセス例を示す。導波路コアが光硬化性樹脂で形成される場合は下記のプロセスが適用できる。
（１ａ）導波路（コア）１１１ｂを形成する。
（１ｂ）導波路コア材料１１１ｂ'をコーティングする。
（１ｃ）フォトマスク１１１ｅと材料部に間隔を空け、露光する。
（１ｄ）パターンにボケができるため、テーパ状の境界形状となり、厚さの漸増が実現できる。ギャップの大きさは、１０μｍから１ｃｍ程度まで、必要なテーパスロープの大きさに応じて適宜選択する。また、図３０（１ｃ'）に示すように、マスクの開口を狭めることにより、露光する光の回折を大きくし、（１ｄ'）に示すようにテーパ部１１１ｂ''をより広く取ることもできる。
【００７８】
導波路コアが有機ＣＶＤで形成される場合、例えば、フッ素化ポリイミドの場合は下記のプロセスが適用できる。
（２ａ）導波路（コア）となる下地層１１１ｂを形成する。
（２ｂ）その上に、シャドウマスクを下地層１１１ｂと間隔を空けて配置し、通常の有機ＣＶＤ（蒸着重合）１１１ｈによりマスク１１１ｇを用いて導波路コア層１１１ｂ''を形成する。用いる原材料モノマは、例えば、６ＦＤＡ｛２、２−ビス（３、４−フェニルカルボキシル）ヘキサフロロプロパン｝とＢｉｓ−ＯＡＦ｛２、２−ビス[４−（４−アシノフェノキシ）フェニル]ヘキサフロロプロパン｝である。ギャップの大きさは、１０μｍから１ｃｍ程度まで、テーパスロープの大きさと製膜時のガス圧に応じて適宜選択する。これにより、テーパ状の境界形状となり、厚さの漸増が実現できる。さらにリアクティブイオンエッチング（ＲＩＥ）などで導波路コアパターンを形成する。
以上のような方法で、コア厚さの制御が可能となる。
【００７９】
上記２つの例において、さらに、斜めＲＩＥや斜めＬａｓｅｒ Ａｂｌａｔｉｏｎなどにより導波路に斜面を形成し、ＳＯＲＴ法でマイクロフィルタを配置する。その結果、図２９（ｅ）に示すような構造が形成できる。あるいは、フォトニッククリスタルや、あらかじめ斜めに誘電体周期構造を形成したフィルタを用いることにより、斜面を形成する必要はなくなる。すなわち、垂直挿入でオプティカルＺ−コネクション兼用のマイクロフィルタが形成されることになる。
【００８０】
さらに、誘電体周期構造をもつマイクロフィルタの少なくとも一部を非線形光学材料で構成することにより、制御光または電圧により作動する可変波長フィルタ（チューナブルフィルタ）とすることもできる。
【００８１】
［第１１実施形態］
図３１に、マイクロ素子配置方法の概念を示した。図３１（ａ）には、薄膜光スイッチ１１３ａ、薄膜マイクロレンズ１１３ｂ、薄膜マイクロフィルタ１１３ｃを導波路基板に集積化する例を示した。薄膜光スイッチ１１３ａ、薄膜マイクロレンズ１１３ｂ、薄膜マイクロフィルタ１１３ｃそれぞれを、別々の基板に高密度アレイ状に作製した後、いくつかの工程を経由して、各マイクロ素子アレイの一部を基板１１３に一括移植集積化する。残留したマイクロ素子は他の基板または同一基板の他の場所に移植され、一つのアレイから複数の基板または場所にマイクロ素子が供給される。
【００８２】
図３１（ｂ）には、ＥＯ薄膜にプリズム型電極を形成してなる薄膜光スイッチ１１３ａ'、薄膜導波路レンズ１１３ｂ'を基板に集積化する例を示した。薄膜光スイッチ１１３ａ'、薄膜導波路レンズ１１３ｂ'それぞれを別々の基板に高密度アレイ状に作製した後、いくつかの工程を経由して、各マイクロ素子アレイの一部を基板１１３に一括移植集積化する。残留したマイクロ素子は他の基板または同一基板の他の場所に移植され、一つのアレイから複数の基板または場所にマイクロ素子が供給される。基板に、パッシブなスラブ導波路１１３ｄを形成することにより、サーチライト型ＶＷＯＩＣの光スイッチ部が構築できる。
【００８３】
以上のような概念は、可変波長フィルタ、導波路、マイクロミラー、マイクロプリズム、縦型導波路、半導体レーザ、ＰＤ、光メモリ、光アンプ、フォトニッククリスタル、カラーフィルタ、薄膜トランジスタ、発光素子、ＩＣ、ＬＳＩ、コンデンサ、インダクタ、抵抗、電歪素子、圧電素子、フィラー、バイオセンサ等、他の各種マイクロ素子についても同様に適用できる。本明細書では、単なる薄膜もマイクロ素子の一種として扱う。
【００８４】
図３２から図３６に、本発明「接着ハイアラキアシストＳＯＲＴ（ＡＨＡ−ＳＯＲＴ）」の詳細フロー例を、２種類のマイクロ素子を集積化する場合について示す。ウエファ上に作製したマイクロ素子Ｉ（１１４ａ）のアレイを、ＥＬＯなどの手法により接着層１１５ａａが形成された支持基板Ｓｕｂ−Ｉ．１（１１６ａ）に移植する。同様に、ウエファ上に作製したマイクロ素子ＩＩ（１１４ｂ）のアレイを、接着層１１５ｂａが形成された支持基板Ｓｕｂ−ＩＩ．１（１１６ｂ）に移植する。ＥＬＯは、ウエファを除去することによりエピタキシャル層部分を他の基板にピックアップする手法で、ＩＩＩ−Ｖ化合物からなる半導体レーザ（含むＶＣＳＥＬ）、可変波長フィルタ、ＰＤ、フォトニッククリスタル、ＩＣなどではスタンダードなプロセスとして広く知られている。Ｓｉウエファ上に形成したポリマ導波路、縦型導波路、マイクロレンズなどは、Ｓｉをエッチングで除去することによりＥＬＯと同様のマイクロ素子のピックアップが可能である。また、希土類イオンドープガラス導波路アンプ、ガラス導波路、縦型導波路、マイクロレンズなどの場合は、基板のＳｉまたはガラスとマイクロ素子の間のエッチストップ層の挿入などによりＥＬＯと同様のマイクロ素子のピックアップが可能である。薄膜ガラスシート、薄膜プレートやプラスチックシートを加工することによってもマイクロ素子のピックアップが可能である。Ａｌなどの陽極酸化で上記光素子を作った後、金属部分を除去することによりマイクロ素子をピックアップすることもできる。あるいは、剥離膜を用いる方法も有効である。例えば、ＭＮＢＡ（メタニトロ安息香酸）の場合は、ＭＮＢＡ薄膜結晶を剥離膜（例えばＰＶＡ；ポリビニルアルコール）上に形成、つぎに電極を形成、さらにＣＦ４／Ｏ２混合ガス中でＲＩＥ（反応性イオンエッチング）により素子分割した後、表面に支持基板を接触させ、剥離層を水で溶解除去することにより、ＭＮＢＡのマイクロ素子が支持基板上にピックアップできる。ＤＡＳＴ(4-dimethylamino-N-methyl-4 stilbazolium tosylate)でも類似のプロセスが適用できる。ＰＬＺＴを薄膜プレート化（例えば、≦１０μｍ厚）したものを分割し、アレイ化したものもピックアップ例としてあげられる。後述（図４３）の方法もマイクロ素子ピックアップの一手段となる。また、他の手法として、マイクロ素子Ｉ、ＩＩを、それぞれ接着層１１５ａａ、１１５ｂａ上に直接形成することもできる。
【００８５】
一方、図３３に示すように、支持基板Ｓｕｂ−Ｉ．２（１１８ａ）上の接着層１１５１ａａに、接着強度を所望の分布で部分的に変化させた接着強度パターンを付与する。例えば、本実施例では、接着層１１５１ａａが接着力が強い領域、接着層１１５１ａｂが接着力が弱い領域である。これにより、下記工程において、不要部分へのマイクロ素子の移植を防ぐことができる。支持基板Ｓｕｂ−Ｉ．２（１１８ａ）を支持基板Ｓｕｂ−Ｉ．１（１１６ａ）に圧着すると、接着強度の強い接着層１１５１ａａ領域のみにマイクロ素子Ｉ（１１４ａ）が移植される。支持基板Ｓｕｂ−Ｉ．１（１１６ａ）上の残りのマイクロ素子１１４ａは他の支持基板または同一支持基板の他の場所に移植される。接着層１１５１ａａの接着力は接着層１１５ａａの接着力より強く、接着層１１５１ａｂの接着力は接着層１１５ａａの接着力より弱いことが望ましい。
【００８６】
図３４に示すように、支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）上の接着層１１５１ｂａに、接着強度を所望の分布で部分的に変化させた接着強度パターンを付与する。例えば、本実施例では、接着層１１５１ｂａが接着力が強い領域、接着層１１５１ｂｂが接着力が弱い領域である。支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）を支持基板Ｓｕｂ−ＩＩ．１（１１６ｂ）に圧着すると、接着強度の強い接着層１１５１ｂａ領域のみにマイクロ素子ＩＩ（１１４ｂ）が移植される。支持基板Ｓｕｂ−ＩＩ．１（１１６ｂ）上の残りのマイクロ素子１１４ｂは他の支持基板または同一支持基板の他の場所に移植される。接着層１１５１ｂａの接着力は接着層１１５ｂａの接着力より強く、接着層１１５１ｂｂの接着力は接着層１１５ｂａの接着力より弱いことが望ましい。
【００８７】
図３５に示すように、実基板１２０上の接着層１１５ａに接着強度を所望の分布で部分的に変化させた接着強度パターンを付与する。例えば、本実施例では、接着層１１５ａが接着力が強い領域、接着層１１５ｂが接着力が弱い領域である。これにより、下記工程において、不要部分へのマイクロ素子の移植を防ぐことができる。
【００８８】
実基板１２０に、マイクロ素子Ｉ（１１４ａ）が載った支持基板Ｓｕｂ−Ｉ．２（１１８ａ）を接触させると、接着強度の強い接着層１１５ａ領域のみにマイクロ素子Ｉ（１１４ａ）が移植される。支持基板Ｓｕｂ−Ｉ．２（１１８ａ）上に残ったマイクロ素子Ｉ（１１４ａ）は他の実基板または同一実基板の他の場所に順次移植される。この実基板１２０に、図３６に示すように、マイクロ素子ＩＩ（１１４ｂ）が載った支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）を接触させる。これにより、実基板１２０上の接着強度の強い接着層１１５ａ領域のみにマイクロ素子ＩＩ（１１４ｂ）が移植される。残ったマイクロ素子ＩＩ（１１４ｂ）は他の実基板または同一実基板の他の場所に順次移植される。これにより、異種マイクロ素子が、所望の配置で、一括集積化できるようになる。接着層１１５ａの接着力は接着層１１５１ａａ、１１５１ｂａの接着力より強く、接着層１１５ｂの接着力は接着層１１５１ａａ、１１５１ｂａの接着力より弱いことが望ましい。
【００８９】
［第１２実施形態］
図３７から図３９に、ＡＨＡ−ＳＯＲＴの他のプロセスフロー例を示した。プロセス前半については、例えば、図３２から図３４までに示したプロセスステップ（a）、（ｂ）、（ｃ）、（ｄ）、（e）が適用できる。その後、図３７に示すように、集積支持基板１２１を用意する。集積支持基板１２１の接着層１１５０ａに、接着強度を所望の分布で部分的に変化させた接着強度パターンを付与する。例えば、本実施例では、接着層１１５０ａが接着力が強い領域、接着層１１５０ｂが接着力が弱い領域である。マイクロ素子Ｉ（１１４ａ）、マイクロ素子ＩＩ（１１４ｂ）が移植されるべき領域は、接着力が強い接着層１１５０ａ領域にしておく。これにより、下記工程において、不要部分への移植を防ぐことができる。集積支持基板１２１に、マイクロ素子Ｉ（１１４ａ）が載った支持基板Ｓｕｂ−Ｉ．２（１１８ａ）を接触させると、接着強度の強い接着層１１５０ａ領域のみにマイクロ素子Ｉ（１１４ａ）が移植される。支持基板Ｓｕｂ−Ｉ．２（１１８ａ）上に残ったマイクロ素子Ｉ（１１４ａ）は他の集積支持基板または同一集積支持基板の他の場所に順次移植される。つぎに、この集積支持基板１２１に、図３８に示すように、マイクロ素子ＩＩ（１１４ｂ）が載った支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）を接触させる。これにより、集積支持基板１２１上の接着強度の強い接着層１１５０ａ領域のみにマイクロ素子ＩＩ（１１４ｂ）が移植される。支持基板Ｓｕｂ−ＩＩ．２（１１８ｂ）上に残ったマイクロ素子ＩＩ（１１４ｂ）は，他の集積支持基板または同一集積支持基板の他の場所に順次移植される。以上のように、集積支持基板１２１にマイクロ素子Ｉ（１１４a）とマイクロ素子ＩＩ（１１４ｂ）が集積化される。接着層１１５０ａの接着力は接着層１１５１aａ、１１５１ｂａの接着力より強く、接着層１１５０ｂの接着力は接着層１１５１aｂ、１１５１ｂｂの接着力より弱いことが望ましい。
【００９０】
さらに、図３９に示すように、この集積支持基板１２１を実基板１２２に接触させ、マイクロ素子Ｉ（１１４ａ）およびマイクロ素子ＩＩ（１１４ｂ）を実基板１２２に移植する。実基板１２２とマイクロ素子Ｉ（１１４ａ）およびマイクロ素子ＩＩ（１１４ｂ）との接着は、実基板に接着性を付与することにより実行することができる。接着性付与の手段としては、例えば、完全キュア前のエポキシ・ポリイミドなど各種樹脂層の形成が挙げられる。メタル接合、ポリイミド接合、実基板自身の接着力による接合、ファンデルワールス接合など、通常使用される常温または高温接合方法も適用できる。分子吸着を利用する表面改質処理、表面への凹凸の付与も適用できる。実基板の接着力は接着層１１５０aの接着力より強いことが望ましい。これにより、異種マイクロ素子が、所望の配置で、実基板に一括集積化できるようになる。
【００９１】
なお、プロセスの説明には簡単のためすべての基板が同一サイズとしてきたが、各基板のサイズは異なっていても同様のプロセスが実行できる。例えば、図３５のステップ（ｆ）、（ｇ）において、支持基板１８aのサイズが実基板２０のサイズより大きい場合、一つの支持基板の一部から実基板にマイクロ素子移植を行なうことができる。二つの基板の位置関係を適宜変えることにより、支持基板全域から実基板へマイクロ素子の移植が無駄なく実行できる。逆の場合は、一つの実基板を、支持基板にほぼ等しいサイズの領域に分けて考え、各領域に移植を行なうことにより実行できる。
【００９２】
図４０に、接着層の各種存在形態の例を示した。接着層１１５aがフィルム化された形態、支持フィルム１２３aに接着層１１５aを配置した形態、ガラス、石英、Si Wafer、プラスチックなどの基板１２３ｂに接着層１１５aを配置した形態、支持フィルム１２３aと接着層１１５aからなるフィルムを基板１２３ｂに他の接着層１２３ｃで張り付けたものなどが一例として挙げられる。接着層としては、例えば、GEL-PAK社のGEL-PAK材料、GEL-PAKフィルムが有効である。GEL-PAKの接着強度は、ｘ０、ｘ４、ｘ８の３段階がありこの順に大きくなる。例えば、接着層１１５aaにGEL-PAK ｘ０、１１５１aaにGEL-PAK ｘ４、１１５０aにGEL-PAK ｘ８を用いることにより、接着ハイアラキが実現できる。以上の手法は、第１１実施形態についても全く同様に適用される。例えば、接着層１１５aaにGEL-PAK ｘ０、１１５１aaにGEL-PAK ｘ４、１１５aにGEL-PAK ｘ８を用いることができる。
【００９３】
図４１に接着層への接着強度パターン付与方法の例を示した。ここでは、接着層１１５１aaにおいて、部分的に接着強度を低下させる手法を示す。第１の方法として、接着層１１５１aaに薄膜を形成することがある。例えば、金、タングステン、クロム、アルミニウム、SiO2などの薄膜１２４を、通常のフォトリソグラフィプロセスを用いて、エッチング、リフトオフなどにより接着層上に形成する。薄膜の厚さは１０オングストロームから１０００オングストローム程度が適当である。これにより、薄膜が存在する部分では、接着強度が低下し、接着強度パターンを付与することができる。第２の方法として、接着層１１５１aaの表面に凹凸を形成することがある。例えば、通常のフォトリソグラフィプロセスを用いて接着層にメタルマスクを形成し、リアクティブイオンエッチング（RIE）などによりエッチングをかける。その結果、メタルがカバーしていない領域では接着層が削られる。その後、メタルマスクを取り去ることにより、接着層に凹凸面１２５を形成することができる。凹凸面の形成方法としては、この他、接着層のプレス、ホットプレス、射出成型、金型加工、エンボス加工、ＬＩＧＡプロセス、スタンパ加工、レーザアブレーションなど多種多様な方法が適用できる。以上の手法は、第１１実施形態についても全く同様に適用される。上記方法は、接着層１１５１ｂa、接着層１１５a、接着層１１５０aにおいても同様に適用できる。
【００９４】
以上のプロセスにより、マイクロ素子を簡便かつ確実に移植できるようになる。
【００９５】
［変形実施形態］
ＡＨＡ−ＳＯＲＴは、上記プロセスフローに限定されない。マイクロ素子移植配列プロセスの一部に局所的に適用しても良い。また、上記プロセスの一部を部分的に抜き出して使用することもできる。また、上記プロセスの一部を部分的に順序を変えて使用することもできる。
【００９６】
図３１では、光スイッチ、マイクロレンズ、マイクロフィルタを例としてＡＨＡ−ＳＯＲＴの概念を示した。この概念は、可変波長フィルタ、導波路、マイクロミラー、マイクロプリズム、縦型導波路、半導体レーザ、 ＰＤ、光メモリ、光アンプ、フォトニッククリスタル、カラーフィルタ、薄膜トランジスタ、発光素子、ＩＣ、ＬＳＩ、コンデンサ、インダクタ、抵抗、電歪素子、圧電素子、フィラー、バイオセンサ等、他の各種マイクロ素子についても同様に適用できる。また、単なる薄膜もマイクロ素子の一種として扱うことができる。構成要素のマイクロ素子がすべて埋め込みで形成される必要はない。また、マイクロ素子の一部を層に直接形成することもできる。
【００９７】
マイクロ素子の種類は３種類以上であってもよい。また、マイクロ素子は、必ずしも規則正しく並ぶ必要はない。これらの場合は、接着強度パターンを所望の形にデザインし、モザイクのパターンを適宜調整すればよい。図４２の上部４つの図は、それぞれ、４種類のマイクロ素子ＩＩＩ（１１４ｃ）、ＩＶ（１１４ｄ）、Ｖ（１１４ｅ）、およびＶＩ（１１４ｆ）をＡＨＡ−ＳＯＲＴで配置するときの、支持基板Ｓｕｂ−ＩＩＩ．２（１１８ｃ）、支持基板Ｓｕｂ−ＩＶ．２（１１８ｄ）、支持基板Ｓｕｂ−Ｖ．２（１１８ｅ）、支持基板Ｓｕｂ−ＶＩ．２（１１８ｆ）上でのマイクロ素子の配置パターン例である。また、図４２下部の図は、上記４種類のマイクロ素子が集積化された基板の例である。
【００９８】
端面入力・出力型の光スイッチ・変調器、マイクロレンズ、マイクロフィルタ、可変波長フィルタ、導波路、マイクロプリズム、縦型導波路、半導体レーザ、ＰＤ、光メモリ、光アンプ、あるいはフォトニッククリスタルなどを配置する場合は、端面での反射が問題になることがある。その場合は、図３２（ａ）、（ａ'）に示したマイクロ素子アレイ分離工程の後、ＣＶＤなどつきまわりの良い製膜方法でＡＲコーティングをすることが望ましい。
【００９９】
マイクロ素子の移植に際して、送り側と受け側での位置合わせが必要となる。マイクロ素子作製時に一方のマーカを形成し、また、接着強度パターン作製時に他方のマーカを形成し、これらを、位置合わせ機能を有するステージを用い、通常のマスクアライナと類似の方式で位置合わせを行なうことができる。
【０１００】
ＡＨＡ−ＳＯＲＴは、３Ｄオプトエレクトロニックマイクロシステムをはじめとする３Ｄスタック構造やＳ−ＦＯＬＭ全般の素子埋め込み、その他各種集積化システム・モジュールなどにも適用できる。ＯＥ−ＬＳＩ、ＯＥ−ＰＣＢ、ＯＥ−ＭＣＭ、スマートピクセル、３次元スタックＯＥ―ＭＣＭ、ＷＤＭトランシーバなどをはじめとするの３次元オプトエレクトロニックマイクロシステムの高密度・高速化をいっそう進展させることができる。
【０１０１】
［第１３実施形態］
ＥＬＯは、通常、「半導体エピタキシャル膜をベースとするマイクロ素子を支持基板上にピックアップする方法」を指し、すでに確立された技術である。ここでは、ＥＬＯをより一般化し、「マイクロ素子を形成基板から支持基板にピックアップする方法」と定義することにする。
【０１０２】
図４３はＥＬＯの一変形例である。透光性基板１２９の上に、通常のフォトリソグラフィプロセスにより選択的に遮光性薄膜１２８を形成し、その上に剥離膜１２７を形成し、さらにその上に感光性材料層１２６を形成する。つぎに、透光性基板１２９側から感光性材料が感じる波長の光１３０を照射し、感光性材料を変質させる。感光性材料が例えば光硬化性樹脂である場合、光が照射された部分が硬化する。つぎに、現像工程により、未硬化部分を除去した後、表面に支持基板１３２を接触させる。最後に、剥離膜１２７を除去し、マイクロ素子を支持基板１３２上にピックアップする。残った遮光膜つき基板はそのまま再利用できる。したがって、フォトリソグラフィプロセスを一度行なえば、後は簡単なプロセスでＥＬＯによるマイクロ素子形成、ピックアップが可能となり、コスト低減に効果がある。
【０１０３】
透光性基板１２９としては、例えば石英・ガラスを用いることができる。遮光性薄膜１２８としては、金、タングステン、クロム、アルミニウムなどの金属が使用できる。剥離膜２７としては、例えばポリビニルアルコール（ＰＶＡ）が使用できる。感光性材料１２６としては、エポキシ系・アクリル系の光硬化性樹脂が典型的である。これらの樹脂のモノマ、あるいは低分子量重合体を膜として形成する。現像には、アルコール、アセトンなど、上記モノマや低分子重合体が溶解す各種溶媒を用いることができる。また、剥離層にＰＶＡを用いた場合は、水、アルコールでＰＶＡを溶解させ、ＥＬＯを行なう。ＰＶＡの適正な厚さは、形成する素子の微細度による。典型的には、1μｍ〜３０μｍ程度である。剥離層としては、ＰＶＡに限らず、種種の材料が適用可能なことは言うまでもない。
【０１０４】
［第１４実施形態］
図４４は、ＡＨＡ−ＳＯＲＴ法により作製した整列フィラーの例である。フィラー１３３の材質として、ＳｉＯ２、アルミナ、半導体薄片、金属片など各種のものが使用できる。フィラーの間隔や配置パターンは、第１１および第１２実施形態で示したプロセスにより容易に制御できる。一種類のフィラーを用いる場合は、支持基板への移植プロセスの一段分、あるいは集積支持基板への移植が省略できる。整列フィラーは、その位置をデザインできるため、マイクロ素子の埋め込みに支障をきたすことなくフィルム１１９の力学的および熱的性質を制御できるという利点がある。
【０１０５】
［第１５実施形態］
各種ウエアラブルシステム（Ｗｅａｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｆｏｒ Ｅｃｏｌｏｇｙ（ＷＩＳＥ））の例を図４５に示した。ＰＤや各種バイオセンサなどのマイクロ素子１３５をポリマフィルム１３４などに埋め込むことにより、人工網膜や機能性人工皮膚となる。マイクロ素子の出力は神経系へ入力されるか、あるいは外部へ出力される。ポリマやガラスフィルムの中にＰＤや発光素子などのマイクロ素子１３５を埋め込むことにより、カメラ機能やディスプレイ機能のある眼鏡が実現できる。フォトディテクタや発光素子の１画素を２０μｍ角、画素ピッチを１００μｍとすると、２次元アレイに並べたフォトディテクタや発光素子の占有面積は２５分の１と非常に小さい。したがって、透明電極の使用により、フィルムの透過率を損なうことなく光検知や表示ができる。適当な薄膜レンズと組み合わせることにより、カメラつき眼鏡が実現できる。薄膜圧電素子によりスピーカが眼鏡に集積される。さらに、ポリマフィルムや布、糸やリボンにマイクロ素子を埋め込むことにより、システムフィルム・布・糸・リボンなどが実現でき、ウエアラブルシステムを実現できる。埋め込むマイクロ素子としては、ＰＤや発光素子などの光素子の他、ＬＳＩ、ＩＣ、電歪素子（スピーカ）、圧電素子（マイクロフォン）、圧電キーボードなど薄膜化可能な素子が挙げられる。すなわち、ＰＣ、電話、カメラ、ディスプレイ、バッテリなどがある。ＡＨＡ−ＳＯＲＴは、これらの製造技術として極めて有効である。
【０１０６】
図４６は上記と同様のことを窓ガラスや一般のフィルムに適用した例を示している。
【０１０７】
［第１６実施形態］
ＡＨＡ−ＳＯＲＴを利用して形成した集光型太陽電池の断面図を図４７に示した。ＳｉやＩＩＩ−Ｖ化合物からなる太陽電池マイクロ素子１３６が２次元アレイ状に配置され、集光系１３７により外部光１３８が集められる。ＡＨＡ−ＳＯＲＴにより、半導体材料の消費量が節減され、低コストな太陽電池モジュールができる。集光系１３７としては、通常のマイクロレンズシート、フレネルレンズシートの他、自己組織化導波路ＳＯＬＮＥＴを適用することもできる。さらに、フィルム状ポリマバッテリと、積層などにより一体化すれば、蓄電効果つきの太陽電池となる。モジュール自体、フィルム状にできるため、上記ＷＩＳＥの一つともみなせ、身につけることも可能である。
【０１０８】
［第１７実施形態］
ＡＨＡ−ＳＯＲＴを利用して形成したディスプレイの断面図を第４８図に示した。液晶パネル１４０の場合は、波長フィルタ１３９の２次元アレイ状配置にＡＨＡ−ＳＯＲＴを利用する。集光系１３７によりバックライトを集光することにより、波長フィルタ１３９の面積を小さくし、フィルタ材料の節約ができると共に、パネルの明るさ向上が図れる。集光系１３７としては、通常のマイクロレンズアレイおよびフレネルレンズアレイの他、自己組織化導波路ＳＯＬＮＥＴを適用することができる。マイクロレンズアレイおよびフレネルレンズアレイの配置にもＡＨＡ−ＳＯＲＴが適用できる。液晶駆動用の薄膜トランジスタ（ＴＦＴ）１４１にもＡＨＡ−ＳＯＲＴが適用できる。特に高移動度トランジスタを用いる場合に有効である。すなわち、半導体ウエファ上に別途成長させた高性能ポリＳｉトランジスタ、Ｓｉトランジスタや化合物半導体トランジスタをパネルに移植することができる。その際、ウエファ上のトランジスタを高密度に作製することにより、１ウエファから多数のパネルにトランジスタが供給でき、材料・プロセスコストの節約ができる。
【０１０９】
ＬＥＤパネル１４２の場合は、薄膜ＬＥＤ１４３の２次元アレイ状配置にＡＨＡ−ＳＯＲＴを利用する。ＬＥＤは無機、有機いずれでも良い。ＴＦＴ１４１が必要な場合は、それにもＡＨＡ−ＳＯＲＴが利用できる。
【０１１０】
以上の通り、第８実施形態乃至第１７実施形態に記載の発明によれば、駆動ＩＣと光素子との高密度接合インタフェースを取ることが容易となる。また、それを利用した高密度・低コスト・高速な３次元オプトエレクトロニックマイクロシステムを提供することができる。
【０１１１】
また、光を光で制御するオールオプティカルな３次元オプトエレクトロニックマイクロシステム、それをベースとした波長変換システムを提供することができる。
【０１１２】
また、３次元オプトエレクトロニックマイクロシステムのマイクロフィルタの波長分解能を向上させることができる。
【０１１３】
また、接着強度にハイアラキを有する一連の接着層を用い、接着層の再利用が可能で、かつシンプルなプロセスで実現できる低コスト・省資源で安定性の高いマイクロ素子の移植方法を提供することができる。光スイッチ、波長スイッチ、光トランスミッタ、光レシーバ、光メモリ、光アンプなど各種機能の低コスト・省資源・高密度集積化を可能にする。ＯＥ−ＬＳＩ、ＯＥ−ＰＣＢ（プリント板）、ＯＥ−ＭＣＭ、スマートピクセル、３次元スタックＯＥ―ＭＣＭ、ＷＤＭトランシーバなどをはじめとするの３次元オプトエレクトロニックマイクロシステムの高密度・高速化をいっそう進展させることができる。
【０１１４】
さらに波及的効果として、マイクロ素子の埋め込みに支障をきたすことなくフィルムの力学的・熱的性質を制御できるようになる。
【０１１５】
また、ＰＣ、電話、カメラ、ディスプレイ、バッテリ、キーボードなどのシステム埋め込みフィルム・布・糸・リボン、さらに各種センサをも集積化した人工網膜、人工皮膚など幅広いウエアラブルシステムが実現できる。
【０１１６】
また、半導体材料の消費量が節約された低コストな太陽電池モジュールができる。
【０１１７】
また、フィルタ材料の節約、半導体材料の節約を伴う、高機能低コストディスプレイが実現できる。
【０１１８】
以上のように、本発明は、例えば、通信ネットワークの高速・大容量化に対処する大規模光スイッチングシステムに適用することができる。また、コンピュータの高速化、リコンフィギュアラブル化（ｒｅ−ｃｏｎｆｉｇｕｒａｂｌｅ）に対処する光スイッチングシステム、光配線ネットワークシステムに適用することができる。また、ＰＣ、電話、カメラ、ディスプレイ、バッテリ、キーボードなどのシステム埋め込みフィルム・布・糸・リボン、さらに各種センサをも集積化した人工網膜、人工皮膚など幅広いウエアラブルシステムが実現できる。
また、半導体材料の消費量が節約された低コストな太陽電池モジュールができる。
また、フィルタ材料の節約、半導体材料の節約を伴う、高機能低コストディスプレイが実現できる。
【０１１９】
【発明の効果】
本発明により、３Ｄマイクロオプトエレクトロニックシステム（３Ｄ−ＭＯＳ）をベースとした新アーキテクチャーにより、例えば、１０００ｘ１０００ｃｈ規模、マイクロｓ、ナノｓ級の高速光スイッチングシステムを提供することができる。
【０１２０】
また、多段露光による接着層の接着力制御を利用した低コストで安定性の高い薄膜素子の移植方法を提供することができる。
【０１２１】
さらに、光スイッチと駆動ＩＣのインタフェース部分の改良構造を提供すること、オールオプティカルな３次元オプトエレクトロニックマイクロシステムの基本構造を提供すること及び３次元オプトエレクトロニックマイクロシステムのマイクロフィルタの新構造を提供することができる。
【０１２２】
また、接着強度にハイアラキを有する一連の接着層を用い、接着層の再利用が可能で、かつシンプルなプロセスで実現できるマイクロ素子の移植配列方法「接着ハイアラキアシストＳＯＲＴ（ＡＨＡ−ＳＯＲＴ）」を提供することができる。
【０１２３】
また、これらを利用して、システムフィルム、システム糸、システム布、人工網膜・人工皮膚、太陽電池、ディスプレイを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による３次元マイクロ光スイッチングシステム(３Ｄ−ＭＯＳＳ)の断面および立体概略構造図である。
【図２】本発明の第１実施形態による３Ｄ−ＭＯＳＳの断面構造図である。
【図３】本発明の第１実施形態による３Ｄ−ＭＯＳＳの断面構造図である。
【図４】Ｂａｎｙａｎ網（バンヤン・ネットワーク）の模式図である。
【図５】本発明の第１実施形態によるＢａｎｙａｎ網の構造図である。
【図６】本発明の薄膜素子配置方法の概念の平面図である。
【図７】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その１）である。
【図８】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その２）である。
【図９】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その３）である。
【図１０】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その４）である。
【図１１】本発明の第２実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その５）である。
【図１２】本発明の第３実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その４'）である。
【図１３】本発明の第３実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その５'）である。
【図１４】本発明の第３実施形態による薄膜素子の配置方法を示す工程図（平面図と断面図）（その６）である。
【図１５】本発明の実施形態による接着剤の形成構造を示す断面図である。
【図１６】本発明の第２及び第３実施形態の変形実施形態による薄膜素子の配置方法を示す平面図である。
【図１７】本発明の第４実施形態によるフィラーの埋め込み構造を示す平面図である。
【図１８】本発明の第５実施形態によるＷｅａｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｆｏｒ Ｅｃｏｌｏｇｙ（ＷＩＳＥ）構造を示す平面図と立体図である。
【図１９】本発明の第５実施形態による機能フィルム/ガラス構造を示す平面図である。
【図２０】本発明の第６実施形態による集光型Ｓｏｌａｒ Ｓｙｓｔｅｍ構造を示す断面図である。
【図２１】本発明の第７実施形態によるディスプレイ構造を示す断面図である。
【図２２】本発明の第８実施形態による３次元オプトエレクトロニックマイクロシステムの断面および立体概略構造図である。
【図２３】本発明の第８実施形態による３次元オプトエレクトロニックマイクロシステムの断面構造図である。
【図２４】本発明の第８実施形態による３次元オプトエレクトロニックマイクロシステムの断面構造図である。
【図２５】ＶＷＯＩＣの動作模式図である。
【図２６】本発明の第８実施形態による３次元オプトエレクトロニックマイクロシステムの断面構造図である。
【図２７】本発明の第９実施形態によるオールオプティカルスイッチの平面図、およびオールオプティカル３次元オプトエレクトロニックマイクロシステムの立体概略構造図である。
【図２８】本発明の第９実施形態によるオールオプティカルスイッチの平面図、およびオールオプティカル３次元オプトエレクトロニックマイクロシステムの立体概略構造図である。
【図２９】本発明の第１０実施形態によるマイクロフィルタの平面図、および３次元オプトエレクトロニックマイクロシステムの立体概略構造図および断面図である。
【図３０】本発明のコア厚さテーパ形成方法の断面図である。
【図３１】本発明のマイクロ素子移植配列方法概念の平面図である。
【図３２】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その１）である。
【図３３】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その２）である。
【図３４】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その３）である。
【図３５】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その４）である。
【図３６】本発明の第１１実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その５）である。
【図３７】本発明の第１２実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その４'）である。
【図３８】本発明の第１２実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その５'）である。
【図３９】本発明の第１２実施形態によるマイクロ素子の配置方法を示す工程図（平面図と断面図）（その６）である。
【図４０】本発明の実施形態による接着層の形成構造を示す断面図である。
【図４１】本発明の実施形態による接着層の加工構造を示す断面図である。
【図４２】本発明の第１１及び第１２実施形態の変形実施形態によるマイクロ素子の配置方法を示す平面図である。
【図４３】本発明の第１３実施形態によるマイクロ素子の配置方法を示す工程図（断面図）である。
【図４４】本発明の第１４実施形態によるフィラーの埋め込み構造を示す平面図である。
【図４５】本発明の第１５実施形態によるＷｅａｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｓｙｓｔｅｍ ｆｏｒ Ｅｃｏｌｏｇｙ（ＷＩＳＥ）構造を示す平面図と立体図である。
【図４６】本発明の第１５実施形態による機能フィルム/ガラス構造を示す平面図である。
【図４７】本発明の第１６実施形態による集光型Ｓｏｌａｒ Ｓｙｓｔｅｍ構造を示す断面図である。
【図４８】本発明の第１７実施形態によるディスプレイ構造を示す断面図である。
【符号の説明】
１...３次元マイクロ光スイッチングシステム ２...オプトエレクトロニック層
２ａ...導波路 ２ｂ...縦型導波路 ２ｃ...４５°ミラー
２ｄ...マイクロレンズ ２ｅ...光スイッチ，可変波長フィルタ
２ｆ...ＩＣ ２Ａ...ブロック１ ２Ｂ...ブロック２
２Ｃ...ブロック３ ２Ｄ...ブロック４ ３...光基板
４...光 ５ａ...LSI ５ｂ...ビア ５ｃ...ｚ-コネクション
６ａ...第１段光スイッチ ６ｂ...第２段光スイッチ
６ｃ...第３段光スイッチ ６ｄ...第４段光スイッチ
６ｅ...第５段光スイッチ ６ｆ...第１段光接続
６ｇ...第２段光接続 ６ｈ...第３段光接続
６ｉ...第４段光接続 ７...基板 ８ａ...薄膜素子Ｉ
８ｂ...薄膜素子ＩＩ ８ｃ...薄膜素子ＩＩＩ
８ｄ...薄膜素子ＩＶ ８ｅ...薄膜素子Ｖ ８ｆ...薄膜素子ＶＩ
９ａ，９０ａ，９ａａ，９ｂａ，９１ａ，９１ａａ，９１ｂａ...接着層
９ｂ，９０ｂ，９ａｂ，９ｂｂ，９１ｂ，９１ａｂ，９１ｂｂ...ＵＶ照射された接着層
１０ａ...支持基板Ｓｕｂ−Ｉ．１ １０ｂ...支持基板Ｓｕｂ−ＩＩ．１
１１...ＵＶ光 １２ａ...支持基板Ｓｕｂ−Ｉ．２ １２ｂ...支持基板Ｓｕｂ−ＩＩ．２
１３ａ...支持基板Ｓｕｂ−Ｉ．２，ＵＶ照射された接着層，薄膜素子Ｉのアレイ
１３ｂ...支持基板Ｓｕｂ−ＩＩ．２，ＵＶ照射された接着層，薄膜素子ＩＩのアレイ
１３ｃ...薄膜素子ＩＩＩのアレイが配置された支持基板
１３ｄ...薄膜素子ＩＶのアレイが配置された支持基板
１３ｅ...薄膜素子Ｖのアレイが配置された支持基板
１３ｆ...薄膜素子ＶＩのアレイが配置された支持基板
１４...実基板 １５...集積支持基板 １６，１６１...実基板
１７ａ...UV透過性フィルム １７ｂ...ガラス，石英 １７ｃ...接着層
１８...フィラー １９...フィルム ２０...薄膜素子 ２１...太陽電池
２２...集光系 ２３...光 ２４ａ，２４ｂ，２４ｃ...フィルタ
２５...液晶パネル ２６...ＬＥＤパネル ２７...ＬＥＤ １０１...ＶＷＯＩＣ
１０１a...基板 １０１b...ＥＯスラブ導波路 １０１c...インタフェース層
１０１d...薄膜ＩＣ １０１e...短冊形電極 １０１e'...プリズム型電極
１０１f...ＩＣ−電極接合 １０１g...ＬＳＩ−ＩＣ接合 １０１h...対向電極
１０１i...導波路レンズ １０２...ＬＳＩ
１０３...３次元マイクロ光スイッチングシステム １０３ａ...縦型導波路
１０３ｂ...導波路 １０３ｃ...４５°ミラー/フィルタ
１０３ｄ...マイクロレンズ １０４，１０４'...オプトエレクトロニック層
１０５...光 １０５'...光 １０６...オールオプティカルスイッチ
１０７...非線形光学導波路 １０８...制御光
１０８'...制御光（増幅された信号光）
１０９...オールオプティカル３次元マイクロシステム
１０９a...導波路 １０９b...マスク １１０...波長変換素子
１１１ａ，ａ'...マイクロフィルタ １１１ｂ，ｂ'...導波路
１１１ｃ，ｃ'...オプティカルＺ−コネクション １１１ｄ，ｄ'...薄膜ＶＣＳＥＬ
１１１ｅ...フォトマスク １１１ｆ...露光 １１１ｇ...マスク １１１ｈ...有機ＣＶＤ
１１２a...光１ １１２b...光２ １１２ｃ...光３ １１３...基板
１１３a...薄膜光スイッチアレイ １１３a'...薄膜光スイッチ
１１３ｂ...薄膜マイクロレンズ １１３ｂ'...薄膜導波路レンズ
１１３c...薄膜マイクロフィルタ １１３ｄ...スラブ導波路 １１４ａ...マイクロ素子Ｉ
１１４ｂ...マイクロ素子ＩＩ １１４ｃ...マイクロ素子ＩＩＩ
１１４ｄ...マイクロ素子ＩＶ １１４ｅ...マイクロ素子Ｖ
１１４ｆ...マイクロ素子ＶＩ
１１５ａ，１１５０ａ，１１５ａａ，１１５ｂａ，１１５１ａ，１１５１ａａ，１１５１ｂａ...接着層
１１５ｂ，１１５０ｂ，１１５ａｂ，１１５ｂｂ，１１５１ｂ，１１５１ａｂ，１１５１ｂｂ...接着力が減衰された接着層
１１６ａ...支持基板Ｓｕｂ−Ｉ．１ １１６ｂ...支持基板Ｓｕｂ−ＩＩ．１
１１８ａ...支持基板Ｓｕｂ−Ｉ．２ １１８ｂ...支持基板Ｓｕｂ−ＩＩ．２
１１８ｃ...マイクロ素子ＩＩＩのアレイが配置された支持基板
１１８ｄ...マイクロ素子ＩＶのアレイが配置された支持基板
１１８ｅ...マイクロ素子Ｖのアレイが配置された支持基板
１１８ｆ...マイクロ素子ＶＩのアレイが配置された支持基板
１１９ａ...支持基板Ｓｕｂ−Ｉ．２，接着層，マイクロ素子Ｉのアレイ
１１９ｂ...支持基板Ｓｕｂ−ＩＩ．２，接着層，マイクロ素子ＩＩのアレイ
１２０...実基板 １２１...集積支持基板 １２２，１２２１...実基板
１２３ａ...支持フィルム １２３ｂ...ガラス，石英,Si Ｗａｆｅｒ,プラスチック
１２３ｃ...接着層 １２４...薄膜 １２５...凹凸面 １２６...光硬化性材料
１２７...剥離膜 １２８...遮光性薄膜 １２９...透光性基板
１３０...光 １３１...光効果部 １３２...支持基板 １３３...フィラー
１３４...フィルム １３５...マイクロ素子 １３６...太陽電池
１３７...集光系 １３８...光 １３９...フィルタ １４０...液晶パネル
１４１...ＴＦＴ １４２...ＬＥＤパネル １４３...ＬＥＤ
Claims (9)
- 光照射により接着力が低下する接着層を支持基板上に設ける工程と、
前記接着層を選択露光する工程と、
前記接着層の上に選択露光したパターンに応じて薄膜素子アレイ中の薄膜素子を移植する工程と、
前記接着層を再度露光して、前記移植された薄膜素子直下の前記接着層の接着力を低下させる工程と、
前記接着力が低下した接着層上の薄膜素子を実基板の接着層に移植する工程とを有する薄膜素子の移植方法。 - 前記支持基板の前記薄膜素子が設けられた面と反対側の面から光を照射して、前記接着層を再度露光することを特徴とする請求項１に記載の薄膜素子の移植方法。
- 支持基板上に設けられ、光照射により接着力が低下する接着層を選択的に露光する第１の工程と、
前記選択露光した接着層を第１の基体上にある第１の薄膜素子アレイに接触させる第２の工程と、
前記第１の薄膜素子アレイ中の一部の第１の薄膜素子を、前記選択露光した前記接着層上の露光パターンに応じて、前記第１の基体から前記支持基板上の前記接着層に選択的に移す第３の工程と、
前記接着層を再度露光して、前記第１の薄膜素子直下の前記接着層の接着力を低下させる第４の工程と、
前記薄膜素子アレイ中の前記接着力が低下した接着層上の第１の薄膜素子を実基板上の接着層に移す第５の工程と、を有する薄膜素子の移植方法。 - 前記第３の工程より後に、前記選択露光した接着層を第２の基体上にある第２の薄膜素子アレイに接触させ、前記選択露光した露光パターンに応じて前記第２の基体上にある前記第２の薄膜素子アレイ中の第２の薄膜素子を選択的に移す工程をさらに有し、
前記第５の工程では、前記第１及び第２の薄膜素子を前記実基板に移すことを特徴とする請求項３に記載の薄膜素子の移植方法。 - 前記第４の工程では、前記支持基板の前記薄膜素子が移された面と反対側の面から光を照射して、前記接着層を再度露光していることを特徴とする請求項３、又は４に記載の薄膜素子の移植方法。
- 支持基板上に設けられ、光照射により接着力が低下する接着層を選択的に露光する第１の工程と、
前記選択露光した接着層を第１の基体上にある第１の薄膜素子アレイに接触させ、前記第１の薄膜素子アレイ中の一部の第１の薄膜素子を前記第１の基体から前記選択露光した接着層上に露光パターンに応じて選択的に移植する第２の工程と、
前記選択露光した接着層を第２の基体上にある第２の薄膜素子アレイに接触させ、前記第２の薄膜素子アレイ中の第２の薄膜素子の一部を前記第２の基体から前記選択露光した接着層上に露光パターンに応じて選択的に移する第３の工程と、
前記接着層を再度露光して、前記第１及び第２の薄膜素子直下の前記接着層の接着力を低下させて、前記第１及び第２の薄膜素子を実基板上の接着層に移す第４の工程を有することを特徴とする薄膜素子の移植方法。 - 前記再度露光する工程では、前記支持基板の前記第１及び第２の薄膜素子が設けられた面と反対側の面から光を照射していることを特徴とする請求項６に記載の薄膜素子の移植方法。
- 前記薄膜素子が移植された後の前記支持基板上に残っている薄膜素子を他の実基板に移植することを特徴とする請求項１乃至７のいずれかに記載の薄膜素子の移植方法。
- 前記移植される薄膜素子の少なくとも一つが、１００μｍ以下の厚さの光スイッチ、可変波長フィルタ、導波路、マイクロミラー、マイクロフィルタ、マイクロレンズ、マイクロプリズム、縦型導波路、半導体レーザ、フォトディテクタ、光メモリ、光アンプ、フォトニッククリスタル、カラーフィルタ、薄膜トランジスタ、発光素子、ＩＣ、ＬＳＩ、コンデンサ、インダクタ、抵抗、電歪素子、圧電素子、太陽電池、フィラー、バイオ素子、又はバイオセンサであることを特徴とする請求項１乃至８のいずれかに記載の薄膜素子の移植方法。
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