JP4016172B2

JP4016172B2 - DATA RECORDING / REPRODUCING DEVICE, EXTERNAL SYNCHRONIZATION METHOD, SIGNAL DELAY DEVICE, AND SIGNAL DELAY METHOD

Info

Publication number: JP4016172B2
Application number: JP15618099A
Authority: JP
Inventors: 徹衛藤; 竜雄月田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-06-03
Filing date: 1999-06-03
Publication date: 2007-12-05
Anticipated expiration: 2019-06-03
Also published as: JP2000348436A

Description

【０００１】
【発明の属する技術分野】
この発明は、複数の出力ポートから出力される信号の遅延量を、それぞれ独立且つ詳細に制御することができるようなデータ記録再生装置および外部同期方法、ならびに、信号遅延装置および信号遅延方法に関する。
【０００２】
【従来の技術】
近年では、テレビジョン放送において映像および音声信号をディジタル方式で伝送する、ディジタル放送などの普及により、情報提供の多チャンネル化が進行している。多チャンネル化に伴い、１台のビデオデータおよび／またはオーディオデータ（以下、Ａ／Ｖデータと記述する）記録再生装置によって、複数のＡ／Ｖデータの並列的な記録および再生、ならびに、記録しながらの再生などを行うことが要求されてきている。そして、この要求を満たすために、ハードディスクなどのランダムアクセス可能な記録媒体を用いてＡ／Ｖデータを記録するビデオサーバ（以下、Ａ／Ｖ(Audio and/or Video)サーバと記述する）と称される装置が普及しつつある。
【０００３】
Ａ／Ｖサーバでは、それぞれ独立にＡ／Ｖデータの入出力を有する複数の入出力を有する。これら複数の入出力ポートには、複数台のカメラや送出装置、編集装置などがそれぞれ接続される。例えば、複数台のカメラの撮影によるビデオデータがそれぞれの入出力ポートから入力され、モニタに表示されると共に、記録媒体に記録される。同時に、記録媒体から所定のＡ／Ｖデータが読み出され、入出力ポートを介して編集装置に送られて編集される。さらに、所定の制御により選択されたＡ／Ｖデータが記録媒体から読み出され、入出力ポートを介して送出装置に送られる。Ａ／Ｖサーバは、記録媒体に対するこれら複数のアクセスを、同時に処理することができるようにされている。
【０００４】
図６は、従来技術によるＡ／Ｖサーバの一例の構成を示す。記録再生部１０７は、複数のハードディスクドライブが連携して動作するようにされた、ハードディスクアレイからなり、入力ポート１０１Ａおよび１０１Ｃから入力されたビデオデータを記録ならびに蓄積すると共に、蓄積されたビデオデータの再生を行う。記録再生部１０７は、上述した各ポートに割り当てられたタイムスロットでアクセスを制御することによって、複数の入出力を並列的に処理できるようにされている。記録再生部１０７に対して、データ入力用のバス１４０とデータ出力用のバス１４１とが接続される。これらバス１４０および１４１は、記録再生部１０７に対するコマンドや記録再生部１０７からのステータスデータなども伝送される。
【０００５】
ファイルシステム１０６は、記録再生部１０７に記録ならびに蓄積されるビデオデータの管理などを行う。ファイルシステム１０６は、Ａ／Ｖサーバ２００の全体を制御ならびに管理する制御部１０８に接続される。制御部１０８に、バス１４２が接続される。また、制御部１０８に対してコントロールパネル１０５が接続される。コントロールパネル１０５は、パネル面に設けられたスイッチやダイヤルなどの操作子を操作することで、所定の制御信号が出力され、制御部１０８に対して所定の指示が送られる。
【０００６】
外部同期信号として供給された信号ＲＥＦがタイミングジェネレータ１０２に供給される。タイミングジェネレータ１０２では、供給された信号ＲＥＦから水平同期信号Ｈを抜き出し、Ａ／Ｖサーバ２００の内部基準信号とする。この基準信号は、各ポート１０１Ａ〜１０１Ｄに供給される。
【０００７】
このＡ／Ｖサーバ２００は、Ａ／Ｖデータの入力を行う複数の入力ポート１０１Ａ、１０１Ｃと、Ａ／Ｖデータの出力を行う複数の出力ポート１０１Ｂ、１０１Ｄとを有する。
【０００８】
入力ポート１０１Ａについて説明する。入力されたビデオデータは、圧縮符号化回路１３１で所定の方式で圧縮符号化を施され、バッファメモリ１３０に一時的に溜め込まれる。制御回路１３２は、記録再生部１０７に対してデータの記録ならびに蓄積の指示を出す。そして、バッファメモリ１３０のアクセス制御を行い、割り当てられたタイムスロットのときにバッファメモリ１３０からデータを読み出し、バス１４０に出力する。なお、入力ポート１０１Ｃは、入力ポート１０１Ａと同様の構成を有する。
【０００９】
次に、出力ポート１０１Ｂについて説明する。なお、出力ポート１０１Ｄも、出力ポート１０１Ｂと同様の構成からなる。外部からの制御信号が制御回路１２３に供給される。この制御信号によりビデオデータの再生が指示されると、バス１４２を介して、制御回路１２３と、制御部１０８およびファイルシステム１０６との通信が行われる。それと共に、制御回路１２３は、バス１４０を介して記録再生部１０７にビデオデータの再生を指示する。制御回路１２３によりバッファメモリ１２０のアクセスが制御され、記録再生部１０７から読み出されたデータがバッファメモリ１２０に溜め込まれる。制御回路１２３の制御によりバッファメモリ１２０に溜め込まれたＡ／Ｖデータが読み出され、復号回路１２１に供給され、復号される。
【００１０】
復号回路１２１から、復号されたＡ／Ｖデータが出力されバッファ１２２に溜め込まれる。また、復号回路１２１からビデオ信号のラインの先頭を示す信号Ｈが出力され、バッファ１２２に供給される。一方、タイミングジェネレータ１０２で水平同期信号Ｈに基づき生成された基準信号がタイミングジェネレータＴＧ１２４に供給され、出力ポート１０１Ｂの各部に対するタイミング信号が生成される。このタイミング信号に基づきバッファ１２２からのＡ／Ｖデータの読み出しが制御される。バッファ１２２から読み出されたＡ／Ｖデータは、ビデオ出力として出力される。
【００１１】
図７は、上述の図６におけるバッファ１２２をより詳細に示す。バッファ１２２は、ビデオデータの１ライン分、すなわち、５２５本／ラインのシステムでは１７１６サンプル、６２５本／ラインのシステムでは１７２８サンプルが格納可能なＦＩＦＯ１２５からなる。復号回路１２１からＦＩＦＯ１２５に供給されるサンプルは、復号回路１２１から出力された水平同期信号Ｈが基準とされ、ＦＩＦＯ１２５の先頭から書き込まれる。
【００１２】
また、ＴＧ１２４からＦＩＦＯ１２５に対して、クロック周波数が２７ＭＨｚのシステムクロックおよびリードリセット信号が供給される。リードリセット信号は、タイミングジェネレータ１０２から供給された水平同期信号Ｈに基づきＴＧ１２４で生成されたタイミング信号の一つである。
【００１３】
図８は、このバッファ１２２の一例の動作を示すタイミングチャートである。システムクロック単位で処理がなされ、ライトリセット信号に伴いラインの先頭のサンプルのデータが書き込まれ、以降、順次サンプルが書き込まれる。一方、ＦＩＦＯ１２５に格納されたサンプルは、リードリセット信号の次のクロックがラインの先頭とされて、順次読み出される。
【００１４】
上述の構成において、図６に示されるように、コントロールパネル１０５から制御部１０８を介してタイミングジェネレータ１０２に制御信号が供給される。この制御信号に制御され、タイミングジェネレータ１０２から出力される基準信号に遅延を与えることができる。したがって、各出力ポート１０１Ｂ、１０２Ｄにおいて、タイミングジェネレータＴＧ１２４で生成されたタイミング信号が遅延され、ＦＩＦＯ１２５からの読み出しのタイミングが遅延される。これにより、出力ポート１０１Ｂから出力されるビデオデータの、クロック単位での遅延が行われる。
【００１５】
【発明が解決しようとする課題】
従来では、複数の出力ポートを有するマルチチャンネルのアクセスが可能なＡ／Ｖサーバにおいては、機器に供給される１系統の外部同期信号ＲＥＦに全てのポートが同期する。そのため、各ポートの出力タイミングは、外部同期信号ＲＥＦに対する遅延量が全てのポートにおいて同一であった。したがって、例えば、各ポートの出力のそれぞれが異なるシステムに分配された場合に、各ポートでその出力先のシステムに最適な遅延量を得ることができないという問題点があった。
【００１６】
このような場合、従来では、最適な遅延量を得ることができない出力ポートからの出力に対して、遅延を可変とすることが可能な機器を接続する必要が生じることがあるという問題点があった。
【００１７】
さらに、従来では、上述したように、出力データを一旦ＦＩＦＯ１２５に溜め込み、ＦＩＦＯ１２５の読み出しタイミングをクロック単位で制御することによって、出力ポートから出力される出力データに遅延を与えていた。すなわち、各出力ポートにおいて、遅延の可変の最小単位は、２７ＭＨｚ（略３７ｎｓ）であった。
【００１８】
しかしながら、各ポートからの出力信号がアナログ信号の場合、可変の最小単位が１ｎｓ以下である必要がある。例えば、アナログ信号出力に対してアナログ信のラウタなどを接続する場合、信号の遅延量の最小単位が１ｎｓ以下でなければ、ラウタの入力同士で位相を合わせることができず、ラウタの出力でノイズになってしまうという問題点があった。
【００１９】
したがって、この発明の目的は、複数の出力ポートのそれぞれで遅延量が独立して設定できると共に、遅延量を１ｎｓ以下の間隔で可変できるようなデータ記録再生装置および外部同期方法、ならびに、信号遅延装置および信号遅延方法を提供することにある。
【００２０】
【課題を解決するための手段】
この発明は、上述した課題を解決するために、ノンリニアアクセスが可能な記録媒体を有し、複数の入出力手段が割り当てられたタイムスロットで入力されたデータを記録媒体に書き込み、記録媒体に書き込まれたデータを割り当てられたタイムスロットで読み出すデータ記録再生装置において、ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力手段と、複数の出力手段にそれぞれ設けられた、出力手段から出力される信号を遅延させる遅延手段とを有し、遅延手段は、システムクロックに同期して所定のレベル範囲内で一定値毎にレベルが増加する階段状データを生成し、該階段状データの生成の際に該階段状データの１段目のレベルを設定データに応じて決定し、該階段状データに対してローパスフィルタ処理を施し、該ローパスフィルタ処理の結果に基づき上記遅延の遅延量を設定するようにされ、複数の出力手段それぞれの遅延手段に対し、遅延の遅延量を互いに独立に設定するようにしたことを特徴とするデータ記録再生装置である。
【００２１】
また、この発明は、ノンリニアアクセスが可能な記録媒体を有し、複数の入出力手段が割り当てられたタイムスロットで入力されたデータを記録媒体に書き込み、記録媒体に書き込まれたデータを割り当てられたタイムスロットで読み出すデータ記録再生装置による複数の出力手段での外部同期方法において、ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力のステップと、出力のステップから出力される信号を遅延させる遅延のステップと、複数の出力のステップそれぞれの遅延のステップに対し、互いに独立に、遅延の遅延量を設定する設定のステップとを有し、遅延のステップは、システムクロックに同期して所定のレベル範囲内で一定値毎にレベルが増加する階段状データを生成し、該階段状データの生成の際に該階段状データの１段目のレベルを設定データに応じて決定し、該階段状データに対してローパスフィルタ処理を施し、該ローパスフィルタ処理の結果に基づき上記遅延の遅延量を設定するようにしたことを特徴とする外部同期方法である。
【００２２】
また、この発明は、所定のクロック周波数のクロックで伝送されるデータを指示された遅延量で遅延させる信号遅延装置において、所定のクロック周波数のクロックで伝送されるデータを順次格納するデータ格納手段と、クロックよりも短い間隔を単位として可変に設定される遅延量を反転させた値に対して、クロックのタイミングで所定値ずつ段階的に増加する値を順次加算する加算手段と、加算手段の出力にローパスフィルタ処理を施した結果と、所定のしきい値とを比較する比較手段と、比較手段の比較結果に基づきパルスを生成するパルス生成手段とを有し、パルス生成手段によって生成されたパルスによってデータ格納手段からデータを読み出すタイミングを制御し、データ格納手段から読み出されたデータが遅延量に応じてクロックよりも短い間隔を単位として遅延されるようにしたことを特徴とする信号遅延装置である。
【００２３】
また、この発明は、所定のクロック周波数のクロックで伝送されるデータを指示された遅延量で遅延させる信号遅延方法において、所定のクロック周波数のクロックで伝送されるデータをデータ格納手段に順次格納するステップと、クロックよりも短い間隔を単位として可変に設定される遅延量を反転させた値に対して、クロックのタイミングで所定値ずつ段階的に増加する値を順次加算する加算のステップと、加算のステップの出力にローパスフィルタ処理を施した結果と、所定のしきい値とを比較する比較のステップと、比較のステップの比較結果に基づきパルスを生成するパルス生成のステップとを有し、パルス生成のステップによって生成されたパルスによってデータ格納手段からデータを読み出すタイミングを制御し、データ格納手段から読み出されたデータが遅延量に応じてクロックよりも短い間隔を単位として遅延されるようにしたことを特徴とする信号遅延方法である。
【００２４】
上述したように、請求項１に記載の発明は、ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力手段に、出力信号を遅延させる遅延手段をそれぞれ設け、遅延手段のそれぞれに対して、遅延の遅延量を互いに独立に設定するようにしているため、複数の出力手段によって互いに異なるシステムに出力信号を出力する際にも、それぞれのシステムに適合して同期をとることができる。
【００２５】
また、請求項４に記載の発明は、ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力によって出力される信号を遅延させ、複数の出力それぞれの遅延の遅延量を、互いに独立に設定するようにされているため、複数の出力によって互いに異なるシステムに出力信号を出力する際にも、それぞれのシステムに適合して同期をとることができる。
【００２６】
また、請求項５および６に記載の発明は、クロックよりも短い間隔を単位として可変に設定される遅延量を反転させた値に対して、クロックのタイミングで所定値ずつ段階的に増加する値を順次加算し、加算結果にローパスフィルタ処理を施した結果と所定のしきい値とを比較し、比較結果に基づき生成されたパルスによって、所定のクロック周波数のクロックで伝送されデータ格納手段に順次格納されたデータの読み出しタイミングが制御されるため、遅延量を変化させることで、データ格納手段から読み出されたデータをクロックより短い間隔で遅延させることができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。この発明では、各ポートで並列的に入出力を行うようにされた、複数の入出力ポートを有するＡ／Ｖサーバにおいて、出力ポートのそれぞれに遅延手段を設け、出力データの遅延量を互いに独立して制御できるようにした。また、遅延手段は、クロック単位で遅延量を設定する第１の遅延手段と、クロック単位より短い間隔で遅延量を設定する第２の遅延手段とからなり、システムクロック以上の精度で遅延量を設定可能なようにした。
【００２８】
図１は、この発明が適用されたＡ／Ｖサーバ１の一例の構成を示す。記録再生部３は、複数のハードディスクドライブが連携して動作するようにされた、ハードディスクアレイからなり、入力ポート２Ａおよび２Ｃから入力されたビデオデータを記録ならびに蓄積すると共に、蓄積されたビデオデータの再生を行う。記録再生部３に対して、データ入力用のバス４とデータ出力用のバス５とが接続される。これらバス４および５は、記録再生部３に対するコマンドや記録再生部３からのステータスデータなども伝送される。
【００２９】
Ａ／Ｖサーバ１において、各ポート２Ａ〜２Ｄのそれぞれにタイムスロットが割り当てられる。各ポート２Ａ〜２Ｄによって、それぞれに割り当てられたタイムスロットで記録再生部３にアクセスが行われ、複数の入出力が時分割で並列的に処理される。したがって、各ポート２Ａ〜２Ｄが同時に入出力を行うことができる。
【００３０】
ファイルシステム８は、記録再生部３に記録ならびに蓄積されるビデオデータの管理などを行う。ファイルシステム８は、Ａ／Ｖサーバ１の全体を制御ならびに管理する制御部７に接続され、制御部７は、バス６に接続される。また、制御部７に対してコントロールパネル９が接続される。
【００３１】
コントロールパネル９は、パネル面に、各種スイッチやダイヤルといった、このＡ／Ｖサーバ１の動作などを制御するための各種操作子が設けられる（図示しない）。これらの、パネル面に設けられた各種操作子を操作することで、所定の制御信号が出力され、制御部７に対して所定の指示が送られる。また、図示は省略するが、コントロールパネル９のパネル面には、例えば蛍光表示管や液晶パネルなどからなる表示装置が設けらる。表示装置には、Ａ／Ｖサーバ１の状態や各種操作に対応した表示がなされる。
【００３２】
外部同期信号として供給された信号ＲＥＦがタイミングジェネレータ１０に供給される。タイミングジェネレータ１０では、供給された信号ＲＥＦから水平同期信号Ｈを抜き出し、Ａ／Ｖサーバ１の内部基準信号とする。この基準信号は、各ポート２Ａ〜２Ｄに供給される。
【００３３】
このＡ／Ｖサーバ１は、Ａ／Ｖデータの入力を行う複数の入力ポート２Ａ、２Ｃと、Ａ／Ｖデータの出力を行う複数の出力ポート２Ｂ、２Ｄとを有する。
【００３４】
入力ポート２Ａについて説明する。入力されたビデオデータは、圧縮符号化回路２１で所定の方式で圧縮符号化を施され、バッファメモリ２０に一時的に溜め込まれる。制御回路１３２は、記録再生部３に対してデータの記録ならびに蓄積の指示を出す。そして、バッファメモリ２０のアクセス制御を行い、割り当てられたタイムスロットのときにバッファメモリ２０からデータを読み出し、バス４に出力する。なお、入力ポート２Ｃは、入力ポート２Ａと同様の構成を有する。
【００３５】
次に、出力ポート２Ｂについて説明する。なお、出力ポート２Ｄも、出力ポート２Ｂと同様の構成からなる。外部からの制御信号が制御回路２２に供給される。この制御信号によりビデオデータの再生が指示されると、バス６を介して、制御回路２２と、制御部７およびファイルシステム８との通信が行われる。それと共に、制御回路２２は、バス４を介して記録再生部３にビデオデータの再生を指示する。制御回路２２によりバッファメモリ３０のアクセスが制御され、記録再生部３から読み出されたデータがバッファメモリ３０に溜め込まれる。制御回路２２の制御によりバッファメモリ３０に溜め込まれたＡ／Ｖデータが読み出され、復号回路３１に供給され、復号される。
【００３６】
復号回路３１から、復号されたＡ／Ｖデータが出力されバッファ３２に溜め込まれる。また、復号回路３１からビデオ信号のラインの先頭を示す信号Ｈが出力され、バッファ３２に供給される。一方、タイミングジェネレータ１０で水平同期信号Ｈに基づき生成された基準信号がタイミングジェネレータＴＧ３４に供給され、出力ポート２Ｂの各部に対するタイミング信号が生成される。このタイミング信号に基づきバッファ３２からのＡ／Ｖデータの読み出しが制御される。バッファ３２から読み出されたＡ／Ｖデータは、ビデオ出力として出力される。
【００３７】
この実施の一形態においては、図６を用いて既に説明した従来例の構成とは異なり、信号ＲＥＦが供給されるタイミングジェネレータ１０では、コントロールパネル９による制御がなされない。タイミングジェネレータ１０は、供給された信号ＲＥＦから水平同期信号Ｈを抽出し、抽出された信号Ｈを各ポート２Ａ〜２Ｄにそのまま出力する。
【００３８】
各ポート２Ｂおよび２Ｄにおけるビデオ出力に対する信号Ｈの遅延処理は、出力ポート２Ｂおよび２Ｄのそれぞれに設けられたタイミングジェネレータ３４で、各々行われる。コントロールパネル９では、出力ポート２Ｂおよび２Ｄのそれぞれに対して個別にビデオ出力の遅延量を設定することができる。遅延量の設定値は、例えばバス６を介して、出力ポート２Ｂおよび２Ｄの制御部３３にそれぞれ供給される。各ポート２Ｂおよび２Ｄでは、制御部３３からタイミングジェネレータ３４に対して遅延量の設定値が供給され、タイミングジェネレータ３４では、供給された設定値に基づく遅延量の制御が行われる。
【００３９】
タイミングジェネレータ３４は、システムクロック単位で遅延量を制御する第１の遅延手段と、システムクロックより短い間隔で遅延量を制御する第２の遅延手段を有する。図２は、第１の遅延手段の一例の構成を示す。加算器５０において、出力データのクロック単位での遅延を設定するディレイ設定データに所定のオフセット値が加算される。加算器５０の加算結果がアップカウンタ５１に対してカウンタのロード値として供給される。
【００４０】
アップカウンタ５１は、クロック端子に供給された例えばクロック周波数が２７ＭＨｚのシステムクロックでカウントを行う。イネーブル端子に供給されるイネーブル信号によって、カウントの開始および停止が指示される。ロード端子に信号Ｈが供給されると、ロードデータ端子に供給された上述のロード値からのカウントが開始される。カウント出力は、デコーダ５２および５３に供給される。
【００４１】
デコーダ５２および５３には、予め所定の値「ＡＡ」がセットされている。デコーダ５２は、アップカウンタ５１の出力が値「ＡＡ」になったらパルスを出力し、デコーダ５３は、アップカウンタ５１の出力が値「ＡＡ＋１」になったら、アップカウンタ５１のイネーブル端子に対してイネーブル信号を出力する。こうすると、加算器５０に入力されるディレイ設定データに基づき、クロック単位で出力が遅延される。クロック周波数が２７ＭＨｚであるこの例では、略３７ｎｓ単位で出力が遅延される。
【００４２】
図３は、上述した第２の遅延手段の一例の構成を示す。また、図４は、第２の遅延手段の各部における信号の一例を示すタイムチャートである。この第２の遅延手段は、例えば上述の第１の遅延手段の後段に直列的に接続され、第１の遅延手段によって遅延された信号Ｈに対して、さらに、システムクロックより短い間隔の遅延を与える。例えばシステムクロックの１／２の、１３．５ＭＨｚをクロック周波数とするクロックが、ダウンカウンタであるカウンタ６０と、３ビットのカウントを行う３ビットカウンタに供給される。
【００４３】
カウンタ６０のロード端子に、図４Ａに示される、第１の遅延手段のデコーダ５２から出力された信号Ｈが供給される。また、システムフェイズデータがロードデータ端子に供給され、ロード端子に供給された信号Ｈをトリガとしてカウンタ６０にロードされる。システムフェイズデータは、この第２の遅延手段での遅延量を設定するための、１８ビットのデータである。カウンタ６０のロードデータ端子には、システムフフェイズデータの上位側１０ビットが供給される。一方、システムフェイズデータの下位側の８ビットは、反転回路６２で値を反転され、ビット加算器７３の端子ｂ７−ｂ０に供給される。
【００４４】
なお、システムフェイズデータは、例えばコントロールパネル９上で所定の操作を行うことにより、各ポート毎に可変的に値を設定することができる。設定されたシステムフェイズデータは、コントロールパネル９から制御部７およびバス６を介して、例えば出力ポート２Ｂの制御部３３に供給され、タイミングジェネレータＴＧ３４に渡される。システムフェイズデータの上位側１０ビットは、ビデオ信号の１ラインの第８５８サンプル（ＮＴＳＣの場合）あるいは第８６４サンプル（ＰＡＬの場合）をカバーする。
【００４５】
カウンタ６０で、信号Ｈのタイミング毎にシステムフェイズデータがロードされ、システムクロックの１／２の、１３．５ＭＨｚをクロック周波数とするクロックで、値が「０」になるまでダウンカウントされる。カウンタ６０の出力は、３ビットカウンタ６１のリセット端子に供給される。図４Ｂは、カウンタ６０の出力の一例を示す。カウンタ６０では、ダウンカウント中は「０」が出力され、カウント値が「０」になると、３ビットカウンタ６１に対してリセット信号が出力される。
【００４６】
３ビットカウンタ６１では、リセット信号をトリガとして、１３．５ＭＨｚの周波数のクロックに基づきアップカウントが行われる。最下位の１ビットが端子Ｑ₀から出力され、ビット加算器７３の端子ｂ８に供給される。中位の１ビットが端子Ｑ₁から出力され、ビット加算器７３の端子ｂ９に供給される。最上位の１ビットが端子Ｑ₂から出力される。最上位の１ビットは、反転されて３ビットカウンタ６１のイネーブル端子に供給される。すなわち、３ビットカウンタ６１は、リセット信号をトリガとして「０」〜「３」をカウントする。
【００４７】
ビット加算器７３では、端子ｂ７−ｂ０に供給された８ビットのデータを下位側にし、端子ｂ８、ｂ９に供給されたデータをそれぞれ９、１０ビット目として３入力をビット加算し、セレクタ６３の端子Ｔに供給する。一方、セレクタ６３の端子Ｒ、端子Ｓには、それぞれ固定値「０」および「１０２３」が供給される。
【００４８】
セレクタ６３は、図５に一例が示されるように、カウンタ６０に入力される信号Ｈ（図３の点Ｅおよび図４Ａ）と、３ビットカウンタ６１の端子Ｑ₂の出力（図３の点Ｄおよび図４Ｂ）とに基づき、端子Ｒ、ＳおよびＴが切り替えられる。端子Ｑ₂の出力が’Ｈ’状態で端子Ｒが選択され、信号Ｈの立ち下がりエッジで端子Ｓが選択される。端子Ｑ₂の出力が’Ｌ’状態で、端子Ｔが選択される。
【００４９】
セレクタ６３からの出力信号の一例を図４Ｃに示す。信号Ｈの立ち下がりエッジで端子Ｓが選択され、セレクタ６３から値「０」が出力される。３ビットカウンタ６１で値「０」〜「３」までのカウントが行われている間は、端子Ｑ₂の出力が’Ｌ’状態であり、端子Ｔが選択される。３ビットカウンタ６１の出力が「０」のときには、ビット加算器７３から供給される１０ビットの上位２ビットが共に「０」であり、セレクタ６３からは、システムフェイズデータの下位８ビットを反転した値（図４Ｃの値ａ）が出力される。以降、３ビットカウンタ６１でカウントアップされる毎にビット加算器７３から供給される１０ビットの上位２ビットが１ずつインクリメントされ、値ａに順次、値「２５６」が加算される。端子Ｔが選択されている間は、この値がセレクタ６３から出力される。３ビットカウンタ６１のカウント値が３ビットに桁上がりすると、セレクタ６３で端子Ｒが選択され、値「１０２３」が出力される。このようにして、図４Ｃに示される、時間軸に対して階段状に値が変化するデータが生成される。
【００５０】
セレクタ６３の出力がＤ／Ａコンバータ６４でアナログ信号に変換され、ローパスフィルタ６５を介してコンパレータ６６に供給される。Ｄ／Ａ変換器６４から出力された、図４Ｃのような階段状の信号がローパスフィルタ処理で滑らかにされ、図４Ｄに一例が示されるような信号にされる。
【００５１】
コンパレータ６６では、所定の電圧値６７をしきい値として、ローパスフィルタ６５から供給された信号とこのしきい値とが比較される。図４Ｅは、コンパレータ６６の出力信号の一例を示す。信号がしきい値を越える点で反転する信号が出力される。
【００５２】
コンパレータ６６の出力が位相比較器６８に供給される。この位相比較器６８と、ローパスフィルタ６９、周波数が２７ＭＨｚのシステムクロックで動作するＶＣＯ(Voltage Controlled Oscillator) ７０および分周器７１とでＰＬＬ(Phase Locked Loop) ７５が構成される。ＶＣＯ７０は、周波数が２７ＭＨｚのシステムクロックで動作する。また、分周器７１は、供給された信号を、ビデオ信号の１ラインのサンプル数に応じた分周比で分周する。例えば、ビデオ信号がＮＴＳＣの場合には、分周比が１／１７１６とされる。
【００５３】
上述のＰＬＬ７５の出力がエッジ検出回路７２に供給され、信号のエッジが検出される。図４Ｆは、エッジ検出回路７２の出力信号の一例を示す。このように、エッジ検出回路７２からは、図４Ａに示す、カウンタ６０に入力される信号に対して、コンパレータ６６での比較結果に応じた遅延が与えられた信号Ｈ’が出力される。この信号Ｈ’が出力ポート２Ｂのバッファ３２からのデータの読み出しの基準信号となる。
【００５４】
図４Ｆに示される出力信号の遅延量は、上述したように、システムフェイズデータに応じて変化させることができる。次に、上述の第２の遅延手段による遅延をより具体的に説明し、出力信号の遅延量を変化させる方法について説明する。
【００５５】
例えば、システムフェイズデータを「００００００００１１０００１１１１１」とする。このデータの上位側１０ビットは、値が４であり、カウンタ６０にこのシステムフェイズデータがロードされてから４クロック目に、システムフェイズデータの下位側８ビットを反転したデータ「１１１０００００」（＝２２４）が出力される。そして、セレクタ６３から、３ビットカウンタ６１からの出力に基づき、２２４＋２５６＝４８０、２２４＋２５６＋２５６＝７３６、２２４＋（２５６＋２５６）＋２５６＝９９２と出力され、最後に端子Ｒが選択され、「１０２３」が出力される。
【００５６】
次に、システムフェイズデータを「１」だけ増加させ、「００００００００１１００１０００００」とする。この場合、下位側８ビットを反転させたデータは、「１１０１１１１１」（＝２２３）となり、これが４クロック目に出力されることになる。このデータに、上述のように順に２５６を加えて、２２３、４７９、７３５、９９１、１０２３というデータを生成する。このデータを、上述したＤ／Ａ変換器６４およびローパスフィルタ６５を介し、コンパレータ６６に供給し、コンパレータ６６の出力をＰＬＬ７５に供給することで、システムフェイズデータを「１」変化させたことにより、位相が僅かにシフトされたパルスを得ることができる。
【００５７】
他の例として、システムフェイズデータの値が「００００００１１１１１１１１１１１１」から「０００００１００００００００００００」に変わった場合も、システムフェイズデータがロードされたポイントから１５クロック目で、セレクタ６３から０、２５６、５１２、７６８、１０２３と出力されるデータが、ロードポイントから１６クロック目で、２５５、５１１、７６７、１０２２、１０２３となり、滑らかに変化することが分かる。
【００５８】
システムフェイズデータを「１」、変化させることは、最終的に出力される信号Ｈ’の位相を、周波数が１３．５ＭＨｚの１クロック分の時間である７４ｎｓを２５６等分した０．２９ｎｓだけ変化させることに相当する。したがって、システムクロックよりはるかに細かい単位で、出力される信号Ｈ’の位相を変化させることが可能となる。
【００５９】
このように、第１の遅延手段と第２の遅延手段とを直列的に接続し、出力された信号Ｈ’をバッファ３２の読み出しの基準信号とすることで、例えば粗調整として第１の遅延手段によるシステムクロック単位、すなわち略３７ｎｓ単位、微調整として第２の遅延手段による１ｎｓ未満で、出力信号の遅延を調整することができる。
【００６０】
【発明の効果】
以上説明したように、この発明が適用されたＡ／Ｖサーバでは、複数の出力ポートのそれぞれに出力信号の遅延手段が設けられる。そのため、コントロールパネルからの操作により、各々の出力ポートで互いに独立して出力信号の遅延を調整することができるという効果がある。
【００６１】
また、この発明によれば、複数の出力ポートのそれぞれに設けられる遅延手段は、システムクロック単位で遅延量を調整できる第１の遅延手段と、例えば１ｎｓ未満といったシステムクロックより小さい単位で遅延量を調整できる第２の遅延手段とから構成される。そのため、それぞれの出力ポートに遅延量の調整用の機器を用いること無く、Ａ／Ｖサーバを用いたシステムを構成することができる効果がある。
【図面の簡単な説明】
【図１】この発明が適用されたＡ／Ｖサーバの一例の構成を示すブロック図である。
【図２】システムクロック単位で遅延量を制御する第１の遅延手段の一例の構成を示すブロック図である。
【図３】システムクロックより短い間隔で遅延量を制御する第２の遅延手段の一例の構成を示すブロック図である。
【図４】第２の遅延手段の各部における信号の一例を示すタイムチャートである。
【図５】セレクタの切り替えタイミングを説明するためのタイムチャートである。
【図６】従来技術によるＡ／Ｖサーバの一例の構成を示すブロック図である。
【図７】出力ポートのバッファの一例の構成を示すブロック図である。
【図８】出力ポートのバッファの一例の動作を示すタイミングチャートである。
【符号の説明】
１・・・Ａ／Ｖサーバ、２Ａ，２Ｃ・・・入力ポート、２Ｂ，２Ｄ・・・出力ポート、３・・・記録再生部、７・・・制御部、８・・・ファイルシステム、９・・・コントロールパネル、１０・・・タイミングジェネレータ、２０・・・バッファメモリ、２１・・・圧縮回路、２２・・・制御部、３０・・・バッファ、３１・・・復号回路、３２・・・バッファ、３３・・・制御部、３４・・・タイミングジェネレータＴＧ、５０・・・加算器、５１・・・アップカウンタ、６０・・・カウンタ、６１・・・３ビットカウンタ、６２・・・反転回路、６３・・・セレクタ、６６・・・コンパレータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data recording / reproducing apparatus and an external synchronization method, and a signal delay apparatus and a signal delay method that can individually and in detail control delay amounts of signals output from a plurality of output ports.
[0002]
[Prior art]
In recent years, with the spread of digital broadcasting, which transmits video and audio signals in a digital manner in television broadcasting, the provision of information in multiple channels has progressed. Along with the increase in the number of channels, a single video data and / or audio data (hereinafter referred to as A / V data) recording / reproducing apparatus records and reproduces a plurality of A / V data in parallel and records them. However, there has been a demand for performing playback and the like. In order to satisfy this requirement, it is referred to as a video server (hereinafter referred to as an A / V (Audio and / or Video) server) that records A / V data using a randomly accessible recording medium such as a hard disk. Devices are becoming popular.
[0003]
The A / V server has a plurality of inputs / outputs each independently having A / V data input / output. A plurality of cameras, sending devices, editing devices, and the like are connected to the plurality of input / output ports. For example, video data captured by a plurality of cameras is input from each input / output port, displayed on a monitor, and recorded on a recording medium. At the same time, predetermined A / V data is read from the recording medium, sent to the editing device via the input / output port, and edited. Further, the A / V data selected by the predetermined control is read from the recording medium and sent to the sending device via the input / output port. The A / V server can process these multiple accesses to the recording medium at the same time.
[0004]
FIG. 6 shows an exemplary configuration of an A / V server according to the prior art. The recording / reproducing unit 107 is composed of a hard disk array in which a plurality of hard disk drives operate in cooperation with each other, records and accumulates video data input from the input ports 101A and 101C, and stores the accumulated video data. Perform playback. The recording / reproducing unit 107 can process a plurality of inputs / outputs in parallel by controlling access using the time slot assigned to each port described above. A data input bus 140 and a data output bus 141 are connected to the recording / reproducing unit 107. The buses 140 and 141 also transmit commands for the recording / reproducing unit 107, status data from the recording / reproducing unit 107, and the like.
[0005]
The file system 106 manages video data recorded and stored in the recording / playback unit 107. The file system 106 is connected to a control unit 108 that controls and manages the entire A / V server 200. A bus 142 is connected to the control unit 108. A control panel 105 is connected to the control unit 108. The control panel 105 operates a switch or a dial provided on the panel surface to output a predetermined control signal and send a predetermined instruction to the control unit 108.
[0006]
A signal REF supplied as an external synchronization signal is supplied to the timing generator 102. The timing generator 102 extracts the horizontal synchronization signal H from the supplied signal REF and uses it as an internal reference signal for the A / V server 200. This reference signal is supplied to each of the ports 101A to 101D.
[0007]
The A / V server 200 has a plurality of input ports 101A and 101C for inputting A / V data, and a plurality of output ports 101B and 101D for outputting A / V data.
[0008]
The input port 101A will be described. The input video data is compressed and encoded by a compression encoding circuit 131 by a predetermined method and temporarily stored in the buffer memory 130. The control circuit 132 instructs the recording / reproducing unit 107 to record and store data. Then, the access control of the buffer memory 130 is performed, and data is read from the buffer memory 130 and output to the bus 140 at the assigned time slot. The input port 101C has the same configuration as the input port 101A.
[0009]
Next, the output port 101B will be described. The output port 101D has the same configuration as the output port 101B. An external control signal is supplied to the control circuit 123. When reproduction of video data is instructed by this control signal, communication between the control circuit 123, the control unit 108, and the file system 106 is performed via the bus 142. At the same time, the control circuit 123 instructs the recording / playback unit 107 to play back video data via the bus 140. The control circuit 123 controls access to the buffer memory 120, and data read from the recording / reproducing unit 107 is stored in the buffer memory 120. Under the control of the control circuit 123, the A / V data stored in the buffer memory 120 is read out, supplied to the decoding circuit 121, and decoded.
[0010]
Decoded A / V data is output from the decoding circuit 121 and stored in the buffer 122. A signal H indicating the head of the video signal line is output from the decoding circuit 121 and supplied to the buffer 122. On the other hand, the reference signal generated based on the horizontal synchronizing signal H by the timing generator 102 is supplied to the timing generator TG 124, and the timing signal for each part of the output port 101B is generated. Based on this timing signal, reading of A / V data from the buffer 122 is controlled. The A / V data read from the buffer 122 is output as a video output.
[0011]
FIG. 7 shows the buffer 122 in FIG. 6 above in more detail. The buffer 122 includes a FIFO 125 that can store one line of video data, that is, 1716 samples in a 525 line / line system and 1728 samples in a 625 line / line system. The sample supplied from the decoding circuit 121 to the FIFO 125 is written from the head of the FIFO 125 with the horizontal synchronization signal H output from the decoding circuit 121 as a reference.
[0012]
In addition, a system clock having a clock frequency of 27 MHz and a read reset signal are supplied from the TG 124 to the FIFO 125. The read reset signal is one of timing signals generated by the TG 124 based on the horizontal synchronization signal H supplied from the timing generator 102.
[0013]
FIG. 8 is a timing chart showing an example of the operation of the buffer 122. Processing is performed in units of system clocks, and the data of the sample at the head of the line is written in accordance with the write reset signal. On the other hand, the samples stored in the FIFO 125 are sequentially read with the next clock of the read reset signal as the head of the line.
[0014]
In the above configuration, as shown in FIG. 6, a control signal is supplied from the control panel 105 to the timing generator 102 via the control unit 108. Controlled by this control signal, the reference signal output from the timing generator 102 can be delayed. Therefore, in each of the output ports 101B and 102D, the timing signal generated by the timing generator TG124 is delayed, and the timing of reading from the FIFO 125 is delayed. As a result, the video data output from the output port 101B is delayed in units of clocks.
[0015]
[Problems to be solved by the invention]
Conventionally, in an A / V server having a plurality of output ports and capable of multi-channel access, all ports are synchronized with a single external synchronization signal REF supplied to the device. For this reason, the output timing of each port has the same delay amount with respect to the external synchronization signal REF in all ports. Therefore, for example, when each output of each port is distributed to different systems, there is a problem that it is impossible to obtain an optimum delay amount for each output system at each port.
[0016]
In such a case, conventionally, there is a problem that it may be necessary to connect a device capable of varying the delay to the output from the output port where the optimum delay amount cannot be obtained. It was.
[0017]
Further, conventionally, as described above, output data is temporarily stored in the FIFO 125, and the read timing of the FIFO 125 is controlled in units of clocks, thereby delaying the output data output from the output port. That is, at each output port, the minimum unit of variable delay is 27 MHz (approximately 37 ns).
[0018]
However, when the output signal from each port is an analog signal, the variable minimum unit needs to be 1 ns or less. For example, when an analog signal router is connected to the analog signal output, the phase of the inputs of the routers cannot be matched unless the minimum unit of signal delay is 1 ns or less, and noise is generated at the output of the router. There was a problem of becoming.
[0019]
Accordingly, an object of the present invention is to provide a data recording / reproducing apparatus, an external synchronization method, and a signal delay in which the delay amount can be set independently for each of a plurality of output ports and the delay amount can be varied at intervals of 1 ns or less. An apparatus and a signal delay method are provided.
[0020]
[Means for Solving the Problems]
In order to solve the above-described problems, the present invention has a recording medium capable of nonlinear access, writes data input in a time slot to which a plurality of input / output means are assigned, and writes the data to the recording medium. In the data recording / reproducing apparatus for reading out the assigned data in the assigned time slot, a plurality of output means operating in the assigned time slot for the recording medium capable of nonlinear access and a plurality of output means are provided respectively. And delay means for delaying the signal output from the output means, The delay means generates stepped data whose level is increased by a constant value within a predetermined level range in synchronization with the system clock, and the level of the first step of the stepped data is generated when the stepped data is generated. Is determined according to the setting data, low-pass filter processing is performed on the stepped data, and the delay amount of the delay is set based on the result of the low-pass filter processing, The data recording / reproducing apparatus is characterized in that the delay amount of each of the plurality of output means is set independently of each other.
[0021]
In addition, the present invention has a recording medium capable of nonlinear access, writes data inputted in a time slot to which a plurality of input / output means are assigned to the recording medium, and is assigned data written to the recording medium In an external synchronization method using a plurality of output means by a data recording / reproducing apparatus that reads data in a time slot, a plurality of output steps that operate in a time slot assigned to a recording medium capable of nonlinear access, and output from the output step A delay step for delaying the signal to be output, and a setting step for setting the delay amount of the delay independently of each other for each delay step of the plurality of output steps, In the delay step, stepped data whose level is increased by a constant value within a predetermined level range in synchronization with the system clock is generated, and the first step of the stepped data is generated when the stepped data is generated. The level is determined according to the setting data, the stepped data is subjected to low-pass filter processing, and the delay amount of the delay is set based on the result of the low-pass filter processing. This is an external synchronization method characterized by the above.
[0022]
According to another aspect of the present invention, there is provided a signal storage device for sequentially storing data transmitted by a clock having a predetermined clock frequency in a signal delay device for delaying data transmitted by a clock having a predetermined clock frequency by an instructed delay amount. An addition means for sequentially adding a value that increases stepwise by a predetermined value at a clock timing to a value obtained by inverting a delay amount that is variably set in units shorter than the clock; and an output of the addition means The pulse generated by the pulse generator has a comparator that compares the result of the low-pass filter processing with a predetermined threshold value, and a pulse generator that generates a pulse based on the comparison result of the comparator. Controls the timing of reading data from the data storage means, and the data read from the data storage means is clocked according to the delay amount. A signal delay device being characterized in that so as to be delayed a short distance as a unit than click.
[0023]
According to another aspect of the present invention, in a signal delay method for delaying data transmitted by a clock having a predetermined clock frequency by an instructed delay amount, data transmitted by a clock having a predetermined clock frequency is sequentially stored in a data storage means. An addition step of sequentially adding a value that increases stepwise by a predetermined value at a clock timing to a value obtained by inverting a delay amount that is variably set with an interval shorter than the clock as a unit, and addition A step of comparing the output of the step of low-pass filtering with a predetermined threshold value, and a step of generating a pulse based on the comparison result of the comparison step. Control the timing to read data from the data storage means by the pulse generated by the generation step, and store the data A signal delay and wherein the data read from the stage has to be delayed in units of an interval shorter than the clock according to the delay amount.
[0024]
As described above, according to the first aspect of the present invention, the delay means for delaying the output signal is provided in each of the plurality of output means operating in the time slot assigned to the recording medium capable of nonlinear access. Since the delay amount for each of the means is set independently of each other, even when output signals are output to different systems by a plurality of output means, synchronization is adapted to each system. Can take.
[0025]
According to a fourth aspect of the present invention, a signal output by a plurality of outputs operating in a time slot assigned to a recording medium capable of nonlinear access is delayed, and a delay amount of each of the plurality of outputs is delayed. Are set independently of each other. Therefore, even when output signals are output to different systems by a plurality of outputs, synchronization can be achieved in conformity with each system.
[0026]
According to the fifth and sixth aspects of the present invention, a value that increases stepwise by a predetermined value at a clock timing with respect to a value obtained by inverting a delay amount that is variably set with an interval shorter than a clock as a unit. Are sequentially added, the result of low-pass filter processing applied to the addition result is compared with a predetermined threshold value, and a pulse generated based on the comparison result is transmitted at a clock having a predetermined clock frequency and sequentially transmitted to the data storage means. Since the read timing of the stored data is controlled, the data read from the data storage means can be delayed at an interval shorter than the clock by changing the delay amount.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described. According to the present invention, in an A / V server having a plurality of input / output ports configured to perform input / output in parallel at each port, a delay means is provided for each output port, and the delay amount of output data is independent of each other. So that it can be controlled. The delay means includes a first delay means for setting the delay amount in clock units and a second delay means for setting the delay amount in an interval shorter than the clock unit, and the delay amount is set with an accuracy higher than that of the system clock. Made it configurable.
[0028]
FIG. 1 shows an example of the configuration of an A / V server 1 to which the present invention is applied. The recording / reproducing unit 3 is composed of a hard disk array in which a plurality of hard disk drives operate in cooperation with each other. The recording / reproducing unit 3 records and accumulates video data inputted from the input ports 2A and 2C, and stores the accumulated video data. Perform playback. A data input bus 4 and a data output bus 5 are connected to the recording / reproducing unit 3. The buses 4 and 5 also transmit commands for the recording / reproducing unit 3 and status data from the recording / reproducing unit 3.
[0029]
In the A / V server 1, a time slot is assigned to each of the ports 2A to 2D. Each of the ports 2A to 2D accesses the recording / reproducing unit 3 in a time slot assigned to each port, and a plurality of inputs / outputs are processed in parallel in a time division manner. Accordingly, the ports 2A to 2D can simultaneously input / output.
[0030]
The file system 8 performs management of video data recorded and stored in the recording / reproducing unit 3. The file system 8 is connected to a control unit 7 that controls and manages the entire A / V server 1, and the control unit 7 is connected to the bus 6. A control panel 9 is connected to the control unit 7.
[0031]
The control panel 9 is provided with various operators (not shown) for controlling the operation of the A / V server 1 such as various switches and dials on the panel surface. By operating these various controls provided on the panel surface, a predetermined control signal is output and a predetermined instruction is sent to the control unit 7. Although not shown, a display device made up of, for example, a fluorescent display tube or a liquid crystal panel is provided on the panel surface of the control panel 9. Display corresponding to the state of the A / V server 1 and various operations is performed on the display device.
[0032]
A signal REF supplied as an external synchronization signal is supplied to the timing generator 10. The timing generator 10 extracts the horizontal synchronization signal H from the supplied signal REF and uses it as an internal reference signal of the A / V server 1. This reference signal is supplied to each of the ports 2A to 2D.
[0033]
The A / V server 1 has a plurality of input ports 2A and 2C for inputting A / V data, and a plurality of output ports 2B and 2D for outputting A / V data.
[0034]
The input port 2A will be described. The input video data is compression-encoded by a predetermined method in the compression-encoding circuit 21 and is temporarily stored in the buffer memory 20. The control circuit 132 instructs the recording / reproducing unit 3 to record and store data. Then, access control of the buffer memory 20 is performed, and data is read from the buffer memory 20 at the assigned time slot and output to the bus 4. The input port 2C has the same configuration as the input port 2A.
[0035]
Next, the output port 2B will be described. The output port 2D has the same configuration as the output port 2B. An external control signal is supplied to the control circuit 22. When reproduction of video data is instructed by this control signal, communication between the control circuit 22, the control unit 7 and the file system 8 is performed via the bus 6. At the same time, the control circuit 22 instructs the recording / reproducing unit 3 to reproduce the video data via the bus 4. Access to the buffer memory 30 is controlled by the control circuit 22, and data read from the recording / reproducing unit 3 is stored in the buffer memory 30. Under the control of the control circuit 22, the A / V data stored in the buffer memory 30 is read out, supplied to the decoding circuit 31, and decoded.
[0036]
Decoded A / V data is output from the decoding circuit 31 and stored in the buffer 32. A signal H indicating the head of the video signal line is output from the decoding circuit 31 and supplied to the buffer 32. On the other hand, the reference signal generated based on the horizontal synchronization signal H by the timing generator 10 is supplied to the timing generator TG34, and the timing signal for each part of the output port 2B is generated. Based on this timing signal, reading of A / V data from the buffer 32 is controlled. The A / V data read from the buffer 32 is output as a video output.
[0037]
In this embodiment, unlike the configuration of the conventional example already described with reference to FIG. 6, the timing generator 10 to which the signal REF is supplied is not controlled by the control panel 9. The timing generator 10 extracts the horizontal synchronization signal H from the supplied signal REF, and outputs the extracted signal H to the ports 2A to 2D as they are.
[0038]
The delay processing of the signal H with respect to the video output at each port 2B and 2D is performed by the timing generator 34 provided at each of the output ports 2B and 2D. In the control panel 9, the delay amount of the video output can be individually set for each of the output ports 2B and 2D. The set value of the delay amount is supplied to the control units 33 of the output ports 2B and 2D via the bus 6, for example. In each of the ports 2B and 2D, a delay amount setting value is supplied from the control unit 33 to the timing generator 34, and the timing generator 34 controls the delay amount based on the supplied setting value.
[0039]
The timing generator 34 includes first delay means for controlling the delay amount in units of system clocks, and second delay means for controlling the delay amount at intervals shorter than the system clock. FIG. 2 shows an example of the configuration of the first delay means. In the adder 50, a predetermined offset value is added to the delay setting data for setting the delay of the output data in units of clocks. The addition result of the adder 50 is supplied to the up counter 51 as a counter load value.
[0040]
The up-counter 51 counts with a system clock having a clock frequency of 27 MHz, for example, supplied to the clock terminal. Counting is started and stopped by an enable signal supplied to the enable terminal. When the signal H is supplied to the load terminal, counting from the above-described load value supplied to the load data terminal is started. The count output is supplied to decoders 52 and 53.
[0041]
The decoders 52 and 53 are preset with a predetermined value “AA”. The decoder 52 outputs a pulse when the output of the up counter 51 reaches the value “AA”, and the decoder 53 enables the enable terminal of the up counter 51 when the output of the up counter 51 reaches the value “AA + 1”. Output a signal. In this way, the output is delayed in units of clocks based on the delay setting data input to the adder 50. In this example in which the clock frequency is 27 MHz, the output is delayed by about 37 ns.
[0042]
FIG. 3 shows an example of the configuration of the second delay means described above. FIG. 4 is a time chart showing an example of a signal in each part of the second delay means. The second delay means is connected in series to the subsequent stage of the first delay means, for example, and further delays the signal H delayed by the first delay means at intervals shorter than the system clock. give. For example, a clock having a clock frequency of 13.5 MHz, which is 1/2 of the system clock, is supplied to the counter 60 that is a down counter and the 3-bit counter that performs 3-bit counting.
[0043]
The signal H output from the decoder 52 of the first delay means shown in FIG. 4A is supplied to the load terminal of the counter 60. Further, system phase data is supplied to the load data terminal, and is loaded into the counter 60 by using the signal H supplied to the load terminal as a trigger. The system phase data is 18-bit data for setting the delay amount in the second delay means. The upper 10 bits of the system phase data are supplied to the load data terminal of the counter 60. On the other hand, the lower 8 bits of the system phase data are inverted in value by the inversion circuit 62 and supplied to the terminals b7 to b0 of the bit adder 73.
[0044]
The system phase data can be variably set for each port, for example, by performing a predetermined operation on the control panel 9. The set system phase data is supplied from the control panel 9 to the control unit 33 of the output port 2B, for example, via the control unit 7 and the bus 6, and is passed to the timing generator TG34. The upper 10 bits of the system phase data cover the 858th sample (in the case of NTSC) or the 864th sample (in the case of PAL) of one line of the video signal.
[0045]
The counter 60 loads system phase data at each timing of the signal H, and counts down until the value becomes “0” with a clock having a clock frequency of 13.5 MHz, which is ½ of the system clock. The output of the counter 60 is supplied to the reset terminal of the 3-bit counter 61. FIG. 4B shows an example of the output of the counter 60. The counter 60 outputs “0” during down-counting, and outputs a reset signal to the 3-bit counter 61 when the count value becomes “0”.
[0046]
In the 3-bit counter 61, up-counting is performed based on a clock having a frequency of 13.5 MHz with a reset signal as a trigger. The least significant bit is the terminal Q ₀ Is supplied to the terminal b8 of the bit adder 73. The middle bit is the terminal Q ₁ Is supplied to the terminal b9 of the bit adder 73. The most significant bit is the terminal Q ₂ Is output from. The most significant bit is inverted and supplied to the enable terminal of the 3-bit counter 61. That is, the 3-bit counter 61 counts “0” to “3” using the reset signal as a trigger.
[0047]
In the bit adder 73, the 8-bit data supplied to the terminals b7 to b0 are set to the lower side, the data supplied to the terminals b8 and b9 are set to the 9th and 10th bits, respectively, and the 3 inputs are bit-added. Supply to terminal T. On the other hand, fixed values “0” and “1023” are supplied to the terminals R and S of the selector 63, respectively.
[0048]
As shown in FIG. 5, the selector 63 includes a signal H (point E in FIG. 3 and FIG. 4A) input to the counter 60 and a terminal Q of the 3-bit counter 61. ₂ The terminals R, S, and T are switched based on the output (point D in FIG. 3 and FIG. 4B). Terminal Q ₂ The terminal R is selected at the output of “H”, and the terminal S is selected at the falling edge of the signal H. Terminal Q ₂ The terminal T is selected when the output of the terminal is “L”.
[0049]
An example of the output signal from the selector 63 is shown in FIG. 4C. The terminal S is selected at the falling edge of the signal H, and the value “0” is output from the selector 63. While the 3-bit counter 61 is counting from “0” to “3”, the terminal Q ₂ Is in the 'L' state, and the terminal T is selected. When the output of the 3-bit counter 61 is “0”, the upper 2 bits of the 10 bits supplied from the bit adder 73 are both “0”, and the lower 63 bits of the system phase data are inverted from the selector 63. The value (value a in FIG. 4C) is output. Thereafter, every time the 3-bit counter 61 counts up, the upper 2 bits of 10 bits supplied from the bit adder 73 are incremented by 1, and the value “256” is sequentially added to the value a. This value is output from the selector 63 while the terminal T is selected. When the count value of the 3-bit counter 61 is carried to 3 bits, the selector 63 selects the terminal R and outputs the value “1023”. In this way, data whose values change stepwise with respect to the time axis shown in FIG. 4C is generated.
[0050]
The output of the selector 63 is converted into an analog signal by the D / A converter 64 and supplied to the comparator 66 through the low pass filter 65. The step-like signal output from the D / A converter 64 as shown in FIG. 4C is smoothed by the low-pass filter process, and the signal is shown as an example in FIG. 4D.
[0051]
In the comparator 66, a predetermined voltage value 67 is used as a threshold value, and the signal supplied from the low-pass filter 65 is compared with this threshold value. FIG. 4E shows an example of the output signal of the comparator 66. A signal that is inverted when the signal exceeds the threshold value is output.
[0052]
The output of the comparator 66 is supplied to the phase comparator 68. The phase comparator 68, the low-pass filter 69, the VCO (Voltage Controlled Oscillator) 70 that operates with a system clock having a frequency of 27 MHz, and the frequency divider 71 constitute a PLL (Phase Locked Loop) 75. The VCO 70 operates with a system clock having a frequency of 27 MHz. Further, the frequency divider 71 divides the supplied signal by a frequency dividing ratio corresponding to the number of samples of one line of the video signal. For example, when the video signal is NTSC, the frequency division ratio is 1/1716.
[0053]
The output of the PLL 75 described above is supplied to the edge detection circuit 72, and the edge of the signal is detected. FIG. 4F shows an example of the output signal of the edge detection circuit 72. As described above, the edge detection circuit 72 outputs a signal H ′ to which a delay corresponding to the comparison result of the comparator 66 is given to the signal input to the counter 60 shown in FIG. 4A. This signal H ′ serves as a reference signal for reading data from the buffer 32 of the output port 2B.
[0054]
As described above, the delay amount of the output signal shown in FIG. 4F can be changed according to the system phase data. Next, the delay by the second delay means will be described more specifically, and a method for changing the delay amount of the output signal will be described.
[0055]
For example, the system phase data is “000000001100011111”. The upper 10 bits of this data have a value of 4, and data “11100000” (= 224) is obtained by inverting the lower 8 bits of the system phase data at the fourth clock after the system phase data is loaded into the counter 60. ) Is output. Based on the output from the 3-bit counter 61, the selector 63 outputs 224 + 256 = 480, 224 + 256 + 256 = 736, 224+ (256 + 256) + 256 = 992, finally selects the terminal R, and outputs “1023”. .
[0056]
Next, the system phase data is increased by “1” to become “00000000110010000000”. In this case, the data obtained by inverting the lower 8 bits is “11011111” (= 223), which is output at the fourth clock. As described above, 256 is sequentially added to this data to generate data 223, 479, 735, 991, 1023. By supplying this data to the comparator 66 via the D / A converter 64 and the low-pass filter 65 described above, and supplying the output of the comparator 66 to the PLL 75, the system phase data is changed by “1”. A pulse whose phase is slightly shifted can be obtained.
[0057]
As another example, when the value of the system phase data is changed from “00000011111111111” to “000001000000000000000”, the selectors 63, 0, 256, 512, 768, and 1023 are at the 15th clock from the point at which the system phase data is loaded. The output data becomes 255, 511, 767, 1022, 1023 at the 16th clock from the load point, and it can be seen that the data changes smoothly.
[0058]
Changing the system phase data to “1” means that the phase of the finally output signal H ′ is changed by 0.29 ns, which is obtained by equally dividing 74 ns, which is the time of one clock with a frequency of 13.5 MHz, into 256 equal parts. Is equivalent to Therefore, the phase of the output signal H ′ can be changed in units much finer than the system clock.
[0059]
In this way, the first delay unit and the second delay unit are connected in series, and the output signal H ′ is used as a reference signal for reading the buffer 32, so that the first delay is performed as a rough adjustment, for example. The delay of the output signal can be adjusted in units of system clocks by means, that is, in units of approximately 37 ns, and as fine adjustment, less than 1 ns by the second delay means.
[0060]
【The invention's effect】
As described above, in the A / V server to which the present invention is applied, the output signal delay means is provided in each of the plurality of output ports. Therefore, there is an effect that the delay of the output signal can be adjusted independently at each output port by an operation from the control panel.
[0061]
According to the invention, the delay means provided in each of the plurality of output ports includes the first delay means capable of adjusting the delay amount in system clock units and the delay amount in units smaller than the system clock, for example, less than 1 ns. Second delay means that can be adjusted. Therefore, there is an effect that a system using an A / V server can be configured without using a delay amount adjusting device for each output port.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an example of an A / V server to which the present invention is applied.
FIG. 2 is a block diagram showing a configuration of an example of first delay means for controlling a delay amount in system clock units.
FIG. 3 is a block diagram showing a configuration of an example of second delay means for controlling a delay amount at an interval shorter than a system clock.
FIG. 4 is a time chart showing an example of a signal in each part of the second delay means.
FIG. 5 is a time chart for explaining selector switching timing;
FIG. 6 is a block diagram showing a configuration of an example of an A / V server according to the prior art.
FIG. 7 is a block diagram illustrating an exemplary configuration of an output port buffer;
FIG. 8 is a timing chart illustrating an operation of an example of an output port buffer;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... A / V server, 2A, 2C ... Input port, 2B, 2D ... Output port, 3 ... Recording / reproducing part, 7 ... Control part, 8 ... File system, 9 ... Control panel, 10 ... Timing generator, 20 ... Buffer memory, 21 ... Compression circuit, 22 ... Control unit, 30 ... Buffer, 31 ... Decoding circuit, 32 ... -Buffer, 33 ... Control unit, 34 ... Timing generator TG, 50 ... Adder, 51 ... Up counter, 60 ... Counter, 61 ... 3-bit counter, 62 ... Inversion circuit, 63... Selector, 66.

Claims

Data recording having a recording medium capable of non-linear access, in which data input in a time slot to which a plurality of input / output means are assigned is written to the recording medium, and data written in the recording medium is read out in the assigned time slot In the playback device,
A plurality of output means operating in time slots assigned to a recording medium capable of nonlinear access;
Delay means provided in each of the plurality of output means for delaying a signal output from the output means;
The delay means is
Generates stepped data whose level increases by a constant value within a predetermined level range in synchronization with the system clock, and sets the level of the first step of the stepped data as setting data when generating the stepped data The low-pass filter processing is performed on the stepped data, and the delay amount of the delay is set based on the result of the low-pass filter processing.
A data recording / reproducing apparatus, wherein the delay amount of each of the plurality of output means is set independently of each other.

The data recording / reproducing apparatus according to claim 1,
The delay means is
Data storage means for sequentially storing data transmitted with a clock having a predetermined clock frequency;
Adding means for sequentially adding a value that increases stepwise by a predetermined value at the timing of the clock to a value obtained by inverting the first delay amount that is variably set in units of intervals shorter than the clock;
A comparison means for comparing the result of low-pass filter processing on the output of the addition means with a predetermined threshold value;
Pulse generating means for generating a pulse based on the comparison result of the comparing means,
The timing at which data is read from the data storage means is controlled by the pulse generated by the pulse generation means, and the data read from the data storage means is shorter than the clock according to the first delay amount. A data recording / reproducing apparatus characterized by being delayed in units of.

The data recording / reproducing apparatus according to claim 2,
The delay means is
Control the timing of reading data from the data storage means based on the second delay amount variably set in clock units, and other delay means for delaying the data read from the data storage means in the clock units. A data recording / reproducing apparatus further comprising the other delay means and the delay means connected in cascade.

Data recording having a non-linear accessible recording medium, in which data input in a time slot to which a plurality of input / output means are assigned is written to the recording medium, and data written in the recording medium is read out in the assigned time slot In the external synchronization method with a plurality of output means by the playback device,
A plurality of output steps operating in time slots assigned to a recording medium capable of non-linear access;
A delay step of delaying the signal output from the output step;
A step of setting the delay amount of the delay independently of each other with respect to the delay step of each of the plurality of output steps;
The delay step is
Generates stepped data whose level increases by a constant value within a predetermined level range in synchronization with the system clock, and sets the level of the first step of the stepped data as setting data when generating the stepped data The external synchronization method according to claim 1, wherein the stepwise data is subjected to low-pass filter processing and the delay amount of the delay is set based on the result of the low-pass filter processing .

In a signal delay device that delays data transmitted by a clock having a predetermined clock frequency by an instructed delay amount,
Data storage means for sequentially storing data transmitted with a clock having a predetermined clock frequency;
An adding means for sequentially adding a value that increases stepwise by a predetermined value at the timing of the clock to a value obtained by inverting a delay amount variably set in units of intervals shorter than the clock;
A comparison means for comparing the result of low-pass filter processing on the output of the addition means with a predetermined threshold value;
Pulse generation means for generating a pulse based on the comparison result of the comparison means,
The timing at which data is read from the data storage means is controlled by the pulses generated by the pulse generation means, and the data read from the data storage means is based on an interval shorter than the clock according to the delay amount. A signal delay device characterized by being delayed.

In a signal delay method for delaying data transmitted by a clock having a predetermined clock frequency by an instructed delay amount,
Sequentially storing data transmitted by a clock having a predetermined clock frequency in the data storage means;
An addition step of sequentially adding a value that increases stepwise by a predetermined value at the timing of the clock to a value obtained by inverting a delay amount that is variably set in intervals shorter than the clock;
A comparison step for comparing a result obtained by performing the low-pass filter processing on the output of the addition step with a predetermined threshold;
A pulse generation step of generating a pulse based on the comparison result of the comparison step,
The timing at which data is read from the data storage means is controlled by the pulse generated by the pulse generation step, and the data read from the data storage means is in units shorter than the clock according to the delay amount. A signal delay method characterized by being delayed.