JP4011007B2 - Integrated circuit device and processing device having reconfigurable circuit - Google Patents
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Description
この発明は、集積回路技術に関し、特にリコンフィギュラブル回路を備えた集積回路装置、処理装置およびそれらを利用した処理方法の技術に関する。 The present invention relates to an integrated circuit technology, and more particularly, to an integrated circuit device including a reconfigurable circuit, a processing device, and a processing method using them.
FPGA(Field Programmable Gate Array)はLSI製造後に回路データを書き込んで比較的自由に回路構成を設計することが可能であり、専用ハードウエアの設計に利用されている。FPGAは、論理回路の真理値表を格納するためのルックアップテーブル(LUT)と出力用のフリップフロップからなる基本セルと、その基本セル間を結ぶプログラマブルな配線リソースとを含む。FPGAでは、LUTに格納するデータと配線データを書き込むことで目的とする論理演算を実現できる。しかし、FPGAでLSIを設計した場合、ASIC(Application Specific IC)による設計と比べると、実装面積が非常に大きくなり、コスト高になる。そこで、FPGAを動的に再構成することで、回路構成の再利用を図る方法が提案されている(例えば、特許文献1参照。)。
例えば衛星放送では、季節などにより、放送モードを切り替えて画質の調整などを行うこともある。受信機では、放送モードごとに複数の回路を予めハードウェア上に作り込んでおき、放送モードに合わせて選択器で回路を切り替えて受信している。したがって、受信機の他の放送モード用の回路はその間遊んでいることになる。モード切り替えのように、複数の専用回路を切り替えて使用し、その切り替え間隔が比較的長い場合、複数の専用回路を作り込む代わりに、切り替え時にLSIを瞬時に再構成することにすれば、回路構造をシンプルにして汎用性を高め、同時に実装コストを抑えることができる。このようなニーズに応えるべく、動的に再構成可能なLSIに製造業界の関心が高まってきている。特に、携帯電話やPDA(Personal Data Assistant)などのモバイル端末に搭載されるLSIは小型化が必須であり、LSIを動的に再構成し、用途に合わせて適宜機能を切り替えることができれば、LSIの実装面積を低く抑えることができる。 For example, in satellite broadcasting, image quality may be adjusted by switching broadcast modes depending on the season. In the receiver, a plurality of circuits are built in hardware for each broadcast mode in advance, and the circuit is switched by a selector according to the broadcast mode for reception. Therefore, the other broadcast mode circuits of the receiver are idle during that time. When switching and using multiple dedicated circuits, such as mode switching, and the switching interval is relatively long, instead of creating multiple dedicated circuits, the LSI can be reconfigured instantaneously at the time of switching. The structure can be simplified to improve versatility, and at the same time the mounting cost can be reduced. In order to meet such needs, the manufacturing industry has become increasingly interested in dynamically reconfigurable LSIs. In particular, LSIs mounted on mobile terminals such as mobile phones and PDAs (Personal Data Assistants) must be downsized. If LSIs can be dynamically reconfigured and functions can be switched appropriately according to the application, The mounting area can be kept low.
FPGAは回路構成の設計自由度が高く、汎用的である反面、全ての基本セル間の接続を可能とするため、多数のスイッチとスイッチのON/OFFを制御するための制御回路を含む必要があり、必然的に制御回路の実装面積が大きくなる。また、基本セル間の接続に複雑な配線パターンをとるため、配線が長くなる傾向がある。さらに1本の配線に多くのスイッチが接続される構造であるため、遅延が大きくなる。そのため、FPGAによるLSIは、試作や実験のために利用されるにとどまることが多く、実装効率、性能、コストなどを考えると、量産には適していない。さらに、FPGAでは、多数のLUT方式の基本セルに設定データを送る必要があるため、回路のコンフィグレーションにはかなりの時間を要する。そのため、瞬時に回路構成の切り替えが必要な用途にはFPGAは適していない。 The FPGA has a high degree of design freedom in circuit configuration and is general-purpose. On the other hand, in order to enable connection between all the basic cells, it is necessary to include a large number of switches and a control circuit for controlling ON / OFF of the switches. This inevitably increases the mounting area of the control circuit. Moreover, since a complicated wiring pattern is used for connection between basic cells, the wiring tends to be long. Furthermore, the delay is increased because of the structure in which many switches are connected to one wiring. For this reason, FPGA based LSIs are often used only for trial manufacture and experiments, and are not suitable for mass production in view of mounting efficiency, performance, cost, and the like. Furthermore, in the FPGA, it is necessary to send setting data to a large number of basic cells of the LUT method, so that considerable time is required for circuit configuration. For this reason, the FPGA is not suitable for applications that require instantaneous switching of the circuit configuration.
本発明はこうした状況に鑑みてなされたもので、その目的は、回路規模の縮小化に貢献するリコンフィギュラブル回路を備えた集積回路装置、処理装置およびそれらを利用した処理方法の提供にある。 The present invention has been made in view of such circumstances, and an object thereof is to provide an integrated circuit device including a reconfigurable circuit that contributes to a reduction in circuit scale, a processing device, and a processing method using them.
上記課題を解決するために、本発明のある態様は、機能の変更が可能なリコンフィギュラブル回路と、リコンフィギュラブル回路の出力をリコンフィギュラブル回路の入力に接続する経路部と、リコンフィギュラブル回路に所期の回路を構成するための設定データを供給する設定部と、リコンフィギュラブル回路に複数の設定データを順次供給するように設定部を制御し、ある設定データによりリコンフィギュラブル回路上で構成された回路の出力を経路部を通じて次の設定データにより構成される回路の入力に供給させる制御部とを備える処理装置を提供する。経路部は、リコンフィギュラブル回路の出力と入力のフィードバックパスとして機能する。 In order to solve the above problems, an aspect of the present invention provides a reconfigurable circuit whose function can be changed, a path unit that connects an output of the reconfigurable circuit to an input of the reconfigurable circuit, and a reconfigurable circuit. A setting unit that supplies setting data for configuring the circuit to the circuit and a setting unit that sequentially supplies a plurality of setting data to the reconfigurable circuit. And a control unit that supplies the output of the circuit configured by the above to the input of the circuit configured by the next setting data through the path unit. The path unit functions as an output and input feedback path of the reconfigurable circuit.
この態様の処理装置によれば、構成するべき回路の規模が大きい場合であっても、その回路を分割してリコンフィギュラブル回路に順次構成することができるため、構成するべき回路に合わせてリコンフィギュラブル回路の回路規模を大きく設定する必要がなく、リコンフィギュラブル回路の回路規模を縮小化することができる。また、リコンフィギュラブル回路の回路規模を小さくするため、消費電力を小さくすることができる。 According to the processing apparatus of this aspect, even when the circuit to be configured is large, the circuit can be divided and sequentially configured into a reconfigurable circuit. There is no need to set the circuit scale of the configurable circuit large, and the circuit scale of the reconfigurable circuit can be reduced. In addition, since the circuit scale of the reconfigurable circuit is reduced, power consumption can be reduced.
この態様の処理装置においては、設定部が、複数の設定データをリコンフィギュラブル回路に順次供給することにより、全体として1つの回路が構成されることになる。複数の設定データは、1つの回路を分割した複数の分割回路をそれぞれ表現する。 In the processing apparatus of this aspect, the setting unit sequentially supplies a plurality of setting data to the reconfigurable circuit, whereby one circuit is configured as a whole. The plurality of setting data respectively represent a plurality of divided circuits obtained by dividing one circuit.
リコンフィギュラブル回路は組合せ回路、あるいは順序回路等の論理回路である。特に、組合せ回路の場合は、一度入力データを設定すれば、高速に、例えば1クロック内で出力を取り出すことができる。処理装置は、リコンフィギュラブル回路の出力を受ける内部状態保持回路をさらに備え、この内部状態保持回路は、経路部に接続される。また、処理装置は、リコンフィギュラブル回路の出力を受ける出力回路をさらに備え、この出力回路は、設定部によりリコンフィギュラブル回路が複数回構成されると、リコンフィギュラブル回路の出力を出力してもよい。リコンフィギュラブル回路に全ての分割回路をマッピングした後、最後の分割回路の出力を取り出すことにより、所期の出力を得ることができる。また、処理装置は、メモリ部をさらに備え、制御部は、記憶部に記憶されたリコンフィギュラブル回路上で構成された回路の出力を次の設定データにより構成される回路の入力に供給する。制御部は、必要に応じてメモリ部から入力データをリコンフィギュラブル回路に入力することができるため並列的な処理を実行可能である。また、処理装置は、経路部からの入力と、外部からの入力とを切替える切替回路をさらに備える。 The reconfigurable circuit is a logic circuit such as a combinational circuit or a sequential circuit. In particular, in the case of a combinational circuit, once input data is set, an output can be taken out at high speed, for example, within one clock. The processing device further includes an internal state holding circuit that receives an output of the reconfigurable circuit, and the internal state holding circuit is connected to the path unit. The processing device further includes an output circuit that receives the output of the reconfigurable circuit, and the output circuit outputs the output of the reconfigurable circuit when the reconfigurable circuit is configured multiple times by the setting unit. Also good. After mapping all the divided circuits to the reconfigurable circuit, the desired output can be obtained by taking out the output of the last divided circuit. The processing device further includes a memory unit, and the control unit supplies the output of the circuit configured on the reconfigurable circuit stored in the storage unit to the input of the circuit configured by the next setting data. Since the control unit can input the input data from the memory unit to the reconfigurable circuit as necessary, it can execute parallel processing. The processing apparatus further includes a switching circuit that switches between an input from the path unit and an input from the outside.
リコンフィギュラブル回路は、それぞれが複数の演算機能を選択的に実行可能な複数の論理回路と、論理回路間の接続関係を設定可能な接続部とを含み、設定部は、論理回路の機能および接続関係を設定してもよい。リコンフィギュラブル回路は、論理回路の多段配列と、前段の論理回路の出力と後段の論理回路の入力の接続関係を設定可能な接続部とを含んでもよい。論理回路の多段配列の構造は、横方向に並べられた論理回路の列が縦方向に複数段組み合わされた配列をとり、横方向すなわち列内の論理回路間に接続用結線はなく、各段の論理回路列の出力と直後の段の論理回路列の入力との間に接続用結線が設けられた構造であってもよい。 The reconfigurable circuit includes a plurality of logic circuits each capable of selectively executing a plurality of arithmetic functions, and a connection unit capable of setting a connection relationship between the logic circuits. A connection relationship may be set. The reconfigurable circuit may include a multi-stage arrangement of logic circuits, and a connection unit capable of setting a connection relationship between the output of the preceding logic circuit and the input of the succeeding logic circuit. The structure of the multistage arrangement of logic circuits is an arrangement in which a plurality of columns of logic circuits arranged in the horizontal direction are combined in the vertical direction, and there is no connection connection between the logic circuits in the horizontal direction, that is, in each column. A structure in which a connection for connection is provided between the output of the first logic circuit row and the input of the next-stage logic circuit row may be employed.
各論理回路は、比較的高性能な演算が可能な回路であってもよく、例えば、複数種類の多ビット演算を選択的に実行可能な算術論理回路(ALU(Arithmetic Logic Unit))であってもよい。論理回路は、複数の演算機能を選択するためのセレクタを有し、セレクタは、外部からロードされた設定データにより演算機能を選択する。論理回路の演算機能をセレクタで選択可能とすることにより、論理回路の機能の切替を瞬時に行なうことができ、ひいてはリコンフィギュラブル回路の機能を瞬時に設定することが可能となる。 Each logic circuit may be a circuit capable of relatively high-performance operations, for example, an arithmetic logic circuit (ALU (Arithmetic Logic Unit)) capable of selectively executing a plurality of types of multi-bit operations. Also good. The logic circuit has a selector for selecting a plurality of arithmetic functions, and the selector selects an arithmetic function according to setting data loaded from the outside. By making the arithmetic function of the logic circuit selectable by the selector, the function of the logic circuit can be switched instantaneously, and as a result, the function of the reconfigurable circuit can be set instantaneously.
本発明の別の態様は、1つの回路を分割した複数の分割回路をリコンフィギュラブル回路上に順次構成し、ある分割回路の出力を次の分割回路の入力にフィードバックして分割回路における演算処理を実行し、最後に構成された分割回路から出力を取り出すことを特徴とする処理方法を提供する。この態様の処理方法によると、構成するべき回路の規模が大きい場合であっても、その回路を分割してリコンフィギュラブル回路に順次構成することができるため、構成するべき回路に合わせてリコンフィギュラブル回路の回路規模を大きく設定する必要がなく、リコンフィギュラブル回路の回路規模を縮小化することができる。 According to another aspect of the present invention, a plurality of divided circuits obtained by dividing one circuit are sequentially configured on a reconfigurable circuit, and an output of one divided circuit is fed back to an input of the next divided circuit to perform arithmetic processing in the divided circuit Is provided, and the output is extracted from the last configured dividing circuit. According to the processing method of this aspect, even when the circuit to be configured is large, the circuit can be divided and sequentially configured into a reconfigurable circuit. The circuit scale of the reconfigurable circuit can be reduced without having to set the circuit scale of the programmable circuit large.
本発明のさらに別の態様は、機能の変更が可能なリコンフィギュラブル回路と、リコンフィギュラブル回路の出力をリコンフィギュラブル回路の入力に接続する経路部と、リコンフィギュラブル回路に所期の回路を構成するための設定データを供給する設定部とを備える集積回路装置を提供する。この態様の集積回路装置によると、リコンフィギュラブル回路、経路部および設定部を1チップ上に形成するため、高速な処理が可能となる。 Still another embodiment of the present invention is directed to a reconfigurable circuit whose function can be changed, a path portion for connecting an output of the reconfigurable circuit to an input of the reconfigurable circuit, and a circuit intended for the reconfigurable circuit. An integrated circuit device is provided that includes a setting unit that supplies setting data for configuring the device. According to the integrated circuit device of this aspect, since the reconfigurable circuit, the path portion, and the setting portion are formed on one chip, high-speed processing is possible.
なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システム、コンピュータプログラムとして表現したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above components and the expression of the present invention expressed as a method, apparatus, system, and computer program are also effective as an aspect of the present invention.
本発明によれば、回路規模の縮小化に貢献するリコンフィギュラブル回路を備えた集積回路装置および処理装置、これらを利用した処理方法を提供できる。 According to the present invention, it is possible to provide an integrated circuit device and a processing device provided with a reconfigurable circuit that contributes to a reduction in circuit scale, and a processing method using them.
以下において、本発明の実施の形態について図面を参照しながら詳細に説明する。なお図中における同一符号は、同一または相当部分を示すものとする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same code | symbol in a figure shall show the same or an equivalent part.
(実施の形態1)
図1は、実施の形態に係る処理装置10の構成図である。処理装置10は、集積回路装置26を備える。集積回路装置26は、回路構成を再構成可能とする機能を有する。集積回路装置26は1チップとして構成され、リコンフィギュラブル回路12、設定部14、制御部18、内部状態保持回路20、出力回路22および経路部24を備える。リコンフィギュラブル回路12は、設定を変更することにより、機能の変更を可能とする。
(Embodiment 1)
FIG. 1 is a configuration diagram of a
設定部14は、第1設定部14a、第2設定部14b、第3設定部14c、第4設定部14dおよび選択器16を有し、リコンフィギュラブル回路12に所期の回路を構成するための設定データ40を供給する。
The setting
経路部24は、フィードバックパスとして機能し、リコンフィギュラブル回路12の出力を、リコンフィギュラブル回路12の入力に接続する。内部状態保持回路20および出力回路22は、例えばデータフリップフロップ(D−FF)などの順序回路として構成され、リコンフィギュラブル回路12の出力を受ける。内部状態保持回路20は経路部24に接続されている。リコンフィギュラブル回路12は組合せ回路または順序回路等の論理回路として構成される。
The
リコンフィギュラブル回路12は、機能の変更が可能な論理回路を有して構成される。具体的にリコンフィギュラブル回路12は、複数の演算機能を選択的に実行可能な論理回路を複数段に配列させた構成を有し、前段の論理回路列の出力と後段の論理回路列の入力との接続関係を設定可能な接続部を含む。複数の論理回路は、マトリックス状に配置される。各論理回路の機能と、論理回路間の接続関係は、設定部14により供給される設定データ40に基づいて設定される。設定データ40は、以下の手順で生成される。
The
集積回路装置26により実現されるべきプログラム36が、記憶部34に保持されている。プログラム36は、信号処理回路または信号処理アルゴリズムなどをC言語などの高級言語で記述したものである。コンパイル部30は、記憶部34に格納されたプログラム36をコンパイルし、データフローグラフ38に変換して記憶部34に格納する。データフローグラフ38は、入力変数および定数の演算の流れをグラフ構造で表現したものである。
A
設定データ生成部32は、データフローグラフ38から設定データ40を生成する。設定データ40は、データフローグラフ38をリコンフィギュラブル回路12にマッピングするためのデータであり、リコンフィギュラブル回路12における論理回路の機能や論理回路間の接続関係を定める。本実施の形態では、設定データ生成部32が、1つの回路を分割してできる複数の回路の設定データ40を生成する。
The setting
図2は、1つの回路42を分割してできる複数の回路の設定データ40について説明するための図である。1つの回路42を分割して生成される回路を、「分割回路」と呼ぶ。この例では、1つの回路42が、4つの分割回路、すなわち分割回路A、分割回路B、分割回路C、分割回路Dに分割されている。回路42は、データフローグラフ38における演算の流れにしたがって分割される。データフローグラフ38において、上から下に向かう方向に演算の流れが表現される場合には、そのデータフローグラフ38を上から所定の間隔で切り取り、その切り取った部分を分割回路として設定する。流れにしたがって切り取る間隔は、リコンフィギュラブル回路12における論理回路の段数以下に定められる。回路42は、データフローグラフ38の横方向で分割されてもよい。横方向に分割する幅は、リコンフィギュラブル回路12における論理回路の1段当たりの個数以下に定められる。
FIG. 2 is a diagram for explaining setting
特に、生成すべき回路がリコンフィギュラブル回路12よりも大きい場合に、設定データ生成部32は、リコンフィギュラブル回路12にマッピングできる大きさになるように、回路42を分割することが好ましい。設定データ生成部32は、リコンフィギュラブル回路12における論理回路の配列構造とデータフローグラフ38によって、回路42の分割方法を定める。リコンフィギュラブル回路12の配列構造は、制御部18から設定データ生成部32に伝えられてもよく、また予め記憶部34に記録されていてもよい。また、制御部18が、回路42の分割方法を設定データ生成部32に指示してもよい。
In particular, when the circuit to be generated is larger than the
以上の手順を実行することにより、記憶部34は、リコンフィギュラブル回路12を所期の回路として構成するための複数の設定データ40を記憶する。複数の設定データ40は、分割回路Aを構成するための設定データ40a、分割回路Bを構成するための設定データ40b、分割回路Cを構成するための設定データ40c、および分割回路Dを構成するための設定データ40dである。既述のごとく、複数の設定データ40は、1つの回路42を分割した複数の分割回路をそれぞれ表現したものである。このように、リコンフィギュラブル回路12の回路規模に応じて、生成すべき回路42の設定データ40を生成することにより、汎用性の高い処理装置10を実現することが可能となる。別の視点からみると、本実施の形態の処理装置10によれば、回路規模の小さいリコンフィギュラブル回路12を用いて、所望の回路を再構成することが可能となる。
By executing the above procedure, the
図3は、リコンフィギュラブル回路12の構成図である。リコンフィギュラブル回路12は、複数の論理回路50の列が複数段にわたって配列されたもので、各段に設けられた接続部52によって、前段の論理回路列の出力と後段の論理回路列の入力が設定により任意に接続可能な構造となっている。ここでは、論理回路50の例としてALUを示す。各ALUは、論理和、論理積、ビットシフトなどの複数種類の多ビット演算を設定により選択的に実行できる。各ALUは、複数の演算機能を選択するためのセレクタを有している。
FIG. 3 is a configuration diagram of the
図示のように、リコンフィギュラブル回路12は、横方向にY個、縦方向にX個のALUが配置されたALUアレイとして構成される。第1段のALU11、ALU12、・・・、ALU1Yには、入力変数や定数が入力され、設定された所定の演算がなされる。演算結果の出力は、第1段の接続部52に設定された接続にしたがって、第2段のALU21、ALU22、・・・、ALU2Yに入力される。第1段の接続部52においては、第1段のALU列の出力と第2段のALU列の入力の間で任意の接続関係、あるいは、決められた組み合わせのうちより選択された接続関係を実現できるように結線が構成されており、設定により所期の結線が有効となる。以下、第(X−1)段の接続部52まで、同様の構成であり、最終段である第X段のALU列は演算の最終結果を出力する。
As shown in the figure, the
図4は、他のリコンフィギュラブル回路12#の構成図である。
FIG. 4 is a configuration diagram of another
図4を参照して、リコンフィギュアブル回路12♯は、リコンフィギュアブル回路12と比較して、接続部52を接続部52#に置換した点が異なる。接続部52#は、接続部52の機能に加えて外部から直接入力変数や定数の入力が可能な構成であるとともに、接続部52#から直接外部に前段のALUの演算結果を出力することも可能な構成である。この構成により図3に示されるリコンフィギュアブル回路12の構成よりも多様な組合せ回路を構成することが可能となり、設計の自由度が向上する。他の部分および構成については図3で示されるリコンフィギュアブル回路12の構成と同様であるのでその詳細な説明は繰返さない。
Referring to FIG. 4,
図5は、データフローグラフ38の例を示す図である。データフローグラフ38においては、入力される変数や定数の演算の流れが段階的にグラフ構造で表現されている。図中、演算子は丸印で示されている。設定データ生成部32は、このデータフローグラフ38をリコンフィギュラブル回路12にマッピングするための設定データ40を生成する。本実施の形態では、特にデータフローグラフ38をリコンフィギュラブル回路12にマッピングしきれない場合に、データフローグラフ38を複数の領域に分割して、分割回路の設定データ40を生成する。データフローグラフ38による演算の流れを回路上で実現するべく、設定データ40は、演算機能を割り当てる論理回路を特定し、また論理回路間の接続関係を定め、さらに入力変数や入力定数などを定義したデータとなる。したがって、設定データ40は、各論理回路50の機能を選択するセレクタに供給する選択情報、接続部52の結線を設定する接続情報、必要な変数データや定数データなどを含んで構成される。
FIG. 5 is a diagram illustrating an example of the
図1に戻って、回路の構成時、制御部18は、1つの回路を構成するための複数の設定データ40を選択する。ここでは、制御部18が、図2に示す回路42を構成するための設定データ40、すなわち分割回路Aの設定データ40a、分割回路Bの設定データ40b、分割回路Cの設定データ40cおよび分割回路Dの設定データ40dを選択するものとする。制御部18は、選択した設定データ40を設定部14に供給する。設定部14はキャッシュメモリや他の種類のメモリを有し、供給される設定データ40をそれぞれ保持する。具体的に制御部18は、設定データ40aを第1設定部14aに、設定データ40bを第2設定部14bに、設定データ40cを第3設定部14cに、設定データ40dを第4設定部14dに供給する。なお、本例においては、制御部18が記憶部34から設定データ40を受けて設定部14に供給する構成について説明するが、制御部18を設けることなく、予め設定部14に設定データおよび各回路を制御するための制御データを記憶するRAM(Random Access Memory)や、ROM(Read Only memory)等のメモリを備えた構成とすることも可能である。
Returning to FIG. 1, at the time of circuit configuration, the
設定部14は、選択された設定データ40をリコンフィギュラブル回路12に設定し、リコンフィギュラブル回路12の回路を再構成する。これにより、リコンフィギュラブル回路12は、所期の演算を実行できる。リコンフィギュラブル回路12は、基本セルとして高性能の演算能力のあるALUを用いており、またリコンフィギュラブル回路12および設定部14を1チップ上に構成(マッピング)することから、コンフィグレーションを高速に、例えば1クロックで実現することができる。制御部18はクロック機能を有し、クロック信号は、内部状態保持回路20および出力回路22に供給される。また制御部18はカウンタ回路を含み、カウント信号を選択器16に供給してもよい。この場合、カウンタ回路は4進カウンタである。
The setting
図6は、本実施の形態における信号処理のフローチャートを示す。制御部18は、カウンタ回路からのカウント信号に合わせて、リコンフィギュラブル回路12に複数の設定データ40、すなわち設定データ40a、設定データ40b、設定データ40cおよび設定データ40dを順次供給するように設定部14を制御する。設定部14が、複数の設定データ40をリコンフィギュラブル回路12に順次供給することにより、全体として1つの回路が構成されることになる。出力回路22は、設定部14によりリコンフィギュラブル回路12が複数回、ここでは4回構成されると、リコンフィギュラブル回路12の出力を出力する。この回数は、使用する設定データ40の個数となる。以下、具体的な手順を示す。
FIG. 6 shows a flowchart of signal processing in the present embodiment. The
まず、制御部18が、選択器16を制御して第1設定部14aを選択する。選択器16は、カウンタ回路により制御されてもよい。第1設定部14aは、分割回路Aの設定データ40aをリコンフィギュラブル回路12に供給し、リコンフィギュラブル回路12上に分割回路Aを構成する(ステップS10)。分割回路Aが構成されると同時に、入力データが分割回路Aに供給される。組合せ回路である分割回路Aは、次のクロック信号までの間に、演算処理を実行する。
First, the
制御部18がクロック信号を内部状態保持回路20に供給すると、内部状態保持回路20は、分割回路Aによる処理結果を保持する(ステップS12)。ステップS10およびステップS12のステップを第1サイクルと呼ぶ。同時に、制御部18が、選択器16を制御して第2設定部14bを選択する。第2設定部14bは、分割回路Bの設定データ40bをリコンフィギュラブル回路12に供給し、リコンフィギュラブル回路12上に分割回路Bを構成する。このとき、内部状態保持回路20に保持された分割回路Aの処理結果が、経路部24を通って分割回路Bの入力に供給される(ステップS14)。分割回路Bは、次のクロック信号までの間に、演算処理を実行する。
When the
制御部18が次のクロック信号を内部状態保持回路20に供給すると、内部状態保持回路20は、分割回路Bの処理結果を保持する(ステップS16)。ステップS14およびステップS16のステップを第2サイクルと呼ぶ。同時に、制御部18が、選択器16を制御して第3設定部14cを選択する。第3設定部14cは、分割回路Cの設定データ40cをリコンフィギュラブル回路12に供給し、リコンフィギュラブル回路12上に分割回路Cを構成する。このとき、内部状態保持回路20に保持された分割回路Bの処理結果が、経路部24を通って分割回路Cの入力に供給される(ステップS18)。分割回路Cは、次のクロック信号までの間に、演算処理を実行する。
When the
制御部18が次のクロック信号を内部状態保持回路20に供給すると、内部状態保持回路20は、分割回路Cの処理結果を保持する(ステップS20)。ステップS18およびステップS20のステップを第3サイクルと呼ぶ。同時に、制御部18が、選択器16を制御して第4設定部14dを選択する。第4設定部14dは、分割回路Dの設定データ40dをリコンフィギュラブル回路12に供給し、リコンフィギュラブル回路12上に分割回路Dを構成する。このとき、内部状態保持回路20に保持された分割回路Cの処理結果が、経路部24を通って分割回路Dの入力に供給される(ステップS22)。分割回路Dは、次のクロック信号までの間に、演算処理を実行する。
When the
制御部18が次のクロック信号を出力回路22に供給すると、出力回路22は、分割回路Dの処理結果を出力する(ステップS24)。ステップS22およびステップS24のステップを第4サイクルと呼ぶ。第1サイクルから第4サイクルまでの処理を繰り返し行う場合には、再度、制御部18が選択器16を制御して第1設定部14aを選択し、リコンフィギュラブル回路12上に分割回路Aを構成して、入力データが供給される。
When the
以上のように、1つの回路42を分割した複数の分割回路A〜Dをリコンフィギュラブル回路12上に順次構成し、各分割回路の出力を次の分割回路の入力にフィードバックして各分割回路における演算処理を実行し、最後に構成された分割回路Dから、回路42の出力を取り出す。ステップS10からステップS24までにかかる時間は4クロック分であり、本実施の形態の処理装置10によると、限られたリコンフィギュラブル回路12の回路規模のなかで、効率よい演算処理を実行することができる。また、リコンフィギュラブル回路12の回路規模が小さいため、消費電力も小さくできる。
As described above, a plurality of division circuits A to D obtained by dividing one
制御部18は、内部状態保持回路20および出力回路22に同一のクロック信号を供給してもよいが、出力回路22に供給するクロック信号の周期を、内部状態保持回路20に供給するクロック信号の周期の4倍に設定してもよい。内部状態保持回路20および出力回路22に同一のクロック信号を供給する場合は、内部状態保持回路20に出力回路22の役目をもたせ、1つの回路にまとめることもできる。この場合は、出力先の回路以降で必要な信号を取り出すための回路が必要となる。図6に示した例では1つの回路42を4サイクルの分割回路で表現したため、出力回路22の動作周期が内部状態保持回路20の動作周期の4倍となっているが、周期の比は、回路42の分割数に応じて変化する。また、この例では第1設定部14a〜第4設定部14dの4つの設定部を利用したが、この数も回路42の分割数に応じて変動することは当業者に容易に理解されるところである。
The
図7は、前後7点を利用する7タップからなるFIRフィルタ回路を示す。以下、このFIR(Finite Impulse Response)フィルタ回路を、本実施の形態における処理装置10で実現する具体例を示す。このFIRフィルタ回路の係数は、図示のごとく、対称に設定されている。
FIG. 7 shows a 7-tap FIR filter circuit using front and rear 7 points. Hereinafter, a specific example in which the FIR (Finite Impulse Response) filter circuit is realized by the
図8は、図7で示すFIRフィルタ回路を置き換えた回路を示す。回路の置き換えは、フィルタ係数の対称性を利用している。 FIG. 8 shows a circuit in which the FIR filter circuit shown in FIG. 7 is replaced. The circuit replacement uses the symmetry of the filter coefficient.
図9は、図8で示すFIRフィルタ回路をさらに置き換えた回路を示す。ここでは、フィルタ係数に着目した置き換えを行っている。具体的には、係数1/16を1/2×1/2×1/2×1/2に、2/16を1/2×1/2×1/2に、8/16を1/2に置き換えている。
係数1/2の演算はデータを右に1ビットシフトすることで実現できる。1ビットシフタは、複数ビットシフタと比べて、ALU内において非常に小さいスペースで形成することができる。
FIG. 9 shows a circuit in which the FIR filter circuit shown in FIG. 8 is further replaced. Here, the replacement is performed focusing on the filter coefficient. Specifically, the
The calculation of the
図10は、図9に示すFIRフィルタ回路をコンパイルして作成したデータフローグラフ38aを示す。図中、“+”は加算を示し、“>>1”は1ビットのシフトを示し、 “MOV”はスルー用のパスを示す。図示のごとく、データフローグラフ38aは、7段の演算子で構成される。
FIG. 10 shows a
図11は、本実施例で使用するリコンフィギュラブル回路12を示す。本実施例では、リコンフィギュラブル回路12が、4列2段のALUを含んで構成される。
FIG. 11 shows a
図12は、図10に示すデータフローグラフ38aを、図11のリコンフィギュラブル回路12を用いて実現する例を示す。データフローグラフ38aが7段で構成され、リコンフィギュラブル回路12が2段で構成されていることから、データフローグラフ38aは、4つに分割される。
FIG. 12 shows an example in which the
第1サイクルでは、第1設定部14aが、データフローグラフ38aの第1段および第2段の内容を、設定データ40aによりリコンフィギュラブル回路12上に構成する。第2サイクルでは、第2設定部14bが、データフローグラフ38aの第3段および第4段の内容を、設定データ40bによりリコンフィギュラブル回路12上に構成(マッピング)する。第3サイクルでは、第3設定部14cが、データフローグラフ38aの第5段および第6段の内容を、設定データ40cによりリコンフィギュラブル回路12上に構成(マッピング)する。第4サイクルでは、第4設定部14dが、データフローグラフ38aの第7段の内容を、設定データ40dによりリコンフィギュラブル回路12上に構成(マッピング)する。各サイクルにおける出力結果は、次のサイクルの入力としてフィードバックされる。
In the first cycle, the
実施例1において、ALUは、“+”、“>>1”、“MOV”の3種類のみで実現することができる。複数ビットのシフトを、1ビットシフタを複数回利用することにより表現することとしたため、必要とされるALUの機能を非常に少なくすることができる。これにより、リコンフィギュラブル回路12の回路規模を小さくできる。なお、4種類の設定データ40を供給するため、制御部18におけるカウンタ回路は、4進カウンタとなる。
In the first embodiment, the ALU can be realized by only three types of “+”, “>> 1”, and “MOV”. Since the multi-bit shift is expressed by using the 1-bit shifter a plurality of times, the required ALU functions can be greatly reduced. Thereby, the circuit scale of the
(実施の形態2)
図13は、図8に示すFIRフィルタ回路をコンパイルして作成したデータフローグラフ38bを示す。図中、“+”は加算を、“MOV”はスルー用のパスを、“>>4”は4ビットのシフトを、“>>3”は3ビットのシフトを、“>>1”は1ビットのシフトを示す。図9の例では、複数ビットのシフトを1ビットシフトにおとしてデータフローグラフ38aを作成したが、図13の例では、複数ビットのシフトをそのままにデータフローグラフ38bを作成している。図示のごとく、データフローグラフ38bは、4段の演算子で構成される。
(Embodiment 2)
FIG. 13 shows a
図14は、図13に示すデータフローグラフ38bを、図11のリコンフィギュラブル回路12を用いて実現する例を示す。データフローグラフ38bが4段で構成され、リコンフィギュラブル回路12が2段で構成されていることから、データフローグラフ38bは、2つに分割される。
FIG. 14 shows an example in which the
第1サイクルでは、第1設定部14aが、データフローグラフ38bの第1段および第2段の内容を、設定データ40aによりリコンフィギュラブル回路12上に構成(マッピング)する。第2サイクルでは、第2設定部14bが、データフローグラフ38bの第3段および第4段の内容を、設定データ40bによりリコンフィギュラブル回路12上に構成(マッピング)する。第1サイクルにおける出力結果は、次の第2サイクルの入力としてフィードバックされる。
In the first cycle, the
実施例2において、ALUは、“+”、“>>4”、“>>3”、“>>1”、“MOV”の5種類で実現することができる。実施例1と比較すると、必要なALUの機能は増加するが、使用する設定部の数は2つと減少している。なお、2種類の設定データ40を供給するため、制御部18におけるカウンタ回路は、2進カウンタとなる。また、出力回路22の動作周期は、内部状態保持回路20の動作周期の2倍となる。
In the second embodiment, the ALU can be realized by five types of “+”, “>> 4”, “>> 3”, “>> 1”, and “MOV”. Compared with the first embodiment, the necessary ALU functions increase, but the number of setting units to be used decreases to two. Since the two types of setting
(実施の形態3)
上記の実施の形態1および2の構成においては、具体例として単一の回路であるFIRフィルタ回路をリコンフュギラブル回路を用いて実現する例について説明したが、本発明の実施の形態3においては複数の回路をリコンフュギラブル回路で実現する方式について説明する。
(Embodiment 3)
In the configurations of the first and second embodiments described above, the example in which the FIR filter circuit, which is a single circuit, is realized by using a reconfigurable circuit has been described as a specific example, but in the third embodiment of the present invention, Describes a method for realizing a plurality of circuits by a reconfigurable circuit.
図15は、本発明の実施の形態3に従う処理装置10aの構成図である。
FIG. 15 is a configuration diagram of
図15を参照して、本発明の実施の形態3に従う処理装置10aは、実施の形態1に従う処理装置10と比較して、集積回路装置26を集積回路装置26aに置換した点が異なる。集積回路装置26aは、図1に示される集積回路装置26と比較して、メモリ部27と切替回路28と、経路部29とをさらに備える点で異なる。
Referring to FIG. 15,
メモリ部27は、制御部18からの指示に基づきリコンフュギラブル回路12から出力されるデータ信号を格納するための記憶領域である。また、制御部18からの指示に基づき格納されたデータ信号は、経路部29を通じてリコンフィギュラブル回路12の入力として伝達される。リコンフィギュラブル回路12への入力は経路部24,29の2系統存在するが、経路部24は、メモリ部27を介さないために高速にフィードバック処理することが可能である。特に、メモリ部27が低速で動作処理する場合には、経路部24は、経路部29よりもさらに高速に処理する。
The
切替回路28は、入力データおよび経路部24,29を介してフィードバックされる入力データを、選択器16から出力される切替指示に基づいて選択的にリコンフュギラブル回路12に入力する。具体的には、第1設定部14a〜第4設定部14dの制御部18の選択に伴い、設定される設定データに基づく所定のタイミングで選択器16から切替指示がなされる。その他の点は図1で示される集積回路装置26の構成と同様であるので、その詳細な説明は繰返さない。
The switching
以下においては、複数の回路としてデジタル復調回路群を具体例としてリコンフィギュラブル回路上に構成(マッピング)する方式について説明する。 In the following, a method of configuring (mapping) a digital demodulation circuit group as a plurality of circuits on a reconfigurable circuit will be described as a specific example.
図16は、本発明の実施の形態3に従うリコンフュギラブル回路を用いて構成するデジタル復調回路群の構成図である。 FIG. 16 is a configuration diagram of a digital demodulation circuit group configured using the reconfigurable circuit according to the third embodiment of the present invention.
図16を参照して、デジタル復調回路群は、FIRフィルタ回路50と、FIRフィルタ回路52と、復調処理回路54とを含む。FIRフィルタ回路50は、入力信号Iの入力を受けて中間出力信号MIを出力する。FIRフィルタ回路52は、入力信号Qを受けて中間出力信号MQを出力する。復調処理回路54は、中間出力信号MI,MQの入力を受けて復調処理し、フィードバック制御出力信号Y2と、出力信号Y1を出力する。
Referring to FIG. 16, the digital demodulation circuit group includes an
図17は、復調処理回路54の構成を説明する概念図である。
FIG. 17 is a conceptual diagram illustrating the configuration of the
図17を参照して、復調処理回路54は、ループフィルタ56と、乗算器58と、正負判定回路60(SGN)とで構成されている。正負判定回路60は、中間出力信号MIの入力を受けて、判定結果に基づいて復調出力信号Y1を出力する。乗算器58は、中間出力信号MI,MQの入力を受けて、乗算結果をループフィルタ56に出力する。ループフィルタ56は、乗算器58からの出力信号を受けて、フィードバック制御出力信号Y2を出力する。なお、フィードバック制御出力信号Y2は、図示しないが、他のデジタル復調処理に用いられる回路にフィードバック入力される制御信号である。
Referring to FIG. 17, the
図18は、ループフィルタ56を示す。
FIG. 18 shows the
図19は、図17に示す復調処理回路54をコンパイルして作成したデータフローグラフ38bを示す。図中、“×”は乗算を示し、“SGN”は正負判定を示す。他の演算子については上述したのと同様の構成である。図示のごとく、データフローグラフ38bは、3段の演算子で構成される。
FIG. 19 shows a
図20は、本発明の実施の形態3に従うデジタル復調回路群をリコンフュギラブル回路にマッピングする場合の処理の流れを説明する図である。 FIG. 20 is a diagram illustrating a process flow when the digital demodulating circuit group according to the third embodiment of the present invention is mapped to the reconfigurable circuit.
図20を参照して、まず最初にFIRフィルタ回路50をマッピングし、入力信号Iに基づく出力信号MIを生成する。具体的には、図12で説明したのと同様の方式にしたがって、データフローグラフ38aが4つに分割され、第1設定部14a〜第4設定部14dを用いてFIRフィルタ50がリコンフィギュラブル回路12上に構成(マッピング)される。上述したように各サイクルにおける出力結果は、次のサイクルの入力としてフィードバックされるが、最後の第4サイクルの出力結果すなわち出力信号MIはメモリ部27の所定領域に格納される。
Referring to FIG. 20, first,
次に、FIRフィルタ回路52をマッピングし、入力信号Qに基づく出力信号MQを生成する。具体的には、FIRフィルタ回路50と同様の方式にしたがって、第5サイクル〜第8サイクルにおいてリコンフィギュラブル回路12上にFIRフィルタ回路52がマッピングされる。この場合、最後の第8サイクルの出力結果すなわち出力信号MQはメモリ部27の所定領域に格納される。
Next, the
次に、復調処理回路54をマッピングし、中間出力信号MI,MQ(入力信号)に基づく出力信号Y1,Y2を生成する。
Next, the
図21は、図19に示すデータフローグラフ38bを、図11のリコンフィギュラブル回路12を用いて実現する例を示す。データフローグラフ38bが4段で構成され、リコンフィギュラブル回路12が2段で構成されていることから、データフローグラフ38bは、2つに分割される。
FIG. 21 shows an example in which the
第9サイクルでは、第1設定部14aが、データフローグラフ38bの第1段および第2段の内容を、設定データ40aによりリコンフィギュラブル回路12上に構成する。第10サイクルでは、第2設定部14bが、データフローグラフ38aの第3段および第4段の内容を、設定データ40bによりリコンフィギュラブル回路12上に構成(マッピング)する。各サイクルにおける出力結果は、次のサイクルの入力としてフィードバックされる。これに伴い、復調処理回路54をマッピングすることができる。
In the ninth cycle, the
ここで、第9サイクルにおいて、メモリ部27の所定領域に格納された中間出力信号MI,MQおよび出力信号MY#が経路部29を介してリコンフィギュラブル回路12に入力される。また、本例の如く、メモリ部27の記憶領域を設けてリコンフィギュラブル回路12を用いてマッピングした回路の出力データ等を保持することにより、並列処理を実行する回路群においても1つのリコンフィギュラブル回路12を用いて構成することができる。なお、入力信号MY#は、前回に復調処理回路54をマッピングした場合の第10サイクル後に出力される出力信号であり、メモリ部27の記憶領域に格納されているものとする。上記においては、FIRフィルタ回路50をマッピングした後にFIRフィルタ回路52をマッピングする場合について説明したがその順序を入れ替えても同様である。
Here, in the ninth cycle, the intermediate output signals MI and MQ and the output signal MY # stored in the predetermined area of the
すなわち、メモリ部27を設けて出力データ等に記憶させておくことにより、任意の回路を任意の順序でリコンフィギュラブル回路12を用いてマッピングすることができる。
That is, by providing the
なお、本実施の形態3においてはALUは、“+”、“>>1”、“MOV”、“×”、“SGN”の5種類のみで実現することができる。 In the third embodiment, the ALU can be realized with only five types of “+”, “>> 1”, “MOV”, “×”, and “SGN”.
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described based on the embodiments. The embodiments are exemplifications, and it will be understood by those skilled in the art that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are within the scope of the present invention. .
例えば、リコンフィギュラブル回路12におけるALUの配列は、縦方向にのみ接続を許した多段配列に限らず、横方向の接続も許した、メッシュ状の配列であってもよい。また、上記の説明では、段を飛ばして論理回路を接続する結線は設けられていないが、このような段を飛ばす接続結線を設ける構成としてもよい。
For example, the array of ALUs in the
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
10 処理装置、12 リコンフィギュラブル回路、14 設定部、16 選択器、18 制御部、20 内部状態保持回路、22 出力回路、24 経路部、26 集積回路装置、30 コンパイル部、32 設定データ生成部、34 記憶部、36 プログラム、38 データフローグラフ、40 設定データ、50 論理回路、52 接続部。
DESCRIPTION OF
Claims (1)
前記リコンフィギュラブル回路の出力を記憶する記憶部と、
前記記憶部よりも高速に動作し、前記リコンフィギュラブル回路の出力を保持する状態保持部と、
前記リコンフィギュラブル回路の出力を、前記状態保持部を介して前記リコンフィギュラブル回路の入力として伝達するための第1経路部と、
前記リコンフィギュラブル回路の出力を、前記記憶部を介して前記リコンフィギュラブル回路の入力として伝達するための第2経路部と、
前記リコンフィギュラブル回路に所期の回路を構成するための設定データを供給する設定部と、
前記リコンフィギュラブル回路に設定データを順次供給するように前記設定部を制御し、ある設定データにより前記リコンフィギュラブル回路上で構成された回路の出力を、前記第1又は第2経路部を通じて次の設定データにより構成される回路の入力に供給させる制御部を備え、
複数の設定データが設定部から順次供給されることで、前記リコンフィギュラブル回路に1つの演算回路を分割した複数の分割回路が順次構成されるとき、
前記制御部は、前記リコンフィギュラブル回路からの前記状態保持部への出力が、前記第1経路部を介して次サイクルの分割回路が構成される前記リコンフィギュラブル回路へ入力されるよう制御し、
前記演算回路による演算が終了した後、前記設定部から前記演算回路とは異なる他の演算回路に係る設定データが供給されることで、前記他の演算回路が前記リコンフィギュラブル回路に構成されるとき、
前記制御部は、前記他の演算回路の演算内容に応じて、前記リコンフィギュラブル回路からの前記記憶部への出力を、前記第2経路部を介して該他の演算回路が構成されている前記リコンフィギュラブル回路へ入力させるか否かを制御することを特徴とする処理装置。
Reconfigurable circuit that can change functions,
A storage unit for storing the output of the reconfigurable circuit;
A state holding unit that operates at a higher speed than the storage unit and holds an output of the reconfigurable circuit;
A first path unit for transmitting the output of the reconfigurable circuit as an input of the reconfigurable circuit via the state holding unit ;
A second path unit for transmitting the output of the reconfigurable circuit as an input of the reconfigurable circuit via the storage unit ;
A setting unit for supplying setting data for configuring a desired circuit to the reconfigurable circuit;
The setting unit is controlled so as to sequentially supply setting data to the reconfigurable circuit, and an output of a circuit configured on the reconfigurable circuit is transmitted by the setting data through the first or second path unit. A control unit for supplying the input of the circuit constituted by the setting data of
When a plurality of setting data is sequentially supplied from the setting unit, a plurality of divided circuits obtained by dividing one arithmetic circuit into the reconfigurable circuit are sequentially configured.
The control unit controls the output from the reconfigurable circuit to the state holding unit to be input to the reconfigurable circuit in which a divided circuit of a next cycle is configured via the first path unit. ,
After the calculation by the calculation circuit is completed, setting data related to another calculation circuit different from the calculation circuit is supplied from the setting unit, so that the other calculation circuit is configured as the reconfigurable circuit. When
The control unit is configured to output the output from the reconfigurable circuit to the storage unit according to the calculation contents of the other calculation circuit via the second path unit. A processing apparatus for controlling whether or not to input to the reconfigurable circuit .
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