JP4008357B2 - ダイナミックエレメントマッチング - Google Patents

Description

（相互参照される特許出願）
本出願は、「ＭＥＴＨＯＤ ＡＮＤ ＳＹＳＴＥＭ ＦＯＲ ＯＰＥＲＡＴＩＮＧ ＴＷＯ ＯＲ ＭＯＲＥ ＩＮＴＥＧＲＡＴＯＲＳ ＷＩＴＨ ＤＥＩＦＦＥＲＥＮＴ ＰＯＷＥＲ ＳＵＰＰＬＩＥＳ ＦＯＲ ＡＮ ＡＮＡＬＯＧ−ＴＯ−ＤＩＧＩＴＡＬ ＤＥＬＴＡ−ＳＩＧＭＡ ＭＯＤＵＬＡＴＯＲ」と題する、本出願と同日に同時出願された米国特許出願（Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ Ｎｏ．１０６２−ＣＡ）に関連し、かつ相互参照する。本特許出願はまた、２０００年８月７日に出願された、Ｊｏｈｎ Ｍｅｌａｎｓｏｎに対する、「ＳＥＣＯＮＤ ＡＮＤ ＨＩＧＨＥＲ ＯＲＤＥＲ ＤＹＮＡＭＩＣ ＥＬＥＭＥＮＴ ＭＡＴＣＨＩＮＧ ＩＮ ＭＵＬＴＩＢＩＴ ＤＩＧＩＴＡＬ ＴＯ ＡＮＡＬＯＧ ＡＮＤ ＡＮＡＬＯＧ ＴＯ ＤＩＧＩＴＡＬ ＣＯＮＶＥＲＴＥＲＳ」と題する、ＣＩＲＲＵＳ ＬＯＧＩＣ，ＩＮＣ．，Ａｕｓｔｉｎ，Ｔｅｘａｓに譲渡された、係属中の米国特許出願番号第０９／６３３，５０５号（Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ No. Ａ０２．１２９）（以後、「第１のＤＥＭ特許出願」と称す）と、２０００年８月７日に出願された、Ｊｏｈｎ Ｍｅｌａｎｓｏｎに対する、「ＭＵＬＴＩＬＥＶＥＬ ＡＮＡＬＯＧ ＴＯ ＤＩＧＩＴＡＬ ＤＡＴＡ ＣＯＮＶＥＲＴＥＲ ＨＡＶＩＮＧ ＤＹＮＡＭＩＣ ＥＬＥＭＥＮＴ ＭＡＴＣＨＩＮＧ ＩＮ Ａ ＲＥＦＥＲＥＮＣＥ ＰＡＴＨ」と題する、ＣＩＲＲＵＳ ＬＯＧＩＣ，ＩＮＣ．，Ａｕｓｔｉｎ，Ｔｅｘａｓに譲渡された、米国特許出願番号第０９／６３３，３８１号（Ａｔｔｏｒｎｅｙ Ｄｏｃｋｅｔ No. Ａ０２．１３０）（以後、「第２のＤＥＭ特許出願」と称す）と相互参照する。以上の特許出願は、以上の特許出願全体にて本明細書中で参考として援用される。
（発明の背景）
１．技術分野
本発明は、概して、アナログ−デジタル変換器（「ＡＤＣ」）に関連し、詳細には、ＡＤＣ用のモジュレータに関連する。さらにより詳細には、本発明は、異なる電源で、ダイナミックエレメントマッチング（ＤＥＭ）システムの２以上のコンポーネントを動作させる方法およびシステムに関連する。ＤＥＭシステムは、ＡＤＣのデルタ−シグマモジュレータにて用いられ得る。

２．関連技術の説明
アナログ−デジタル変換器（「ＡＤＣ」）は、デジタル処理および／または格納のために、アナログ信号をデジタル信号に変換するように用いられる。ＡＤＣは、当該技術において周知であり、様々に応用して用いられる。ＡＤＣは、概して、互いに結合されたアナログシステムおよびデジタルシステムを有する。アナログシステムは、入力アナログ信号を変調する少なくとも一つのモジュレータを含む。アナログシステムは、アナログ入力信号をデジタル出力信号に処理し、変換する。デジタルシステムは、デジタル信号を処理し、出力する。

モジュレータは、ＡＤＣのためにアナログ入力信号をデジタル化するように動作するデルタ−シグマモジュレータであり得る。ＡＤＣ用のデルタ−シグマモジュレータは、概して、一緒に結合された、少なくとも一つの積分器（例えば、フィルタ）と、総和回路と、量子化器とを含む。積分器は、入力信号によって積分動作を実行する一方、総和回路は、積分器から積分された信号を総和する。いくつかのデルタ−シグマモジュレータは、積分の複数の段を提供する複数の積分器を有する。量子化器は、総和回路からの総和された出力を量子化し、デジタル信号を提供するように動作する。

デルタ−シグマＡＤＣの性能は、デルタ−シグマフィードバックパスにおいて、デジタル−アナログ変換器（「ＤＡＣ」）の線形性に過敏である。フィードバックパスのエラーは、通常、デルタ−シグマループから形成されない。高いＤＡＣ線形性を達成する一つのアプローチは、本来的に線形な信号ビットＤＡＣを用いることであり得る。しかし、１ビットモジュレータは、ループ安定性、第１の積分器設計、音調特性（ｔｏｎａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）および間引きフィルタ設計についての不利益を蒙る。別のアプローチは、ダイナミックエレメントマッチング（「ＤＥＭ」）によって信号帯域にて線形化されるマルチビットＤＡＣを用いることであり得る。この他のアプローチでは、デジタル−アナログ変換器（「ＤＡＣ」）要素は、量子化器と総和回路との間のフィードバックループにて結合される。ＤＡＣ要素は、信号を、デジタル信号からアナログ信号に変換し返すように動作する。通常、それぞれのＤＡＣ要素は、他のＤＡＣ要素と詳細には正確に同一ではない。例えば、仮定上では同一の値を有するＤＡＣ要素毎のキャパシタまたは抵抗器の値は、概して、コンポーネントの値間の僅かな変動が常に存在するので、正確には同一の値を有していない。非線形性を引き起こすこれら要素のミスマッチは、信号帯域から形成されるノイズである。ダイナミックエレメントマッチング（「ＤＥＭ」）システムは、ＤＡＣ前のフィードバックループにおいて結合される。ＤＥＭシステムは、それぞれの要素が、信号帯域からのミスマッチによって引き起こされるエラーを「ノイズ形成」するために、どのように値を表示するように用いられるかを変更する。相互参照され、上述の参考として援用された第１および第２のＤＥＭ特許出願は、例示的なＤＥＭシステムを開示する。

ＤＥＭシステムは、ＤＡＣ要素の使用をトラッキングし、等化し、平均化するように用いられ、これにより、ＤＡＣ要素のミスマッチングされたコンポーネントの値の影響を最小化する。ＤＥＭは、通常、ＤＡＣ要素の物理的な接続および実装ならびに使用を可能にする接続システム／ボックスと、いずれのＤＡＣ要素が異なる時間に用いられるべきかを計算し、順序付ける接続演算器とを含む。ＤＥＭシステムは、サーモメータコード信号（例えば、ＤＥＭシステムの出力信号）を有し得る。このサーモメータコード信号は、入力信号が攪拌される（ｓｔｉｒｒｅｄ）か、または再配列される接続システム／ボックスに入力される。接続システム／ボックスは、攪拌／再配列された信号をＤＡＣ要素に出力する。接続システム／ボックスの状態またはアドレスは、以前の状態および接続演算器に送られるデータに基づいて数学的に決定される。

通常、一つの電源が、全てのコンポーネントまたはデルタ−シグマモジュレータの要素を駆動する。例えば、同一の電源が、積分器、総和回路、等化器、ＤＡＣ要素およびデルタ−シグマモジュレータのＤＥＭシステムの全てを駆動する。モジュレータテクノロジーは、ｆｉｖｅ（５）ボルト以上の大電力電圧がモジュレータを駆動できるように、展開してきた。大電力電圧は、ＡＤＣが広い電圧範囲において、アナログ入力信号を受信し、処理することを可能にし、この結果、ＡＤＣが広いダイナミックレンジおよびより高い信号ノイズ比を有する。しかし、大規模トランジスタ等の物理的に大きなコンポーネントは、ＡＤＣが大電圧下で動作することが必要とされる。物理的に大きなコンポーネントの使用は、ＡＤＣチップのサイズおよびコストそれぞれをより大きく、高くする。また、大電力電圧は、モジュレータコンポーネントを駆動するので、ＡＤＣがより大きな全体的な電力を消費する。

本発明は、少なくとも一つのより広いダイナミックレンジおよびより高い信号ノイズ比がＡＤＣに提供されるように、デルタ−シグマモジュレータを駆動する大電力電圧を維持する必要性を認める。さらに、本発明はまた、ＡＤＣの全体の物理的なサイズ、コストおよび電力消費を低減する継続的な必要性および要求を認める。

（本発明の要旨）
２以上の電源でＤＥＭシステムのダイナミックエレメントマッチング（「ＤＥＭ」）コンポーネントを動作させる方法およびシステムが開示される。ＤＥＭシステムの接続システムは、一つの電圧で動作する一つの電源で駆動される。接続システムは、コンポーネントに結合する。このコンポーネントは、出力をコンポーネントに順序付け、順序付けられた出力に従ってコンポーネントを活性化することにより、使用時に、マッチングされ、等化される。ＤＥＭシステムの接続演算器は、別の電源で駆動され、一つの電圧とは異なる別の電圧にて動作する。接続演算器は、接続システムに結合され、接続演算器がコンポーネントの使用順序を計算する。レベルシフターシステムは、接続システムから接続演算器に信号の電圧レベルをレベルシフトし、別のレベルシフターシステムは、接続演算器から接続システムに信号の電圧レベルをレベルシフトする。

本発明の上述およびさらなる目的、特徴および利点は、以下に詳細に記載された説明において、明らかとなる。

本発明の特徴であると信じられた新規な特性は、添付の特許請求の範囲に説明される。しかし、本発明自体、好適な使用のモード、本発明のさらなる目的および利点は、添付図面と共に読む場合、例示的実施形態の以下の詳細な説明を参考にすることによって最も理解される。

（例示的実施形態の詳細な説明）
アナログデジタルコンバータ（「ＡＤＣ」）のモジュレータ（例えばデルタシグマモジュレータ等）のための異なる電源を有する、２つ以上のダイナミックエレメント整合（ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔ ｍａｔｃｈｉｎｇ）（「ＤＥＭ」）コンポーネントを動作させるための方法およびシステムが開示される。

本明細書の目的のために、ハイ供給電圧Ｖｈｖに対するハイ電圧は、一般的に５ボルト以上であり、ロー供給電圧Ｖｌｖに対するロー電圧は、一般的に５ボルト未満である。しかし、本発明は、任意のハイまたはロー電源範囲にいかなる態様でも限定されず、任意の適切な電圧範囲の相対的なレベルが規定され、本発明と共に使用され得る。

ここで、図１Ａを参照すると、２つ以上のＤＥＭコンポーネントが異なる電源によって駆動される一般的なダイナミックエレメント整合（「ＤＥＭ」）システム１０のブロック図が示される。電源２０および２２等の２つ以上の電源がＤＥＭ１０のコンポーネントを駆動させる。図１Ａでは、接続システム１２は、ハイ供給電圧Ｖｈｖを供給する電源２０によって駆動される。接続システム１２はまた、グランド（「ＧＮＤ」）に接続される。接続計算器１６が電源２２によって駆動されて、ロー電圧供給Ｖｌｖを供給する。接続計算器１６はまた、グランド（「ＧＮＤ」）に接続される。接続計算器１６は、ＤＥＭ１０に対する電力消費、大きさ、およびコストを節減するために異なるレベルかつ接続システム１２よりもはるかに低い供給電圧レベルで動作される。

図１Ａにおける実線のコンポーネントにおいて示されたように、ＤＥＭシステム１０に対する最小のコンポーネントおよび配置は、ローからハイレベル電圧シフタシステム１４に接続された接続計算器１６であり、次いで接続システム１２は、ローからハイレベル電圧シフタシステム１４に接続される。接続システム１２は、量子化器から信号を受信し、使用されるために向けられるかまたは命令されるコンポーネント（デジタルアナログコンバータ（「ＤＡＣ」）等）に信号を出力する。接続計算器１６は、コンポーネントの使用の優先度を生成し、ローからハイ電圧レベルシフタシステム１４を用いることによって、接続計算器１６と接続システム１２との間の電圧レベルをローからハイにシフトすることによって、接続システム１２にコンポーネントの使用の優先度を送信する。最小の構成のＤＥＭシステム１０（図１Ａにおける実線のコンポーネントとして示される）では、通信は、接続計算器１６からローからハイ電圧シフタシステム１４を介して接続システム１２に一方向のみで送信される。ＤＥＭフィードバックループ２４はまた、ＤＥＭシステム１０に対してさらにインプリメントされ得る。ＤＥＭシステム１０の波線のコンポーネントにおいて示されたように、ＤＥＭフィードバックループ２４は、図１Ａで示されたようなハイからローレベルの電圧シフタシステム１８を介して接続計算器１６に再度供給される接続システム１２の出力信号を含む。本発明は、任意の特定のＤＥＭシステムにおいて使用されるようにいかなる態様でも限定されず、任意のタイプのＤＥＭシステムで使用されてもよいし、このシステムに適用されてもよい。

図１Ｂを参照すると、本発明に沿った例示的なＤＥＭシステムを実装する、図８のＡＤＣチップ８００等のアナログからデジタルへのコンバータ（「ＡＤＣ」）に対する例示的なデルタシグマモジュレータ１００のブロック図が示される。デルタシグマモジュレータ１００が作動し、アナログ入力（「ＡＩ」）信号１０２をデジタル化する。デルタシグマモジュレータ１００は、直列に一緒に接続される総和回路１０３、フィルタ１０４、および、マルチレベル量子化器１０６を含む。マルチレベル量子化器１０６は、デジタル出力（「ＤＯ」）信号１２２を出力する。ＤＯ信号１２２は、温度計コード信号（「ＴＣＳ」）１２４としてフィードバックループ１２５にフィードバックされる。フィードバックループ１２５は、ダイナミックエレメントマッチング（「ＤＥＭ」）システム１２８およびデジタルからアナログへコンバータ（「ＤＡＣ」）エレメント１２０を含む。ＤＥＭシステム１２８の入力は、マルチレベル量子化器１０６の出力に接続される。ＤＥＭシステム１２８は、ＴＣＳ１２４を受信し、かつ、遅延均等加重信号（「ＥＷＳ」）１２６をＤＡＣエレメント１２０までトラッキングし、計算し、送信する。遅延ＥＷＳ１２６は、各ＤＡＣエレメント１２０を利用するための優先順序を提供し、ＤＡＣエレメント１２０の利用を等化および平均化することにより、適合しないＤＡＣコンポーネント値の効果ｓを最小化し、かつ、ＤＡＣエレメント１２０の動作を線形化する。ＤＡＣエレメント１２０は、遅延ＥＷＳ１２６をアナログフィードバック信号（「ＡＦＳ」）１０５にシフトして戻す。ＡＦＳ１０５は、総和回路１０３までフィードバックされる。

総和回路１０３は、ＡＬ信号１０２を、フィードバックループ１２５からのＡＦＳ１０５に総和する。フィルタ１０４は、総和回路１０３からの総和された信号をフィルタリングし、成形する。フィルタ１０４は、総和信号に積算操作を実行する積算器を有する。いくらかのデルタシグマモジュレータは、複数の積算器を有していてもよく、複数の積算器は、積算の複数の段階を提供する。マルチレベル量子化器１０６は、フィルタリングされ、かつ、総和されたフィルタ１０４からの出力を量子化するように作動し、デジタル信号を提供する。

図１Ｂに示されるように、ＤＥＭシステム１２８は、ＤＡＣエレメント１２０の前にフィードバックループ１２５に接続される。典型的には、各ＤＡＣエレメント１２０は、仕様において他のＤＡＣエレメント１２０とは正確には一致しない。例えば、推定では同じ値を有するＤＡＣエレメント１２０に対するキャパシタまたは抵抗値は、通常コンポーネント値の間のささいな変動が存在するので、一般的に正確に同じ値を有していない。

ＤＥＭシステム１２８は、ＤＡＣエレメント１２０の利用をトラッキングし、同等化し、平均化するように利用され、ＤＡＣエレメント１２０に対する適合しないコンポーネント値の効果を最小化する。ＤＥＭシステム１２８はまた、ＤＡＣエレメント１２０の動作を線形化する。ＤＡＣエレメント１２０は、ＤＥＭシステム１２８および総和回路１０３の間に接続される。ＤＡＣエレメント１２０が作動して、デジタル信号からアナログ信号までＡＦＳ１２０を変調して戻す。

図１Ｂでは、ＤＥＭシステム１２８は、接続システム１０８および接続計算器１１４を有する。接続システム１０８は、ＤＡＣエレメント１２０の物理的な接続および実装および利用を可能にする。接続計算器１１４は、ＤＡＣエレメント１２０が様々な連続時間で利用されるべき優先度にあわせて、計算し、かつ、整理する。接続システム１０８および接続計算器１１４は、ＤＥＭフィードバックループ１２７に一緒に接続される。ＤＥＭフィードバックループ１２７において、接続システム１０８は、ハイからローレベルのレベルシフタシステム１１０に接続され、ハイからローの電圧レベルシフタシステム１１０は、フリップフロップ遅延１１２に接続され、フリップフロップ遅延１１２は、１つ以上のフリップフロップを含み得る。フリップフロップ遅延１１２は、接続計算器１１４に接続され、接続計算器１１４は、ローからハイへの電圧レベルシフタシステム１１６に接続される。ローからハイへの電圧レベルシフタシステム１１６は、接続システム１０８に接続される。別のフリップフロップ遅延１１８も、１つ以上のフリップフロップを含み得、接続システム１０８およびＤＡＣエレメント１２０の間のＤＥＭフィードバックループ１２７の外部に接続される。

ＴＣＳ１２４（例えば、ＤＯ１２２）は、接続システム１０８にフィードされる。接続システム１０８は初期化されて、遅延ＥＷＳ１２６を介して、あるＤＡＣエレメント１２０を選択および利用する。ＤＡＣエレメント１２０は、遅延ＥＷＳ１２６をＡＦＳ１０５までシフトして戻す。ＥＷＳ１２６はまた、接続計算器１１４に転送され、さらに、ＤＡＣエレメント１２０の利用の優先度および順番を計算し、かつ、整理する。順序整理は、ＡＩ１０２に対する帯域からの不適合によって発生する「ノイズ型」エラーに対する値を順番に表示するために、各ＤＡＣエレメント１２０をどのように利用するのかを変化させることに基づく。接続計算器１１４が利用優先度および順序を決定した後で、接続計算器１１４は、ＤＡＣエレメント１２０の優先順位を定められたアドレスを、接続システム１０８に送信する。接続システム１０８は、次に、アドレスが示されたＤＡＣエレメント１２０の物理的な接続、実装、および利用を可能にする。ＤＥＭフィードバックループ１２７は、適切かつ繰り返しで、デルタシグマモジュレータ１００の動作により、そのような計算および決定を行う。

２つ以上の電力が、ＤＥＭ１２８のドライブコンポーネントを供給する。図１では、接続システム１０８は、高供給電圧Ｕｈｖを提供する高電圧電力供給によって駆動され、各高電圧ＤＥＭクロック（「ＨＤＣ」）１３０によって作動する。接続計算器１１４は、低供給電圧Ｖｌｖ提供する低電圧電力供給によって駆動され、かつ、各低電圧ＤＥＭクロック（「ＬＤＣ」）１３２によって作動する。接続計算器１１４は、接続システム１０８と異なり、かつ、接続システム１０８よりもかなりの低供給電力レベルで作動し、その結果、ＤＥＭ１２８に対する電力消費、サイズ、および、コストを節約する。

しかし、接続システム１０８および接続計算器１１４に対する電圧を操作する際の変動を調整するために、ハイからローへの電圧レベルシフタシステム１１０およびローからハイへの電圧レベルシフタシステム１１６は、接続システム１０８および接続計算器１１４の間の信号を、適切な電圧レベルまでレベルシフトし、スケーリングするために活用される。ハイからローへの電圧レベルシフタシステム１１０は、接続システム１０８およびフリップフロップ遅延１１２の間に接続され、次に、接続計算器１１４に接続される。ハイからローへの電圧レベルシフタ１１０は、接続システム１０８から「ハイ」ＥＷＳ１２６を受信し、「ハイ」ＥＷＳ１２６の電圧レベルをそれぞれ「ロー」ＥＷＳ１３６にシフトする。例えば、高ＥＷＳ１２６に対する高電圧レベルが、１６ボルトであり、低ＥＷＳ１３６に対する低電圧レベルは、３．３ボルトである必要がある場合、ハイからローへの電圧レベルシフタシステム１００は、１６ボルトレベルの高ＥＷＳ１２６を、３．３ボルトレベルの低ＥＷＳ１３６にシフトし、スケーリングする。フリップフロップ遅延１１２は、低ＥＷＳを遅延させ、ライン１３７を介して接続計算器１１４に送信される。フリップフロップ１１２による遅延は、接続計算器１１４が適切にＥＷＳ１３６を処理することを保証する。

接続計算器１１４は、フリップフロップ遅延１１２から、遅延したＥＷＳ１３６を受信する。接続計算器１１４は、特定の優先度で利用されるべきＤＡＣエレメント１２０に対するアドレスを生成し、そのアドレスを、低アドレス信号（「ＡＤＤＬ」）１３８を介してローからハイへの電圧レベルシフタシステム１１６に送信する。ローからハイへの電圧レベルシフタシステム１１６は、ＡＤＤＬ１３８の電圧レベルを、それぞれ高アドレス信号（「ＡＤＤＨ」）１４０にシフトする。例えば、ＡＤＤＬ１３８に対する電圧レベルが３．３ボルトであり、かつ、ＡＤＤＨ１４０に対する電圧レベルが１６ボルトである必要がある場合、ローからハイへの電圧レベルシフタシステム１１６は、３．３ボルトレベルのＡＤＤＬ１３８を１６ボルトのＡＤＤＨ１４０にシフトし、スケーリングする。接続システム１０８は、ＤＡＣエレメント１２０の順序を適切に動かし、再配置し、優先順位が定められ、かつ、更新されたＥＷＳ１２６をフリップフロップ遅延１１８に送信する。フリップフロップ遅延１１８は、接続システム１０８からＤＡＣエレメント１２０まで送信されるＥＷＳ１２６を遅延させる。フリップフロップ１１８による遅延は、ＤＡＣエレメント１２０がＥＷＳ１２６を適切に受信し、かつ、処理することを保証する。ＥＷＳ１２６では、各ＤＡＣエレメント１２０が、接続計算器１１４によって決定された順序に沿って利用される。

２つ以上の電力供給（例えば、供給電圧ＶｈｖおよびＶｌｖを提供する電力供給）がＤＥＭ１２８で利用されるので、２つ以上の各クロック信号ＨＤＣ１３０およびＬＤＣ１３２の同期は、デルタシグマモジュレータ１００が適切に動作するために、維持される必要がある。フリップフロップ遅延１１８は、ＤＥＭフィードバックループ１２７の内部ではなくＤＥＭフィードバックループ１２７の外部に位置し、ＬＤＣ１３２が、ＨＤＣ１３０より速い（例えば、「より速いビート」）ままであることを保証する。そうでなければ、例えばフリップフロップ遅延１１８がＤＥＭフィードバックループ１２７内に配置される例では、ＨＤＣ１３０がＬＤＣ１３２の前に進んでいる場合、ＤＥＭ１２８の作動中に、ＴＣＳ１２４からのデータは、ＬＤＣ１３２を過ぎて進む。信号の同期問題を回避するために、フリップフロップ遅延１１２が、ＤＥＭフィードバックループ１２７内に位置する一方、フリップフロップ遅延１１８は、ＤＥＭフィードバックループ１２７の外部に位置する。

ここで、図２を参照して、図１の接続演算器１１４に対する第１の例示的な接続演算器２００が示される。例示的な接続演算器２００は、デルタ−シグマモジュレータ１００の接続演算器１１４の位置で利用されるノイズ−シェイピングエレメント使用回路（例えば、ノイズシェイパー）である。ＤＡＣエレメント１２０の使用は、ベクトル量子化器であり得る接続システム１０８によって、および、１つ以上の接続演算器２００によってノイズ−シェイピングされる。初期遅延１１２は、接続演算器２００の前に接続される。遅延１１２は、１つ以上の単一ビット出力を提供する。遅延１１２は、各接続演算器２００に対して一つの出力を提供する。接続演算器２００は、図２に示される態様で共に接続された２つのカスケードされた積分器を含む。一方の積分器は、サマー２０４、クリッパー２０６および遅延２０８を有し、別の積分器は、サマー２１０、クリッパー２１２および遅延２１６を有する。２つの積分器は、ライン１３７を介して受信されたＥＷＳ１３６をノイズシェイプし、それぞれのＡＤＤＬ１３８を出力する。最小化器ブロック（「ＭＩＮ」）２０２は、接続演算器（単数または複数）２００のループ（単数または複数）の境界となる。クリッパー２０６および２１２は、必要ならクリッピングオペレーションを実行する。クリッパー２０６の出力は、加算器２１４に送られる。接続システム１０８は、入力データのうち最も低い数値をＴＣＳ１２４から選択する。クリッピングが起こるとき、第１の積分器の状態がクリッピングによって大きく影響されず、縮退されないので、接続演算器２００は、改善された挙動特性を示す。ワード長が選択され得、クリッピングは、第１の積分器ではほぼ起こらない。このワード長の選択は、高入力レベルが存在するときに、少なくとも最初のオーダーのノイズシェイピングが保存されることを保証する。２つの積分器に対する２つの積分が、情報の両ピースを運ぶ１つの値をクリッピングする代わりに別々にクリッピングされるので、接続演算器２００は、改善された挙動を示す。

接続演算器２００は、接続システム１０８に提示されているように、２つの積分器の比ゲインを可変にすることによってさらに改善され得る。例えば、第１の積分器のゲインは、あるゲインに等しくされ得、第２の積分器のゲインは、可変ゲイン「ｇ」に等しくされ得る。可変ゲインは、接続システム１０８が追加のノイズソースとして説明されるので、改善である。可変ゲイン「ｇ」が０．５に等しくされる場合、高信号に対して、１０デシベル（ｄＢ）をさらに改善する結果となる。小さな改善は、また、低入力信号レベルに対する結果である。接続演算器は、ある状態で比較的長い期間保たれ得る。この状態で、接続演算器は、適切な決定を行うことができず、動作が十分バランスの取れた状態からさらに離れて移る。第２の積分器に対する第１の積分器のゲインを可変に増加させることは、バランスの取れた状態およびより良い性能へと引き戻すことを改善する。

ここで、図３を参照して、図１の接続演算器１１４に対する第２の例示的な接続演算器３００が示される。例示的な接続演算器３００は、デルタ−シグマモジュレータ１００の接続演算器１１４の位置において利用されるノイズ−シェイピングエレメント使用回路（例えば、ノイズシェイパー）である。ＤＡＣエレメント１２０の利用は、ベクトル量子化器であり得る接続システム１０８によって、および、１つ以上の接続演算器３００によってノイズシェイピングされる。初期遅延１１２は、接続演算器３００の前に結合される。遅延１１２は、１つ以上の信号ビット出力を提供する。遅延１１２は、各接続演算器３００に対して一つの出力を提供する。最小化器（「ＭＩＮ」）ブロック３０２は、接続演算器（単数または複数）３００のループ（単数または複数）の境界となる。接続演算器３００は、図３で示されている態様で共に結合されている２つのカスケードされた積分器を含む。一方の積分器は、サマー３０４、クリッパー３０６および遅延３０８を有し、別の積分器は、サマー３１０、クリッパー３１２および遅延３１４を有する。クリッパー３０６および３１２は、必要ならクリッピングオペレーションを実行する。２つの積分器は、受信されたＥＷＳ１３６をライン１３７を介してノイズシェイピングする。接続演算器３００は、２つの出力信号である、第１の積分信号３１６および第２の積分信号３１８を生成する。両積分信号３１６および３１８は、接続システム１０８へ入力される。

接続システム１０８は、積分信号３１６を第１の優先に、積分信号３１８を第２の優先に分類する。積分信号３１６および３１８の優先順位は、第２の積分器のゲインを任意に小さくすることに等価である。例えば、接続システム１０８に対するルールは、概して以下の通りである。

１．第１の積分信号３１６の最も低い値で指摘されたＤＡＣエレメント１２０は、第１に使用のために選択される。

第１の積分信号３１６における２つ以上の最低値間に結び付きが存在する場合、第２の積分信号３１８における最低値で指摘されたＤＡＣエレメント１２０は、使用のために選択される。

優先順位スキームは、バイナリ比較と等価であり、このバイナリ比較において、第１の積分信号３１６は、高いオーダのビットに対して使用され、第２の積分信号３１８は、低いオーダのビットに対して使用される。接続演算器３００は、ルールに基づいたノイズシェイパーであり、このノイズシェイパーにおいて、ルールは、接続演算器３００によって演算された使用法の優先順位に基づいてＤＡＣエレメント１２０を選択することである。第１の選択基準として、最小（例えば、第１の積分）を用いていたＤＡＣエレメント１２０は、第１に選択される。第２の選択基準として、利用の最低の積分（例えば、第２の積分）を有するＤＡＣエレメント１２０が選択される。

ここで、図４を参照して、図１の接続演算器１１４に対する第３の例示的な接続演算器４００が示される。例示的な接続演算器４００は、デルタ−シグマモジュレータ１００における接続演算器１１４の位置において利用されるノイズ−シェイピングエレメント利用回路（例えば、ノイズシェイパー）である。ＤＡＣエレメント１２０の利用は、ベクトル量子化器であり得る接続システム１０８によって、および、１つ以上の接続演算器４００によってノイズシェイピングされる。初期遅延１１２は、接続演算器４００の前に結合される。遅延１１２は、１つ以上の単一のビット出力（単数または複数）を提供する。遅延１１２は、各接続演算器４００に対して１つの出力を提供する。接続演算器４００は、４つのＤＡＣエレメント１２０の利用に優先順位を付ける。接続演算器４００は、３つのサブシステムを有し、この３つのサブシステムは、接続演算器またはノイズシェイパー（「ＮＳ１」、「ＮＳ２」および「ＮＳ３」）４２２、４２４および４２６である。ゼロノイズシェイパー（「ＮＳ０」）は、常にゼロ値を出力し、従って、入力ＳＹＮＳ０は、常に、ゼロ（０）値に設定される。全出力は、相対的な判断でのみ使用され、ある出力は、ゼロ（０）として任意に指定され得、他の出力は、ゼロ値に対してなされる。従って、ＮＳ０に対するフィードバック値（「ＳＶ０」）４０２は、入力からＮＳ１ ４２２、ＮＳ２ ４２４およびＮＳ３ ４２６に減算される。ＮＳ１ ４２２、ＮＳ２ ４２４およびＮＳ３ ４２６は、接続演算器２００または３００であり得る。各接続演算器またはノイズシェイパーに対する第１の演算器は、固く結合される。

ルールに基づくノイズシェイピングによって、第１の積分器のみが−１、０、および＋１の値を採用する。接続演算器またはノイズシェイパーの第１のクリッパーは必要とされず、接続演算器またはノイズシェイパーの第２の積分器はアップ／ダウンカウンタのみである。ある少数のシェイピングエレメントは、接続演算器またはノイズシェイパーにおけるノイズシェイピングの所与のオーダに対して必要とされる。図４において、接続システム１０８は、４つの入力ＳＹＮＳ０、ＳＹＮＳ１，ＳＹＮＳ２およびＳＹＮＳ３を受信し、それぞれは、各接続演算器またはノイズシェイパーから入力される。ルールに基づくオーダリングが利用される場合、接続システム１０８は、図４における入力ラインによって反映された８つの入力を受信する。いくつかの比較がゼロ（０）に反対しているので、接続システム１０８用のハードウェアは単純化され得、インプリメントする非常に単純な場合である。図示された場合において、６つの完全な比較（０：１ ； ０：２ ； ０：３ ；１：２ ； １：３ ； ２：３）は、３つの完全な比較、および、ほぼ２のファクターによって接続システム１０８用のハードウェアを減少させるゼロ（０）に対する３つの比較と置き換えられる。

次に、図５を参照して、図１のデルタ−シグマモジュレータ１００に対する、例示的ハイ−ロー電圧レベルシフタ５００が示される。レベルシフタ５００は、入力インバータ、電界効果トランジスタ（「ＭＯＳＦＥＴ」）５０２および５０４を有し、入力インバータは金属酸化物シリコンを含み、電界効果トランジスタは図５に示される様態で接続される高電圧（「ＨＶ」）ＭＯＳＦＥＴである。入力インバータは、図５に示されるように電圧Ｖｈｖおよびグランド５１８に接続される。入力インバータは、「ｉｎ」信号を「ｉｎ’」信号に反転させる。レベルシフタ５００はまた、クロス接続ラッチを有し、クロス接続ラッチは、低電圧（「ＬＶ」）ＭＯＳＦＥＴ５０６および５１０を含み、ＨＶ ＭＯＳＦＥＴ５０８および５１２は、図５に示される様態で接続される。ＭＯＳＦＥＴ５０８および５１２は、高電圧がそれらのゲートを駆動するので、ＨＶ ＭＯＳＦＥＴである。クロス接続ラッチは、図５に示されるように電圧Ｖｌｖおよびグランド５１８に接続される。クロス接続ラッチは、「ｉｎ」信号の論理レベルを検出し、対応するロー電圧（「ＬＶ」）「ｏｕｔ」信号を生成する。ラッチは、正のフィードバックで作用する。レベルシフタ５００は、さらに、別のインバータを含む。別のインバータは、図５に示される様態で接続されるＭＯＳＦＥＴ５１４および５１６を含む。この別のインバータは、図５に示されるように電圧Ｖｌｖおよびグランド５１８に接続される。

例えば、図５において、「ｉｎ」信号が１６ボルトを示す高い値である場合、ＭＯＳＦＥＴ５０８はオフにされ、ＭＯＳＦＥＴ５１２はオンになる。ＭＯＳＦＥＴ５１２は、ラッチ出力（「ｌａｔｃｈ＿ｏｕｔ」）信号を下に引き、ＭＯＳＦＥＴ５０６をオンにする。ノード「ｎ１」は、電圧レベルを上げ、ＭＯＳＦＥＴ５１０はオフにされ、ＭＯＳＦＥＴ５１２が低いゼロ（０）値までｌａｔｃｈ＿ｏｕｔ信号を引くことを可能にする。次いで、Ｌａｔｃｈ＿ｏｕｔ信号は、他のインバータによって反転される。他のインバータは、ＭＯＳＦＥＴ５１４および５１６を含む。この他のインバータは、「ｏｕｔ」信号に対して３．３ボルトで表わされる高い値を提供する。一方、「ｉｎ」信号がゼロ（０）ボルトで表わされるロー値である場合、ＭＯＳＦＥＴ５０８はオンになり、ＭＯＳＦＥＴ５１２はオフになる。ＭＯＳＦＥＴ５０８はノード「ｎ１」を低く引き、ＭＯＳＦＥＴ５１０をオンにする。ｌａｔｃｈ＿ｏｕｔ信号を有するノードでの電圧レベルは増加される。次いで、ＭＯＳＦＥＴ５０６は、オフにされＭＯＳＦＥＴ５０８がゼロ（０）までノード「ｎ１」を引くことを可能にする。ＭＯＳＦＥＴ５１０がオンであり、ＭＯＳＦＥＴ５１２がオフであるので、次いで、ｌａｔｃｈ＿ｏｕｔは３．３ボルトまで引かれる。「ｌａｔｃｈ＿ｏｕｔ」信号は、ＭＯＳＦＥＴ５１４および５１６を含む他のインバータによって反転される。次いで、この他のインバータは、「ｏｕｔ」信号に対してゼロ（０）ボルトで示されるロー値を提供する。

ここで、図６を参照すると、図１のデルタ−シグマモジュレータ１００に対する例示的なローからハイへの電圧レベルシフタ６００が示される。レベルシフタ６００は、入力インバータを有する。入力インバータは、図６に示される様態で接続されるＬＶ ＭＯＳＦＥＴであるＭＯＳＦＥＴ６０２および６０４を含む。入力インバータは、図６に示されるように、電圧Ｖｌｖおよびグランド６１８に接続される。入力インバータは「ｉｎ」信号を「ｉｎ’」信号に反転する。レベルシフタ６００はまた、図６に示される様態で接続されるＨＶ ＭＯＳＦＥＴ６０６，６０８，６１０および６１２を含むクロス接続ラッチを有する。クロス接続ラッチは、図６に示されるように、電圧Ｖｈｖおよびグランド６１８に接続される。ＭＯＳＦＥＴ６０６，６０８，６１０および６１２はそれらが高電圧で駆動されるのでＨＶ ＭＯＳＦＥＴである。クロス接続ラッチ「ｉｎ」信号の論理レベルを検出し、対応する高電圧（「ＨＶ」）「ｏｕｔ」信号を生成する。このラッチは、ポジティブフィードバックで駆動する。レベルシフタ６００はさらに、図６に示される様態で接続されるＭＯＳＦＥＴ６１４および６１６を含む別のインバータをさらに含む。他のインバータはまた、図６に示されるように電圧Ｖｈｖおよびグランド６１８と接続される。

例えば、図６において、「ｉｎ」信号が３．３ボルトで示されるハイ値である場合、ＭＯＳＦＥＴ６０８はオフにされ、ＭＯＳＦＥＴ６１２はオンにされる。ＭＯＳＦＥＴ６１２は、ラッチアウト「ｌａｔｃｈ＿ｏｕｔ」信号を下に引き、ＭＯＳＦＥＴ６０６をオンにする。ノード「ｎ１」は、電圧レベルが上げられＭＯＳＦＥＴ６１０はオフにされＭＯＳＦＥＴ６１２はローゼロ（０）値までｌａｔｃｈ＿ｏｕｔ信号を引くことを可能にする。次いで、Ｌａｔｃｈ＿ｏｕｔ信号は、他のインバータによって反転され、他のインバータは、ＭＯＳＦＥＴ６１４および６１６を含む。この他のインバータは、「ｏｕｔ」信号に対して１６ボルトで表わされるハイ値を提供する。一方、「ｉｎ」信号がゼロ（０）ボルトで表わされるロー値である場合、ＭＯＳＦＥＴ６０８はオンにされ、ＭＯＳＦＥＴ６１２はオフにされる。ＭＯＳＦＥＴ６０８は、ノード「ｎ１」を低く引き、ＭＯＳＦＥＴ６１０をオンにする。ｌａｔｃｈ＿ｏｕｔ信号を有するノードでの電圧レベルは増加される。次いで、ＭＯＳＦＥＴ６０６は、オフにされＭＯＳＦＥＴ６０８が１６ボルトまでノード「ｎ１」を引くことを可能にする。ＭＯＳＦＥＴ６１０がオンであり、ＭＯＳＦＥＴ６１２がオフであるので「ｌａｔｃｈ＿ｏｕｔ」信号は、１６ボルト以上に引かれる。次いで、「ｌａｔｃｈ＿ｏｕｔ」信号は、ＭＯＳＦＥＴ６１４および６１６を含む他のインバータによって反転される。次いで、この他のインバータは、「ｏｕｔ」信号に対してゼロ（０）ボルトで表わされるロー値を提供する。

ここで、図７を参照して、例示的な量子化器クロック信号（「ＱＣＬＫ」）１３４、例示的高電圧ＤＥＭクロック信号１３０、および例示的なロー電圧ＤＥＭクロック信号１３２が互いに対して本発明にしたがってそれぞれ示される。ＱＣＬＫ１３４は、高電圧レベルＶｈｖである。ＨＤＣは１３０はまた、高電圧レベルＶｈｖであり、ＱＣＬＫ１３４に遅れた遅延時間だけ遅れる。ＬＤＣ１３２は、レベルシフトされ、適切なロー電圧Ｖｌｖにスクーリングされる。ＬＤＣ１３２は、ＨＤＣ１３０に遅れた遅延時間だけ遅れる。

ここで、図８を参照して、図１のデルタ−シグマモジュレータ１００を具体化する例示的なＡＤＣチップ８００のブロック図が示される。ＡＤＣチップ８００は、間引き（ｄｅｃｉｍａｔｉｏｎ）フィルタ８０２と直列に接続されるデルタ−シグマモジュレータ１００を含む。間引きフィルタ８０２は、次にシリアルポート８０４に直列に接続される。シリアル−データ入力（「ＳＤＡＴＡ ＩＮ」）信号８０１は、ＡＤＣチップ８００のデルタ−シグマモジュレータ１００に入力される。デルタ−シグマモジュレータ１００は、ＳＤＡＴＡ ＩＮ 信号８０１をデジタル化し、間引きフィルタ８０２にデジタル化された信号を出力する。間引きフィルタ８０２は、モジュレータ１００から受け取られたデジタル化された信号を受信、ダウンサンプル化、およびフィルタリングする。そして、シリアルポート８０４にダウンサンプリングされた信号を出力する。シリアルポート８０４は、一般的に、他のコンポーネントまたはデバイスに対するＡＤＣチップ８００の間のインターフェースである。ダウンサンプリングされた信号は、シリアルポート８０４からシリアルデータ出力（「ＳＤＡＴＡ ＯＵＴ」）信号８０６として出力される。モジュレータ１００を有するＡＤＣチップ８００は、オーディオ用途、記録スタジオ設備、温度検出デバイス、測定機器、通信システムおよびデバイス、および、任意の他の適切な用途におけるアナログデジタル変換などの種々のアプリケーションにおいて使用され得る。

本発明は、二つ以上の電源で駆動されるコンポーネントを有するＤＥＭシステムおよびサブシステムを開示する。二つ以上の電源を駆動することによって、本発明のＤＥＭシステムは、電源の一つがデルタ−シグマモジュレータを駆動するために大きい電圧を提供することを可能にし、このようにして、少なくとも一つのより広い動的領域およびより高い信号対ノイズ比がＡＤＣに対して提供される。ハイおよびロー電源の少なくとも両方でＤＥＭシステムを駆動することによって、本発明のＤＥＭシステムはまた、ＡＤＣに対する全体的な電力消費を引き下げ、物理的サイズおよびＡＤＣのコストを引き下げる。

本発明は、特定のＤＥＭ、モジュレータ、ＡＤＣまたはアプリケーションに利用されることに決して制限されない。そして本発明は、また、任意の他の適切なデバイス、コンポーネント、またはシステムに使用され得、任意の適切な用途に対して利用され得る。

本発明は、好ましい実施形態を参照することで特に示され表わされたが、形状および詳細における種々の変化は、本発明の意図および範囲から逸脱することなしになされ得ることが当業者によって理解される。

図１Ａは、２つ以上のＤＥＭコンポーネントが異なる電源によって駆動される一般的なダイナミックエレメント整合（「ＤＥＭ」）システムのブロック図である。 図１Ｂは、本発明による例示的なＤＥＭシステムをインプリメントするアナログデジタル（「ＡＤＣ」）のための例示的なデルタ−シグマモジュレータのブロック図である。 図２は、図１ＢにおけるＤＥＭシステムのための第１の例示的な接続計算器である。 図３は、図１ＢにおけるＤＥＭシステムのための第２の例示的な接続計算器である。 図４は、図１ＢにおけるＤＥＭシステムのための第３の例示的な接続計算器である。 図５は、図１ＢにおけるＤＥＭシステムのための例示的なハイからロー電圧レベルシフタである。 図６は、図１ＢにおけるＤＥＭシステムのための例示的なローからハイ電圧レベルシフタである。 図７は、本発明によって互いに対して示される、例示的な量子化器クロック信号、例示的なハイ電圧ＤＥＭクロック信号、例示的なロー電圧ＤＥＭクロック信号である。 図８は、本発明を実現する、図１Ｂのデルタ−シグマモジュレータを組み込む例示的なＡＤＣのブロック図である。

Claims (28)

1. コンポーネントの使用順序を計算する接続演算器であって、第１の電圧レベルで動作する電源によって駆動される接続演算器と、
   該接続演算器に結合された接続システムであって、該コンポーネントへの出力を順序付けすることと、該コンポーネントに信号を送信することによって該順序付けされた出力により該コンポーネントを活性化することとによって、使用の際にマッチングおよび等化されるべき該コンポーネントに結合でき、第２の電圧レベルで動作する別の電源によって駆動される接続システムと、
   該接続演算器と該接続システムとの間に結合されるレベルシフタシステムであって、該レベルシフタシステムは、該接続演算器から受信された信号の電圧レベルをシフトし、該接続演算器から受信された信号の電圧レベルは、該第１の電圧レベルから該第２の電圧レベルへとシフトされ、該第１の電圧レベルは該第２の電圧レベルよりも大きい、レベルシフタシステムと
   を備える、アナログ−デジタル変換器のモジュレータのコンポーネントの使用をマッチングおよび等化するダイナミックエレメントマッチング（ＤＥＭ）システム。
2. 前記接続システムと前記接続演算器との間に結合される別のレベルシフタシステムであって、該接続システムから該接続演算器への信号の電圧レベルをシフトし、該シフトされた信号を該接続演算器へと送信する別のレベルシフタシステムをさらに備える、請求項１に記載のＤＥＭシステム。
3. 前記接続システム、前記接続演算器、前記レベルシフタシステムおよび前記別のレベルシフタシステムは、ＤＥＭフィードバックループシステムにて結合される、請求項２に記載のＤＥＭシステム。
4. 前記別のレベルシフタシステムと前記接続演算器との間の前記ＤＥＭフィードバックループシステム内に結合される遅延コンポーネントであって、該別のレベルシフタシステムから該接続演算器へと送信された前記シフトされた信号を遅延させる遅延コンポーネントと、
   該ＤＥＭフィードバックループシステムの外部で前記接続システムおよび前記コンポーネントに結合される別の遅延コンポーネントであって、該接続システムから該コンポーネントへと送信された信号を遅延させる別の遅延コンポーネントと
   をさらに備える、請求項３に記載のＤＥＭシステム。
5. 前記電源は低電圧電源であり、
   前記第１の電圧レベルは低電圧レベルであり、
   前記別の電源は高電圧電源であり、
   前記第２の電圧レベルは高電圧レベルであり、
   前記レベルシフタシステムは、低電圧から高電圧へのレベルシフタシステムであり、
   前記別のレベルシフタシステムは、高電圧から低電圧へのレベルシフタシステムである、請求項２に記載のＤＥＭシステム。
6. 前記高電圧から低電圧へのレベルシフタシステムは、
   該高電圧で動作されるトランジスタのセットであって、前記接続システムからの前記信号の電圧レベルを下げるトランジスタのセットと、
   該トランジスタのセットに結合される少なくとも別のトランジスタのセットであって、該接続システムからの該信号の電圧レベルを下げ、該低電圧で動作される少なくとも別のトランジスタのセットと
   をさらに備え、該接続システムからの該信号は、動作上該低電圧に減少するように拘束される、請求項５に記載のＤＥＭシステム。
7. 前記低電圧から高電圧へのレベルシフタシステムは、
   該低電圧で動作されるトランジスタのセットであって、前記接続システムからの前記信号の電圧レベルを上げるトランジスタのセットと、
   該トランジスタのセットに結合される少なくとも別のトランジスタのセットであって、該接続システムからの該信号の電圧レベルを上げ、該高電圧で動作される少なくとも別のトランジスタのセットと
   をさらに備え、該接続システムからの該信号は、動作上該高電圧に自由に上昇する、請求項５に記載のＤＥＭシステム。
8. 前記接続演算器は、少なくとも１つの接続演算器であり、該少なくとも１つの接続演算器のそれぞれは、
   前記レベルシフタシステムからの入力信号を受信および積分し、第１の積分出力信号を送信する第１の積分器と、
   該第１の積分出力信号を受信および積分する第２の積分器であって、該第１の積分出力信号をクリップして第２の積分出力信号を形成する第２の積分器と、
   該第１の積分出力信号と該第２の積分出力信号とを受信および加算して、前記コンポーネントの使用の前記順序を形成する総和システムと
   をさらに備える、請求項１に記載のＤＥＭシステム。
9. 前記第１の積分器および前記第２の積分器は、前記入力信号を別々にクリップする、請求項８に記載のＤＥＭシステム。
10. 前記接続演算器は、前記第１の積分出力信号からの最低値が前記コンポーネントの使用順序で最初に割り当てられ、前記第２の積分出力信号からの最低値が該コンポーネントの使用順序で次に割り当てられる接続演算器である、請求項８に記載のＤＥＭシステム。
11. 入力信号およびアナログフィードバック信号を受信する総和回路と、
    該総和回路に結合されるフィルタであって、該総和回路からの加算された信号をフィルタリングするフィルタと、
    該フィルタに結合される量子化器であって、該量子化器は、フィルタリングされ加算された該信号をデジタル化された信号に量子化し、該デジタル化された信号は、デジタル出力信号として出力され、かつ、ダイナミックエレメントマッチング（「ＤＥＭ」）システムおよびデジタルアナログエレメントが共に結合されたフィードバックループを介して該積算回路にフィードバックされる、量子化器と
    を備えるアナログ−デジタル変換器（「ＡＤＣ」）のモジュレータであって、
    該ＤＥＭシステムは、該ＤＡＣエレメントの使用をマッチングおよび等化し、
    該ＤＥＭシステムは、
    コンポーネントの使用順序を計算する接続演算器であって、第１の電圧レベルで動作する電源によって駆動される接続演算器と、
    該接続演算器に結合される接続システムであって、該コンポーネントへの出力を順序付けすることと、該コンポーネントに信号を送信することによって該順序付けされた出力により該コンポーネントを活性化することとによって、使用の際にマッチングおよび等化されるべき該コンポーネントに結合でき、第２の電圧レベルで動作する別の電源により駆動される接続システムと、
    該接続演算器と該接続システムとの間に結合されるレベルシフタシステムであって、該レベルシフタシステムは、該接続演算器から受信された信号の電圧レベルをシフトし、該接続演算器から受信された信号の電圧レベルは、該第１の電圧レベルから該第２の電圧レベルへとシフトされ、該第１の電圧レベルは該第２の電圧レベルよりも大きい、レベルシフタシステムと
    を備える、モジュレータ。
12. 前記接続システムと前記接続演算器との間に結合される別のレベルシフタシステムであって、該接続システムから該接続演算器への信号の電圧レベルをシフトし、該シフトされた信号を該接続演算器へと送信する別のレベルシフタシステムをさらに備える、請求項１１に記載のモジュレータ。
13. 前記接続システム、前記接続演算器、前記レベルシフタシステムおよび前記別のレベルシフタシステムは、ＤＥＭフィードバックループシステムにて結合される、請求項１２に記載のモジュレータ。
14. 前記別のレベルシフタシステムと前記接続演算器との間の前記ＤＥＭフィードバックループシステム内に結合される遅延コンポーネントであって、該別のレベルシフタシステムから該接続演算器へと送信された前記シフトされた信号を遅延させる遅延コンポーネントと、
    該ＤＥＭフィードバックループシステムの外部で前記接続システムおよび前記コンポーネントに結合される別の遅延コンポーネントであって、該接続システムから該コンポーネントへと送信された信号を遅延させる別の遅延コンポーネントと
    をさらに備える、請求項１３に記載のモジュレータ。
15. 前記電源は低電圧電源であり、
    前記第１の電圧レベルは低電圧レベルであり、
    前記別の電源は高電圧電源であり、
    前記第２の電圧レベルは高電圧レベルであり、
    前記レベルシフタシステムは、低電圧から高電圧へのレベルシフタシステムであり、
    前記別のレベルシフタシステムは、高電圧から低電圧へのレベルシフタシステムである、請求項１２に記載のモジュレータ。
16. 前記接続演算器は、少なくとも１つの接続演算器であり、該少なくとも１つの接続演算器のそれぞれは、
    前記レベルシフタシステムからの入力信号を受信および積分し、第１の積分出力信号を送信する第１の積分器と、
    該第１の積分出力信号を受信および積分する第２の積分器であって、該第１の積分出力信号をクリップして第２の積分出力信号を形成する第２の積分器と、
    該第１の積分出力信号と該第２の積分出力信号とを受信および加算して、前記コンポーネントの使用の順序を形成する総和システムと
    をさらに備える、請求項１１に記載のモジュレータ。
17. 前記第１の積分器および前記第２の積分器は、前記入力信号を別々にクリップする、請求項１６に記載のモジュレータ。
18. 前記接続演算器は、前記第１の積分出力信号からの最低値が前記コンポーネントの使用順序で最初に割り当てられ、前記第２の積分出力信号からの最低値が該コンポーネントの使用順序で次に割り当てられる接続演算器である、請求項１６に記載のモジュレータ。
19. 少なくとも１つのモジュレータを備えるアナログ−デジタル変換器（「ＡＤＣ」）チップであって、該少なくとも１つのモジュレータの各々は、
    入力信号およびアナログフィードバック信号を受信する積算回路と、
    該積算回路に結合されるフィルタであって、該積算回路からの加算された信号をフィルタリングするフィルタと、
    該フィルタに結合される量子化器であって、該量子化器は、フィルタリングされ加算された該信号をデジタル化された信号に量子化し、該デジタル化された信号は、デジタル出力信号として出力され、かつ、ダイナミックエレメントマッチング（「ＤＥＭ」）システムおよびデジタルアナログエレメントが共に結合されたフィードバックループを介して該積算回路にフィードバックされる、量子化器と
    を備え、
    該ＤＥＭシステムは、該ＤＡＣエレメントの使用をマッチングおよび等化し、
    該ＤＥＭシステムは、
    コンポーネントの使用順序を計算する接続演算器であって、第１の電圧レベルで動作する電源によって駆動される接続演算器と、
    該接続演算器に結合される接続システムであって、該コンポーネントへの出力を順序付けすることと、該コンポーネントに信号を送信することによって該順序付けされた出力により該コンポーネントを活性化することとによって、使用の際にマッチングおよび等化されるべき該コンポーネントに結合でき、第２の電圧レベルで動作する別の電源により駆動される接続システムと、
    該接続演算器と該接続システムとの間に結合されるレベルシフタシステムであって、該 レベルシフタシステムは、該接続演算器から受信された信号の電圧レベルをシフトし、該接続演算器から受信された信号の電圧レベルは、該第１の電圧レベルから該第２の電圧レベルへとシフトされ、該第１の電圧レベルは該第２の電圧レベルよりも大きい、レベルシフタシステムと
    を備え、
    少なくとも別の間引きフィルタが、該デジタル化された信号からオーバーサンプリングされた信号部分をダウンサンプリングおよびフィルタリングするために少なくとも別のモジュレータに結合されている、アナログ−デジタル変換器チップ。
20. 前記接続システムと前記接続演算器との間に結合される別のレベルシフタシステムであって、該接続システムから該接続演算器への信号の電圧レベルをシフトし、該シフトされた信号を該接続演算器へと送信する別のレベルシフタシステムをさらに備える、請求項１９に記載のＡＤＣチップ。
21. 前記接続システム、前記接続演算器、前記レベルシフタシステムおよび前記別のレベルシフタシステムは、ＤＥＭフィードバックループシステムにて結合される、請求項２０に記載のＡＤＣチップ。
22. 前記別のレベルシフタシステムと前記接続演算器との間の前記ＤＥＭフィードバックループシステム内に結合される遅延コンポーネントであって、該別のレベルシフタシステムから該接続演算器へと送信された前記シフトされた信号を遅延させる遅延コンポーネントと、
    該ＤＥＭフィードバックループシステムの外部で前記接続システムおよび前記コンポーネントに結合される別の遅延コンポーネントであって、該接続システムから該コンポーネントへと送信された信号を遅延させる別の遅延コンポーネントと
    をさらに備える、請求項２１に記載のＡＤＣチップ。
23. 前記電源は低電圧電源であり、
    前記第１の電圧レベルは低電圧レベルであり、
    前記別の電源は高電圧電源であり、
    前記第２の電圧レベルは高電圧レベルであり、
    前記レベルシフタシステムは、低電圧から高電圧へのレベルシフタシステムであり、
    前記別のレベルシフタシステムは、高電圧から低電圧へのレベルシフタシステムである、請求項２０に記載のＡＤＣチップ。
24. 前記接続演算器は、少なくとも１つの接続演算器であり、該少なくとも１つの接続演算器のそれぞれは、
    前記レベルシフタシステムからの入力信号を受信および積分し、第１の積分出力信号を送信する第１の積分器と、
    該第１の積分出力信号を受信および積分する第２の積分器であって、該第１の積分出力信号をクリップして第２の積分出力信号を形成する第２の積分器と、
    該第１の積分出力信号と該第２の積分出力信号とを受信および加算して、前記コンポーネントの使用の前記順序を形成する総和システムと
    をさらに備える、請求項１９に記載のＡＤＣチップ。
25. 前記第１の積分器および前記第２の積分器は、前記入力信号を別々にクリップする、請求項２４に記載のＡＤＣチップ。
26. 前記接続演算器は、前記第１の積分出力信号からの最低値が前記コンポーネントの使用順序で最初に割り当てられ、前記第２の積分出力信号からの最低値が該コンポーネントの使用順序で次に割り当てられる接続演算器である、請求項２４に記載のＡＤＣチップ。
27. ２つ以上の電源を有するダイナミックエレメントマッチング（「ＤＥＭ」）システムを動作させる方法であって、
    接続演算器を１つの電源によって供給される第１の電圧レベルで動作させる工程であって、該接続演算器は、コンポーネントの使用順序を演算する、工程と、
    接続システムを別の電源によって供給される第２の電圧レベルで動作させる工程であって、該接続システムは、該接続演算器に結合されており、該コンポーネントへの出力を順序付けすることと、該順序付けされた出力により該コンポーネントを活性化することとによって、使用の際にマッチングおよび等化されるべき該コンポーネントに結合できる、工程と、
    レベルシフタシステムによって、該接続演算器から該接続システムへの信号の電圧レベルをシフトさせる工程と
    を包含する、方法。
28. 別のレベルシフタシステムによって、前記接続システムから前記接続演算器への信号の電圧レベルをレベルシフトさせる工程をさらに包含する、請求項２７に記載の方法。

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