JP4006852B2

JP4006852B2 - Horizontal MOS thyristor

Info

Publication number: JP4006852B2
Application number: JP29571298A
Authority: JP
Inventors: 浩島袋
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1998-10-16
Filing date: 1998-10-16
Publication date: 2007-11-14
Anticipated expiration: 2018-10-16
Also published as: JP2000124445A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体スイッチングデバイスの一つであり、ＭＯＳ（金属−酸化膜−半導体）構造のゲートをもつ横型ＭＯＳサイリスタに関する。
【０００２】
【従来の技術】
パワーＩＣの出力段素子には、高耐圧パワーＭＯＳＦＥＴや大電流を制御可能なＩＧＢＴが広く用いられている。また、発明者は先に、特願平０−０００００において、より大電流を取り扱うことのできる横型ＭＯＳサイリスタを提案した。
図４は、その横型ＭＯＳサイリスタの基本的な拡散層およびゲート電極の配置を示す平面図である。
【０００３】
半導体基板の不純物濃度の低いｎ^‐ベース層１の表面層に、ｎ^‐ベース層１より不純物濃度の高いｐベース領域２、ｐエミッタ領域３およびｐウェル領域４が形成されており、ｐベース領域２の内部に更に高濃度ｎ⁺エミッタ領域５が形成されていて、ｐエミッタ領域３、ｎ^‐ベース層１、ｐベース領域２、ｎ⁺エミッタ領域５のｐｎｐｎ四領域からなる横型サイリスタが構成されている。
ｐベース領域２とおよびｐウェル領域４からｎ^‐ベース層１にかけて薄い酸化膜を介してゲート電極６が設けられている。
【０００４】
図５は、図４中の線Ａ−Ａに沿って切断した断面図である。ｎ⁺エミッタ領域５の表面にはカソード電極７となる金属電極が、またｐエミッタ領域３の表面には、アノード電極８となる金属電極がそれぞれ設けられている。図には示されていないが、ｐウェル領域３の表面にもウェル電極が設けられており、カソード電極７に接続されている。９は薄い酸化膜のゲート絶縁膜、１０は厚い酸化膜のフィールド絶縁膜である。
【０００５】
この横型サイリスタの動作原理は、次の通りである。カソード電極７を基準電位としアノード電極８を正、ゲート電極６の電位を基準電位と等しくする。ｐベース領域２とｎ^‐ベース層１間のｐｎ接合は、逆バイアスされるのでアノード電流は流れない。次に、ゲート電極６の電位を正にすると、ゲート電極６とｐベース領域２とで構成されるＭＯＳキャパシタンスに、ｎ⁺エミッタ領域５を介して充電電流が流れる。この充電電流がｎ⁺エミッタ領域５／ｐベース領域２／ｎ^‐ベース層１／ｐエミッタ領域３で構成される横型サイリスタのトリガ電流として働くので、アノード電極８からカソード電極７へとアノード電流が流れる。
【０００６】
更に、ゲート電極６の電位を負にすると、ｐベース領域２／ｎ^‐ベース層１／ｐウェル領域４の表面部分で構成されるｐチャネルＭＯＳＦＥＴがオン状態となるので、ｐベース領域２からｐウェル領域４にベース電流が引き抜かれ、横型サイリスタをオフ状態にすることができる。
このような横型ＭＯＳサイリスタは、ＩＧＢＴと比較してターンオン特性に優れており、例えば、ＡＣ型プラズマディスプレイのような容量性の負荷を高速に充電する用途に適している。
【０００７】
【発明が解決しようとする課題】
図４、５に平面図、断面図を示した横型ＭＯＳサイリスタでは、順方向のアバランシェ耐量が弱く破壊し易いという問題があった。
前述のようにオフ状態でアノード電極８の電位を正にすると、ｐベース領域２とｎ^‐ベース層１間のｐｎ接合が逆バイアスされて、そのｐｎ接合を中心として空乏層が広がる。同時に隣接するｐウェル領域４とｎ^‐ベース層１間のｐｎ接合の近傍にも空乏層が広がる。この二箇所からの空乏層が、比較的低い電圧において繋がるように各領域は設計、配置されている。
【０００８】
空乏層が形成される際の接合容量への充電電流は、ｐベース領域２／ｎ⁺エミッタ領域５経由ではなく、ｐウェル領域４を経由してカソード電極７に流れる。そのため、途中でサイリスタ動作することなしに設計通りの耐圧を確保することが可能である。
しかしながら、アバランシェ電流が流れだすと、これをすべてｐウェル領域４に効果的に導くことができず、ｐベース領域２にも流れはじめ、ラッチアップが起きて素子が破壊することがあった。
【０００９】
なお、破壊した箇所を調査したところ、図４の領域Ｂで囲まれた部分、すなわち、ｐエミッタ領域３に対向する部分のｐベース領域２とｐウェル領域４との境界近傍に大電流が流れた痕跡が多く見られた。
このような状況に鑑み本発明の目的は、順方向のアバランシェ耐量が大きく、破壊しにくい横型ＭＯＳサイリスタを提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため本発明は、第一導電型半導体層の一主面の表面層の一部に形成された第二導電型ベース領域および第二導電型ウェル領域と、その第二導電型ベース領域の表面層に形成された第一導電型エミッタ領域と、その第一導電型エミッタ領域の表面に接して設けられたカソード電極と、30第二導電型ウェル領域の表面に接して設けられカソード電極と接続されたウェル電極と、前記第一導電型半導体層の表面層の他の一部に形成された第二導電型エミッタ領域と、その第二導電型エミッタ領域表面に接して設けられたアノード電極と、第一導電型エミッタ領域と第一導電型半導体層とに挟まれた第二導電型ベース領域の表面露出分部上のゲート絶縁膜上に、その第二導電型ベース領域の上に端をもち第一導電型エミッタ領域から遠い側に延びたゲート電極とを有する横型ＭＯＳサイリスタにおいて、第二導電型エミッタ領域と第二導電型ウェル領域との間隔を、第二導電型エミッタ領域と第二導電型ベース領域との間隔より狭くするものとする。
【００１１】
そのようにすれば、素子耐圧は、間隔の短い第二導電型エミッタ領域と第二導電型ウェル領域間の間隔で決定される。最も電界強度が強い部分には第二導電型ウェル領域／第一導電型半導体層のｐｎ接合面となり、同部分で発生するアバランシェ電流は、第二導電型ウェル領域に効果的に引き抜くことができるので、アバランシェ耐量が向上する。
【００１２】
また、第二導電型エミッタ領域と第二導電型ベース領域とに対向する第二導電型ウェル領域の角部が鋭角をなすものとしてもよい。
そのようにすれば、第二導電型エミッタ領域に対向する第二導電型ベース領域のｐｎ接合の電界よりも、第二導電型エミッタ領域に対向する第二導電型ウェル領域のｐｎ接合の電界が大きくなるので、アバランシェ電流は第二導電型ウェル領域に流れ、アバランシェ耐量が向上する。
【００１３】
特に、第二導電型エミッタ領域と第二導電型ベース領域とに対向する第二導電型ウェル領域の角部の角度が３０〜６０度の範囲にあることが重要である。
角部の角度が２０度以下であると、アバランシェ電流が狭い部分に集中するためアバランシェ耐量が向上しない。また、角度が７０度以上であると、アバランシェ電流が第二導電型ベース領域へも流れ、アバランシェ耐量がばらつく。
【００１４】
更に、第一導電型半導体層が誘電体により他の半導体領域と分離されているものとする。
誘電体により他の半導体領域と分離されている誘電体分離基板を使用すれば、低電圧駆動のデジタル回路部分と、高電圧駆動のパワー素子部分とを一枚の半導体基板に共存させ易い利点がある。
【００１５】
【発明の実施の形態】
以下実施例をもとに本発明の実施の形態を説明する。
［実施例１］
図１に本発明第一の実施例の横型ＭＯＳサイリスタの平面図である。図４の従来例と同様に拡散層とゲート電極の平面的な配置のみを記載している。また、図中の番号で示す各部分の名称は従来例と同じであるので、説明は省略する。
従来例との違いは、ｐエミッタ領域３とｐウェル領域４間の距離Ｌ_Sが、ｐエミッタ領域３とｐベース領域２間の距離Ｌに比べて、短くなっている点である。
【００１６】
試作では、従来品はＬ＝Ｌ_S＝３０μｍ、本実施例ではＬ＝３０μｍ、Ｌ_S＝２７μｍとした。製造方法は、一般的なＬＳＩ工程を適用することで可能である。基板には、ｎ^‐ベース１となるｎ型で、比抵抗１０〜２０Ω・ｃｍ（不純物濃度で１０¹⁵／ｃｍ³オーダー）、厚さ１０μｍの素子形成領域を有するＳＯＩ基板を用いた。ｐエミッタ領域３を取り囲むようにｐベース領域２とｐウェル領域４とが配置されている。これらの領域の表面不純物濃度は、１０¹⁷〜１０¹⁹／ｃｍ³で、深さは約３μｍである。ｎ⁺エミッタ領域５の表面不純物濃度は、１０²⁰／ｃｍ³以上で、深さは約０．５μｍである。ゲート酸化膜９の厚さは、２０ｎｍで、その上に多結晶シリコンのゲート電極６を形成した。その他、耐圧構造や電極、保護膜の形成を適宜実施した。
【００１７】
図３（ａ）には実施例１の、同図（ｂ）に従来品の耐圧波形をそれぞれ示す。従来品の素子耐圧は、２５０Ｖであるが、更にアノード・カソード電極間に電圧をかけていくと、約１．５μＡのアバランシェ電流が流れた時点で素子が破壊したのに対し、本実施例１の横型ＭＯＳサイリスタでは、素子耐圧は２１０Ｖと低くなったが、アバランシェ電流が５μＡ以上流れても破壊せず、十分な耐量を得ることができた。耐圧が低くなったのは、Ｌ_S＝２７μｍとｐベース領域２とｐエミッタ領域５間の距離を短くしたためである。
【００１８】
［実施例２］
図２は、本発明第二の実施例の横型ＭＯＳサイリスタの平面図であり、従来例と同様に拡散層とゲート電極の平面的な配置のみを記載している。また、図中の番号で示す各部分の名称も従来例と同じであるので、説明は省略する。
【００１９】
図４の従来例との違いは、ｐエミッタ領域３に対向するｐウェル領域４の角部を鋭角に形成し、一方ｐエミッタ領域３に対向するｐベース領域２の角部は、鈍角に形成した点にある。
【００２０】
前にも述べたように従来の横型ＭＯＳサイリスタの破壊点は、ｐエミッタ領域３対向するｐベース領域２の部分が多かった。そこで、ｐベース領域２より先にｐウェル領域４に電流が流れ込み易い構造を検討した結果、図３に代表される拡散層の平面構造を取ればよいと考え、このような構造とした。
試作には、従来品と同様にＬ＝Ｌ_S＝３０μｍとし、ｐウェル領域４のゲート電極に重なる角部は４０度の鋭角とした。一方ｐベース領域２側は、１４０度の鈍角とした。他の構造は実施例１で示した通りである。
【００２１】
図３（ｃ）に、本実施例２の横型ＭＯＳサイリスタの耐圧波形を示す。素子耐圧は、２４０Ｖで、従来品と殆ど変わらなかった。アバランシェ電流は５μＡ以上流すことができた。この場合は素子耐圧は殆ど低下していない。
他に、ｐウェル領域４層のゲート電極に重なる角部について、種々の角度のものを試作した。２０度の鋭角とした場合、アバランシェ耐量は２μＡ程度であった。そしてその破壊点は、ｐウェル領域４層の角部であった。角度が小さすぎると、アバランシェ電流の流れるｐウェル領域４の幅が狭く、電流が集中すると考えられる。
【００２２】
また７０度の鋭角とした場合は、安定したアバランシェ耐量を確保することができなかった。ｐベース拡散層との差異が小さくなり、安定性が確保できないと従って、ｐウェル領域４層の角部を鋭角とし、その角度については３０度から６０度の鋭角が最適な範囲であることがわかった。ｐｎ接合に逆バイアスを印加した際、不純物濃度が高い方により鋭角な部分を形成した方が、同部分の電界強度が最も強くなるためである。
なお、実施例２では、直線的に拡散領域の境界を示したが、実際は熱拡散で形成するため、端部は丸みをもつ。また、階段状に変化させても電界の分布は、同様になると推測されるので、そのような場合も本発明に含まれる。
【００２３】
【発明の効果】
以上説明したように本発明によれば、直接カソード電極と接しているｐウェル領域を、ｎ⁺拡散層を介してカソード電極と電流をやりとりするｐベース領域に比べて、アノード電極と接しているｐエミッタ領域に近づけて配置することにより、急激に増加するアバランシェ電流を効果的にカソード電極に流すことができるようになり、アバランシェ耐量を向上させることができる。
【００２４】
また、ｐウェル領域の一部を鋭角とし、一方でｐベース領域はむしろ鈍角とすることにより、ｐベース領域の電界強度を弱めて、アバランシェ電流をｐウェル領域に流すことにより、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明実施例１の横型ＭＯＳサイリスタの平面図
【図２】本発明実施例２の横型ＭＯＳサイリスタの平面図
【図３】（ａ）、（ｂ）、（ｃ）はそれぞれ実施例１、実施例２、従来の横型ＭＯＳサイリスタの耐圧波形図
【図４】従来の横型ＭＯＳサイリスタの平面図
【図５】従来の横型ＭＯＳサイリスタのＡ−Ａ線に沿った断面図
【符号の説明】
１ｎ^‐ベース層
２ｐベース領域
３ｐエミッタ領域
４ｐウェル領域
５ｎ⁺エミッタ領域
６ゲート電極
７カソード電極
８アノード電極
９ゲート酸化膜
１０フィールド酸化膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a lateral MOS thyristor which is one of semiconductor switching devices and has a gate having a MOS (metal-oxide film-semiconductor) structure.
[0002]
[Prior art]
High output voltage power MOSFETs and IGBTs capable of controlling large currents are widely used as output stage elements of power ICs. The inventor previously proposed a lateral MOS thyristor capable of handling a larger current in Japanese Patent Application No. 0-00000.
FIG. 4 is a plan view showing the basic arrangement of diffusion layers and gate electrodes of the lateral MOS thyristor.
[0003]
The surface layer of the base layer 1, n ^- ^- low n impurity concentration of the semiconductor substrate higher p base region impurity concentration than the base layer 1 2, p emitter region 3 and the p-well region 4 is formed, the p base region Further, a high concentration n ⁺ emitter region 5 is formed inside 2, and a lateral thyristor composed of a p emitter region 3, an n ⁻ base layer 1, a p base region 2 and an n ⁺ emitter region 5 pnpn four regions is formed. ing.
A gate electrode 6 is provided from the p base region 2 and the p well region 4 to the n ⁻ base layer 1 through a thin oxide film.
[0004]
FIG. 5 is a cross-sectional view taken along line AA in FIG. A metal electrode to be the cathode electrode 7 is provided on the surface of the n ⁺ emitter region 5, and a metal electrode to be the anode electrode 8 is provided on the surface of the p emitter region 3. Although not shown in the drawing, a well electrode is also provided on the surface of the p-well region 3 and connected to the cathode electrode 7. Reference numeral 9 is a thin oxide gate insulating film, and 10 is a thick oxide field insulating film.
[0005]
The operating principle of this horizontal thyristor is as follows. The cathode electrode 7 is a reference potential, the anode electrode 8 is positive, and the potential of the gate electrode 6 is equal to the reference potential. Since the pn junction between the p base region 2 and the n ⁻ base layer 1 is reverse-biased, no anode current flows. Next, when the potential of the gate electrode 6 is made positive, a charging current flows through the n ⁺ emitter region 5 through the MOS capacitance formed by the gate electrode 6 and the p base region 2. The charging current is n ⁺ emitter region 5 / p base region 2 / n ^- so acts as a trigger current of the lateral thyristor formed in the base layer 1 / p emitter region 3, the anode electrode 8 to the cathode electrode 7 is an anode current Flowing.
[0006]
Further, when the potential of the gate electrode 6 is made negative, the p-channel MOSFET constituted by the surface portion of the p base region 2 / n ^- base layer 1 / p well region 4 is turned on. The base current is drawn to the well region 4 and the lateral thyristor can be turned off.
Such a lateral MOS thyristor is superior in turn-on characteristics as compared with an IGBT, and is suitable, for example, for applications in which a capacitive load such as an AC plasma display is charged at high speed.
[0007]
[Problems to be solved by the invention]
The lateral MOS thyristors shown in FIGS. 4 and 5 in plan view and cross-sectional view have a problem that the avalanche resistance in the forward direction is weak and easily broken.
When the potential of the anode electrode 8 is made positive in the off state as described above, the pn junction between the p base region 2 and the n ⁻ base layer 1 is reverse-biased, and the depletion layer spreads around the pn junction. At the same time, a depletion layer also spreads in the vicinity of the pn junction between the adjacent p-well region 4 and the n ⁻ base layer 1. Each region is designed and arranged so that the depletion layers from these two locations are connected at a relatively low voltage.
[0008]
The charging current to the junction capacitance when the depletion layer is formed flows to the cathode electrode 7 not through the p base region 2 / n ⁺ emitter region 5 but through the p well region 4. Therefore, it is possible to ensure a withstand voltage as designed without performing a thyristor operation in the middle.
However, when an avalanche current starts to flow, it cannot be all effectively guided to the p-well region 4 and starts to flow to the p-base region 2 as well, causing latch-up and device breakdown.
[0009]
When the broken portion was investigated, a large current flowed in the vicinity of the boundary between the p base region 2 and the p well region 4 in the portion surrounded by the region B in FIG. Many traces were seen.
In view of such circumstances, an object of the present invention is to provide a lateral MOS thyristor that has a large forward avalanche resistance and is difficult to break.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a second conductivity type base region and a second conductivity type well region formed in a part of a surface layer of one main surface of a first conductivity type semiconductor layer, and the second conductivity type A first conductivity type emitter region formed in the surface layer of the mold base region, a cathode electrode provided in contact with the surface of the first conductivity type emitter region, and a contact in contact with the surface of the 30 second conductivity type well region A well electrode connected to the cathode electrode, a second conductivity type emitter region formed in another part of the surface layer of the first conductivity type semiconductor layer, and a surface of the second conductivity type emitter region. The second conductivity type base region on the gate insulating film on the exposed portion of the surface of the second conductivity type base region sandwiched between the formed anode electrode, the first conductivity type emitter region and the first conductivity type semiconductor layer First conductivity type emitter region with end on top In lateral MOS thyristor having a gate electrode extending al far side, the distance between the second conductive type emitter region and a second conductivity type well region, the interval between the second conductivity type emitter region and a second conductivity type base region Narrower.
[0011]
By doing so, the element breakdown voltage is determined by the interval between the second conductivity type emitter region and the second conductivity type well region having a short interval. The portion with the strongest electric field strength becomes the pn junction surface of the second conductivity type well region / first conductivity type semiconductor layer, and the avalanche current generated in the portion can be effectively extracted to the second conductivity type well region. Therefore, the avalanche resistance is improved.
[0012]
Further, the corner portion of the second conductivity type well region facing the second conductivity type emitter region and the second conductivity type base region may form an acute angle.
By doing so, the electric field of the pn junction in the second conductivity type well region facing the second conductivity type emitter region is larger than the electric field of the pn junction in the second conductivity type base region facing the second conductivity type emitter region. Therefore, the avalanche current flows into the second conductivity type well region, and the avalanche resistance is improved.
[0013]
In particular, it is important that the angle of the corner portion of the second conductivity type well region facing the second conductivity type emitter region and the second conductivity type base region is in the range of 30 to 60 degrees.
If the angle of the corner is 20 degrees or less, the avalanche current is not improved because the avalanche current is concentrated in a narrow portion. If the angle is 70 degrees or more, the avalanche current flows also to the second conductivity type base region, and the avalanche resistance varies.
[0014]
Further, it is assumed that the first conductivity type semiconductor layer is separated from other semiconductor regions by a dielectric.
By using a dielectric isolation substrate that is separated from other semiconductor regions by a dielectric, there is an advantage that a digital circuit portion driven at a low voltage and a power element portion driven at a high voltage can easily coexist on a single semiconductor substrate. is there.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below based on examples.
[Example 1]
FIG. 1 is a plan view of a lateral MOS thyristor according to the first embodiment of the present invention. Only the planar arrangement of the diffusion layer and the gate electrode is described as in the conventional example of FIG. Moreover, since the names of the respective parts indicated by the numbers in the figure are the same as those in the conventional example, the description thereof is omitted.
The difference from the conventional example is that the distance L _S between the p emitter region 3 and the p well region 4 is shorter than the distance L between the p emitter region 3 and the p base region 2.
[0016]
In the trial production, L = L _S = 30 μm for the conventional product, L = 30 μm, and L _S = 27 μm in this embodiment. The manufacturing method is possible by applying a general LSI process. The substrate, n ^- with n-type comprising a base 1, a specific resistance ^{10~20Ω · cm (10 15 / cm} 3 order at the impurity concentration), using an SOI substrate having an element forming region having a thickness of 10 [mu] m. A p base region 2 and a p well region 4 are arranged so as to surround the p emitter region 3. The surface impurity concentration of these regions is 10 ¹⁷ to 10 ¹⁹ / cm ³ and the depth is about 3 μm. The surface impurity concentration of the n ⁺ emitter region 5 is 10 ²⁰ / cm ³ or more and the depth is about 0.5 μm. The gate oxide film 9 had a thickness of 20 nm, and a polycrystalline silicon gate electrode 6 was formed thereon. In addition, a pressure-resistant structure, an electrode, and a protective film were appropriately formed.
[0017]
FIG. 3A shows a breakdown voltage waveform of the first embodiment, and FIG. The device breakdown voltage of the conventional product is 250 V, but when a voltage is further applied between the anode and cathode electrodes, the device was destroyed when an avalanche current of about 1.5 μA flowed. In the lateral MOS thyristor, the device breakdown voltage was as low as 210 V, but even when the avalanche current flowed 5 μA or more, it was not broken and a sufficient withstand voltage could be obtained. The breakdown voltage was lowered because L _S = 27 μm and the distance between the p base region 2 and the p emitter region 5 was shortened.
[0018]
[Example 2]
FIG. 2 is a plan view of the lateral MOS thyristor according to the second embodiment of the present invention, and only the planar arrangement of the diffusion layer and the gate electrode is described as in the conventional example. Moreover, since the names of the respective parts indicated by the numbers in the figure are the same as those in the conventional example, description thereof is omitted.
[0019]
The difference from the conventional example of FIG. 4 is that the corner of the p well region 4 facing the p emitter region 3 is formed at an acute angle, while the corner of the p base region 2 facing the p emitter region 3 is formed at an obtuse angle. It is in the point.
[0020]
As described above, the breakdown points of the conventional lateral MOS thyristor are mostly in the portion of the p base region 2 facing the p emitter region 3. Therefore, as a result of examining a structure in which current easily flows into the p well region 4 prior to the p base region 2, it is considered that the planar structure of the diffusion layer represented by FIG.
In the prototype, L = L _S = 30 μm as in the conventional product, and the corner of the p-well region 4 overlapping the gate electrode was an acute angle of 40 degrees. On the other hand, the p base region 2 side has an obtuse angle of 140 degrees. Other structures are as shown in the first embodiment.
[0021]
FIG. 3C shows a breakdown voltage waveform of the horizontal MOS thyristor according to the second embodiment. The device withstand voltage was 240 V, almost the same as the conventional product. The avalanche current could flow 5 μA or more. In this case, the element withstand voltage is hardly lowered.
In addition, the corners overlapping the gate electrode of the four layers of the p well region were made with various angles. In the case of an acute angle of 20 degrees, the avalanche resistance was about 2 μA. The breaking point was the corner of the p-well region 4 layer. If the angle is too small, it is considered that the width of the p-well region 4 through which the avalanche current flows is narrow and the current is concentrated.
[0022]
When the acute angle was 70 degrees, a stable avalanche resistance could not be ensured. If the difference from the p-base diffusion layer becomes small and stability cannot be secured, the corners of the p-well region 4 layer are acute angles, and an acute angle of 30 to 60 degrees is the optimum range. all right. This is because, when a reverse bias is applied to the pn junction, the electric field strength of the portion becomes the highest when the sharper portion is formed with the higher impurity concentration.
In Example 2, the boundary of the diffusion region is shown linearly. However, since the boundary is actually formed by thermal diffusion, the end portion is rounded. Further, since it is estimated that the electric field distribution is the same even if the step is changed, such a case is also included in the present invention.
[0023]
【The invention's effect】
As described above, according to the present invention, the p-well region that is in direct contact with the cathode electrode is in contact with the anode electrode as compared with the p-base region that exchanges current with the cathode electrode through the n ⁺ diffusion layer. By disposing the p-emitter region close to the p-emitter region, a rapidly increasing avalanche current can be effectively passed to the cathode electrode, and the avalanche resistance can be improved.
[0024]
Further, by making a part of the p-well region an acute angle while the p base region is rather an obtuse angle, the electric field strength of the p base region is weakened and an avalanche current is caused to flow in the p-well region. Obtainable.
[Brief description of the drawings]
FIG. 1 is a plan view of a lateral MOS thyristor according to Embodiment 1 of the present invention. FIG. 2 is a plan view of a lateral MOS thyristor according to Embodiment 2 of the present invention. FIGS. 3 (a), (b), and (c) are respectively implemented. FIG. 4 is a plan view of a conventional lateral MOS thyristor. FIG. 5 is a cross-sectional view of the conventional lateral MOS thyristor along line AA. Explanation】
1 n ^- base layer 2 p base region 3 p emitter region 4 p-well region 5 n ⁺ emitter region 6 the gate electrode 7 a cathode electrode 8 anode 9 gate oxide film 10 field oxide film

Claims

A second conductivity type base region and a second conductivity type well region formed in a part of the surface layer of one main surface of the first conductivity type semiconductor layer, and a second conductivity type formed in the surface layer of the second conductivity type base region. One conductivity type emitter region, a cathode electrode provided in contact with the surface of the first conductivity type emitter region, a well electrode provided in contact with the surface of the second conductivity type well region and connected to the cathode electrode; A second conductivity type emitter region formed in another part of the surface layer of the first conductivity type semiconductor layer; an anode electrode provided in contact with the surface of the second conductivity type emitter region; and a first conductivity type emitter region On the gate insulating film on the surface exposed portion of the second conductivity type base region sandwiched between the first conductivity type semiconductor layer and the first conductivity type emitter region having an end on the second conductivity type base region And a gate electrode extending to the far side In lateral MOS thyristor, lateral MOS thyristor, characterized in that narrower than the interval between the second conductive type emitter region and the gap between the second conductivity type well region, second conductivity type emitter region and a second conductivity type base region .

A second conductivity type base region and a second conductivity type well region formed in a part of a surface layer of one main surface of the first conductivity type semiconductor layer; and a second conductivity type well region formed on a surface layer of the second conductivity type base region. One conductivity type emitter region, a cathode electrode provided in contact with the surface of the first conductivity type emitter region, a well electrode provided in contact with the surface of the second conductivity type well region and connected to the cathode electrode; A second conductivity type emitter region formed in another part of the surface layer of the first conductivity type semiconductor layer; an anode electrode provided in contact with the surface of the second conductivity type emitter region; and a first conductivity type emitter region On the gate insulating film on the surface exposed portion of the second conductivity type base region sandwiched between the first conductivity type semiconductor layer and the first conductivity type emitter region having an end on the second conductivity type base region And a gate electrode extending to the far side In lateral MOS thyristor, lateral MOS thyristor corners of the second conductivity type well region facing the second conductive type emitter region and a second conductivity type base region is characterized by an acute angle.

3. The lateral MOS thyristor according to claim 2, wherein an angle of a corner portion of the second conductivity type well region facing the second conductivity type emitter region and the second conductivity type base region is in a range of 30 to 60 degrees. .

4. The lateral MOS thyristor according to claim 1, wherein the first conductivity type semiconductor layer is separated from other semiconductor regions by a dielectric.