JP4005295B2

JP4005295B2 - Manufacturing method of semiconductor device

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Publication number: JP4005295B2
Application number: JP2000096474A
Authority: JP
Inventors: 久弥酒井; 紀嘉清水; 信幸大塚
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-03-31
Filing date: 2000-03-31
Publication date: 2007-11-07
Anticipated expiration: 2020-03-31
Also published as: JP2001284358A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に銅からなる導電膜を、めっきにより形成する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高集積化され微細化された半導体集積回路装置の配線材料として、低抵抗で高いエレクトロマイグレーション耐性を有する銅（Ｃｕ）が注目されている。以下、従来の銅配線の形成方法について説明する。
【０００３】
半導体基板上に層間絶縁膜を形成し、この層間絶縁膜にビアホールや配線溝を形成する。層間絶縁膜の上面、及びビアホールや配線溝の内面を、バリア層で覆う。バリア層上に銅からなるシード層を形成する。このシード層上に銅膜を電解めっきにより形成する。層間絶縁膜の上面が露出するまで化学機械研磨（ＣＭＰ）を行い、ビアホールや配線溝内に銅膜の一部を残す。このような配線の形成方法は、ダマシン法と呼ばれている。
【０００４】
【発明が解決しようとする課題】
上述のバリア層の材料として、例えばタンタル（Ｔａ）や窒化タンタル（ＴａＮ）等が用いられる。このとき、バリア層とシード層との界面の密着性が十分でないため、研磨時に生ずる機械的応力により、めっきされた銅膜が剥離しやすい。
【０００５】
また、バリア層上にシード層を形成する際に、銅の凝集現象が生じ、シード層のカバレッジ率が低下する。カバレッジ率の低いシード層上に銅をめっきすると、銅膜中に空孔が生じやすい。めっき前にバリア層が露出していると、バリア層の表面がめっき液に接触してしまい、バリア層と銅膜との界面が劣化する。銅膜中の空孔や界面の劣化は、銅配線の信頼性低下の原因になる。
【０００６】
特開平１１−２３８７９４号公報に、銅配線の信頼性を高めることができる配線形成方法が開示されている。この方法によると、層間絶縁膜の上面を密着層で覆い、密着層と層間絶縁膜との積層構造にビアホールを形成する。露出している表面をバリア層で覆い、異方性エッチングを行う。この異方性エッチングにより、ビアホールの底面及び密着層の表面上に堆積しているバリア層が除去され、ビアホールの側面上にのみバリア層が残る。この状態で、銅からなるシード層を形成し、さらに、銅配線層をめっきにより形成する。
【０００７】
ところが、この方法では、密着層を形成した後、シード層を形成するまでに、ビアホールの形成工程及び異方性エッチングの工程が行われる。従って、密着層の表面が大気に晒されることになる。密着層の表面が一旦大気に晒されると、密着層としての機能が低下し十分な効果を発揮できなくなる。
【０００８】
本発明の目的は、抵抗の増加を抑制し、かつ下地表面との密着性の高い銅配線を形成することが可能な半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一観点によると、開口を有する絶縁膜が、表面上に形成された半導体基板を準備する工程と、前記絶縁膜の表面及び前記開口の内面を覆うように、ＴａもしくはＴａＮからなるバリア層を形成する工程であって、該バリア層を、基板温度２００℃未満の条件でスパッタリングにより堆積した後に２００℃以上の温度で熱処理して形成するか、または基板温度２００℃以上の条件でＴａ膜をスパッタリングにより堆積した後に該Ｔａ膜を窒素プラズマに晒して窒化して形成する工程と、前記バリア層の上に、銅からなるシード層を形成する工程と、前記シード層の上に、銅からなる導電膜を、めっきにより形成する工程とを有する半導体装置の製造方法が提供される。
【００１０】
上述の条件で形成したバリア層は、比較的高い結晶性を有する。その上にシード層を形成すると、成長時の銅の凝集を抑制することができる。さらに、導電膜の密着性を高めることができる。
【００１１】
【発明の実施の形態】
図１を参照して、本発明の第１の実施例による半導体装置の製造方法について説明する、
図１（Ａ）に示すように、シリコン基板１の表面上に、酸化シリコンからなる絶縁膜２を、例えば化学気相成長（ＣＶＤ）により形成する。絶縁膜２の表面上に、窒化タンタル（ＴａＮ）からなる厚さ３０ｎｍのバリア層３を形成する。バリア層３の形成は、ＴａのターゲットをＡｒとＮ₂との混合ガスを用いてスパッタリングすることにより行われる。なお、成膜時の基板温度を５０〜２５０℃の範囲内で変化させて複数の試料を作製した。
【００１２】
バリア層３の表面上に、銅（Ｃｕ）からなる厚さ１００〜３００ｎｍのシード層４を形成する。シード層４の形成は、基板温度を１００℃とし、ＣｕのターゲットをＡｒガスを用いてスパッタリングすることにより行われる。シード層４の表面上に、Ｃｕからなる導電膜５を電解めっきにより形成する。
【００１３】
図１（Ｂ）は、ＴａＮからなるバリア層３のＸ線回折による分析結果を示す。横軸は、バリア層３の成膜時の基板温度を単位「℃」で表し、左縦軸は、ＴａＮの（１０１）面に対応する回折光の強度を単位「ｃｐｓ」で表し、右縦軸は、ＴａＮの（１０１）面のロッキングカーブの半値幅を単位「度」で表す。図中の黒丸が回折光の強度を示し、黒四角がロッキングカーブの半値幅を示す。
【００１４】
バリア層３の成膜温度を１５０℃以下として作製した試料においては、回折光の強度が低く、成膜温度を２００℃以上として作製した試料においては、回折光の強度が高いことがわかる。また、回折光の強度が高くなるに従って、ロッキングカーブの半値幅が小さくなっている。この分析結果から、基板温度を２００℃以上にしてバリア層３を形成することにより、バリア層３の結晶性が高められることがわかる。
【００１５】
図１（Ｃ）は、基板温度３００℃で成膜したＴａＮバリア層３の上に、基板温度を１００℃としてスパッタリングにより形成した厚さ１０ｎｍの銅膜の表面の電子顕微鏡写真をスケッチした図である。参考のために、図１（Ｄ）に、室温で成膜したＴａＮ膜の上に、図１（Ｃ）の場合と同一の条件で形成した銅膜の表面の顕微鏡写真をスケッチした図を示す。
【００１６】
図１（Ｃ）及び（Ｄ）のハッチを付した部分が、銅膜の形成されている部分に相当し、ハッチを付していない部分には、下地のバリア層３が露出している。図１（Ｃ）の場合は、基板面内方向への成長が促進されていることがわかる。これは、下地のＴａＮからなるバリア層３の結晶性が高いため、バリア層３の表面の濡れ性が高くなり、Ｃｕの凝集が抑制されたためと考えられる。
【００１７】
ＴａＮからなるバリア層３の成膜温度を２００℃以上としてＴａＮの結晶性を高めることにより、バリア層３とシード層４との密着性が高まると予測される。実際に、バリア層３の成膜温度を２００℃として作製した複数の試料のテープテストを行ったところ、銅からなる導電膜５の剥がれは生じなかった。これに対し、成膜温度を２５℃として作製した複数の試料のテープテストを行ったところ、約７０％の試料で導電膜５の剥がれが生じた。
【００１８】
上述のように、ＴａＮからなるバリア層３の成膜温度を２００℃以上とすることにより、Ｃｕからなる導電膜５の密着性を高めることができる。また、シード層４を形成する際のＣｕの凝集を抑制できるため、導電膜５内の空孔の発生を防止することができる。
【００１９】
上記第１の実施例では、バリア層３の成膜温度を２００℃としたが、成膜温度を２００℃未満とし、成膜後に熱処理を行ってＴａＮの結晶性を高めてもよいであろう。
【００２０】
図２に、室温で成膜し、その後熱処理を行ったＴａＮ膜のＸ線回折による分析結果を示す。横軸は、成膜後の熱処理温度を単位「℃」で表し、左縦軸は、ＴａＮの（１０１）面に対応する回折光の強度を単位「ｃｐｓ」で表し、右縦軸は、（１０１）面のロッキングカーブの半値幅を単位「度」で表す。図中の黒丸が回折光の強度を示し、黒四角がロッキングカーブの半値幅を示す。
【００２１】
成膜後の熱処理温度を２００℃以上とすると、ＴａＮ膜の結晶性が高まっていることがわかる。なお、熱処理時間は、いずれの場合も１０分である。
【００２２】
実際に、ＴａＮ膜を室温で堆積し、その後２００℃で１０分間の熱処理を行ってバリア層３を形成した複数の試料についてテープテストを行ったところ、導電膜５の剥がれは生じなかった。ＴａＮ膜を成膜した後に、２００℃以上の温度で熱処理を行ってバリア層を形成しても、上記第１の実施例の場合と同様の効果を得られることがわかる。
【００２３】
上記第１の実施例では、反応性スパッタリングによりＴａＮからなるバリア層３を形成したが、以下に示す他の方法で形成してもよい。例えば、基板温度を２００℃以上としてＴａ膜をスパッタリングにより形成し、このＴａ膜を窒素プラズマに晒して窒化することによってＴａＮ膜を形成してもよい。
【００２４】
また、バリア層３としてＴａＮの代わりにＴａを用いてもよい。この場合、Ｔａ膜の成膜温度を２００℃以上とするか、もしくは成膜後に２００℃以上の熱処理を行うことにより、第１の実施例の場合と同様の効果が確認された。
【００２５】
次に、図３及び図４を参照して、第２の実施例による半導体装置の製造方法について説明する。
【００２６】
図３（Ａ）は、第２の実施例による方法で作製された積層構造の断面図を示す。バリア層３とシード層４との間にジルコニウム（Ｚｒ）からなる厚さ１０ｎｍの密着層６が配置されている。その他の構成は、図１（Ａ）に示した第１の実施例の場合と同様である。密着層６の形成は、基板温度を室温とし、ＺｒのターゲットをＡｒガスを用いてスパッタリングすることにより行われる。ＴａＮからなるバリア層３を、基板加熱を行って成膜した試料と、室温でＴａＮ膜を形成し、その後熱処理を行ってバリア層３を形成した試料とを作製した。
【００２７】
図３（Ｂ）は、これらの試料の密着層６を、Ｘ線回折により分析した結果を示す。横軸は、バリア層３の成膜温度もしくはＴａＮ膜の熱処理温度を単位「℃」で表し、縦軸は、Ｚｒの（１０１）面に対応する回折光の強度を単位「ｃｐｓ」で表す。図中の黒丸が、基板加熱を行ってバリア層３を形成した試料に対応し、黒四角が、ＴａＮ膜の成膜後に熱処理を行ってバリア層３を形成した試料に対応する。バリア層３の成膜温度を２００℃以上とするか、または成膜後の熱処理温度を２００℃以上とすることにより、Ｚｒからなる密着層の結晶性が高まっていることがわかる。
【００２８】
図３（Ｃ）及び（Ｄ）は、密着層６の表面上に、厚さが１０ｎｍになるように銅膜を形成した場合の基板表面の電子顕微境写真をスケッチした図を示す。図３（Ｃ）は、ＴａＮからなるバリア層３の成膜温度を３００℃とした場合のものであり、図３（Ｄ）は、バリア層３の成膜温度を室温とした場合である。
【００２９】
図３（Ｃ）及び（Ｄ）のハッチを付した部分が、銅膜の形成されている部分に相当し、ハッチを付していない部分に、下地の密着層６が露出している。図３（Ｃ）の場合は、基板面内方向への成長が促進されていることがわかる。これは、下地のＺｒからなる密着層６の結晶性が高いために、Ｃｕの凝集が抑制されたためと考えられる。
【００３０】
図４は、密着層６上に、厚さが１０ｎｍになるように銅膜を形成した試料のシート抵抗の、成膜温度依存性を示す。横軸は、銅膜の成膜温度を単位「℃」で表し、縦軸は、シート抵抗を単位「Ω／□」で表す。図中の白丸は、バリア層３の成膜温度を３００℃とした試料に対応し、黒丸は、バリア層３の成膜温度を室温とした場合に対応する。
【００３１】
銅膜の成膜温度が１２０℃以下の場合には、両者に差は見られない。銅膜の成膜温度を約１７０℃とすると、バリア層３を室温で成膜した試料の銅膜のシート抵抗が、バリア層３を３００℃で成膜した試料の銅膜のシート抵抗よりも高くなっている。シート抵抗が増加したのは、銅膜の成膜時に個々のＣｕ結晶の凝集が大きくなり、結晶粒同士の接触面積が小さくなったためと考えられる。
【００３２】
バリア層３の成膜温度を３００℃とした場合には、図３（Ｂ）に示したように、密着層６の結晶性が高くなる。これにより、銅膜の成膜時における密着層６の表面の濡れ性が高くなり、Ｃｕの凝集が抑制されるため、抵抗の増加が見られなかったと考えられる。
【００３３】
図３（Ｃ）及び図４では、バリア層３の成膜温度を３００℃とした場合を示したが、バリア層３の成膜温度を２００℃以上とすればバリア層３の結晶性が高まるため、同様の効果が得られるであろう。
【００３４】
上述の分析結果から、密着層６の結晶性を高めることにより、密着層６とシード層４との密着性が高まると予測される。実際に、バリア層３の成膜温度を２００℃として作製した複数の試料のテープテストを行ったところ、銅からなる導電膜５の剥がれは生じなかった。これに対し、成膜温度を２５℃として作製した複数の試料のテープテストを行ったところ、約８０％の試料で導電膜５の剥がれが生じた。
【００３５】
上述のように、ＴａＮからなるバリア層３の成膜温度を２００℃以上とすることにより、その上の密着層６の結晶性が高まり、Ｃｕからなる導電膜５の密着性を高めることができる。また、シード層４を形成する際のＣｕの凝集を抑制できるため、導電膜５内の空孔の発生を防止することができる。
【００３６】
上記第２の実施例では、密着層６を形成した後、基板を大気に晒すことなくシード層４を連続的に成膜することが可能である。このため、密着層６の表面の酸化による密着性の低下を防止することができる。
【００３７】
一般に、Ｃｕと密着性の高い金属は、熱処理によって銅内に拡散し合金を形成しやすい。合金が形成されると、銅膜の抵抗が低下してしまう。ところが、第２の実施例で用いたＺｒの、Ｃｕに対する固溶限は約０．１５重量％であり、非常に小さい。このため、密着層６を形成するＺｒが導電膜５内へ拡散する量は少ない。従って、Ｚｒからなる密着層６を銅膜に直接接触させても、合金化による抵抗の上昇は小さい。
【００３８】
上記実施例では、密着層６としてＺｒを用いたが、ＺｒＮを用いてもよい。その他に、Ｃｕへの固溶限の小さい材料、例えばＣｄ、Ａｇ、Ｐｂ等を用いてもよい。また、Ｚｎは、Ｃｕへの固溶限が比較的大きな材料であるが、Ｃｕと合金化しても抵抗の増加は少ない。このため、密着層としてＺｎを用いてもよいであろう。また、上記第２の実施例では、バリア層３としてＴａＮを用いたが、ＴａＮの代わりにＴａを用いても同様の効果を得られることが確認された。
【００３９】
本発明者らの実験によると、ＴａＮ膜上にＣｕ膜を形成する場合、ＴａＮ膜中のＮの組成比を高くすると、両者の密着性が高まることがわかった。従って、図１（Ａ）に示すＴａＮからなるバリア層３のうちシード層４側の部分におけるＮの組成比を、基板側の部分におけるＮの組成比よりも高くすることにより、密着性をより高めることができる。
【００４０】
このような組成比の分布を有するバリア層３は、Ｔａ膜を形成した後に、このＴａ膜を窒化することによって得られる。また、Ｔａのターゲットを、ＡｒとＮ₂との混合ガス中でスパッタリングする場合、Ｎ₂ガスの分圧比を徐々に高めることによっても、このようなバリア層３を形成することができる。
【００４１】
次に、図５を参照し、上記第１及び第２の実施例による半導体装置の製造方法を適用して、ダマシン法により銅配線を形成する方法を説明する。
【００４２】
図５（Ａ）に示すように、酸化シリコンからなる層間絶縁膜２０の上層部の一部に配線２１が形成されている。配線２１及び層間絶縁膜２０の表面を覆うように酸化シリコンからなる層間絶縁膜２２を堆積する。層間絶縁膜２２の堆積は、例えば、ＣＶＤにより行う。
【００４３】
図５（Ｂ）に示すように、層間絶縁膜２２に、配線２１の表面の一部を露出させるビアホール２３を形成する。
【００４４】
図５（Ｃ）に示すように、層間絶縁膜２２に、ビアホール２３と部分的に重なる配線用の溝２５を形成する。配線溝２５は、層間絶縁膜２２の厚さよりも浅い。溝２５の底面の一部にビアホール２３が開口する。ビアホール２３及び配線溝２５の形成は、例えばエッチングガスとしてＣＦ₄を用いたドライエッチングにより行う。
【００４５】
図５（Ｄ）に示すように、ビアホール２３と配線溝２５の内面、及び層間絶縁膜２２の表面上に、バリア層３０を形成する。バリア層３０の形成は、図１（Ａ）の第１の実施例で説明したバリア層３の形成と同様の方法で行う。バリア層３０の表面上に、Ｃｕからなるシード層３１を形成する。シード層３１の形成は、図１（Ａ）のシード層４の形成と同様の方法で行う。シード層３１の上に、Ｃｕからなる導電層３２を、電解めっきにより形成する。
【００４６】
図５（Ｅ）に示すように、バリア層３０から導電層３２までの積層構造のうち不要な部分をＣＭＰにより除去し、表面を平坦化する。ビアホール２３及び配線溝２５内にのみ、バリア層３０ａ、シード層３１ａ、及び導電層３２ａが残る。このようにして、バリア層３０ａ、シード層３１ａ、及び導電層３２ａからなる配線３５が形成される。導電層３２の密着性が高いため、ＣＭＰ時における導電層３２の剥がれを防止できる。
【００４７】
なお、図３（Ａ）に示した第２の実施例の場合のように、バリア層３０とシード層３１との間に、Ｚｒ等からなる密着層を配置してもよい。
【００４８】
図６は、上記実施例による銅配線の形成方法を適用した半導体装置の断面図を示す。シリコン基板５０の表面にフィールド酸化膜５２が形成され、活性領域が画定されている。活性領域内に、ＭＯＳＦＥＴ５１が形成されている。この基板の表面上に、５層の配線層６１Ａ〜６１Ｅが形成されている。各配線層は、それぞれ層間絶縁膜６０Ａ〜６０Ｅにより相互に絶縁されている。層間絶縁膜６０Ａ〜６０Ｅの各々とそれに対応する配線層６１Ａ〜６１Ｅは、図５で説明した層間絶縁膜２２及び銅配線３５の形成と同様の方法で形成される。
【００４９】
各配線層６１Ａ〜６１Ｅは、Ａｌ配線に比べて低抵抗であるため、信号伝搬速度を速くし、処理速度の高速化を図ることができる。さらに、高いエレクトロマイグレーション耐性を得ることができるため、半導体装置の信頼性を向上させることが可能になる。
【００５０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５１】
【発明の効果】
以上説明したように、本発明によると、ＴａもしくはＴａＮからなるバリア層の結晶性を高めることにより、その上に形成する銅膜の密着性を高めることができる。この銅膜をダマシン法に適用する場合、ＣＭＰ時の銅膜の剥がれを防止することができる。
【図面の簡単な説明】
【図１】図１（Ａ）は、第１の実施例による半導体装置の製造方法により作製された積層構造の断面図であり、図１（Ｂ）は、バリア層のＸ線回折の結果を示すグラフであり、図１（Ｃ）は、第１の実施例によるバリア層上に銅膜を形成した場合の基板表面の顕微鏡写真をスケッチした図であり、図１（Ｄ）は、参考例によるバリア層上に銅膜を形成した場合の基板表面の顕微鏡写真をスケッチした図である。
【図２】第１の実施例の変形例による方法で作製したバリア層のＸ線回折結果を示すグラフである。
【図３】図３（Ａ）は、第２の実施例による半導体装置の製造方法により作製された積層構造の断面図であり、図３（Ｂ）は、密着層のＸ線回折の結果を示すグラフであり、図３（Ｃ）は、第２の実施例による密着層上に銅膜を形成した場合の基板表面の顕微鏡写真をスケッチした図であり、図１（Ｄ）は、参考例による密着層上に銅膜を形成した場合の基板表面の顕微鏡写真をスケッチした図である。
【図４】第２の実施例及び比較例による方法で作製した密着層上に銅膜を堆積した状態におけるシート抵抗を示すグラフである。
【図５】ダマシン法による銅配線の形成方法を説明するための配線層の断面図である。
【図６】ダマシン法で形成した多層配線を有する半導体装置の断面図である。
【符号の説明】
１シリコン基板
２絶縁膜
３バリア層
４シード層
５導電膜
６密着層
２０、２２層間絶縁膜
２１下層配線
２３ビアホール
３０バリア層
３１シード層
３２導電層
３５配線
５０シリコン基板
５１ＭＯＳＦＥＴ
５２フィールド酸化膜
６０Ａ〜６０Ｅ層間絶縁膜
６１Ａ〜６１Ｅ配線層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a step of forming a conductive film made of copper by plating.
[0002]
[Prior art]
As a wiring material for highly integrated and miniaturized semiconductor integrated circuit devices, attention has been focused on copper (Cu) having low resistance and high electromigration resistance. Hereinafter, a conventional method for forming a copper wiring will be described.
[0003]
An interlayer insulating film is formed on the semiconductor substrate, and via holes and wiring grooves are formed in the interlayer insulating film. The upper surface of the interlayer insulating film and the inner surfaces of the via holes and wiring trenches are covered with a barrier layer. A seed layer made of copper is formed on the barrier layer. A copper film is formed on the seed layer by electrolytic plating. Chemical mechanical polishing (CMP) is performed until the upper surface of the interlayer insulating film is exposed, leaving a part of the copper film in the via hole and the wiring trench. Such a wiring forming method is called a damascene method.
[0004]
[Problems to be solved by the invention]
For example, tantalum (Ta) or tantalum nitride (TaN) is used as the material of the barrier layer. At this time, since the adhesiveness at the interface between the barrier layer and the seed layer is not sufficient, the plated copper film is easily peeled off due to mechanical stress generated during polishing.
[0005]
Further, when the seed layer is formed on the barrier layer, a copper agglomeration phenomenon occurs, and the coverage rate of the seed layer is reduced. When copper is plated on the seed layer having a low coverage rate, voids are likely to be generated in the copper film. If the barrier layer is exposed before plating, the surface of the barrier layer comes into contact with the plating solution, and the interface between the barrier layer and the copper film deteriorates. Deterioration of vacancies and interfaces in the copper film causes a decrease in the reliability of the copper wiring.
[0006]
Japanese Patent Laid-Open No. 11-238794 discloses a wiring forming method capable of improving the reliability of copper wiring. According to this method, the upper surface of the interlayer insulating film is covered with the adhesive layer, and a via hole is formed in the laminated structure of the adhesive layer and the interlayer insulating film. The exposed surface is covered with a barrier layer and anisotropic etching is performed. By this anisotropic etching, the barrier layer deposited on the bottom surface of the via hole and the surface of the adhesion layer is removed, and the barrier layer remains only on the side surface of the via hole. In this state, a seed layer made of copper is formed, and a copper wiring layer is formed by plating.
[0007]
However, in this method, after forming the adhesion layer, a process for forming a via hole and a process for anisotropic etching are performed before the seed layer is formed. Therefore, the surface of the adhesion layer is exposed to the atmosphere. Once the surface of the adhesion layer is exposed to the atmosphere, the function as the adhesion layer is reduced and a sufficient effect cannot be exhibited.
[0008]
An object of the present invention is to provide a method for manufacturing a semiconductor device capable of suppressing an increase in resistance and forming a copper wiring having high adhesion to a base surface.
[0009]
[Means for Solving the Problems]
According to one aspect of the present invention, a step of preparing a semiconductor substrate having an insulating film having an opening formed on the surface, and a barrier made of Ta or TaN so as to cover the surface of the insulating film and the inner surface of the opening. and forming a layer, the barrier layer, or formed by a heat treatment at a temperature of 200 ° C. or higher after the deposition by sputtering under the conditions below board temperature 200 ° C., or at a substrate temperature of 200 ° C. or more conditions A step of depositing a Ta film by sputtering and then nitriding the Ta film by exposing it to nitrogen plasma; a step of forming a seed layer of copper on the barrier layer; and There is provided a method for manufacturing a semiconductor device including a step of forming a conductive film made of copper by plating.
[0010]
The barrier layer formed under the above conditions has relatively high crystallinity. When a seed layer is formed thereon, copper aggregation during growth can be suppressed. Furthermore, the adhesion of the conductive film can be improved.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
With reference to FIG. 1, a method of manufacturing a semiconductor device according to the first embodiment of the present invention will be described.
As shown in FIG. 1A, an insulating film 2 made of silicon oxide is formed on the surface of a silicon substrate 1 by, for example, chemical vapor deposition (CVD). A barrier layer 3 made of tantalum nitride (TaN) and having a thickness of 30 nm is formed on the surface of the insulating film 2. The barrier layer 3 is formed by sputtering a Ta target using a mixed gas of Ar and N ₂ . A plurality of samples were manufactured by changing the substrate temperature during film formation within a range of 50 to 250 ° C.
[0012]
A seed layer 4 made of copper (Cu) and having a thickness of 100 to 300 nm is formed on the surface of the barrier layer 3. The seed layer 4 is formed by setting the substrate temperature to 100 ° C. and sputtering a Cu target using Ar gas. A conductive film 5 made of Cu is formed on the surface of the seed layer 4 by electrolytic plating.
[0013]
FIG. 1B shows an analysis result by X-ray diffraction of the barrier layer 3 made of TaN. The horizontal axis represents the substrate temperature when the barrier layer 3 is formed in the unit “° C.”, and the left vertical axis represents the intensity of diffracted light corresponding to the (101) plane of TaN in the unit “cps”. The axis represents the full width at half maximum of the rocking curve of the (101) plane of TaN in the unit of “degree”. The black circle in the figure indicates the intensity of the diffracted light, and the black square indicates the half width of the rocking curve.
[0014]
It can be seen that the sample produced with the barrier layer 3 formed at a temperature of 150 ° C. or lower has a low intensity of diffracted light, and the sample prepared with the film formed at a temperature of 200 ° C. or higher has a high intensity of diffracted light. Further, as the intensity of the diffracted light increases, the full width at half maximum of the rocking curve decreases. From this analysis result, it can be seen that the crystallinity of the barrier layer 3 can be enhanced by forming the barrier layer 3 at a substrate temperature of 200 ° C. or higher.
[0015]
FIG. 1C is a sketch of an electron micrograph of the surface of a 10 nm thick copper film formed by sputtering on a TaN barrier layer 3 formed at a substrate temperature of 300 ° C. with a substrate temperature of 100 ° C. is there. For reference, FIG. 1D shows a sketch of a photomicrograph of the surface of a copper film formed on the TaN film formed at room temperature under the same conditions as in FIG. 1C. .
[0016]
The hatched portions in FIGS. 1C and 1D correspond to portions where the copper film is formed, and the underlying barrier layer 3 is exposed at portions not hatched. In the case of FIG. 1C, it can be seen that the growth in the in-plane direction of the substrate is promoted. This is presumably because the barrier layer 3 made of TaN as a base has high crystallinity, so that the wettability of the surface of the barrier layer 3 is increased and Cu aggregation is suppressed.
[0017]
It is expected that the adhesion between the barrier layer 3 and the seed layer 4 is improved by increasing the crystallinity of TaN by setting the deposition temperature of the barrier layer 3 made of TaN to 200 ° C. or higher. Actually, when a tape test was performed on a plurality of samples prepared at a barrier layer 3 deposition temperature of 200 ° C., peeling of the conductive film 5 made of copper did not occur. On the other hand, when a tape test was performed on a plurality of samples manufactured at a film formation temperature of 25 ° C., peeling of the conductive film 5 occurred in about 70% of the samples.
[0018]
As described above, the adhesion of the conductive film 5 made of Cu can be improved by setting the film forming temperature of the barrier layer 3 made of TaN to 200 ° C. or higher. Moreover, since aggregation of Cu at the time of forming the seed layer 4 can be suppressed, generation of vacancies in the conductive film 5 can be prevented.
[0019]
In the first embodiment, the film formation temperature of the barrier layer 3 is 200 ° C., but the film formation temperature may be less than 200 ° C., and heat treatment may be performed after film formation to increase the crystallinity of TaN.
[0020]
FIG. 2 shows the analysis result by X-ray diffraction of a TaN film formed at room temperature and then heat-treated. The horizontal axis represents the heat treatment temperature after film formation in the unit “° C.”, the left vertical axis represents the intensity of diffracted light corresponding to the (101) plane of TaN in the unit “cps”, and the right vertical axis represents ( 101) The full width at half maximum of the rocking curve of the surface is expressed in units of “degree”. The black circle in the figure indicates the intensity of the diffracted light, and the black square indicates the half width of the rocking curve.
[0021]
It can be seen that the crystallinity of the TaN film is increased when the heat treatment temperature after film formation is 200 ° C. or higher. In all cases, the heat treatment time is 10 minutes.
[0022]
Actually, the TaN film was deposited at room temperature and then subjected to a heat treatment at 200 ° C. for 10 minutes to perform a tape test on a plurality of samples. As a result, the conductive film 5 did not peel off. It can be seen that the same effect as in the case of the first embodiment can be obtained by forming a barrier layer by performing a heat treatment at a temperature of 200 ° C. or higher after forming the TaN film.
[0023]
In the first embodiment, the barrier layer 3 made of TaN is formed by reactive sputtering, but may be formed by other methods as described below. For example, the TaN film may be formed by forming the Ta film by sputtering at a substrate temperature of 200 ° C. or higher, and nitriding the Ta film by exposing it to nitrogen plasma.
[0024]
Further, Ta may be used as the barrier layer 3 instead of TaN. In this case, the same effect as in the case of the first example was confirmed by setting the deposition temperature of the Ta film to 200 ° C. or higher, or by performing heat treatment at 200 ° C. or higher after the deposition.
[0025]
Next, with reference to FIG. 3 and FIG. 4, a method of manufacturing a semiconductor device according to the second embodiment will be described.
[0026]
FIG. 3A shows a cross-sectional view of a laminated structure manufactured by the method according to the second embodiment. An adhesion layer 6 made of zirconium (Zr) and having a thickness of 10 nm is disposed between the barrier layer 3 and the seed layer 4. Other configurations are the same as those of the first embodiment shown in FIG. The adhesion layer 6 is formed by sputtering the Zr target with Ar gas at a substrate temperature of room temperature. A sample in which the barrier layer 3 made of TaN was formed by heating the substrate and a sample in which a TaN film was formed at room temperature and then heat-treated to form the barrier layer 3 were prepared.
[0027]
FIG. 3B shows the result of analyzing the adhesion layer 6 of these samples by X-ray diffraction. The horizontal axis represents the deposition temperature of the barrier layer 3 or the heat treatment temperature of the TaN film in the unit “° C.”, and the vertical axis represents the intensity of diffracted light corresponding to the (101) plane of Zr in the unit “cps”. Black circles in the figure correspond to samples in which the barrier layer 3 is formed by heating the substrate, and black squares correspond to samples in which the barrier layer 3 is formed by performing heat treatment after the TaN film is formed. It can be seen that the crystallinity of the adhesion layer made of Zr is increased by setting the film formation temperature of the barrier layer 3 to 200 ° C. or higher, or the heat treatment temperature after film formation to 200 ° C. or higher.
[0028]
FIGS. 3C and 3D show sketches of electron microscopic photographs of the substrate surface when a copper film is formed on the surface of the adhesion layer 6 so as to have a thickness of 10 nm. FIG. 3C shows the case where the deposition temperature of the barrier layer 3 made of TaN is 300 ° C., and FIG. 3D shows the case where the deposition temperature of the barrier layer 3 is room temperature.
[0029]
The hatched portions in FIGS. 3C and 3D correspond to portions where the copper film is formed, and the underlying adhesion layer 6 is exposed in the portions not hatched. In the case of FIG. 3C, it can be seen that the growth in the in-plane direction of the substrate is promoted. This is presumably because Cu agglomeration was suppressed due to the high crystallinity of the adhesion layer 6 made of the underlying Zr.
[0030]
FIG. 4 shows the film formation temperature dependence of the sheet resistance of a sample in which a copper film is formed on the adhesion layer 6 so as to have a thickness of 10 nm. The horizontal axis represents the deposition temperature of the copper film in the unit “° C.”, and the vertical axis represents the sheet resistance in the unit “Ω / □”. A white circle in the figure corresponds to a sample in which the deposition temperature of the barrier layer 3 is 300 ° C., and a black circle corresponds to a case in which the deposition temperature of the barrier layer 3 is room temperature.
[0031]
When the deposition temperature of the copper film is 120 ° C. or lower, there is no difference between the two. When the film forming temperature of the copper film is about 170 ° C., the sheet resistance of the copper film of the sample in which the barrier layer 3 is formed at room temperature is higher than the sheet resistance of the copper film of the sample in which the barrier layer 3 is formed at 300 ° C. It is high. The reason why the sheet resistance is increased is thought to be because the aggregation of individual Cu crystals increases during the formation of the copper film, and the contact area between the crystal grains decreases.
[0032]
When the deposition temperature of the barrier layer 3 is 300 ° C., the crystallinity of the adhesion layer 6 becomes high as shown in FIG. Thereby, the wettability of the surface of the adhesion layer 6 at the time of film formation of the copper film is increased, and the aggregation of Cu is suppressed. Therefore, it is considered that the increase in resistance was not observed.
[0033]
FIGS. 3C and 4 show the case where the deposition temperature of the barrier layer 3 is 300 ° C., but if the deposition temperature of the barrier layer 3 is 200 ° C. or higher, the crystallinity of the barrier layer 3 increases. Therefore, the same effect will be obtained.
[0034]
From the above analysis results, it is predicted that the adhesion between the adhesion layer 6 and the seed layer 4 is increased by increasing the crystallinity of the adhesion layer 6. Actually, when a tape test was performed on a plurality of samples prepared at a barrier layer 3 deposition temperature of 200 ° C., peeling of the conductive film 5 made of copper did not occur. On the other hand, when a tape test was performed on a plurality of samples manufactured at a film formation temperature of 25 ° C., peeling of the conductive film 5 occurred in about 80% of the samples.
[0035]
As described above, by setting the deposition temperature of the barrier layer 3 made of TaN to 200 ° C. or higher, the crystallinity of the adhesive layer 6 thereon can be increased, and the adhesiveness of the conductive film 5 made of Cu can be improved. . Moreover, since aggregation of Cu at the time of forming the seed layer 4 can be suppressed, generation of vacancies in the conductive film 5 can be prevented.
[0036]
In the second embodiment, after the adhesion layer 6 is formed, the seed layer 4 can be continuously formed without exposing the substrate to the atmosphere. For this reason, it is possible to prevent a decrease in adhesion due to oxidation of the surface of the adhesion layer 6.
[0037]
In general, a metal having high adhesion with Cu easily diffuses into copper by heat treatment and forms an alloy. When the alloy is formed, the resistance of the copper film is lowered. However, the solid solubility limit of Zr used in the second embodiment with respect to Cu is about 0.15% by weight, which is very small. For this reason, the amount of Zr that forms the adhesion layer 6 diffuses into the conductive film 5 is small. Therefore, even if the adhesion layer 6 made of Zr is brought into direct contact with the copper film, the increase in resistance due to alloying is small.
[0038]
In the above embodiment, Zr is used as the adhesion layer 6, but ZrN may be used. In addition, a material having a small solid solubility limit in Cu, for example, Cd, Ag, Pb, or the like may be used. Zn is a material having a relatively large solid solubility limit in Cu, but even when alloyed with Cu, there is little increase in resistance. For this reason, Zn may be used as the adhesion layer. In the second embodiment, TaN is used as the barrier layer 3, but it has been confirmed that the same effect can be obtained even if Ta is used instead of TaN.
[0039]
According to the experiments by the present inventors, it was found that, when a Cu film is formed on a TaN film, the adhesion between the two is increased when the composition ratio of N in the TaN film is increased. Therefore, by making the composition ratio of N in the portion on the seed layer 4 side in the barrier layer 3 made of TaN shown in FIG. 1A higher than the composition ratio of N in the portion on the substrate side, adhesion is further improved. Can be increased.
[0040]
The barrier layer 3 having such a composition ratio distribution is obtained by forming a Ta film and then nitriding the Ta film. Further, when the Ta target is sputtered in a mixed gas of Ar and N ₂ , such a barrier layer 3 can also be formed by gradually increasing the partial pressure ratio of the N ₂ gas.
[0041]
Next, a method for forming a copper wiring by a damascene method by applying the semiconductor device manufacturing method according to the first and second embodiments will be described with reference to FIG.
[0042]
As shown in FIG. 5A, a wiring 21 is formed in a part of the upper layer portion of the interlayer insulating film 20 made of silicon oxide. An interlayer insulating film 22 made of silicon oxide is deposited so as to cover the surfaces of the wiring 21 and the interlayer insulating film 20. The interlayer insulating film 22 is deposited by, for example, CVD.
[0043]
As shown in FIG. 5B, a via hole 23 that exposes a part of the surface of the wiring 21 is formed in the interlayer insulating film 22.
[0044]
As shown in FIG. 5C, a trench 25 for wiring that partially overlaps the via hole 23 is formed in the interlayer insulating film 22. The wiring trench 25 is shallower than the thickness of the interlayer insulating film 22. A via hole 23 is opened in a part of the bottom surface of the groove 25. The via hole 23 and the wiring groove 25 are formed by dry etching using CF ₄ as an etching gas, for example.
[0045]
As shown in FIG. 5D, a barrier layer 30 is formed on the inner surface of the via hole 23 and the wiring groove 25 and on the surface of the interlayer insulating film 22. The formation of the barrier layer 30 is performed by the same method as the formation of the barrier layer 3 described in the first embodiment of FIG. A seed layer 31 made of Cu is formed on the surface of the barrier layer 30. The formation of the seed layer 31 is performed by the same method as the formation of the seed layer 4 in FIG. A conductive layer 32 made of Cu is formed on the seed layer 31 by electrolytic plating.
[0046]
As shown in FIG. 5E, unnecessary portions of the stacked structure from the barrier layer 30 to the conductive layer 32 are removed by CMP to flatten the surface. Only in the via hole 23 and the wiring trench 25, the barrier layer 30a, the seed layer 31a, and the conductive layer 32a remain. In this way, the wiring 35 including the barrier layer 30a, the seed layer 31a, and the conductive layer 32a is formed. Since the adhesion of the conductive layer 32 is high, peeling of the conductive layer 32 during CMP can be prevented.
[0047]
As in the case of the second embodiment shown in FIG. 3A, an adhesion layer made of Zr or the like may be disposed between the barrier layer 30 and the seed layer 31.
[0048]
FIG. 6 is a cross-sectional view of a semiconductor device to which the copper wiring forming method according to the above embodiment is applied. A field oxide film 52 is formed on the surface of the silicon substrate 50 to define an active region. A MOSFET 51 is formed in the active region. Five wiring layers 61A to 61E are formed on the surface of the substrate. Each wiring layer is insulated from each other by interlayer insulating films 60A to 60E. Each of the interlayer insulating films 60A to 60E and the corresponding wiring layers 61A to 61E are formed by the same method as the formation of the interlayer insulating film 22 and the copper wiring 35 described with reference to FIG.
[0049]
Since each of the wiring layers 61A to 61E has a lower resistance than the Al wiring, it is possible to increase the signal propagation speed and increase the processing speed. Furthermore, since high electromigration resistance can be obtained, the reliability of the semiconductor device can be improved.
[0050]
Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
[0051]
【The invention's effect】
As described above, according to the present invention, by increasing the crystallinity of the barrier layer made of Ta or TaN, the adhesion of the copper film formed thereon can be increased. When this copper film is applied to the damascene method, peeling of the copper film during CMP can be prevented.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view of a stacked structure manufactured by a method for manufacturing a semiconductor device according to a first embodiment, and FIG. 1B shows the result of X-ray diffraction of a barrier layer. FIG. 1 (C) is a sketch of a micrograph of the substrate surface when a copper film is formed on the barrier layer according to the first embodiment, and FIG. 1 (D) is a reference example. It is the figure which sketched the microscope picture of the board | substrate surface at the time of forming a copper film on the barrier layer by.
FIG. 2 is a graph showing an X-ray diffraction result of a barrier layer produced by a method according to a modification of the first example.
FIG. 3A is a cross-sectional view of a stacked structure manufactured by a method for manufacturing a semiconductor device according to a second embodiment, and FIG. 3B shows the result of X-ray diffraction of an adhesion layer. FIG. 3C is a sketch of a micrograph of the substrate surface when a copper film is formed on the adhesion layer according to the second embodiment. FIG. 1D is a reference example. It is the figure which sketched the microscope picture of the board | substrate surface at the time of forming a copper film on the contact | adherence layer by.
FIG. 4 is a graph showing sheet resistance in a state where a copper film is deposited on an adhesion layer produced by a method according to a second example and a comparative example.
FIG. 5 is a cross-sectional view of a wiring layer for explaining a method of forming a copper wiring by a damascene method.
FIG. 6 is a cross-sectional view of a semiconductor device having a multilayer wiring formed by a damascene method.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Insulating film 3 Barrier layer 4 Seed layer 5 Conductive film 6 Adhesion layer 20, 22 Interlayer insulating film 21 Lower layer wiring 23 Via hole 30 Barrier layer 31 Seed layer 32 Conductive layer 35 Wiring 50 Silicon substrate 51 MOSFET
52 Field Oxide Films 60A-60E Interlayer Insulating Films 61A-61E Wiring Layer

Claims

A step of preparing a semiconductor substrate having an insulating film having an opening formed on the surface;
So as to cover the inner surface of the surface and the opening of the insulating film, and forming a barrier layer of Ta or TaN, 200 the barrier layer, after the deposition by sputtering under the conditions below board temperature 200 ° C. Forming by heat-treating at a temperature of at least ° C. or depositing a Ta film by sputtering at a substrate temperature of at least 200 ° C. and then nitriding by exposing the Ta film to nitrogen plasma;
Forming a seed layer of copper on the barrier layer;
Forming a conductive film made of copper on the seed layer by plating.

After the step of forming the barrier layer and before the step of forming the seed layer, on the surface of the barrier layer, at least selected from the group consisting of Zr, Cd, Ag, Pb, Zn, ZrN The method for manufacturing a semiconductor device according to claim 1, further comprising: forming an adhesion layer made of one material, wherein the seed layer is formed on the adhesion layer in the step of forming the seed layer.

Preparing the semiconductor substrate comprises:
Forming an insulating film on the surface of the semiconductor substrate;
Forming an opening in the insulating film, and exposing a conductive region on a bottom surface of the opening,
After the step of forming the conductive film, the step of further polishing the film formed on the semiconductor substrate to expose the upper surface of the insulating film and leaving a part of the conductive film in the opening The manufacturing method of the semiconductor device of Claim 1 or 2 which has these.

In the step of forming the barrier layer, Ta is used as a target, a mixed gas containing argon and nitrogen is used as a sputtering gas, and the nitrogen partial pressure in the sputtering gas at the end of film formation is equal to the nitrogen partial pressure at the start of film formation. The method for manufacturing a semiconductor device according to claim 1, wherein the film formation is performed so as to be higher than that.